JP5834030B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
複数の半導体チップを高密度に実装可能とする技術として、貫通ビア（Through Silicon Via,TSV）が導入されている。貫通ビアとは、例えば、半導体がシリコン（Ｓｉ）である場合、シリコン基板の裏面から表面にまで貫通する導電層である。複数の半導体チップを、それぞれの貫通ビアを介して電気的接続することで、複数の半導体チップを高密度に実装し、高速のデータ転送が可能になる。
しかし、貫通ビアを設けるためのビアホールは、半導体基板に深く形成されるため、半導体装置の微細化が進むほど高アスペクト比になり、そのエッチング加工が難しくなる。これに伴い、貫通ビアを含む半導体装置の信頼性が低下する可能性がある。
例えば、従来より、貫通ビアに電気的に接続される電極については、貫通ビアと電極に間にある配線層と貫通ビアとの接続不良（オープン）が起きる場合があり、その結果として、貫通ビアと電極との接続不良が起きる場合があった。この対策として、複数の貫通ビアを設けることで、複数の貫通ビアのいずれかと配線層とを接続させることで、接続不良を防いできた。
しかし、貫通ビアを設けるためのビアホールは、半導体基板に深く形成されるため、半導体装置の微細化が進むほど高アスペクト比になり、そのエッチング加工が難しくなる。これに伴い、貫通ビアを含む半導体装置の動作不良、誤動作、および歩留まり低下を引き起こす可能性がある。
国際公開第２００５／０８６２１６号公報
本発明が解決しようとする課題は、動作不良の発生が抑制され、さらに誤動作および歩留り低下を低減させた半導体装置を提供することである。
実施形態の半導体装置は、第１の面と前記第１の面とは反対側の第２の面とを有する第１導電形の半導体層と、前記半導体層の前記第１の面の側から前記第２の面の側に向かう方向に延在した複数の導電層と、前記半導体層の前記第２の面の側において、前記複数の導電層のそれぞれの一部を取り囲み、前記半導体層によって表面以外の部分が取り囲まれた第２導電形の第１半導体領域と、前記複数の導電層のそれぞれと前記半導体層との間、および前記複数の導電層のそれぞれと前記第１半導体領域との間に設けられた絶縁膜と、前記半導体層の前記第２の面の側において、前記複数の導電層中の第１ビアの一部を前記絶縁膜を介して取り囲み、表面以外の部分が前記第１半導体領域によって取り囲まれた絶縁層と、を備える。
図１（ａ）は、第１実施形態に係る半導体装置を表す模式的平面図であり、図１（ｂ）は、第１実施形態に係る半導体装置を表す模式的断面図である。 図２（ａ）〜図２（ｂ）は、第１実施形態に係る半導体装置の製造過程を表す模式的断面図である。 図３（ａ）〜図３（ｂ）は、第１実施形態に係る半導体装置の製造過程を表す模式的断面図である。 図４（ａ）〜図４（ｂ）は、第１実施形態に係る半導体装置の製造過程を表す模式的断面図である。 図５は、第１実施形態に係る半導体装置の作用効果を表す模式的断面図である。 図６は、参考例に係る半導体装置の模式的断面図である。 図７（ａ）および図７（ｂ）は、第２実施形態に係る半導体装置を表す模式的断面図である。 図８（ａ）は、第３実施形態に係る半導体装置を表す模式的断面図であり、図８（ｂ）は、第３実施形態に係る半導体装置の半導体層のバンド構造を表す図である。
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
（第１実施形態）
図１（ａ）は、第１実施形態に係る半導体装置を表す模式的平面図であり、図１（ｂ）は、第１実施形態に係る半導体装置を表す模式的断面図である。
図１（ａ）には、図１（ｂ）のＢ−Ｂ’線に沿った切断面が表され、図１（ｂ）には、図１（ａ）のＡ−Ａ’線に沿った切断面が表されている。
半導体装置１は、半導体層１０と、電極６０と、複数の導電層２０Ａ〜２０Ｄと、半導体領域１１（第１半導体領域）と、絶縁膜２５と、を備える。半導体装置１は、例えば、マルチチップパッケージ型の半導体装置の一部である。
半導体層１０は、例えば、ｐ形（第１導電形）の半導体層である。半導体層１０は、裏面１０ｒｓ（第１の面）と、裏面１０ｒｓに対して反対側の表面１０ｓｓ（第２の面）と、を有する。半導体層１０は、半導体基板を薄膜化したものである。例えば、半導体基板の裏面側を研削することによって、半導体基板が薄膜化される（後述）。電極６０は、半導体層１０の表面１０ｓｓの側に設けられている。
複数の導電層２０Ａ〜２０Ｄは、半導体層１０の裏面１０ｒｓの側から表面１０ｓｓの側に向かう方向に延在している。導電層２０Ａ〜２０Ｄのいずれかは、貫通ビア（ＴＳＶ）になっている。例えば、複数の導電層２０Ａ〜２０Ｄでは、電極６０に接している導電層２０Ａ（第１ビア）と、半導体領域１１に接して電極６０に接していない導電層２０Ｂ（第２ビア）と、がある。つまり、導電層２０Ｂは、半導体領域１１の途中で止まっている。導電層２０Ｃ、２０Ｄのそれぞれは、電極６０に接している。導電層２０Ａ〜２０Ｄのそれぞれは、電極２１に接続されている。電極２１は、半導体層１０から表出している。
導電層２０Ａ〜２０Ｄの数は一例であり、この数に限らない。例えば、少なくとも１つの導電層が半導体層１０の裏面１０ｒｓと表面１０ｓｓとの間に設けられてもよい。また、電極６０に接している導電層、および電極６０に接していない導電層は、一例である。電極６０に接している導電層、および電極６０に接していない導電層のそれぞれの数は、図示した数に限らない。
半導体領域１１は、例えば、ｎ形（第２導電形）の半導体領域である。半導体領域１１は、半導体層１０の表面１０ｓｓの側において、複数の導電層２０Ａ〜２０Ｄのそれぞれの一部（例えば、上部）を取り囲んでいる。半導体領域１１は、半導体層１０によって、その表面１１ｓｓ以外の部分（例えば、半導体領域１１の下部と側部）が取り囲まれている。半導体領域１１と半導体層１０とが接することによって、半導体層１０のなかにはｐｎ接合部１２が形成されている。半導体領域１１は、ウェル領域と称してもよい。
絶縁膜２５は、複数の導電層２０Ａ〜２０Ｄのそれぞれと半導体層１０との間、および複数の導電層２０Ａ〜２０Ｄのそれぞれと半導体領域１１との間に設けられている。さらに、絶縁膜２５は、半導体層１０の裏面１０ｒｓの下に設けられている。半導体層１０の裏面１０ｒｓの下には、絶縁膜２５を介して絶縁層８０が設けられている。電極２１は、絶縁層８０から表出している。
さらに、半導体装置１は、半導体層１０の上および半導体領域１１の上に設けられた絶縁膜７０を備える。絶縁膜７０の上には、層間絶縁膜７１が設けられている。層間絶縁膜７１のなかには、電極６０に接続されたコンタクト６１と、コンタクト６１に接続された電極６２とが設けられている。絶縁膜７０もしくは層間絶縁膜７１については、必要に応じて適宜取り除いてもよい。
このほか、半導体装置１は、半導体層１０の表面１０ｓｓの側に素子、配線等を備える（図示しない）。素子は、例えば、トランジスタ、ダイオード等の能動素子、抵抗、コンデンサ等の受動素子、あるいはメモリ素子等である。また、導電層２０Ａ〜２０Ｄの平面形状は、円形とは限らず、多角形であってもよい。
半導体層１０は、例えば、ホウ素（Ｂ）等の不純物元素が導入されたシリコン結晶を含む。半導体領域１１は、例えば、リン（Ｐ）、ヒ素（Ａｓ）等の不純物元素が導入されたシリコン結晶を含む。
導電層２０Ａ〜２０Ｄおよび電極２１は、例えば、銅（Ｃｕ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、スズ（Ｓｎ）、ポリシリコンの少なくともいずれかを含む。また、導電層２０Ａ〜２０Ｄおよび電極２１は、例えば、銅（Ｃｕ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、スズ（Ｓｎ）、ポリシリコン等のうちの少なくともいずれかを積層させた積層体であってもよい。
電極６０、６２およびコンタクト６１は、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、ポリシリコンの少なくともいずれかを含む。また、電極６０、６２およびコンタクト６１は、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、ポリシリコン等のうちの少なくともいずれかを積層させた積層体であってもよい。
絶縁膜２５、７０および層間絶縁膜７１は、例えば、酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）等の少なくともいずれかを含む。また、絶縁膜２５、７０および層間絶縁膜７１は、例えば、酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）等のうちの少なくともいずれかを積層させた積層体であってもよい。絶縁層８０は、例えば、酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）、樹脂等の少なくともいずれかを含む。
半導体装置１の製造過程を説明する。
図２（ａ）〜図４（ｂ）は、第１実施形態に係る半導体装置の製造過程を表す模式的断面図である。図２（ａ）〜図４（ｂ）では、第１実施形態に係る半導体装置の製造過程として、上述したＡ−Ａ’線に沿った切断面が表されている。
まず、図２（ａ）に表すように、ｐ形の半導体基板（半導体ウェーハ）１０ｗの表面１０ｓｓの側に、ウェーハプロセスによって、半導体領域１１、絶縁膜７０、電極６０、６２、コンタクト６１、および層間絶縁膜７１が形成される。さらに、ウェーハプロセスによって、素子、配線等が半導体基板１０ｗの表面１０ｓｓの側に形成される（図示しない）。ウェーハプロセスでは、フォトリソグラフィ技術、エッチング技術、成膜技術、研磨技術、およびイオン注入技術等が導入される。この段階における半導体基板１０ｗのＺ方向の厚さは、例えば、１ｍｍ以下（例えば、０．８ｍｍｍ）である。第１実施形態では、半導体領域１１は、例えば、フォトリソグラフィ技術とイオン注入技術とによって形成される。
従来では、ｐ形の半導体基板（半導体ウェーハ）１０ｗの表面１０ｓｓには、ＳＴＩ（shallow trench isolation）素子分離領域を設け、素子分離領域の下に貫通ビアを形成するのが一般的であった。従来では、１つの貫通ビアが形成される領域が高面積の領域（通常、５０μｍ径以上）になってしまう。ＳＴＩ形成には、ＣＭＰ加工によるディッシング効果の影響があって、半導体装置の歩留り低下が起きる。これに対し、本実施形態の構造では、ＴＳＶ形成領域にディッシング効果を伴うＳＴＩがない。
次に、図２（ｂ）に表すように、半導体基板１０ｗが薄型化されて半導体層１０が形成される。例えば、半導体基板１０ｗの裏面１０ｒｓがＣＭＰ（Chemical Mechanical Polishing）によって研磨されて、薄い半導体層１０が形成される。この段階における半導体層１０のＺ方向の厚さは、例えば、２０μｍ〜５０μｍである。
次に、図３（ａ）に表すように、半導体層１０の裏面１０ｒｓの側に、マスク層９０がパターンニングされる。マスク層９０のパターンニングは、例えば、フォトリソグラフィ、エッチング等に従う。マスク層９０は、酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）等の絶縁層、あるいは、レジスト等を含む。マスク層９０の開口部９０ｈの位置は、上述した導電層２０Ａ、２０Ｂの位置に対応している。
上述したように、図３（ａ）は、図１（ａ）のＡ−Ａ’線の位置に対応した切断面である。実際には、上述した導電層２０Ｃ、２０Ｄの位置にも開口部９０ｈが形成されている。
次に、図３（ｂ）に表すように、開口部９０ｈにおいてマスク層９０から表出している半導体層１０にエッチング加工が施される。エッチング加工は、例えば、ＲＩＥ（Reactive Ion Etching）である。これにより、半導体層１０には、例えば、ビアホール１０ｈａと、ビアホール１０ｈｂとが形成される。さらに、上述した導電層２０Ｃ、２０Ｄの位置にもビアホールが形成されている。つまり、図３（ｂ）の段階でビアホールが４つ形成されている。
半導体装置の微細化を図るためには、ビアホールのアスペクト比をなるべく高く形成することが望ましい。しかし、ビアホールのアスペクト比が高くなるほど、ドライエッチング加工が難しくなる。このため、半導体層１０の裏面１０ｒｓからエッチングした複数のビアホールのいずれかが表面１０ｓｓにまで到達しない現象が起きる可能性がある。例えば、図３（ｂ）では、ビアホール１０ｈｂが半導体層１０の表面１０ｓｓに届かず、ビアホール１０ｈｂの端が半導体領域１１のなかで止まった状態が表されている。
次に、図４（ａ）に表すように、ビアホール１０ｈａ、１０ｈｂのそれぞれの内壁、および半導体層１０の裏面１０ｒｓの側に絶縁膜２５が形成される。
次に、図４（ｂ）に表すように、ビアホール１０ｈａ、１０ｈｂのそれぞれの内壁、および半導体層１０の裏面１０ｒｓの側に、絶縁膜２５を介して導電層２２が形成される。導電層２２の成分は、導電層２０Ａ〜２０Ｄまたは電極２１と同じである。
この後は、導電層２２が導電層２０Ａ、２０Ｂに加工される（図１（ｂ）参照）。さらに、導電層２０Ｃ、２０Ｄも形成される。さらにこの後は、半導体層１０にダイシング加工が施されて、半導体層１０が個片化される。
第１実施形態では、貫通しないビアホール１０ｈｂが製造プロセス中に存在しても、他のビアホールのいずれかが半導体層１０の裏面１０ｒｓから表面１０ｓｓにまで貫通する。このため、半導体装置１には、正常に機能する貫通ビアが必ず設けられる。従って、半導体装置１において、貫通ビアと電極６０とがオープン不良になるという不具合は起きない。換言すれば、ビアホールの深さのばらつきがあっても、複数のビアホールを形成し、このうちいずれかのビアホールを電極６０に到達させることで、貫通ビアと電極６０とのオープン不良を解消している。
貫通しないビアホール１０ｈｂのなかに設けられた導電層２０Ｂは、例えば、未使用の電極にする。あるいは、導電層２０Ｂを貫通ビア以外の他の用途に利用してもよい。さらに、半導体装置１においては、電極６０に届かない導電層２０Ｂが形成されたとしても、信頼性が低減しない構造になっている（後述）。
第１実施形態に係る半導体装置１の作用効果について説明する。
図５は、第１実施形態に係る半導体装置の作用効果を表す模式的断面図である。
半導体装置１においては、一般的に基体である半導体層１０の電位が接地電位に維持され、導電層２０Ａ、２０Ｂに正極の電位が印加されて、素子が駆動される。
ここで、導電層２０Ａは、電極６０に接続されている。このため、導電層２０Ａに印加された電位（例えば、正極の電位）は正常に電極６０に伝導する。また、導電層２０Ａと、半導体層１０および半導体領域１１と、は絶縁膜２５によって絶縁されている。このため、導電層２０Ａと半導体層１０との間、および導電層２０Ａと半導体領域１１との間ではリーク電流が流れない構造になっている。
一方、導電層２０Ｂの先端２０Ｂｔは、電極６０に到達していない。導電層２０Ｂの先端２０Ｂｔは、半導体領域１１に接している。導電層２０Ｂの先端２０Ｂｔと半導体領域１１との間には絶縁膜２５が設けられていない。従って、導電層２０Ｂに、例えば、正極性の電位が印加され、半導体層１０に、例えば、接地電位（あるいは、負極性の電位）が印加された場合、導電層２０Ｂ中のキャリアが半導体領域１１に流れ込む可能性がある。図では一例として、半導体層１０のなかに、マイナス記号が表示されている。
しかし、半導体層１０は、ｐ形層であり、半導体領域１１は、ｎ形層である。このため、ｐｎ接合部１２では、ｐ形層側が負極、ｎ形層側が正極となる逆バイアスが印加された状態になっている。これにより、ｐｎ接合部１２におけるエネルギー障壁が大きくなって、導電層２０Ｂから半導体層１０へのキャリア拡散が抑制される。つまり、半導体装置１は、導電層２０Ｂが半導体領域１１の途中で途切れても、導電層２０Ｂと、半導体層１０との間では電流リークが起き難い構造を有している。このため、半導体層１０の電位が安定し、半導体層１０の表面１０ｓｓの側に設けられた素子が安定して駆動する。これにより、半導体装置１では、動作不良がなく、誤動作、歩留り低下が起き難い。
図６は、参考例に係る半導体装置の模式的断面図である。
図６には、半導体領域１１を絶縁層１０１に代えた半導体装置１００が表されている。半導体装置１００によれば、導電層２０Ｂの先端２０Ｂｔは、絶縁層１０１によって取り囲まれる。従って、導電層２０Ｂからのキャリア拡散は、この絶縁層１０１によって抑制される。
しかし、絶縁層１０１を形成するには、絶縁層１０１の表面側を研磨するＣＭＰ工程を要する。このため、ＣＭＰのディッシング効果によって、実プロセスでは絶縁層１０１の厚さが特異的に減る場合がある。このような状態になると、絶縁層１０１の絶縁性が低減する。
絶縁層１０１の絶縁性が低減するために、半導体装置１００では、素子、配線等を絶縁層１０１から遠ざける必要がある。このため、参考例では半導体装置のサイズの拡大を招来してしまう。
これに対し、半導体装置１では、絶縁層１０１を要しない。これにより、絶縁層１０１のディッシング効果を考慮する必要がない。このため、素子、配線等を絶縁層１０１から遠ざけて配置する必要がなくなる。従って、半導体装置のサイズをより縮小することができる。
（第２実施形態）
図７（ａ）および図７（ｂ）は、第２実施形態に係る半導体装置を表す模式的断面図である。
図７（ａ）および図７（ｂ）には、図１（ａ）のＡ−Ａ’線の位置に対応した切断面が表されている。
第２実施形態に係る半導体装置２の基本構造は、第１実施形態に係る半導体装置１の基本構造と同じである。半導体装置２は、さらに、絶縁層１５を備える。絶縁層１５は、半導体層１０の表面１０ｓｓの側において、導電層２０Ａの一部（例えば、上部）を絶縁膜２５を介して取り囲んでいる。さらに、絶縁層１５は、絶縁層１５の表面１５ｓｓ以外の部分（例えば、絶縁層１５の下部と側部）が半導体領域１１によって取り囲まれている。
図７（ａ）には、導電層２０Ｂが絶縁層１５に接している状態が表されている。図７（ｂ）には、導電層２０Ｂが絶縁層１５に接していない状態が表されている。
半導体装置２においては、導電層２０Ｂが絶縁層１５に接しない場合（図７（ａ））、導電層２０Ｂの先端２０Ｂｔは、絶縁層１５によって取り囲まれる。従って、導電層２０Ｂからのキャリア拡散は、この絶縁層１５によって抑制される。
一方、導電層２０Ｂが絶縁層１５に接しない場合（図７（ｂ））、導電層２０Ｂの先端２０Ｂｔは、半導体領域１１によって取り囲まれる。この場合は、ｐｎ接合部１２の存在により、半導体装置１と同じ作用によって導電層２０Ｂから半導体層１０へのキャリア拡散が抑制される。
このように、半導体装置２は、導電層２０Ｂと、半導体層１０との間では電流リークが起き難い構造を有している。このため、半導体装置２では、動作不良がなく、誤動作、歩留り低下が起き難くなる。
さらに、半導体装置２では、絶縁膜７０の下に絶縁層１５を設けたため、電極６０と、半導体層１０および半導体領域１１との間の耐圧がさらに増加している。
（第３実施形態）
図８（ａ）は、第３実施形態に係る半導体装置を表す模式的断面図であり、図８（ｂ）は、第３実施形態に係る半導体装置の半導体層のバンド構造を表す図である。
図８（ａ）には、図１（ａ）のＡ−Ａ’線の位置に対応した切断面が表されている。
第３実施形態に係る半導体装置３の基本構造は、第１実施形態に係る半導体装置１の基本構造と同じである。半導体装置３は、第２導電形の半導体領域１３（第２半導体領域）をさらに備える。半導体領域１３は、導電層２０Ｂと半導体領域１１との間に設けられている。
例えば、導電層２０Ｂが銅（Ｃｕ）を含む場合、銅が導電層２０Ｂの先端２０Ｂｔから拡散する可能性がある。この場合、導電層２０Ｂと半導体領域１１との間に、ｐ形の半導体領域１３が形成される。本実施形態は、導電層２０Ｂと半導体領域１１との間に、ｐ形の半導体領域１３が設けられた形態を含む。半導体装置３では、ｐｎ接合部１２と、ｐｎ接合部１４とが形成されている。
図８（ｂ）の上段には、半導体層１０と、半導体領域１１と、半導体領域１３との間に外部からバイアスが印加されていない状態のバンド構造が表されている。この場合、ｐｎ接合部１２、１４のそれぞれには、拡散電位に基づく障壁が形成される。
図８（ｂ）の中段には、半導体層１０に正極の電位が印加され、導電層２０Ｂに負極の電位が印加された状態のバンド構造が表されている。導電層２０Ｂに接続された半導体領域１３には、負極の電位が印加される。この場合、ｐｎ接合部１２では、順バイアスになる。しかし、ｐｎ接合部１４では、逆バイアスになる。これにより、ｐｎ接合部１４におけるエネルギー障壁が大きくなって、導電層２０Ｂから半導体層１０へのキャリア拡散が抑制される。
図８（ｂ）の下段には、半導体層１０に負極の電位が印加され、導電層２０Ｂに正極の電位が印加された状態のバンド構造が表されている。導電層２０Ｂに接続された半導体領域１３には、正極の電位が印加される。この場合、ｐｎ接合部１４では、順バイアスになる。しかし、ｐｎ接合部１２では、逆バイアスになる。これにより、ｐｎ接合部１２におけるエネルギー障壁が大きくなって、導電層２０Ｂから半導体層１０へのキャリア拡散が抑制される。
このように、半導体装置３は、導電層２０Ｂに正極の電位、半導体層１０に負極の電位が印加された場合と、および導電層２０Ｂに負極の電位、半導体層１０に正極の電位が印加された場合とで、ともに電流リークが起き難い構造を有している。このため、半導体装置３では、動作不良がなく、誤動作、歩留り低下が起き難くなる。
なお、図７（ｂ）と図８（ａ）とを複合させた構造も本実施形態に含まれる。
本実施形態では、ｐ形を第１導電形、ｎ形を第２導電形とした。さらに、ｐ形とｎ形を入れ替え、ｎ形を第１導電形、ｐ形を第２導電形とする構造も実施形態に含まれる。
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
また、「部位Ａは部位Ｂの上に設けられている」という場合の「の上に」とは、部位Ａが部位Ｂに接触して、部位Ａが部位Ｂの上に設けられている場合と、部位Ａが部位Ｂに接触せず、部位Ａが部位Ｂの上方に設けられている場合との意味で用いられている。
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１，２，３，１００ 半導体装置、 １０ 半導体層、 １０ｈａ，１０ｈｂ ビアホール、 １０ｒｓ 裏面、 １０ｓｓ，１１ｓｓ，１５ｓｓ 表面、 １０ｗ 半導体基板、 １１，１３ 半導体領域、 １２，１４ ｐｎ接合部、 １５，８０，１０１ 絶縁層、 ２０Ａ〜２０Ｄ，２２ 導電層、 ２０Ｂｔ 先端、 ２０ｐ 位置、 ２１ 電極、 ２５，７０ 絶縁膜、 ６０，６２ 電極、 ６１ コンタクト、 ７１ 層間絶縁膜、 ９０ マスク層、 ９０ｈ 開口部

Claims (5)

  1. 第１の面と前記第１の面とは反対側の第２の面とを有する第１導電形の半導体層と、
    前記半導体層の前記第２の面の側に設けられた電極と、
    前記半導体層の前記第１の面の側から前記第２の面の側に向かう方向に延在した複数の導電層と、
    前記半導体層の前記第２の面の側において、前記複数の導電層のそれぞれの一部を取り囲み、前記半導体層によって表面以外の部分が取り囲まれた第２導電形の第１半導体領域と、
    前記複数の導電層のそれぞれと前記半導体層との間、および前記複数の導電層のそれぞれと前記第１半導体領域との間に設けられた絶縁膜と、
    前記半導体層の前記第２の面の側において、表面以外の部分が前記第１半導体領域によって取り囲まれた絶縁層と、
    を備え、
    前記複数の導電層は、前記電極に接している第１ビアと、前記第１半導体領域の途中で止まっている第２ビアと、を含む半導体装置。
  2. 第１の面と前記第１の面とは反対側の第２の面とを有する第１導電形の半導体層と、
    前記半導体層の前記第１の面の側から前記第２の面の側に向かう方向に延在した複数の導電層と、
    前記半導体層の前記第２の面の側において、前記複数の導電層のそれぞれの一部を取り囲み、前記半導体層によって表面以外の部分が取り囲まれた第２導電形の第１半導体領域と、
    前記複数の導電層のそれぞれと前記半導体層との間、および前記複数の導電層のそれぞれと前記第１半導体領域との間に設けられた絶縁膜と、
    前記半導体層の前記第２の面の側において、前記複数の導電層中の第１ビアの一部を前記絶縁膜を介して取り囲み、表面以外の部分が前記第１半導体領域によって取り囲まれた絶縁層と、
    を備えた半導体装置。
  3. 前記半導体層の前記第２の面の側に設けられた電極をさらに備え、
    前記第１ビアは、前記電極に接している請求項２記載の半導体装置。
  4. 前記複数の導電層は、前記第１半導体領域の途中で止まっている第２ビアをさらに含む請求項２または３に記載の半導体装置。
  5. 前記第２ビアと前記第１半導体領域との間に設けられた第１導電形の第２半導体領域をさらに備えた請求項４記載の半導体装置。
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