KR102131900B1 - Low-operating-voltage switching device and fabrication method thereof - Google Patents

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Abstract

본 발명은 저전압 구동 스위칭소자 및 이의 제조 방법에 관한 것으로, 본 발명에 따른 저전압 구동 스위칭소자는 양의 축전 용량을 갖는 제1 유전체를 포함하고, 인가되는 전압에 의하여 도전 채널을 형성하는 스위칭부 및 상기 제1 절연 영역에 직렬로 연결되고 음의 축전 용량을 갖는 제2 유전체를 포함하고, 상기 스위칭부를 외부와 전기적으로 접속하는 연결부를 포함한다. 상기 제2 유전체는 (NC 물질들) 중 어느 하나 이상을 포함할 수 있다.The present invention relates to a low voltage driving switching device and a method for manufacturing the same, wherein the low voltage driving switching device according to the present invention includes a first dielectric having a positive power storage capacity, and a switching unit forming a conductive channel by the applied voltage and It includes a second dielectric material connected in series to the first insulating region and having a negative power storage capacity, and a connection portion electrically connecting the switching unit to the outside. The second dielectric material may include any one or more of (NC materials).

Description

저전압 구동 스위칭소자 및 이의 제조 방법{LOW-OPERATING-VOLTAGE SWITCHING DEVICE AND FABRICATION METHOD THEREOF}LOW-OPERATING-VOLTAGE SWITCHING DEVICE AND FABRICATION METHOD THEREOF}

본 발명은 저전압 구동 스위칭소자 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 음의 축전용량을 갖는 연결부를 포함하는 저전압 구동 스위칭소자 및 이의 제조 방법에 관한 것이다.The present invention relates to a low voltage driving switching element and a method of manufacturing the same, and more particularly, to a low voltage driving switching element including a connection portion having a negative storage capacity and a manufacturing method thereof.

인가되는 전압에 따라 전하가 이동하는 도전 경로를 형성하는 스위칭소자는 반도체 트랜지스터 및 최근 연구가 활발하게 진행되고 있는 전기기계적(electro-mechanical) 스위칭소자 등이 있다. 이러한 스위칭 소자는 메모리, 디스플레이 등의 다양한 전자 회로들에 적용된다. 최근 전자 회로들이 초소형화, 고집적화 되고 휴대용 기기 및 자율주행 차량 등 첨단 기술 분야에 적용됨에 따라, 스위칭 소자들의 저전력 및 저전압 구동이 요구되고 있다. Switching elements that form a conductive path through which electric charges move according to the applied voltage include semiconductor transistors and electro-mechanical switching elements, which have been actively studied in recent years. Such a switching element is applied to various electronic circuits such as memory and display. Recently, as electronic circuits are miniaturized, highly integrated, and applied to high-tech fields such as portable devices and autonomous vehicles, low-power and low-voltage driving of switching elements is required.

한국등록특허 제10-1383760(2014.04.03.)호는 1층의 도전 층으로 수평방향으로 쓰기 워드라인, 비트라인 및 읽기 워드라인을 형성하고 비트라인의 일측에 캔틸레버 전극을 일체로 형성하여 쓰기 워드라인과 읽기 워드라인 사이로 수평 구동할 수 있게 한 수평 구동형 전기기계 메모리 소자 및 그 제조방법을 제공하고, 상기 수평 구동형 전기기계 메모리 소자를 단위 메모리 셀로 복수 개 배열한 2개 이상의 셀 스트링을 수평 및/또는 수직으로 적층하고, 상하층의 비트라인은 각 층의 라인 형성시 동시에 형성된 컨택 플러그를 통하여 수직하게 전기적으로 연결되는 구조를 갖는 수평 구동형 전기기계 메모리 소자 어레이를 제공한다.Korean Registered Patent No. 10-1383760 (2014.04.03.) is a conductive layer on the first layer, which forms a write word line, a bit line, and a read word line in the horizontal direction, and writes a cantilever electrode integrally on one side of the bit line Provided is a horizontally driven electromechanical memory device capable of horizontally driving between a word line and a read word line, and a manufacturing method thereof, wherein two or more cell strings in which a plurality of the horizontally driven electromechanical memory devices are arranged as unit memory cells are provided. A horizontally driven and/or vertically stacked, upper and lower bit line provides a horizontally driven electromechanical memory device array having a structure that is vertically electrically connected through contact plugs formed at the same time when forming the lines of each layer.

이러한 종래 구조의 전기기계 메모리 소자는 저전압 구동을 위하여 나노 사이즈의 미세 에어 갭(air gap)을 형성하거나, 캔틸레버와 같은 움직이는 전극의 길이가 증가할 필요가 있다. 미세 에어 갭을 형성하기 위해서는 고비용의 복잡한 공정이 요구되며, 10 nm 이하의 에어 갭을 형성하는 경우, 양자역학적 터널링 현상에 의하여 누설 전류가 증가하는 한계가 있다. 또한 길이가 긴 캔틸레버 전극을 형성하게 되면 스트레스 등으로 인하여 수율이 감소할 수 있으며, 면적 혹은 부피의 증가로 인하여 높은 집적도를 달성하기 어렵다.In the electromechanical memory device having such a conventional structure, it is necessary to form a nano-sized fine air gap for driving a low voltage or to increase the length of a moving electrode such as a cantilever. In order to form a fine air gap, a complicated process of high cost is required, and when forming an air gap of 10 nm or less, there is a limit in which leakage current increases due to a quantum mechanical tunneling phenomenon. In addition, when a long cantilever electrode is formed, yield may decrease due to stress, etc., and it is difficult to achieve high integration due to an increase in area or volume.

한국 등록특허 제10-0618815-0000(2006.07.13.)호는 고유전막을 게이트 절연막으로 사용하여 고집적화된 반도체 소자를 제조하는 데 있어서 NMOS 트랜지스터 및 PMOS 트랜지스터에서 각각 이종의 게이트 절연막을 채용하는 반도체 소자 및 그 제조 방법에 관하여 개시한다. 상기 반도체 소자는 제1 도전형 채널 영역을 가지는 제1 트랜지스터와, 제1 도전형과 반대인 제2 도전형 채널 영역을 가지는 제2 트랜지스터를 포함한다. 제1 트랜지스터를 구성하기 위하여 제1 도전형 채널 영역 위에는 HfO2막을 가지는 제1 게이트 절연막이 형성되어 있다. 제2 트랜지스터를 구성하기 위하여 제2 도전형 채널 영역 위에는 Al2O3막을 가지는 제2 게이트 절연막이 형성되어 있다. 이 구조를 제조하기 위하여, 반도체 기판의 제1 MOS 영역 및 제2 MOS 영역에 제1 고유전막을 형성하고 이를 어닐링한다. 어닐링된 제1 고유전막 위에 제1 고유전막과는 다른 조성을 가지는 제2 고유전막을 형성한다. 제1 MOS 영역 및 제2 MOS 영역 중 선택된 하나의 영역에서 어닐링된 제1 고유전막이 노출되도록 제2 고유전막을 선택적으로 제거한다. 제1 고유전막 및 제2 고유전막 위에 게이트 형성용 도전층을 형성한다.In Korean Patent Registration No. 10-0618815-0000 (2006.07.13.), a semiconductor device employing a gate insulating film of a different type in NMOS transistors and PMOS transistors in manufacturing highly integrated semiconductor devices using a high dielectric film as a gate insulating film And its manufacturing method. The semiconductor device includes a first transistor having a first conductivity type channel region, and a second transistor having a second conductivity type channel region opposite to the first conductivity type. In order to configure the first transistor, a first gate insulating layer having an HfO 2 film is formed on the first conductivity type channel region. A second gate insulating film having an Al 2 O 3 film is formed on the second conductivity type channel region to form a second transistor. In order to manufacture this structure, a first high dielectric film is formed in the first MOS region and the second MOS region of the semiconductor substrate and annealed. A second high-k dielectric film having a different composition from the first high-k dielectric film is formed on the annealed first high-k dielectric film. The second high-k dielectric layer is selectively removed to expose the annealed first high-k dielectric layer in a selected one of the first MOS region and the second MOS region. A conductive layer for forming a gate is formed on the first high dielectric film and the second high dielectric film.

종래의 기술과 같이 트랜지스터의 문턱 전압을 하강시키기 위하여 게이트 절연막의 두께를 감소시키거나 고유전율 물질을 사용하는 경우, 기판과 게이트 전극 사이의 직접 터널링(direct tunneling)에 의한 누설 전류의 증가, 리프레시 타임(refresh time) 감소 등의 문제점이 발생할 수 있다.When the thickness of the gate insulating film is reduced or a high dielectric constant material is used to lower the threshold voltage of the transistor as in the prior art, the leakage current is increased and refresh time by direct tunneling between the substrate and the gate electrode. Problems such as (refresh time) reduction may occur.

따라서 초소형화, 고집적화된 전자 회로들에 적용 가능하도록 추가적인 면적 소모 없이 기존 CMOS 제조 공정을 이용하여 제조 가능한 저전압 구동 스위칭소자 및 이의 제조 방법이 요구된다.Therefore, there is a need for a low-voltage driving switching device and a method of manufacturing the same, which can be manufactured using an existing CMOS manufacturing process without additional area consumption so as to be applicable to miniaturized and highly integrated electronic circuits.

본 발명의 일 실시예는 음의 축전용량을 갖는 연결부를 포함하는 저전압 구동 스위칭소자를 제공하고자 한다.One embodiment of the present invention is to provide a low-voltage driving switching element including a connection portion having a negative storage capacity.

본 발명의 다른 일 실시예는 음의 축전용량을 갖는 연결부를 포함하는 저전압 구동 스위칭소자의 제조 방법을 제공하고자 한다.Another embodiment of the present invention is to provide a method of manufacturing a low-voltage driving switching device including a connection portion having a negative storage capacity.

본 발명의 일 실시예는 양의 축전 용량을 갖는 제1 유전체를 포함하고, 인가되는 전압에 의하여 도전 채널을 형성하는 스위칭부 및 상기 제1 유전체와 직렬로 연결되며 음의 축전 용량을 갖는 제2 유전체를 포함하고, 상기 스위칭부를 외부와 전기적으로 접속하는 연결부를 포함하는 저전압 구동 스위칭소자를 제공한다.One embodiment of the present invention includes a first dielectric having a positive storage capacity, a switching unit forming a conductive channel by an applied voltage, and a second section connected in series with the first dielectric and having a negative storage capacity It provides a low-voltage driving switching element including a dielectric, and a connection portion for electrically connecting the switching portion to the outside.

상기 제2 유전체는 실리콘(Si), 알루미늄(Al) 또는 지르코늄(Zr)이 도핑된 하프늄 옥사이드(HfO2), 도핑되지 않은(Undoped) 하프늄 옥사이드(HfO2), BST((Ba,Sr)TiO3), PZT(Pb(Zr,Ti)O3), 니오브산 리튬(Lithium-niobate) 및 마그네타이트(YmnO3,ErMnO3) 중 하나 이상을 포함할 수 있다. 또한, 상기 제2 유전체는 상기 스위칭부와 상기 스위칭부를 외부와 전기적으로 접속하는 비아 구조체 사이에 개재된 박막일 수 있다.The second dielectric material is silicon (Si), aluminum (Al) or zirconium (Zr) doped hafnium oxide (HfO 2 ), undoped (Undoped) hafnium oxide (HfO 2 ), BST ((Ba,Sr)TiO 3 ), PZT (Pb(Zr,Ti)O 3 ), lithium niobate (Lithium-niobate), and magnetite (YmnO 3 ,ErMnO 3 ). In addition, the second dielectric may be a thin film interposed between the switching unit and a via structure that electrically connects the switching unit to the outside.

본 발명의 일 실시예를 따르면 상기 스위칭부는 정전기력에 의해 수평으로 절곡되는 도전성 빔 및 상기 도전성 빔과 상기 제1 유전체를 사이에 두고 수평으로 이격되어 배치되는 복수 개의 고정 전극들을 포함하는 전기기계적 스위칭소자일 수 있다. 이 때, 상기 연결부는 상기 도전성 빔 및 상기 복수 개의 고정 전극들을 외부와 전기적으로 접속하는 비아(via) 구조체들을 포함하고, 상기 제2 유전체는 상기 비아 구조체들 중 하나 이상에 선택적으로 포함될 수 있다.According to an embodiment of the present invention, the switching unit is an electromechanical switching element including a conductive beam horizontally bent by an electrostatic force and a plurality of fixed electrodes horizontally spaced apart between the conductive beam and the first dielectric. Can be In this case, the connection part includes via structures that electrically connect the conductive beam and the plurality of fixed electrodes to the outside, and the second dielectric material may be selectively included in one or more of the via structures.

본 발명의 또 다른 일 실시예를 따르면, 상기 스위칭부는 채널 영역, 상기 채널 영역 상에 형성되는 게이트 전극, 상기 채널 영역과 상기 게이트 전극 사이에 형성되고 상기 제1 유전체를 포함하는 게이트 절연막 및 상기 채널 영역의 양단부에 각각 전기적으로 접속하는 소오스 영역 및 드레인 영역을 포함하는 MOSFET 소자일 수 있다. According to another embodiment of the present invention, the switching unit is a channel region, a gate electrode formed on the channel region, a gate insulating layer formed between the channel region and the gate electrode, and including the first dielectric and the channel It may be a MOSFET device including a source region and a drain region respectively electrically connected to both ends of the region.

상기 소스 영역 및 상기 드레인 영역은 동일한 도전형을 가지거나, 서로 반대되는 도전형을 가질 수 있다.The source region and the drain region may have the same conductivity type, or may have opposite conductivity types.

이 때, 상기 연결부는 상기 게이트 전극, 상기 소오스 영역 및 상기 드레인 영역을 외부와 전기적으로 접속하는 비아 구조체들을 포함하고, 상기 제2 유전체는 상기 게이트 전극과 상기 게이트 전극을 외부와 전기적으로 접속하는 상기 비아 구조체 사이에 개재될 수 있다.In this case, the connection part includes via structures that electrically connect the gate electrode, the source region, and the drain region to the outside, and the second dielectric material electrically connects the gate electrode and the gate electrode to the outside. It may be interposed between via structures.

본 발명의 일 실시예는 기판 상에 절연층을 형성하는 단계, 상기 절연층을 선택적으로 식각하여 상기 절연층을 관통하는 비아 홀들 및 상기 비아 홀들과 접촉하는 오목부를 형성하는 단계, 상기 비아 홀 및 상기 오목부가 형성된 상기 절연층 상에 음의 축전용량을 갖는 NC(Negative capacitance) 박막을 형성하는 단계, 상기 비아 홀들 중에서 선택되는 하나 이상의 비아 홀들을 포함하는 제1 영역을 제외한 나머지 영역의 NC 박막을 제거하는 단계, 상기 절연층 및 상기 NC 박막 상에 도전층을 형성하는 단계 및 상기 도전층의 상부를 식각하여 상기 절연층의 상부를 노출하는 단계를 포함하는 저전압 구동 스위칭소자의 제조 방법을 제공한다.According to an embodiment of the present invention, forming an insulating layer on a substrate, selectively etching the insulating layer to form via holes penetrating the insulating layer and concave portions contacting the via holes, the via hole, and Forming an NC (Negative Capacitance) thin film having a negative capacitance on the insulating layer on which the recess is formed, and forming an NC thin film in a region other than the first region including one or more via holes selected from the via holes. Provided is a method of manufacturing a low voltage driving switching device comprising removing, forming a conductive layer on the insulating layer and the NC thin film, and etching an upper portion of the conductive layer to expose the upper portion of the insulating layer. .

상술한 바와 같이 상기 NC 박막은 실리콘(Si), 알루미늄(Al) 또는 지르코늄(Zr)이 도핑된 하프늄 옥사이드(HfO2), 도핑되지 않은(Undoped) 하프늄 옥사이드(HfO2), BST((Ba,Sr)TiO3), PZT(Pb(Zr,Ti)O3), 니오브산 리튬(Lithium-niobate) 및 마그네타이트(YmnO3,ErMnO3) 중 하나 이상을 포함할 수 있다.As described above, the NC thin film is silicon (Si), aluminum (Al) or zirconium (Zr) doped hafnium oxide (HfO 2 ), undoped (Undoped) hafnium oxide (HfO 2 ), BST ((Ba, Sr)TiO 3 ), PZT (Pb(Zr,Ti)O 3 ), lithium niobate (Lithium-niobate), and magnetite (YmnO 3 ,ErMnO 3 ).

본 발명의 일 실시예를 따라 MOSFET 소자를 스위칭부로 이용하는 저전압 구동 스위칭소자의 제조 방법에서, 상기 기판은 채널 영역, 소스 영역, 드레인 영역, 상기 채널 영역 상에 형성되는 게이트 전극 및 상기 게이트 전극과 상기 채널 영역 사이에 개재되는 절연 박막을 포함하는 MOSFET 소자를 포함할 수 있으며, 이 경우, 상기 제1 영역은 상기 게이트 전극에 전기적으로 접속하는 비아 홀을 포함할 수 있다.In a method of manufacturing a low voltage driving switching device using a MOSFET device as a switching unit according to an embodiment of the present invention, the substrate includes a channel region, a source region, a drain region, a gate electrode formed on the channel region, and the gate electrode and the A MOSFET device including an insulating thin film interposed between the channel regions may be included, and in this case, the first region may include a via hole electrically connected to the gate electrode.

본 발명의 다른 일 실시예를 따라 TFET 소자를 스위칭부로 이용하는 저전압 구동 스위칭소자의 제조 방법에서, 상기 기판은 채널 영역, 소스 영역, 드레인 영역, 상기 채널 영역 상에 형성되는 게이트 전극 및 상기 게이트 전극과 상기 채널 영역 사이에 개재되는 절연 박막을 포함하는 터널링(Tunneling) FET 소자를 포함할 수 있으며, 이 때, 상기 소스 영역 및 상기 드레인 영역은 서로 반대되는 도전형을 갖고, 상기 제1 영역은 상기 게이트 전극에 접촉하는 비아 홀을 포함할 수 있다.In a method of manufacturing a low voltage driving switching device using a TFET device as a switching unit according to another embodiment of the present invention, the substrate includes a channel region, a source region, a drain region, a gate electrode formed on the channel region, and the gate electrode. And a tunneling FET device including an insulating thin film interposed between the channel regions, wherein the source region and the drain region have opposite conductivity types, and the first region is the gate. It may include a via hole contacting the electrode.

본 발명의 또 다른 일 실시예에 따라 전기기계적 스위치를 스위칭부로 이용하는 저전압 구동 스위칭소자의 제조방법에서, 상기 오목부들은 수평으로 절곡되는 도전성 빔 및 상기 도전성 빔과 수평으로 이격되어 형성되는 고정 전극들의 역상이고, 상기 절연층의 상부를 노출하는 단계 이후에 상기 절연층을 제거하는 단계를 더 포함할 수 있다.In a method of manufacturing a low voltage driving switching device using an electromechanical switch as a switching unit according to another embodiment of the present invention, the recesses are formed of conductive beams horizontally bent and fixed electrodes formed horizontally spaced apart from the conductive beams. It is reversed and may further include removing the insulating layer after exposing the top of the insulating layer.

본 발명의 일 실시예에 따른 스위칭소자는 논리 소자, 아날로그 소자, 메모리 소자, 전기기계적 소자, 발광 소자, 전력 공급원 또는 측정장치 등과 전기적으로 접속하기 위한 연결부에 음의 축전용량을 갖는 절연 영역을 형성함으로써 문턱전압을 낮출 수 있다.A switching element according to an embodiment of the present invention forms an insulating region having a negative capacitance in a connection portion for electrically connecting a logic element, an analog element, a memory element, an electromechanical element, a light emitting element, a power supply or a measuring device, etc. By doing so, the threshold voltage can be lowered.

음의 축전용량을 갖는 네거티브 캐패시터(negative capacitor)를 외부에 추가적으로 형성하지 아니하고, 스위칭 소자를 외부와 전기적으로 접속하기 위한 비아 구조체 등에 국부적으로 형성함으로써 추가적인 배선 및 면적을 필요로 하지 않는다. 이는 칩 설계 및 공정을 간단하게 하며, 칩의 집적도 저하, 성능 저하 및 전력 소모 증가와 같은 부작용을 방지할 수 있다.A negative capacitor having a negative capacitance is not additionally formed on the outside, but additional wiring and area are not required by forming a switching element locally on a via structure for electrically connecting to the outside. This simplifies chip design and process, and can prevent side effects such as reduced chip density, reduced performance, and increased power consumption.

또한 비아 홀 형성, 포토 리소그래피 공정 및 선택적 식각 공정과 같이 기존의 CMOS 공정을 활용하여 미세 공정과 같은 복잡한 공정이 없이도 스위칭소자의 구동 전압을 감소시킬 수 있다.In addition, it is possible to reduce the driving voltage of the switching device without complicated processes such as a fine process by utilizing an existing CMOS process such as via hole formation, photolithography process and selective etching process.

따라서 본 발명에 따른 스위칭소자를 포함하는 집적 회로 및 패키징은 안정적인 구조의 삼차원 집적 반도체 칩 구현을 앞당길 수 있는 기술로서, 향후 급속하게 성장할 에너지 절약 분야에서 경쟁력을 선점할 수 있을 것으로 생각된다. 또한 전반적인 차세대 저전력/고에너지 효율의 반도체 시장을 선도해 나아가는데 일조할 수 있을 것으로 전망된다.Therefore, the integrated circuit and packaging including the switching device according to the present invention is a technology that can accelerate the implementation of a three-dimensional integrated semiconductor chip with a stable structure, and is thought to be able to preoccupy competitiveness in the rapidly growing energy saving field. It is also expected to help lead the overall next-generation low-power/high-energy efficiency semiconductor market.

본 발명의 기술적 효과들은 이상에서 언급한 것들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The technical effects of the present invention are not limited to those mentioned above, and other technical effects not mentioned will be clearly understood by those skilled in the art from the following description.

도 1, 도 2 및 도 3은 본 발명의 실시예들에 따라 전기기계적 스위치를 포함하는 저전압 구동 스위칭소자를 도시하는 (a)평면도 및 (b)A-A’선 단면도이다.
도 4는 본 발명의 일 실시예를 따라 전기기계적 스위치를 포함하는 저전압 구동 스위칭소자를 제조하는 방법을 도시하는 순서도이다.
도 5는 본 발명의 일 실시예를 따라 MOSFET을 포함하는 저전압 구동 스위칭소자를 도시하는 (a)평면도 및 (b)단면도이다.
도 6은 본 발명의 일 실시예를 따라 MOSFET을 포함하는 저전압 구동 스위칭소자를 제조하는 방법을 도시하는 순서도이다.1, 2, and 3 are cross-sectional views taken along line (a) and (b)A-A' showing a low voltage drive switching device including an electromechanical switch according to embodiments of the present invention.
4 is a flow chart showing a method of manufacturing a low voltage drive switching device including an electromechanical switch according to an embodiment of the present invention.
5 is a (a) plan view and a (b) cross-sectional view showing a low voltage driving switching device including a MOSFET according to an embodiment of the present invention.
6 is a flowchart illustrating a method of manufacturing a low voltage driving switching device including a MOSFET according to an embodiment of the present invention.

본 발명이 여러 가지 수정 및 변형을 허용하면서도, 그 특정 실시예들이 도면들로 예시되어 나타내어지며, 이하에서 상세히 설명될 것이다. 그러나 본 발명을 개시된 특별한 형태로 한정하려는 의도는 아니며, 오히려 본 발명은 청구항들에 의해 정의된 본 발명의 사상과 합치되는 모든 수정, 균등 및 대용을 포함한다. While the invention allows for various modifications and variations, specific embodiments thereof are illustrated and illustrated by the drawings, which will be described in detail below. However, it is not intended to limit the invention to the specific forms disclosed, but rather the invention includes all modifications, equivalents, and substitutes consistent with the spirit of the invention as defined by the claims.

층, 영역 또는 기판과 같은 요소가 다른 구성요소 "상(on)"에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 중간 요소가 존재할 수도 있다는 것을 이해할 수 있을 것이다. When an element, such as a layer, region, or substrate, is referred to as being "on" another component, it will be understood that it may be present directly on the other element, or an intermediate element between them. .

비록 제1, 제2 등의 용어가 여러 가지 요소들, 성분들, 영역들, 층들 및/또는 지역들을 설명하기 위해 사용될 수 있지만, 이러한 요소들, 성분들, 영역들, 층들 및/또는 지역들은 이러한 용어에 의해 한정되어서는 안 된다는 것을 이해할 것이다.Although the terms first, second, etc. can be used to describe various elements, components, regions, layers and/or regions, these elements, components, regions, layers and/or regions It will be understood that it should not be limited by these terms.

이하 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 이하 도면 상의 동일한 구성 요소에 대하여는 동일한 참조 부호를 사용하고, 동일한 구성 요소에 대해서 중복된 설명은 생략한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Hereinafter, the same reference numerals are used for the same components in the drawings, and duplicate descriptions for the same components are omitted.

실시예 1 : 전기기계적 스위치를 포함하는 저전압 구동 스위칭소자Example 1 Low-voltage drive switching element including an electromechanical switch

도 1, 도 2 및 도 3은 본 발명의 실시예들에 따라 전기기계적 스위치를 포함하는 저전압 구동 스위칭소자를 도시하는 (a)평면도 및 (b)단면도이다.1, 2 and 3 are (a) plan view and (b) cross-sectional view showing a low voltage drive switching device including an electromechanical switch according to embodiments of the present invention.

도 1을 참조하면, 본 발명의 일 실시예를 따른 저전압 구동 스위칭 소자는 기판(130), 상기 기판(130) 상에 인가되는 전압에 의하여 도전 경로를 형성하는 스위칭부(110) 및 상기 스위칭부(110)와 상기 기판(130)의 하부 구조물(131)을 전기적으로 접속하고 지지하는 연결부(120)를 포함한다.Referring to FIG. 1, a low voltage driving switching device according to an embodiment of the present invention includes a substrate 130, a switching unit 110 forming a conductive path by a voltage applied on the substrate 130, and the switching unit It includes a connection portion 120 for electrically connecting and supporting the lower structure 131 of the 110 and the substrate 130.

기판(130)은 CMOS(Complementary Metal-Oxide Semiconductor) 공정으로 제조된 집적 회로들을 포함할 수 있다. 즉, 본 실시예에서는 도면을 단순화하여 이해를 쉽게 하기 위하여 배선으로 도시하였으나, 기판(130)이 포함하는 하부 구조물(131)은 메모리 소자, 발광 소자, 트랜지스터 및 배선과 같은 다양한 소자를 포함하는 집적 회로들일 수 있다.The substrate 130 may include integrated circuits manufactured by a complementary metal-oxide semiconductor (CMOS) process. That is, in the present embodiment, the drawings are shown as wiring to simplify understanding, but the substructure 131 included in the substrate 130 is integrated including various elements such as memory devices, light emitting devices, transistors, and wiring. Circuits.

스위칭부(110)는 상기 기판(130) 상에 위치한다. 스위칭부(110)는 정전기력에 의하여 수평으로 절곡되는 도전성 빔(111) 및 상기 도전성 빔(111)과 제1 유전체(115)를 사이에 두고 수평으로 이격되어 배치되는 고정 전극(113)을 포함한다. The switching unit 110 is located on the substrate 130. The switching unit 110 includes a conductive beam 111 that is horizontally bent by electrostatic force and a fixed electrode 113 that is horizontally spaced between the conductive beam 111 and the first dielectric 115. .

도전성 빔(111)은 기판(130)의 상부에 연결부(120)를 통하여 국부적으로 고정되고, 기판(130)과 수평하게 이격되어 제1 방향으로 연장된다. The conductive beam 111 is locally fixed to the upper portion of the substrate 130 through the connection portion 120 and horizontally spaced from the substrate 130 and extended in the first direction.

고정 전극(113)은 도전성 빔(111)과 제2 방향으로 일정 거리를 두고 이격되어 배치된다. 고정 전극(113)은 기판(130)의 상부에 연결부(120)를 통하여 고정되고, 선택적으로 도전성 빔(111) 방향으로 돌출된 돌출부를 가질 수 있다. The fixed electrode 113 is spaced apart from the conductive beam 111 at a predetermined distance in the second direction. The fixed electrode 113 is fixed to the upper portion of the substrate 130 through the connection portion 120, and may optionally have a protrusion protruding in the direction of the conductive beam 111.

도전성 빔(111)은 고정 전극(113)과의 사이에서 정전기력이 발생하면 제2 방향으로 절곡되어 고정 전극(113)과 접촉함으로써 도전 경로를 생성할 수 있다.The conductive beam 111 may bend in the second direction when an electrostatic force is generated between the fixed electrode 113 and contact the fixed electrode 113 to generate a conductive path.

상기 도전성 빔(111)과 상기 고정 전극(113)은 동일한 도전물질로 형성될 수 있으며, 상기 도전 물질은 금속, 불순물이 도핑된 반도체층, 탄소나노튜브, 그래핀, 또는 도전성 폴리머일 수 있으나 일반적으로 전극으로 사용되는 전도성이 큰 물질이면 제한 없이 사용 가능하다. 상기 도전성 빔(111)은 도전 경로를 생성하기 위하여 절곡되어야 하므로, 유연하면서 피로도에 강한 도전 물질로 형성될 수 있다.The conductive beam 111 and the fixed electrode 113 may be formed of the same conductive material, and the conductive material may be a metal, a semiconductor layer doped with impurities, carbon nanotubes, graphene, or a conductive polymer. As a material having a high conductivity used as an electrode, it can be used without limitation. Since the conductive beam 111 needs to be bent to create a conductive path, it can be formed of a conductive material that is flexible and resistant to fatigue.

제1 유전체(115)는 도전성 빔(111)과 고정 전극(113) 사이의 이격 거리에 존재하는 공기(air) 또는 진공(vacuum)일 수 있다. 선택적으로 도전성 빔(111) 또는 고정 전극(113)의 표면에 코팅되는 물질이 제1 유전체(115)에 더 포함될 수 있다. 도전성 빔(111), 고정 전극(113) 및 그 사이에 개재된 제1 유전체(115)가 양의 축전용량을 갖는 캐패시터를 구성할 수 있다.The first dielectric 115 may be air or vacuum present at a separation distance between the conductive beam 111 and the fixed electrode 113. Optionally, a material coated on the surface of the conductive beam 111 or the fixed electrode 113 may be further included in the first dielectric 115. The conductive beam 111, the fixed electrode 113, and the first dielectric 115 interposed therebetween can constitute a capacitor having a positive capacitance.

연결부(120)는 기판(130)상에 형성되고, 스위칭부(110)를 물리적으로 지지한다. 연결부(120)는 도전성 빔(111) 및 고정 전극(113)을 하부 구조물(131)과 전기적으로 접속하기 위한 비아(via) 구조체들(121) 및 상기 비아 구조체들 중 하나 이상에 선택적으로 포함되는 제2 유전체(123)을 포함한다.The connection part 120 is formed on the substrate 130 and physically supports the switching part 110. The connection part 120 is selectively included in one or more of the via structures 121 and the via structures for electrically connecting the conductive beam 111 and the fixed electrode 113 to the lower structure 131. A second dielectric 123 is included.

상기 비아 구조체들(121)은 도전성 빔(111) 및 고정 전극(113)과 동일한 도전 물질로 형성될 수 있다.The via structures 121 may be formed of the same conductive material as the conductive beam 111 and the fixed electrode 113.

상기 비아 구조체들(121) 중 하나 이상의 비아 구조체들에 제2 유전체(123) 박막이 형성될 수 있다. 제2 유전체(123)는 음의 축전 용량을 갖는 물질일 수 있다. 구체적으로 제2 유전체(123) 실리콘(Si), 알루미늄(Al) 또는 지르코늄(Zr)이 도핑된 하프늄 옥사이드(HfO2), 도핑되지 않은(Undoped) 하프늄 옥사이드(HfO2), BST((Ba,Sr)TiO3), PZT(Pb(Zr,Ti)O3), 니오브산 리튬(Lithium-niobate) 및 마그네타이트(YmnO3,ErMnO3) 중 하나 이상을 포함할 수 있으나 이에 한정되는 것은 아니다.A thin film of the second dielectric 123 may be formed on one or more via structures of the via structures 121. The second dielectric 123 may be a material having a negative storage capacity. Specifically, the second dielectric 123 silicon (Si), aluminum (Al) or zirconium (Zr) doped hafnium oxide (HfO 2 ), undoped (Undoped) hafnium oxide (HfO 2 ), BST ((Ba, Sr)TiO 3 ), PZT (Pb(Zr,Ti)O 3 ), lithium niobate (Lithium-niobate), and magnetite (YmnO 3 ,ErMnO 3 ) may be included, but are not limited thereto.

비아 구조체(121)와 하부 구조물(131)의 금속층 및 그 사이에 개재된 제2 유전체(123)가 음의 축전 용량을 갖는 캐패시터를 구성할 수 있다.The metal layer of the via structure 121 and the lower structure 131 and the second dielectric 123 interposed therebetween may constitute a capacitor having a negative power storage capacity.

상기 음의 축전 용량을 갖는 캐패시터는 상기 양의 축전 용량을 갖는 캐패시터와 직렬로 연결된다. 음의 축전 용량을 갖는 캐패시터가 직렬로 연결됨에 따라 도전성 빔(111)과 고정 전극(113) 사이의 정전기력이 더 커지고, 낮은 구동 전압에서도 도전성 빔(111)이 절곡되어 도전 경로를 형성하게 된다. 따라서 도전성 빔(111)의 제1 방향 길이를 증가시키거나 도전성 빔(111)과 고정 전극(113) 사이의 에어 갭(air gap)을 수 나노미터 단위로 감소시키는 미세 공정 없이도 전기기계적 스위칭소자의 구동 전압을 1V 이하로 낮출 수 있으며, 이론적으로 0V 근방의 매우 낮은 구동 전압도 구현할 수 있다. 또한, 비아 구조체(121)가 음의 축전용량을 갖는 캐패시터를 포함함에 따라, 캐패시터를 구성하기 위한 추가적인 면적 소모 및 배선을 위한 복잡한 설계와 공정이 불필요하다.The capacitor having the negative power storage capacity is connected in series with the capacitor having the positive power storage capacity. As a capacitor having a negative power storage capacity is connected in series, the electrostatic force between the conductive beam 111 and the fixed electrode 113 becomes larger, and even at a low driving voltage, the conductive beam 111 is bent to form a conductive path. Accordingly, the electromechanical switching device is not required to increase the length in the first direction of the conductive beam 111 or to reduce the air gap between the conductive beam 111 and the fixed electrode 113 in units of nanometers. The driving voltage can be lowered to 1 V or less, and theoretically, a very low driving voltage in the vicinity of 0 V can also be implemented. In addition, as the via structure 121 includes a capacitor having a negative capacitance, complicated design and process for additional area consumption and wiring for constructing the capacitor are unnecessary.

도 2 및 도 3을 참조하면, 고정 전극들(113)은 복수 개가 형성되어 하부 구조물(131)과 전기적으로 접속될 수 있다. 복수 개의 고정 전극들(113)은 도전성 빔(111)을 중심으로 대칭적으로 배치되거나, 도전성 빔(111)의 일측에 배치될 수 있다. 또한, 복수 개의 고정 전극들(113)은 그 용도에 따라 크기를 달리할 수 있다.2 and 3, a plurality of fixed electrodes 113 may be formed to be electrically connected to the lower structure 131. The plurality of fixed electrodes 113 may be symmetrically disposed around the conductive beam 111 or may be disposed on one side of the conductive beam 111. In addition, the plurality of fixed electrodes 113 may have different sizes according to their use.

스위칭 과정에서 복수 개의 고정 전극들(113)에 서로 다른 전압을 인가할 수 있다. 예를 들어, 하나의 고정 전극(113a)에 1V의 전압을 인가하고, 대칭적으로 배치된 다른 고정 전극(113b)에 0V의 전압을 인가하여 고정 전극들 사이의 전압 차이에 따른 정전기력의 크기 및 방향을 조절할 수 있다.In the switching process, different voltages may be applied to the plurality of fixed electrodes 113. For example, a voltage of 1 V is applied to one fixed electrode 113a, and a voltage of 0 V is applied to the other fixed electrode 113b that is symmetrically arranged, so that the magnitude of the electrostatic force according to the voltage difference between the fixed electrodes and You can adjust the direction.

또한, 고정 전극들(113) 중 일부의 고정 전극들(113)과 접촉하는 비아 구조체(121)에 선택적으로 제2 유전체(123)를 형성할 수 있다. 제2 유전체(123)가 형성된 비아 구조체(121)에 접촉하는 고정 전극들(113a, 113b)은 동일한 구동 전압에서 더 강한 정전기력을 발생시킬 수 있다.In addition, the second dielectric 123 may be selectively formed on the via structure 121 in contact with the fixed electrodes 113 of some of the fixed electrodes 113. The fixed electrodes 113a and 113b contacting the via structure 121 on which the second dielectric 123 is formed may generate a stronger electrostatic force at the same driving voltage.

도 4는 본 발명의 일 실시예를 따라 전기기계적 스위치를 포함하는 저전압 구동 스위칭소자를 제조하는 방법을 도시하는 순서도이다.4 is a flow chart showing a method of manufacturing a low voltage drive switching device including an electromechanical switch according to an embodiment of the present invention.

도 4a를 참조하면, 기판(130)을 준비한다. 상기 기판(130)은 상술한 바와 같이 CMOS 공정에 의하여 형성된 집접회로들을 포함할 수 있다.Referring to FIG. 4A, the substrate 130 is prepared. The substrate 130 may include integrated circuits formed by a CMOS process as described above.

도 4b를 참조하면, 기판(130) 상에 절연층(401)을 형성한다. 상기 절연층(401)은 희생층(Sacrifice Layer)로 기능할 수 있다. 절연층(401)은 TEOS, 실리콘 산화물(Silicon oxide) 외에도 금속 산화물, 실리콘 질화물(Silicon nitride), 붕소 질화물(Boron nitride), 고분자 화합물 등 반도체 공정에 사용될 수 있는 선택적 식각이 가능한 절연 물질일 수 있다. 상기 절연층(401)을 형성하기 위하여 스퍼터링(Sputtering), 원자층 증착(Atomic layer deposition, ALD), 화학 기상 증착(Chemical Vapor Deposition, CVD) 및 졸-겔(Sol-Gel)법 등의 공지된 다양한 방법이 사용될 수 있다.Referring to FIG. 4B, an insulating layer 401 is formed on the substrate 130. The insulating layer 401 may function as a sacrificial layer. The insulating layer 401 may be an insulating material capable of selective etching that can be used in semiconductor processes such as metal oxide, silicon nitride, boron nitride, and polymer compounds in addition to TEOS and silicon oxide. . Known such as sputtering, atomic layer deposition (ALD), chemical vapor deposition (CVD) and sol-gel methods to form the insulating layer 401 Various methods can be used.

도 4c를 참조하면, 절연층(401)을 선택적으로 식각하여 상기 절연층(401)을 관통하여 하부 구조물(131)과 접하는 비아 홀(421), 도전성 빔(111)의 역상인 제1 오목부(411) 및 고정 전극들(113)의 역상인 제2 오목부들(413)을 형성한다. 상기 비아 홀(421) 및 오목부들(411, 413)을 형성하기 위하여 건식 식각 또는 습식 식각을 적용할 수 있다.Referring to FIG. 4C, a via hole 421 penetrating the insulating layer 401 by selectively etching the insulating layer 401 to contact the lower structure 131 and a first recessed portion of the conductive beam 111 411 and second concave portions 413 that are inverse phases of the fixed electrodes 113 are formed. Dry etching or wet etching may be applied to form the via hole 421 and the recesses 411 and 413.

도 4d를 참조하면, 상기 비아 홀(421) 및 오목부들(411, 413)이 형성된 절연층(401) 상에 음의 축전용량을 갖는 물질을 포함하는 NC(Negative Capacitance) 박막(423)을 형성한다. 상기 NC 박막(423)은 실리콘(Si), 알루미늄(Al) 또는 지르코늄(Zr)이 도핑된 하프늄 옥사이드(HfO2), 도핑되지 않은(Undoped) 하프늄 옥사이드(HfO2), BST((Ba,Sr)TiO3), PZT(Pb(Zr,Ti)O3), 니오브산 리튬(Lithium-niobate) 및 마그네타이트(YmnO3,ErMnO3) 중 하나 이상을 포함할 수 있다. NC 박막을 형성하기 위하여 스퍼터링(Sputtering), 원자층 증착(Atomic layer deposition, ALD), 화학 기상 증착(Chemical Vapor Deposition, CVD) 및 졸-겔(Sol-Gel)법 등의 공지된 다양한 방법이 사용될 수 있다.Referring to FIG. 4D, a negative capacitance (NC) thin film 423 including a material having a negative capacitance is formed on the insulating layer 401 on which the via hole 421 and the recesses 411 and 413 are formed. do. The NC thin film 423 is a silicon (Si), aluminum (Al) or zirconium (Zr) doped hafnium oxide (HfO 2 ), undoped (Undoped) hafnium oxide (HfO 2 ), BST ((Ba,Sr) )TiO 3 ), PZT(Pb(Zr,Ti)O 3 ), lithium niobate (Lithium-niobate), and magnetite (YmnO 3 ,ErMnO 3 ). Various well-known methods such as sputtering, atomic layer deposition (ALD), chemical vapor deposition (CVD) and sol-gel methods can be used to form NC thin films. Can.

도 4e를 참조하면, NC 박막(423) 상의 제1 영역에 포토 레지스트(403)를 형성한다. 상기 제1 영역은 음의 축전용량을 갖는 캐패시터를 형성하기 위하여 선택되는 비아 홀(421) 및 비아 홀(421)의 주변 영역을 포함할 수 있다.Referring to FIG. 4E, a photoresist 403 is formed in a first region on the NC thin film 423. The first region may include a via hole 421 and a peripheral region of the via hole 421 that are selected to form a capacitor having a negative capacitance.

도 4f를 참조하면, 제1 영역을 제외한 다른 영역의 NC 박막(423) 및 포토 레지스트(403)을 제거하여 제2 유전체(123)를 형성한다. 제2 유전체(123)는 비아홀(421)의 내부 표면과 비아 홀(421) 주변 영역 상에 위치한다.Referring to FIG. 4F, the second dielectric 123 is formed by removing the NC thin film 423 and the photoresist 403 from other regions except the first region. The second dielectric 123 is positioned on the inner surface of the via hole 421 and the area around the via hole 421.

도 4g를 참조하면, 상기 비아 홀(421) 및 오목부들(411, 413)이 형성된 절연층(401) 상에 도전층(405)를 형성한다. 상기 도전층(405)은 도전성 빔(111) 및 고정 전극들(113)을 형성하는 물질을 포함한다. 즉 상기 도전층(405)은 금속, 불순물이 도핑된 반도체층, 탄소나노튜브, 그래핀, 또는 도전성 폴리머일 수 있으나 일반적으로 전극으로 사용되는 전도성이 큰 물질이면 제한 없이 사용 가능하다.Referring to FIG. 4G, a conductive layer 405 is formed on the insulating layer 401 on which the via hole 421 and the recesses 411 and 413 are formed. The conductive layer 405 includes a material forming the conductive beam 111 and the fixed electrodes 113. That is, the conductive layer 405 may be a metal, a semiconductor layer doped with impurities, carbon nanotubes, graphene, or a conductive polymer, but may be used without limitation as long as it is a material having high conductivity generally used as an electrode.

도 4h를 참조하면, 도전층(405)의 상부를 식각 공정, 또는 화학기계적 연마(Chemical Mechanical Polishing ; CMP)공정을 통하여 제거하고, 절연층(401)의 상부를 노출한다.Referring to FIG. 4H, the upper portion of the conductive layer 405 is removed through an etching process or a chemical mechanical polishing (CMP) process, and the upper portion of the insulating layer 401 is exposed.

도 4i를 참조하면, 잔여 절연층(401)을 완전히 식각하여 기판(130)으로부터 이격된 도전성 빔(111) 및 고정 전극(113)과 비아 구조체(121)를 형성한다.Referring to FIG. 4I, the remaining insulating layer 401 is completely etched to form a conductive beam 111 and a fixed electrode 113 and a via structure 121 spaced apart from the substrate 130.

상술한 공정들은 기존의 CMOS 공정을 크게 변경하지 아니하여 기존의 패키징 공정에 쉽게 적용 가능하다. 또한, 미세 에어 갭을 형성하는 것과 같은 복잡하고 정밀한 공정을 포함하지 아니하여 소자의 최종 수율을 크게 높일 수 있다.The above-described processes can be easily applied to an existing packaging process without significantly changing the existing CMOS process. In addition, the final yield of the device can be greatly increased by not including a complicated and precise process such as forming a fine air gap.

실시예 2 : 전계효과 트랜지스터(Field Effect Transistor, FET)를 포함하는 저전압 구동 스위칭소자Example 2: Low voltage driving switching device including a field effect transistor (FET)

도 5는 본 발명의 일 실시예를 따라 전계효과 트랜지스터를 포함하는 저전압 구동 스위칭소자를 도시하는 (a)평면도 및 (b)단면도이다.5 is a (a) plan view and a (b) cross-sectional view showing a low voltage driving switching device including a field effect transistor according to an embodiment of the present invention.

도 5를 참조하면, 본 발명의 일 실시예를 따른 저전압 구동 스위칭소자는 전계효과 트랜지스터 소자를 포함하는 스위칭부(510), 상기 스위칭부(510)를 외부와 전기적으로 접속하는 연결부(520)를 포함한다. Referring to FIG. 5, a low voltage driving switching device according to an embodiment of the present invention includes a switching unit 510 including a field effect transistor device, and a connection unit 520 electrically connecting the switching unit 510 to the outside. Includes.

실시예에 따라, 연결부(520)의 형성 과정에 의한 스위칭부(510)의 손상을 방지하거나, 하부 전자 소자들의 배치설계를 위한 배선부(530)를 더 포함할 수 있다.According to an embodiment, damage to the switching unit 510 due to the process of forming the connection unit 520 may be prevented, or a wiring unit 530 may be further included for designing the layout of the lower electronic devices.

스위칭부(510)는 인가되는 전압에 따라 도전 경로가 형성되는 채널 영역(511), 상기 채널 영역(511) 상에 위치하는 게이트 전극(513), 상기 게이트 전극(513)과 상기 채널 영역(511) 사이에 개재되는 게이트 절연막(515), 상기 채널 영역(511)의 양 단부에 위치하는 소스 영역(517) 및 드레인 영역(519)을 포함할 수 있다.The switching unit 510 includes a channel region 511 in which a conductive path is formed according to an applied voltage, a gate electrode 513 positioned on the channel region 511, the gate electrode 513 and the channel region 511 ) May include a gate insulating layer 515 interposed between the source region 517 and the drain region 519 positioned at both ends of the channel region 511.

일 실시예에 따라, 상기 소스 영역(517) 및 드레인 영역(519)는 동일한 도전형을 가질 수 있다. 즉, 상기 소스 영역(517)이 n형 도전형을 가질 때 상기 드레인 영역(519) 역시 n형 도전형을 가질 수 있고, 상기 소스 영역(517)이 p형 도전형을 가질 때 상기 드레인 영역(519) 역시 p형 도전형을 가질 수 있다. 이 경우, 스위칭부(510)는 n형 또는 p형의 MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)를 포함할 수 있다.According to an embodiment, the source region 517 and the drain region 519 may have the same conductivity type. That is, when the source region 517 has an n-type conductivity type, the drain region 519 may also have an n-type conductivity type, and when the source region 517 has a p-type conductivity type, the drain region ( 519) may also have a p-type conductivity type. In this case, the switching unit 510 may include an n-type or p-type MOSFET (Metal-Oxide-Semiconductor Field Effect Transistor).

본 발명의 또다른 일 실시예를 따르면, 상기 소스 영역(517) 및 드레인 영역(519)은 서로 반대되는 도전형을 가질 수 있다. 즉 상기 소스 영역(517)이 n형 도전형을 가질 때 상기 드레인 영역(519)은 p형 도전형일 가질 수 있고, 상기 소스 영역(517)이 p형 도전형을 가질 때 상기 드레인 영역(519)은 n형 도전형을 가질 수 있다. 이 경우, 스위칭부(510)는 가전도대의 전자들이 에너지 장벽을 뚫고 전도대로 이동하는 밴드간 터널링 현상(Band-to-Band tunneling)을 이용하는 터널링 전계효과 트랜지스터를 포함할 수 있다.According to another embodiment of the present invention, the source region 517 and the drain region 519 may have opposite conductivity types. That is, when the source region 517 has an n-type conductivity type, the drain region 519 may have a p-type conductivity type, and when the source region 517 has a p-type conductivity type, the drain region 519 May have an n-type conductivity type. In this case, the switching unit 510 may include a tunneling field effect transistor using a band-to-band tunneling in which electrons of the household appliance band penetrate the energy barrier and move to the conduction band.

상기 게이트 절연막(515)은 전기적 절연을 위하여 사용 가능한 공지된 절연 물질들을 제한 없이 사용할 수 있다. 예를 들어 실리콘 옥사이드(SiOx), 실리콘 나이트라이드(SixNy), 실리콘 옥시나이트라이드(SiOxNy), 하프늄 옥사이드(HfOx) 및 알루미늄 옥사이드(Al2O3) 중 어느 하나 이상을 사용할 수 있으나, 이에 한정되는 것은 아니다. 상기 게이트 절연막(515)은 상기 채널 영역(511)과 상기 게이트 전극(513) 사이에서 양의 축전 용량을 갖는 캐패시터를 형성한다.The gate insulating layer 515 may use known insulating materials that can be used for electrical insulation without limitation. For example, any one or more of silicon oxide (SiO x ), silicon nitride (Si x N y ), silicon oxynitride (SiO x N y ), hafnium oxide (HfO x ) and aluminum oxide (Al 2 O 3 ) It may be used, but is not limited thereto. The gate insulating layer 515 forms a capacitor having a positive storage capacity between the channel region 511 and the gate electrode 513.

연결부(520)는 상기 게이트 전극(111), 소스 영역(517) 및 드레인 영역(519)를 외부와 전기적으로 접속하기 위한 비아 구조체들(525) 및 제1 배선들(521)을 포함할 수 있다. 상기 비아 구조체들(525) 중 상기 게이트 전극(111)과 전기적으로 접속하는 비아 구조체는 제2 유전체(527)를 포함한다.The connection unit 520 may include via structures 525 and first wirings 521 for electrically connecting the gate electrode 111, the source region 517, and the drain region 519 to the outside. . A via structure electrically connected to the gate electrode 111 among the via structures 525 includes a second dielectric 527.

제2 유전체(527)는 음의 축전 용량을 갖는 물질일 수 있다. 구체적으로 제2 유전체(527)는 실리콘(Si), 알루미늄(Al) 또는 지르코늄(Zr)이 도핑된 하프늄 옥사이드(HfO2), 도핑되지 않은(Undoped) 하프늄 옥사이드(HfO2), BST((Ba,Sr)TiO3), PZT(Pb(Zr,Ti)O3), 니오브산 리튬(Lithium-niobate) 및 마그네타이트(YmnO3,ErMnO3) 중 하나 이상을 포함할 수 있다.The second dielectric 527 may be a material having a negative storage capacity. Specifically, the second dielectric 527 is hafnium oxide (HfO 2 ) doped with silicon (Si), aluminum (Al), or zirconium (Zr), undoped hafnium oxide (HfO 2 ), BST ((Ba ,Sr)TiO 3 ), PZT(Pb(Zr,Ti)O 3 ), lithium niobate (Lithium-niobate), and magnetite (YmnO 3 ,ErMnO 3 ).

비아 구조체(525), 게이트 전극(513) 또는 제2 배선(531) 및 그 사이에 개재된 제2 유전체(123)가 음의 축전 용량을 갖는 캐패시터를 구성할 수 있다. 음의 축전 용량을 갖는 캐패시터가 게이트 절연막(515)이 형성하는 양의 축전 용량을 갖는 캐패시터와 직렬로 연결됨에 따라, 게이트 절연막(515)의 물리적 두께가 감소한 것과 같은 효과가 발생한다. 따라서 문턱 전압이 낮아지는 효과가 있으며, 게이트 전극(513)에 낮은 전압을 인가하여도 채널 영역(511)에 도전 경로가 형성될 수 있다.The via structure 525, the gate electrode 513 or the second wiring 531 and the second dielectric 123 interposed therebetween may constitute a capacitor having a negative power storage capacity. As a capacitor having a negative storage capacity is connected in series with a capacitor having a positive storage capacity formed by the gate insulating film 515, an effect such as a decrease in the physical thickness of the gate insulating film 515 occurs. Therefore, the threshold voltage is lowered, and a conductive path may be formed in the channel region 511 even when a low voltage is applied to the gate electrode 513.

본 발명에 따른 저전압 구동 스위칭소자는 게이트 절연막의 물리적 두께 감소 없이도 문턱 전압을 낮추는 효과가 있어, 게이트 절연막의 물리적 두께 감소로 인한 누설 전류의 증가와 같은 문제점을 해결할 수 있다. 또한 음의 축전용량을 갖는 캐패시터가 비아 구조체 내에 포함됨에 따라 별도의 추가 면적을 필요로 하지 않아 소자의 소형화, 고집적화가 가능하다.The low voltage driving switching device according to the present invention has an effect of lowering a threshold voltage without reducing the physical thickness of the gate insulating film, and can solve problems such as an increase in leakage current due to a reduction in the physical thickness of the gate insulating film. In addition, since a capacitor having a negative capacitance is included in the via structure, a separate additional area is not required, so that the device can be miniaturized and highly integrated.

도 6은 본 발명의 일 실시예를 따라 전계효과 트랜지스터를 포함하는 저전압 구동 스위칭소자를 제조하는 방법을 도시하는 순서도이다.6 is a flowchart illustrating a method of manufacturing a low voltage driving switching device including a field effect transistor according to an embodiment of the present invention.

도 6a를 참조하면, 전계효과 트랜지스터를 포함하는 기판(510)을 준비한다. 상기 기판(510)은 인가되는 전압에 따라 도전 경로가 형성되는 채널 영역(511), 상기 채널 영역(511) 상에 위치하는 게이트 전극(513), 상기 게이트 전극(513)과 상기 채널 영역(511) 사이에 개재되는 게이트 절연막(515), 상기 채널 영역(511)의 양 단부에 위치하는 소스 영역(517) 및 드레인 영역(519)을 포함할 수 있다. 또한, 기판은 선택적으로 스위칭부(510)의 손상을 방지하거나, 하부 전자 소자들의 배치설계를 위한 배선부(530)를 더 포함할 수 있다.Referring to FIG. 6A, a substrate 510 including a field effect transistor is prepared. The substrate 510 includes a channel region 511 in which a conductive path is formed according to an applied voltage, a gate electrode 513 positioned on the channel region 511, the gate electrode 513 and the channel region 511. ) May include a gate insulating layer 515 interposed between the source region 517 and the drain region 519 positioned at both ends of the channel region 511. In addition, the substrate may selectively prevent damage to the switching unit 510 or further include a wiring unit 530 for designing the layout of the lower electronic devices.

도 6b를 참조하면, 전계효과 트랜지스터를 포함하는 기판(510) 또는 배선부(530) 상에 절연층(601)을 형성한다. 상기 절연층(601)은 금속간 절연막(Intermetal dielectric, IMD)로 기능할 수 있다. 절연층(601)은 TEOS, 실리콘 산화물(Silicon oxide) 외에도 금속 산화물, 실리콘 질화물(Silicon nitride), 붕소 질화물(Boron nitride), 고분자 화합물 등 반도체 공정에 사용될 수 있는 선택적 식각이 가능한 절연 물질일 수 있다.Referring to FIG. 6B, an insulating layer 601 is formed on a substrate 510 or a wiring 530 including a field effect transistor. The insulating layer 601 may function as an intermetal dielectric (IMD). The insulating layer 601 may be an insulating material capable of selective etching that can be used in semiconductor processes such as metal oxide, silicon nitride, boron nitride, and polymer compounds in addition to TEOS and silicon oxide. .

도 6c를 참조하면, 절연층(601)을 선택적으로 식각하여 상기 절연층(601)을 관통하여 제2 배선(531)에 접하는 비아 홀(625), 상기 게이트 전극(513)에 접하는 제1 배선(521)의 역상인 제1 오목부(621) 및 드레인 영역(519)에 접하는 제1 배선(521)의 역상인 제2 오목부(623)을 형성한다.Referring to FIG. 6C, a via hole 625 contacting the second wiring 531 through the insulating layer 601 by selectively etching the insulating layer 601 and a first wiring contacting the gate electrode 513 A first concave portion 621 that is the reverse phase of 521 and a second concave portion 623 that is the reverse phase of the first wiring 521 that contacts the drain region 519 are formed.

도 6d를 참조하면, 상기 비아 홀(625) 및 오목부들(621, 623)이 형성된 절연층(601) 상에 음의 축전용량을 갖는 물질을 포함하는 NC(Negative Capacitance) 박막(627)을 형성한다. 상기 NC 박막(627)은 실리콘(Si), 알루미늄(Al) 또는 지르코늄(Zr)이 도핑된 하프늄 옥사이드(HfO2), 도핑되지 않은(Undoped) 하프늄 옥사이드(HfO2), BST((Ba,Sr)TiO3), PZT(Pb(Zr,Ti)O3), 니오브산 리튬(Lithium-niobate) 및 마그네타이트(YmnO3,ErMnO3) 중 하나 이상을 포함할 수 있다. Referring to FIG. 6D, a negative capacitance (NC) thin film 627 including a material having a negative capacitance is formed on the insulating layer 601 on which the via hole 625 and the recesses 621 and 623 are formed. do. The NC thin film 627 is silicon (Si), aluminum (Al) or zirconium (Zr) doped hafnium oxide (HfO 2 ), undoped (Undoped) hafnium oxide (HfO 2 ), BST ((Ba,Sr) )TiO 3 ), PZT(Pb(Zr,Ti)O 3 ), lithium niobate (Lithium-niobate), and magnetite (YmnO 3 ,ErMnO 3 ).

도 6e를 참조하면, NC 박막(627) 상의 제1 영역에 포토 레지스트(603)를 형성한다. 상기 제1 영역은 제1 오목부(621)와 접하는 비아 홀(625) 및 비아 홀(625)의 주변 영역을 포함할 수 있다.Referring to FIG. 6E, a photoresist 603 is formed in a first region on the NC thin film 627. The first area may include a via hole 625 contacting the first recess 621 and a peripheral area of the via hole 625.

도 6f를 참조하면, 제1 영역을 제외한 다른 영역의 NC 박막(627) 및 포토 레지스트(603)을 제거하여 제2 유전체(527)를 형성한다.Referring to FIG. 6F, the NC thin film 627 and the photoresist 603 of other regions except the first region are removed to form the second dielectric 527.

도 6g를 참조하면, 상기 비아 홀(625) 및 오목부들(621, 623)이 형성된 절연층(601) 상에 도전층(605)를 형성한다. 상기 도전층(605)은 금속, 불순물이 도핑된 반도체층, 탄소나노튜브, 그래핀 또는 도전성 폴리머를 포함할 수 있으나 이에 제한되는 것은 아니다.Referring to FIG. 6G, a conductive layer 605 is formed on the insulating layer 601 on which the via hole 625 and the recesses 621 and 623 are formed. The conductive layer 605 may include a metal, a semiconductor layer doped with impurities, carbon nanotubes, graphene, or a conductive polymer, but is not limited thereto.

도 6h를 참조하면, 도전층(605)의 상부를 식각 공정, 또는 화학기계적 연마(Chemical Mechanical Polishing ; CMP)공정을 통하여 제거하고, 절연층(601)의 상부를 노출한다.Referring to FIG. 6H, the upper portion of the conductive layer 605 is removed through an etching process or a chemical mechanical polishing (CMP) process, and the upper portion of the insulating layer 601 is exposed.

상술한 공정들은 기존의 CMOS 공정을 크게 변경하지 아니하여 기존의 패키징 공정에 쉽게 적용 가능하다. 본 발명에 따른 저전압 구동 스위칭소자 및 이의 제조 방법은 안정적인 구조의 삼차원 집적 반도체 칩 구현을 앞당길 수 있는 기술로서, 우리나라가 차세대 저전력, 고에너지 효율의 반도체 시장을 선도해 나아가는데 일조할 수 있을 것으로 기대된다.The above-described processes can be easily applied to an existing packaging process without significantly changing the existing CMOS process. The low voltage driving switching device and its manufacturing method according to the present invention are technologies that can accelerate the implementation of a stable structured three-dimensional integrated semiconductor chip, and are expected to help Korea lead the next-generation low-power, high-energy efficiency semiconductor market. .

110 : 스위칭부 111 : 도전성 빔
113 : 고정 전극 115 : 제1 유전체
120 : 연결부 121 : 비아 구조체
123 : 제2 유전체
130 : 기판 131 : 하부 구조물
401 : 절연층 403 : 포토 레지스트
405 : 도전층 411 : 제1 오목부
413 : 제2 오목부 421 : 비아 홀
423 : NC 박막
510 : 스위칭부 511 : 채널 영역
513 : 게이트 전극 515 : 게이트 절연막
520 : 연결부 521 : 제1 배선
525 : 비아 구조체 527 : 제2 유전체
530 : 배선부 531 : 제2 배선
601 : 절연층 603 : 포토 레지스트
605 : 도전층
621 : 제1 오목부 623 : 제2 오목부
625 : 비아 홀 627 : NC 박막110: switching unit 111: conductive beam
113: fixed electrode 115: first dielectric
120: connecting portion 121: via structure
123: second dielectric
130: substrate 131: lower structure
401: insulating layer 403: photoresist
405: conductive layer 411: the first recess
413: 2nd recessed part 421: Via hole
423: NC thin film
510: switching unit 511: channel area
513: gate electrode 515: gate insulating film
520: connection 521: the first wiring
525: via structure 527: second dielectric
530: wiring section 531: second wiring
601: insulating layer 603: photoresist
605: conductive layer
621: 1st recessed part 623: 2nd recessed part
625: Via hole 627: NC thin film

Claims (14)

양의 축전 용량을 갖는 제1 유전체를 포함하고, 인가되는 전압에 의하여 도전 경로를 형성하는 스위칭부; 및
상기 스위칭부를 외부와 전기적으로 접속하는 복수 개의 비아 구조체 및 상기 비아 구조체들 중 적어도 하나와 접하고 상기 제1 유전체와 직렬로 연결되는 제2 유전체를 포함하는 연결부를 포함하고,
상기 제2 유전체는 음의 축전 용량을 갖는 저전압 구동 스위칭소자.
A switching unit including a first dielectric having a positive storage capacity and forming a conductive path by the applied voltage; And
And a connection part including a plurality of via structures that electrically connect the switching part to the outside and a second dielectric that is in contact with at least one of the via structures and is connected in series with the first dielectric,
The second dielectric is a low voltage driving switching element having a negative power storage capacity.
제1항에 있어서,
상기 제2 유전체는 실리콘(Si), 알루미늄(Al) 또는 지르코늄(Zr)이 도핑된 하프늄 옥사이드(HfO2), 도핑되지 않은(Undoped) 하프늄 옥사이드(HfO2), BST((Ba,Sr)TiO3), PZT(Pb(Zr,Ti)O3), 니오브산 리튬(Lithium-niobate) 및 마그네타이트(YmnO3,ErMnO3) 중 하나 이상을 포함하는 것을 특징으로 하는 저전압 구동 스위칭소자.
According to claim 1,
The second dielectric material is silicon (Si), aluminum (Al) or zirconium (Zr) doped hafnium oxide (HfO 2 ), undoped (Undoped) hafnium oxide (HfO 2 ), BST ((Ba,Sr)TiO 3 ), PZT (Pb (Zr, Ti) O 3 ), lithium niobate (Lithium-niobate) and a magnetite (YmnO 3 ,ErMnO 3 ) One or more of the low-voltage driving switching device comprising a.
삭제delete 제2항에 있어서,
상기 스위칭부는 정전기력에 의해 수평으로 절곡되는 도전성 빔; 및
상기 제1 유전체를 사이에 두고 상기 도전성 빔과 수평으로 이격되어 배치되는 복수 개의 고정 전극들을 포함하는 것을 특징으로 하는 저전압 구동 스위칭소자.
According to claim 2,
The switching unit is a conductive beam horizontally bent by the electrostatic force; And
And a plurality of fixed electrodes disposed horizontally spaced apart from the conductive beam with the first dielectric interposed therebetween.
제4항에 있어서,
상기 복수 개의 비아 구조체들은 상기 도전성 빔 및 상기 복수 개의 고정 전극들을 외부와 전기적으로 접속하고,
상기 제2 유전체는 상기 비아 구조체들 중 선택되는 하나 이상에 접하여 형성되는 것을 특징으로 하는 저전압 구동 스위칭소자.
According to claim 4,
The plurality of via structures electrically connect the conductive beam and the plurality of fixed electrodes to the outside,
The second dielectric is a low-voltage driving switching device, characterized in that formed in contact with at least one selected from the via structure.
제2항에 있어서,
상기 스위칭부는 채널 영역;
상기 채널 영역 상에 형성되는 게이트 전극;
상기 채널 영역과 상기 게이트 전극 사이에 개재되고 상기 제1 유전체를 포함하는 게이트 절연막; 및
상기 채널 영역의 양단부에 각각 전기적으로 접속하는 소스 영역 및 드레인 영역을 포함하는 것을 특징으로 하는 저전압 구동 스위칭소자.
According to claim 2,
The switching unit is a channel region;
A gate electrode formed on the channel region;
A gate insulating layer interposed between the channel region and the gate electrode and including the first dielectric; And
And a source region and a drain region respectively electrically connected to both ends of the channel region.
제6항에 있어서,
상기 복수 개의 비아 구조체들은 상기 게이트 전극, 상기 소스 영역 및 상기 드레인 영역을 외부와 전기적으로 접속하고,
상기 제2 유전체는 상기 게이트 전극과 상기 게이트 전극을 외부와 전기적으로 접속하는 비아 구조체 사이에 개재되는 것을 특징으로 하는 저전압 구동 스위칭소자.
The method of claim 6,
The plurality of via structures electrically connect the gate electrode, the source region, and the drain region to the outside,
The second dielectric is interposed between the gate electrode and a via structure that electrically connects the gate electrode to the outside.
제7항에 있어서,
상기 소스 영역 및 상기 드레인 영역은 동일한 도전형을 갖는 것을 특징으로 하는 저전압 구동 스위칭소자.
The method of claim 7,
The source region and the drain region are low-voltage driving switching device, characterized in that having the same conductivity type.
제7항에 있어서,
상기 소스 영역 및 상기 드레인 영역을 서로 반대되는 도전형을 갖는 것을 특징으로 하는 저전압 구동 스위칭 소자.
The method of claim 7,
A low voltage driving switching device, characterized in that the source region and the drain region have opposite conductivity types.
기판 상에 절연층을 형성하는 단계;
상기 절연층을 선택적으로 식각하여 상기 절연층을 관통하는 비아 홀들 및 상기 비아 홀들과 연결되는 오목부를 형성하는 단계;
상기 비아 홀 및 상기 오목부가 형성된 상기 절연층 상에 음의 축전용량을 갖는 NC(Negative capacitance) 박막을 형성하는 단계;
상기 비아 홀들 중에서 선택되는 하나 이상의 비아 홀을 포함하는 제1 영역을 제외한 나머지 영역의 NC 박막을 제거하는 단계;
상기 절연층 및 상기 NC 박막 상에 도전층을 형성하는 단계; 및
상기 도전층의 상부를 식각하여 상기 절연층의 상부를 노출하는 단계를 포함하는 저전압 구동 스위칭소자의 제조 방법.
Forming an insulating layer on the substrate;
Selectively etching the insulating layer to form via holes penetrating the insulating layer and concave portions connected to the via holes;
Forming a negative capacitance (NC) thin film having a negative capacitance on the insulating layer on which the via hole and the recess are formed;
Removing the NC thin film of the remaining regions except for the first region including one or more via holes selected from the via holes;
Forming a conductive layer on the insulating layer and the NC thin film; And
And exposing the upper portion of the insulating layer by etching the upper portion of the conductive layer.
제10항에 있어서,
상기 NC 박막은 실리콘(Si), 알루미늄(Al) 또는 지르코늄(Zr)이 도핑된 하프늄 옥사이드(HfO2), 도핑되지 않은(Undoped) 하프늄 옥사이드(HfO2), BST((Ba,Sr)TiO3), PZT(Pb(Zr,Ti)O3), 니오브산 리튬(Lithium-niobate) 및 마그네타이트(YmnO3,ErMnO3) 중 하나 이상을 포함하는 것을 특징으로 하는 저전압 구동 스위칭소자의 제조 방법.
The method of claim 10,
The NC thin film is silicon (Si), aluminum (Al) or zirconium (Zr) doped hafnium oxide (HfO 2 ), undoped (Undoped) hafnium oxide (HfO 2 ), BST ((Ba,Sr)TiO 3 ), PZT (Pb(Zr,Ti)O 3 ), lithium niobate (Lithium-niobate) and magnetite (YmnO 3 ,ErMnO 3 ) One or more of the method of manufacturing a low-voltage driving switching device comprising a.
제10항에 있어서,
상기 오목부들은 수평으로 절곡되는 도전성 빔 및 상기 도전성 빔과 수평으로 이격되어 형성되는 고정 전극들의 역상이고,
상기 절연층의 상부를 노출하는 단계 이후에 상기 절연층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 저전압 구동 스위칭소자의 제조 방법.
The method of claim 10,
The concave portions are inverse phases of the conductive beams horizontally bent and the fixed electrodes formed horizontally spaced apart from the conductive beams,
And removing the insulating layer after the step of exposing the upper portion of the insulating layer.
제10항에 있어서,
상기 기판은 채널 영역, 소스 영역, 상기 소스 영역과 동일한 도전형을 갖는 드레인 영역, 상기 채널 영역 상에 형성되는 게이트 전극 및 상기 게이트 전극과 상기 채널 영역 사이에 개재되는 절연 박막을 포함하는 MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor) 소자를 포함하고,
상기 제1 영역은 상기 게이트 전극에 접촉하는 비아 홀을 포함하는 것을 특징으로 하는 저전압 구동 스위칭소자의 제조 방법.
The method of claim 10,
The substrate is a MOSFET including a channel region, a source region, a drain region having the same conductivity type as the source region, a gate electrode formed on the channel region, and an insulating thin film interposed between the gate electrode and the channel region. -Oxide-Semiconductor Field Effect Transistor) device,
The first region includes a via hole in contact with the gate electrode.
제10항에 있어서,
상기 기판은 채널 영역, 소스 영역, 상기 소스 영역과 반대되는 도전형을 갖는 드레인 영역, 상기 채널 영역 상에 형성되는 게이트 전극 및 상기 게이트 전극과 상기 채널 영역 사이에 개재되는 절연 박막을 포함하는 터널링(Tunneling) FET 소자를 포함하고,
상기 제1 영역은 상기 게이트 전극에 접촉하는 비아 홀을 포함하는 것을 특징으로 하는 저전압 구동 스위칭소자의 제조 방법.
The method of claim 10,
The substrate includes a channel region, a source region, a drain region having a conductivity type opposite to that of the source region, a gate electrode formed on the channel region, and an insulating thin film interposed between the gate electrode and the channel region ( Tunneling) includes a FET device,
The first region includes a via hole in contact with the gate electrode.
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