KR101623380B1 - Transistor with negative capacitor using feroelectric insulator and process for the preferation of the same - Google Patents
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Abstract
본 발명은 강유전체를 이용한 네거티브 커패시터를 구비하는 트랜지스터에 관한 것으로, 실리콘 기판 위에 형성되고 소스 단자가 연결되는 제1 도핑 영역, 상기 실리콘 기판 위에 형성되고 드레인 단자가 연결되는 제2 도핑 영역 및 상기 실리콘 기판 위에 형성된 고유전율 금속 스택 위에 강유전체의 막이 적층되어 형성되고 게이트 단자가 연결되는 게이트 스택을 포함하며, 기존의 공정에 큰 변화를 주지 않고도 종래 이론적 한계로 알려진 60mV/dec 문턱전압이하 슬로프를 극복할 수 있는 CMOS 트랜지스터를 구현할 수 있어 제조비용을 증가시키지 않고도 상온에서 열전자 방출 특성을 가지면서도 저전력 고성능인 트랜지스터를 제공할 수 있다.The present invention relates to a transistor having a negative capacitor using a ferroelectric and includes a first doped region formed on a silicon substrate and connected to a source terminal, a second doped region formed on the silicon substrate and connected to a drain terminal, And a gate stack formed by depositing a ferroelectric film on the high-permittivity metal stack formed on the gate stack and connected to the gate terminal. The gate stack can overcome a slope of less than 60mV / dec threshold voltage, which is known as the theoretical limit of the prior art, CMOS transistors can be realized. Therefore, a transistor having a low power and high performance can be provided while having thermoelectron emission characteristics at room temperature without increasing manufacturing cost.
Description
본 발명은 강유전체를 이용한 네거티브 커패시터를 구비하는 트랜지스터에 관한 것으로, 보다 상세하게는 게이트 스택에 강유전체를 이용하여 구현한 네거티브 커패시터를 구비하여 문턱전압이하 슬로프를 향상시키는 강유전체를 이용한 네거티브 커패시터를 구비하는 트랜지스터에 관한 것이다.
BACKGROUND OF THE
1960년대에 MOSFET 트랜지스터가 개발된 후, 약 50년간 집적회로의 집적도는 지속적으로 증가하여 왔으며, 매 2년 마다 단위 칩 면적당 총 트랜지스터 수가 2배로 증가하는 추세로 집적회로의 집적도가 증가하였으며, 따라서 개별 트랜지스터의 크기가 지속적으로 감소하였고, 최근 소형화된 트랜지스터의 성능을 향상시키기 위한 반도체 기술들이 등장하였다. 이러한 반도체 기술에는 게이트 커패시턴스를 향상시키고 누설전류를 감소시키는 고유전율 금속 게이트(High-K Metal Gate, HKMG) 기술 및 문턱전압이하 슬로프(Subthreshold Slope, SS) 및 드레인 도입 배리어 저하(Drain Induced Barrier Lowering, DIBL) 특성을 향상시키는 FinFET 기술이 있으며, 이러한 반도체 기술에 힘입어 2011년에는 22nm CMOS 공정이 등장하였다.After the development of MOSFET transistors in the 1960s, the integration density of integrated circuits has been steadily increasing for about 50 years, and the integration of integrated circuits has increased with the trend of doubling the total transistor per unit chip area every two years, The size of the transistor has been continuously reduced, and semiconductor technologies have recently emerged to improve the performance of miniaturized transistors. Such semiconductor technology includes a high-k metal gate (HKMG) technology that improves gate capacitance and reduces leakage current, and a subthreshold slope (SS) and a drain induced barrier lowering DIBL), and the 22nm CMOS process was introduced in 2011 due to the semiconductor technology.
그러나 트랜지스터 크기의 소형화에 비하여 구동 전압(VDD)의 저전압화는 그에 크게 미치지 못하고 있으며 이에 따라 CMOS 트랜지스터의 전력밀도는 지수적으로 증가하여 현재 원자로 전력밀도와 유사한 정도의 매우 높은 전력밀도를 보이고 있다. 전력밀도를 감소시키기 위해서는 구동 전압의 저전압화가 반드시 필요하나 실리콘 기반의 MOSFET은 열방출 기반의 물리적 동작 특성을 지니기 때문에 0.1 ~ 0.5V의 공급 전압을 실현하기 어렵다. 이를 위하여는 상온에서 문턱전압이하 슬로프의 물리적 한계로 알려져 있는 60mV/dec, 그 이하의 문턱전압이하 슬로프를 가지는 트랜지스터가 필요하며 이는 10nm 이하 공정의 CMOS 전자소자를 구현하기 위하여 필수적이다.However, the voltage drop of the driving voltage (V DD ) is less than that of the miniaturization of the transistor size, so that the power density of the CMOS transistor increases exponentially and shows a very high power density similar to the current power density of the reactor . Lowering the driving voltage is necessary to reduce the power density, but silicon-based MOSFETs have a physical operating characteristic based on heat emission, making it difficult to realize a supply voltage of 0.1 to 0.5V. To achieve this, a transistor having a slope below a threshold voltage of 60 mV / dec, which is known as a physical limit of a slope below a threshold voltage at room temperature, is required, which is essential for realizing a CMOS electronic device of 10 nm or less.
문턱전압이하 슬로프는 다음 수학식 1에 의하여 산출될 수 있다.The slope below the threshold voltage can be calculated by the following equation (1).
여기에서, Cs는 트랜지스터의 반도체 기판의 커패시턴스이고, Cins는 게이트 단자의 커패시턴스이며, 이는 항상 양의 값을 가진다. 상온에서 상기 수학식 1의 
이러한 문턱전압이하 슬로프의 한계를 극복하는 저전력 및 가파른 스위칭 특성을 가지는 트랜지스터를 구현하기 위한 방법으로 네거티브 커패시터(Nagative Capacitor)를 이용하는 트랜지스터가 제안되고 있다.A transistor using a negative capacitor is proposed as a method for implementing a transistor having a low power and a steep switching characteristic to overcome the limit of the slope below the threshold voltage.
네거티브 커패시터란 음의 커패시턴스를 가지는 커패시터로서 양의 커패시터에 네거티브 커패시터를 직렬 연결함으로써 커패시턴스를 증가시킬 수 있는 커패시터를 말한다. 이러한 네거티브 커패시터를 구현하기 위한 방법으로 강유전체(Ferroelectric Insulator)를 이용하는 방법이 제안되고 있다. 도 1은 일반적인 유전체(Dielectric)를 사용한 커패시터와 강유전체 커패시터의 온도별 커패시터스의 에너지 지평(Landscape)를 나타낸 그래프이다.A negative capacitor is a capacitor having a negative capacitance and capable of increasing the capacitance by connecting a negative capacitor in series with a positive capacitor. As a method for implementing such a negative capacitor, a method using a ferroelectric insulator has been proposed. FIG. 1 is a graph showing an energy horizon of a capacitor using a general dielectric and a temperature-dependent capacitance of a ferroelectric capacitor.
도 1에 도시된 바와 같이 강유전체 물질은 물질 고유 특성에 의하여 음의 에너지를 가지는 구간이 존재하나 음의 에너지는 불안정한 상태로 존재하기 때문에 유전체 커패시터(산화실리콘(SiO2) 및 산화하프늄(HfO2))을 사용한 커패시터와 강유전체 커패시터를 직렬로 연결하여 음의 커패시턴스를 안정된 상태로 구현할 수 있다. 도 1에 도시된 점선 부분이 가파른 스위칭 영역을 나타내며, 총 커패시터의 에너지 곡선의 최소값이 가파른 스위칭 영역 내에 있는 경우 SS가 60mV/dec 미만이 될 수 있다. 특히 온도가 큐리 온도(Curie Temperature) 이상인 경우 강유전체 물질은 고유의 성질을 잃어 더 이상 음의 에너지를 가지지 않으며 이 경우 큐리 온도 이하에서 온도를 조절하면 도 1에 도시된 (b) 부분의 (2)에 해당하는 에너지 곡선을 얻을 수 있다. 이 경우 최소값이 두 위치에서 존재하는데 이는 히스테리시스(Hysteresis) 성분의 존재를 의미하며 이 경우 온도를 증가시켜 어닐링(Annealing)함으로써 도 1의 (c) 부분의 (2)에 해당하는 에너지 곡선을 얻을 수 있다. 즉, 적절한 온도로 강유전체 커패시터를 어닐링함으로써 네거티브 커패시터를 구현할 수 있다. 그러나 강유전체 커패시터를 사용하는 네거티브 커패시터를 이용할 경우 문턱전압이하 슬로프를 10mV/dec 이하까지 낮출 수 없다는 한계가 있으며 강유전체 커패시터로 네거티브 커패시터를 구현할 경우 음의 커패시턴스의 구현 여부가 어닐링하는 온도에 민감하다는 문제가 있다.
As shown in FIG. 1, the ferroelectric material has a period of negative energy due to the intrinsic properties of materials. However, since the negative energy exists in an unstable state, dielectric capacitors (silicon oxide (SiO 2 ) and hafnium oxide (HfO 2 ) ) And a ferroelectric capacitor are connected in series, so that a negative capacitance can be realized in a stable state. The dotted line portion shown in Figure 1 represents a steep switching region and SS can be less than 60 mV / dec when the minimum value of the energy curve of the total capacitor is in the steep switching region. Particularly, when the temperature is higher than the Curie temperature, the ferroelectric material loses its inherent property and has no negative energy. In this case, if the temperature is controlled below the Curie temperature, Can be obtained. In this case, the minimum value exists at two positions, which means the existence of a hysteresis component. In this case, the energy curve corresponding to (2) in part (c) have. That is, a negative capacitor can be realized by annealing the ferroelectric capacitor at an appropriate temperature. However, when a negative capacitor using a ferroelectric capacitor is used, the slope below the threshold voltage can not be lowered to below 10 mV / dec. When a negative capacitor is implemented with a ferroelectric capacitor, the problem of the sensitivity of the negative capacitance to the annealing temperature have.
본 발명은, 게이트 스택에 강유전체를 이용하여 구현한 네거티브 커패시터를 구비하여 종래 이론적 한계로 알려진 60mV/dec 문턱전압이하 슬로프를 극복할 수 있는, 강유전체를 이용한 네거티브 커패시터를 구비하는 트랜지스터를 제공하는 데 그 목적이 있다.
The present invention provides a transistor having a negative capacitor using a ferroelectric capacitor having a negative capacitor implemented by using a ferroelectric in a gate stack, which can overcome a slope of less than 60 mV / dec threshold voltage known as the theoretical limit of the prior art, There is a purpose.
본 발명의 일 실시예에 따른 강유전체를 이용한 네거티브 커패시터를 구비하는 트랜지스터는 실리콘 기판 위에 형성되고 소스 단자가 연결되는 제1 도핑 영역, 상기 실리콘 기판 위에 형성되고 드레인 단자가 연결되는 제2 도핑 영역, 상기 실리콘 기판 위에 형성되는 고유전율 금속 스택 및 일 측면이 상기 고유전율 금속 스택과 직렬로 연결되고 타 측면이 게이트 단자로 연결되며 강유전체 막을 포함한다.A transistor including a negative capacitor using a ferroelectric capacitor according to an embodiment of the present invention includes a first doped region formed on a silicon substrate and connected to a source terminal, a second doped region formed on the silicon substrate and connected to a drain terminal, A high-k metal stack formed on the silicon substrate, and a ferroelectric film, one side of which is connected in series with the high-k metal stack and the other side of which is connected to the gate terminal.
바람직하게는, 상기 고유전율 금속 스택은 상기 실리콘 기판 위에 산화하프늄 막이 원자층 증착법에 의하여 적층되어 형성된다.Preferably, the high-permittivity metal stack is formed by depositing a hafnium oxide film on the silicon substrate by atomic layer deposition.
바람직하게는, 상기 네거티브 커패시터는 상기 산화하프늄 막 위에 원자층 증착법에 의하여 증착되어 형성된다.Preferably, the negative capacitor is formed by depositing on the hafnium oxide film by atomic layer deposition.
바람직하게는, 상기 네거티브 커패시터는 질화티타늄 막, 상기 질화티타늄 막 위에 증착되는 상기 강유전체 막 및 상기 강유전체 막 위에 증착되는 금 전극을 포함한다.Preferably, the negative capacitor includes a titanium nitride film, the ferroelectric film deposited on the titanium nitride film, and a gold electrode deposited on the ferroelectric film.
바람직하게는, 상기 질화티타늄 막은 실리콘 기판 위에 80nm 두께로 DC 마그네트론 스퍼터링법으로 증착되어 형성되고, 상기 강유전체 막은 폴리머 강유전체 분말이 메틸 에틸 케톤 용매에 완전히 용해되어 얻어지는 용액이 상기 질화티타늄 막 위에 스핀 코팅에 의하여 증착되어 형성된 뒤 140℃ 이하로 어닐링되며, 상기 금 전극은 상기 강유전체 막 위에 열증착법으로 증착된다.Preferably, the titanium nitride film is formed on the silicon substrate by DC magnetron sputtering to a thickness of 80 nm, and the ferroelectric film is formed by spin-coating a solution obtained by completely dissolving the polymer ferroelectric powder in a methyl ethyl ketone solvent And then annealed at a temperature of 140 캜 or lower, and the gold electrode is deposited on the ferroelectric film by thermal evaporation.
본 발명의 일 실시예에 따른 강유전체를 이용한 네거티브 커패시터를 구비하는 트랜지스터의 제조 방법은 제 1 실리콘 기판 위에 고유전율 금속 스택을 형성하는 단계, 상기 고유전율 금속 스택 및 제2 실리콘 기판 중 적어도 하나의 위에 질화티타늄 막을 형성하는 단계, 강유전체 막을 상기 질화티타늄 막 위에 형성하는 단계 및 금 전극을 상기 강유전체 막 위에 형성하는 단계를 포함한다.
A method of fabricating a transistor with a negative capacitor using a ferroelectric material according to an embodiment of the present invention includes forming a high-permittivity metal stack on a first silicon substrate, forming a high-permittivity metal stack on at least one of the high-permittivity metal stack and the second silicon substrate A step of forming a titanium nitride film, a step of forming a ferroelectric film on the titanium nitride film, and a step of forming a gold electrode on the ferroelectric film.
본 발명에 따르면, 기존의 공정에 큰 변화를 주지 않고도 종래 이론적 한계로 알려진 60mV/dec 문턱전압이하 슬로프를 극복할 수 있는 CMOS 트랜지스터를 구현할 수 있어 제조비용을 증가시키지 않고도 상온에서 열전자 방출 특성을 가지면서도 저전력 고성능인 트랜지스터를 제공할 수 있다.According to the present invention, it is possible to implement a CMOS transistor capable of overcoming a slope below a threshold voltage of 60 mV / dec, which is known as the theoretical limit without making a large change in the conventional process, It is possible to provide a transistor with low power and high performance.
도 1은 유전체를 사용한 커패시터와 강유전체 커패시터의 온도별 커패시터스의 에너지 지평을 나타낸 그래프이다.
도 2는 본 발명의 일 실시예에 따른 강유전체를 이용한 네거티브 커패시터를 구비하는 트랜지스터의 개략도이다.
도 3은 본 발명의 다른 실시예에 따른 강유전체를 이용한 네거티브 커패시터를 구비하는 트랜지스터의 개략도이다.
도 4는 본 발명의 일 실시예에 따른 강유전체를 이용한 네거티브 커패시터를 구비하는 트랜지스터의 제조 방법을 도시한 순서도이다.
도 5는 본 발명의 일 실시예에 따른 트랜지스터 전체의 커패시턴스와 네거티브 커패시터 만의 커패시턴스를 도시한 그래프이다.
도 6은 본 발명의 일 실시예에 따른 트랜지스터 및 네거티브 커패시터를 구비하지 않은 트랜지스터의 게이트 전압에 대한 드레인 전류를 비교한 그래프이다.
도 7은 본 발명의 일 실시예에 따른 트랜지스터의 게이트 리키지 전류와 게이트 전압을 나타낸 그래프이다.FIG. 1 is a graph showing an energy horizon of a capacitor using a dielectric and a capacitor according to temperature of a ferroelectric capacitor.
2 is a schematic diagram of a transistor including a negative capacitor using a ferroelectric capacitor according to an embodiment of the present invention.
3 is a schematic view of a transistor including a negative capacitor using a ferroelectric capacitor according to another embodiment of the present invention.
4 is a flowchart illustrating a method of manufacturing a transistor including a negative capacitor using a ferroelectric substance according to an embodiment of the present invention.
5 is a graph showing a capacitance of the entire transistor and a capacitance of a negative capacitor according to an embodiment of the present invention.
6 is a graph comparing drain currents with respect to gate voltages of transistors and transistors having no negative capacitors according to an embodiment of the present invention.
FIG. 7 is a graph illustrating gate leakage current and gate voltage of a transistor according to an exemplary embodiment of the present invention. Referring to FIG.
이하에서는 강유전체를 이용한 네거티브 커패시터를 구비하는 트랜지스터 및 그 제조 방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이러한 과정에서 도면에 도시된 선들의 두께나 구성요소의 크기 등은 설명의 명료성과 편의상 과장되게 도시되어 있을 수 있다. 또한, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례에 따라 달라질 수 있다. 그러므로, 이러한 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.Hereinafter, a transistor including a negative capacitor using a ferroelectric material and a method of manufacturing the same will be described in detail with reference to the accompanying drawings. In this process, the thicknesses of the lines and the sizes of the components shown in the drawings may be exaggerated for clarity and convenience of explanation. In addition, the terms described below are defined in consideration of the functions of the present invention, which may vary depending on the intention or custom of the user, the operator. Therefore, definitions of these terms should be made based on the contents throughout this specification.
도 2는 본 발명의 일 실시예에 따른 강유전체를 이용한 네거티브 커패시터를 구비하는 트랜지스터의 개략도이며, 도 3은 본 발명의 다른 실시예에 따른 강유전체를 이용한 네거티브 커패시터를 구비하는 트랜지스터의 개략도이다.FIG. 2 is a schematic diagram of a transistor including a negative capacitor using a ferroelectric capacitor according to an embodiment of the present invention, and FIG. 3 is a schematic diagram of a transistor having a negative capacitor using a ferroelectric capacitor according to another embodiment of the present invention.
도 2 및 도 3에 도시된 바와 같이, 본 발명의 일 실시예에 따른 강유전체를 이용한 네거티브 커패시터를 구비하는 트랜지스터는, 제1 도핑 영역(20), 제2 도핑 영역(30), 고유전율 금속 스택(High-K/Metal-Gate Stack)(40) 및 네거티브 커패시터(60)를 포함하여 이루어진다.2 and 3, a transistor including a ferroelectric negative capacitor according to an embodiment of the present invention includes a first
제1 도핑 영역(20)은 실리콘 기판(10) 위에 형성되고 소스 단자(S)가 연결되고, 제2 도핑 영역(30)은 실리콘 기판(10) 위에 형성되고 드레인 단자(D)가 연결된다. 즉, 제1 및 제2 도핑 영역은 기존의 CMOS 장치의 소스 및 드레인 역할을 한다. 이 때, 실리콘 기판(10)이 P형 반도체이고, 제1 및 제2 도핑 영역(20, 30)이 N형 반도체로 구성되는 경우 트랜지스터는 NMOS가 되고, 실리콘 기판(10)이 N형 반도체이거나 P형 반도체 위에 형성된 N형 반도체 우물이고, 제1 및 제2 도핑 영역(20, 30)이 P형 반도체로 구성되는 경우 트랜지스터는 PMOS가 될 수 있다. The first
고유전율 금속 스택(40)은 실리콘 기판 위에 형성되고, 그 일 측면이 네거티브 커패시터(60)와 직렬로 연결된다. 이 때, 고유전율 금속 스택(40)은 실리콘 기판 위에 질화티타늄(TiN) 등의 금속 막(42)이 원자층 증착법에 의하여 적층되어 형성될 수 있다. 또한 고유전율 금속 스택(40)은 실리콘 기판(10) 위에 산화하프늄(HfO2) 등의 유전체 막(41)이 적층되고 그 위에 질화티타늄(TiN) 등의 금속 막(42)이 적층되어 형성될 수 있다. 이 때, 유전체 막 및 금속 막(41, 42)는 원자층 증착법에 의하여 적층될 수 있다. 즉, 고유전율 금속 스택(40)은 기존의 CMOS 장치의 게이트 스택의 역할을 할 수 있다.A high-
네거티브 커패시터(60)는 도 2에 도시된 실시예와 같이 별도의 실리콘 기판(50) 위에 형성되어 고유전율 금속 스택(40)과 직렬로 연결될 수도 있고 도 3에 도시된 실시예와 같이 고유전율 금속 스택(40)위에 증착되어 형성될 수도 있다. 이 경우, 네거티브 커패시터(60)는 산화하프늄 막(41) 위에 원자층 증착법에 의하여 증착되어 형성될 수 있다.The
이 때, 네거티브 커패시터(60)는 질화티타늄(TiN) 막(61), 질화티타늄 막(61) 위에 증착되는 강유전체(Ferroelectric) 막(62) 및 강유전체 막(62) 위에 증착되는 금 전극(63)을 포함할 수 있다. 즉, 네거티브 커패시터(60)는 상술한 바와 같이, 강유전체로 형성될 수 있으며, 이 때 강유전체 막(62)이 질화티타늄(TiN)과 같은 금속 층(61) 위에 형성될 수 있다.At this time, the
질화티타늄 막(61)은 도 2의 실시예와 같이 실리콘 기판(50) 위에 80nm 두께로 DC 마그네트론 스퍼터링(Magnetron Sputtering)법으로 증착되어 형성될 수 있으며, 또는 도 3의 실시예와 같이 고유전율 금속 스택(40) 위에 증착되어 형성될 수도 있다. The
강유전체 막(62)은 폴리머 강유전체 분말이 메틸 에틸 케톤(Methyl-Ethyl-Ketone, MEK) 용매에 완전히 용해되어 얻어지는 용액이 질화티타늄 막(61) 위에 스핀 코팅(Spin Coating)에 의하여 증착되어 형성된 뒤 140℃ 이하로 어닐링될 수 있다. 이 때 폴리머 강유전체 분말은 P(VDF0.75-TrFE0.25) 일 수 있으며, 용액은 1wt%(중량 퍼센트) P(VDF0.75-TrFE0.25) 용액일 수 있다. 또한 스핀 코팅은 에컨대 1500rpm으로 30초간 진행되어 강유전체 막(62)이 약 100nm 두께로 형성되도록 행해질 수 있다. 즉, 상술한 바와 같이 강유전체 막(62)이 적절한 온도로 어닐링되지 않으면 강유전체 커패시터의 최소 에너지 값이 가파른 스위칭 영역 밖으로 벗어날 수 있으므로 네거티브 커패시터(60)가 음의 커패시턴스를 가지지 않을 수 있으며, 이 때 140℃ 이하로 약 1시간동안 어닐링할 경우 음의 커패시턴스를 가지는 강유전체 네거티브 커패시터를 얻을 수 있다. 금 전극(63)은 강유전체 막(62) 위에 열증착법(Thermal Evaporation)으로 증착되어 약 100nm 두께의 금 전극이 약 0.2mm 직경의 원형 패턴으로 형성될 수 있다.The
도 4는 본 발명의 일 실시예에 따른 강유전체를 이용한 네거티브 커패시터를 구비하는 트랜지스터의 제조 방법을 도시한 순서도이다. 도 4을 참조하여 본 발명의 일 실시예에 따른 강유전체를 이용한 네거티브 커패시터를 구비하는 트랜지스터의 제조 방법을 설명한다.4 is a flowchart illustrating a method of manufacturing a transistor including a negative capacitor using a ferroelectric substance according to an embodiment of the present invention. A method of manufacturing a transistor including a negative capacitor using a ferroelectric capacitor according to an embodiment of the present invention will be described with reference to FIG.
먼저, 제1 실리콘 기판(10) 위에 고유전율 금속 스택을 형성한다(S110).First, a high-permittivity metal stack is formed on the first silicon substrate 10 (S110).
고유전율 금속 스택(40)은 실리콘 기판 위에 형성되고, 그 일 측면이 네거티브 커패시터(60)와 직렬로 연결된다. 이 때, 고유전율 금속 스택(40)은 실리콘 기판 위에 질화티타늄(TiN) 등의 금속 막(42)이 원자층 증착법에 의하여 적층되어 형성될 수 있다. 또한 고유전율 금속 스택(40)은 실리콘 기판(10) 위에 산화하프늄(HfO2) 등의 유전체(Dielectric Insulator) 막(41)이 적층되고 그 위에 질화티타늄(TiN) 등의 금속 막(42)이 적층되어 형성될 수 있다. 이 때, 유전체 막 및 금속 막(41, 42)는 원자층 증착법에 의하여 적층될 수 있다. 즉, 고유전율 금속 스택(40)은 기존의 CMOS 장치의 게이트 스택의 역할을 할 수 있다.A high-
이후, 고유전율 금속 스택(40) 및 제2 실리콘 기판(50) 중 적어도 하나의 위에 질화티타늄 막을 형성한다(S120).Thereafter, a titanium nitride film is formed on at least one of the high-
질화티타늄 막(61)은 도 2의 실시예와 같이 실리콘 기판(50) 위에 80nm 두께로 DC 마그네트론 스퍼터링(Magnetron Sputtering)법으로 증착되어 형성될 수 있으며, 또는 도 3의 실시예와 같이 고유전율 금속 스택(40) 위에 증착되어 형성될 수도 있다. The
이어서, 강유전체 막을 질화티타늄 막 위에 형성한다(S130).Subsequently, a ferroelectric film is formed on the titanium nitride film (S130).
강유전체 막(62)은 폴리머 강유전체 분말이 메틸 에틸 케톤(Methyl-Ethyl-Ketone, MEK) 용매에 완전히 용해되어 얻어지는 용액이 질화티타늄 막(61) 위에 스핀 코팅(Spin Coating)에 의하여 증착되어 형성된 뒤 140℃ 이하로 어닐링될 수 있다. 이 때 폴리머 강유전체 분말은 P(VDF0.75-TrFE0.25) 일 수 있으며, 용액은 1wt%(중량 퍼센트) P(VDF0.75-TrFE0.25) 용액일 수 있다. 또한 스핀 코팅은 에컨대 1500rpm으로 30초간 진행되어 강유전체 막(62)이 약 100nm 두께로 형성되도록 행해질 수 있다. 즉, 상술한 바와 같이 강유전체 막(62)이 적절한 온도로 어닐링되지 않으면 강유전체 커패시터의 최소 에너지 값이 가파른 스위칭 영역 밖으로 벗어날 수 있으므로 네거티브 커패시터(60)가 음의 커패시턴스를 가지지 않을 수 있으며, 이 때 140℃ 이하로 약 1시간동안 어닐링할 경우 음의 커패시턴스를 가지는 강유전체 네거티브 커패시터를 얻을 수 있다. The
이후, 금 전극을 상기 강유전체 막 위에 형성한다(S140). 금 전극(63)은 강유전체 막(62) 위에 열증착법(Thermal Evaporation)으로 증착되어 약 100nm 두께의 금 전극이 약 0.2mm 직경의 원형 패턴으로 형성될 수 있다.Then, a gold electrode is formed on the ferroelectric film (S140). The
상술한 방법에 의하여 질화티타늄(TiN) 막(61), 질화티타늄 막(61) 위에 증착되는 강유전체(Ferroelectric) 막(62) 및 강유전체 막(62) 위에 증착되는 금 전극(63)을 포함하는 네거티브 커패시터(60)를 형성할 수 있다. 이와 같은 방법으로 게이트 스택과 직렬로 연결되거나 게이트 스택 위에 적층되어 형성되는 네거티브 커패시터(60)를 형성할 수 있다.A
이어서, 제1 실리콘 기판(10) 위에 CMOS의 소스(S) 및 드레인(D) 역할을 하는 제1 및 제2 도핑 영역(10, 20)을 형성하고(S150) 프로세스를 종료한다. 즉, 게이트 스택이 반도체 기판(10)위에 형성된 뒤, 소스 및 드레인 역할을 하는 제1 및 제 2 도핑 영역(10, 20)을 도핑함으로써, 게이트 스택 옆 부분에 소스 단자 및 드레인 단자와 연결되는 도핑 영역을 형성할 수 있다. 또는 실시예에 따라 소스 및 드레인 역할을 하는 도핑 영역을 네거티브 커패시터(60)를 포함하거나 그와 직렬로 연결되는 게이트 스택보다 먼저 형성할 수 있다. 이 경우, 게이트 스택이 자리할 위치에 더미(Dummy) 게이트 스택을 형성한 뒤, 제1 및 제2 도핑 영역(10, 20)을 도핑하고, 더미 게이트 스택을 상술한 단계(S110) 내지 단계(S140)에서 형성되는 게이트 스택으로 대체함으로써 트랜지스터를 제조할 수 있다.Subsequently, first and second
도 5는 본 발명의 일 실시예에 따른 트랜지스터 전체의 커패시턴스와 네거티브 커패시터(60) 만의 커패시턴스를 도시한 그래프이다.5 is a graph showing a capacitance of the entire transistor and a capacitance of the
도 5에서 트랜지스터 전체의 커패시턴스가 오렌지색 선으로 표시되고 네거티브 커패시터(60)의 커패시턴스가 적색 선으로 표시되었다. 도 5에 의하면 특정 게이트 전압에서 네거티브 커패시터(60)의 음의 커패시턴스가 얻어지며 이에 따라서 네거티브 커패시터(60)와 직렬로 연결된 트랜지스터 전체의 커패시턴스가 증가함을 알 수 있다. In Fig. 5, the capacitance of the entire transistor is indicated by the orange line and the capacitance of the
도 6은 본 발명의 일 실시예에 따른 트랜지스터 및 네거티브 커패시터를 구비하지 않은 트랜지스터의 게이트 전압에 대한 드레인 전류를 비교한 그래프이다.6 is a graph comparing drain currents with respect to gate voltages of transistors and transistors having no negative capacitors according to an embodiment of the present invention.
도 6에서 네거티브 커패시터를 구비하지 않은 트랜지스터는 청색 선으로, 네거티브 커패시터를 구비한 트랜지스터는 녹색 선으로 표시되었으며, 네거티브 커패시터를 구비한 본 발명의 일 실시예에 따른 트랜지스터가 300K의 온도에서 13mV/dec의 문턱전압이하 슬로프를 구현하였음을 알 수 있다.In FIG. 6, a transistor having no negative capacitor is indicated by a blue line, a transistor having a negative capacitor is indicated by a green line, and a transistor according to an embodiment of the present invention having a negative capacitor has a voltage of 13 mV / dec And the slope of the threshold voltage is less than the threshold voltage of FIG.
도 7은 본 발명의 일 실시예에 따른 트랜지스터의 게이트 리키지 전류(Gate Leakage Current, IG)와 게이트 전압(Gate Voltage)을 나타낸 그래프이다.7 is a graph illustrating a gate leakage current (I G ) and a gate voltage (gate voltage) of a transistor according to an embodiment of the present invention.
도 7에서 게이트 리키지 전류는 1pA 에서 0.5nA 사이의 영역에 있으며, 전압 증폭이 일어나는 경우 약 10pA 영역에 있다. 이는 상술한 300K에서 13mV의 문턱전압이하 슬로프라는 가파른 스위칭 특성이 강유전체 네거티프 커패시터(60) 없이는 일어날 수 없음을 시사한다.In FIG. 7, the gate leakage current is in the region between 1 pA and 0.5 nA, and in the case of voltage amplification, it is in the region of about 10 pA. This suggests that the steep switching characteristic of a slope below the threshold voltage of 13 mV at 300 K described above can not occur without the
이상 살펴본 바와 같이 본 발명에 따르면, 기존의 공정에 큰 변화를 주지 않고도 종래 이론적 한계로 알려진 60mV/dec, 그 이하의 문턱전압이하 슬로프를 가지는 CMOS 트랜지스터를 구현할 수 있어 제조비용을 증가시키지 않고도 상온에서 열전자 방출 특성을 가지면서도 저전력 고성능인 트랜지스터를 제공할 수 있다.As described above, according to the present invention, it is possible to realize a CMOS transistor having a slope below a threshold voltage of 60 mV / dec, which is known as a theoretical limit without significantly changing the existing process, It is possible to provide a transistor having a low power and high performance while having a thermionic emission characteristic.
본 발명은 도면에 도시된 실시예를 참고로 하여 설명되었으나, 이는 예시적인 것에 불과하며, 당해 기술이 속하는 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 기술적 보호범위는 아래의 특허청구범위에 의해서 정하여져야 할 것이다.
While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it will be understood by those of ordinary skill in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims. I will understand. Accordingly, the technical scope of the present invention should be defined by the following claims.
10 : 제1 실리콘 기판 20 : 제1 도핑 영역
30 : 제2 도핑 영역 40 : 고유전율 금속 스택
41 : 유전체 막 42 : 금속 막
50 : 제2 실리콘 기판 60 : 네거티브 커패시터
61 : 질화티타늄 막 62 : 강유전체 막
63 : 금 전극 S : 소스
D : 드레인 G : 게이트10: first silicon substrate 20: first doped region
30: second doping region 40: high permittivity metal stack
41: dielectric film 42: metal film
50: second silicon substrate 60: negative capacitor
61: titanium nitride film 62: ferroelectric film
63: gold electrode S: source
D: drain G: gate
Claims (10)
상기 고유전율 금속 스택 및 제2 실리콘 기판 중 적어도 하나의 위에 질화티타늄 막을 형성하는 단계;
강유전체 막을 상기 질화티타늄 막 위에 형성하는 단계; 및
금 전극을 상기 강유전체 막 위에 형성하는 단계를 포함하되,
상기 강유전체 막은 폴리머 강유전체 분말이 메틸 에틸 케톤 용매에 완전히 용해되어 얻어지는 용액이 상기 질화티타늄 막 위에 스핀 코팅에 의하여 증착되어 형성된 뒤 140℃ 이하로 어닐링되어 형성되는 것을 특징으로 하는 트랜지스터의 제조 방법.
Forming a high-permittivity metal stack on the first silicon substrate;
Forming a titanium nitride film on at least one of the high-k metal stack and the second silicon substrate;
Forming a ferroelectric film on the titanium nitride film; And
And forming a gold electrode on the ferroelectric film,
Wherein the ferroelectric film is formed by depositing a solution obtained by completely dissolving a polymeric ferroelectric powder in a methyl ethyl ketone solvent on the titanium nitride film by spin coating and then annealing at 140 캜 or less.
상기 고유전율 금속 스택은 상기 제1 실리콘 기판 위에 산화하프늄 막이 원자층 증착법에 의하여 적층되어 형성되는 것을 특징으로 하는 트랜지스터의 제조 방법.
The method of claim 6,
Wherein the high-permittivity metal stack is formed by stacking a hafnium oxide film on the first silicon substrate by an atomic layer deposition method.
상기 질화티타늄 막은 고유전율 금속 스택 및 제2 실리콘 기판 중 적어도 하나의 위에 80nm 두께로 DC 마그네트론 스퍼터링법으로 증착되어 형성되는 것을 특징으로 하는 트랜지스터의 제조 방법.
The method of claim 6,
Wherein the titanium nitride film is deposited by DC magnetron sputtering to a thickness of 80 nm on at least one of the high-k metal stack and the second silicon substrate.
상기 금 전극은 상기 강유전체 막 위에 열증착법으로 증착되는 것을 특징으로 하는 트랜지스터의 제조 방법.
The method of claim 6,
Wherein the gold electrode is deposited on the ferroelectric film by thermal evaporation.
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