JP2000031397A - Semiconductor device - Google Patents

Abstract

PROBLEM TO BE SOLVED: To sufficiently lower resistance of a movable thin film part in an MEMS element, reduce irregularity of the resistance, improve reliability of wiring using the MEMS element, and facilitate integration with a semiconductor integrated circuit. SOLUTION: A semiconductor device using an MEMS element is provided with a conducting region (lower electrode) 9 formed on the main surface of an Si substrate 7, a conducting film (intermediate electrode) 8 separately counter pased to the lower electrode 9, both end portions of which film are fixed on the substrate 7 via an insulating film 6, and central part of which film is capable of displacement, an insulating film 10 buried and formed in a hole which is formed in the conducting film 8 and penetrates it in the direction vertical to the substrate main surface, and a conducing film (upper electrode) 1 which is fixed on the substrate 7 via an insulating film 2 and counter posed on the side opposite to the lower electrode 9 with respect to the intermediate electrode 8. The distances between a displacement part of the intermediate electrode 8 and the lower electrode 9 and the upper electrode 1 are changed by potentials of the intermediate electrode 8 to the lower electrode 9 and the upper electrode 1.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体基板上に集
積可能な半導体装置に係わり、特にクーロン力による導
電体の変位を利用してスイッチ素子やメモリ素子等を構
成した半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device which can be integrated on a semiconductor substrate, and more particularly to a semiconductor device having a switch element, a memory element and the like utilizing displacement of a conductor caused by Coulomb force.

【０００２】[0002]

【従来の技術】近年、半導体集積化技術を用いて、半導
体基板に集積可能なマイクロメカニカルスイッチやメモ
リ素子（Micro Electro Mechanical Systems：ＭＥＭ
Ｓ）を作成することが研究されている。例えば、ビート
・ハルグ（Beat Halg ）は、Ｓｉ基板上に２つのスぺー
サ上に跨いで形成された薄膜を可動部分として用い、こ
の可動薄膜が上か下かに撓んだ状態をデジタルビットの
情報格納として用いるＭＥＭＳ素子を開示している
（“On a Micro-Electro-Mechanical Nonvolatile Memo
ry cell ”，IEEE Transactions on Electron Devices
vol.37,No.10, 2230(1990)：以下、文献１と略記す
る）。2. Description of the Related Art In recent years, micro-mechanical switches and memory devices (Micro Electro Mechanical Systems: MEM) that can be integrated on a semiconductor substrate using a semiconductor integration technology.
Creating S) has been studied. For example, Beat Halg uses a thin film formed over two spacers on a Si substrate as a movable part, and a state in which the movable thin film is bent upward or downward is a digital bit. Discloses a MEMS device used as information storage for "Micro-Electro-Mechanical Nonvolatile Memo
ry cell ”, IEEE Transactions on Electron Devices
vol. 37, No. 10, 2230 (1990): hereinafter abbreviated as Document 1).

【０００３】このようなスイッチやメモリ素子として用
いるＭＥＭＳ素子では、可動部分としての薄膜を、Ｓｉ
酸化膜等の絶縁膜上に導電性の金属膜を積層して形成し
ている。しかし、この種のＭＥＭＳ素子について本発明
者らが鋭意研究及び各種実験を繰り返したところ、絶縁
膜に比して金属膜を薄くする必要があり、絶縁膜が薄く
なると、金属膜は益々薄くなりその抵抗が小さくなるた
め、信頼性の高い構造が困難になる問題があることを見
出した。以下、この問題について説明する。In such a MEMS element used as a switch or a memory element, a thin film as a movable part is formed of Si.
A conductive metal film is stacked over an insulating film such as an oxide film. However, the present inventors have conducted intensive research and various experiments on this type of MEMS element. As a result, it is necessary to make the metal film thinner than the insulating film, and as the insulating film becomes thinner, the metal film becomes increasingly thinner. It has been found that there is a problem that a highly reliable structure becomes difficult because the resistance is reduced. Hereinafter, this problem will be described.

【０００４】まず、図２７及び図２８を用いて、従来の
積層構造のＭＥＭＳ素子の問題点を説明する。図２７
は、前記文献１に記されているメモリセル構成を示すも
ので、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ’方向
断面図、（ｃ）は（ａ）のＢ−Ｂ’方向断面図である。
１は厚さ１０ｎｍのＣｒからなる金属膜、２は厚さ１．
５μｍのＳｉ酸化膜、３は厚さ２ｎｍのＣｒからなる金
属膜、４は厚さ３０ｎｍのＳｉ酸化膜からなる絶縁膜、
５はポリＳｉ膜、６はＳｉ酸化膜、７は不純物添加Ｓｉ
からなる導電性基板を示している。First, a problem of a conventional MEMS device having a laminated structure will be described with reference to FIGS. 27 and 28. FIG. FIG.
Shows a memory cell configuration described in the above-mentioned Document 1, wherein (a) is a plan view, (b) is a cross-sectional view taken along the line AA 'of (a), and (c) is a sectional view of B of (a). It is sectional drawing in the -B 'direction.
1 is a metal film made of Cr having a thickness of 10 nm, and 2 is a metal film having a thickness of 1.
5 μm Si oxide film, 3 a metal film made of Cr having a thickness of 2 nm, 4 an insulating film made of a Si oxide film having a thickness of 30 nm,
5 is a poly-Si film, 6 is a Si oxide film, 7 is an impurity-added Si film.
1 shows a conductive substrate made of.

【０００５】ポリＳｉ膜５は、１．５μｍの厚さでＡ−
Ａ’方向に３０μｍの間隔を開けて形成されている。金
属膜３と絶縁膜４は積層形成されて可動薄膜を形成する
ものであり、ポリＳｉ膜５を跨いで形成されている。そ
して、可動薄膜はポリＳｉ膜５の上面から１．３μｍ下
に撓んで形成されている。The poly-Si film 5 has a thickness of 1.5 μm and is
They are formed at intervals of 30 μm in the direction A ′. The metal film 3 and the insulating film 4 are laminated to form a movable thin film, and are formed over the poly-Si film 5. The movable thin film is formed so as to be bent 1.3 μm below the upper surface of the poly-Si film 5.

【０００６】このような構成において、金属膜１と３と
の間に３０Ｖ以上の電圧を印加し、基板７の電圧を金属
膜３と等しくすることによって、金属膜１と３との間に
静電気による引力が働き、金属膜３及び絶縁膜４からな
る可動薄膜は１．３μｍ上方に撓んだ状態で安定とな
る。一方、例えば基板７と金属膜３との間に１１Ｖ以上
の電圧を印加し、金属膜１の電圧を金属膜３と等しくす
ることによって、基板７と金属膜３との間に静電気によ
る引力が働き、可動薄膜は１．３μｍ下方に撓んだ状態
で安定となる。In such a configuration, a voltage of 30 V or more is applied between the metal films 1 and 3 and the voltage of the substrate 7 is made equal to the voltage of the metal film 3 so that the static electricity is generated between the metal films 1 and 3. And the movable thin film composed of the metal film 3 and the insulating film 4 is stabilized in a state of being bent upward by 1.3 μm. On the other hand, for example, by applying a voltage of 11 V or more between the substrate 7 and the metal film 3 and making the voltage of the metal film 1 equal to the voltage of the metal film 3, the attractive force between the substrate 7 and the metal film 3 due to static electricity is reduced. In operation, the movable thin film is stabilized in a state where it is bent down by 1.3 μm.

【０００７】ここで、金属膜３及び絶縁膜４からなる可
動薄膜は、基板１よりも伸びようとする力が働くため、
１．３μｍ下に撓んだ状態と１．３μｍ上で撓んだ状態
で、金属膜１，３及び基板７間の電圧を０Ｖとしても安
定となる。これにより、２つの状態を１ビットの記憶の
不揮発性メモリとして用いることができる。Here, since the movable thin film composed of the metal film 3 and the insulating film 4 exerts a force to extend beyond the substrate 1,
In the state of bending down 1.3 μm and the state of bending up 1.3 μm, the voltage becomes stable even when the voltage between the metal films 1 and 3 and the substrate 7 is set to 0V. Thus, the two states can be used as a non-volatile memory for storing 1 bit.

【０００８】図２７のように上又は下に撓んだ可動薄膜
を形成するために従来例では、基板７よりも室温におい
て熱膨張係数の小さな絶縁膜４上に、極薄膜の金属膜３
を形成していた。これは、通常の金属膜は、Ｓｉ等の基
板７よりも熱膨張係数が大きく、室温より高い温度で成
膜した金属膜は、室温ではＳｉ基板よりも大きく収縮し
てしまうことによる。In order to form a movable thin film bent upward or downward as shown in FIG. 27, in the conventional example, an extremely thin metal film 3 is formed on an insulating film 4 having a smaller thermal expansion coefficient at room temperature than the substrate 7.
Had formed. This is because a normal metal film has a larger coefficient of thermal expansion than a substrate 7 made of Si or the like, and a metal film formed at a temperature higher than room temperature shrinks more at room temperature than a Si substrate.

【０００９】例えば、Ｓｉ集積回路上に導体配線を形成
するには、一般に抵抗が小さく結晶粒が大きい良質の金
属膜を得るためと堆積速度を向上させるために、室温よ
り１００〜４００℃温度を上昇させて薄膜形成を行う。
また、金属膜３より上に形成するＳｉ酸化膜２の堆積速
度を向上させるため、又はＳｉ酸化膜２の絶縁耐圧を向
上させるため、基板７を室温より１００〜４００℃温度
を上昇させて薄膜形成を行う。加えて、Ｓｉ半導体の保
護膜を形成した後に、素子分離界面の界面準位を減らす
ためとコンタクト抵抗を低減するために、例えばＮ₂ と
Ｈ₂ が含まれたガス中で、４００〜５００℃でアニール
を行う。このような高温状態では金属原子が容易に動き
得るため、金属膜３では応力緩和を生じる。For example, in order to form a conductor wiring on a Si integrated circuit, in order to obtain a good quality metal film having a small resistance and a large crystal grain, and to increase the deposition rate, a temperature of 100 to 400 ° C. from room temperature is generally used. The thin film is formed by raising it.
Further, in order to increase the deposition rate of the Si oxide film 2 formed above the metal film 3 or to increase the dielectric strength of the Si oxide film 2, the substrate 7 is heated at a temperature of 100 to 400 ° C. above room temperature to form a thin film. Perform formation. In addition, after forming the protective film of the Si semiconductor, in order to reduce the interface state of the element isolation interface and to reduce the contact resistance, for example, in a gas containing N ₂ and H ₂ , 400 to 500 ° C. To perform annealing. In such a high temperature state, metal atoms can easily move, so that stress relaxation occurs in the metal film 3.

【００１０】次いで、室温まで低下させた場合に、低温
では金属原子が動かなくなり、金属膜３の熱膨張係数が
Ｓｉ基板７より小さいため、金属膜３の方がＳｉ基板７
よりも縮小する。よって、金属膜のみでは、基板より伸
びて撓んだ導電膜は形成できなかった。このために従来
例では、Ｓｉ基板７よりも熱膨張係数が小さい、例えば
ＣＶＤや熱酸化によって形成されたＳｉ酸化膜を絶縁膜
４として用い、絶縁膜４を金属膜３と積層構造にするこ
とで、基板７より伸び撓んだ可動薄膜を形成しているの
である。Next, when the temperature is lowered to room temperature, the metal atoms do not move at a low temperature and the coefficient of thermal expansion of the metal film 3 is smaller than that of the Si substrate 7.
Smaller than. Therefore, a conductive film extending and flexing from the substrate could not be formed using only the metal film. For this reason, in the conventional example, an Si oxide film having a smaller thermal expansion coefficient than that of the Si substrate 7, for example, formed by CVD or thermal oxidation is used as the insulating film 4, and the insulating film 4 has a laminated structure with the metal film 3. Thus, a movable thin film extending and bending from the substrate 7 is formed.

【００１１】しかし、この熱膨張係数が小さい絶縁膜４
と金属膜３の積層構造では、絶縁膜４を薄膜化しようと
すると、金属膜３もごく薄く形成する必要がある。図２
８を用いてこのことを説明する。図２８（ａ）は、絶縁
膜４と金属膜３との積層構造を表わしており、金属膜３
の厚さをｔ_m とし、絶縁膜４の厚さをｔ_i とする。ま
た、金属膜３の弾性係数（elastic modulus ）をＥ_m と
し、絶縁膜４の弾性係数をＥ_i とする。さらに、金属膜
３の線膨張率をα_m とし、絶縁膜４の線膨張率をα_i と
し、金属膜蒸着又はその後のプロセス温度の最高値と室
温との温度差をΔＴとすると、室温で絶縁膜４に働く圧
縮応力σ_i は次式で表わされる。However, the insulating film 4 having a small thermal expansion coefficient
In the laminated structure of the metal film 3 and the metal film 3, if the insulating film 4 is to be made thinner, the metal film 3 also needs to be formed very thin. FIG.
This will be described with reference to FIG. FIG. 28A shows a laminated structure of the insulating film 4 and the metal film 3.
Is set to t _m, and the thickness of the insulating film 4 is set to t _i . The elastic coefficient of the metal film 3 (elastic modulus) and E _m, the modulus of elasticity of the insulating film 4 and E _i. Further, assuming that the linear expansion coefficient of the metal film 3 is α _m , the linear expansion coefficient of the insulating film 4 is α _i , and the temperature difference between the maximum value of the metal film deposition or subsequent process temperature and room temperature is ΔT, The compressive stress σ _i acting on the insulating film 4 is expressed by the following equation.

【００１２】 σ_i ＝ｔ_m Ｅ_m Ｅ_i （α_m −α_i ）ΔＴ／（ｔ_m Ｅ_m ＋ｔ_i Ｅ_i ）…（１） 図２９は、１０ｎｍのＳｉ酸化膜（絶縁膜）上に４２７
℃で金属を蒸着し室温（２７℃）に戻した場合の、室温
での絶縁膜に働く圧縮応力σ_i を、式（１）から得た値
を示している。図でのパラメータは蒸着する金属であ
り、縦軸は絶縁膜に働く圧縮応力を示している。ここ
で、撓んだ膜を形成するためには、この圧縮応力が、絶
縁膜４を単独で１０ｎｍの厚さでＳｉ基板７に形成した
場合の、室温で絶縁膜４に生ずる圧縮応力よりも小さい
値となる必要がある。Σ _i = t _m E _m E _i (α _m −α _i ) ΔT / (t _m E _m + t _i E _i ) (1) FIG. 29 shows a state in which a 10 nm Si oxide film (insulating film) is formed. 427
A value obtained from the equation (1) indicates a compressive stress σ _i acting on an insulating film at room temperature when a metal is vapor-deposited at ° C. and returned to room temperature (27 ° C.). The parameter in the figure is the metal to be deposited, and the vertical axis indicates the compressive stress acting on the insulating film. Here, in order to form a bent film, the compressive stress is larger than the compressive stress generated in the insulating film 4 at room temperature when the insulating film 4 is formed alone on the Si substrate 7 with a thickness of 10 nm. Must be small.

【００１３】Ｓｉ大規模集積回路では、配線として用い
るＡｌやＣｕの耐熱性から４００度以下で形成するＳｉ
酸化膜が多層配線の層間膜に用いられる。このような条
件の層間膜においては、配線金属のストレスマイグレー
ションによる断線やヒロックの形成を防止するために、
配線金属に対する引っ張り応力や圧縮応力を小さくする
必要がある。例えばＡｌにおいては、弾性体として振る
舞う引張り応力の最大限界値は０．１７ＧＰａ程度であ
り、この限界よりも層間膜による引張り応力を小さく保
つ必要がある。そこで通常、ＨＤＰ（High Density Pla
sma ）ＣＶＤ−Ｓｉ酸化膜やプラズマＣＶＤ−Ｓｉ酸化
膜で、前記引っ張り応力は０．１ＧＰａ以下程度に設定
されていることが多い。[0013] In a large-scale Si integrated circuit, Si formed at a temperature of 400 ° C. or less is used due to the heat resistance of Al and Cu used as wiring.
An oxide film is used as an interlayer film of the multilayer wiring. In the interlayer film under such conditions, in order to prevent disconnection and hillock formation due to stress migration of wiring metal,
It is necessary to reduce the tensile stress and the compressive stress on the wiring metal. For example, in Al, the maximum limit of the tensile stress acting as an elastic body is about 0.17 GPa, and it is necessary to keep the tensile stress by the interlayer film smaller than this limit. Therefore, HDP (High Density Pla)
sma) In a CVD-Si oxide film or a plasma CVD-Si oxide film, the tensile stress is often set to about 0.1 GPa or less.

【００１４】以上から、Ｓｉ大規模集積回路上への積層
型ＭＥＭＳ素子の形成を考えると、０．１ＧＰａ以下の
膜厚を満たす必要があり、層間膜の圧縮応力を低く保つ
ために許される金属膜の厚さは、図２９より高々２０ｎ
ｍ以下である。これは、金属膜３が厚いと絶縁膜４が圧
縮され、可動薄膜に図２７のような撓みが形成されなく
なることを表わしている。From the above, considering the formation of a stacked MEMS device on a large-scale Si integrated circuit, it is necessary to satisfy a film thickness of 0.1 GPa or less, and a metal allowed to keep the compressive stress of the interlayer film low. The thickness of the film is at most 20 n from FIG.
m or less. This means that if the metal film 3 is thick, the insulating film 4 is compressed, and the movable thin film is not bent as shown in FIG.

【００１５】ここで、一般的に、Ｓｉ酸化膜や窒化膜な
どアモルファス絶縁体上の金属は、アモルファス下地ゆ
えにエピタキシャル成長をし得ないため、形成初期にお
いて三次元的に島成長をする。このため、膜厚がさらに
薄くなると、金属膜が連続して形成されなくなり、抵抗
値及びそのばらつき値が急激に増加する。また、このよ
うな薄膜に電流を流すと、粒界部分の膜厚が局所的に薄
いところで電流密度が上昇するため、よりエレクトロマ
イグレーションが生じ易くなり、可動薄膜の信頼性が低
下する。Here, in general, a metal on an amorphous insulator such as a Si oxide film or a nitride film cannot grow epitaxially because of an amorphous underlayer, and therefore grows three-dimensionally in an early stage of formation. For this reason, when the film thickness is further reduced, the metal film is not continuously formed, and the resistance value and its variation value increase rapidly. In addition, when a current is applied to such a thin film, the current density increases where the thickness of the grain boundary portion is locally thin, so that electromigration is more likely to occur and the reliability of the movable thin film decreases.

【００１６】逆に、金属膜３が厚くなると、絶縁膜４の
金属膜３と接している面と、その反対側の面とでの応力
分布が非対称となるため、前記２つの安定状態を形成す
るのが困難になる。例えば図２７（ｂ）のように、絶縁
膜４の上に金属膜３が形成されている場合、金属膜３が
絶縁膜４に対して収縮するため、下に凸な形状と上に凸
な形状とで応力分布が異なり、２つの安定状態が非対称
となることは明らかである。Conversely, when the metal film 3 becomes thicker, the stress distribution between the surface of the insulating film 4 in contact with the metal film 3 and the surface on the opposite side becomes asymmetric, so that the two stable states are formed. It becomes difficult to do. For example, as shown in FIG. 27B, when the metal film 3 is formed on the insulating film 4, the metal film 3 contracts with respect to the insulating film 4. It is clear that the stress distribution differs depending on the shape and the two stable states are asymmetric.

【００１７】さらに、片持ち梁構造で絶縁体薄膜４と金
属薄膜３との積層構造を用いると、図２８（ｂ）のよう
に、熱応力によって非対称な反りを生じ、金属膜３の膜
厚積層方向に非等方的な応力が生じる。この応力は式
（１）に示すように、温度差ΔＴに比例するため、広い
温度範囲で安定に動作させるのが困難になる。Further, when a laminated structure of the insulator thin film 4 and the metal thin film 3 is used in a cantilever structure, as shown in FIG. Anisotropic stress occurs in the stacking direction. Since this stress is proportional to the temperature difference ΔT as shown in Expression (1), it is difficult to operate stably over a wide temperature range.

【００１８】また、従来の金属膜を用いるＭＥＭＳプロ
セス、ＣｒやＡｕなどの金属膜のヒロック発生や凝集を
防ぐため、形成温度及びその後の熱工程を低く保つ必要
があった。このため、図２７の可動薄膜が変位するのに
必要な空間を形成するのに、例えば前記文献１では、エ
ッチングの面方位依存性の大きなウェットプロセスを用
いており、エッチング液を乾燥させる場合に、可動薄膜
と下部電極構造が固着してしまう問題が生じることがあ
った。Further, in order to prevent hillock generation and aggregation of a metal film such as Cr and Au in a conventional MEMS process using a metal film, it is necessary to keep the formation temperature and the subsequent heat process low. For this reason, in order to form a space necessary for the movable thin film to be displaced in FIG. 27, for example, in the above-mentioned Document 1, a wet process having a large surface orientation dependence of etching is used. In some cases, the movable thin film and the lower electrode structure may be stuck.

【００１９】[0019]

【発明が解決しようとする課題】このように従来の積層
構造を用いたＭＥＭＳ素子では、可動薄膜部分の金属膜
を厚く形成できないため、可動薄膜における抵抗値が比
較的大きくなり、抵抗値のばらつきも大きくなり、該素
子を用いた配線の信頼性が低いという問題があった。ま
た、積層型可動薄膜構造を用いたＭＥＭＳ素子と半導体
集積回路との集積化が困難である欠点が存在した。As described above, in the conventional MEMS device using the laminated structure, the thickness of the metal film in the movable thin film cannot be made large, so that the resistance value in the movable thin film becomes relatively large, and the resistance value varies. And the reliability of wiring using the element is low. Further, there is a disadvantage that it is difficult to integrate the MEMS element using the stacked movable thin film structure and the semiconductor integrated circuit.

【００２０】本発明は、上記課題を解決すべくなされた
もので、その目的とするところは、ＭＥＭＳ素子におけ
る可動薄膜部分の抵抗値を十分低くすると共に、抵抗値
のばらつきを小さくでき、ＭＥＭＳ素子を用いた配線の
信頼性向上をはかり得、且つ半導体集積回路との集積化
も容易に実現可能にする半導体装置を提供することにあ
る。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems. It is an object of the present invention to sufficiently reduce the resistance value of a movable thin film portion in a MEMS element and reduce the variation in the resistance value. It is an object of the present invention to provide a semiconductor device which can improve the reliability of wiring using the semiconductor device and can easily realize integration with a semiconductor integrated circuit.

【００２１】[0021]

【課題を解決するための手段】（構成）上記課題を解決
するために本発明は、次のような構成を採用している。(Structure) In order to solve the above-mentioned problem, the present invention employs the following structure.

【００２２】即ち、本発明（請求項１）は、ＭＥＭＳ素
子を用いた半導体装置において、半導体基板の主面上に
形成された第１の導電部と、この第１の導電部に気体又
は液体を介して対向配置され、少なくとも一端が前記基
板上に固定され、一部が変位可能な第２の導電部と、こ
の第２の導電部と同一の主面内に形成され、該導電部と
は側面で接する絶縁体とを具備してなり、第２の導電部
の変位部分と第１の導電部との距離は、第１の導電部に
対する第２の導電部の電位によって変化することを特徴
とする。That is, according to the present invention (claim 1), in a semiconductor device using a MEMS element, a first conductive portion formed on a main surface of a semiconductor substrate, and a gas or a liquid formed on the first conductive portion. A second conductive part, at least one end of which is fixed on the substrate and a part of which is displaceable, and which is formed in the same main surface as the second conductive part; Comprises an insulator that is in contact with the side surface, and the distance between the displaced portion of the second conductive portion and the first conductive portion is changed by the potential of the second conductive portion with respect to the first conductive portion. Features.

【００２３】ここで、本発明の望ましい実施態様として
は次のものがあげられる。 (1) 第２の導電部に対し第１の導電部とは反対側に第３
の導電部が対向配置され、この第３の導電部の一部は基
板上に固定されていること。 (2) 第２の導電部は、各導電部に電圧を印加しない状態
で、２つの力学的に安定な状態を保持すること。 (3) 第２の導電部と側面で接触する絶縁体は、第２の導
電部に半導体基板の主面と垂直な方向に形成された貫通
孔に埋め込み形成されていること。Here, preferred embodiments of the present invention include the following. (1) The third conductive part is located on the opposite side of the first conductive part from the third conductive part.
And a part of the third conductive part is fixed on the substrate. (2) The second conductive portion maintains two mechanically stable states without applying a voltage to each conductive portion. (3) The insulator that is in contact with the side surface of the second conductive portion is embedded in a through hole formed in the second conductive portion in a direction perpendicular to the main surface of the semiconductor substrate.

【００２４】(4) 第１の導電部と第２の導電部は、半導
体基板の主面に垂直な方向に積層されて形成されている
こと。 (5) 第２の導電部の一端又は両端は絶縁膜を介して半導
体基板と接しており、この絶縁膜に接した部分の第２の
導電部と半導体基板との距離は、第１の導電部の電位に
よって変化しないこと。 (6) 第２の導電部は、Ｓｉ、Ｎｉ組成が３０〜４５％の
ＮｉＦｅ合金、又はＣｏ組成５０〜６０％のＣｏＦｅ合
金からなること。 (7) 第２の導電膜と半導体基板との間に、少なくとも１
つのＭＩＳＦＥＴが形成されていること。(4) The first conductive portion and the second conductive portion are formed by being stacked in a direction perpendicular to the main surface of the semiconductor substrate. (5) One end or both ends of the second conductive portion are in contact with the semiconductor substrate via the insulating film, and the distance between the second conductive portion and the semiconductor substrate in the portion in contact with the insulating film is the first conductive portion. It does not change with the potential of the part. (6) The second conductive portion is made of a NiFe alloy having a Si and Ni composition of 30 to 45% or a CoFe alloy having a Co composition of 50 to 60%. (7) At least one layer is provided between the second conductive film and the semiconductor substrate.
That two MISFETs are formed.

【００２５】(8) 第２の導電部と側面で接する絶縁体
は、変位可能であること。 (9) 液体は、ゲル物質或いはゾル物質を含むこと。(8) The insulator that is in contact with the second conductive portion on the side surface is displaceable. (9) The liquid shall contain a gel substance or a sol substance.

【００２６】また、本発明（請求項２）は、ＭＥＭＳ素
子を用いた半導体装置において、半導体基板の主平面上
に形成された第１の導電部と、この第１の導電部に気体
又は液体を介して対向配置され、少なくとも一端が前記
基板上に固定され、一部が変位可能な第２の導電部とを
具備してなり、第２の導電部は、前記基板よりも熱膨張
係数が小さい材料からなり、第２の導電部の変位部分と
第１の導電部との距離は、第１の導電部に対する第２の
導電部の電位によって変化することを特徴とする。According to a second aspect of the present invention, in a semiconductor device using a MEMS element, a first conductive portion formed on a main plane of a semiconductor substrate and a gas or a liquid are provided on the first conductive portion. And at least one end is fixed on the substrate, and a second conductive portion is partially displaceable. The second conductive portion has a thermal expansion coefficient higher than that of the substrate. It is made of a small material, and a distance between a displaced portion of the second conductive portion and the first conductive portion changes according to a potential of the second conductive portion with respect to the first conductive portion.

【００２７】ここで、本発明の望ましい実施態様として
は次のものがあげられる。 (1) 第２の導電部に対し第１の導電部とは反対側に第３
の導電部が対向配置され、この第３の導電部の一部は基
板上に固定されていること。 (2) 第２の導電部は、各導電部に電圧を印加しない状態
で、２つの力学的に安定な状態を保持すること。 (3) 第１の導電部と第２の導電部は、半導体基板主平面
に垂直な方向に積層されて形成されていること。Here, preferred embodiments of the present invention include the following. (1) The third conductive part is located on the opposite side of the first conductive part from the third conductive part.
And a part of the third conductive part is fixed on the substrate. (2) The second conductive portion maintains two mechanically stable states without applying a voltage to each conductive portion. (3) The first conductive portion and the second conductive portion are formed to be stacked in a direction perpendicular to the main plane of the semiconductor substrate.

【００２８】(4) 第２の導電部の一端又は両端は絶縁膜
を介して半導体基板と接しており、この絶縁膜に接した
部分の第２の導電部と半導体基板との距離は、第１の導
電部の電位によって変化しないこと。 (5) 第２の導電部は、Ｓｉ、Ｎｉ組成が３０〜４５％の
ＮｉＦｅ合金、又はＣｏ組成５０〜６０％のＣｏＦｅ合
金からなること。 (6) 第２の導電膜と半導体基板との間に、少なくとも１
つのＭＩＳＦＥＴが形成されていること。 (7) 液体は、ゲル物質或いはゾル物質を含むこと。(4) One end or both ends of the second conductive portion is in contact with the semiconductor substrate through the insulating film, and the distance between the second conductive portion and the semiconductor substrate in the portion in contact with the insulating film is It does not change due to the potential of the conductive part. (5) The second conductive portion is made of a NiFe alloy having a Si and Ni composition of 30 to 45% or a CoFe alloy having a Co composition of 50 to 60%. (6) At least one layer is provided between the second conductive film and the semiconductor substrate.
That two MISFETs are formed. (7) The liquid shall contain a gel substance or a sol substance.

【００２９】（作用）本発明（請求項１）によれば、第
２の導電部と絶縁体からなる可動薄膜の厚さを小さくし
ても、ストレスマイグレーションやエレクトロマイグレ
ーションが起きにくく、配線の信頼性の高いＭＥＭＳ素
子を実現できる。さらに、Ｓｉ大規模集積回路上でも、
ＭＥＭＳ素子の可動薄膜を厚くしても圧縮応力を生じさ
せることができ、撓みを有したＭＥＭＳ素子をＳｉ大規
模集積回路上に形成することができる。また、比較的厚
い可動薄膜を用いることによって、安定した膜厚で可動
薄膜を形成して抵抗値及びそのばらつき値を抑えること
ができる。(Operation) According to the present invention (claim 1), stress migration and electromigration hardly occur even if the thickness of the movable thin film made of the second conductive portion and the insulator is reduced, and the reliability of the wiring is reduced. It is possible to realize a MEMS element having high performance. Furthermore, even on a large-scale Si integrated circuit,
Even if the thickness of the movable thin film of the MEMS element is increased, a compressive stress can be generated, and a bent MEMS element can be formed on a large-scale Si integrated circuit. In addition, by using a relatively thick movable thin film, the movable thin film can be formed with a stable film thickness, and the resistance value and its variation value can be suppressed.

【００３０】また、可動薄膜の一部を構成する第２の導
電部を積層方向に単層である導電性の金属膜で形成する
ことができ、積層方向の応力をより対称に形成すること
ができる。よって、前記２つの安定状態を容易に形成す
ることができる。さらに、片持ち梁構造で、単層の導電
性の金属膜を用いることによって、非対称な反りを生じ
ることが少なくなり、広い温度範囲で安定に動作させる
ことが可能となる。また、撓みを有したＭＥＭＳの可動
薄膜の歪みを、可動薄膜として用いる絶縁膜と金属膜の
歪みのとの間の値に連続的に制定することができ、撓み
量の設計が可能となり、スイッチ高さと長さの設計自由
度が増す。Further, the second conductive portion constituting a part of the movable thin film can be formed of a single-layer conductive metal film in the laminating direction, and the stress in the laminating direction can be formed more symmetrically. it can. Therefore, the two stable states can be easily formed. Furthermore, by using a single-layered conductive metal film in a cantilever structure, asymmetric warpage is less likely to occur, and stable operation can be performed in a wide temperature range. Further, the strain of the movable thin film of the MEMS having bending can be continuously set to a value between the insulating film used as the movable thin film and the strain of the metal film, and the amount of bending can be designed. Increased design flexibility in height and length.

【００３１】また、本発明（請求項２）によれば、可動
薄膜として単層の導電性の金属膜を用いることで、積層
膜よりも抵抗を安定に維持したしたままで薄膜化が容易
になり、２つの安定状態間を切り替えるために必要な電
圧も小さくでき、スイッチングさせるための電圧を低電
圧にすることが可能となる。さらに、単層の導電性の金
属膜として、例えばＳｉやＷ，Ｍｏなどの高融点金属を
用いることによって、従来例のＡｕやＣｒなどの金属よ
りも耐熱性を、例えば４００度以上まで向上させること
ができる。Further, according to the present invention (claim 2), by using a single-layer conductive metal film as the movable thin film, it is easy to make the film thinner while maintaining the resistance more stably than the laminated film. Therefore, the voltage required for switching between the two stable states can be reduced, and the voltage for switching can be reduced. Furthermore, by using a high-melting point metal such as Si, W, or Mo as a single-layer conductive metal film, the heat resistance is improved to, for example, 400 degrees or more than that of a conventional metal such as Au or Cr. be able to.

【００３２】従って、可動薄膜を形成した後に、例えば
プラズマＣＶＤで形成したＳｉ酸化膜やＳｉ窒化膜を用
いることで、この構造を多層配線内に埋め込んで形成す
ることができ、半導体集積回路上により低インピーダン
スかつ高スイッチング比の素子を実現できる。また、形
成したＭＥＭＳ素子は、ＭＩＳＦＥＴに比較して、同じ
ドレインコンダクタンスを得るのに必要な入力容量を小
さく保つことができ、より入力容量を充電するのに必要
なエネルギーを小さくすることができる。Therefore, by using a silicon oxide film or a silicon nitride film formed by, for example, plasma CVD after forming the movable thin film, this structure can be embedded in the multilayer wiring and formed on the semiconductor integrated circuit. An element having low impedance and high switching ratio can be realized. Further, the formed MEMS element can keep the input capacitance required to obtain the same drain conductance smaller than that of the MISFET, and can further reduce the energy required to charge the input capacitance.

【００３３】[0033]

【発明の実施の形態】以下、本発明の詳細を図示の実施
形態によって説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The details of the present invention will be described below with reference to the illustrated embodiments.

【００３４】（第１の実施形態）図１は、本発明の第１
の実施形態に係わるＭＥＭＳ素子の構造を示すもので、
（ａ）は上面図を、（ｂ）は（ａ）のＡ−Ａ’方向断面
図を、（ｃ）は（ａ）のＢ−Ｂ’方向断面図を示してい
る。また、構造を分かりやすくするために、図１（ａ）
においては、可動薄膜を形成した段階の平面図を示し、
その上の層の構造は省略してある。(First Embodiment) FIG. 1 shows a first embodiment of the present invention.
FIG. 3 shows a structure of a MEMS element according to the embodiment;
(A) is a top view, (b) is a cross-sectional view in the AA ′ direction of (a), and (c) is a cross-sectional view in the BB ′ direction of (a). Also, in order to make the structure easy to understand, FIG.
In the plan view at the stage of forming the movable thin film,
The structure of the layer above it is omitted.

【００３５】本実施形態の基本的な構成は前記図２７に
示した従来例と同様であるが、可動薄膜となる薄膜構造
（導電膜８及び絶縁膜１０）が従来例とは大きく異なっ
ている。本実施形態では、導電膜８内に該膜８とほぼ同
じ厚さを有する絶縁膜１０が形成されている。ここで、
導電膜８としては、例えばＷ，Ｍｏ、或いは多結晶Ｓｉ
やＮｉＦｅを用いる。また、絶縁膜１０としては、熱膨
張率がＳｉ基板７より小さい膜、例えばＳｉ酸化膜を用
いる。The basic structure of this embodiment is the same as that of the conventional example shown in FIG. 27, but the thin film structure (conductive film 8 and insulating film 10) which becomes a movable thin film is greatly different from the conventional example. . In this embodiment, an insulating film 10 having substantially the same thickness as the film 8 is formed in the conductive film 8. here,
As the conductive film 8, for example, W, Mo, or polycrystalline Si
Or NiFe. As the insulating film 10, a film having a lower coefficient of thermal expansion than the Si substrate 7, for example, a Si oxide film is used.

【００３６】導電膜８と絶縁膜１０は、Ｂ−Ｂ’方向
で、導電膜８によって絶縁膜１０を挟む構造、又は絶縁
膜１０によって導電膜８を挟む構造となっている。導電
膜８のＢ−Ｂ’方向の幅をｔ_m とし、絶縁膜１０のＢ−
Ｂ’方向の幅をｔ_i とすると、それらの幅は１０ｎｍ〜
１０μｍの範囲で、特にｔ_m とｔ_i について光によるリ
ソグラフィが容易にできる程度、即ち０．４〜４μｍ程
度が望ましい。このｔ_mとｔ_i の比については、以下で
詳述する。The conductive film 8 and the insulating film 10 have a structure in which the insulating film 10 is sandwiched by the conductive film 8 or a structure in which the conductive film 8 is sandwiched by the insulating film 10 in the BB ′ direction. The width of the conductive film 8 in the BB ′ direction is defined as t _m ,
Assuming that the width in the B ′ direction is t _i , those widths are 10 nm to
In the range of 10 [mu] m, the extent to especially easily lithography by light for t _m and t _i, i.e. about 0.4~4μm it is desirable. The ratio between t _m and t _i will be described in detail below.

【００３７】導電膜８がポリＳｉの場合には、Ｂ，Ａｓ
又はＰを１０¹⁸〜１０²²ｃｍ^-3の範囲で不純物添加して
あり、典型的には１０²¹ｃｍ^-3の不純物添加がしてあ
る。また、絶縁膜１０は、導電膜８がブリッジングする
Ａ−Ａ’方向において、それと積層主面内で直交するＢ
−Ｂ’方向よりもｔ_m ／ｔ_i 比が小さくなるように形成
されていることが、よりＡ−Ａ’方向の伸びを大きくす
るために望ましい。When the conductive film 8 is made of poly-Si, B, As
Alternatively, P is doped with an impurity in the range of 10 ¹⁸ to 10 ²² cm ⁻³ , and is typically doped with 10 ²¹ cm ⁻³ . Further, the insulating film 10 is formed in a direction AA ′ where the conductive film 8 is bridging, and the insulating film 10 is perpendicular to the direction B in the lamination main surface.
'It is more A-A of t _m / t _i ratio than direction is formed to be smaller' desirable in order to increase the elongation direction -B.

【００３８】このような構造をとることにより、可動薄
膜の延在する方向、即ちＡ−Ａ’方向には導電性を有し
つつ、Ｓｉ基板７に対して膨張し撓んだ膜を形成するこ
とができる。また、金属膜のみの場合よりも、同じ断面
積の金属膜を絶縁膜によって挟んだ構造は、絶縁膜によ
って放熱性が増すために、より高電流密度の電流を流す
ことができる。By adopting such a structure, a film which expands and bends with respect to the Si substrate 7 is formed while having conductivity in the direction in which the movable thin film extends, that is, the AA 'direction. be able to. Further, in a structure in which a metal film having the same cross-sectional area is sandwiched between insulating films as compared with the case where only a metal film is used, a current having a higher current density can flow because heat dissipation is increased by the insulating films.

【００３９】ここで、図１において、導電膜８のＢ−
Ｂ’方向の幅をｔ_m とし、絶縁膜１０のＢ−Ｂ’方向の
幅をｔ_i とし、Ｂ−Ｂ’方向に周期的に導電膜８と絶縁
膜１０がこの厚さで周期的に繰り返されているとする。
前記式（１）と同様に考えると、この複合膜（可動薄
膜）のＡ−Ａ’方向の熱応力による歪みεは、次式で近
似できる。Here, in FIG. 1, the B-
'And width of the t _m, B-B of the insulating film 10' B the width direction and t _i, B-B 'periodically periodically conductive film 8 and the insulating film 10 in the direction in this thickness Suppose that it is repeated.
Considering the above equation (1), the strain ε due to the thermal stress in the AA ′ direction of the composite film (movable thin film) can be approximated by the following equation.

【００４０】 ε＝（ｔ_m Ｅ_m α_m ＋ｔ_i Ｅ_i α_i ）ΔＴ／（ｔ_m Ｅ_m ＋ｔ_i Ｅ_i ）…（２） このとき、導電膜８の熱膨張係数をＥ_m とし、絶縁膜１
０の熱膨張係数をＥ_i 、導電膜８の線膨張率をα_m と
し、絶縁膜１０の線膨張率をα_i とし、金属薄膜の応力
緩和した最高温度、即ち蒸着時及びその後の熱工程で最
も温度が上がった温度と室温との温度差をΔＴとする。[0040] _{ε = (t m E m α} m + t i E i α i) ΔT / (t m E m + t i E i) ... (2) At this time, the thermal expansion coefficient of the conductive film 8 and E _m, Insulating film 1
The thermal expansion coefficient of 0 E _i, a linear expansion coefficient of the conductive film 8 and alpha _m, the linear expansion coefficient of the insulating film 10 and alpha _i, maximum temperature stress relaxation of the metal thin film, i.e., deposition time and subsequent thermal process The temperature difference between the temperature at which the temperature has risen most and the room temperature is defined as ΔT.

【００４１】式（２）から、α_i とα_m とが同程度であ
る場合、ｔ_i Ｅ_i がｔ_m Ｅ_m に対して十分大きくなるよ
うに形成されると、歪みεは、絶縁膜１０のみで可動薄
膜を形成した場合の値α_i ΔＴに近づき、逆にｔ_i Ｅ_i
がｔ_m Ｅ_m に対して十分小さくなるように形成される
と、歪みεは導電膜８のみで可動薄膜を形成した場合の
値α_m ΔＴに近づく。よって、膜厚ｔ_m とｔ_i との比を
調整することによって、歪みの大きさをα_i ΔＴからα
_m ΔＴまで連続的に変えることができ、あたかも中間の
膨張率を有する物質のように形成することができる。From equation (2), if α _i and α _m are approximately the same, if t _i E _i is formed to be sufficiently larger than t _m E _m , the strain ε will be increased by the insulating film. 10 approaches the value α _i ΔT when a movable thin film is formed, and conversely t _i E _i
There Once formed to be sufficiently smaller than the t _m E _m, the strain ε is close to the value alpha _m [Delta] T in the case of forming a movable thin film only at the conductive film 8. Therefore, by adjusting the ratio between the film thicknesses t _m and t _i , the magnitude of the distortion can be changed from α _i ΔT to α _i ΔT.
It can be varied continuously up to _m ΔT and can be formed as if it were a material with an intermediate expansion coefficient.

【００４２】図２に、導電膜８（金属膜）の幅ｔ_m と絶
縁膜１０（Ｓｉ酸化膜）の幅ｔ_i との比ｔ_m ／ｔ_i と、
その比を変化させた複合膜の熱応力による伸び（式
（２）の値に相当）から、熱膨張によるＳｉ基板７の伸
びを引いた値を示す。ここで、ΔＴを２００℃として計
算し、室温よりも２００℃温度が上昇したところで応力
が緩和され、室温まで冷却したと設定している。膜８と
膜１０から撓んだ複合膜を形成するためには、図２の縦
軸の値が正となる必要がある。FIG. 2 shows a ratio t _m / t _i between the width t _m of the conductive film 8 (metal film) and the width t _i of the insulating film 10 (Si oxide film).
A value obtained by subtracting the elongation of the Si substrate 7 due to thermal expansion from the elongation due to thermal stress (corresponding to the value of the formula (2)) of the composite film in which the ratio is changed is shown. Here, ΔT is calculated as 200 ° C., and it is set that when the temperature rises by 200 ° C. from room temperature, the stress is relaxed and the temperature is cooled to room temperature. In order to form a composite film deflected from the film 8 and the film 10, the value on the vertical axis in FIG. 2 needs to be positive.

【００４３】図２より、Ｓｉ集積回路上にＭＥＭＳを形
成しようとすると、従来ＭＥＭＳの金属電極として用い
られてきたＡｌやＣｒでは、複合膜の伸びを０以上とす
るために、ｔ_m ／ｔ_i をそれぞれ０．１以下，０．２以
下とする必要がある。また、これら膜では、弾性的に振
る舞う応力限界値がそれぞれ、０．１７ＧＰａ，０．３
ＧＰａと低く、それぞれ対応する膜の伸びの限界値は、
金属膜が平衡状態の場合に比較して高々０．２％程度で
あり、複合膜を形成する場合の引張り応力に対して脆弱
で、断線や導電膜８の部分的薄膜化が生じ易い。As shown in FIG. 2, when MEMS is to be formed on a Si integrated circuit, t _m / t is used for Al and Cr which have been conventionally used as metal electrodes of MEMS in order to make the elongation of the composite film 0 or more. _i needs to be 0.1 or less and 0.2 or less, respectively. Moreover, in these films, the stress limit values that behave elastically are 0.17 GPa and 0.3, respectively.
GPa, which is low, and the limit value of the corresponding film elongation is
It is at most about 0.2% as compared with the case where the metal film is in an equilibrium state, and is vulnerable to tensile stress when forming a composite film, and disconnection and partial thinning of the conductive film 8 are easily caused.

【００４４】これに対し、例えばＳｉ集積回路の配線層
で頻繁に用いられるＷやＭｏを導電膜８に用いることに
より、図２のように複合膜の伸びを０以上とするため
に、ｔ_m ／ｔ_i を０．３まで大きくすることができ、よ
りｔ_m ／ｔ_i との比を大きくすることができる。図２で
はＷの場合を示しているが、Ｍｏもほぼ同じ曲線とな
る。よって、ｔ_i を一定とした場合、ＡｌやＣｒよりも
ＷやＭｏの方がｔ_m を大きく確保することができ、より
最小線幅を大きくすることができる。このため、リソグ
ラフィやエッチングにデザインルールの大きなものを用
いることができ、設計余裕が大きくなる。[0044] In contrast, for example, by using a W or Mo, which is frequently used in the wiring layer of the Si integrated circuit to the conductive film 8, the elongation of the composite film to zero or as in FIG. 2, t _m / T _i can be increased to 0.3, and the ratio to t _m / t _i can be further increased. FIG. 2 shows the case of W, but Mo has almost the same curve. Therefore, when t _i is fixed, W and Mo can secure a larger t _m than Al and Cr, and the minimum line width can be further increased. Therefore, a large design rule can be used for lithography and etching, and the design margin is increased.

【００４５】また、Ｗ，Ｍｏは高融点金属であり、Ｃｒ
やＡｌよりエレクトロマイグレーションに対する耐性が
高くなり、大きな電流を流すことができる。さらに、弾
性的に振る舞う応力限界値が、Ｗでは４．０ＧＰａと高
く、対応する膜の伸びの限界値も、金属膜が平衡状態の
場合に比較して１％程度と高いため、複合膜を形成する
場合の引張り応力に対してより強固な金属膜を形成する
ことができる。W and Mo are high melting point metals, and Cr and
The resistance to electromigration is higher than that of Al or Al, and a large current can flow. Furthermore, since the stress limit value that behaves elastically is as high as 4.0 GPa for W, and the limit value for the elongation of the corresponding film is as high as about 1% as compared with the case where the metal film is in an equilibrium state, It is possible to form a metal film that is stronger against tensile stress when forming.

【００４６】さらに、ＳｉやＮｉＦｅ合金膜を導電膜８
に用いることにより、ｔ_m ／ｔ_i いずれの膜厚比におい
ても、Ｓｉを基準とした複合膜の伸びを正に保つことが
できる。ここで、Ｓｉ膜としては、Ｐ，Ａｓ，又はＢを
１０¹⁶〜１０²²ｃｍ^-3の範囲で不純物添加して低抵抗化
した多結晶，単結晶，又はアモルファス膜を用いればよ
い。また、ＮｉＦｅについては、Ｓｉよりも熱膨張率が
小さくなる組成、つまりＮｉの組成が３０〜４５％の範
囲にある組成の膜を用いればよい。ここで、図２では、
Ｎｉが３８％の組成になるように設定してある。Further, a Si or NiFe alloy film is formed on the conductive film 8.
The elongation of the composite film based on Si can be kept positive at any of the film thickness ratios t _m / t _i . Here, as the Si film, a polycrystalline, single crystal, or amorphous film in which P, As, or B is doped with impurities in a range of 10 ¹⁶ to 10 ²² cm ⁻³ to reduce the resistance may be used. For NiFe, a film having a composition having a smaller coefficient of thermal expansion than Si, that is, a film having a composition of Ni in the range of 30 to 45% may be used. Here, in FIG.
Ni is set so as to have a composition of 38%.

【００４７】このようなＮｉが３８％のＮｉＦｅ膜で
は、０℃から２００℃までの平均膨張率を２．５×１０
^-6／℃以下にすることができる。この値及び多結晶Ｓｉ
膜の熱膨張率が、Ｓｉ基板の熱膨張率（２．６×１０^-6
／℃）以下となるために、複合膜の熱応力による伸びが
基板のＳｉの熱応力による伸びよりも必ず大きくなる。
よって、撓んだ複合膜をいずれのｔ_m ／ｔ_i に対しても
形成することができる。さらに、弾性的に振る舞う応力
限界値が、Ｓｉでは５ＧＰａ、ＮｉＦｅでは２ＧＰａ以
上と高く、対応する膜の伸びの限界値も、金属膜が平衡
状態の場合に比較してそれぞれ、２．８％程度，１．４
％以上と高いため、複合膜を形成する場合の引張り応力
に対して、より強固な金属膜を形成することができる。In such a NiFe film containing 38% of Ni, the average expansion coefficient from 0 ° C. to 200 ° C. is 2.5 × 10
^-6 / ° C or less. This value and polycrystalline Si
The coefficient of thermal expansion of the film is the coefficient of thermal expansion of the Si substrate (2.6 × 10 ^−6).
/ ° C) or lower, the expansion of the composite film due to thermal stress is always greater than the expansion of the substrate due to thermal stress of Si.
Therefore, a bent composite film can be formed for any of t _m / t _i . Furthermore, the stress limit value that behaves elastically is as high as 5 GPa for Si and 2 GPa or more for NiFe, and the corresponding limit value of elongation of the film is about 2.8% as compared with the case where the metal film is in an equilibrium state. , 1.4
% Or more, it is possible to form a metal film that is stronger against tensile stress in forming a composite film.

【００４８】次に、図１の構造の詳細について説明す
る。図１に示す本実施形態で、Ｓｉ基板７にはＢを１０
¹⁴〜１０¹⁹ｃｍ^-3の範囲で不純物添加してあり、典型的
には１０¹⁶ｃｍ^-3の不純物が添加されている。Ｓｉ基板
７の表面層には、不純物添加した導電性領域（第１の導
電部）９が選択的に形成されている。この導電性領域９
にはＡｓ，Ｐ，又はＳｂを１０¹⁶〜１０²²ｃｍ^-3の範囲
で不純物添加してあり、典型的には１０²⁰ｃｍ^-3の不純
物が添加されている。ここで領域９は、後述する導電膜
８及び絶縁膜１０からなる可動薄膜に対向して気体又は
液体を介して形成されており、中間電極となる導電膜８
に対する第１の制御電極となっている。Next, the structure of FIG. 1 will be described in detail. In the present embodiment shown in FIG.
Impurities are added in the range of ¹⁴ to 10 ¹⁹ cm ^-3 , typically 10 ¹⁶ cm ^-3 . In the surface layer of the Si substrate 7, conductive regions (first conductive portions) 9 to which impurities are added are selectively formed. This conductive region 9
The As, P, or Sb to Yes and dopant in a range of 10 ¹⁶ ~10 ²² cm ^-3, typically being added impurities 10 ²⁰ cm ^-3. Here, the region 9 is formed via a gas or a liquid so as to face a movable thin film composed of a conductive film 8 and an insulating film 10 to be described later.
Is the first control electrode.

【００４９】Ｓｉ基板７の上には、Ｓｉ酸化膜やＳｉ窒
化膜、又はそれらの積層膜からなる絶縁膜６が形成され
ており、その上にポリＳｉ膜５がコの字型に形成されて
いる。絶縁膜６の厚さは１〜１００ｎｍの範囲、典型的
な厚さとしては１０ｎｍである。ポリＳｉ膜５にはＢが
１０¹⁸ｃｍ^-3以上、典型的には１０²⁰ｃｍ^-3程度添加さ
れており、その厚さは０．０１〜１０μｍの範囲で、典
型的には１．５μｍの厚さで、Ａ−Ａ’方向に３０μｍ
の間隔を開けて形成されている。この間隔は、０．５μ
ｍ〜１ｍｍの範囲であればよい。On the Si substrate 7, an insulating film 6 made of a Si oxide film, a Si nitride film, or a laminated film thereof is formed, and a poly-Si film 5 is formed thereon in a U-shape. ing. The thickness of the insulating film 6 is in the range of 1 to 100 nm, and a typical thickness is 10 nm. B is added to the poly-Si film 5 by 10 ¹⁸ cm ⁻³ or more, typically about 10 ²⁰ cm ⁻³ , and the thickness thereof is in the range of 0.01 to 10 μm, typically 1.5 μm. 30 μm in the direction of AA ′
Are formed at intervals. This interval is 0.5μ
The distance may be in the range of m to 1 mm.

【００５０】ポリＳｉ膜５の上には、Ａ−Ａ’方向に延
びた導電膜（第２の導電部）８が該膜５を跨いで形成さ
れている。この導電膜８の一部には基板７の主面に垂直
な方向に貫通孔が複数個形成され、この貫通孔には絶縁
膜１０が埋め込み形成されている。そして、導電膜８及
び絶縁膜１０からなる複合膜（可動薄膜）は、ポリＳｉ
膜５の上面から１μｍ下に撓んで形成されている。On the poly-Si film 5, a conductive film (second conductive portion) 8 extending in the AA 'direction is formed so as to straddle the film 5. A plurality of through-holes are formed in a part of the conductive film 8 in a direction perpendicular to the main surface of the substrate 7, and an insulating film 10 is buried in the through-holes. The composite film (movable thin film) composed of the conductive film 8 and the insulating film 10 is made of poly-Si.
It is formed so as to bend 1 μm below the upper surface of the film 5.

【００５１】導電膜８は、厚さ０．００５〜１０μｍの
範囲で、例えば１０ｎｍのＳｉ，ＮｉＦｅ，Ｗ又はＭｏ
から形成される。絶縁膜１０は、厚さ０．００５〜１０
μｍの範囲で、例えば１０ｎｍのＳｉ酸化膜から形成さ
れる。これらの膜８及び１０は、互いに側面を接して形
成され、図１（ｂ）のように、膜５の上及び２つの膜５
の橋脚を跨いで中空に形成されている。さらに、これら
の膜８及び１０は、ＭＥＭＳにおける可動薄膜となって
おり、中空部のＢ−Ｂ’方向の幅はＡ−Ａ’方向の幅よ
りも短いことが、Ａ−Ａ’方向とＢ−Ｂ’方向の両方の
撓みによる二次元効果を排し、Ａ−Ａ’方向の撓みによ
る単一モード動作を行わせるには望ましい。The conductive film 8 has a thickness of 0.005 to 10 μm, for example, 10 nm of Si, NiFe, W or Mo.
Formed from The insulating film 10 has a thickness of 0.005 to 10
It is formed from, for example, a 10 nm Si oxide film in a range of μm. These films 8 and 10 are formed with their side surfaces in contact with each other, and as shown in FIG.
It is formed hollow across the bridge pier. Further, these films 8 and 10 are movable thin films in the MEMS, and the width of the hollow portion in the BB ′ direction is shorter than the width in the AA ′ direction. It is desirable to eliminate the two-dimensional effect due to the bending in both the −B ′ direction and perform a single mode operation due to the bending in the AA ′ direction.

【００５２】導電膜８のポリＳｉ膜５上に位置する部分
には、ポリＳｉ膜１２が形成されている。このポリＳｉ
膜１２は、厚さ０．０１〜１０μｍの範囲で、典型的に
は１．５μｍの厚さで、Ａ−Ａ’方向に３０μｍの間隔
を開けて形成されている。図１では、構造がよく判るよ
うに、膜厚や長さについては変形させて示している。ポ
リＳｉ膜１２の上部には、Ｓｉ酸化膜やＳｉ窒化膜から
なる絶縁膜２が厚さ１〜１００ｎｍの範囲、典型的な厚
さとしては２０ｎｍの厚さで形成されている。ここで、
絶縁膜２はポリＳｉ膜１２上のみではなく、導電膜８及
び絶縁膜１０からなる可動薄膜の全体を覆うように形成
されている。即ち絶縁膜２は、可動薄膜に対向して気体
又は液体を介して形成されている。A poly-Si film 12 is formed in a portion of the conductive film 8 located on the poly-Si film 5. This poly Si
The film 12 has a thickness of 0.01 to 10 μm, typically 1.5 μm, and is formed at intervals of 30 μm in the AA ′ direction. In FIG. 1, the film thickness and length are shown in a modified form so that the structure can be easily understood. On the poly-Si film 12, an insulating film 2 made of a Si oxide film or a Si nitride film is formed in a thickness range of 1 to 100 nm, typically 20 nm. here,
The insulating film 2 is formed so as to cover not only the poly-Si film 12 but also the entire movable thin film including the conductive film 8 and the insulating film 10. That is, the insulating film 2 is formed facing the movable thin film via a gas or a liquid.

【００５３】絶縁膜２の上には、導電膜１（第３の導電
部）が形成されている。この導電膜１は、厚さ０．０１
〜１０μｍの範囲、例えば１．５μｍの厚さからなるＴ
ｉ，ＴｉＮ，ＴｉＳｉ，ＷＳｉ，ＡｌＣｕ，Ｃｕ，Ｗ又
はＡｌで形成されている。そしてこの導電膜１は、中間
電極となる導電膜８に対する第２の制御電極となってい
る。On the insulating film 2, a conductive film 1 (third conductive portion) is formed. This conductive film 1 has a thickness of 0.01
T having a thickness in the range of 10 to 10 μm, for example, 1.5 μm
i, TiN, TiSi, WSi, AlCu, Cu, W or Al. The conductive film 1 serves as a second control electrode for the conductive film 8 serving as an intermediate electrode.

【００５４】このような構成において、導電膜１と導電
膜８との間に３０Ｖ以上の電圧を印加し、導電性領域９
の電圧を導電膜８と等しくすることによって、導電膜１
と導電膜８との間に静電気による引力が働き、導電膜８
及び絶縁膜１０からなる可動薄膜は１．０μｍ上方に撓
んだ状態で安定となる。一方、導電性領域９と導電膜８
との間に１１Ｖ以上の電圧を印加し、導電膜１の電圧を
導電膜８と等しくすることによって、導電性領域９と導
電膜８との間に静電気による引力が働き、可動薄膜は
１．０ｕｍ下方に撓んだ状態で安定となる。In such a configuration, a voltage of 30 V or more is applied between the conductive film 1 and the conductive film 8 to
Of the conductive film 1 by making the voltage of the conductive film 8 equal to that of the conductive film 8.
Attraction by static electricity acts between the conductive film 8 and the conductive film 8.
The movable thin film made of the insulating film 10 is stabilized in a state where the movable thin film is bent upward by 1.0 μm. On the other hand, the conductive region 9 and the conductive film 8
A voltage of 11 V or more is applied between the conductive film 9 and the conductive film 8 to make the voltage of the conductive film 1 equal to that of the conductive film 8. It becomes stable in a state where it is bent downward by 0 μm.

【００５５】即ち、導電膜８及び絶縁膜１０からなる可
動薄膜は、１．０ｕｍ下に撓んだ状態と１．０μｍ上で
撓んだ状態で、導電膜８と導電膜１及び導電性領域膜９
と間の電圧を０Ｖとしても安定となり、２つの状態を１
ビットの記憶の不揮発性メモリとして用いることができ
る。そしてこれらの状態は、例えば導電膜８と導電性領
域９との容量を測定することにより、導電膜８の位置に
よって容量が異なるため非破壊で読み出すことができ
る。That is, the movable thin film composed of the conductive film 8 and the insulating film 10 is bent to a depth of 1.0 μm and bent to a height of 1.0 μm. Membrane 9
Becomes stable even when the voltage between the two is set to 0 V,
It can be used as a nonvolatile memory for storing bits. These states can be read non-destructively by measuring the capacitance between the conductive film 8 and the conductive region 9, for example, because the capacitance differs depending on the position of the conductive film 8.

【００５６】次に、図３から図８を用いて、本実施形態
の製造工程を説明する。図３から図８までの（ａ）図
は、図１（ａ）と対応する製造工程平面図であり、
（ｂ）（ｃ）は、図１（ｂ）（ｃ）と同じ製造工程断面
図である。Next, the manufacturing process of this embodiment will be described with reference to FIGS. FIGS. 3A to 8A are plan views of the manufacturing process corresponding to FIG.
(B) and (c) are the same manufacturing process cross-sectional views as FIGS. 1 (b) and (c).

【００５７】まず、ボロン濃度１０¹⁶ｃｍ^-3のｐ形領域
を形成したＳｉ基板７を準備し、この基板７の表面を酸
化し、０．０１〜０．０５μｍの厚さのＳｉ酸化膜１１
を作成する。次いで、レジストを全面に塗布後にリソグ
ラフィを行い、砒素や燐、又はアンチモンを、加速電圧
１０〜５００ｅＶで１０¹²〜１０¹⁶ｃｍ^-2イオン注入し
て、ｎ型導電性領域９を形成する。ｎ型導電性領域９の
形成位置は、後で形成する可動薄膜（導電膜８及び絶縁
膜１０）と対向する位置にする。イオンの打ち込み深さ
は、ｐ型Ｓｉ基板７の表面にｎ型領域が形成されるよう
にし、濃度は１０¹⁷〜１０²¹ｃｍ^-3となるようにする。
この後に、イオン注入欠陥回復のための５００〜９００
℃，１０秒〜６０分程度の熱工程を加えても良い。これ
により、図３（ａ）（ｂ）（ｃ）の構造が形成される。First, a Si substrate 7 having a p-type region with a boron concentration of 10 ¹⁶ cm ^-3 is prepared, and the surface of the substrate 7 is oxidized to form a Si oxide film 11 having a thickness of 0.01 to 0.05 μm.
Create Then, lithography is performed after applying a resist on the entire surface, and arsenic, phosphorus, or antimony is ion-implanted at 10 ¹² to 10 ¹⁶ cm ⁻² at an acceleration voltage of 10 to 500 eV to form an n-type conductive region 9. The n-type conductive region 9 is formed at a position facing a movable thin film (conductive film 8 and insulating film 10) to be formed later. The ion implantation depth is such that an n-type region is formed on the surface of the p-type Si substrate 7 and the concentration is 10 ¹⁷ to 10 ²¹ cm ⁻³ .
Thereafter, 500-900 for recovery of ion implantation defects.
A heating process at about 10 ° C. for about 60 seconds may be added. Thus, the structure shown in FIGS. 3A, 3B, and 3C is formed.

【００５８】次いで、Ｓｉ酸化膜又はＳｉ窒化膜からな
る絶縁膜６を厚さ１〜１００ｎｍの範囲、典型的には１
０ｎｍの厚さＣＶＤ法で堆積する。次いで、アモルファ
スＳｉを０．０１〜１０μｍの範囲で、典型的には１．
５μｍの厚さで堆積する。このとき、アモルファスＳｉ
の導電型はｎ，ｐのどちらでも良いが、その不純物密度
は１０¹⁷ｃｍ^-3以下となるようになっているようにし、
１０¹⁶ｃｍ^-3以下となっていることが望ましい。この
後、レジストを全面に塗布後、リソグラフィを行い、ボ
ロンを加速電圧１０〜２０００ｅＶで１０¹⁴〜１０¹⁷ｃ
ｍ^-2イオン注入して、５の領域のボロン濃度を１０¹⁸〜
１０²¹ｃｍ^-3の範囲、典型的には１０²⁰ｃｍ^-3となるよ
うに最適化する。Next, an insulating film 6 made of a Si oxide film or a Si nitride film is formed in a thickness of 1 to 100 nm, typically 1 nm.
It is deposited by a CVD method with a thickness of 0 nm. Next, the amorphous Si is formed in the range of 0.01 to 10 μm, typically 1.
Deposit with a thickness of 5 μm. At this time, the amorphous Si
The conductivity type of n may be either n or p, but its impurity density is set to 10 ¹⁷ cm ^-3 or less.
Desirably, it is 10 ¹⁶ cm ^-3 or less. Thereafter, after applying a resist on the entire surface, lithography is performed, and boron is accelerated at an acceleration voltage of 10 to 2000 eV to 10 ¹⁴ to 10 ¹⁷ c.
and m ^-2 ion implantation, a boron concentration of 5 areas 10 ¹⁸ -
Optimize to be in the range of 10 ²¹ cm ^-3 , typically 10 ²⁰ cm ^-3 .

【００５９】このとき、５’の領域のボロン濃度は１０
¹⁷ｃｍ^-3以下となるようにする。これは、５と５’の領
域でボロンの濃度差が大きい方がエッチングの選択性を
向上させるために望ましいからである。ここで、５’の
領域は、後で基板中に空洞を形成するための犠牲膜とな
っており、後で形成する中間電極と導電性領域９との間
の間隙となる領域となる。このため、５による橋脚構造
を形成するため、５及び５’の領域はそれぞれ絶縁膜６
にまで達しているように形成する。At this time, the boron concentration in the region 5 ′ is 10
It should be ¹⁷ cm ^-3 or less. This is because a larger difference in boron concentration between the regions 5 and 5 'is desirable in order to improve the selectivity of etching. Here, the region 5 'is a sacrificial film for forming a cavity in the substrate later, and is a region serving as a gap between an intermediate electrode to be formed later and the conductive region 9. Therefore, in order to form a bridge pier structure by 5, the regions 5 and 5 'are respectively
It is formed so as to reach.

【００６０】また、図４（ｂ）におけるＡ−Ａ’断面に
おける５の領域の間隔は０．５μｍ〜１ｍｍの範囲であ
ればよく、例えば３０μｍの間隔を開けて形成すればよ
い。この間隔は、スイッチング電圧を設計する際に決め
られる構造パラメータとなる。この後に、５の領域のイ
オン注入欠陥回復及び結晶化のために５００〜９００
℃，１０秒〜３００分程度の熱工程を加え、ポリＳｉ膜
５を形成する。これにより、図４（ａ）（ｂ）（ｃ）の
構造が形成される。この後、導電膜８を堆積する下地の
平坦性を向上させるためにＣＭＰ（Chemical Mechanica
l Polishing ）を追加してもよい。The interval of the region 5 in the AA ′ section in FIG. 4B may be in the range of 0.5 μm to 1 mm, and may be formed, for example, with an interval of 30 μm. This interval is a structural parameter determined when designing the switching voltage. Thereafter, 500-900 for recovery and crystallization of ion implantation defects in the region 5
A heating step of about 10 seconds to 300 minutes is applied to form a poly-Si film 5. Thus, the structure shown in FIGS. 4A, 4B, and 4C is formed. Thereafter, in order to improve the flatness of the base on which the conductive film 8 is deposited, CMP (Chemical Mechanical) is performed.
l Polishing) may be added.

【００６１】次いで、厚さ０．００５〜１０μｍの範囲
で、例えば１０ｎｍの厚さになるようにＷ又はＭｏをＣ
ＶＤ（chemical vapor deposition ）法又は蒸着法によ
って堆積する。このＷ膜又はＭｏ膜は、後に導電膜８と
なる。この後、金属膜表面の平坦性を向上し、膜厚を一
定にするために、ＣＭＰを追加してもよい。Next, W or Mo is coated with C to a thickness of 0.005 to 10 μm, for example, to a thickness of 10 nm.
It is deposited by a VD (chemical vapor deposition) method or a vapor deposition method. This W film or Mo film becomes the conductive film 8 later. Thereafter, CMP may be added to improve the flatness of the surface of the metal film and keep the film thickness constant.

【００６２】続いて、レジストを全面に塗布した後にリ
ソグラフィを行い、ＳＦ₆ が含まれるガスによって、Ｂ
−Ｂ’方向の幅１０ｎｍ〜１０μｍの範囲、Ａ−Ａ’方
向の長さ１０ｎｍ〜１０μｍの範囲となるように、５又
は５’の領域に達するように導電膜８に異方性エッチン
グで穴を開口する。この穴は、特にｔ_m とｔ_i について
光によるリソグラフィが容易にできる程度の長さと幅、
つまり０．４μｍ以上が望ましく、Ｂ−Ｂ’方向につい
ては、（穴に囲まれた金属残り幅）／（開口幅）が０．
３以下になるようにすることが望ましい。また、Ａ−
Ａ’方向の長さについては開口長さに対して、穴に挟ま
れた導電膜８の領域が十分小さくなることが、撓んだ中
間電極を形成するのに望ましい。[0062] Subsequently, the resist was subjected to lithography after application to the entire surface, by a gas that includes SF _6, B
A hole is formed in the conductive film 8 by anisotropic etching so as to reach a region of 5 or 5 ′ so as to have a width of 10 nm to 10 μm in the B ′ direction and a length of 10 nm to 10 μm in the AA ′ direction. Open. This hole has a length and width that allow easy photolithography, especially for t _m and t _i ,
That is, the thickness is preferably 0.4 μm or more. In the BB ′ direction, (remaining metal width surrounded by holes) / (opening width) is equal to 0.
It is desirable that the number be 3 or less. A-
Regarding the length in the direction A ', it is desirable that the region of the conductive film 8 sandwiched between the holes is sufficiently small with respect to the length of the opening in order to form the bent intermediate electrode.

【００６３】ここで、導電膜８の堆積及び加工工程の代
替として、厚さ０．００５〜１０μｍの範囲で、例えば
１０ｎｍの厚さになるように、Ｓｉ膜を気相成長法で堆
積してもよい。このＳｉ膜は、ボロン濃度を１０¹⁹〜１
０²¹ｃｍ^-3の範囲、典型的には１０²⁰ｃｍ^-3となるよう
にしてあり、後に導電膜８となる。この場合、後で膜
５’の領域を選択的にエッチングする場合に残るよう
に、膜８は膜５同様に高濃度にボロンドーピングしてあ
ることが望ましい。この後、中間膜全体の平坦性及び膜
厚の均一性を向上するために、ＣＭＰを追加してもよ
い。Here, as an alternative to the step of depositing and processing the conductive film 8, a Si film is deposited by vapor phase epitaxy to a thickness of 0.005 to 10 μm, for example, to a thickness of 10 nm. Is also good. This Si film has a boron concentration of 10 ¹⁹ -1.
The ^{thickness is set to be in} the range of 0 ²¹ cm ^-3 , typically 10 ²⁰ cm ^-3, and the conductive film 8 will be formed later. In this case, the film 8 is desirably heavily doped with boron as in the case of the film 5 so as to remain when the region of the film 5 'is selectively etched later. Thereafter, CMP may be added to improve the flatness and the uniformity of the film thickness of the entire intermediate film.

【００６４】続いて、レジストを全面に塗布した後にリ
ソグラフィを行い、ＨＢｒ又はＣｌ₂ が含まれるガスに
よって、Ｂ−Ｂ’方向の幅１０ｎｍ〜１０μｍの範囲、
Ａ−Ａ’方向の長さ１０ｎｍ〜１０μｍの範囲となるよ
うに、５又は５’の領域に達するように導電膜８に異方
性エッチングで穴を開口する。この穴は、特にｔ_m とｔ
_i について光によるリソグラフィが容易にできる程度の
長さと幅、つまり０．４μｍ以上が望ましい。また、Ａ
−Ａ’方向の長さについては開口長さに対して、穴に挟
まれた導電膜８の領域が十分小さくなることが、撓んだ
中間電極を形成するのに望ましい。Subsequently, lithography is performed after a resist is applied over the entire surface, and a width of 10 nm to 10 μm in a BB ′ direction is applied by a gas containing HBr or Cl ₂ .
A hole is formed in the conductive film 8 by anisotropic etching so as to reach a region of 5 or 5 ′ so that the length in the AA ′ direction is 10 nm to 10 μm. This hole, in particular, t _m and t
_It is desirable that _i has a length and width that allow easy lithography by light, that is, 0.4 μm or more. Also, A
Regarding the length in the −A ′ direction, it is desirable that the region of the conductive film 8 sandwiched between the holes is sufficiently small with respect to the length of the opening in order to form the bent intermediate electrode.

【００６５】また、導電膜８の堆積及び加工工程の代替
として、０．００５〜１０μｍの範囲で、例えば２０ｎ
ｍの厚さになるようにＮｉ組成が３０〜４５％の範囲、
３８％の組成のＮｉＦｅ合金を、蒸着法やスパッタリン
グ方法によって堆積してもよい。このＮｉＦｅ膜は、後
に導電膜８となる。この後、金属膜表面の平坦性を向上
し、膜厚を一定にするために、ＣＭＰを追加してもよ
い。この場合、導電膜８として、Ｓｉ半導体に深い準位
を形成するＦｅを用いているので、膜６としては、例え
ばＳｉ窒化膜のような、Ｆｅの拡散を防止する緻密な膜
と組み合わせるのが望ましい。As an alternative to the steps of depositing and processing the conductive film 8, a thickness in the range of 0.005 to 10 μm, for example, 20 n
m in the range of 30 to 45% so as to have a thickness of m.
A 38% NiFe alloy may be deposited by a vapor deposition method or a sputtering method. This NiFe film becomes the conductive film 8 later. Thereafter, CMP may be added to improve the flatness of the surface of the metal film and keep the film thickness constant. In this case, since the conductive film 8 is made of Fe that forms a deep level in the Si semiconductor, the film 6 is preferably combined with a dense film such as a Si nitride film that prevents the diffusion of Fe. desirable.

【００６６】続いて、レジストを全面に塗布した後にリ
ソグラフィを行い、Ａｒによるイオンミリングによっ
て、Ｂ−Ｂ’方向の幅１０ｎｍ〜１０μｍの範囲、Ａ−
Ａ’方向の長さ１０ｎｍ〜１０μｍの範囲となるよう
に、さらに５又は５’の領域に達するように穴を導電膜
８に開口する。この穴は特に、ｔ_m とｔ_i について光に
よるリソグラフィが容易にできる程度の長さと幅、つま
り０．４μｍ以上が望ましい。また、Ａ−Ａ’方向の長
さについては開口長さに対して、穴に挟まれた導電膜８
の領域が十分小さくなることが、撓んだ中間電極を形成
するのに望ましい。Subsequently, lithography is performed after a resist is applied to the entire surface, and ion-milling with Ar is performed so that the width of the A-
A hole is opened in the conductive film 8 so that the length in the direction A ′ is 10 nm to 10 μm and further reaches the region 5 or 5 ′. In particular, it is desirable that this hole has a length and a width that allow easy lithography by light with respect to t _m and t _i , that is, 0.4 μm or more. Further, the length of the conductive film 8 sandwiched between the holes with respect to the length of the opening along the line AA 'is larger than the length of the opening.
Is desirably sufficiently small to form a bent intermediate electrode.

【００６７】次いで、例えばフッ素添加膜も含むＳｉ酸
化膜からなる膜を、ＨＳＱ（Hydrogen silsesquioxane
s），ＳｉＨ₄ やＴＥＯＳ（tetraechiyl orthosilicate
）を用いたＨＤＰ（High Density Plasma ）ＣＶＤ
法、ＥＣＲ（electron cyclotronresonance）ＣＶＤ
法、常圧ＣＶＤ法、又は減圧ＣＶＤ法で全面堆積し、絶
縁膜１０を形成する。このとき、導電膜８及び絶縁膜１
０からなる複合膜（可動薄膜）の室温での膜応力が圧縮
応力となるように、組成及び形成温度を調整する。Ｓｉ
基板７上の圧縮応力としては、０．０２〜０．３ＧＰａ
程度になることが望ましく、典型的には、０．０５ＧＰ
ａとする。この後に、ＣＭＰ法やエッチバック法によっ
て、導電膜８上に形成した膜１０を取り除く。これによ
り、図５（ａ）（ｂ）（ｃ）の構造が形成される。Next, for example, a film made of a Si oxide film including a fluorine-added film is replaced with HSQ (Hydrogen silsesquioxane).
s), SiH ₄ and TEOS (tetraechiyl orthosilicate)
(High Density Plasma) CVD using
Method, ECR (electron cyclotron resonance) CVD
The insulating film 10 is formed by depositing the entire surface by a CVD method, a normal pressure CVD method, or a low pressure CVD method. At this time, the conductive film 8 and the insulating film 1
The composition and the forming temperature are adjusted so that the film stress at room temperature of the composite film (movable thin film) made of zero becomes a compressive stress. Si
The compressive stress on the substrate 7 is 0.02 to 0.3 GPa
Of the order of magnitude, typically 0.05 GP
a. Thereafter, the film 10 formed on the conductive film 8 is removed by a CMP method or an etch-back method. Thereby, the structures of FIGS. 5A, 5B, and 5C are formed.

【００６８】次いで、導電膜８がＷの場合には、レジス
トを全面に塗布後、リソグラフィを行い、ＳＦ₆ が含ま
れるガスによって、５又は５’の領域に達するように導
電膜８を中間電極形状にパターニングする。これによ
り、図６（ａ）（ｂ）（ｃ）の構造が形成される。Next, when the conductive film 8 is W, a resist is applied on the entire surface, lithography is performed, and the conductive film 8 is coated with a gas containing SF ₆ so that the conductive electrode 8 reaches the region of 5 or 5 ′. Pattern into a shape. Thus, the structure shown in FIGS. 6A, 6B, and 6C is formed.

【００６９】導電膜８がＳｉの場合には、レジストを全
面に塗布した後にリソグラフィを行い、ＨＢｒ又はＣｌ
₂ が含まれるガスによって、５又は５’の領域に達する
ように導電膜８を異方性エッチングによって中間電極形
状にパターニングする。この結果、図６（ａ）（ｂ）
（ｃ）の断面となる。この際、導電膜８となるＳｉ膜
は、アモルファス状態で３００〜４００℃で堆積した
後、この導電膜８のパターニングが行われるまでは結晶
化しないように、５００℃以上の熱工程を経ない方が望
ましい。これは、ボロンを高濃度にドーピングした膜８
のエッチング速度は、結晶化により急速に減速するた
め、膜８と膜５’との境界でエッチング選択比を向上さ
せエッチングを停止するのが困難になるためである。When the conductive film 8 is Si, lithography is performed after a resist is applied to the entire surface, and HBr or Cl is applied.
_The conductive film 8 is patterned into an intermediate electrode shape by anisotropic etching so as to reach the region of 5 or 5 ′ by the gas containing ₂ . As a result, FIGS. 6A and 6B
The cross section is as shown in FIG. At this time, after the Si film serving as the conductive film 8 is deposited at 300 to 400 ° C. in an amorphous state, it is not subjected to a heat process at 500 ° C. or more so as not to be crystallized until the conductive film 8 is patterned. Is more desirable. This is a film 8 doped with boron at a high concentration.
Is rapidly reduced due to crystallization, which makes it difficult to improve the etching selectivity at the boundary between the film 8 and the film 5 ′ and stop the etching.

【００７０】また、導電膜８がＮｉＦｅの場合には、レ
ジストを全面に塗布した後にリソグラフィを行い、Ａｒ
イオンミリングによって５又は５’の領域に達するよう
に導電膜８をパターニングする。これによっても、図６
（ａ）（ｂ）（ｃ）の構造が形成される。When the conductive film 8 is made of NiFe, lithography is performed after a resist is applied over the entire surface, and Ar is applied.
The conductive film 8 is patterned so as to reach the region of 5 or 5 ′ by ion milling. As a result, FIG.
The structures (a), (b) and (c) are formed.

【００７１】この図６までの製造工程の代替として、次
の方法でもよい。まず、図４の段階で、図６のように導
電膜８を絶縁膜１０を形成する穴と不要な部分を取り去
るようパターニングする。次いで、Ｓｉ酸化膜等からな
る絶縁膜１０を全面に埋め込んだ後、不要な部分の絶縁
膜１０を、リソグラフィとＮＨ₄ ＦやＨＦエッチング、
又はＣＨＦ₃ やＣ₄ Ｆ₈ を含んだガスによるエッチング
を行って取り除いてもよい。As an alternative to the manufacturing process up to FIG. 6, the following method may be used. First, at the stage of FIG. 4, the conductive film 8 is patterned so as to remove holes for forming the insulating film 10 and unnecessary portions as shown in FIG. Next, after an insulating film 10 made of a Si oxide film or the like is embedded in the entire surface, unnecessary portions of the insulating film 10 are removed by lithography, NH ₄ F or HF etching,
Alternatively, it may be removed by etching with a gas containing CHF ₃ or C ₄ F ₈ .

【００７２】また、製造工程の代替として、次の方法で
もよい。まず、図４の段階で、Ｓｉ酸化膜等からなる絶
縁膜１０をまず全面に堆積した後、膜８のパターンで５
又は５’の領域に達するように、絶縁膜１０をエッチン
グし溝を形成する。さらに、膜８となる金属を全面堆積
し、例えばＣＭＰ法やエッチバック法によって膜８を前
記溝部分に残す。その後、不要な部分の絶縁膜１０を、
リソグラフィとＮＨ₄ＦやＨＦエッチング、又はＣＨＦ
₃ やＣ₄ Ｆ₈ を含んだガスによるエッチングを行って取
り除いてもよい。As an alternative to the manufacturing process, the following method may be used. First, at a stage shown in FIG. 4, an insulating film 10 made of a Si oxide film or the like is first deposited on the entire surface.
Alternatively, the insulating film 10 is etched to form a groove so as to reach the region 5 ′. Further, a metal to be the film 8 is deposited on the entire surface, and the film 8 is left in the groove by, for example, a CMP method or an etch-back method. After that, unnecessary portions of the insulating film 10 are removed.
Lithography and NH ₄ F or HF etching, or CHF
_It may be removed by etching with a gas containing ₃ or C ₄ F ₈ .

【００７３】次いで、膜１２及び膜１２’として、例え
ばアモルファスＳｉを０．０１〜１０μｍの範囲で、典
型的には１．５μｍの厚さで全面堆積する。このとき、
アモルファスＳｉの導電型はｎ、ｐ型のどちらでも良い
が、その不純物密度は１０¹⁷ｃｍ^-3以下となるようにな
っているようにし、１０¹⁶ｃｍ^-3以下となっていること
が望ましい。この後、レジストを全面に塗布した後にリ
ソグラフィを行い、ボロンを加速電圧１０〜２０００ｅ
Ｖで１０¹⁴〜１０¹⁷ｃｍ^-2だけイオン注入し、１２の領
域のボロン濃度を１０¹⁸〜１０²¹ｃｍ^-3の範囲、典型的
には１０²⁰ｃｍ^-3以上となるように最適化する。このと
き、１２’の領域のボロン濃度は、１０¹⁷ｃｍ^-3以下と
なるようにする。これは、１２と１２’の領域でボロン
の濃度差が大きい方がエッチングの選択性を向上させる
ために望ましいからである。Next, as the film 12 and the film 12 ′, for example, amorphous Si is deposited on the entire surface in a range of 0.01 to 10 μm, typically 1.5 μm. At this time,
The conductivity type of the amorphous Si may be either n-type or p-type. However, the impurity density is set to be 10 ¹⁷ cm ⁻³ or less, and it is preferable that the impurity density be 10 ¹⁶ cm ⁻³ or less. Thereafter, lithography is performed after applying a resist on the entire surface, and boron is accelerated at an acceleration voltage of 10 to 2000 e.
V is ion-implanted by 10 ¹⁴ to 10 ¹⁷ cm ^{−2, and} the boron concentration in the region 12 is optimized to be in the range of 10 ¹⁸ to 10 ²¹ cm ⁻³ , typically 10 ²⁰ cm ⁻³ or more. . At this time, the boron concentration in the region 12 ′ is set to be 10 ¹⁷ cm ⁻³ or less. This is because it is desirable that the difference in boron concentration between the regions 12 and 12 ′ is large in order to improve the etching selectivity.

【００７４】ここで、１２’の領域は、５’の領域と同
様に、後で基板中に空洞を形成するための犠牲膜となっ
ており、導電膜８と後に形成する導電膜１との間の間隙
となる領域となる。そこで、１２による橋脚構造を形成
するため、１２及び１２’の領域は５及び５’の領域ま
で達しているように形成する。また、図７（ｂ）におけ
るＡ−Ａ’断面における１２の領域の間隔は、０．５μ
ｍ〜１ｍｍの範囲であればよく、例えば３０μｍの間隔
を開けて形成されており、膜５の間隔と等しいことが上
下対称な応力分布を実現するのに望ましい。この間隔
は、スイッチング電圧を設計する際に決められる構造パ
ラメータとなる。これにより、図７（ａ）（ｂ）（ｃ）
の構造が形成される。この後、膜１２’及び５’のエッ
チング前までに、膜１２及び１２’を、５００〜６００
℃にアニールして結晶化させることが望ましい。Here, similarly to the 5 ′ region, the region 12 ′ is a sacrificial film for later forming a cavity in the substrate, and is formed between the conductive film 8 and the conductive film 1 to be formed later. It is a region that is a gap between them. Therefore, in order to form the bridge pier structure by 12, the regions 12 and 12 'are formed so as to reach the regions 5 and 5'. The interval between the 12 regions in the AA ′ cross section in FIG. 7B is 0.5 μm.
The distance may be in the range of m to 1 mm, and is formed, for example, with an interval of 30 μm, and preferably equal to the interval of the film 5 in order to realize a vertically symmetric stress distribution. This interval is a structural parameter determined when designing the switching voltage. Thereby, FIGS. 7 (a), (b), and (c)
Is formed. Thereafter, before the etching of the films 12 'and 5', the films 12 and 12 '
It is desirable to anneal to ℃ to crystallize.

【００７５】次いで、Ｓｉ酸化膜やＳｉ窒化膜、或いは
アルミナ酸化膜からなる絶縁膜２を、厚さ１〜１００ｎ
ｍの範囲で、典型的には２０ｎｍの厚さで全面堆積す
る。さらに、Ｔｉ，ＴｉＮ，ＴｉＳｉ，ＷＳｉ，ＡｌＣ
ｕ，Ｃｕ，Ｗ又はＡｌからなる導電膜１を、厚さ０．０
１〜１０μｍの範囲で、典型的には１．５μｍの厚さで
全面堆積する。この後、Ｔｉ，ＴｉＮ，ＴｉＳｉ，ＷＳ
ｉ，ＡｌＣｕ，Ｃｕ，Ｗ又はＡｌ層を、リソグラフィと
エッチングによって、配線としてパターニングしてもよ
い。この際、導電膜１は、導電膜８に対向して積層され
る位置に形成されることが、スイッチング電圧を低下さ
せるのに望ましい。このようにして、図８（ａ）（ｂ）
（ｃ）の形状が形成される。Next, the insulating film 2 made of a Si oxide film, a Si nitride film, or an alumina oxide film is formed to a thickness of 1 to 100 nm.
m, typically 20 nm thick over the entire surface. Further, Ti, TiN, TiSi, WSi, AlC
a conductive film 1 made of u, Cu, W or Al
The entire surface is deposited in a thickness of 1 to 10 μm, typically 1.5 μm. Thereafter, Ti, TiN, TiSi, WS
The i, AlCu, Cu, W or Al layer may be patterned as wiring by lithography and etching. At this time, it is desirable that the conductive film 1 be formed at a position where the conductive film 1 is laminated so as to face the conductive film 8 in order to reduce the switching voltage. Thus, FIGS. 8A and 8B
The shape of (c) is formed.

【００７６】次いで、図では示していないが、例えば導
電膜１及び絶縁膜２をパターニングした後エッチングで
取り除き１２’の領域に達するように開口する。この開
口位置は、導電膜８と接した１２’の領域に連結した領
域に開口すればよい。この開口位置をＭＥＭＳスイッチ
構造から離れた位置に形成することが、後のウェハのダ
イシング工程によるダストが１２’及び５’領域に形成
された空洞に入り込み誤動作するのを防ぐことができ望
ましい。Next, although not shown in the figure, for example, after the conductive film 1 and the insulating film 2 are patterned, they are removed by etching, and an opening is formed to reach the region 12 '. The opening position may be an opening in a region connected to the region 12 ′ in contact with the conductive film 8. It is desirable to form the opening at a position away from the MEMS switch structure, because it is possible to prevent dust due to the subsequent dicing process of the wafer from entering the cavities formed in the 12 'and 5' regions and malfunctioning.

【００７７】次いで、ＣＦ₄ とＯ₂ を混合したガスプラ
ズマにより、１２’及び５’の領域を取り除く。このと
き、ボロンを高濃度に添加した部分、即ち１２及び５の
領域はエッチング速度が１２’及び５’の領域よりも非
常に遅くなるため、選択的に、１２及び５の領域を残す
ことができる。これにより、前記図１のように、半導体
配線層中に埋め込まれた中空領域を形成することができ
る。Next, regions 12 'and 5' are removed by gas plasma in which CF ₄ and O ₂ are mixed. At this time, the portion where boron is added at a high concentration, that is, the regions 12 and 5 have an etching rate much slower than the regions 12 ′ and 5 ′, so that the regions 12 and 5 can be selectively left. it can. Thus, as shown in FIG. 1, a hollow region embedded in the semiconductor wiring layer can be formed.

【００７８】このような作成法では、導電膜８を形成す
るのにウェットエッチングを用いていないため、ウェッ
トエッチングの溶媒の乾燥時に、導電膜８と絶縁膜２、
又は導電膜８と絶縁膜６とが付着して固着してしまう現
象を防ぐことができる。さらに、ウェットエッチングの
エッチャントよりもガス中の残留不純物を取り除きやす
いエッチング工程なので、プロセス中の汚染も少なくす
ることができる。In such a manufacturing method, since the wet etching is not used to form the conductive film 8, the conductive film 8 and the insulating film 2 are formed when the solvent of the wet etching is dried.
Alternatively, a phenomenon in which the conductive film 8 and the insulating film 6 are adhered and fixed can be prevented. Furthermore, since the etching step is easier to remove the residual impurities in the gas than the wet etching etchant, contamination during the process can be reduced.

【００７９】また、このエッチング工程の代わりに、Ｋ
ＯＨとＨ₂ Ｏとプロパノール溶液で１２’及び５’の領
域を取り除いてもよい。この場合、Ｓｉのエッチング速
度は、ボロン濃度が１０²⁰ｃｍ^-3以上でボロン濃度が１
０¹⁸ｃｍ^-3以下の場合の１／１０以下に低下する。この
ことは、例えば（Greg L. Kuhn and C. John. Rhee,Thi
n Silicon Film on Insulating Substrate, J. Electro
chem. Soc. 120,11,pp1563-1566(1973 ）) で公知であ
る。よって、ボロン濃度が１０²⁰ｃｍ^-3程度である１２
及び５の領域を残して、ボロン濃度が１０¹⁸ｃｍ^-3以下
の１２’及び５’の領域をエッチングすることができ
る。In place of this etching step, K
In OH and between H ₂ O and propanol solution may be removed region 12 'and 5'. In this case, the etching rate of Si is such that the boron concentration is 10 ²⁰ cm ⁻³ or more and the boron concentration is 1
It is reduced to 1/10 or less of the case of 0 ¹⁸ cm ^-3 or less. This is, for example, (Greg L. Kuhn and C. John. Rhee, Thi
n Silicon Film on Insulating Substrate, J. Electro
Chem. Soc. 120, 11, pp1563-1566 (1973)). Therefore, the boron concentration is about 10 ²⁰ cm ^-3.
The regions 12 ′ and 5 ′ having a boron concentration of 10 ¹⁸ cm ⁻³ or less can be etched while leaving the regions 5 and 5.

【００８０】このＫＯＨ水溶液を用いた場合、絶縁膜２
及び膜６は、他の半導体デバイスのアルカリ金属汚染を
防ぐため、アルカリ金属であるＫの拡散を阻止すること
ができる緻密な膜、例えばＳｉ窒化膜であることが望ま
しい。また、エッチングの選択性を大きくするために、
膜５及び膜１２に添加する不純物はリンや砒素ではな
く、ボロンである必要がある。前記ウェットエッチング
を用いた場合には、特に絶縁膜２及び膜６、又は導電膜
８の表面がエッチング溶媒で濡れた状態を保ったまま
で、１２’及び５’の領域をエッチングしてできた空洞
を非イオン性の液体、例えばアルコール類，メチルアル
コール，エチルアルコール，プロパノールや，エーテル
類，アセトンやメチルエチルケトン，メチルイソブチル
ケトンなどと置換して置き換えても良い。When this KOH aqueous solution is used, the insulating film 2
The film 6 is preferably a dense film, for example, a Si nitride film that can prevent diffusion of K as an alkali metal in order to prevent alkali metal contamination of other semiconductor devices. Also, to increase the etching selectivity,
The impurities added to the films 5 and 12 need to be boron, not phosphorus or arsenic. When the wet etching is used, the cavities formed by etching the regions 12 'and 5' while keeping the surfaces of the insulating film 2 and the film 6, or the conductive film 8 wet with the etching solvent. May be replaced with a nonionic liquid, for example, alcohols, methyl alcohol, ethyl alcohol, propanol, ethers, acetone, methyl ethyl ketone, methyl isobutyl ketone, or the like.

【００８１】このように置換することによって、導電膜
８と絶縁膜２、又は導電膜８と絶縁膜６とが付着して固
着してしまう現象を防ぐことができる。また、通常液体
の誘電率は気体よりも大きいので、導電膜８と導電性領
域９、及び導電膜８と導電膜１との容量を比誘電率倍だ
け、より大きくすることができる。よって、より低い電
圧でスイッチ動作を行うことができる。By such substitution, it is possible to prevent a phenomenon that the conductive film 8 and the insulating film 2 or the conductive film 8 and the insulating film 6 are attached and fixed. In addition, since the dielectric constant of the liquid is generally higher than that of the gas, the capacitance of the conductive film 8 and the conductive region 9 and the capacitance of the conductive film 8 and the conductive film 1 can be increased by the relative dielectric constant times. Therefore, the switching operation can be performed at a lower voltage.

【００８２】ここで、１２’及び５’の領域を犠牲エッ
チングする工程の代わりとして、膜５をパターニングし
た後に５’の領域の部分にＣを埋め込み、さらに膜１２
をパターニングした後に１２’の領域の部分にＣを埋め
込み、膜２を酸素を透過する絶縁膜、例えばスパッタで
形成したＳｉ酸化膜で置き換えても良い。この工程の詳
細については、本実施形態の変形例で述べる。ここで、
１２’及び５’の領域に空洞を形成する工程は、例えば
３００〜４５０℃のＯ₂ 雰囲気でＣを酸化することによ
って、ＣＯ₂ として燃焼させ空洞を残すプロセスと置き
換えればよい。この中空領域を形成するプロセスは、例
えば（M. B. Anand et al., NURA: A feasible, Gas-Di
electric Interconnect Process, 1996 Symposium on V
LSI Technology Digest , p82-83）で公知である。Here, as an alternative to the step of sacrificial etching of the regions 12 'and 5', C is buried in the region of the region 5 'after patterning the film 5, and
After patterning is performed, C may be buried in the portion of the region 12 ′, and the film 2 may be replaced with an insulating film that transmits oxygen, for example, a Si oxide film formed by sputtering. Details of this step will be described in a modification of the present embodiment. here,
Forming a cavity in the region of 12 'and 5', for example by oxidation of C with O ₂ atmosphere at 300 to 450 ° C., may be replaced with the process of leaving the cavity is burned as CO _2. The process of forming this hollow region is described, for example, in (MB Anand et al., NURA: A feasible, Gas-Di
electric Interconnect Process, 1996 Symposium on V
LSI Technology Digest, p82-83).

【００８３】また、Ｃを酸化する工程では、絶縁膜２に
１２’の領域まで達するようにエッチングを行う工程を
削除してもよい。このようにすると、１２’及び５’の
領域がエッチングされて形成された空洞を、絶縁膜２，
６及びポリＳｉ膜１２，５によって完全に囲うことがで
きるので、後続するプロセスで生じるダストが前記空洞
に入るのを防ぐことができ、より信頼性の高いメモリセ
ルが実現できる。In the step of oxidizing C, the step of performing etching so as to reach the insulating film 2 up to the region 12 'may be omitted. In this way, the cavities formed by etching the regions 12 ′ and 5 ′ are formed into the insulating films 2 and 5.
6 and the poly-Si films 12, 5, it is possible to prevent dust generated in a subsequent process from entering the cavity, and a more reliable memory cell can be realized.

【００８４】図９（ａ）に、スイッチング中間電極とな
る可動薄膜が従来例よりも薄くできる第１の実施形態の
構造では、従来例よりもスイッチング電圧を低下させる
ことができることを示す。この図は、Ａ−Ａ’方向の中
間電極の長さＬと、導電膜１と導電膜８との間に必要な
最低スイッチング電圧との関係を示す。ここで、第１の
実施形態で、可動薄膜の厚さＴｏｘは１０ｎｍであり、
可動薄膜は図１のように、導電膜８の格子状構造に絶縁
膜１０が埋め込み形成されている。絶縁膜１０はＳｉ酸
化膜でｔ_i ＝４μｍの幅で形成され、導電膜８はＮｉＦ
ｅでｔ_m ＝０．３μｍの幅で形成されている。このよう
な構造では、図２に示すように、ｔ_m ／ｔ_i は０．１よ
り小さく、可動薄膜のＳｉを基準とした伸びは、可動薄
膜をＳｉ酸化膜のみで形成した場合とほぼ同じとみなす
ことができる。FIG. 9A shows that the switching voltage can be reduced in the structure of the first embodiment in which the movable thin film serving as the switching intermediate electrode can be made thinner than the conventional example. This figure shows the relationship between the length L of the intermediate electrode in the AA ′ direction and the minimum switching voltage required between the conductive films 1 and 8. Here, in the first embodiment, the thickness Tox of the movable thin film is 10 nm,
As shown in FIG. 1, the movable thin film is formed by burying an insulating film 10 in a lattice structure of a conductive film 8. The insulating film 10 is formed of a Si oxide film with a width of t _i = 4 μm.
In e, it is formed with a width of t _m = 0.3 μm. In such a structure, as shown in FIG. 2, t _m / t _i is smaller than 0.1, and the elongation of the movable thin film based on Si is almost the same as that when the movable thin film is formed only of the Si oxide film. Can be considered.

【００８５】図９（ａ）中の点線は、従来例の、３０ｎ
ｍの厚さのＳｉ酸化膜の中間電極の場合を示し、film s
tress=0.35GPa とした実線は、本実施形態の１０ｎｍの
厚さの中間電極の場合を示している。これらは、例えば
９００℃以上の高温酸化によって形成されたＳｉ酸化膜
をＳｉ基板上に形成した場合の室温の膜応力に相当し、
Ｓｉに比較して０．３５ＧＰａの圧縮応力が発生した場
合で統一している。さらに、図９（ａ）中の film stre
ss=0.05GPaと表記した実線は、本実施形態の１０ｎｍの
厚さの可動薄膜で、さらにＬＳＩの層間膜として用いら
れる低い膜応力（０．０５ＧＰａ）のＳｉ酸化膜を膜１
０として用いた場合を示している。The dotted line in FIG. 9A shows the conventional 30n
In the case of an intermediate electrode of a Si oxide film having a thickness of m.
The solid line with tress = 0.35 GPa indicates the case of the intermediate electrode having a thickness of 10 nm in the present embodiment. These correspond to, for example, room-temperature film stress when a Si oxide film formed by high-temperature oxidation of 900 ° C. or more is formed on a Si substrate,
It is unified when a compressive stress of 0.35 GPa is generated as compared with Si. Further, the film stre in FIG.
The solid line denoted as ss = 0.05 GPa is a movable thin film having a thickness of 10 nm according to the present embodiment, and a low-stress (0.05 GPa) Si oxide film used as an interlayer film of an LSI is used as the film 1.
The case where 0 is used is shown.

【００８６】スイッチング電圧は、前記文献１中に公知
である式（18）を用いて計算することができる。この電
圧は、可動薄膜の厚さをＴｏｘとして、Ｔｏｘの３／２
乗に比例し、可動薄膜の膜応力をσとしてσ^3/4 に比例
する。よって、Ｔｏｘとσをそれぞれ、１０ｎｍ及び
０．０５ＧＰａまで小さくすることで、可動薄膜の長さ
を３０μｍに保ち、スイッチング電圧を１Ｖより小さく
することができる。The switching voltage can be calculated using equation (18) known in the above-mentioned document 1. This voltage is 3/2 of Tox, where Tox is the thickness of the movable thin film.
It is proportional to σ ^3/4, where σ is the film stress of the movable thin film. Therefore, by reducing Tox and σ to 10 nm and 0.05 GPa, respectively, the length of the movable thin film can be kept at 30 μm and the switching voltage can be made lower than 1V.

【００８７】次に、図９（ｂ）に、スイッチングの可動
薄膜の機械的振幅幅、つまりメモリセル高さの最小値を
示す。この最小高さは、可動薄膜の膜応力をσとして、
σ^{1/ 2} にほぼ比例する。よって、本実施形態のように、
ＬＳＩの層間膜として用いられる低い膜応力（０．０５
ＧＰａ）のＳｉ酸化膜を可動薄膜の構成膜１０として用
いることによって、よりメモリセルの高さを小さくする
ことができる。そこで、ポリＳｉ膜５，１２のエッチン
グする領域５’，１２’の高さを減らすことができ、絶
縁膜６や２の厚さが薄くても十分に選択比を得ることが
できる。さらに、５’，１２’の領域をエッチングする
際の、ポリＳｉ膜５，１２のエッチング量も小さく保つ
ことができ、よりエッチング余裕が大きく高精細なメモ
リセルを形成することができる。Next, FIG. 9B shows the mechanical amplitude width of the movable thin film for switching, that is, the minimum value of the memory cell height. This minimum height is defined as the film stress of the movable thin film as σ.
approximately proportional to sigma ^1/2. Therefore, as in the present embodiment,
Low film stress used as an interlayer film of LSI (0.05
By using a GPa) Si oxide film as the constituent film 10 of the movable thin film, the height of the memory cell can be further reduced. Therefore, the heights of the regions 5 'and 12' to be etched in the poly-Si films 5 and 12 can be reduced, and a sufficient selectivity can be obtained even if the thickness of the insulating films 6 and 2 is small. Further, when the regions 5 'and 12' are etched, the amount of etching of the poly-Si films 5 and 12 can be kept small, and a high-definition memory cell with a larger etching margin can be formed.

【００８８】ここで、このメモリセル高さの最小値は、
可動薄膜の電極長さＬに対しＬ¹ にほぼ比例し、またス
イッチング電圧はＬ^-1/2に比例し、スイッチングの可動
薄膜の固有振動数はＬ^-1にほぼ比例する。よって、膜応
力が等しい条件では、可動薄膜の膜厚Ｔｏｘを１／κに
縮小し、Ｌを１／κに縮小すれば、このメモリセル高さ
の最小値を１／κに縮小し、スイッチング電極の固有振
動数を約κ倍に増大させ、スイッチング電圧も１／κに
縮小することができる。よって、Ｔｏｘをスケーリング
することによって、Ｌが小さく、より占有面積が小さく
高速低電圧動作可能なメモリセルを形成することができ
る。Here, the minimum value of the memory cell height is
With respect to the electrode length L of the movable thin film, it is almost proportional to L ¹ , the switching voltage is proportional to L ^−1/2 , and the natural frequency of the movable thin film for switching is almost proportional to L ⁻¹ . Therefore, under the condition that the film stress is equal, if the film thickness Tox of the movable thin film is reduced to 1 / κ and L is reduced to 1 / κ, the minimum value of the memory cell height is reduced to 1 / κ and the switching is performed. The natural frequency of the electrode can be increased about κ times, and the switching voltage can be reduced to 1 / κ. Therefore, by scaling Tox, a memory cell having a small L, a small occupied area, and a high-speed low-voltage operation can be formed.

【００８９】本実施形態のメモリセルでは、可動薄膜の
膜応力を、可動薄膜に用いる絶縁膜１０と導電膜８の幅
の比ｔ_m ／ｔ_i を変化させることによって連続的に変化
することができ、用いる絶縁膜より小さい膜応力σを再
現性良く可動薄膜に実現することができる。よって、σ
^1/2 にほぼ比例するメモリセルの最小高さを小さくする
ことができ、より高精細なメモリセルが実現できる。さ
らに、可動薄膜に用いる絶縁膜１０の導電膜８中の長さ
方向の開口長さを膜の中の位置で変化させることによっ
て、可動薄膜の弾性率や膜応力を位置によって変化させ
ることができる。ここで、絶縁膜１０がＳｉ酸化膜、導
電膜８が金属又はＳｉ薄膜を考えると、絶縁膜１０の方
が導電膜８よりも一般的に熱膨張率が小さく弾性率が小
さい。In the memory cell of this embodiment, the film stress of the movable thin film can be changed continuously by changing the width ratio t _m / t _i between the insulating film 10 and the conductive film 8 used for the movable thin film. Thus, a film stress σ smaller than the used insulating film can be realized in the movable thin film with good reproducibility. Therefore, σ
The minimum height of the memory cell, which is almost proportional to ^1/2 , can be reduced, and a higher definition memory cell can be realized. Further, by changing the length of the opening of the insulating film 10 used for the movable thin film in the conductive film 8 in the longitudinal direction at a position in the film, the elastic modulus and the film stress of the movable thin film can be changed depending on the position. . Here, considering that the insulating film 10 is a Si oxide film and the conductive film 8 is a metal or Si thin film, the insulating film 10 generally has a lower coefficient of thermal expansion and a lower elastic modulus than the conductive film 8.

【００９０】従って、例えば図１のＡ−Ａ’方向断面
で、ブリッジの支点となるポリＳｉ膜５に近い部分及び
該膜５上で、可動薄膜となる導電膜８の絶縁膜１０に対
する比ｔ_m ／ｔ_i を大きくし、より弾性率を上昇させる
ことによって、支点部分での変形を防ぎ、より理想的な
固定端に近い条件を実現することができる。よって、支
点の積層方向の非対称性を抑制することができ、より対
称な双安定状態を実現することができる。また、逆に図
１のＡ−Ａ’方向断面で、ブリッジの支点から離れた部
分、特に中間電極の全長に対し、スイッチング時に変形
の大きい１／４及び３／４の距離の部分では、可動薄膜
となる導電膜８の絶縁膜１０に対する比ｔ_m ／ｔ_i を小
さくし、より弾性率を絶縁膜に近づけることによって、
より大きな変形をさせることができ、スイッチ動作を確
実にすることができる。Therefore, for example, in the section taken along the line AA ′ in FIG. 1, the ratio t of the conductive film 8 serving as a movable thin film to the insulating film 10 on the portion near the poly-Si film 5 serving as a fulcrum of the bridge and on the film 5. increasing the _m / t _i, by increasing the more elastic modulus prevents deformation at the fulcrum portion, it is possible to realize a condition closer to the ideal fixed end. Therefore, the asymmetry of the fulcrum in the stacking direction can be suppressed, and a more symmetric bistable state can be realized. Conversely, in the section taken along the line AA 'in FIG. 1, the portion movable away from the fulcrum of the bridge, in particular, at the distance of 1/4 and 3/4 where the deformation during switching is large with respect to the entire length of the intermediate electrode, is movable. By reducing the ratio t _m / t _i of the conductive film 8 to be a thin film to the insulating film 10 and bringing the elastic modulus closer to the insulating film,
A larger deformation can be made, and the switch operation can be ensured.

【００９１】また、本実施形態では、図１（ｃ）と従来
例の図２７（ｃ）とを比較しても分かるように、導電膜
１と絶縁膜２が導電膜８及び絶縁膜１０からなる可動薄
膜を覆うように配置されるので、可動薄膜に対するゴミ
の進入を効果的に防止することができる。さらに、図１
（ａ）からも分かるように、可動薄膜を構成する導電膜
８の中央部を幅広に形成しているので、導電性領域９に
対してキャパシタを形成する領域を広くできる利点もあ
る。In this embodiment, as can be seen by comparing FIG. 1C with FIG. 27C of the conventional example, the conductive film 1 and the insulating film 2 are formed by the conductive film 8 and the insulating film 10. Since it is arranged so as to cover the movable thin film, it is possible to effectively prevent dust from entering the movable thin film. Further, FIG.
As can be seen from (a), since the central portion of the conductive film 8 forming the movable thin film is formed wider, there is an advantage that the region where the capacitor is formed can be made wider than the conductive region 9.

【００９２】図１０（ａ）（ｂ）に本実施形態の変形例
を示す。図１０（ａ）（ｂ）は、図１（ａ）に対応する
平面図である。本変形例では、可動薄膜の導電膜８と絶
縁膜１０の配置法が図１の実施形態と異なっている。可
動薄膜の積層方向断面図は、図４（ｂ）（ｃ）と同様に
積層方向に対して単一の膜で形成されているので、省略
する。この例では、導電膜８と絶縁膜１０との幅の比を
前述のように小さくすれば、図１０（ａ）のように、導
電膜８と絶縁膜１０の配置法をストライプ状にしてもよ
いし、図１０（ｂ）のように横縞状にしてもよいし、他
の任意の導電膜８の網目形状で構わない。FIGS. 10A and 10B show a modification of this embodiment. FIGS. 10A and 10B are plan views corresponding to FIG. 1A. In this modification, the arrangement method of the conductive film 8 of the movable thin film and the insulating film 10 is different from the embodiment of FIG. The sectional view of the movable thin film in the laminating direction is omitted because it is formed of a single film in the laminating direction as in FIGS. 4B and 4C. In this example, if the width ratio between the conductive film 8 and the insulating film 10 is reduced as described above, as shown in FIG. It may be a horizontal stripe as shown in FIG. 10B, or may be a mesh of any other conductive film 8.

【００９３】（第２の実施形態）図１１は、本発明の第
２の実施形態に係わるＭＥＭＳ素子の構造を示すもの
で、（ａ）は上面図、（ｂ）は（ａ）のＡ−Ａ’方向断
面図、（ｃ）は（ａ）のＢ−Ｂ’方向断面図、（ｄ）は
（ａ）のＣ−Ｃ’方向断面図を示している。なお、図１
と同一の部分には同一符号を付して、その詳しい説明は
省略する。(Second Embodiment) FIGS. 11A and 11B show the structure of a MEMS device according to a second embodiment of the present invention. FIG. 11A is a top view, and FIG. A cross-sectional view in the A 'direction, (c) a cross-sectional view in the BB' direction in (a), and (d) a cross-sectional view in the CC 'direction in (a). FIG.
The same parts as those described above are denoted by the same reference numerals, and detailed description thereof will be omitted.

【００９４】本実施形態は、第１の実施形態と比較し
て、導電膜８が単独でスイッチの中間電極（可動薄膜）
として振る舞い、導電性接点となる点が異なっている。
即ち本実施形態では、可動薄膜が導電膜８の単層で形成
され、導電膜８はＳｉ基板よりも熱膨張率が小さい金属
膜、例えばＮｉＦｅから形成されている。なお、第１の
実施形態と同様に、可動薄膜を導電膜８と絶縁膜１０か
ら形成することも可能である。In this embodiment, as compared with the first embodiment, the conductive film 8 is used alone as the intermediate electrode (movable thin film) of the switch.
In that it acts as a conductive contact.
That is, in the present embodiment, the movable thin film is formed of a single layer of the conductive film 8, and the conductive film 8 is formed of a metal film having a smaller coefficient of thermal expansion than the Si substrate, for example, NiFe. Note that, similarly to the first embodiment, a movable thin film can be formed from the conductive film 8 and the insulating film 10.

【００９５】また、導電膜８に気体又は液体を介して対
向する下部電極として、導電膜１３，１４，１５がそれ
ぞれ形成されている。ここで、導電膜１３は、Ａ−Ａ’
方向に比較的離れて（例えば２０μｍの距離だけ離し
て）形成されている。即ち導電膜１３は、導電膜８の変
位に拘わらず、導電膜８と接触しない位置に形成されて
おり、本スイッチ素子の第１の制御入力電極となってい
る。導電膜１４及び導電膜１５は、Ｂ−Ｂ’方向に近接
して（例えば５μｍの距離だけ離して）形成されてい
る。即ち、導電膜１４，１５は、導電膜８が下に撓んだ
状態で安定な場合、導電膜８を介して電気的に接続され
るようになっている。Further, conductive films 13, 14, and 15 are formed as lower electrodes facing the conductive film 8 via a gas or a liquid. Here, the conductive film 13 is AA ′
They are formed relatively far apart in the direction (for example, separated by a distance of 20 μm). That is, the conductive film 13 is formed at a position that does not come into contact with the conductive film 8 irrespective of the displacement of the conductive film 8, and serves as a first control input electrode of the present switch element. The conductive films 14 and 15 are formed close to each other in the BB ′ direction (for example, separated by a distance of 5 μm). That is, the conductive films 14 and 15 are electrically connected through the conductive film 8 when the conductive film 8 is stable in a state where the conductive film 8 is bent downward.

【００９６】また、導電膜８は第１の実施形態と同じ
く、上に撓んだ状態と下に撓んだ状態の２つの安定状態
を有する。さらに、導電膜８に気体又は液体を介して対
向する上部電極として導電膜１が形成されている。この
導電膜１は、導電膜８の変位に拘わらず導電膜８と接触
しない位置に形成されており、第２の制御電極となって
いる。Further, as in the first embodiment, the conductive film 8 has two stable states, that is, an upwardly bent state and a downwardly bent state. Further, the conductive film 1 is formed as an upper electrode facing the conductive film 8 via a gas or a liquid. The conductive film 1 is formed at a position where it does not contact the conductive film 8 irrespective of the displacement of the conductive film 8, and serves as a second control electrode.

【００９７】図では示さないＳｉ基板上に、厚さ１〜１
００ｎｍの範囲のＳｉ酸化膜やＳｉ窒化膜、又はアルミ
ニウム酸化膜からなる絶縁膜１６’が形成されている。
この絶縁膜１６’の上に０．０１〜１０μｍの範囲で、
典型的には１．５μｍの厚さからなるＳｉ酸化膜やＳｉ
窒化膜からなる絶縁膜１６が形成されている。さらに、
絶縁膜１６’の上に０．０１〜１０μｍの範囲で、典型
的には１．５μｍの厚さからなるＴｉ，ＴｉＮ，ＴｉＳ
ｉ，ＷＳｉ，ＡｌやＡｌＣｕ，Ｃｕ又はＷが、導電膜１
３，１４及び１５として形成されている。On a Si substrate (not shown), a thickness of 1 to 1
An insulating film 16 'made of a Si oxide film, a Si nitride film, or an aluminum oxide film in a range of 00 nm is formed.
On this insulating film 16 ′, in the range of 0.01 to 10 μm,
Typically, a silicon oxide film having a thickness of 1.5 μm or Si
An insulating film 16 made of a nitride film is formed. further,
Ti, TiN, TiS having a thickness of 0.01 to 10 μm, typically 1.5 μm, on the insulating film 16 ′
i, WSi, Al or AlCu, Cu or W is the conductive film 1
3, 14, and 15 are formed.

【００９８】ここで、導電膜１４と導電膜１５は、導電
膜８を介して導通するように配置されており、導電膜１
４と導電膜１５との間隔は、導電膜８のＢ−Ｂ’方向の
幅よりも小さく、導電膜８の変位が最大となる点の直下
に形成されることが望ましい。さらに、導電膜１３の導
電膜８の変位部で対向する面積は、導電膜１４の導電膜
８の変位部で対向する面積と、導電膜１５の導電膜８の
変位部で対向する面積との和よりも大きくなることが、
導電膜８と導電膜１４及び１５の間に印加された電圧で
誤ってスイッチングしないようにするためには望まし
い。Here, the conductive film 14 and the conductive film 15 are arranged so as to conduct through the conductive film 8.
The distance between the conductive film 4 and the conductive film 15 is preferably smaller than the width of the conductive film 8 in the BB ′ direction, and is formed immediately below the point where the displacement of the conductive film 8 becomes maximum. Further, the area of the conductive film 13 opposed by the displaced portion of the conductive film 8 is the difference between the area of the conductive film 14 opposed by the displaced portion of the conductive film 8 and the area of the conductive film 15 opposed by the displaced portion of the conductive film 8. Being larger than the sum
It is desirable to prevent erroneous switching by a voltage applied between the conductive film 8 and the conductive films 14 and 15.

【００９９】導電膜１３及び導電膜１４上の一部には絶
縁膜６が形成されている。この絶縁膜６は、厚さ１〜１
００ｎｍの範囲のＳｉ酸化膜やＳｉ窒化膜、又はそれら
の積層膜からなり、典型的な厚さとしては１０ｎｍであ
る。絶縁膜６の上にはポリＳｉ膜５が形成されている。
このポリＳｉ膜５は、Ｂを１０¹⁸ｃｍ^-3以上、典型的に
は３×１０²⁰ｃｍ^-3程度添加したものであり、０．０１
〜１０μｍの範囲で、典型的には１μｍの厚さでＡ−
Ａ’方向に３０μｍの間隔を開けて形成されている。こ
の間隔は、０．５μｍ〜１ｍｍの範囲であればよい。The insulating film 6 is formed on a part of the conductive films 13 and 14. This insulating film 6 has a thickness of 1 to 1
It is made of a Si oxide film or a Si nitride film in a range of 00 nm or a laminated film thereof, and has a typical thickness of 10 nm. On the insulating film 6, a poly-Si film 5 is formed.
This poly-Si film 5 is obtained by adding B to 10 ¹⁸ cm ⁻³ or more, typically about 3 × 10 ²⁰ cm ⁻³ ,
A- with a thickness of typically 1 μm in the range of
They are formed at intervals of 30 μm in the direction A ′. This interval may be in the range of 0.5 μm to 1 mm.

【０１００】ポリＳｉ膜５の上には、厚さ０．００５〜
１０μｍの範囲で、例えば１０ｎｍの厚さのＮｉＦｅか
らなる導電膜８が形成されている。この導電膜８は、図
１１（ｂ）のように、ポリＳｉ膜５の上及び離間した２
つのポリＳｉ膜５の橋脚を跨いで中空に形成されてい
る。さらに導電膜８は、ポリＳｉ膜５の上面から１．０
μｍ下に撓んで形成されている。そして、導電膜８はＭ
ＥＭＳの中間電極となっており、中空部のＢ−Ｂ’方向
の幅は、Ａ−Ａ’方向の幅よりも短いことが、Ａ−Ａ’
方向とＢ−Ｂ’方向の両方の撓みによる二次元効果を排
し、Ａ−Ａ’方向の撓みによる単一モード動作には望ま
しい。On the poly-Si film 5, a thickness of 0.005 to
A conductive film 8 made of, for example, NiFe and having a thickness of 10 nm is formed in a range of 10 μm. As shown in FIG. 11 (b), this conductive film 8 is
The two poly-Si films 5 are formed hollow so as to straddle the pier. Further, the conductive film 8 is 1.0 nm from the upper surface of the poly-Si film 5.
It is formed to be bent down by μm. Then, the conductive film 8 is M
It is an intermediate electrode of the EMS, and the width of the hollow portion in the BB ′ direction is shorter than the width in the AA ′ direction.
It eliminates the two-dimensional effects of bending in both the BB 'direction and the BB' direction and is desirable for single mode operation due to bending in the AA 'direction.

【０１０１】導電膜８の上には、ポリＳｉ膜１２が０．
０１〜１０μｍの範囲で、典型的には１μｍの厚さでＡ
−Ａ’方向に、例えば３０μｍの間隔を開けて形成され
ている。図１１では、構造がよく判るように膜厚や長さ
については変形させて示している。さらに、ポリＳｉ膜
１２の上部には、厚さ１〜１００ｎｍの範囲のＳｉ酸化
膜又はＳｉ窒化膜からなる絶縁膜２が、典型的な厚さと
しては１０ｎｍの厚さで形成されている。この絶縁膜２
の上には、０．０１〜１０μｍの範囲で、典型的には
１．５μｍの厚さからなるＴｉ，ＴｉＮ，ＴｉＳｉ，Ｗ
Ｓｉ，ＡｌＣｕ，Ｃｕ，Ｗ又はＡｌが、導電膜１として
形成されている。この導電膜１は、中間電極となる導電
膜８に対する第２の制御電極となっている。On the conductive film 8, a poly-Si film 12 is formed to a thickness of 0.1 mm.
A in the range of 01 to 10 μm, typically 1 μm thick
They are formed at intervals of, for example, 30 μm in the −A ′ direction. In FIG. 11, the film thickness and the length are modified so that the structure can be easily understood. Further, an insulating film 2 made of a Si oxide film or a Si nitride film having a thickness in the range of 1 to 100 nm is formed on the poly Si film 12 with a typical thickness of 10 nm. This insulating film 2
On top of this, Ti, TiN, TiSi, W having a thickness in the range of 0.01 to 10 μm, typically 1.5 μm
Si, AlCu, Cu, W or Al is formed as the conductive film 1. The conductive film 1 serves as a second control electrode for the conductive film 8 serving as an intermediate electrode.

【０１０２】このような構成において、導電膜１と導電
膜８との間に、例えば１１Ｖ以上の電圧を印加し、導電
膜１３の電圧を導電膜８と等しくすることによって、導
電膜１と導電膜８との間に静電気による引力が働き、導
電膜８は１．０μｍ上方に撓んだ状態で安定となる。こ
のとき、導電膜８は導電膜１４及び導電膜１５と離れて
おり、導電膜１４と導電膜１５の間の電流は遮断され
る。一方、導電膜１３と導電膜８との間に１１Ｖ以上の
電圧を印加し、導電膜１の電圧を導電膜８と等しくする
ことによって、導電膜１３と導電膜８との間に静電気に
よる引力が働き、導電膜８は１．０μｍ下方に撓んだ状
態で安定となる。このとき、導電膜８は導電膜１４及び
導電膜１５と接触しており、導電膜１４と導電膜１５の
間に電流が流れる。In such a configuration, a voltage of, for example, 11 V or more is applied between the conductive film 1 and the conductive film 8 and the voltage of the conductive film 13 is made equal to that of the conductive film 8, so that the conductive film 1 An attractive force due to static electricity acts between the conductive film 8 and the film 8, and the conductive film 8 is stabilized in a state of being bent upward by 1.0 μm. At this time, the conductive film 8 is separated from the conductive films 14 and 15, and the current between the conductive films 14 and 15 is cut off. On the other hand, by applying a voltage of 11 V or more between the conductive film 13 and the conductive film 8 and making the voltage of the conductive film 1 equal to that of the conductive film 8, the attractive force between the conductive film 13 and the conductive film 8 due to static electricity is generated. Works, and the conductive film 8 is stabilized in a state of being bent downward by 1.0 μm. At this time, the conductive film 8 is in contact with the conductive films 14 and 15, and a current flows between the conductive films 14 and 15.

【０１０３】これにより導電膜８は、１．０μｍ下に撓
んだ状態と１．０μｍ上で撓んだ状態で安定となり、従
ってこの２つの状態を不揮発性スイッチとして用いるこ
とができる。ここで、ポリＳｉ膜１２と絶縁膜２を合わ
せた膜厚、及びポリＳｉ膜５と絶縁膜６とを合わせた膜
厚は、導電膜８の撓みの大きさ以下に形成する必要があ
る。As a result, the conductive film 8 becomes stable in a state where it is bent down by 1.0 μm and in a state where it is bent up by 1.0 μm. Therefore, these two states can be used as a nonvolatile switch. Here, the combined film thickness of the poly-Si film 12 and the insulating film 2 and the combined film thickness of the poly-Si film 5 and the insulating film 6 need to be formed to be equal to or less than the degree of bending of the conductive film 8.

【０１０４】次に、図１２から図１７を用いて、本実施
形態の製造工程を説明する。図１２から図１７までの
（ａ）は図１１（ａ）と対応する製造工程平面図であ
り、図１２から図１７までの（ｂ）（ｃ）は図１１
（ｂ）（ｃ）と同じ製造工程断面図である。Next, the manufacturing process of this embodiment will be described with reference to FIGS. (A) of FIGS. 12 to 17 is a manufacturing process plan view corresponding to FIG. 11 (a), and (b) and (c) of FIGS. 12 to 17 are FIG.
It is the same manufacturing process sectional view as (b) and (c).

【０１０５】まず、Ｓｉ基板（図示せず）上に、厚さ１
〜１００ｎｍの範囲のＳｉ酸化膜やＳｉ窒化膜、又はア
ルミニウム酸化膜からなる絶縁膜１６’を熱酸化法やＣ
ＶＤ法により形成する。その後、絶縁膜１６として、絶
縁膜１６’の上に０．０１〜１０μｍの範囲で、典型的
には１．５μｍの厚さからなるＳｉ酸化膜やＳｉ窒化膜
を形成する。次いで、レジストを全面に塗布した後にリ
ソグラフィを行い、異方性エッチングによって絶縁膜１
６を絶縁膜１６’に達するまで取り除き、導電膜１３，
１４，１５を形成するための溝を作成する。First, a silicon substrate (not shown) having a thickness of 1
The insulating film 16 'made of a silicon oxide film, a silicon nitride film, or an aluminum oxide film having a thickness of
It is formed by the VD method. Thereafter, as the insulating film 16, a Si oxide film or a Si nitride film having a thickness of typically 0.01 μm to 1.5 μm is formed on the insulating film 16 ′. Next, lithography is performed after a resist is applied to the entire surface, and the insulating film 1 is anisotropically etched.
6 is removed until it reaches the insulating film 16 '.
A groove for forming 14 and 15 is formed.

【０１０６】次いで、Ｔｉ，ＴｉＮ，ＴｉＳｉ，ＷＳ
ｉ，Ｗ，Ｃｕ又はＡｌ，ＡｌＳｉから形成された金属層
を絶縁膜１６の厚さよりも厚く堆積し、ＣＭＰ又はエッ
チバックによって、前記溝に導電膜を埋め込み形成す
る。導電膜１３，１４，１５となる金属層を堆積する際
に、単一組成の膜ではなく、例えばバリアメタルとなる
ＴｉＮやＴｉ，Ｔａ，ＴａＮ又はその積層膜を１〜７０
ｎｍ堆積し、その後にＡｌやＣｕ，Ｗ，ＡｌＳｉ，Ａｌ
ＣｕＳｉなどを堆積してもよい。これにより、図１２
（ａ）（ｂ）（ｃ）の構造が形成される。Next, Ti, TiN, TiSi, WS
A metal layer made of i, W, Cu or Al, AlSi is deposited to be thicker than the thickness of the insulating film 16, and a conductive film is buried in the groove by CMP or etch back. When depositing the metal layers to be the conductive films 13, 14, and 15, instead of a film having a single composition, for example, TiN, Ti, Ta, TaN, or a laminated film thereof serving as a barrier metal may be 1 to 70.
nm, followed by Al, Cu, W, AlSi, Al
CuSi or the like may be deposited. As a result, FIG.
The structures (a), (b) and (c) are formed.

【０１０７】次いで、Ｓｉ酸化膜やＳｉ窒化膜を厚さ１
〜１００ｎｍの範囲、典型的には、１０ｎｍの厚さＣＶ
Ｄ法で堆積し、絶縁膜６を形成する。Next, an Si oxide film or a Si nitride film is
Thickness CV in the range 100 nm, typically 10 nm
The insulating film 6 is formed by depositing by the method D.

【０１０８】次いで、例えばアモルファスＳｉを０．０
１〜１０μｍの範囲で、典型的には１μｍの厚さで堆積
する。このとき、アモルファスＳｉの導電型はｎ，ｐの
どちらでも良いが、その不純物密度は１０¹⁷ｃｍ^-3以下
となるようになっているようにし、例えば１０¹⁶ｃｍ^-3
となっていることが望ましい。この後、レジストを全面
に塗布した後にリソグラフィを行い、ボロンを例えば加
速電圧１０〜２０００ｅＶで１０¹⁴〜１０¹⁷ｃｍ^-2イオ
ン注入して、５の領域のボロン濃度を１０¹⁸〜１０²¹ｃ
ｍ^-3の範囲、典型的には１０²⁰ｃｍ^-3以上となるように
最適化する。Next, for example, 0.0
Deposit in the range of 1-10 μm, typically 1 μm. At this time, the conductivity type of the amorphous Si may be either n or p, but the impurity density thereof is set to be 10 ¹⁷ cm ⁻³ or less, for example, 10 ¹⁶ cm ^−3.
It is desirable that Thereafter, lithography is performed after a resist is applied on the entire surface, and boron is ion-implanted at 10 ¹⁴ to 10 ¹⁷ cm ⁻² at an acceleration voltage of, for example, 10 to 2000 eV, and the boron concentration in the region 5 is set to 10 ¹⁸ to 10 ²¹ c.
Optimized to be in the range of m ^-3 , typically 10 ²⁰ cm ^-3 or more.

【０１０９】このとき、５’の領域のボロン濃度は１０
¹⁷ｃｍ^-3以下となるようにする。これは、５と５’の領
域でボロンの濃度差が大きい方がエッチングの選択性を
向上させるために望ましいからである。ここで、５’の
領域は、後で基板中に空洞を形成するための犠牲膜とな
っており、後に形成する可動薄膜（導電膜）８と電極
（導電膜）１３，１４，１５との間隙となる領域となる
ようにし、５による橋脚構造を形成するため、５及び
５’の領域は絶縁膜６にまで達しているように形成す
る。At this time, the boron concentration in the region 5 ′ is 10
It should be ¹⁷ cm ^-3 or less. This is because a larger difference in boron concentration between the regions 5 and 5 'is desirable in order to improve the selectivity of etching. Here, the region 5 'serves as a sacrificial film for forming a cavity in the substrate later, and is formed between the movable thin film (conductive film) 8 and the electrodes (conductive films) 13, 14, 15 formed later. The regions 5 and 5 'are formed so as to reach the insulating film 6 in order to form a bridge pier structure by 5 so that the region becomes a gap.

【０１１０】また、図１３（ｂ）におけるＡ−Ａ’断面
の５の領域の間隔は、０．５μｍ〜１ｍｍの範囲であれ
ばよく、例えば３０μｍの間隔を開けて形成されてい
る。この後に、５の領域のイオン注入欠陥回復及び結晶
化のための５００〜９００度、１０秒〜３００分程度の
熱工程を加え、ポリＳｉ膜５を形成する。これにより、
図１３（ａ）（ｂ）（ｃ）の構造が形成される。この
後、導電膜８を堆積する下地の平坦性を向上させるため
にＣＭＰを追加してもよい。The interval between the five regions in the AA ′ section in FIG. 13B may be in the range of 0.5 μm to 1 mm, and is formed, for example, with an interval of 30 μm. Thereafter, a heat step of about 500 to 900 ° C. for about 10 seconds to 300 minutes for recovery and crystallization of ion implantation defects in the region 5 is applied to form the poly-Si film 5. This allows
The structure shown in FIGS. 13A, 13B, and 13C is formed. Thereafter, CMP may be added to improve the flatness of the base on which the conductive film 8 is deposited.

【０１１１】次いで、厚さ０．００５〜１０μｍの範囲
で、例えば１０ｎｍの厚さになるようにＮｉ組成が３０
〜４５％の範囲、例えば３８％の組成のＮｉＦｅ合金
を、蒸着法やスパッタリング方法によって堆積する。こ
のＮｉＦｅ膜は、後に導電膜８となる。この後、金属膜
表面の平坦性を向上し、膜厚を一定にするために、ＣＭ
Ｐを追加してもよい。Next, the Ni composition is adjusted to a thickness of 0.005 to 10 μm, for example, to a thickness of 10 nm.
A NiFe alloy having a composition of about 45%, for example, 38% is deposited by a vapor deposition method or a sputtering method. This NiFe film becomes the conductive film 8 later. Thereafter, in order to improve the flatness of the metal film surface and to keep the film thickness constant, CM
P may be added.

【０１１２】次いで、レジストを全面に塗布した後にリ
ソグラフィを行い、Ａｒガスを用いたイオンミリングに
よって、５又は５’の領域に達するように導電膜８をパ
ターニングする。この結果、図１４（ａ）（ｂ）（ｃ）
の形状となる。このとき、図１４の導電膜８のように、
導電膜８の下に電極１３，１４，１５が形成されていな
い部分は、電極が形成されている部分よりも幅を小さく
し、膜の質量を部分的に小さくすることによって、膜の
固有振動数を上昇させ高速動作できるようにすることが
望ましい。Next, lithography is performed after a resist is applied to the entire surface, and the conductive film 8 is patterned by ion milling using Ar gas so as to reach the region of 5 or 5 '. As a result, FIGS. 14 (a), (b), and (c)
It becomes the shape of. At this time, like the conductive film 8 in FIG.
The portion where the electrodes 13, 14, 15 are not formed under the conductive film 8 is made smaller in width than the portion where the electrodes are formed, and the mass of the film is partially reduced, so that the natural vibration of the film is reduced. It is desirable to increase the number to enable high-speed operation.

【０１１３】次いで、後にポリＳｉ膜１２となるアモル
ファスＳｉを０．０１〜１０μｍの範囲で、典型的には
１μｍの厚さで全面堆積する。このとき、アモルファス
Ｓｉの導電型はｎ，ｐ型のどちらでも良いが、その不純
物密度は１０¹⁷ｃｍ^-3以下となるようになっているよう
にし、１０¹⁶ｃｍ^-3以下となっていることが望ましい。
この後、レジストを全面に塗布した後にリソグラフィを
行い、ボロンを加速電圧１０〜２０００ｅＶ，１０¹⁴〜
１０¹⁷ｃｍ^-2イオン注入して、１２の領域のボロン濃度
を１０¹⁸〜１０²¹ｃｍの範囲、典型的には１０²⁰ｃｍ^-3
となるように最適化する。Next, amorphous Si, which will be the poly-Si film 12 later, is deposited over the entire surface in a range of 0.01 to 10 μm, typically 1 μm. At this time, the conductivity type of the amorphous Si may be either n-type or p-type, but the impurity density thereof should be 10 ¹⁷ cm ^-3 or less, and should be 10 ¹⁶ cm ^-3 or less. Is desirable.
After that, lithography is performed after applying a resist on the entire surface, and boron is accelerated at an acceleration voltage of 10 to 2000 eV and 10 ¹⁴ to 10 ¹⁴
10 ¹⁷ cm ⁻² ions are implanted to increase the boron concentration in the 12 regions in the range of 10 ¹⁸ to 10 ²¹ cm, typically 10 ²⁰ cm ^−3.
Optimize so that

【０１１４】このとき、１２’の領域のボロン濃度は１
０¹⁷ｃｍ^-3以下となるようにする。これは、１２と１
２’の領域でボロンの濃度差が大きい方がエッチングの
選択性を向上させるために望ましいからである。ここ
で、１２’の領域は、５’の領域と同様に、後で基板中
に空洞を形成するための犠牲膜となっており、後で形成
する中間電極と半導体領域９との間の間隙となる領域と
なる。そこで、１２による橋脚構造を形成するため、１
２及び１２’の領域は、５及び５’の領域まで達してい
るように形成する。At this time, the boron concentration in the region 12 'is 1
0 ¹⁷ cm ^-3 or less. This is 12 and 1
This is because a larger difference in boron concentration in the region 2 'is desirable for improving the etching selectivity. Here, similarly to the region 5 ′, the region 12 ′ is a sacrificial film for later forming a cavity in the substrate, and the gap between the intermediate electrode and the semiconductor region 9 to be formed later is formed. Area. Therefore, to form a bridge pier structure by 12, 1
The regions 2 and 12 'are formed so as to reach the regions 5 and 5'.

【０１１５】また、図１５（ｂ）におけるＡ−Ａ’断面
のポリＳｉ膜１２の間隔は０．５μｍ〜１ｍｍの範囲で
あればよく、例えば３０μｍの間隔を開けて形成されて
おり、Ａ−Ａ’方向でポリＳｉ膜５の間隔と等しいこと
が、導電膜８が対称な応力分布を得るようにするために
は望ましい。これにより、図１５（ａ）（ｂ）（ｃ）の
構造が形成される。なお、膜１２は必ずしもポリＳｉに
する必要はなく、アモルファスＳｉの状態であってもよ
い。The interval between the poly-Si films 12 in the AA ′ section in FIG. 15B may be in the range of 0.5 μm to 1 mm, and is formed, for example, with an interval of 30 μm. It is desirable that the interval between the poly-Si films 5 in the direction A 'is equal to obtain a symmetrical stress distribution in the conductive film 8. Thus, the structures shown in FIGS. 15A, 15B, and 15C are formed. Note that the film 12 does not necessarily need to be made of poly-Si, and may be in a state of amorphous Si.

【０１１６】次いで、Ｓｉ酸化膜やＳｉ窒化膜、或いは
アルミナ酸化膜からなる絶縁膜２を厚さ１〜１００ｎｍ
の範囲で、典型的には１０ｎｍの厚さで全面堆積する。Next, an insulating film 2 made of a Si oxide film, a Si nitride film or an alumina oxide film is formed to a thickness of 1 to 100 nm.
, Typically over the entire surface with a thickness of 10 nm.

【０１１７】次いで、０．０１〜１０μｍの範囲で、典
型的には１．５μｍの厚さからなるＳｉ酸化膜やＳｉ窒
化膜からなる絶縁膜１６”を全面堆積する。続いて、レ
ジストを全面に塗布した後にリソグラフィを行い、異方
性エッチングによって絶縁膜１６”を絶縁膜２に達する
まで取り除き、導電膜１を形成するための溝を作成す
る。さらに、Ｔｉ，ＴｉＮ，ＴｉＳｉ，ＷＳｉ，Ｗ，Ｃ
ｕ又はＡｌ、ＡｌＳｉから形成された導電体層を、絶縁
膜１６”の厚さより多く堆積し、ＣＭＰ又はエッチバッ
クによって、前記溝に導電膜１を埋め込み形成する。こ
の導電膜１としては、単一組成の膜ではなく、バリアメ
タルとなるＴｉＮやＴｉ，Ｔａ，ＴａＮ又はその積層膜
を１〜７０ｎｍ堆積して、その後にＡｌ，やＣｕ，Ｗ，
ＡｌＳｉ，ＡｌＣｕＳｉなどを堆積してもよい。Then, an insulating film 16 ″ made of a Si oxide film or a Si nitride film having a thickness of typically 0.01 to 10 μm and typically 1.5 μm is deposited on the entire surface. After the application, lithography is performed, the insulating film 16 ″ is removed by anisotropic etching until the insulating film 2 reaches the insulating film 2, and a groove for forming the conductive film 1 is formed. Further, Ti, TiN, TiSi, WSi, W, C
A conductive layer made of u, Al, or AlSi is deposited more than the thickness of the insulating film 16 ″, and the conductive film 1 is buried in the groove by CMP or etch back. Instead of a film of one composition, a barrier metal TiN, Ti, Ta, TaN or a laminated film thereof is deposited in a thickness of 1 to 70 nm, and thereafter, Al, Cu, W,
AlSi, AlCuSi or the like may be deposited.

【０１１８】さらに、絶縁膜１６”及び絶縁膜２をパタ
ーニングした後エッチングで取り除き、ポリＳｉ膜の１
２’の領域に達するように開口する。この開口位置は、
図１６（ａ）に示すように、１２’の領域に連結した領
域に開口すればよい。この開口位置をスイッチ中間電極
となる導電膜８から離すことが、後のウェハのダイシン
グ工程によるダストが１２’及び５’の領域に形成され
た空洞に入り込み誤動作するのを防ぐことができ望まし
い。これにより、図１６（ａ）（ｂ）（ｃ）の構造が形
成される。Further, after the insulating film 16 ″ and the insulating film 2 are patterned, they are removed by etching, and the
Open to reach the region 2 '. This opening position is
As shown in FIG. 16A, an opening may be provided in a region connected to the region 12 '. It is desirable to keep this opening position away from the conductive film 8 serving as the switch intermediate electrode, because it is possible to prevent dust due to the later wafer dicing process from entering the cavities formed in the regions 12 'and 5' and causing malfunction. Thus, the structure shown in FIGS. 16A, 16B and 16C is formed.

【０１１９】次いで、ＣＦ₄ とＯ₂ を混合したガスプラ
ズマにより、１２’及び５’の領域を取り除く。このと
き、ボロンを高濃度に添加した部分、即ち１２と５の領
域はエッチング速度が１２’と５’の領域よりも非常に
遅くなるため、１２と５の領域を選択的に残すことがで
き、図１１のように、半導体配線層中に埋め込まれた中
空領域を形成することができる。これにより、図１７
（ａ）（ｂ）（ｃ）の構造が形成される。Next, regions 12 'and 5' are removed by gas plasma in which CF ₄ and O ₂ are mixed. At this time, the portions where boron is added at a high concentration, that is, the regions 12 and 5 have etching rates much lower than those of the regions 12 'and 5', so that the regions 12 and 5 can be selectively left. As shown in FIG. 11, a hollow region embedded in a semiconductor wiring layer can be formed. As a result, FIG.
The structures (a), (b) and (c) are formed.

【０１２０】さらに、無水弗酸ガスや弗酸蒸気により、
導電膜１４，１５上に形成された絶縁膜６をエッチング
し取り除き、導電膜１４及び導電膜１５が導電膜８と電
気的に接続されるようにする。Further, with hydrofluoric acid gas or hydrofluoric acid vapor,
The insulating film 6 formed on the conductive films 14 and 15 is removed by etching, so that the conductive films 14 and 15 are electrically connected to the conductive film 8.

【０１２１】このような作成法では、可動薄膜となる導
電膜８を形成するのにウェットエッチングを用いていな
いため、ウェットエッチングの溶媒の乾燥時に、導電膜
８と絶縁膜２、又は導電膜８と絶縁膜６とが付着して固
着してしまう現象を防ぐことができる。さらに、ウェッ
トエッチングのエッチャントよりも混入した不純物を取
り除きやすいエッチング工程なので、プロセス中の汚染
も少なくすることができる。このようにして、図１１の
形状が完成される。In such a manufacturing method, since the wet etching is not used to form the conductive film 8 serving as the movable thin film, the conductive film 8 and the insulating film 2 or the conductive film 8 are not dried when the solvent for the wet etching is dried. And the insulating film 6 can be prevented from being adhered and fixed. Further, since the etching step is easier to remove impurities mixed in than the wet etching etchant, contamination during the process can be reduced. Thus, the shape of FIG. 11 is completed.

【０１２２】本実施形態では、導電膜８として単一の膜
を用いているために、より膜内の膜厚均一性を向上させ
ることができ、応力や弾性係数のプロセスばらつきによ
る不均一性を小さくすることができる。また、プロセス
を簡略化することができる。さらに本実施形態では、下
部電極として半導体の拡散層を用いず、金属配線層に形
成されているので、下地となる半導体基板上に、例えば
トランジスタからなる半導体集積回路を形成し、配線層
の中にＭＥＭＳを埋め込み形成し、これらを積層構造と
することによって高集積化を図ることができる。In the present embodiment, since a single film is used as the conductive film 8, the film thickness uniformity in the film can be further improved, and the non-uniformity due to process variations in stress and elastic coefficient can be reduced. Can be smaller. Further, the process can be simplified. Further, in the present embodiment, since the lower electrode is formed on the metal wiring layer without using the semiconductor diffusion layer, a semiconductor integrated circuit including, for example, a transistor is formed on a semiconductor substrate serving as a base, and By embedding MEMS into the semiconductor device and forming a stacked structure, high integration can be achieved.

【０１２３】また、導電膜８が上に撓んだ安定状態の場
合、導電膜８と導電膜１３との間隔は、導電膜８と導電
膜１４の間隔や、導電膜８と導電膜１５との間隔よりも
小さくなる。導電膜８と導電膜１３との電極の電位差を
Ｖとし、電極間の距離をｄとして、平行平板近似を用い
ると、２つの電極に加わる静電気力は（Ｖ／ｄ）² に比
例する。よって、導電膜８が上に撓んだ安定状態の場
合、導電膜１４及び導電膜１５と導電膜８との距離は、
導電膜１３と導電膜８との距離よりも大きいため、導電
膜１３に加える電圧よりも高い電圧を、導電膜１４及び
導電膜１５に加えても誤動作を防止することができ、ス
イッチ素子として電圧利得を得ることができる。When the conductive film 8 is in a stable state in which the conductive film 8 is bent upward, the distance between the conductive film 8 and the conductive film 13 and the distance between the conductive film 8 and the conductive film 14 and the distance between the conductive film 8 and the conductive film 15 are different. Is smaller than the interval. When the potential difference between the electrodes of the conductive film 8 and the conductive film 13 is V and the distance between the electrodes is d, and the parallel plate approximation is used, the electrostatic force applied to the two electrodes is proportional to (V / d) ² . Therefore, when the conductive film 8 is in a stable state in which the conductive film 8 is bent upward, the distance between the conductive film 8 and the conductive film 14 and the conductive film 15 is
Since the distance is larger than the distance between the conductive film 13 and the conductive film 8, malfunction can be prevented even when a voltage higher than the voltage applied to the conductive film 13 is applied to the conductive films 14 and 15. Gain can be obtained.

【０１２４】次に、図１８に本実施形態の変形例１を示
す。本変形例では、第２の実施形態で形成した中間電極
（導電膜８）が変位できる中空部分を形成する方法及び
その構造が異なる。図１８において、（ａ）は上面図
を、（ｂ）は（ａ）のＡ−Ａ’方向断面図を、（ｃ）は
（ａ）のＢ−Ｂ’方向断面図を、（ｄ）は（ａ）のＣ−
Ｃ’方向断面図を示している。なお、図１１と同一の部
分には同一符号を付して、その詳しい説明は省略する。Next, FIG. 18 shows a first modification of the present embodiment. In this modification, the method of forming a hollow portion in which the intermediate electrode (conductive film 8) formed in the second embodiment can be displaced and its structure are different. In FIG. 18, (a) is a top view, (b) is a cross-sectional view in the AA ′ direction of (a), (c) is a cross-sectional view in the BB ′ direction of (a), and (d) is a cross-sectional view. (A) C-
It shows a cross-sectional view in the direction C '. The same parts as those in FIG. 11 are denoted by the same reference numerals, and detailed description thereof will be omitted.

【０１２５】本変形例では、第２の実施形態と比較し
て、ボロン添加Ｓｉで形成されたポリＳｉ膜５及び１２
の代わりに、Ｓｉ酸化膜で与えられる絶縁膜２５，２２
をそれぞれ形成した点が異なっている。このような構造
をとることにより、第２の実施形態に比べて、絶縁膜６
及び膜２を薄膜化しても、導電膜８と上下の電極１又は
１３との電気的分離を良好に保つことができる。In the present modification, the poly-Si films 5 and 12 formed of boron-added Si are different from those of the second embodiment.
Instead of insulating films 25 and 22 provided by Si oxide films
Are different from each other. With such a structure, compared to the second embodiment, the insulating film 6
Even if the film 2 is made thinner, the electrical separation between the conductive film 8 and the upper or lower electrode 1 or 13 can be kept good.

【０１２６】次に、図１９から図２１を用いて、本変形
例の製造工程を説明する。図１９から図２１までの
（ａ）図は、図１８（ａ）に対応する製造工程平面図で
あり、（ｂ）（ｃ）は、図１８（ｂ）（ｃ）に対応する
製造工程断面図である。本構造の製造方法は、ほぼ第２
の実施形態と同一であるが、膜２５，２２の形成方法及
び中間電極の中空部分を形成する方法が異なる。Next, the manufacturing process of the present modification will be described with reference to FIGS. FIGS. 19A to 21A are manufacturing process plan views corresponding to FIG. 18A, and FIGS. 19B to 19C are manufacturing process cross sections corresponding to FIGS. 18B and 18C. FIG. The manufacturing method of this structure is almost the second.
However, the method for forming the films 25 and 22 and the method for forming the hollow portion of the intermediate electrode are different.

【０１２７】下部配線層である導電膜１３，１４，１５
を形成するまでは、図１２（ａ）（ｂ）（ｃ）までと同
じ製造工程である。次いで、Ｓｉ窒化膜を厚さ１〜１０
０ｎｍの範囲、典型的には１０ｎｍの厚さＣＶＤ法で堆
積し、絶縁膜６を形成する。次いで、不純物を意図的に
ドープしていないＳｉ酸化膜を０．０１〜１０μｍの範
囲で、典型的には１μｍの厚さで、ＡＰＣＶＤ，ＬＰＣ
ＶＤ又はＨＤＰ−ＣＶＤ法によって堆積し、絶縁膜２５
を形成する。The conductive films 13, 14, and 15 serving as the lower wiring layers
The steps up to the formation are the same as those shown in FIGS. Next, the Si nitride film is formed to a thickness of 1 to 10
An insulating film 6 is formed by a CVD method having a thickness of 0 nm, typically 10 nm. Next, a Si oxide film not intentionally doped with an impurity is formed in a thickness of 0.01 to 10 μm, typically 1 μm, by APCVD or LPC.
An insulating film 25 deposited by VD or HDP-CVD
To form

【０１２８】次いで、レジストを全面に塗布した後にリ
ソグラフィを行い、異方性エッチングによって絶縁膜２
５を絶縁膜６に達するまで取り除き絶縁膜２５’を形成
するための溝を作成する。その後、ＰＳＧ又はＢＰＳＧ
から形成された絶縁膜２５’を、絶縁膜２５の厚さより
多く堆積し、ＣＭＰ又はエッチバックによって、前記溝
に絶縁膜２５’を埋め込み形成する。このようにして図
１９（ａ）（ｂ）（ｃ）の形状が形成される。なお、図
１９において、点線は絶縁膜２５と２５’との境界を示
している。Next, lithography is performed after a resist is applied to the entire surface, and the insulating film 2 is anisotropically etched.
5 is removed until it reaches the insulating film 6, and a groove for forming the insulating film 25 'is formed. Then PSG or BPSG
Is deposited more than the thickness of the insulating film 25, and the trench is filled with the insulating film 25 'by CMP or etch back. Thus, the shapes shown in FIGS. 19A, 19B and 19C are formed. In FIG. 19, a dotted line indicates a boundary between the insulating films 25 and 25 '.

【０１２９】次いで、中間電極となる導電膜８を形成す
るが、この形成法は、ＮｉＦｅを用いた第２の実施形態
の図１３から図１４までの説明と同様なので省略する。
さらに、不純物を意図的にドープしていないＳｉ酸化膜
を、０．０１〜１０μｍの範囲で、典型的には１μｍの
厚さで、例えばＡＰＣＶＤ、ＬＰＣＶＤ又はＨＤＰ−Ｃ
ＶＤ法によって全面堆積し、絶縁膜２２を形成する。Next, a conductive film 8 serving as an intermediate electrode is formed. The method of forming the conductive film 8 is the same as that described with reference to FIGS.
Further, a Si oxide film not intentionally doped with an impurity is formed in a thickness of 0.01 to 10 μm, typically 1 μm, for example, by APCVD, LPCVD or HDP-C.
The entire surface is deposited by a VD method to form an insulating film 22.

【０１３０】次いで、レジストを全面に塗布した後にリ
ソグラフィを行い、異方性エッチングによって絶縁膜２
２を、導電膜８，絶縁膜２５又は絶縁膜２５’に達する
まで取り除き、絶縁膜２２’を形成するための溝を作成
する。その後、ＰＳＧ又はＢＰＳＧから形成された絶縁
膜２２’を絶縁膜２２の厚さより多く堆積し、ＣＭＰ又
はエッチバックによって、前記溝に絶縁膜を埋め込み形
成する。そして、例えばＳｉ窒化膜からなる絶縁膜２を
厚さ１〜１００ｎｍの範囲で、例えば典型的には２０ｎ
ｍの厚さで全面堆積する。Next, lithography is performed after a resist is applied to the entire surface, and the insulating film 2 is anisotropically etched.
2 is removed until it reaches the conductive film 8, the insulating film 25, or the insulating film 25 'to form a groove for forming the insulating film 22'. After that, an insulating film 22 ′ made of PSG or BPSG is deposited more than the thickness of the insulating film 22, and an insulating film is buried in the trench by CMP or etch back. Then, the insulating film 2 made of, for example, an Si nitride film is formed in a thickness range of 1 to 100 nm, for example, typically 20 nm.
m is deposited over the entire surface.

【０１３１】次いで、０．０１〜１０μｍの範囲で、典
型的には１．５μｍの厚さからなるＳｉ酸化膜やＳｉ窒
化膜からなる絶縁膜１６”を全面堆積する。さらに、レ
ジストを全面に塗布した後にリソグラフィを行い、異方
性エッチングによって絶縁膜１６”を絶縁膜２に達する
まで取り除き、導電膜１を形成するための溝を作成す
る。さらに、例えばＴｉ，ＴｉＮ，ＴｉＳｉ，ＷＳｉ，
Ｗ，Ｃｕ又はＡｌ，ＡｌＳｉから形成された導電体層を
絶縁膜１６”の厚さより多く堆積し、ＣＭＰ又はエッチ
バックによって、前記溝に導電膜１を埋め込み形成す
る。導電膜１としては、単一組成の膜ではなく、バリア
メタルとなるＴｉＮやＴｉ，Ｔａ，ＴａＮ又はその積層
膜を１〜７０ｎｍ堆積して、その後に、Ａｌ，やＣｕ，
Ｗ，ＡｌＳｉ，ＡｌＣｕＳｉなどを堆積してもよい。Next, an insulating film 16 ″ made of a Si oxide film or a Si nitride film having a thickness of typically 0.01 μm and a thickness of 1.5 μm is deposited on the entire surface. After the application, lithography is performed, the insulating film 16 ″ is removed by anisotropic etching until the insulating film 2 reaches the insulating film 2, and a groove for forming the conductive film 1 is formed. Further, for example, Ti, TiN, TiSi, WSi,
A conductor layer made of W, Cu or Al, AlSi is deposited to a thickness larger than the thickness of the insulating film 16 ″, and the trench is filled with the conductive film 1 by CMP or etch-back. Instead of a film of one composition, a TiN or Ti, Ta, TaN or a laminated film thereof serving as a barrier metal is deposited in a thickness of 1 to 70 nm, and thereafter, Al, Cu,
W, AlSi, AlCuSi or the like may be deposited.

【０１３２】次いで、絶縁膜１６”及び絶縁膜２をパタ
ーニングした後エッチングで取り除き絶縁膜２２’に達
するように開口する。この開口位置は、図２０（ａ）に
示すように、スイッチ部分と絶縁膜２２’とが連結した
領域に開口すればよい。この開口位置をスイッチ中間電
極８から離すことが、後のウェハのダイシング工程によ
るダストが２２’及び２５’の領域に形成された空洞に
入り込み誤動作するのを防ぐことができ望ましい。これ
により、図２０（ａ）（ｂ）（ｃ）の構造が形成され
る。Next, after the insulating film 16 ″ and the insulating film 2 are patterned, they are removed by etching, and an opening is formed to reach the insulating film 22 ′. As shown in FIG. An opening may be formed in a region where the film 22 'is connected to the switching intermediate electrode 8. If the opening position is separated from the switch intermediate electrode 8, dust generated by a later wafer dicing process may enter the cavities formed in the regions 22' and 25 '. This is preferable because malfunction can be prevented, thereby forming the structures shown in FIGS.

【０１３３】次いで、窒素で希釈した無水ふっ酸ガスに
よって、膜２２’部分及び２５’部分を選択的に取り除
く。このとき、無水ふっ酸ガスの濃度を０．１〜０．５
％体積濃度の範囲とし、Ｈ₂ Ｏ濃度を１０ｐｐｍ以下に
保つことにより、絶縁膜２２及び２５部分のＣＶＤ熱酸
化膜部分は殆どエッチングされずに、絶縁膜２２’部分
及び２５’部分のＰＳＧ部分のエッチングを選択的に行
うことができる。これにより、選択的に絶縁膜２２及び
２５部分のＣＶＤ熱酸化膜部分を残すことができ、図２
１のように、絶縁体膜中に埋め込まれた中空領域を形成
することができる。これにより、図２１（ａ）（ｂ）
（ｃ）の構造が形成される。この無水ふっ酸ガスは、例
えばふっ酸蒸気で置き換えてもよい。Next, portions of the films 22 'and 25' are selectively removed by anhydrous hydrofluoric acid gas diluted with nitrogen. At this time, the concentration of the anhydrous hydrofluoric acid gas is 0.1 to 0.5.
% By volume and keeping the H ₂ O concentration at 10 ppm or less, the CVD thermal oxide film portions of the insulating films 22 and 25 are hardly etched, and the PSG portions of the insulating films 22 ′ and 25 ′ are not etched. Can be selectively performed. As a result, the CVD thermal oxide film portions of the insulating films 22 and 25 can be selectively left.
As in 1, a hollow region embedded in the insulator film can be formed. Thereby, FIGS. 21 (a) and 21 (b)
The structure of (c) is formed. This hydrofluoric acid gas may be replaced by, for example, hydrofluoric acid vapor.

【０１３４】次いで、ＣＦ₄ とＯ₂ さらにＮ₂ を加えた
ガスプラズマにより、導電膜１４，１５上に形成された
Ｓｉ窒化膜で形成された絶縁膜６をエッチングし取り除
き、導電膜１４及び導電膜１５が導電膜８と電気的に接
続されるようにする。Next, the insulating film 6 formed of the Si nitride film formed on the conductive films 14 and 15 is removed by etching with gas plasma containing CF ₄ , O ₂ and N ₂ , and the conductive film 14 and the conductive film 14 are removed. The film 15 is electrically connected to the conductive film 8.

【０１３５】このような作成法では、中間電極８を形成
するのにウェットエッチングを用いていないため、ウェ
ットエッチングの溶媒の乾燥時に、中間電極８と絶縁膜
２、又は中間電極８と絶縁膜６とが付着して固着してし
まう現象を防ぐことができる。さらに、ウェットエッチ
ングのエッチャントよりも含有不純物を取り除きやすい
ガスを用いたエッチング工程なので、プロセス中の汚染
も少なくすることができる。このようにして、図１８の
形状が完成される。In such a manufacturing method, since the intermediate electrode 8 is not formed by wet etching, the intermediate electrode 8 and the insulating film 2 or the intermediate electrode 8 and the insulating film Can be prevented from adhering and sticking. Further, since the etching step uses a gas that is easier to remove contained impurities than an etchant for wet etching, contamination during the process can be reduced. Thus, the shape of FIG. 18 is completed.

【０１３６】本変形例で、絶縁膜２２’及び２５’をＰ
ＳＧではなく、例えばＨＳＱで置き換えても良く、選択
エッチングは行われる。さらに、絶縁膜２２’及び２
５’をＣに置き換え、膜２を酸素を透過する絶縁膜、例
えばスパッタで形成したＳｉ酸化膜で置き換えても良
い。ここで、２２’及び２５’の部分に空洞を形成する
工程は、３００〜４５０℃でＯ₂ 雰囲気でＣを酸化する
ことによってＣＯ₂ として燃焼させ空洞を残すプロセス
と置き換えればよい。さらに、絶縁膜２２’及び２５’
をＡｌに置き換え、硫酸と過酸化水素水の混合液やＳｉ
Ｃｌ₄ ガスプラズマを用いてＡｌのみ選択エッチングし
てもよい。In this modification, the insulating films 22 'and 25' are
Instead of SG, for example, HSQ may be substituted, and selective etching is performed. Furthermore, the insulating films 22 'and 2
5 ′ may be replaced by C, and the film 2 may be replaced by an oxygen-permeable insulating film, for example, a Si oxide film formed by sputtering. Here, the step of forming a cavity portion 22 'and 25' may be replaced with the process of leaving the cavity is burned as CO ₂ by oxidizing a C in O ₂ atmosphere at 300 to 450 ° C.. Further, the insulating films 22 'and 25'
To Al, and a mixture of sulfuric acid and hydrogen peroxide solution or Si
Only Al may be selectively etched using Cl ₄ gas plasma.

【０１３７】次に、図２２に本実施形態の変形例２を示
す。本変形例２では、第２の実施形態の変形例１に加
え、導電膜８に常に電位を与える手段を提供している。
図２２（ａ）は図１８（ｄ）に対応する断面を示した図
で、図２２（ｂ）は下部電極１３，１４，１５，１７の
平面パターンを示した図、図２２（ｃ）は中間電極８及
び８’の平面パターンを示した図、図２２（ｄ）は上部
電極１及び１８の平面パターンを示した図である。Next, FIG. 22 shows a second modification of the present embodiment. In the second modification, in addition to the first modification of the second embodiment, a means for constantly applying a potential to the conductive film 8 is provided.
FIG. 22A is a diagram showing a cross section corresponding to FIG. 18D, FIG. 22B is a diagram showing a plane pattern of the lower electrodes 13, 14, 15, and 17, and FIG. FIG. 22D is a diagram showing a plane pattern of the intermediate electrodes 8 and 8 ′, and FIG. 22D is a diagram showing a plane pattern of the upper electrodes 1 and 18.

【０１３８】右側の構造２１は、電極１３と同一層に形
成された下部電極１７、又は電極１と同一層に形成され
た上部電極１８からなり、これら電極１７又は１８のど
ちらかに、中間電極８が上又は下に撓んで接した構造と
なっている。ここで、右側の中空領域における中間電極
８の長さは、中間電極８が撓んで電極１７と電極１８に
接触するだけ十分長く、第２の実施形態での中間電極８
の中空領域の長さ、例えば３０μｍよりも長いとする。The structure 21 on the right side includes the lower electrode 17 formed on the same layer as the electrode 13 or the upper electrode 18 formed on the same layer as the electrode 1. 8 is configured to bend upward or downward to contact. Here, the length of the intermediate electrode 8 in the hollow area on the right side is long enough to allow the intermediate electrode 8 to bend and contact the electrodes 17 and 18, and the intermediate electrode 8 in the second embodiment
, For example, is longer than 30 μm.

【０１３９】このように形成すれば、中間電極８は、電
極１７又は電極１８に必ず接するため、電極１７と電極
１８に同電位Ｖを与えれば、電極８の電位はＶとなり、
導電膜８を予め導電膜１３上に形成しなくても、配線層
１７又は配線層１８を通じて電位を与えることができ
る。With this structure, the intermediate electrode 8 always contacts the electrode 17 or the electrode 18. Therefore, if the same potential V is applied to the electrode 17 and the electrode 18, the potential of the electrode 8 becomes V.
The potential can be applied through the wiring layer 17 or the wiring layer 18 without forming the conductive film 8 on the conductive film 13 in advance.

【０１４０】また、右側の構造２１と左側の構造２３の
製造工程は第２の実施形態で示した製造工程で、上部電
極及び下部電極のパターンを変更するだけで同時に形成
され、工程増加もない。さらに、中間電極８を膜１３上
と膜１３と高さが異なる膜２５上の両方に形成する従来
方法に比べ、膜８を形成する時の下地段差を抑えること
ができ、膜８以降を加工する場合のリソグラフィの焦点
深度余裕やエッチング余裕を向上させることができる。
よって、より微細な膜８のパターンを形成することがで
き、膜８の段差による応力発生の影響や段差部で膜８の
結晶粒界変化によるばらつきも小さくすることができ
る。The manufacturing process of the right side structure 21 and the left side structure 23 is the same as the manufacturing process shown in the second embodiment except that the patterns of the upper electrode and the lower electrode are changed at the same time, and there is no increase in the number of steps. . Further, compared with the conventional method in which the intermediate electrode 8 is formed on both the film 13 and the film 25 having a height different from that of the film 13, it is possible to reduce the step of the base when the film 8 is formed, and to process the film 8 and thereafter. In this case, it is possible to improve the margin of depth of lithography and the margin of etching in lithography.
Therefore, a finer pattern of the film 8 can be formed, and the influence of stress generation due to the step of the film 8 and the variation due to the change of the crystal grain boundary of the film 8 at the step can be reduced.

【０１４１】また、スイッチング電圧を下げ固有周波数
を上昇させるため、導電膜８を薄膜化した場合でも、導
電膜８の長さを短くし接続する上部電極又は下部電極の
長さを長くすることにより、中間電極に対する配線抵抗
を小さくすることができる。これは、例えば上部電極及
び下部電極の厚さを厚く保ち低抵抗の材料を用い、導電
膜８で形成した配線層よりも十分低抵抗の配線層１８，
１７を配線層として用いることで、スイッチング遅延を
小さく保つことができる。この中間電極の構造を除け
ば、他の構造は第２の実施形態の第一の変形例と同一な
ので省略する。また、中間膜の形成方法は、第１の実施
形態の図５から図６までの形成法を用いればよい。Further, in order to lower the switching voltage and raise the natural frequency, even when the conductive film 8 is thinned, it is possible to shorten the conductive film 8 and increase the length of the upper electrode or the lower electrode to be connected. In addition, the wiring resistance to the intermediate electrode can be reduced. This is because, for example, the upper electrode and the lower electrode are made thicker and made of a material having a low resistance, and the wiring layer 18 having a sufficiently lower resistance than the wiring layer formed of the conductive film 8 is used.
By using 17 as the wiring layer, the switching delay can be kept small. Except for the structure of the intermediate electrode, other structures are the same as those of the first modified example of the second embodiment, and will not be described. Further, as the method of forming the intermediate film, the method of forming the intermediate film shown in FIGS. 5 and 6 of the first embodiment may be used.

【０１４２】このような構造をとることにより、導電膜
１４及び導電膜１５の電圧を、導電膜８の電圧と独立に
設定することができる。そこで、導電膜１４及び１５を
電気的に制御電極から分離することができ、より、導電
膜８’と膜８との間の寄生容量や、膜１４や膜１５と膜
８とのクロストークを減少させることができる。With such a structure, the voltages of the conductive films 14 and 15 can be set independently of the voltage of the conductive film 8. Therefore, the conductive films 14 and 15 can be electrically separated from the control electrode, and the parasitic capacitance between the conductive film 8 ′ and the film 8 and the crosstalk between the films 14 and 15 and the film 8 can be reduced. Can be reduced.

【０１４３】さらに、本変形例２で出力電極が複数とな
る場合を、図２３（ａ）（ｂ）（ｃ）に示す。図２３
（ａ）は図２２（ａ）に対応する断面を示した図で、図
２３（ｂ）は下部電極１３，１４，１５，１４’，１
５’，１７の平面パターンを示した図、図２２（ｃ）は
中間電極８及び８’及び絶縁膜１０の平面パターンを示
した図である。FIGS. 23A, 23B, and 23C show a case where a plurality of output electrodes are provided in the second modification. FIG.
(A) is a view showing a cross section corresponding to FIG. 22 (a), and FIG. 23 (b) is a lower electrode 13, 14, 15, 14 ', 1
FIG. 22C is a diagram showing a plane pattern of 5 ′, 17 and FIG. 22C is a diagram showing a plane pattern of the intermediate electrodes 8 and 8 ′ and the insulating film 10.

【０１４４】ここで、導電膜１４及び導電膜１５は、導
電膜８’が下に撓んだ状態で安定な場合、導電膜８’を
介して電気的に接続される。さらに、導電膜１４’及び
導電膜１５’は、導電膜８’が下に撓んだ状態で安定な
場合、導電膜８’を介して電気的に接続される。これら
電極１４’及び１５’と電極１４及び１５とは、それぞ
れ電気的に分離されて形成され、それぞれ独立の電位を
与えることができる。Here, the conductive films 14 and 15 are electrically connected via the conductive film 8 'when the conductive film 8' is stable with the conductive film 8 'bent downward. Furthermore, the conductive film 14 'and the conductive film 15' are electrically connected via the conductive film 8 'when the conductive film 8' is stable in a state where the conductive film 8 'is bent downward. The electrodes 14 ′ and 15 ′ and the electrodes 14 and 15 are formed so as to be electrically separated from each other, and can give independent potentials.

【０１４５】そして、図２３（ａ）のような構成を取る
ことにより、一入力多出力のスイッチ回路素子を形成す
ることができ、一入力一出力のスイッチ素子を複数個用
いて同等の回路を形成した場合よりも高密度化すること
ができる。By adopting the configuration as shown in FIG. 23A, a one-input / multi-output switch circuit element can be formed, and an equivalent circuit can be formed by using a plurality of one-input / one-output switch elements. The density can be increased as compared with the case of forming.

【０１４６】（第３の実施形態）図２４は、本発明の第
３の実施形態構造を示す図である。本実施形態は、基本
的には第２の実施形態と同じあるが、導電膜（中間電
極）８が上部電極と下部電極の２つを選択するスイッチ
構造となる点が異なっている。また、本実施形態では、
Ｓｉ集積回路上に積層してＭＥＭＳ回路を形成した例を
示している。図２４（ａ）は図１８（ｄ）に対応する断
面を示した図で、図２４（ｂ）は導電膜（上部電極）１
８，１，２４，２６’の平面パターンを示した図、図２
４（ｃ）は中間電極８及び８’の平面パターンを示した
図、図２４（ｄ）は導電膜（下部電極）１７，１３，１
４，２６の平面パターンを示した図である。なお、図１
１及び図２２、２３と同一の部分には、同一符号をつけ
て詳しい説明は省略する。(Third Embodiment) FIG. 24 is a view showing the structure of a third embodiment of the present invention. This embodiment is basically the same as the second embodiment, except that the conductive film (intermediate electrode) 8 has a switch structure for selecting the upper electrode and the lower electrode. In the present embodiment,
An example is shown in which a MEMS circuit is formed by stacking on a Si integrated circuit. FIG. 24A shows a cross section corresponding to FIG. 18D, and FIG. 24B shows a conductive film (upper electrode) 1.
FIG. 2 shows a plane pattern of 8, 1, 24, 26 ′, FIG.
FIG. 4C shows a plane pattern of the intermediate electrodes 8 and 8 ′, and FIG. 24D shows conductive films (lower electrodes) 17, 13, and 1.
It is the figure which showed the plane pattern of 4,26. FIG.
1 and the same parts as those in FIGS. 22 and 23 are denoted by the same reference numerals, and detailed description is omitted.

【０１４７】図２４において、絶縁膜１６’より上部に
ＭＥＭＳ構造が形成され、絶縁膜１６’より下側に、例
えばｎ型ＭＩＳＦＥＴ又はＰ型ＭＩＳＦＥＴが形成され
ている。Ｓｉ基板上に形成されたｐ型ウェル３０及びｎ
型ウェル３０’の上部に、Ｓｉ酸化膜やＳｉ窒化膜，タ
ンタル酸化膜，チタン酸化膜，又はＳＴＯ膜からなるゲ
ート絶縁膜２８を介して、Ｂ又はＰ，Ａｓ不純物を添加
したポリＳｉからなるゲート電極２７が形成されてい
る。In FIG. 24, a MEMS structure is formed above the insulating film 16 ', and, for example, an n-type MISFET or a P-type MISFET is formed below the insulating film 16'. P-type well 30 and n formed on Si substrate
It is made of poly-Si doped with B, P, or As impurities via a gate insulating film 28 made of a Si oxide film, a Si nitride film, a tantalum oxide film, a titanium oxide film, or an STO film on the upper part of the mold well 30 '. A gate electrode 27 is formed.

【０１４８】ｎ型ＭＩＳＦＥＴについては、ゲート電極
の両側には、ｐ型ウェル３０と逆の導電性を有するソー
ス・ドレイン層２９がリン，又はＡｓをイオン注入して
形成されている。ｐ型ＭＩＳＦＥＴについては、ゲート
電極の両側には、ｎ型ウェル３０’と逆の導電性を有す
るソース・ドレイン層２９’がボロン又はＢＦ₂ をイオ
ン注入して形成されている。また、ゲート電極２７の両
側には、ゲート電極とソースドレイン電極の電気的分離
を保つために、Ｓｉ酸化膜やＳｉ窒化膜からなる絶縁膜
３２が形成されている。さらに、ｐ型ウェル３０とｎ型
ウェル３０’との間には、例えばＳｉ酸化膜からなる素
子分離絶縁体層３１が形成されている。In the n-type MISFET, source / drain layers 29 having conductivity opposite to that of the p-type well 30 are formed on both sides of the gate electrode by ion-implanting phosphorus or As. The p-type MISFET, on both sides of the gate electrode, 'the source-drain layer 29 having a reverse conductivity' n-type well 30 is a boron or BF ₂ is formed by ion implantation. In addition, on both sides of the gate electrode 27, an insulating film 32 made of a Si oxide film or a Si nitride film is formed in order to maintain electrical isolation between the gate electrode and the source / drain electrode. Further, an element isolation insulator layer 31 made of, for example, a Si oxide film is formed between the p-type well 30 and the n-type well 30 '.

【０１４９】図２４において、Ｓｉ基板に、例えばｎ型
ＭＩＳＦＥＴやｐ型ＭＩＳＦＥＴの回路に積層して、半
導体回路の配線層とＭＥＭＳ回路の導電層を共用して形
成されている。なお、半導体回路の製造方法は周知の方
法であるので省略するが、ＭＥＭＳ回路の製造方法は、
金属配線中にＭＥＭＳを形成する第２の実施形態の方法
を用いればよい。第２の実施形態のＭＥＭＳで必要なの
は、例えばＳｉからなる基板よりも熱膨張率の小さい導
電膜８及び８’を中間電極として用いることであり、Ｍ
ＥＭＳが半導体基板と絶縁膜を介して形成されていても
よいので、その絶縁膜内と半導体領域に、公知の半導体
回路を形成することができる。In FIG. 24, an n-type MISFET or a p-type MISFET is stacked on a Si substrate, for example, and is formed by sharing a wiring layer of a semiconductor circuit and a conductive layer of a MEMS circuit. Since the method of manufacturing a semiconductor circuit is a well-known method, a description thereof will be omitted.
The method of the second embodiment for forming MEMS in metal wiring may be used. In the MEMS of the second embodiment, it is necessary to use the conductive films 8 and 8 'having a lower coefficient of thermal expansion than, for example, a substrate made of Si as the intermediate electrode.
Since the EMS may be formed via the semiconductor substrate and the insulating film, a known semiconductor circuit can be formed in the insulating film and in the semiconductor region.

【０１５０】このような構造をとることにより、半導体
スイッチ素子の特徴である高速性と、後述するようなＭ
ＥＭＳスイッチ素子の特徴である低抵抗，低入力容量の
スイッチを１つの半導体回路に積層及び集積化できる。
本実施形態ではｎ型ＭＩＳＦＥＴやｐ型ＭＩＳＦＥＴの
回路との集積を示したが、バイポーラトランジスタとの
集積を行ってもよいのは勿論のことである。By adopting such a structure, the high speed characteristic which is a characteristic of the semiconductor switch element and the M
A switch having low resistance and low input capacitance, which is a feature of the EMS switch element, can be stacked and integrated in one semiconductor circuit.
In the present embodiment, the integration with the circuit of the n-type MISFET and the p-type MISFET has been described, but it is needless to say that the integration with the bipolar transistor may be performed.

【０１５１】次に、絶縁膜１６’上に形成されたＭＥＭ
Ｓについての説明を行う。まず、導電膜８’，絶縁膜１
０，導電膜８は、それぞれ側面を接して形成され、ＭＥ
ＭＳスイッチの中間電極となっている。Next, the MEM formed on the insulating film 16 '
S will be described. First, the conductive film 8 'and the insulating film 1
0 and the conductive film 8 are formed with their side surfaces in contact with each other.
It serves as an intermediate electrode of the MS switch.

【０１５２】図２４（ａ）左側において、中間電極８’
は、下部電極１７又は上部電極１８のどちらかに、上か
下に撓んで接した構造となっている。ここで、左側の中
空領域の長さは、中間電極８’が撓んで電極１７と電極
１８に接触するだけ十分長く、第２の実施形態での中間
電極８’の中空領域の長さ、例えば３０μｍよりも十分
長いとする。ここで、ここで、電極１７と電極１８に同
電位Ｖを与えれば、中間電極８’の電位はＶとなる。こ
の中間電極８’は、上部制御電極１と中間電極８’との
間、又は下部制御電極１３と中間電極８’との間に電圧
を印加することによって、図２４（ａ）の中間の中空領
域での中間電極８を上、又は下にそれぞれ撓ませるため
の制御電極である。On the left side of FIG. 24A, the intermediate electrode 8 '
Has a structure in which it is in contact with either the lower electrode 17 or the upper electrode 18 by bending upward or downward. Here, the length of the hollow region on the left side is long enough for the intermediate electrode 8 'to bend and contact the electrodes 17 and 18, and the length of the hollow region of the intermediate electrode 8' in the second embodiment, for example, It is assumed that it is sufficiently longer than 30 μm. Here, if the same potential V is applied to the electrode 17 and the electrode 18, the potential of the intermediate electrode 8 'becomes V. By applying a voltage between the upper control electrode 1 and the intermediate electrode 8 ′ or between the lower control electrode 13 and the intermediate electrode 8 ′, the intermediate electrode 8 ′ is formed in the middle hollow of FIG. It is a control electrode for bending the intermediate electrode 8 in the region upward or downward, respectively.

【０１５３】さらに、図２４（ａ）右側において、中間
電極８は、下部電極２６又は上部電極２６’のどちらか
に、上か下に撓んで接した構造となっている。ここで、
右側の中空領域の長さは、中間電極８’が撓んで電極２
６と電極２６’に接触するだけ十分長く、第２の実施形
態での中間電極８の中空領域の長さ、例えば３０μｍよ
りも十分長いとする。ここで、電極２６と電極２６’に
同電位を与えれば、電極８の電位は電極２６の電位と等
しくなる。従って、下部電極２６又は上部電極２６’に
配線することによって、中間導電膜８の電位を与えるこ
とができる。Further, on the right side of FIG. 24 (a), the intermediate electrode 8 has a structure in which it is bent upward or downward to contact either the lower electrode 26 or the upper electrode 26 '. here,
The length of the hollow area on the right side is such that the electrode 2 '
It is assumed that the length is long enough to make contact with the electrode 6 'and the electrode 26', and is sufficiently longer than the length of the hollow region of the intermediate electrode 8 in the second embodiment, for example, 30 μm. Here, when the same potential is applied to the electrode 26 and the electrode 26 ′, the potential of the electrode 8 becomes equal to the potential of the electrode 26. Therefore, the potential of the intermediate conductive film 8 can be given by wiring to the lower electrode 26 or the upper electrode 26 '.

【０１５４】さらに、図２４において、中間部の中空構
造で、導電膜８は第１の実施形態と同じく上に撓んだ状
態と下に撓んだ状態の２つの安定状態を有する。導電膜
８と導電膜８’で、Ｓｉ酸化膜からなる絶縁膜１０を挟
んだ構造になっている。この構造では、さらに導電膜
８’領域が導電膜８領域と絶縁膜１０によって電気的に
分離されている。導電膜８に気体又は液体を介して対向
する下部電極として、導電膜１４が形成されている。導
電膜１４は、導電膜８が下に撓んだ状態で安定な場合、
導電膜８と電気的に接続される。さらに、導電膜８に気
体又は液体を介して対向する上部電極として、導電膜２
４が形成されている。導電膜２４は、導電膜８が上に撓
んだ状態で安定な場合、導電膜８と電気的に接続され
る。Further, in FIG. 24, with the hollow structure in the middle part, the conductive film 8 has two stable states, a state bent upward and a state bent downward similarly to the first embodiment. The conductive film 8 and the conductive film 8 'have a structure in which an insulating film 10 made of a Si oxide film is interposed. In this structure, the region of the conductive film 8 ′ is further electrically separated from the region of the conductive film 8 by the insulating film 10. A conductive film 14 is formed as a lower electrode facing the conductive film 8 via a gas or a liquid. When the conductive film 14 is stable with the conductive film 8 bent downward,
It is electrically connected to the conductive film 8. Further, as an upper electrode opposed to the conductive film 8 via a gas or a liquid, the conductive film 2
4 are formed. The conductive film 24 is electrically connected to the conductive film 8 when the conductive film 8 is stable in an upwardly bent state.

【０１５５】即ち、図２４のＭＥＭＳスイッチは、導電
膜８と導電膜２４、又は導電膜８と導電膜１４を二者択
一的に接続するスイッチとなっている。That is, the MEMS switch shown in FIG. 24 is a switch for alternatively connecting the conductive film 8 and the conductive film 24 or the conductive film 8 and the conductive film 14.

【０１５６】ここで、膜２６，１７，１３及び１４は、
下部電極として導電膜１３と同時形成されている。さら
に、膜１８，２６’，２４及び１は、上部電極として導
電膜１と同時形成されている。よって、膜１６’から上
のＭＥＭＳ部の製造工程は第２の実施形態の変形例１で
示した製造工程で、上部電極及び下部電極のパターン、
及び中間電極のパターンを変更するだけで同時形成さ
れ、工程増加もない。Here, the films 26, 17, 13 and 14 are:
The lower electrode is formed simultaneously with the conductive film 13. Further, the films 18, 26 ', 24 and 1 are formed simultaneously with the conductive film 1 as an upper electrode. Therefore, the manufacturing process of the MEMS portion above the film 16 'is the manufacturing process shown in the first modification of the second embodiment, and the pattern of the upper electrode and the lower electrode,
Also, they are formed simultaneously only by changing the pattern of the intermediate electrode, and there is no increase in the number of steps.

【０１５７】さらに、中間電極８を膜１３上と、膜１３
と高さが異なる膜２５上の両方に形成する従来方法に比
べ、膜８及び膜８’の下地段差を抑えることができ、膜
８及び膜８’以降を加工する場合のリソグラフィの焦点
深度余裕やエッチング余裕を向上させることができる。
よって、より微細な膜８及び膜８’のパターンを形成す
ることができ、膜８及び膜８’の段差による応力発生の
影響や、段差部で、膜８及び膜８’の結晶粒界変化によ
るばらつきも小さくすることができる。Further, the intermediate electrode 8 is provided on the film 13 and on the film 13.
Compared to the conventional method in which the film 8 and the film 8 'are formed on the film 25 having different heights, the step difference between the bases of the film 8 and the film 8' can be suppressed, and the lithographic focal depth margin when processing the film 8 and the film 8 'and thereafter. And an etching margin can be improved.
Accordingly, a finer pattern of the film 8 and the film 8 ′ can be formed, and the influence of stress generation due to the step of the film 8 and the film 8 ′ and the change of the crystal grain boundary of the film 8 and the film 8 ′ at the step portion. Can also be reduced.

【０１５８】また、スイッチング電圧を下げ固有周波数
を上昇させるため、導電膜８を薄膜化した場合でも、導
電膜８及び膜８’の長さを短くし接続する上部電極又は
下部電極の長さを長くすることにより、中間電極に対す
る配線抵抗を小さくすることができる。これは、例えば
上部電極及び下部電極の厚さを厚く保ち低抵抗の材料を
用い、導電膜８で形成した配線層よりも十分低抵抗の配
線層２６，２６’を、配線層として用いることで、スイ
ッチング遅延を小さく保つことができる。この中間電極
の構造を除けば、他の構造は第２の実施形態の第一の変
形例と同一なので省略する。また、中間膜の形成方法
は、第１の実施形態の図５から図６までの形成法を用い
ればよい。Further, in order to lower the switching voltage and increase the natural frequency, even when the conductive film 8 is thinned, the length of the conductive film 8 and the film 8 ′ is shortened and the length of the upper electrode or the lower electrode to be connected is reduced. By increasing the length, the wiring resistance with respect to the intermediate electrode can be reduced. This is achieved by, for example, using a material having a low resistance while keeping the thicknesses of the upper electrode and the lower electrode large, and using wiring layers 26 and 26 ′ having a sufficiently lower resistance than the wiring layer formed of the conductive film 8 as the wiring layer. In addition, the switching delay can be kept small. Except for the structure of the intermediate electrode, other structures are the same as those of the first modified example of the second embodiment, and will not be described. Further, as the method of forming the intermediate film, the method of forming the intermediate film shown in FIGS. 5 and 6 of the first embodiment may be used.

【０１５９】このような構造をとることにより、導電膜
１４，導電膜８，及び導電膜２４の電圧を、制御電極で
ある導電膜１，導電膜１３，及び導電膜８’の電圧と独
立に設定することができる。そこで、導電膜１４，導電
膜８，及び導電膜２４を電気的に制御電極から分離する
ことができ、膜８’と膜８との間の寄生容量をより減少
させ、制御電極導電膜１，１３，８’と、膜１４や膜２
４と膜８とのクロストークを減少させ、両者の絶縁特性
を向上することができる。With such a structure, the voltages of the conductive films 14, 8, and 24 are controlled independently of the voltages of the conductive films 1, 13, and 8 'which are the control electrodes. Can be set. Therefore, the conductive film 14, the conductive film 8, and the conductive film 24 can be electrically separated from the control electrode, and the parasitic capacitance between the film 8 'and the film 8 can be further reduced. 13, 8 ', membrane 14 and membrane 2
4 and the film 8 can be reduced in crosstalk, and the insulating properties of both can be improved.

【０１６０】また、第３の実施形態では、中間のスイッ
チング部分の中空領域の中心に対して、制御電極１３及
び制御電極１がＡ−Ａ’断面で左右非対称に形成されて
いる。スイッチングの際には、膜の基底形状から撓んだ
中間電極の高次の励起形状への変形が必要となるが、こ
の中間電極の第一励起形状は、中間電極のＡ−Ａ’方向
の中心に対して非対称となる。このことは、前記文献１
の例えば式（10）から公知である。よって、制御電極１
３及び制御電極１をＡ−Ａ’断面で中間電極の中心に対
して片側に形成し、膜の片側に選択的に静電引力を印加
することによって、より低次の励起モードを強く励起す
ることができ、よりスイッチングし易くすることが可能
となる。In the third embodiment, the control electrode 13 and the control electrode 1 are formed asymmetrically in the AA 'section with respect to the center of the hollow region of the intermediate switching portion. At the time of switching, it is necessary to deform the intermediate electrode into a higher-order excitation shape, which is bent from the base shape of the film, but the first excitation shape of this intermediate electrode is in the AA ′ direction of the intermediate electrode. Asymmetric with respect to the center. This is described in the aforementioned reference 1.
Is known, for example, from equation (10). Therefore, the control electrode 1
3 and the control electrode 1 are formed on one side with respect to the center of the intermediate electrode in the AA 'section, and a lower-order excitation mode is strongly excited by selectively applying an electrostatic attraction to one side of the film. It is possible to make switching easier.

【０１６１】図２５に、本実施形態の二者選択スイッチ
を利用した回路例を示す。図２５（ａ）は、図２４
（ａ）の素子を回路的に表現したものであり、制御入力
端子１と電極１７との印加電圧、及び制御入力端子１３
と電極１７の印加電圧によって、電極２６が電極２４又
は電極１４に選択的に接続される。FIG. 25 shows a circuit example using the two-way selection switch of the present embodiment. FIG. 25A shows FIG.
5A is a circuit representation of the element of FIG. 5A, the applied voltage between the control input terminal 1 and the electrode 17 and the control input terminal 13
The electrode 26 is selectively connected to the electrode 24 or the electrode 14 by the voltage applied to the electrode 17 and the electrode 17.

【０１６２】ここで、図２５（ｂ）に、本スイッチング
素子の応用例として、４つの配線３３，３４，３５，３
６の間で、それぞれ２つの配線同士を接続する回路を示
す。従来のトランジスタをスイッチング素子を用いた回
路では、図２５（ｂ）に示すように、配線間に６つのト
ランジスタＱ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６が必要
となる。また、Ｑ１〜Ｑ６のゲート電圧の低下によっ
て、スイッチ状態は失われる。また、Ｑ１〜Ｑ６のゲー
ト入力と配線３３，３４，３５，３６の電位によって基
板バイアス効果が生じ、配線の電位によってトランジス
タの電流駆動能力が変動する。このため、安定した配線
抵抗を得るのが困難となる。また、半導体の抵抗は金属
より高いため、低抵抗のスイッチ素子を半導体で実現す
るには、非常に広いゲート幅を必要とする。Here, FIG. 25B shows four wirings 33, 34, 35, 3 as an application example of the present switching element.
6 shows a circuit for connecting two wires to each other. In a conventional circuit using a switching element as a transistor, as shown in FIG. 25B, six transistors Q1, Q2, Q3, Q4, Q5, and Q6 are required between wirings. Further, the switch state is lost due to a decrease in the gate voltages of Q1 to Q6. Further, a substrate bias effect is generated by the gate inputs of Q1 to Q6 and the potentials of the wirings 33, 34, 35, and 36, and the current driving capability of the transistor varies depending on the potential of the wirings. For this reason, it is difficult to obtain a stable wiring resistance. Further, since the resistance of a semiconductor is higher than that of a metal, a very wide gate width is required to realize a low-resistance switch element with a semiconductor.

【０１６３】図２５（ｃ）に、図２５（ａ）のスイッチ
素子を用いた図２４（ｂ）と同等の２つの配線同士を接
続する回路を示す。図２５（ｃ）では、図２５（ａ）の
二者択一スイッチを、制御入力端子を省略して示してい
る。本実施形態の二者選択スイッチを用いれば、３つの
スイッチＳ１，Ｓ２，Ｓ３を用いるだけで２つの配線同
士を接続する回路が実現でき、回路素子数が減らせ回路
が簡単となり、信頼性を向上できる。さらに、第２及び
第３の実施形態のスイッチは制御入力の電圧を全て、例
えば０Ｖと等電位としても直前のスイッチ状態を保持し
ているため、不揮発性のスイッチとなる。よって、例え
ば電源をＯＦＦしてもプログラマブルＲＯＭや強誘電体
メモリ，磁気記憶メモリを添加することなく、スイッチ
状態を記憶しておくことができ、回路が簡単となる。FIG. 25 (c) shows a circuit for connecting two wirings equivalent to FIG. 24 (b) using the switch element of FIG. 25 (a). FIG. 25C shows the alternative switch of FIG. 25A without a control input terminal. If the two-way selection switch of this embodiment is used, a circuit that connects two wirings can be realized only by using three switches S1, S2, and S3, the number of circuit elements can be reduced, the circuit can be simplified, and the reliability can be improved. it can. Further, the switches of the second and third embodiments are non-volatile switches because they maintain the immediately preceding switch state even when all of the control input voltages are equal to, for example, 0 V. Therefore, for example, even when the power is turned off, the switch state can be stored without adding a programmable ROM, a ferroelectric memory, or a magnetic storage memory, and the circuit is simplified.

【０１６４】また、制御入力とスイッチの出力とが、完
全に電気的に分離されており、配線の電位によって、ス
イッチの接続抵抗が変化することなく安定した配線抵抗
を得ることができる。さらに、本実施形態のスイッチの
抵抗は、配線材を金属で形成することができるため、半
導体のＭＩＳＦＥＴの反転層抵抗よりも単位幅あたりの
抵抗を十分低く保つことができる。よって、より低抵抗
の配線スイッチが実現できる。Further, the control input and the output of the switch are completely electrically separated, and a stable wiring resistance can be obtained without changing the connection resistance of the switch depending on the potential of the wiring. Further, the resistance of the switch according to the present embodiment can be formed by using a metal as the wiring material, so that the resistance per unit width can be kept sufficiently lower than the inversion layer resistance of the semiconductor MISFET. Therefore, a wiring switch with lower resistance can be realized.

【０１６５】ここで、第３の実施形態で、ＭＥＭＳスイ
ッチの膜８’の単位幅あたりの入力容量Ｃ１及びドレイ
ン抵抗Ｒついて述べる。ＭＥＭＳスイッチについて、入
力容量の本質的な寄与は、下に膜８’が撓んだときに最
も距離が近くなる、スイッチ中間電極８’と制御電極１
３との容量と考えられる。ここで、図２４（ａ）を考
え、スイッチ中間電極８’の下部導電膜１３の対向する
表面からの高さをｈとし、スイッチ中間電極８’の長さ
をＬとし、その端面からＬ１の長さまで導電膜１３が伸
びているとする。基底状態では、スイッチ中間膜端から
の長さ方向の位置ｙでの、導電膜８’と下部電極までの
距離は、ｈ×｛ｃｏｓ（２πｙ／Ｌ）＋１｝／２で近似
できるので、導電膜８’と下部制御電極１３までの誘電
率をεとしてＣ１〜εＬｔａｎ（πＬ１／Ｌ）／（π
ｈ）となる。Here, in the third embodiment, the input capacitance C1 and the drain resistance R per unit width of the film 8 'of the MEMS switch will be described. For a MEMS switch, the essential contribution of the input capacitance is that the switch intermediate electrode 8 'and the control electrode 1 have the shortest distance when the underlying membrane 8' flexes.
3 and the capacity. Here, considering FIG. 24 (a), the height of the switch intermediate electrode 8 'from the opposing surface of the lower conductive film 13 is h, the length of the switch intermediate electrode 8' is L, and L1 is measured from the end face. It is assumed that the conductive film 13 extends to the length. In the ground state, the distance between the conductive film 8 ′ and the lower electrode at the position y in the longitudinal direction from the end of the switch intermediate film can be approximated by h × {cos (2πy / L) +1} / 2. Let C1 to εLtan (πL1 / L) / (π be the dielectric constant between the film 8 ′ and the lower control electrode 13 as ε.
h).

【０１６６】例えば本実施形態において、スイッチ中間
電極をＬ１＝Ｌ／３とし、Ｌ＝３０μｍ、ｈ＝１μｍ、
下部制御電極１３と導電膜８との間の誘電率が気体の誘
電率でほぼ真空誘電率に等しいとするとＣ１〜０．１５
ｆＦ／μｍとなる。これは、Ｓｉ系ｎ型ＭＯＳＦＥＴで
ゲート酸化膜３ｎｍ、ゲート長０．１μｍの場合のＭＯ
ＳＦＥＴのゲート容量１．２ｆＦ／μｍに比較して、同
じ幅の素子を形成した場合には、１３％以下とすること
にできる。For example, in this embodiment, the switch intermediate electrode is set to L1 = L / 3, L = 30 μm, h = 1 μm,
Assuming that the dielectric constant between the lower control electrode 13 and the conductive film 8 is substantially equal to the vacuum dielectric constant of the gas, C1 to 0.15
fF / μm. This is due to the MO in the case of a Si-based n-type MOSFET having a gate oxide film of 3 nm and a gate length of 0.1 μm.
When elements having the same width are formed as compared with the gate capacitance of 1.2 fF / μm of the SFET, it can be reduced to 13% or less.

【０１６７】これに対し、単位幅あたりのドレイン抵抗
は、例えばＮｉＦｅをスイッチ中間電極８に用い、その
厚さｔを１０ｎｍとすると、ＮｉＦｅの抵抗率は８０μ
Ωｃｍ以下であるから、図２４の構造では、Ｒ〜ρＬ／
ｔ〜８０Ωμｍ程度である。これに対し、Ｓｉ系ＭＯＳ
ＦＥＴでゲート酸化膜３ｎｍ、ゲート長０．１μｍの場
合には、ドレイン電圧１Ｖに対して高々５００μＡ／μ
ｍ程度のドレイン電流しか得られないので、そのチャネ
ル抵抗は単位幅あたり２ｋΩμｍ以上となる。よって、
ドレイン抵抗はＭＯＳＦＥＴに比較して、同じ幅の素子
を形成した場合には、５％以下に小さくできる。On the other hand, as for the drain resistance per unit width, for example, when NiFe is used for the switch intermediate electrode 8 and the thickness t is 10 nm, the resistivity of NiFe is 80 μm.
Ωcm or less, in the structure of FIG.
t is about 80 Ωμm. In contrast, Si-based MOS
In the case of an FET having a gate oxide film of 3 nm and a gate length of 0.1 μm, at most 500 μA / μm for a drain voltage of 1 V.
Since only a drain current of about m can be obtained, the channel resistance is 2 kΩμm or more per unit width. Therefore,
The drain resistance can be reduced to 5% or less when elements having the same width are formed as compared with the MOSFET.

【０１６８】ここで、入力容量及びドレインコンダクタ
ンスは素子幅に比例するので、以上から、ＭＥＭＳスイ
ッチの方が、同じチャネル抵抗を得るための入力容量を
非常に小さくすることができる。Here, since the input capacitance and the drain conductance are proportional to the element width, the MEMS switch can greatly reduce the input capacitance for obtaining the same channel resistance.

【０１６９】もちろん、図９（ａ）のＴｏｘ＝１０ｎ
ｍ、膜ストレス＝０．０５ＧＰａの実線から、Ｌ＝３０
μｍのスイッチング電圧は０．５Ｖ以下であり、電源電
圧振幅が１ＶのＭＯＳＦＥＴと同様に、電源電圧１Ｖで
動作させることができる。Of course, Tox = 10n in FIG.
m, from a solid line of film stress = 0.05 GPa, L = 30
The switching voltage of μm is 0.5 V or less, and the device can be operated at a power supply voltage of 1 V, similarly to a MOSFET having a power supply voltage amplitude of 1 V.

【０１７０】また、本ＭＥＭＳ素子のスイッチ遮断時の
ドレイン抵抗は、中空領域の気体圧力を上昇させ放電電
圧以下で用いる場合には、温度に強く依存せず、かつ半
導体素子、例えばＭＩＳＦＥＴに比較して、小さく抑え
ることができる。よって、スイッチ遮断時のリーク電流
による電力消費を小さく抑えることができる。The drain resistance of the present MEMS device when the switch is cut off does not depend strongly on the temperature and is lower than that of a semiconductor device, for example, a MISFET, when the gas pressure in the hollow region is increased and used below the discharge voltage. And can be kept small. Therefore, power consumption due to leakage current when the switch is turned off can be reduced.

【０１７１】図２６（ｄ）に、本ＭＥＭＳスイッチの他
の半導体回路応用例を示す。この図において、Ｓ４は第
３の実施形態で説明したＭＥＭＳスイッチを示してい
る。Ｓ４の出力電極の一方２４は、例えばＶＤＤとなる
電圧を有する電源ノードと接続されており、中間電極８
と接続された出力電極２６は、電圧ノード３８と接続さ
れている。また、Ｓ４のもう一方の出力電極１４は、例
えば開放されている。この出力電極１４は、ＶＤＤより
低い電圧、例えば０Ｖに接地されていてもよい。FIG. 26D shows another semiconductor circuit application example of the present MEMS switch. In this figure, S4 indicates the MEMS switch described in the third embodiment. One of the output electrodes 24 of S4 is connected to a power supply node having a voltage of, for example, VDD, and the intermediate electrode 8
The output electrode 26 connected to is connected to the voltage node 38. Further, the other output electrode 14 of S4 is open, for example. This output electrode 14 may be grounded to a voltage lower than VDD, for example, 0V.

【０１７２】電圧ノード３８は、例えばＱ７，Ｑ８で形
成されるインバータや、３９のＮＡＮＤ、４０のＮＯＲ
などの論理回路の電源端子と接続されている。Ｑ７，Ｑ
８，ＮＡＮＤ３９，ＮＯＲ４０は、例えばバイポーラＴ
ＴＬなど他の半導体論理回路であってももちろん良い。The voltage node 38 includes, for example, an inverter formed by Q7 and Q8, a NAND of 39, and a NOR of 40.
Connected to the power supply terminal of the logic circuit. Q7, Q
8, NAND 39 and NOR 40 are, for example, bipolar T
Of course, other semiconductor logic circuits such as TL may be used.

【０１７３】また、Ｓ４の制御入力の中間電極１８はac
tive及びstandby を選択する入力に接続され、制御電極
１は、例えばＶＤＤ２となる電圧を有する電源ノードと
接続されている。ここで、ＶＤＤ２は、例えばｎＭＯＳ
インバータの“ｈｉｇｈ”レベルのように、ＶＤＤより
低い電圧でも良く、ＶＤＤと無関係に決めることができ
る。また、制御電極１３は、例えば０Ｖに接続されてい
る。The intermediate electrode 18 of the control input of S4 is ac
The control electrode 1 is connected to an input for selecting tive and standby, and the control electrode 1 is connected to a power supply node having a voltage of, for example, VDD2. Here, VDD2 is, for example, nMOS
The voltage may be lower than VDD, such as the "high" level of the inverter, and can be determined independently of VDD. The control electrode 13 is connected to, for example, 0V.

【０１７４】このような構成で制御中間電極１８の電圧
は、０ＶとＶＤＤ２の２値をとり、ＶＤＤ２の時は電極
２６は電極１４と接続され、０Ｖの時は電極２６は電極
２４と接続される。よって、制御入力１８の電圧によっ
て、Ｑ７，Ｑ８，３９，４０の電源電圧を供給及び遮断
が可能となり、スタンバイ時のＱ７，Ｑ８，３９，４０
に流れるサブスレッショルドリーク電流を完全に遮断す
ることができ、低消費回路が実現できる。電極１４を開
放としたスイッチは、電極２６及び電極２４を、電極１
４と電極１５とに読み替えれば、第２の実施形態の変形
例２で示したスイッチと回路的に等価である。よって、
第２の実施形態の変形例２で示したスイッ次いで置き換
えることもできる。In such a configuration, the voltage of the control intermediate electrode 18 takes two values, 0 V and VDD2. At VDD2, the electrode 26 is connected to the electrode 14, and at 0V, the electrode 26 is connected to the electrode 24. You. Therefore, the power supply voltage of Q7, Q8, 39, and 40 can be supplied and cut off by the voltage of the control input 18, and Q7, Q8, 39, and 40 at the time of standby can be supplied.
The sub-threshold leakage current flowing through the circuit can be completely cut off, and a low power consumption circuit can be realized. The switch in which the electrode 14 is open corresponds to the electrode 26 and the electrode 24 connected to the electrode 1.
When read as 4 and electrode 15, it is equivalent in circuit to the switch shown in Modification 2 of the second embodiment. Therefore,
The switch shown in the second modification of the second embodiment can be replaced.

【０１７５】従来、図２６（ｄ）の回路のＭＥＭＳスイ
ッチＳ４の代わりに、例えば電流遮断用ＭＯＳＦＥＴを
用いる例が、文献２（S. Mutoh et al., " 1-V Power
Supply High-Speed Digital Circuit Technology with
Multi-Threshold Voltage CMOS " , IEEE J. Solid-Sta
te Circuits, vol.30, no.8, pp.847-854, Aug. 1995）
で公知である。しかし、この文献２では、電流遮断用Ｍ
ＩＳＦＥＴ挿入による抵抗増加を十分抑えるには、電流
遮断用ＭＯＳＦＥＴ占有面積を、Ｑ７，Ｑ８，３９，４
０で示される論理回路の面積と同等まで大きくする必要
があった。Conventionally, for example, a current interrupting MOSFET is used in place of the MEMS switch S4 in the circuit shown in FIG. 26 (d), as disclosed in Reference 2 (S. Mutoh et al., "1-V Power
Supply High-Speed Digital Circuit Technology with
Multi-Threshold Voltage CMOS ", IEEE J. Solid-Sta
te Circuits, vol.30, no.8, pp.847-854, Aug. 1995)
And is known. However, in this document 2, the current interrupting M
In order to sufficiently suppress the resistance increase due to the insertion of the ISFET, the area occupied by the current interrupting MOSFET should be Q7, Q8, 39, 4
It was necessary to increase the area of the logic circuit indicated by 0 to the same level.

【０１７６】これに対し本発明では、図２４（ａ）で示
したように、低抵抗なＭＥＭＳスイッチを、例えば半導
体論理回路上に積層して形成することができ、より高密
度及び高集積化を図ることができる。また、ＭＥＭＳス
イッチの抵抗を低くできるので、電流遮断用スイッチ素
子の抵抗成分で消費される電力、及び電圧ドロップを小
さく保つことができる。さらに、ＭＥＭＳスイッチの制
御入力の入力容量は、前述のように同等のドレインコン
ダクタンスを有するＭＩＳＦＥＴに比べ小さくすること
ができるため、より active/standby 入力の容量を充電
する電力を減らすことができる。On the other hand, according to the present invention, as shown in FIG. 24A, a low-resistance MEMS switch can be formed by being stacked on a semiconductor logic circuit, for example, to achieve higher density and higher integration. Can be achieved. Further, since the resistance of the MEMS switch can be reduced, the power consumed by the resistance component of the current cutoff switch element and the voltage drop can be kept small. Further, since the input capacitance of the control input of the MEMS switch can be made smaller than that of the MISFET having the same drain conductance as described above, the power for charging the capacitance of the active / standby input can be further reduced.

【０１７７】さらに、図２６（ｆ）に、本ＭＥＭＳスイ
ッチの他の回路応用例を示す。この図において、Ｓ５は
第３の実施形態で説明したＭＥＭＳスイッチを示してい
る。Ｓ５の出力電極の一方２４は、例えばＶＤＤとなる
電圧ノードと接続され、Ｓ５の出力電極のもう一方１４
は、例えば０Ｖとなる電圧ノードと接続されている。さ
らに、Ｓ５の出力中間電極２６は、ＬＳＩの電極パッド
などの大きな容量を有する容量性負荷４２と接続されて
いる。FIG. 26F shows another circuit application example of the present MEMS switch. In this figure, S5 indicates the MEMS switch described in the third embodiment. One of the output electrodes 24 of S5 is connected to a voltage node that becomes, for example, VDD, and the other of the output electrodes 14 of S5.
Is connected to a voltage node which becomes, for example, 0V. Further, the output intermediate electrode 26 of S5 is connected to a capacitive load 42 having a large capacitance, such as an electrode pad of an LSI.

【０１７８】また、Ｓ５の制御入力の中間電極１８は、
例えば接地されている。さらに、制御電極１は、ＶＤＤ
２となる電圧と０Ｖの２値を有する電圧ノード４１に接
続されている。また、もう一方の制御電極１３は、イン
バータ３７の出力に接続され、そのインバータ３７の入
力は電圧ノード４１に接続されている。ここで、ＶＤＤ
２は、例えばｎＭＯＳインバータの“ｈｉｇｈ”レベル
のように、前記ＶＤＤより低い電圧でも良いし、ＶＤＤ
と独立に設定することができる。The intermediate electrode 18 of the control input in S5 is
For example, it is grounded. Further, the control electrode 1 is connected to VDD
It is connected to a voltage node 41 having a voltage of 2 and a binary value of 0V. The other control electrode 13 is connected to the output of the inverter 37, and the input of the inverter 37 is connected to the voltage node 41. Here, VDD
2 may be a voltage lower than VDD, such as the “high” level of an nMOS inverter, or VDD.
And can be set independently.

【０１７９】このような構成で、電圧ノード４１の電圧
がＶＤＤ２の時、電極２６は電極２４と接続され、容量
性負荷４２にＶＤＤが供給される。一方、電圧ノード４
１の電圧が０Ｖの時、電極２６は電極１４と接続され
る。よって、この回路は、電極４１の電圧バッファ出力
回路となっている。このようなバッファ出力回路として
従来は、例えば図２６（ｅ）のようなＭＩＳＦＥＴを用
いたインバータチェイン４３が用いられてきた。また、
入力ノード４１と負荷に対する電圧43が異なる場合、特
に４３の方の電圧が高い場合には、図２６（ｅ）で示す
ような電圧変換回路４４が必要となっていた。In such a configuration, when the voltage of the voltage node 41 is VDD2, the electrode 26 is connected to the electrode 24, and VDD is supplied to the capacitive load 42. On the other hand, voltage node 4
When the voltage of 1 is 0 V, the electrode 26 is connected to the electrode 14. Therefore, this circuit is a voltage buffer output circuit of the electrode 41. Conventionally, as such a buffer output circuit, for example, an inverter chain 43 using a MISFET as shown in FIG. 26 (e) has been used. Also,
When the voltage 43 to the input node 41 and the load is different, especially when the voltage of 43 is higher, a voltage conversion circuit 44 as shown in FIG.

【０１８０】しかし、本実施形態の図２５、図２６の回
路を用いれば、制御入力端子と出力端子とが電気的に完
全に分離されているので、電圧変換回路４４は不要とな
り、電圧変換回路で必要とされる高耐圧のトランジスタ
も不要となる。さらに、ＭＥＭＳスイッチの制御入力の
入力容量は、同等のドレインコンダクタンスを有するＭ
ＩＳＦＥＴに比べ小さくすることができるため、インバ
ータチェインの段数も少なくでき、インバータを貫通し
て流れるサブスレッショルドリーク電流を小さくするこ
とができる。もちろん、本発明では、図２４（ａ）で示
したように、低抵抗なＭＥＭＳスイッチを、例えば半導
体論理回路上に積層して形成することができ、より高密
度に実装することができる。However, if the circuits shown in FIGS. 25 and 26 of this embodiment are used, the control input terminal and the output terminal are electrically completely separated, so that the voltage conversion circuit 44 becomes unnecessary, and the voltage conversion circuit is not required. Also, the high-breakdown-voltage transistor required in the above is unnecessary. Further, the input capacitance of the control input of the MEMS switch is M M having the same drain conductance.
Since the size can be reduced as compared with the ISFET, the number of stages of the inverter chain can be reduced, and the subthreshold leakage current flowing through the inverter can be reduced. Of course, in the present invention, as shown in FIG. 24A, a low-resistance MEMS switch can be formed by being stacked on, for example, a semiconductor logic circuit, and can be mounted at a higher density.

【０１８１】さらに、図２６（ｇ）に、本ＭＥＭＳスイ
ッチの他の回路応用例を示す。この図は、降圧型ＤＣ−
ＤＣコンバータ回路を示しており、Ｓ６は第３の実施形
態で説明したＭＥＭＳスイッチを示している。Ｓ６の出
力電極の一方２４は外部ＶＤＤとなる電圧ノードと接続
され、Ｓ６の出力電極のもう一方１４は０Ｖとなる電圧
ノードと接続されている。さらに、Ｓ６の出力中間電極
２６はインダクタ４５の一方の電流端子と接続されてい
る。FIG. 26G shows another circuit application example of the present MEMS switch. This figure shows a step-down DC-
This shows a DC converter circuit, and S6 shows the MEMS switch described in the third embodiment. One of the output electrodes 24 of S6 is connected to a voltage node serving as external VDD, and the other 14 of the output electrodes of S6 is connected to a voltage node serving as 0V. Further, the output intermediate electrode 26 of S6 is connected to one current terminal of the inductor 45.

【０１８２】また、インダクタ４５のもう一方の端子は
内部電源出力ノード４８となり、コンデンサ４６の一方
の端子と接続され、コンデンサ４６のもう一方の端子は
０Ｖとなる電源ノードと接続されている。ここで、イン
ダクタ４５はインダクタを流れる電流を一定に保ち、コ
ンデンサ４６は出力電圧を一定に保つ働きがある。これ
らは、Ｓ６によって脈流化した電流を平滑化する働きを
有する。The other terminal of inductor 45 serves as internal power supply output node 48, and is connected to one terminal of capacitor 46. The other terminal of capacitor 46 is connected to a power supply node of 0V. Here, the inductor 45 keeps the current flowing through the inductor constant, and the capacitor 46 keeps the output voltage constant. These have the function of smoothing the current pulsated by S6.

【０１８３】また、ノード４８はデューティ比制御回路
４７の入力に接続されている。ここで、デューティ比制
御回路４７は、周波数１０〜１０ＭＨｚの範囲の方形波
の電圧を出力し、ノード４８の入力電圧が低いとよりデ
ューティ比が低くなり、ノード４８の入力電圧が高いと
よりデューティ比が高くなるようにパルス幅変調を行
う。つまり、デューティ比制御回路４７，ＭＥＭＳスイ
ッチＳ６，平滑化インダクタ４５，コンデンサ４６は、
フィードバック回路を形成している。The node 48 is connected to the input of the duty ratio control circuit 47. Here, the duty ratio control circuit 47 outputs a square wave voltage in a frequency range of 10 to 10 MHz. The duty ratio becomes lower when the input voltage of the node 48 is low, and the duty ratio becomes higher when the input voltage of the node 48 is high. Pulse width modulation is performed to increase the ratio. That is, the duty ratio control circuit 47, the MEMS switch S6, the smoothing inductor 45, and the capacitor 46
A feedback circuit is formed.

【０１８４】これらは、ノード４８の電圧が設定値より
も低下すると、デューティ比制御回路４７の出力のデュ
ーティ比が低くなり、より外部ＶＤＤ端子２４と中間電
極２６とが接続される期間が長くなるため、ノード４８
が上昇し、一定電圧となるように制御される。このパル
ス幅変調の方法や回路については、既存のＤＣ−ＤＣコ
ンバータで周知の回路を用いればよいのでここでは省略
する。本回路は、半導体から形成された従来のＤＣ−Ｄ
Ｃコンバータと比較すると、例えばトランジスタからな
るスイッチング素子と、ダイオードをＭＥＭＳによって
置き換えた形となっている。When the voltage at the node 48 falls below the set value, the duty ratio of the output of the duty ratio control circuit 47 decreases, and the period during which the external VDD terminal 24 and the intermediate electrode 26 are connected is further extended. Therefore, the node 48
Is controlled to be a constant voltage. The method and circuit of this pulse width modulation may be a known circuit for an existing DC-DC converter, and thus will not be described here. This circuit is a conventional DC-D
Compared to a C converter, for example, a switching element composed of a transistor and a diode are replaced by MEMS.

【０１８５】本実施形態の回路では、Ｓ６がＭＥＭＳス
イッチで構成され、外部ＶＤＤノード２４から内部ＶＤ
Ｄ出力ノード４８まで、及び０Ｖノード１４から内部Ｖ
ＤＤ出力ノード４８までに、ダイオードが存在しない。
よって、従来存在したダイオードの順方向電圧降下によ
る電力損や出力電圧低下、及びダイオードの少数キャリ
ア蓄積現象による寄生電荷や容量が存在せず、ＭＥＭＳ
スイッチの単位面積あたりの直列抵抗も低い。よって、
例えばダイオードの順方向電圧以下の電圧でも高効率の
ＤＣ−ＤＣ変換回路を形成することができる。In the circuit according to the present embodiment, S6 is constituted by a MEMS switch, and the internal VDD is supplied from the external VDD node 24 to the internal VDD.
D output node 48 and from 0V node 14 to internal V
Up to DD output node 48, there is no diode.
Therefore, there is no power loss or output voltage drop due to the forward voltage drop of the diode, and no parasitic charge or capacitance due to the minority carrier accumulation phenomenon of the diode.
The series resistance per unit area of the switch is also low. Therefore,
For example, a highly efficient DC-DC conversion circuit can be formed even at a voltage equal to or lower than the forward voltage of the diode.

【０１８６】また、半導体基板上に形成した半導体スイ
ッチで問題となった、スイッチの半導体基板への少数キ
ャリア注入現象もない。よって、少数キャリア注入によ
るラッチアップやダイナミック回路の電荷消失の問題も
無く、例えばＣＭＯＳ回路など、ラッチアップが問題と
なる半導体論理回路やＤＲＡＭなどのダイナミック回路
と積層して、より高密度に回路形成することができる。In addition, there is no phenomenon of minority carrier injection into the semiconductor substrate of the switch, which is a problem in the semiconductor switch formed on the semiconductor substrate. Therefore, there is no problem of latch-up due to minority carrier injection and charge disappearance of the dynamic circuit. For example, the circuit is stacked with a dynamic circuit such as a DRAM or a semiconductor logic circuit where latch-up is a problem, such as a CMOS circuit, to form a circuit with higher density. can do.

【０１８７】さらに、接点２６と２４の接続と、接点２
６と１４の接続が、相補的に同期して行われ、接点２４
と１４が同時接続され短絡電流が流れることがない。ま
た、スイッチ素子が１つなので、デューティ比制御回路
の出力は１つでよく、より簡単な回路でＤＣ−ＤＣコン
バータを形成することができる。Further, the connection between the contacts 26 and 24 and the contact 2
The connection of 6 and 14 is made in a complementary and synchronous manner and the contacts 24
And 14 are connected at the same time, and no short-circuit current flows. Also, since there is one switch element, the duty ratio control circuit needs only one output, and a DC-DC converter can be formed with a simpler circuit.

【０１８８】ここで、図２５、図２６では降圧型ＤＣ−
ＤＣコンバータの例を示したが、もちろん、昇圧型ＤＣ
−ＤＣコンバータ、昇降圧型ＤＣ−ＤＣコンバータでも
トランジスタからなるスイッチング素子と、ダイオード
をＭＥＭＳによって置き換えればよい。Here, FIGS. 25 and 26 show a step-down DC-
Although an example of a DC converter has been shown, a step-up DC
In a DC converter or a step-up / step-down DC-DC converter, a switching element including a transistor and a diode may be replaced by MEMS.

【０１８９】なお、本発明は上述した各実施形態に限定
されるものではない。実施形態では、梁の両端が固定さ
れた構造を示したが、片側のみを固定した、いわゆる片
持ち梁構造でもよい。この場合においても、積層方向の
熱応力による反りの問題は、実施形態と同じ中間電極構
造をとることによって低減することが可能で効果があ
る。第２及び第３の実施形態３で、第１の実施形態と同
様に中間電極８又は８’を、例えばＷ，Ｍｏ，ＳｉやＮ
ｉＦｅからなる導電膜と、例えばＳｉ酸化膜１０からな
る網目構造としてもよい。The present invention is not limited to the above embodiments. In the embodiment, the structure in which both ends of the beam are fixed is shown, but a so-called cantilever structure in which only one side is fixed may be used. Also in this case, the problem of warpage due to thermal stress in the laminating direction can be reduced by adopting the same intermediate electrode structure as in the embodiment, which is effective. In the second and third embodiments, the intermediate electrode 8 or 8 ′ is made of, for example, W, Mo, Si or N in the same manner as in the first embodiment.
A network structure made of a conductive film made of iFe and, for example, a Si oxide film 10 may be used.

【０１９０】実施形態では、Ｓｉを基板とした場合の導
電体膜８として、基板よりも熱膨張率が小さいＮｉＦｅ
を示したが、ＮｉＦｅ以外の元素、例えばＣｏやＣｒが
１５％以内含まれた組成、例えば Super Invarと呼ばれ
る組成（Ｍｎ０．７％，Ｎｉ３０〜３９％，Ｃｏ５〜１
０％，Ｃｒ５〜１０％，残りＦｅ）でもよいし、Stainl
ess Invar と呼ばれる組成（Ｃｏ５０〜６０％、Ｃｒ５
〜１０％残りＦｅ）でもよいし、Iso-elastic と呼ばれ
る組成（Ｎｉ３６％，Ｃｒ７〜８％，Ｍｏ０．５％残り
Ｆｅ）でもよいし、Ｆｅ−Ｐｄ（Ｐｄ組成４６％）合金
でもよく、基板より熱膨張率が小さくなればよい。In the embodiment, when the substrate is made of Si, the conductor film 8 is made of NiFe having a smaller coefficient of thermal expansion than that of the substrate.
However, a composition containing 15% or less of an element other than NiFe, for example, Co or Cr, for example, a composition called Super Invar (Mn 0.7%, Ni 30 to 39%, Co 5 to 1
0%, Cr 5-10%, remaining Fe) or Stainl
ess Invar composition (Co 50-60%, Cr5
10% to 10% remaining Fe), a composition called Iso-elastic (Ni 36%, Cr 7 to 8%, Mo 0.5% remaining Fe), or an alloy of Fe-Pd (Pd composition 46%). It is only necessary that the coefficient of thermal expansion be smaller.

【０１９１】実施形態では、半導体基板７としてＳｉを
示したが、この代わりにＳＯＩ基板，ＳＯＳ基板，Ｇａ
Ａｓ基板，ＩｎＰ基板，ＳｉＧｅ混晶基板，ＳｉＧｅＣ
混晶基板を用いても良い。これらを用いた場合には、Ｓ
ｉよりも基板の熱膨張率が大きいので、例えば膜１０と
してＳｉと熱膨張率がほぼ等しいＳｉ窒化膜を用いるこ
とができ、膜８として高融点金属ＷやＴａを用いること
ができる。In the embodiment, the semiconductor substrate 7 is made of Si. However, instead of this, an SOI substrate, an SOS substrate, a Ga
As substrate, InP substrate, SiGe mixed crystal substrate, SiGeC
A mixed crystal substrate may be used. When these are used, S
Since the coefficient of thermal expansion of the substrate is larger than i, for example, a Si nitride film having a coefficient of thermal expansion substantially equal to that of Si can be used as the film 10, and a high melting point metal W or Ta can be used as the film 8.

【０１９２】犠牲膜２２’及び２５’、又は犠牲膜１
２’及び５’をエッチングして形成した中空領域は、例
えばＡｒ，Ｈｅ，Ｎｅ，Ｋｒ，Ｘｅなどの不活性ガスや
Ｎ₂ ガス、又はＳＦ₆ などのガスを注入充填してもよ
い。特に、電極間の放電を抑えるためには、注入ガスの
圧力を上げ、ＳＦ₆ などの放電電圧が高いガスを用いれ
ばよい。The sacrificial films 22 'and 25' or the sacrificial film 1
The hollow region formed by etching 2 ′ and 5 ′ may be filled with an inert gas such as Ar, He, Ne, Kr, and Xe, or a gas such as N ₂ gas or SF ₆ . In particular, in order to suppress the discharge between the electrodes, increasing the pressure of the injected gas, discharge voltage, such as SF ₆ may be used high gas.

【０１９３】また、第２の第３の実施形態で中空領域を
エッチングするために絶縁膜１６”や絶縁膜２に開口し
た穴は、例えば穴の幅又は長さｘよりも、その後に絶縁
膜をｘ／２以上積層することによって、埋めることがで
きる。これにより、中空領域を密閉し形成し、その後の
工程で発生するダストが中空領域に入り誤動作をするの
を防ぐことができる。In the second and third embodiments, the hole opened in the insulating film 16 ″ or the insulating film 2 for etching the hollow region is, for example, smaller than the width or length x of the hole, Can be filled by laminating x / 2 or more, whereby the hollow region is sealed and formed, and dust generated in a subsequent process can be prevented from entering the hollow region and malfunctioning.

【０１９４】また、絶縁膜の形成法としては、熱酸化に
よる酸化膜形成法、３０ｋｅＶ程度の低加速エネルギー
で酸素を注入した酸化膜を形成してもよいし、絶縁膜を
堆積する方法で形成してもよいし、Ｓｉ窒化膜を堆積す
る方法、これらを組み合わせてもよい。また、素子分離
膜や絶縁膜形成法自身は、金属膜を絶縁膜に変換するこ
れら以外の方法、例えば酸素イオンを堆積した金属膜に
注入する方法や、堆積した金属膜を酸化する方法を用い
てもかまわない。また、膜１０を除く絶縁膜としては、
窒化ホウ素，スピンオングラスやＳｉ窒化膜その他タン
タル酸化膜，チタン酸化膜，チタン酸ストロンチウムや
チタン酸バリウム，チタン酸ジルコニウム鉛などの強誘
電体膜、又はＡｌ₂ Ｏ₃ ，ポリイミドなど有機常誘電体
膜の単層膜又はそれらの複合膜を用いることもできる。
特に、窒化ホウ素は、Ｓｉよりも熱膨張率が小さいの
で、膜１０としても用いることができる。As the method for forming the insulating film, an oxide film formed by thermal oxidation, an oxide film into which oxygen is implanted at a low acceleration energy of about 30 keV, or a method for depositing an insulating film may be used. Or a method of depositing a Si nitride film, or a combination thereof. In addition, the element isolation film or the insulating film forming method itself uses a method other than those for converting the metal film to the insulating film, for example, a method of injecting oxygen ions into the deposited metal film or a method of oxidizing the deposited metal film. It doesn't matter. In addition, as an insulating film excluding the film 10,
Boron nitride, spin-on-glass, Si nitride film, tantalum oxide film, titanium oxide film, ferroelectric film such as strontium titanate, barium titanate, lead zirconium titanate, or organic paraelectric film such as Al ₂ O ₃ or polyimide Or a composite film thereof can also be used.
In particular, since boron nitride has a smaller coefficient of thermal expansion than Si, it can also be used as the film 10.

【０１９５】第３の実施形態としては、素子分離３１と
してトレンチ分離の素子分離を用いた例を示したが、Ｌ
ＯＣＯＳ分離法，リセスドＬＯＣＯＳ，改良ＬＯＣＯＳ
法、さらにはメサ分離、トレンチ分離の素子分離やフィ
ールドシールド分離を用いても良いし、これらを組み合
わせてもよい。In the third embodiment, the example in which the element isolation of the trench isolation is used as the element isolation 31 has been described.
OCOS separation method, recessed LOCOS, improved LOCOS
In addition, element isolation such as mesa isolation and trench isolation, field shield isolation, or a combination thereof may be used.

【０１９６】実施形態では、ｐ型基板７にｎ型領域９を
形成したが、逆にｎ型基板７にｐ型領域９を形成しても
よい。Although the n-type region 9 is formed on the p-type substrate 7 in the embodiment, the p-type region 9 may be formed on the n-type substrate 7.

【０１９７】その他、本発明の要旨を逸脱しない範囲
で、様々に変形して実施することができる。In addition, various modifications can be made without departing from the spirit of the present invention.

【０１９８】[0198]

【発明の効果】以上詳述したように本発明によれば、中
間電極として機能する可動薄膜を、第１の導電部に気体
又は液体を介して対向配置され、少なくとも一端が基板
上に固定され一部が変位可能な第２の導電部と、この第
２の導電部と同一の主面内に形成され該導電部とは側面
で接する絶縁体とで構成することにより、又は基板より
も熱膨張係数が小さい第２の導電部で構成することによ
って、ＭＥＭＳ素子における可動薄膜部分の抵抗値を十
分低くすると共に、抵抗値のばらつきを小さくでき、Ｍ
ＥＭＳ素子を用いた配線の信頼性向上をはかり得、且つ
半導体集積回路との集積化も容易に実現可能にすること
ができる。As described above in detail, according to the present invention, the movable thin film functioning as an intermediate electrode is disposed opposite to the first conductive portion via a gas or a liquid, and at least one end is fixed on the substrate. By disposing a part of the second conductive portion that can be displaced and an insulator formed in the same main surface as the second conductive portion and in contact with the conductive portion on the side surface, By using the second conductive portion having a small expansion coefficient, the resistance value of the movable thin film portion in the MEMS element can be sufficiently reduced, and the variation in the resistance value can be reduced.
The reliability of the wiring using the EMS element can be improved, and integration with a semiconductor integrated circuit can be easily realized.

【０１９９】より具体的には、本発明の構造を用いれ
ば、スイッチ中間電極の厚さを小さくしても、ストレス
マイグレーションやエレクトロマイグレーションが起き
にくく、配線の信頼性の高いスイッチ中間電極を実現で
きる。また、Ｓｉ大規模集積回路上でも、ＭＥＭＳの中
間電極層を厚くしても圧縮応力を生じさせることがで
き、撓みを有したＭＥＭＳをＳｉ大規模集積回路上に形
成することができる。さらに、厚い中間電極を用いるこ
とによって、安定した膜厚で中間電極を形成して抵抗値
及びそのばらつき値を抑えることができる。More specifically, when the structure of the present invention is used, even if the thickness of the switch intermediate electrode is reduced, stress migration and electromigration hardly occur, and a switch intermediate electrode with high wiring reliability can be realized. . Further, even on a large-sized Si integrated circuit, a compressive stress can be generated even when the thickness of the intermediate electrode layer of the MEMS is increased, so that a bent MEMS can be formed on a large-sized Si integrated circuit. Furthermore, by using a thick intermediate electrode, the intermediate electrode can be formed with a stable film thickness, and the resistance value and its variation value can be suppressed.

【０２００】また、中間電極を積層方向に単層である導
電性の膜で形成することができ、中間電極積層方向の応
力をより対称に形成することができる。よって、前記２
つの安定状態を容易に形成することができる。さらに、
片持ち梁構造で、単層の導電性の膜を用いることによっ
て、非対称な反りを生じることが少なくなり、広い温度
範囲で安定に動作させるのが容易になる。Further, the intermediate electrode can be formed of a conductive film that is a single layer in the laminating direction, and the stress in the laminating direction of the intermediate electrode can be formed more symmetrically. Therefore, the above 2
Two stable states can be easily formed. further,
By using a single-layer conductive film with a cantilever structure, asymmetric warpage is less likely to occur, and stable operation over a wide temperature range is facilitated.

【０２０１】また、撓みを有したＭＥＭＳの中間電極の
歪みを、中間電極として用いる絶縁膜と金属膜の歪みの
との間の値に連続的に制御することができ、撓み量の設
計が可能となり、スイッチ高さと長さの設計自由度が増
す。さらに、単層の導電性の膜を用いることで、積層膜
よりも抵抗を安定に維持したしたままで薄膜化が容易に
なり、２つの安定状態間を切り替えるために必要な電圧
も小さくでき、スイッチングさせるための電圧を低電圧
にすることが可能となる。Further, the distortion of the bending MEMS intermediate electrode can be continuously controlled to a value between the distortion of the insulating film and the metal film used as the intermediate electrode, and the amount of bending can be designed. This increases the degree of freedom in designing the switch height and length. Further, by using a single-layer conductive film, it is easy to make the film thinner while maintaining the resistance more stably than the laminated film, and the voltage required to switch between the two stable states can be reduced, The voltage for switching can be reduced.

【０２０２】また、単層の導電性の膜に、例えばＳｉや
Ｗ、Ｍｏなどの高融点金属を用いることによって、従来
例のＡｕやＣｒなどの金属よりも耐熱性を、例えば４０
０℃以上まで向上させることができる。よって、スイッ
チ中間電極を形成した後に、例えばプラズマＣＶＤで形
成したＳｉ酸化膜やＳｉ窒化膜を用いることで、この構
造を多層配線内に埋め込んで形成することができ、半導
体回路上により低インピーダンスかつ高スイッチング比
の素子を実現できる。さらに、形成したＭＥＭＳ素子
は、ＭＩＳＦＥＴに比較して、同じドレインコンダクタ
ンスを得るのに必要な入力容量を小さく保つことがで
き、入力容量を充電するのに必要なエネルギーをより小
さくすることができる。Further, by using a high-melting point metal such as Si, W, or Mo for a single-layer conductive film, for example, it is more heat-resistant than a conventional metal such as Au or Cr by, for example, 40%.
It can be increased to 0 ° C. or higher. Therefore, by using a Si oxide film or a Si nitride film formed by, for example, plasma CVD after the formation of the switch intermediate electrode, the structure can be formed by being buried in the multilayer wiring, and the impedance and the impedance of the semiconductor circuit can be reduced. An element with a high switching ratio can be realized. Further, the formed MEMS element can keep the input capacitance required to obtain the same drain conductance smaller than that of the MISFET, and can reduce the energy required to charge the input capacitance.

【図面の簡単な説明】[Brief description of the drawings]

【図１】第１の実施形態に係わるＭＥＭＳ素子の構造を
示す平面図と断面図。FIG. 1 is a plan view and a cross-sectional view illustrating a structure of a MEMS device according to a first embodiment.

【図２】薄膜の厚さ比ｔm ／ｔi と複合薄膜の熱応力に
よる伸びとの関係を示す図。FIG. 2 is a diagram showing the relationship between the thickness ratio tm / ti of the thin film and the elongation of the composite thin film due to thermal stress.

【図３】第１の実施形態におけるＭＥＭＳ素子の製造工
程を示す平面図と断面図。3A and 3B are a plan view and a cross-sectional view illustrating a manufacturing process of the MEMS element according to the first embodiment.

【図４】第１の実施形態におけるＭＥＭＳ素子の製造工
程を示す平面図と断面図。4A and 4B are a plan view and a cross-sectional view illustrating a manufacturing process of the MEMS device according to the first embodiment.

【図５】第１の実施形態におけるＭＥＭＳ素子の製造工
程を示す平面図と断面図。5A and 5B are a plan view and a cross-sectional view illustrating a manufacturing process of the MEMS device according to the first embodiment.

【図６】第１の実施形態におけるＭＥＭＳ素子の製造工
程を示す平面図と断面図。6A and 6B are a plan view and a cross-sectional view illustrating a manufacturing process of the MEMS element according to the first embodiment.

【図７】第１の実施形態におけるＭＥＭＳ素子の製造工
程を示す平面図と断面図。7A and 7B are a plan view and a cross-sectional view illustrating a manufacturing process of the MEMS element according to the first embodiment.

【図８】第１の実施形態におけるＭＥＭＳ素子の製造工
程を示す平面図と断面図。8A and 8B are a plan view and a cross-sectional view illustrating a manufacturing process of the MEMS device according to the first embodiment.

【図９】第１の実施形態における中間電極長さとスイッ
チ電圧との関係を示す図。FIG. 9 is a diagram showing a relationship between an intermediate electrode length and a switch voltage in the first embodiment.

【図１０】第１の実施形態の変形例を示す平面図と断面
図。FIG. 10 is a plan view and a cross-sectional view illustrating a modification of the first embodiment.

【図１１】第２の実施形態に係わるＭＥＭＳ素子の構造
を示す平面図と断面図。FIGS. 11A and 11B are a plan view and a cross-sectional view illustrating a structure of a MEMS device according to a second embodiment.

【図１２】第２の実施形態におけるＭＥＭＳ素子の製造
工程を示す平面図と断面図。FIGS. 12A and 12B are a plan view and a cross-sectional view illustrating a manufacturing process of the MEMS element according to the second embodiment.

【図１３】第２の実施形態におけるＭＥＭＳ素子の製造
工程を示す平面図と断面図。13A and 13B are a plan view and a cross-sectional view illustrating a manufacturing process of the MEMS element according to the second embodiment.

【図１４】第２の実施形態におけるＭＥＭＳ素子の製造
工程を示す平面図と断面図。14A and 14B are a plan view and a cross-sectional view illustrating a manufacturing process of the MEMS element according to the second embodiment.

【図１５】第２の実施形態におけるＭＥＭＳ素子の製造
工程を示す平面図と断面図。15A and 15B are a plan view and a cross-sectional view illustrating a manufacturing process of the MEMS element according to the second embodiment.

【図１６】第２の実施形態におけるＭＥＭＳ素子の製造
工程を示す平面図と断面図。16A and 16B are a plan view and a cross-sectional view illustrating a manufacturing process of the MEMS device according to the second embodiment.

【図１７】第２の実施形態におけるＭＥＭＳ素子の製造
工程を示す平面図と断面図。17A and 17B are a plan view and a cross-sectional view illustrating a manufacturing process of the MEMS device according to the second embodiment.

【図１８】第２の実施形態の変形例を示す平面図と断面
図。FIG. 18 is a plan view and a cross-sectional view illustrating a modification of the second embodiment.

【図１９】図１８の例の製造工程を示す平面図と断面
図。19A and 19B are a plan view and a cross-sectional view illustrating a manufacturing process of the example of FIG.

【図２０】図１８の例の製造工程を示す平面図と断面
図。FIG. 20 is a plan view and a cross-sectional view illustrating a manufacturing process of the example of FIG. 18;

【図２１】図１８の例の製造工程を示す平面図と断面
図。21 is a plan view and a cross-sectional view illustrating a manufacturing process of the example of FIG. 18;

【図２２】第２の実施形態の第２の変形例の構造を示す
平面図と断面図。FIGS. 22A and 22B are a plan view and a cross-sectional view illustrating a structure according to a second modification of the second embodiment; FIGS.

【図２３】第２の実施形態の第２の変形例の構造を示す
平面図と断面図。23A and 23B are a plan view and a cross-sectional view illustrating a structure according to a second modification of the second embodiment.

【図２４】第３の実施形態に係わるＭＥＭＳ素子の構造
を示す平面図と断面図。FIG. 24 is a plan view and a cross-sectional view illustrating a structure of a MEMS element according to a third embodiment.

【図２５】第３の実施形態のＭＥＭＳ素子を用いた回路
例を示す図。FIG. 25 is a diagram showing a circuit example using the MEMS element of the third embodiment.

【図２６】第３の実施形態のＭＥＭＳ素子を用いた回路
例を示す図。FIG. 26 is a diagram showing a circuit example using the MEMS element of the third embodiment.

【図２７】従来のＭＥＭＳ素子の構造を示す平面図と断
面図。FIG. 27 is a plan view and a cross-sectional view showing the structure of a conventional MEMS element.

【図２８】ＭＥＭＳ素子のＭＥＭＳ素子の構造と片持ち
構造での応力で生じる反りを示す図。FIG. 28 is a diagram showing warpage caused by stress in the structure of the MEMS element and the cantilever structure of the MEMS element.

【図２９】従来素子における金属薄膜の厚さとＳｉ酸化
膜に生じる圧縮応力との関係を示す図。FIG. 29 is a view showing the relationship between the thickness of a metal thin film and the compressive stress generated in a Si oxide film in a conventional element.

【符号の説明】[Explanation of symbols]

１…導電膜（第３の導電部） ２，６，１０，１６，２２，２５…絶縁膜 ５，１２…ポリＳｉ膜 ７…Ｓｉ基板（半導体基板） ８…導電膜（第２の導電部） ９…導電性領域（第１の導電部） １３，１４，１５，１７…導電膜（下部電極） １８…導電膜（上部電極） DESCRIPTION OF SYMBOLS 1 ... Conductive film (third conductive part) 2, 6, 10, 16, 22, 25 ... Insulating film 5, 12 ... PolySi film 7 ... Si substrate (semiconductor substrate) 8 ... Conductive film (second conductive part) 9: conductive region (first conductive portion) 13, 14, 15, 17: conductive film (lower electrode) 18: conductive film (upper electrode)

───────────────────────────────────────────────────── フロントページの続き (72)発明者 関村 雅之 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 Ｆターム(参考） 5F083 EP00 EP21 EP41 GA02 JA32 JA35 JA36 JA37 JA39 JA40 JA56 JA60 PR05 PR33 PR36 PR40  ────────────────────────────────────────────────── ─── Continuing from the front page (72) Inventor Masayuki Sekimura 1-Family, Komukai Toshiba-cho, Saiwai-ku, Kawasaki-shi, Kanagawa F-term (Reference) 5F083 EP00 EP21 EP41 GA02 JA32 JA35 JA36 JA37 JA39 JA40 JA56 JA60 PR05 PR33 PR36 PR40

Claims (5)

【特許請求の範囲】[Claims] 【請求項１】半導体基板の主面上に形成された第１の導
電部と、この第１の導電部に気体又は液体を介して対向
配置され、少なくとも一端が前記基板上に固定され、一
部が変位可能な第２の導電部と、この第２の導電部と同
一の主面内に形成され、該導電部とは側面で接する絶縁
体とを具備してなり、 第２の導電部の変位部分と第１の導電部との距離は、第
１の導電部に対する第２の導電部の電位によって変化す
ることを特徴とする半導体装置。A first conductive portion formed on a main surface of a semiconductor substrate, the first conductive portion being opposed to the first conductive portion via a gas or a liquid, and at least one end fixed to the substrate; A second conductive portion having a displaceable portion, and an insulator formed in the same main surface as the second conductive portion and in contact with the conductive portion on a side surface. A distance between the first conductive portion and the displaced portion of the semiconductor device changes according to a potential of the second conductive portion with respect to the first conductive portion. 【請求項２】半導体基板の主面上に形成された第１の導
電部と、この第１の導電部に気体又は液体を介して対向
配置され、少なくとも一端が前記基板上に固定され、一
部が変位可能な第２の導電部とを具備してなり、 第２の導電部は、前記基板よりも熱膨張係数が小さい材
料からなり、第２の導電部の変位部分と第１の導電部と
の距離は、第１の導電部に対する第２の導電部の電位に
よって変化することを特徴とする半導体装置。A first conductive portion formed on a main surface of the semiconductor substrate, and a first conductive portion opposed to the first conductive portion via a gas or a liquid, at least one end of which is fixed on the substrate; A second conductive portion, the second conductive portion being made of a material having a smaller coefficient of thermal expansion than the substrate, and a displaceable portion of the second conductive portion and a first conductive portion. A semiconductor device, wherein a distance to a portion changes depending on a potential of a second conductive portion with respect to a first conductive portion. 【請求項３】第２の導電部に対し第１の導電部とは反対
側に対向配置され、一部が前記基板上に固定された第３
の導電部を有することを特徴とする請求項１又は２記載
の半導体装置。A third conductive portion which is disposed opposite to the second conductive portion on a side opposite to the first conductive portion and partially fixed on the substrate;
The semiconductor device according to claim 1, further comprising: a conductive portion. 【請求項４】第２の導電部は、前記各導電部に電圧を印
加しない状態で、２つの力学的に安定な状態を保持する
ことを特徴とする請求項１〜３のいずれかに記載の半導
体装置。4. The device according to claim 1, wherein the second conductive portion maintains two mechanically stable states without applying a voltage to each of the conductive portions. Semiconductor device. 【請求項５】前記絶縁体は、第２の導電部に前記基板の
主面と垂直な方向に形成された貫通孔に埋め込み形成さ
れていることを特徴とする請求項１記載の半導体装置。5. The semiconductor device according to claim 1, wherein said insulator is buried in a second conductive portion in a through hole formed in a direction perpendicular to a main surface of said substrate.