KR102130322B1 - 박막 트랜지스터 논리회로 및 그 제조방법 - Google Patents

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Abstract

본 발명은 박막 트랜지스터 논리회로 및 그 제조방법에 관한 것이다. 본 발명의 박막 트랜지스터 논리회로는 기판 상에 형성된 제1 채널층과, 제1 소스 전극, 제1 드레인 전극 및 제1 게이트 전극을 포함하는 공핍형 트랜지스터, 상기 기판 상에 형성된 제2 채널층과, 제2 소스 전극, 제2 드레인 전극 및 제2 게이트 전극을 포함하는 증가형 트랜지스터, 및 상기 전극들을 전기적으로 연결하는 배선부;를 포함하되, 상기 채널층들은 서로 다른 산소 공공 함량을 가질 수 있다. 본 발명에 따르면, 공핍형 트랜지스터와 증가형 트랜지스터를 모두 사용하고, 산소 공공의 양이 다른 비정질 산화물 반도체 층을 채널층으로 사용하여 동작 속도가 향상된 논리회로를 구현할 수 있다.

Description

박막 트랜지스터 논리회로 및 그 제조방법{THIN FILM TRANSISTOR LOGIC CIRCUITS AND METHOD FOR FABRICATING THE SAME}
본 발명은 박막 트랜지스터 논리회로 및 그 제조방법에 관한 것으로, 더욱 상세하게는 서로 다른 채널층을 사용하여 논리회로를 형성하는 박막 트랜지스터 논리회로 및 그 제조방법에 관한 것이다.
트랜지스터의 동작 모드는 공핍형(depletion mode)과 증식형(enhancement mode)으로 분류될 수 있다. 게이트 전압을 인가하지 않은 상태에서도 채널이 열려 있어 전류가 흐르게 되는 트랜지스터를 공핍형 트랜지스터라고 하고, 게이트 전압을 인가하지 않으면 채널이 닫혀 있어 전류가 흐르지 않는 트랜지스터를 증식형 트랜지스터라 한다.
공핍형 트랜지스터로만 구성된 논리회로의 경우, 누설전류가 크고, 올바른 논리회로의 동작이 어려우므로 논리회로 구현에 한계가 있다.
예를 들어, 정상적인 인버터 논리회로의 동작은 입력전압이 로지컬 0일때 출력전압이 로지컬 1이 되어야 한다. 그렇지 않은 경우, 추가적인 장치가 레벨 쉬프팅 엘리먼트(level shifting element)를 장착하여 동작 전압을 조절해야 한다.
이 경우, 추가 장치로 인한 회로의 복잡성과 전력소모의 증가를 가져오게 되고, 증식형 트랜지스터만으로 구성된 인버터 회로의 경우 낮은 인버터 게인(Gain) 및 저조한 스윙(Swing) 특성을 가지므로 고성능 논리회로 구현에 한계점을 갖는다.
따라서, 공핍형 트랜지스터와 증식형 트랜지스터를 함께 사용하여 고성능 논리회로를 구현하는 방법이 필요하다.
등록특허 제10-1445478호, 발명의 명칭: 실리콘 산화아연주석 박막을 이용한 박막 트랜지스터
본 발명은 산소 공공의 양이 다른 비정질 산화물 반도체 층을 채널층으로 사용하는 박막 트랜지스터 논리회로 및 그 제조방법을 제공하는 데 그 목적이 있다.
상기의 목적을 달성하기 위해 본 발명의 일 실시예에 따른 박막 트랜지스터 논리회로는 기판 상에 형성된 제1 채널층과, 제1 소스 전극, 제1 드레인 전극 및 제1 게이트 전극을 포함하는 공핍형 트랜지스터, 상기 기판 상에 형성된 제2 채널층과, 제2 소스 전극, 제2 드레인 전극 및 제2 게이트 전극을 포함하는 증가형 트랜지스터, 및 상기 전극들을 전기적으로 연결하는 배선부;를 포함하되, 상기 채널층들은 서로 다른 산소 공공 함량을 가질 수 있다
여기서, 상기 제1 채널층의 산소 공공 함량은 상기 제2 채널층의 산소 공공 함량보다 클 수 있다.
또한, 상기 채널층들의 산소 공공 함량은 상기 채널층을 구성하는 물질들의 조성비, 상기 채널층들의 두께 및 상기 채널층들의 증착 시의 산소 분압비 중 적어도 하나에 기초하여 결정될 수 있다.
또한, 상기 채널층들은 비정질 X-Y-ZnO 박막으로 형성되되, 상기 X는 알루미늄(Al), 갈륨(Ga), 하프늄(Hf), 지르코늄(Zr), 리튬(Li), 칼륨(K), 티타늄(Ti), 게르마늄(Ge), 니오븀(Nb), 실리콘(Si) 중 적어도 하나 또는 그 조합으로 구성되고, 상기 Y는 인듐(In), 또는 주석(Sn) 중 적어도 하나 또는 그 조합으로 구성되되, 상기 X의 함량이 적을수록 상기 채널층들의 산소 공공 함량이 커질 수 있다.
또한, 상기 제1 채널층의 상기 X의 함량은 0.01wt% 내지 30wt%의 함량이고, 상기 제1 채널층의 두께는 10nm 내지 1000 nm수 있다.
또한, 상기 채널층들의 두께가 두꺼울수록 상기 채널층들의 산소 공공 함량이 커질 수 있다.
또한, 상기 채널층들의 증착 시의 산소 분압비가 적을수록 산소 공공 함량이 커질 수 있다.
또한, 상기 제1 소스 전극 및 상기 제1 드레인 전극은 상기 제1 채널층 상에 형성되고, 상기 제1 게이트 전극은 상기 기판과 상기 제1 채널층 사이에 형성되고, 상기 제2 소스 전극 및 상기 제2 드레인 전극은 상기 제2 채널층 상에 형성되고, 상기 제2 게이트 전극은 상기 기판과 상기 제2 채널층 사이에 형성되며, 상기 배선부는 상기 제1 소스 전극, 상기 제1 게이트 전극을 출력 단자와 연결하고, 상기 제1 소스 전극과 제2 드레인 전극을 연결하여, 인버터 논리회로를 형성할 수 있다.
또한 본 발명의 다른 실시예에 따른 박막 트랜지스터 논리회로는, 기판 상에 형성된 제1 채널층과, 제1 소스 전극, 제1 드레인 전극 및 제1 게이트 전극을 포함하는 공핍형 트랜지스터, 상기 기판 상에 형성된 제2 채널층과, 제2 소스 전극, 제2 드레인 전극 및 제2 게이트 전극을 포함하는 제1 증가형 트랜지스터, 상기 기판 상에 형성된 제3 채널층과, 제3 소스 전극, 제3 드레인 전극 및 제3 게이트 전극을 포함하는 제2 증가형 트랜지스터; 및 상기 전극들을 전기적으로 연결하는 배선부;를 포함하되, 상기 채널층들은 서로 다른 산소 공공 함량을 가지거나, 또는 일부의 채널층들이 동일한 산소 공공 함량을 가지고 나머지 채널층이 상기 일부의 채널층들과 서로 다른 산소 공공 함량을 가질 수 있다.
또한, 본 발명의 다른 실시예에 따른 박막 트랜지스터 인버터 논리회로의 제조방법은 기판 상에 제1, 제2 게이트 전극을 형성하는 단계, 상기 제1, 제2 게이트 전극 상부에 적어도 하나의 게이트 절연막과 제1, 제2 채널층을 형성하는 단계, 상기 제1 채널층 상에 제1 소스 전극과 제1 드레인 전극과, 상기 제2 채널층 상에 제2 소스 전극과 제2 드레인 전극을 형성하는 단계, 및 상기 제1 소스 전극, 상기 제1 게이트 전극을 출력 단자와 연결하고, 상기 제1 소스 전극과 제2 드레인 전극을 전기적으로 연결하는 단계;를 포함하되, 상기 채널층들은 서로 다른 산소 공공 함량을 가질 수 있다.
본 발명에 의하면, 공핍형 트랜지스터와 증가형 트랜지스터를 모두 사용하고, 산소 공공의 양이 다른 비정질 산화물 반도체 층을 채널층으로 사용함으로써 간단하게 논리회로를 제작할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터 논리회로의 단면도이다.
도 2는 본 발명의 제1 실시예에 따른 박막 트랜지스터 논리회로의 회로도이다.
도 3은 본 발명의 제1 실시예에 따른 박막 트랜지스터 논리회로의 입출력 신호이다.
도 4는 본 발명의 제2 실시예에 따른 박막 트랜지스터 논리회로의 단면도이다.
도 5는 본 발명의 제2 실시예에 따른 박막 트랜지스터 논리회로의 회로도이다.
도 6은 본 발명의 제2 실시예에 따른 박막 트랜지스터 논리회로의 입출력 신호이다.
도 7은 본 발명의 제3 실시예에 따른 박막 트랜지스터 논리회로의 단면도이다.
도 8은 본 발명의 제3 실시예에 따른 박막 트랜지스터 논리회로의 회로도이다.
도 9는 본 발명의 제3 실시예에 따른 박막 트랜지스터 논리회로의 입출력 신호이다.
도 10은 본 발명의 일 실시예에 따른 박막 트랜지스터 논리회로의 제조방법의 흐름도이다.
도 11은 본 발명의 실시예들에 따른 박막 트랜지스터 논리회로에 사용되는 각 채널층들의 산소 공공 함량에 따른 전기적 특성을 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 각 실시예에 따른 전극가변 박막 트랜지스터 논리회로 및 그 제조방법에 대하여 설명하도록 한다.
이하의 설명에서 본 발명에 대한 이해를 명확히 하기 위하여, 본 발명의 특징에 대한 공지의 기술에 대한 설명은 생략하기로 한다. 실시예들은 본 발명의 이해를 돕기 위한 상세한 설명이며, 본 발명의 권리범위를 제한하는 것은 아니다. 따라서, 본 발명과 동일한 기능을 수행하는 균등물 역시 본 발명의 권리 범위에 속한다.
이하, 첨부된 도면들을 참조하여 구체적인 실시예들을 설명하도록 한다.
<인버터 논리회로>
도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터 논리회로의 단면도이다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 박막 트랜지스터의 논리회로는 공핍형 트랜지스터, 증가형 트랜지스터 및 배선부를 포함하여 구성된다.
공핍형 트랜지스터는 기판(10) 상에 형성된 제1 채널층(40a), 제1 채널층(40a) 상에 형성된 제1 소스 전극(50aS)과 제1 드레인 전극(50aD)을 포함하여 구성된다. 또한, 공핍형 트랜지스터는 기판(10)과 제1 채널층(40a) 사이에 제1 게이트 전극(20a)과, 제1 게이트 절연막(30a)을 더 포함하여 구성될 수 있다.
증가형 트랜지스터는 기판(10) 상에 형성된 제2 채널층(40b), 제2 채널층(40b) 상에 형성된 제2 소스 전극(50bS)과 제2 드레인 전극(50bD)을 포함하여 구성된다. 또한, 증가형 트랜지스터는 기판(10)과 제2 채널층(40b) 사이에 제2 게이트 전극(20b)과, 제2 게이트 절연막(30b)을 더 포함하여 구성될 수 있다.
제1, 제2 채널층(40a, 40b)은 비정질 X-Y-ZnO 박막으로 형성될 수 있다. 여기서, X는 알루미늄(Al), 갈륨(Ga), 하프늄(Hf), 지르코늄(Zr), 리튬(Li), 칼륨(K), 티타늄(Ti), 게르마늄(Ge), 니오븀(Nb), 실리콘(Si) 등과 같은 산소 공공의 엑제제 역할을 수행하는 물질이나 그 조합으로 구성될 수 있다. 또한, Y는 인듐(In), 또는 주석(Sn)과 같은 이동도 증가 물질이나 그 조합으로 구성될 수 있다.
본 발명에 따르면, 제1, 제2 채널층(40a, 40b)은 서로 다른 산소 공공 함량을 가지며, 바람직하게, 제1 채널층(40a)의 산소 공공 함량은 제2 채널층(40b)의 산소 공공 함량보다 클 수 있다. 여기서, 산소 공공 함량은 문턱전압과 관계된다.
이 때, 제1, 제2 채널층(40a, 40b)의 산소 공공 함량 각각은 제1, 제2 채널층(40a, 40b)을 구성하는 물질들의 조성비, 제1, 제2 채널층(40a, 40b)의 두께 및 제1, 제2 채널층(40a, 40b)의 증착 시의 산소 분압비 중 적어도 하나에 기초하여 결정될 수 있다. 일례로서, 제1, 제2 채널층(40a, 40b)은 스퍼터링 방법으로 증착될 수 있다.
보다 상세하게, 비정질 X-Y-ZnO 박막 중 산소 공공의 엑제제인 X의 함량이 적을수록 채널층의 산소 공공 함량이 커지고, 채널층의 두께가 두꺼울수록 채널층의 산소 공공 함량이 커지며, 채널층의 증착 시의 산소 분압비가 적을수록 산소 공공 함량이 커질 수 있다. 한편, 제1 채널층(40a)의 X의 함량은 0.01wt% 내지 30wt%이고, 제1 채널층(40a)의 두께는 10nm 내지 1000 nm일 수 있다.
각 채널층들(40a, 40b)의 산소 공공 함량에 따른 전기적 특성은 아래의 도 11을 참조하여 구체적으로 설명하기로 한다.
그리고, 전극들(50aS, 50aD, 20a, 50bS, 50bD, 20b)은 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 타이타늄(Ti), 텅스텐(W), 몰리브덴(Mo) 중에서 적어도 한 종류의 원소가 포함되는 금속이거나, 다층박막, 또는 산화물전극인 인듐-징크 옥사이드(In-ZnO), 틴-옥사이드(SnO2), 징크-틴 옥사이드(Zn-SnO), 인듐-틴 옥사이드(In-SnO), 인듐-실리콘 옥사이드(In-SiO) 중에서 선택되는 적어도 한 종류의 원소가 포함되는 금속일 수 있다.
배선부는 제1, 제2 게이트 전극(20a, 20b), 제1, 제2 드레인 전극(50aD, 50bD), 제1, 제2 소스 전극(50aS, 50bS)을 전기적으로 연결할 수 있다. 논리소자의 특성에 따라, 각 전극들의 연결 방법이 달라질 수 있다. 배선부가 제1 소스 전극(50aS), 제1 게이트 전극(20a)을 출력 단자와 연결하고, 제1 소스 전극(50aS)과 제2 드레인 전극(50bD)을 연결하여, 인버터 논리소자를 형성할 수 있다. 이 때, 제1 드레인 전극(50aD)을 내부 전원(VDD)과 연결하고, 제1 소스 전극(50aS), 제2 드레인 전극(50bD), 제1 게이트 전극(20a)과 연결된 제1 게이트 전극 단자(60a)는 출력 단자(Vout)에 연결되고, 제2 소스 단자(50bS)는 그라운드에 연결되고, 제2 게이트 전극(20b)의 제2 게이트 전극 단자(60b)는 입력 단자(A)에 연결될 수 있다. 한편, 배선부의 재질은 알루미늄(Al), 금(Au), 백금(Pt) 또는 구리(Cu) 등 전도성을 나타내는 물질 중 어느 하나 또는 이들의 조합일 수 있다.
도 2는 본 발명의 제1 실시예에 따른 박막 트랜지스터 논리회로의 회로도이고, 도 3은 본 발명의 제1 실시예에 따른 박막 트랜지스터 논리회로의 입출력 신호이다.
도 2를 참조하면, 본 발명의 제1 실시예에 따른 박막 트랜지스터의 논리회로의 회로도는 앞서 설명한 배선부의 연결형태에 따라 공핍형 트랜지스터(DT)의 드레인 전극이 내부 전원(VDD)과 연결되고, 공핍형 트랜지스터(DT)의 소스 전극이 증가형 트랜지스터(ET)의 드레인 전극과 연결될 수 있다.
또한, 공핍형 트랜지스터(DT)의 게이트 전극은 공핍형 트랜지스터(DT)의 소스 전극, 증가형 트랜지스터(ET)의 드레인 전극과 함께 출력 단자(Vout)로 연결될 수 있다. 증가형 트랜지스터(ET)의 게이트 전극은 입력 단자(A)와 연결되고, 증가형 트랜지스터(ET)의 소스 전극은 그라운드에 연결될 수 있다.
도 3을 참조하면, 상기의 도 2의 회로도의 입력 단자(A)로 '0' 또는 '1'의 디지털 입력이 인가되면, 출력 단자(Vout)로 '1' 또는 '0'의 디지털 출력이 나오는 것을 알 수 있다.
제1 실시예에 따르면, 전극가변 박막 트랜지스터 논리회로는 위와 같은 배선에 의해 인버터 논리회로로 기능하도록 형성된 것을 알 수 있다.
<NAND 논리회로>
도 4는 본 발명의 제2 실시예에 따른 박막 트랜지스터 논리회로의 단면도이다.
도 4를 참조하면, 본 발명의 제2 실시예에 따른 박막 트랜지스터 논리회로는 공핍형 트랜지스터, 제1 증가형 트랜지스터, 제2 증가형 트랜지스터 및 배선부를 포함하여 구성될 수 있다.
공핍형 트랜지스터는 기판(10) 상에 형성된 제1 채널층(40a), 제1 채널층(40a) 상에 형성된 제1 소스 전극(50aS)과 제1 드레인 전극(50aD)을 포함하여 구성된다. 또한, 공핍형 트랜지스터는 기판(10)과 제1 채널층(40a) 사이에 제1 게이트 전극(20a)과, 제1 게이트 절연막(30a)을 더 포함하여 구성될 수 있다.
제1 증가형 트랜지스터는 기판(10) 상에 형성된 제2 채널층(40b), 제2 채널층(40b) 상에 형성된 제2 소스 전극(50bS)과 제2 드레인 전극(50bD)을 포함하여 구성된다. 또한, 증가형 트랜지스터는 기판(10)과 제2 채널층(40b) 사이에 제2 게이트 전극(20b)과, 제2 게이트 절연막(30b)을 더 포함하여 구성될 수 있다.
제2 증가형 트랜지스터는 기판(10) 상에 형성된 제3 채널층(40c), 제3 채널층(40c) 상에 형성된 제3 소스 전극(50cS)과 제3 드레인 전극(50cD)을 포함하여 구성된다. 또한, 증가형 트랜지스터는 기판(10)과 제3 채널층(40c) 사이에 제3 게이트 전극(20c)과, 제3 게이트 절연막(30c)을 더 포함하여 구성될 수 있다.
제1, 제2, 제3 채널층(40a, 40b, 40c)은 비정질 X-Y-ZnO 박막으로 형성될 수 있다. 여기서, X는 알루미늄(Al), 갈륨(Ga), 하프늄(Hf), 지르코늄(Zr), 리튬(Li), 칼륨(K), 티타늄(Ti), 게르마늄(Ge), 니오븀(Nb), 실리콘(Si) 등과 같은 산소 공공의 엑제제 역할을 수행하는 물질이나 그 조합으로 구성될 수 있다. 또한, Y는 인듐(In), 또는 주석(Sn)과 같은 이동도 증가 물질이나 그 조합으로 구성될 수 있다.
본 발명의 일 실시예에 따르면, 제1, 제2, 제3 채널층(40a, 40b, 40c)은 서로 다른 산소 공공 함량을 가지며, 바람직하게, 제1 채널층(40a)의 산소 공공 함량은 제2 채널층(40b)의 산소 공공 함량보다 크고, 제2 채널층(40b)의 산소 공공 함량은 제3 채널층(40c)의 산소 공공 함량보다 클 수 있다. 그리고, 본 발명의 다른 실시예에 따르면, 제1, 제2, 제3 채널층(40a, 40b, 40c) 중 일부의 채널층들은 동일한 산소 공공 함량을 가지고 나머지 채널층이 일부의 채널층들과 서로 다른 산소 공공 함량을 가질 수 있다. 바람직하게, 제2 채널층(40b)의 산소 공공 함량과 제3 채널층(40c)의 산소 공공 함량은 동일하고, 제1 채널층(40a)의 산소 공공 함량은 제2, 3 채널층(40b, 40c)의 산소 공공 함량보다 클 수 있다. 여기서, 산소 공공 함량은 문턱전압과 관계된다.
이 때, 제1, 제2, 제3 채널층(40a, 40b, 40c)의 산소 공공 함량 각각은 제1, 제2, 제3 채널층(40a, 40b, 40c)을 구성하는 물질들의 조성비, 제1, 제2, 제3 채널층(40a, 40b, 40c)의 두께 및 제1, 제2, 제3 채널층(40a, 40b, 40c)의 증착 시의 산소 분압비 중 적어도 하나에 기초하여 결정될 수 있다. 일례로서, 제1, 제2 채널층(40a, 40b)은 스퍼터링 방법으로 증착될 수 있다.
보다 상세하게, 비정질 X-Y-ZnO 박막 중 산소 공공의 엑제제인 X의 함량이 적을수록 채널층의 산소 공공 함량이 커지고, 채널층의 두께가 두꺼울수록 채널층의 산소 공공 함량이 커지며, 채널층의 증착 시의 산소 분압비가 적을수록 산소 공공 함량이 커질 수 있다. 한편, 제1 채널층(40a)의 X의 함량은 0.01wt% 내지 30wt%이고, 제1 채널층(40a)의 두께는 10nm 내지 1000 nm일 수 있다.
각 채널층들(40a, 40b, 40c)의 산소 공공 함량에 따른 전기적 특성은 아래의 도 11을 참조하여 구체적으로 설명하기로 한다.
그리고, 전극들(50aS, 50aD, 20a, 50bS, 50bD, 20b, 50cS, 50cD, 20c)은 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 타이타늄(Ti), 텅스텐(W), 몰리브덴(Mo) 중에서 적어도 한 종류의 원소가 포함되는 금속이거나, 다층박막, 또는 산화물전극인 인듐-징크 옥사이드(In-ZnO), 틴-옥사이드(SnO2), 징크-틴 옥사이드(Zn-SnO), 인듐-틴 옥사이드(In-SnO), 인듐-실리콘 옥사이드(In-SiO) 중에서 선택되는 적어도 한 종류의 원소가 포함되는 금속일 수 있다.
배선부는 제1 드레인 전극(50aD)을 내부 전원(VDD)과 연결하고, 제1 게이트 전극(20a), 제1 소스 전극(50aS), 제2 드레인 전극(50bD)을 출력 단자(Vout)와 연결할 수 있다. 또한, 배선부는 제2 소스 전극(50bS)와 제3 드레인 전극(50cD)을 연결하고, 제2 소스 단자(50bS)와 그라운드(GND)를 연결하고, 제2 게이트 전극(20b)과 제3 게이트 전극(20c)을 두 개의 입력 단자(A, B)로 연결하여 NAND 논리소자를 형성할 수 있다. 이 때, 각각의 게이트 전극은 게이트 전극 단자(60a, 60b, 60c)를 이용하여 배선부를 전기적으로 연결할 수 있다. 한편, 배선부의 재질은 알루미늄(Al), 금(Au), 백금(Pt) 또는 구리(Cu) 등 전도성을 나타내는 물질 중 어느 하나 또는 이들의 조합일 수 있다.
도 5는 본 발명의 제2 실시예에 따른 박막 트랜지스터 논리회로의 회로도이고, 도 6은 본 발명의 제2 실시예에 따른 박막 트랜지스터 논리회로의 입출력 신호이다.
도 5를 참조하면, 본 발명의 제2 실시예에 따른 박막 트랜지스터 논리회로의 회로도는 앞서 설명한 배선부의 연결형태에 따라 낸드(NAND) 논리회로를 형성할 수 있다.
구체적으로, NAND 논리회로의 회로도는 공핍형 트랜지스터(DT)의 드레인 전극이 내부 전원(VDD)와 연결되고, 공핍형 트랜지스터(DT)의 소스 전극이 제1 증가형 트랜지스터(ET1)의 드레인 전극과 연결될 수 있다. 또한, 제1 증가형 트랜지스터(ET1)의 소스 전극은 제2 증가형 트랜지스터(ET2)의 드레인 전극과 연결되고, 제2 증가형 트랜지스터(ET2)의 소스 전극은 그라운드(GND)와 연결될 수 있다. 이 때, 제1 증가형 트랜지스터(ET1)의 게이트 전극은 제1 입력 단자(A)와 연결되고, 제2 증가형 트랜지스터(ET2)의 게이트 전극은 제2 입력 단자(B)와 연결되며, 공핍형 트랜지스터(DT)의 게이트 전극은 공핍형 트랜지스터(DT)의 소스 전극, 제1 증가형 트랜지스터의 드레인 전극과 함께 출력 단자(Vout)에 연결될 수 있다.
이러한 배선 구조로 인하여, 두 개의 입력 단자(A, B)에서 디지털 신호가 입력되면 출력 단자(Vout)로 NAND 조합의 디지털 신호가 출력될 수 있다.
도 6을 참조하면, 상기의 도 5의 회로도의 제1 입력 단자(A)로 '0', '0'과, '1', '1'이 순차적으로 반복해서 인가되고, 제2 입력 단자(B)로 '0'과, '1'이 순차적으로 반복해서 인가되면, 출력 단자(Vout)는 제1, 제2 입력 단자(A, B)의 입력 신호를 NAND 조합하여 출력할 수 있다. 아래 [표 1]는 두 개의 입력 신호에 대한 NAND 조합한 출력 신호를 나타낸 것이다.
A(VIN1) 0 0 1 1
B(VIN2) 0 1 0 1
Vout 1 1 1 0
제1, 제2 입력 신호(A, B)의 NAND 조합에 의해, 제1 입력 신호(A)도 '1'이 인가되고, 제2 입력 신호(B)도 '1'이 인가된 경우에만, 출력 신호(Vout)는 '0'이 출력되고, 나머지 경우는 모두 '1'이 출력되는 것을 알 수 있다.
제2 실시예에 따르면, 트랜지스터 논리회로는 위와 같은 배선에 의해 NAND 논리회로로 기능하도록 형성된 것을 알 수 있다.
<NOR 논리회로>
도 7은 본 발명의 제3 실시예에 따른 트랜지스터 논리회로의 단면도이다.
도 7을 참조하면, 본 발명의 제3 실시예에 따른 박막 트랜지스터 논리회로는 공핍형 트랜지스터, 제1 증가형 트랜지스터, 제2 증가형 트랜지스터 및 배선부를 포함하여 구성될 수 있다. 제2 실시예와 구성요소는 동일하며, 배선부의 배선 구조만 상이하다.
공핍형 트랜지스터, 제1 증가형 트랜지스터, 및 제2 증가형 트랜지스터는 제2 실시예와 동일하므로 구체적인 설명은 생략하도록 한다.
배선부는 제1 드레인 전극(50aD)을 내부 전원(VDD)과 연결하고, 제1 게이트 전극(20a), 제1 소스 전극(50aS), 제2 드레인 전극(50bD), 제3 드레인 전극(50cD)을 출력 단자(Vout)와 연결할 수 있다. 또한, 배선부는 제2 소스 전극(50bS)와 제3 소스 전극(50cS)을 그라운드(GND)로 연결하고, 제2 게이트 전극(20b)과 제3 게이트 전극(20c)을 두 개의 입력 단자(A, B)로 연결하여 NOR 논리소자를 형성할 수 있다. 이 때, 각각의 게이트 전극은 게이트 전극 단자(60a, 60b, 60c)를 이용하여 배선부를 전기적으로 연결할 수 있다.
도 8은 본 발명의 제3 실시예에 따른 박막 트랜지스터 논리회로의 회로도이고, 도 9는 본 발명의 제3 실시예에 따른 박막 트랜지스터 논리회로의 입출력 신호이다.
도 8을 참조하면, 본 발명의 제3 실시예에 따른 박막 트랜지스터 논리회로의 회로도는 앞서 설명한 배선부의 연결형태에 따라 노아(NOR) 논리회로를 형성할 수 있다.
구체적으로, NOR 논리회로의 회로도는 공핍형 트랜지스터(DT)의 드레인 전극이 내부 전원(VDD)와 연결되고, 공핍형 트랜지스터(DT)의 게이트 전극은 공핍형 트랜지스터(DT)의 소스 전극, 제1 증가형 트랜지스터(ET1)의 드레인 전극, 제2 증가형 트랜지스터(ET2)의 드레인 전극과 연결되어 출력 단자(Vout)가 될 수 있다. 또한, 제1 증가형 트랜지스터(ET1)의 소스 전극과 제2 증가형 트랜지스터(ET2)의 소스 전극과 함께 그라운드(GND)로 연결될 수 있다. 이 때, 제1 증가형 트랜지스터(ET1)의 게이트 전극은 제1 입력 단자(A)와 연결되고, 제2 증가형 트랜지스터(ET2)의 게이트 전극은 제2 입력 단자(B)로 사용될 수 있다.
이러한 배선 구조로 인하여, 두 개의 입력 단자(A, B)에서 디지털 신호가 입력되면 출력 단자(Vout)로 NOR 조합의 디지털 신호가 출력될 수 있다.
도 9를 참조하면, 상기의 도 8의 회로도의 제1 입력 단자(A)로 '0', '0'과, '1', '1'이 순차적으로 반복해서 인가되고, 제2 입력 단자(B)로 '0'과, '1'이 순차적으로 반복해서 인가되면, 출력 단자(Vout)는 제1, 제2 입력 단자(A, B)의 입력 신호를 NOR 조합하여 출력할 수 있다. 아래 [표 2]는 두 개의 입력 신호에 대한 NOR 조합한 출력 신호를 나타낸 것이다.
A(VIN1) 0 0 1 1
B(VIN2) 0 1 0 1
Vout 1 0 0 0
제1, 제2 입력 신호(A, B)의 NOR 조합에 의해, 제1 입력 신호(A)도 '0'이 인가되고, 제2 입력 신호(B)도 '0'이 인가된 경우에만, 출력 신호(Vout)는 '1'이 출력되고, 나머지 경우는 모두 '0'이 출력되는 것을 알 수 있다.
제3 실시예에 따르면, 박막 트랜지스터 논리회로는 위와 같은 배선에 의해 NOR 논리회로로 기능하도록 형성된 것을 알 수 있다.
도 10은 본 발명의 일 실시예에 따른 전극가변 박막 트랜지스터 논리회로의 제조방법의 흐름도이다.
도 10을 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터 논리회로의 제조방법은 기판 상에 게이트 전극을 형성하고(S1010), 게이트 절연막과 채널층을 순차적으로 형성하고(S1020), 각 채널층 상에 소스 전극, 드레인 전극을 형성하고(S1030), 각 전극들에 배선을 연결하여(S1040) 논리회로를 형성할 수 있다.
<인버터 논리회로의 제조방법>
구체적으로, 인버터 논리회로의 제조방법은 기판 상에 제1, 제2 게이트 전극을 형성한 후, 제1, 제2 게이트 전극 상부에 적어도 하나의 게이트 절연막과 제1, 제2 채널층을 형성할 수 있다. 이 때, 상기의 게이트 전극, 게이트 절연막 및 채널층 형성 방법은 스퍼터링 증착 공정, 펄스 레이저 증착 공정, 열증착 공정, 전자빔증착 공정, 인쇄 공정, 습식 용액 공정 또는 다른 적당한 공정에 의하여 형성될 수 있다. 특히, 제1, 제2 채널층은 스퍼터링 방법으로 증착될 수 있다.
한편, 제1, 제2 채널층은 서로 다른 산소 공공 함량을 가지며, 바람직하게, 제1 채널층의 산소 공공 함량은 제2 채널층의 산소 공공 함량보다 클 수 있다. 이 경우, 제1, 제2 채널층의 산소 공공 함량 각각은 제1, 제2 채널층을 구성하는 물질들의 조성비, 제1, 제2 채널층(40a, 40b)의 두께 및 제1, 제2 채널층의 스퍼터링 방법을 통한 증착 시의 산소 분압비 중 적어도 하나에 기초하여 결정될 수 있다.
다음으로, 제1 채널층 상에 제1 소스 전극과 제1 드레인 전극을 형성하고, 제2 채널층 상에 제2 소스 전극과 제2 드레인 전극을 형성할 수 있다. 제1, 2 소스/드레인 전극의 생성 과정은 제1 채널층의 전면에 알루미늄(Al) 또는 타이타늄(Ti)으로 구성된 제1 전극층을 10nm 이상 40nm 이하로 증착하고, 광노광 공정 또는 리프트오프 공정에 의해 증착된 제1 전극층에서 제1 소스 전극과 제1 드레인 전극을 제외한 부분을 제거할 수 있다. 다음으로, 제2 채널층의 전면에 산화 인듐 주석(In-SnO)으로 구성된 제2 전극층을 50nm 두께로 스퍼터링법을 사용하여 증착하고, 리프트오프 공정에 의해 증착된 제2 전극층에서 제2 소스 전극과 제2 드레인 전극을 제외한 부분을 제거하여 형성할 수 있다. 한편, Ti/Al, 금속층을 대신하여 ITO, ISO 구리(Cu), 알루미늄(Al), 금(Au)을 이용할 수도 있다.
마지막으로, 제1 소스 전극, 제1 게이트 전극을 출력 단자와 연결하고, 제1 소스 전극과 제2 드레인 전극을 전기적으로 연결하여 인버터 논리회로를 제조할 수 있다.
<NAND/NOR 논리회로의 제조방법>
구체적으로, NAND 논리회로와 NOR 논리회로의 제조방법은 기판 상에 제1, 제2, 제3 게이트 전극을 형성한 후, 제1, 제2, 제3 게이트 전극 상부에 적어도 하나의 게이트 절연막과 제1, 제2, 제3 채널층을 형성할 수 있다. 이 때, 상기의 게이트 전극, 게이트 절연막 및 채널층 형성 방법은 스퍼터링 증착 공정, 펄스 레이저 증착 공정, 열증착 공정, 전자빔증착 공정, 인쇄 공정, 습식 용액 공정 또는 다른 적당한 공정에 의하여 형성될 수 있다. 특히, 제1, 제2, 제3 채널층은 스퍼터링 방법으로 증착될 수 있다.
한편, 제1, 제2, 제3 채널층은 서로 다른 산소 공공 함량을 가지거나, 또는 일부의 채널층들이 동일한 산소 공공 함량을 가지고 나머지 채널층이 상기 일부의 채널층들과 서로 다른 산소 공공 함량을 가질 수 있다. 이 때, 서로 다른 산소 공공 함량을 가지는 경우, 제1 채널층의 산소 공공 함량은 제2 채널층의 산소 공공 함량보다 크고, 제2 채널층의 산소 공공 함량은 제3 채널층의 산소 공공 함량보다 클 수 있다. 그리고, 나머지 채널층이 일부의 채널층들과 서로 다른 산소 공공 함량을 가지는 경우, 제2 채널층의 산소 공공 함량과 제3 채널층의 산소 공공 함량은 동일하고, 제1 채널층의 산소 공공 함량은 제2, 제3 채널층의 산소 공공 함량보다 클 수 있다.
서로 다른 산소 공공 함량을 가지며, 바람직하게, 제1 채널층의 산소 공공 함량은 제2 채널층의 산소 공공 함량보다 클 수 있다. 이 경우, 제1, 제2 채널층의 산소 공공 함량 각각은 제1, 제2 채널층을 구성하는 물질들의 조성비, 제1, 제2 채널층(40a, 40b)의 두께 및 제1, 제2 채널층의 스퍼터링 방법을 통한 증착 시의 산소 분압비 중 적어도 하나에 기초하여 결정될 수 있다.
다음으로, 제1 채널층 상에 제1 소스 전극과 제1 드레인 전극을 형성하고, 제2 채널층 상에 제2 소스 전극과 제2 드레인 전극을 형성하고, 제3 채널층 상에 제3 소스 전극과 제3 드레인 전극을 형성할 수 있다. 제1, 2, 3 소스/드레인 전극의 생성 과정은 제1 채널층의 전면에 알루미늄(Al) 또는 타이타늄(Ti)으로 구성된 제1 전극층을 10nm 이상 40nm 이하로 증착하고, 광노광 공정 또는 리프트오프 공정에 의해 증착된 제1 전극층에서 제1 소스 전극과 제1 드레인 전극을 제외한 부분을 제거할 수 있다. 다음으로, 제2 채널층의 전면에 산화 인듐 주석(In-SnO)으로 구성된 제2 전극층을 대략 50nm 두께로 스퍼터링법을 사용하여 증착하고, 리프트오프 공정에 의해 증착된 제2 전극층에서 제2 소스 전극과 제2 드레인 전극을 제외한 부분을 제거하여 형성할 수 있다. 또한, 제3 채널층의 전면에 산화 인듐 실리콘(In-SiO)으로 구성된 제3 전극층을 대략 50nm 두께로 스퍼터링법을 사용하여 증착하고, 리프트오프 공정에 의해 증착된 제3 전극층에서 제3 소스 전극과 제3 드레인 전극을 제외한 부분을 제거하여 형성할 수 있다. 한편, Ti/Al, 금속층을 대신하여 ITO, ISO 구리(Cu), 알루미늄(Al), 금(Au)을 이용할 수도 있다.
마지막으로, 제1 드레인 전극을 내부 전원과 연결하고, 제1 게이트 전극, 제1 소스 전극, 제2 드레인 전극을 출력 단자와 연결하고, 제2 소스 전극와 제3 드레인 전극을 연결하고, 제2 소스 단자와 그라운드를 연결하고, 제2 게이트 전극과 제3 게이트 전극을 두 개의 입력 단자로 전기적으로 연결하여 NAND 논리회로를 제조할 수 있다.
또한, NOR 논리회로 제조방법은 상기의 마직막 배선하는 과정만이 상이하다. NOR 논리회로 제조를 위해서, 제1 드레인 전극을 내부 전원과 연결하고, 제1 게이트 전극을 제1 소스 전극, 제2 드레인 전극, 제3 드레인 전극, 출력 단자와 연결하고, 제2 소스 전극, 제3 소스 전극을 그라운드와 연결하고, 제2 게이트 전극과 제3 게이트 전극을 두 개의 입력 단자로 전기적으로 연결하여 NOR 논리회로를 제조할 수 있다.
도 11은 본 발명의 실시예들에 따른 박막 트랜지스터 논리회로에 사용되는 각 채널층들의 산소 공공 함량에 따른 전기적 특성을 설명하기 위한 도면이다.
도 11를 참조하면, 각 채널층들의 산소 공공 함량에 따라 전기적 특성 및 문턱전압이 변화함을 보여주고 있다. 도 11에 도시된 전류-전압 결과를 이용하여 산소공 공 함량에 따른 전기적 특성을 아래 [표 3]에 표시한다.
Vth Ion Ioff Ion/off μFE S.S
Largeoxygen vacancy 5.61 1.3.E-04 1.1.E-13 1.2.E+09 20.451 1.08
Smalloxygen vacancy1 5.87 1.1.E-04 1.7.E-13 6.4.E+08 17.997 0.55
Smalloxygen vacancy2 6.10 1.0.E-04 1.8.E-13 3.4.E+08 15.498 0.53
[표 3]에 도시된 바와 같이, 가장 큰 산소 공공 함량을 가지는, 즉 가장 작은 문턱전압을 가지는 채널층을 제1 채널층으로, 상대적으로 작은 산소 공공 함량을 가지는, 즉 상대적으로 큰 문턱전압을 가지는 채널층들을 제2, 제3 채널층으로 사용하는 것이 구동 속도를 빠르게 할 수 있다.
따라서, 본 발명에 따르면, 공핍형 트랜지스터와 증가형 트랜지스터(제1, 제2 증가형 트랜지스터) 각각의 채널층의 산소 공공 함량을 다르게 선택함으로써 구동속도가 향상된 논리회로, 즉, 인버터, 낸드(NAND), 노아(NOR) 논리회로를 구현할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
10: 기판
20a, 20b, 20c: 제1, 제2, 제3 게이트 전극
30a, 30b, 30c: 게이트 절연층
40a, 40b, 40c: 제1, 제2, 제3 채널층
50aD, 50bD, 50cD: 제1, 제2, 제3 드레인 전극
50aS, 50bS, 50cS: 제1, 제2, 제3 소스 전극
60a, 60b, 60c: 게이트 전극 단자
A, B: 입력 단자 Vout: 출력 단자
VDD: 내부 전원 GND: 그라운드

Claims (18)

  1. 기판 상에 형성된 제1 채널층과, 제1 소스 전극, 제1 드레인 전극 및 제1 게이트 전극을 포함하는 공핍형 트랜지스터;
    상기 기판 상에 형성된 제2 채널층과, 제2 소스 전극, 제2 드레인 전극 및 제2 게이트 전극을 포함하는 증가형 트랜지스터; 및
    상기 전극들을 전기적으로 연결하는 배선부;를 포함하되,
    상기 채널층들은 서로 다른 산소 공공 함량을 가지고,
    상기 채널층들의 산소 공공 함량은 상기 채널층을 구성하는 물질들의 조성비에 기초하여 결정되고,
    상기 채널층들은 비정질 X-Y-ZnO 박막으로 형성되되, 상기 X는 알루미늄
    (Al), 갈륨(Ga), 하프늄(Hf), 지르코늄(Zr), 리튬(Li), 칼륨(K), 티타늄(Ti), 게르마늄(Ge), 니오븀(Nb), 실리콘(Si) 중 적어도 하나 또는 그 조합으로 구성되고, 상기 Y는 인듐(In), 또는 주석(Sn) 중 적어도 하나 또는 그 조합으로 구성되되, 상기 X의 함량이 적을수록 상기 채널층들의 산소 공공 함량이 커지는 것을 특징으로 하는 박막 트랜지스터 논리회로.
  2. 제1항에 있어서,
    상기 제1 채널층의 산소 공공 함량은 상기 제2 채널층의 산소 공공 함량보다 큰 것을 특징으로 하는 박막 트랜지스터 논리회로.
  3. 제1항에 있어서,
    상기 채널층들의 산소 공공 함량은 상기 채널층들의 두께 및 상기 채널층들의 증착 시의 산소 분압비 중 적어도 하나에 더 기초하여 결정되는 것을 특징으로 하는 박막 트랜지스터 논리회로.
  4. 삭제
  5. 제1항에 있어서,
    상기 제1 채널층의 상기 X의 함량은 0.01wt% 내지 30wt%의 함량이고,
    상기 제1 채널층의 두께는 10nm 내지 1000 nm인 것을 특징으로 하는 박막 트랜지스터 논리회로.
  6. 제3항에 있어서,
    상기 채널층들의 두께가 두꺼울수록 상기 채널층들의 산소 공공 함량이 커지는 것을 특징으로 하는 박막 트랜지스터 논리회로.
  7. 제3항에 있어서,
    상기 채널층들의 증착 시의 산소 분압비가 적을수록 산소 공공 함량이 커지는 것을 특징으로 하는 박막 트랜지스터 논리회로.
  8. 제1항에 있어서,
    상기 제1 소스 전극 및 상기 제1 드레인 전극은 상기 제1 채널층 상에 형성되고, 상기 제1 게이트 전극은 상기 기판과 상기 제1 채널층 사이에 형성되고,
    상기 제2 소스 전극 및 상기 제2 드레인 전극은 상기 제2 채널층 상에 형성되고, 상기 제2 게이트 전극은 상기 기판과 상기 제2 채널층 사이에 형성되며
    상기 배선부는 상기 제1 소스 전극, 상기 제1 게이트 전극을 출력 단자와 연결하고, 상기 제1 소스 전극과 제2 드레인 전극을 연결하여, 인버터 논리회로를 형성하는 것을 특징으로 하는 박막 트랜지스터 논리회로.
  9. 기판 상에 형성된 제1 채널층과, 제1 소스 전극, 제1 드레인 전극 및 제1 게이트 전극을 포함하는 공핍형 트랜지스터;
    상기 기판 상에 형성된 제2 채널층과, 제2 소스 전극, 제2 드레인 전극 및 제2 게이트 전극을 포함하는 제1 증가형 트랜지스터;
    상기 기판 상에 형성된 제3 채널층과, 제3 소스 전극, 제3 드레인 전극 및 제3 게이트 전극을 포함하는 제2 증가형 트랜지스터; 및
    상기 전극들을 전기적으로 연결하는 배선부;를 포함하되,
    상기 채널층들은 서로 다른 산소 공공 함량을 가지거나, 또는 일부의 채널층들이 동일한 산소 공공 함량을 가지고 나머지 채널층이 상기 일부의 채널층들과 서로 다른 산소 공공 함량을 가지고,
    상기 채널층들의 산소 공공 함량은 상기 채널층을 구성하는 물질들의 조성비에 기초하여 결정되고,
    상기 채널층들은 비정질 X-Y-ZnO 박막으로 형성되되, 상기 X는 알루미늄
    (Al), 갈륨(Ga), 하프늄(Hf), 지르코늄(Zr), 리튬(Li), 칼륨(K), 티타늄(Ti), 게르마늄(Ge), 니오븀(Nb), 실리콘(Si) 중 적어도 하나 또는 그 조합으로 구성되고, 상기 Y는 인듐(In), 또는 주석(Sn) 중 적어도 하나 또는 그 조합으로 구성되되, 상기 X의 함량이 적을수록 상기 채널층들의 산소 공공 함량이 커지는 것을 특징으로 하는 박막 트랜지스터 논리회로.
  10. 제9항에 있어서,
    상기 채널층들은 서로 다른 산소 공공 함량을 가지는 경우, 상기 제1 채널층의 산소 공공 함량은 상기 제2 채널층의 산소 공공 함량보다 크고, 상기 제2 채널층의 산소 공공 함량은 상기 제3 채널층의 산소 공공 함량보다 크며,
    상기 나머지 채널층이 상기 일부의 채널층들과 서로 다른 산소 공공 함량을 가지는 경우, 상기 제2 채널층의 산소 공공 함량과 상기 제3 채널층의 산소 공공 함량은 동일하고, 상기 제1 채널층의 산소 공공 함량은 상기 제2 채널층 및 제3 채널층의 산소 공공 함량보다 큰 것을 특징으로 하는 박막 트랜지스터 논리회로.
  11. 제9항에 있어서,
    상기 채널층들의 산소 공공 함량은 상기 채널층들의 두께 및 상기 채널층들의 증착 시의 산소 분압비 중 적어도 하나에 더 기초하여 결정되는 것을 특징으로 하는 박막 트랜지스터 논리회로.
  12. 삭제
  13. 제9항에 있어서,
    상기 제1 채널층의 상기 X의 함량은 0.01wt% 내지 30wt%이고,
    상기 제1 채널층의 두께는 10nm 내지 1000 nm인 것을 특징으로 하는 박막 트랜지스터 논리회로
  14. 제11항에 있어서,
    상기 채널층들의 두께가 두꺼울수록 상기 채널층들의 산소 공공 함량이 커지는 것을 특징으로 하는 박막 트랜지스터 논리회로.
  15. 제11항에 있어서,
    상기 채널층들의 증착 시의 산소 분압비가 적을수록 산소 공공 함량이 커지는 것을 특징으로 하는 박막 트랜지스터 논리회로.
  16. 제9항에 있어서,
    상기 제1 소스 전극 및 상기 제1 드레인 전극은 상기 제1 채널층 상에 형성되고, 상기 제1 게이트 전극은 상기 기판과 상기 제1 채널층 사이에 형성되고,
    상기 제2 소스 전극 및 상기 제2 드레인 전극은 상기 제2 채널층 상에 형성되고, 상기 제2 게이트 전극은 상기 기판과 상기 제2 채널층 사이에 형성되고,
    상기 제3 소스 전극 및 상기 제3 드레인 전극은 상기 제3 채널층 상에 형성되고, 상기 제3 게이트 전극은 상기 기판과 상기 제3 채널층 사이에 형성되며
    상기 배선부는, 상기 제1 드레인 전극을 내부 전원과 연결하고, 상기 제1 게이트 전극, 상기 제1 소스 전극, 상기 제2 드레인 전극을 출력 단자와 연결하고, 상기 제2 소스 전극와 상기 제3 드레인 전극을 연결하고, 상기 제2 소스 단자와 그라운드를 연결하고, 상기 제2 게이트 전극과 상기 제3 게이트 전극을 두 개의 입력 단자로 연결하여, NAND 논리회로를 형성하는 것을 특징으로 하는 박막 트랜지스터 논리회로.
  17. 기판 상에 제1, 제2 게이트 전극을 형성하는 단계;
    상기 제1, 제2 게이트 전극 상부에 적어도 하나의 게이트 절연막과 제1, 제2 채널층을 형성하는 단계;
    상기 제1 채널층 상에 제1 소스 전극과 제1 드레인 전극과, 상기 제2 채널층 상에 제2 소스 전극과 제2 드레인 전극을 형성하는 단계; 및
    상기 제1 소스 전극, 상기 제1 게이트 전극을 출력 단자와 연결하고, 상기 제1 소스 전극과 제2 드레인 전극을 전기적으로 연결하는 단계;를 포함하되,
    상기 채널층들은 서로 다른 산소 공공 함량을 가지고,
    상기 채널층들의 산소 공공 함량은 상기 채널층을 구성하는 물질들의 조성비에 기초하여 결정되고,
    상기 채널층들은 비정질 X-Y-ZnO 박막으로 형성되되, 상기 X는 알루미늄
    (Al), 갈륨(Ga), 하프늄(Hf), 지르코늄(Zr), 리튬(Li), 칼륨(K), 티타늄(Ti), 게르마늄(Ge), 니오븀(Nb), 실리콘(Si) 중 적어도 하나 또는 그 조합으로 구성되고, 상기 Y는 인듐(In), 또는 주석(Sn) 중 적어도 하나 또는 그 조합으로 구성되되, 상기 X의 함량이 적을수록 상기 채널층들의 산소 공공 함량이 커지는 것을 특징으로 하는 박막 트랜지스터 인버터 논리회로의 제조방법.
  18. 기판 상에 제1, 제2, 제3 게이트 전극을 형성하는 단계;
    상기 제1, 제2, 제3 게이트 전극 상부에 적어도 하나의 게이트 절연막과 제1, 제2, 제3 채널층을 형성하는 단계;
    상기 제1 채널층 상에 제1 소스 전극과 제1 드레인 전극, 상기 제2 채널층 상에 제2 소스 전극과 제2 드레인 전극과, 상기 제3 채널층 상에 제3 소스 전극과 제3 드레인 전극을 형성하는 단계; 및
    상기 제1 드레인 전극을 내부 전원과 연결하고, 상기 제1 게이트 전극, 상기 제1 소스 전극, 상기 제2 드레인 전극을 출력 단자와 연결하고, 상기 제2 소스 전극와 상기 제3 드레인 전극을 연결하고, 상기 제2 소스 단자와 그라운드를 연결하고, 상기 제2 게이트 전극과 상기 제3 게이트 전극을 두 개의 입력 단자로 전기적으로 연결하는 단계;를 포함하되,
    상기 채널층들은 서로 다른 산소 공공 함량을 가지거나, 또는 일부의 채널층들이 동일한 산소 공공 함량을 가지고 나머지 채널층이 상기 일부의 채널층들과 서로 다른 산소 공공 함량을 가지고,
    상기 채널층들의 산소 공공 함량은 상기 채널층을 구성하는 물질들의 조성비에 기초하여 결정되고,
    상기 채널층들은 비정질 X-Y-ZnO 박막으로 형성되되, 상기 X는 알루미늄
    (Al), 갈륨(Ga), 하프늄(Hf), 지르코늄(Zr), 리튬(Li), 칼륨(K), 티타늄(Ti), 게르마늄(Ge), 니오븀(Nb), 실리콘(Si) 중 적어도 하나 또는 그 조합으로 구성되고, 상기 Y는 인듐(In), 또는 주석(Sn) 중 적어도 하나 또는 그 조합으로 구성되되, 상기 X의 함량이 적을수록 상기 채널층들의 산소 공공 함량이 커지는 것을 특징으로 하는 박막 트랜지스터 NAND 논리회로 제조방법.
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