KR102126352B1 - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR102126352B1
KR102126352B1 KR1020180147934A KR20180147934A KR102126352B1 KR 102126352 B1 KR102126352 B1 KR 102126352B1 KR 1020180147934 A KR1020180147934 A KR 1020180147934A KR 20180147934 A KR20180147934 A KR 20180147934A KR 102126352 B1 KR102126352 B1 KR 102126352B1
Authority
KR
South Korea
Prior art keywords
pattern
preliminary
semiconductor
thin film
preliminary pattern
Prior art date
Application number
KR1020180147934A
Other languages
English (en)
Other versions
KR20200062490A (ko
Inventor
박진성
이정훈
이승환
백건호
Original Assignee
(주)아이작리서치
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by (주)아이작리서치 filed Critical (주)아이작리서치
Priority to KR1020180147934A priority Critical patent/KR102126352B1/ko
Publication of KR20200062490A publication Critical patent/KR20200062490A/ko
Application granted granted Critical
Publication of KR102126352B1 publication Critical patent/KR102126352B1/ko

Links

Images

Classifications

    • H01L35/32—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N10/00—Thermoelectric devices comprising a junction of dissimilar materials, i.e. devices exhibiting Seebeck or Peltier effects
    • H10N10/10—Thermoelectric devices comprising a junction of dissimilar materials, i.e. devices exhibiting Seebeck or Peltier effects operating with only the Peltier or Seebeck effects
    • H10N10/17—Thermoelectric devices comprising a junction of dissimilar materials, i.e. devices exhibiting Seebeck or Peltier effects operating with only the Peltier or Seebeck effects characterised by the structure or configuration of the cell or thermocouple forming the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H01L35/22—
    • H01L35/34—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N10/00—Thermoelectric devices comprising a junction of dissimilar materials, i.e. devices exhibiting Seebeck or Peltier effects
    • H10N10/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N10/00—Thermoelectric devices comprising a junction of dissimilar materials, i.e. devices exhibiting Seebeck or Peltier effects
    • H10N10/80—Constructional details
    • H10N10/85—Thermoelectric active materials
    • H10N10/851—Thermoelectric active materials comprising inorganic compositions
    • H10N10/855—Thermoelectric active materials comprising inorganic compositions comprising compounds containing boron, carbon, oxygen or nitrogen

Abstract

반도체 소자의 제조 방법이 제공된다. 상기 반도체 소자의 제조 방법은 기판 상에 서로 이격된 제1 예비 패턴 및 제2 예비 패턴을 형성하는 단계, 상기 제1 예비 패턴 및 제2 예비 패턴을 열처리하여, 상기 제1 예비 패턴을 제1 도전형 특성을 나타내는 제1 반도체 패턴으로 변형시키고, 상기 제2 예비 패턴을 제2 도전형 특성을 나타내는 제2 반도체 패턴으로 변형시키는 단계, 및 상기 제1 반도체 패턴 및 제2 반도체 패턴을 연결하는 전극을 형성하는 단계를 포함할 수 있다.

Description

반도체 소자 및 그 제조 방법 {Semi-conductor device and fabricating method of the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 보다 구체적으로는 제1 및 제2 예비 패턴이 열처리되어 형성된 반도체 소자 및 그 제조 방법에 관련된 것이다.
고체 상태인 재료의 양단에 온도차가 있으면 열 의존성을 갖는 캐리어(전자 혹은 홀)의 농도 차이가 발생하고 이것은 열기전력이라는 전기적인 현상, 즉 열전 현상으로 나타난다. 이와 같이 열전 현상은 온도의 차이와 전기 전압 사이의 가역적이고도 직접적인 에너지 변환을 의미한다. 이러한 열전 현상은 전기적 에너지를 생산하는 열전 발전과, 반대로 전기 공급에 의해 양단의 온도차를 유발하는 열전 냉각/가열로 구분할 수 있다.
열전 현상을 보이는 열전 재료, 즉 열전 반도체는 발전과 냉각 과정에서 친환경적이고 지속가능한 장점이 있어서 많은 연구가 이루어지고 있다. 더욱이, 산업 폐열, 자동차 폐열 등에서 직접 전력을 생산해낼 수 있어 연비 향상이나 CO2 감축 등에 유용한 기술로서, 열전 재료에 대한 관심은 더욱 높아지고 있다.
열전 모듈은, 홀이 이동하여 열에너지를 이동시키는 p형 열전소자(thermoelectric element: TE)와 전자가 이동하여 열에너지를 이동시키는 n형 열전소자로 이루어진 p-n 열전소자 1쌍이 기본 단위가 될 수 있다. 또한, 이러한 열전 모듈은 p형 열전 소자와 n형 열전 소자 사이를 연결하는 전극을 구비할 수 있다. 이와 관련된 종래 기술로서, 예를 들어 대한민국 특허 공개 번호 10-2015-0128990(출원번호: 10-2015-7029044, 출원인: 웨이크 포리스트 유니버시티)에는, 적어도 하나의 n-형층에 결합된 적어도 하나 의 p-형층과, p-형층 및 n-형층 사이에 적어도 부분적으로 배치된 절연층을 포함하며, p-형층은 탄소 나노입자들 을 포함하고 n-형층은 n-도핑된 탄소 나노입자들을 포함한다. 일부 실시예들에서, p-형층의 나노입자들 및/또는 n-형층의 나노입자들은 전기적으로 극화된 폴리머를 포함하는 폴리머 매트릭스에 배치된 열전 장치가 개시되어있다. 이 밖에도, 열전 모듈에 관련된 다양한 기술들이 지속적으로 연구 및 개발되고 있다.
대한민국 특허 공개 번호 10-2015-0128990
본 발명이 해결하고자 하는 일 기술적 과제는, 제조 공정이 간단한 반도체 소자 및 그 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 외기에 대한 신뢰성이 향상된 반도체 소자 및 그 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 공정 시간이 감소된 반도체 소자 및 그 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 기술적 과제는 상술된 것에 제한되지 않는다.
상술된 기술적 과제들을 해결하기 위해 본 발명은 반도체 소자의 제조 방법을 제공한다.
일 실시 예에 따르면, 상기 반도체 소자의 제조 방법은 기판 상에 서로 이격된 제1 예비 패턴 및 제2 예비 패턴을 형성하는 단계, 상기 제1 예비 패턴 및 제2 예비 패턴을 열처리하여, 상기 제1 예비 패턴을 제1 도전형 특성을 나타내는 제1 반도체 패턴으로 변형시키고, 상기 제2 예비 패턴을 제2 도전형 특성을 나타내는 제2 반도체 패턴으로 변형시키는 단계, 및 상기 제1 반도체 패턴 및 제2 반도체 패턴을 연결하는 전극을 형성하는 단계를 포함할 수 있다.
일 실시 예에 따르면, 상기 제2 반도체 패턴은, 상기 제2 예비 패턴과 비교하여 패턴 내의 탄소 비율이 상대적으로 더 높은 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 제2 반도체 패턴은, 상기 제2 예비 패턴과 비교하여 패턴 내의 탄소 결합 중 C=C sp2 결합의 비율이 더 높은 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 제2 반도체 패턴은, 상기 제2 예비 패턴과 비교하여 패턴 내의 탄소 결합 중 C-H 결합의 비율 및 C-O 결합의 비율이 더 낮은 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 제2 반도체 패턴은, 상기 제2 예비 패턴과 비교하여 밀도가 크고, 두께는 작은 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 제1 예비 패턴은, 알루미늄이 도핑된 아연 산화물과 환원된 그래핀 산화물이 결합된 물질(AZO-rGO), Mg2Si, 및 SrTiO3 중 어느 하나를 포함하고, 상기 제2 예비 패턴은, 메탈콘(metalcone)을 포함할 수 있다.
일 실시 예에 따르면, 상기 제1 예비 패턴은 열처리되어 N 형 특성을 나타내고, 상기 제2 예비 패턴은 열처리되어 P 형 특성을 나타내는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 제1 및 제2 예비 패턴의 열처리 온도는 700℃ 초과 800℃ 미만인 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 전극은 상부 전극 및 하부 전극을 포함하되, 상기 상부 전극은, 서로 이웃하는 상기 제1 반도체 패턴 및 상기 제2 반도체 패턴의 일 단을 연결하고, 상기 하부 전극은, 서로 이웃하는 상기 제1 반도체 패턴 및 상기 제2 반도체 패턴의 타 단을 연결하는 것을 포함할 수 있다.
다른 실시 예에 따르면, 상기 반도체 소자의 제조 방법은 기판 상에 서로 이격된 제1 예비 패턴 및 제2 예비 패턴을 형성하는 단계, 상기 제1 예비 패턴 및 제2 예비 패턴을 연결하는 전극을 형성하는 단계, 및 상기 제1 예비 패턴 및 제2 예비 패턴을 열처리하여, 각각 제1 반도체 패턴 및 제2 반도체 패턴으로 변형시키는 단계를 포함하되, 상기 제1 예비 패턴은 제1 도전형 특성을 나타내고, 상기 제2 예비 패턴은 열처리됨에 따라 제2 도전형 특성을 나타내는 것을 포함할 수 있다.
다른 실시 예에 따르면, 상기 제1 예비 패턴 및 상기 전극 사이의 접촉 저항은, 상기 제1 반도체 패턴 및 상기 전극 사이의 접촉 저항보다 높은 것을 포함할 수 있다.
다른 실시 예에 따르면, 상기 제1 예비 패턴은 TiSi2를 포함하고, 상기 제2 예비 패턴은 메탈콘을 포함할 수 있다.
다른 실시 예에 따르면, 상기 제1 예비 패턴은 열처리되어 N 형 특성을 나타내고, 상기 제2 예비 패턴은 열처리되어 P 형 특성을 나타내는 것을 포함할 수 있다.
상술된 기술적 과제들을 해결하기 위해 본 발명은 반도체 소자를 제공한다.
일 실시 예에 따르면, 상기 반도체 소자는 기판, 상기 기판 상에 서로 이격 되도록 배치되는 제1 반도체 패턴, 및 제2 반도체 패턴, 및 상기 제1 반도체 패턴, 및 제2 반도체 패턴을 연결하는 전극을 포함하되, 상기 제1 반도체 패턴은 제1 도전형 특성을 나타내며, 상기 제2 반도체 패턴은 메탈콘(metalcone)을 포함하고, 제2 도전형 특성을 나타낼 수 있다.
일 실시 예에 따르면, 상기 제1 반도체 패턴은 알루미늄이 도핑된 아연 산화물과 환원된 그래핀 산화물이 결합된 물질(AZO-rGO), Mg2Si, SrTiO3, TiSi2 중 어느 하나를 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 제조 방법은, 기판 상에 서로 이격된 제1 예비 패턴 및 제2 예비 패턴을 형성하는 단계, 상기 제1 예비 패턴 및 제2 예비 패턴을 열처리하여, 상기 제1 예비 패턴을 제1 도전형 특성을 나타내는 제1 반도체 패턴으로 변형시키고, 상기 제2 예비 패턴을 제2 도전형 특성을 나타내는 제2 반도체 패턴으로 변형시키는 단계, 및 상기 제1 반도체 패턴 및 제2 반도체 패턴을 연결하는 전극을 형성하는 단계를 포함할 수 있다. 이에 따라, 외기에 대한 신뢰성이 향상된 반도체 소자의 제조 방법 제공될 수 있다. 또한, 공정 시간이 절감되고 공정 과정이 간소화된 반도체 소자의 제조 방법이 제공될 수 있다.
도 1은 본 발명의 제1 실시 예에 따른 반도체 소자의 제조 방법을 설명하는 순서도이다.
도 2 내지 도 4는 본 발명의 제1 실시 예에 따른 반도체 소자의 제조 공정을 나타내는 도면이다.
도 5는 본 발명의 제2 실시 예에 따른 반도체 소자의 제조 방법을 설명하는 순서도이다.
도 6 내지 도 8은 본 발명의 제2 실시 예에 따른 반도체 소자의 제조 공정을 나타내는 도면이다.
도 9 내지 도 11은 본 발명의 실시 예에 따른 예비 박막의 제조 공정 조건에 따른 성장률을 나타내는 그래프이다.
도 12는 본 발명의 실시 예에 따른 예비 박막의 제조 공정 조건에 따른 두께 변화를 나타내는 그래프이다.
도 13 내지 도 15는 본 발명의 실시 예에 따른 예비 박막의 조성을 나타내는 그래프이다.
도 16은 본 발명의 실시 예에 따른 반도체 박막의 제조공정 중 예비 박막의 열처리 온도에 따른 특성 변화를 나타내는 그래프이다.
도 17 및 도 18은 본 발명의 실시 예에 따른 반도체 박막의 제조공정 중 예비 박막의 열처리 온도에 따른 구조 변화를 나타내는 그래프이다.
도 19 및 도 20은 본 발명의 실시 예에 따른 반도체 박막의 제조공정 중 예비 박막의 열처리 온도에 따른 구성 성분 비율의 변화를 나타내는 그래프이다.
도 21 및 도 22는 본 발명의 실시 예에 따른 반도체 박막 내의 탄소 결합 구성을 나타내는 그래프이다.
도 23 내지 도 25는 본 발명의 실시 예에 따른 반도체 박막의 제조공정 중 예비 박막의 열처리 온도에 따른 전기적 특성 변화를 나타내는 그래프이다.
도 26은 본 발명의 실시 예에 따른 예비 박막 및 반도체 박막의 반응성을 비교하는 그래프이다.
도 27 및 도 28은 본 발명의 변형 예에 따른 반도체 박막의 제조공정 중 예비 박막의 열처리 온도에 따른 전기적 특성 변화를 나타내는 그래프이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명할 것이다. 그러나 본 발명의 기술적 사상은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화 될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
또한, 본 명세서의 다양한 실시 예 들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에 제 1 구성요소로 언급된 것이 다른 실시 예에서는 제 2 구성요소로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 또한, 본 명세서에서 '및/또는'은 전후에 나열한 구성요소들 중 적어도 하나를 포함하는 의미로 사용되었다.
명세서에서 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함한다. 또한, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 구성요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 구성요소 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 배제하는 것으로 이해되어서는 안 된다. 또한, 본 명세서에서 "연결"은 복수의 구성 요소를 간접적으로 연결하는 것, 및 직접적으로 연결하는 것을 모두 포함하는 의미로 사용된다.
또한, 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 것이다.
도 1은 본 발명의 제1 실시 예에 따른 반도체 소자의 제조 방법을 설명하는 순서도이고, 도 2 내지 도 4는 본 발명의 제1 실시 예에 따른 반도체 소자의 제조 공정을 나타내는 도면이다.
도 1 및 도 2를 참조하면, 기판(100) 상에 제1 예비 패턴(110) 및 제2 예비 패턴(120)이 형성될 수 있다(S110). 일 실시 예에 따르면, 상기 제1 예비 패턴(110) 및 제2 예비 패턴(120)은 서로 이격되어, 교대로 그리고 반복적으로 배치될 수 있다. 예를 들어, 상기 기판(100)은 실리콘 및 실리콘 산화물이 적층된(Si/SiO2) 기판일 수 있다.
일 실시 예에 따르면, 상기 제1 예비 패턴(110)을 형성하는 단계는, 상기 기판(100)을 준비하는 단계, 상기 기판(100) 상에 상기 제1 예비 패턴(110)과 대응되는 제1 그루브 패턴을 포함하는 제1 마스크(미도시)를 제공하는 단계, 상기 제1 마스크(미도시)가 제공된 상기 기판(100) 상에 제1 소스 물질을 제공하는 단계, 및 상기 제1 마스크(미도시)를 제거하는 단계를 포함할 수 있다. 예를 들어, 상기 제1 소스 물질은 알루미늄이 도핑된 아연 산화물과 환원된 그래핀 산화물이 결합된 물질(AZO-rGO), Mg2Si, 및 SrTiO3 중 어느 하나를 포함할 수 있다. 이에 따라, 상기 제1 예비 패턴(110) 역시 알루미늄이 도핑된 아연 산화물과 환원된 그래핀 산화물이 결합된 물질(AZO-rGO), Mg2Si, 및 SrTiO3 중 어느 하나를 포함할 수 있다.
일 실시 예에 따르면, 상기 제2 예비 패턴(120)을 형성하는 단계는, 상기 기판(100)을 준비하는 단계, 상기 기판(100) 상에 상기 제2 예비 패턴(120)과 대응되는 제2 그루브 패턴을 포함하는 제2 마스크(미도시)를 제공하는 단계, 상기 제2 마스크(미도시)가 제공된 상기 기판(100) 상에 제1 전구체를 제공하는 단계, 제1 전구체가 제공된 상기 기판(100) 상에 제2 전구체를 제공하는 단계, 및 상기 제2 마스크(미도시)를 제거하는 단계를 포함할 수 있다. 즉, 상기 제2 예비 패턴(120)은 MLD(Molecular layer deposition) 공정을 통해, 상기 제1 전구체 및 제2 전구체가 반응되어 형성될 수 있다.
일 실시 예에 따르면, 상기 제1 전구체는 금속을 포함할 수 있다. 상기 금속은 알루미늄일 수 있다. 예를 들어, 상기 제1 전구체는 TMA(Trimethylaluminum)일 수 있다. 일 실시 예에 따르면, 상기 제2 전구체는 유기물을 포함할 수 있다. 예를 들어, 상기 제2 전구체는 HQ(Hydroquinone) 또는 4-mercaptophenol일 수 있다. 일 실시 예에 따르면, 상기 제2 예비 패턴(120)은 금속 알콕사이트(alkoxide)를 포함할 수 있다. 예를 들어, 상기 제2 예비 패턴(120)은 알루미늄 알콕사이드(alucone)을 포함할 수 있다.
상기 제1 전구체가 제공된 이후, 및 상기 제2 전구체가 제공된 이후, 상기 제1 전구체가 제공된 상기 기판(100) 및 상기 제2 전구체가 제공된 상기 기판(100) 상에 불활성 기체를 제공하여 퍼지(purge)할 수 있다. 예를 들어, 상기 불활성 기체는 N2 가스 일 수 있다. 보다 구체적으로, 상기 제1 전구체는 상기 기판(100)상에 0.5 초의 시간 동안 제공될 수 있다. 상기 제1 전구체가 제공된 상기 기판(100)은 질소(N2) 가스 분위기에서30초의 시간 동안 퍼지될 수 있다. 상기 제2 전구체는 상기 기판(100) 상에 1초의 시간 동안 제공될 수 있다. 상기 제2 전구체가 제공된 상기 기판(100)은 질소(N2) 가스 분위기에서120초의 시간 동안 퍼지될 수 있다.
이와 달리, 다른 실시 예에 따르면, 상기 제2 예비 패턴(120)은 주석 알콕사이드(Tin alkoxide), 인듐 알콕사이드(Indium alkoxide) 등을 포함할 수 있다. 즉, 상기 제2 예비 패턴(120)은 메탈콘(metalcone)을 포함할 수 있다.
도 1 및 도 3을 참조하면, 상기 제1 예비 패턴(110) 및 제2 예비 패턴(120)이 열처리될 수 있다(S120). 상기 제1 예비 패턴(110)이 열처리되는 경우, 제1 반도체 패턴(210)으로 변형될 수 있다. 상기 제2 예비 패턴(120)이 열처리되는 경우, 제2 반도체 패턴(210)으로 변형될 수 있다.
일 실시 예에 따르면, 상기 제1 반도체 패턴(210)은 제1 도전형 특성을 나타낼 수 있다. 반면, 상기 제2 반도체 패턴(220)은 제2 도전형 특성을 나타낼 수 있다. 상기 제1 도전형 특성은 N 형 특성일 수 있다. 상기 제2 도전형 특성은 P 형 특성일 수 있다. 즉, 상기 제1 예비 패턴(110)이 포함하는 알루미늄이 도핑된 아연 산화물과 환원된 그래핀 산화물이 결합된 물질(AZO-rGO), Mg2Si, 및 SrTiO3 중 어느 하나는, 열처리됨에 따라 N 형의 특성을 나타낼 수 있다. 반면, 상기 제2 예비 패턴(120)이 포함하는 메탈콘은, 열처리됨에 따라 P 형의 특성을 나타낼 수 있다. 이하, 상기 제2 예비 패턴(120)이 열처리됨에 따라 P 형 특성을 나타내는 과정이 보다 구체적으로 설명된다.
상기 제2 예비 패턴(120)이 열처리되는 경우, 상기 제2 예비 패턴(120)의 구조(structure)가 변경될 수 있다. 예를 들어, 상기 제2 예비 패턴(120)은 열처리됨에 따라, graphitic carbon화 될 수 있다. 본 명세서에서, 'graphitic carbon화'라는 단어는, graphitic carbon의 domain 크기가 증가되는 것을 말한다.
보다 구체적으로, 상기 제2 예비 패턴(120)이 열처리되는 경우, 상기 제2 예비 패턴(120) 내의 탄소 비율이 증가될 수 있다. 이에 따라, 상기 제2 반도체 패턴(220)은 상기 제2 예비 패턴(120)과 비교하여 패턴 내의 탄소 비율이 더 높을 수 있다. 예를 들어, 상기 제2 예비 패턴(120)이 300℃의 온도에서 열처리되는 경우, 탄소의 atomic concentration(%)이 25 %부터 60%까지 증가될 수 있다.
또한, 상기 제2 예비 패턴(120)이 열처리되는 경우, 상기 제2 예비 패턴(120) 내의 탄소 결합 중 C=C sp2 결합의 비율이 증가될 수 있다. 이에 따라, 상기 제2 반도체 패턴(220)은 상기 제2 예비 패턴(120)과 비교하여 패턴 내의 탄소 결합 중 C=C sp2 결합의 비율이 더 높을 수 있다. 즉, 상기 제2 예비 패턴(120)이 열처리되는 경우, 상기 제2 예비 패턴(120) 내에서 탄소 결합 중 C=C sp2 결합이 생성될 수 있다.
또한, 상기 제2 예비 패턴(120)이 열처리되는 경우, 상기 제2 예비 패턴(120) 내의 탄소 결합 중 C-H 결합의 비율 및 C-O 결합의 비율이 감소될 수 있다. 이에 따라, 상기 제2 반도체 패턴(220)은 상기 제2 예비 패턴(120)과 비교하여 패턴 내의 탄소 결합 중 C-H 결합의 비율 및 C-O 결합의 비율이 더 낮을 수 있다. 즉, 상기 제2 예비 패턴(120)이 열처리되는 경우, 상기 제2 예비 패턴(120) 내에서 탄소 결합 중 C-H 결합 및 C-O 결합이 제거될 수 있다.
다시 말해, 상기 제2 예비 패턴(120)이 열처리되는 경우, 상기 제2 예비 패턴(120) 내의 탄소 비율, 및 탄소 결합 중 C=C sp2 결합의 비율이 증가되고, 탄소 결합 중 C-H 결합의 비율 및 C-O 결합의 비율이 감소될 수 있다. 이에 따라, 상기 제2 예비 패턴(120)의 구조가 변경될 수 있다. 상기 제2 예비 패턴(120)의 구조가 변경되는 경우, 상기 제2 예비 패턴(120)의 전기적 특성 또한 변경될 수 있다. 결과적으로, 상기 제2 예비 패턴(120)이 열처리되는 경우, 구조가 변경되어 P 형 특성을 나타내게 되고, 상기 제2 반도체 패턴(220)이 P형 특성을 나타낼 수 있다.
또한, 상기 제2 예비 패턴(120)의 구조가 변경되는 경우, 상기 제2 예비 패턴(120)의 밀도는 증가하고, 두께는 감소할 수 있다. 이에 따라, 상기 제2 반도체 패턴(220)은, 상기 제2 예비 패턴(120)과 비교하여 밀도가 크고, 두께는 작을 수 있다. 즉, 상기 제2 예비 패턴(120)이 열처리되는 경우, 상기 예비 패턴(120) 내의 탄소 비율이 증가함에 따라, 상기 제2 예비 패턴(120)의 밀도가 증가될 수 있다.
반면, 상술된 바와 같이, 상기 제2 예비 패턴(120)이 열처리되는 경우, 패턴 내의 탄소 결합 중 C-H 결합 및 C-O 결합이 제거됨에 따라, 상기 제2 예비 패턴(120)의 두께가 감소될 수 있다. 뿐만 아니라, 상기 제2 예비 패턴(120)이 열처리되는 경우, 패턴 내의 탄소 결합 중 C-H 결합 및 C-O 결합이 제거됨에 따라, 상기 제2 예비 패턴(120)의 반응기들이 감소될 수 있다. 즉, 상기 제2 반도체 패턴(220)이 외부 물질들과 반응할 수 있는 반응기들의 양은, 상기 제2 예비 패턴(120)이 외부 물질들과 반응할 수 있는 반응기들의 양보다 작을 수 있다. 예를 들어, 상기 제2 예비 패턴(120)이 물과 접촉되는 경우, 상기 제2 예비 패턴(120)과 물이 반응되어, 상기 제2 예비 패턴(120)의 두께가 감소될 수 있다. 하지만, 상기 제2 반도체 패턴(120)이 물과 접촉되는 경우, 상기 제2 반도체 패턴(120)은 물과 반응되지 않아, 상기 제2 반도체 패턴(120)의 두께가 실질적으로 일정하게 유지될 수 있다. 결과적으로, 상기 제2 예비 패턴(120)이 열처리되는 경우, 외기(open air)에 대한 신뢰성이 좋은 상기 제2 반도체 패턴(120)으로 변형될 수 있다.
일 실시 예에 따르면, 상기 제1 예비 패턴(110) 및 상기 제2 예비 패턴(120)의 열처리 온도는 제어될 수 있다. 구체적으로, 상기 제1 예비 패턴(110) 및 상기 제2 예비 패턴(120)의 열처리 온도는 700℃ 초과 800℃ 미만으로 제어될 수 있다. 이에 따라, 상기 제2 반도체 패턴(120)의 P 형 특성이 향상될 수 있다. 예를 들어, 상기 제2 예비 패턴(120)이 750℃의 온도에서 열처리되는 경우, carrier concentration(cm-3) 값이 최대값을 나타낼 수 있다.
도 1 및 도 4를 참조하면, 상기 제1 반도체 패턴(210) 및 제2 반도체 패턴(220)을 연결하는 전극(310, 320)이 형성될 수 있다(S130). 이에 따라, 상기 제1 실시 예에 따른 반도체 소자가 제조될 수 있다. 일 실시 예에 따르면, 상기 전극(310, 320)은 상부 전극(310) 및 하부 전극(320)을 포함할 수 있다. 상기 상부 전극(310)은, 서로 이웃하는 상기 제1 반도체 패턴(310) 및 상기 제2 반도체 패턴(320)의 일 단을 연결할 수 있다. 상기 하부 전극(320)은, 서로 이웃하는 상기 제1 반도체 패턴(310) 및 상기 제2 반도체 패턴(320)의 타 단을 연결할 수 있다.
일 실시 예에 따르면, 상기 제1 실시 예에 따른 반도체 소자는, 열전 소자로 사용될 수 있다. 이 경우, 상기 제1 반도체 패턴(210)은 전자가 이동하여 열에너지를 이동시키는 N 형 열전 반도체로 사용되고, 상기 제2 반도체 패턴(220)은 홀이 이동하여 열에너지를 이동시키는 P 형 열전 반도체로 사용될 수 있다.
본 발명의 제1 실시 예에 따른 반도체 소자의 제조 방법은, 상기 기판(100) 상에 서로 이격된 상기 제1 예비 패턴(110) 및 제2 예비 패턴(120)을 형성하는 단계, 상기 제1 예비 패턴(110) 및 제2 예비 패턴(120)을 열처리하여, 상기 제1 예비 패턴(110)을 제1 도전형 특성을 나타내는 상기 제1 반도체 패턴(210)으로 변형시키고, 상기 제2 예비 패턴(120)을 제2 도전형 특성을 나타내는 상기 제2 반도체 패턴(220)으로 변형시키는 단계, 및 상기 제1 반도체 패턴(210) 및 제2 반도체 패턴(220)을 연결하는 상기 전극(310, 320)을 형성하는 단계를 포함할 수 있다. 이에 따라, 외기에 대한 신뢰성이 향상된 반도체 소자의 제조 방법 제공될 수 있다. 또한, 공정 시간이 절감되고 공정 과정이 간소화된 반도체 소자의 제조 방법이 제공될 수 있다.
이상, 본 발명의 제1 실시 예에 따른 반도체 소자의 제조 방법이 설명되었다. 이하, 상기 제1 예비 패턴 및 제2 예비 패턴을 연결하는 전극이 형성된 이후, 상기 제1 예비 패턴 및 제2 예비 패턴이 열처리되는 상기 제2 실시 예에 따른 반도체 소자의 제조 방법이 설명된다.
도 5는 본 발명의 제2 실시 예에 따른 반도체 소자의 제조 방법을 설명하는 순서도이고, 도 6 내지 도 8은 본 발명의 제2 실시 예에 따른 반도체 소자의 제조 공정을 나타내는 도면이다.
도 5 및 도 6을 참조하면, 기판(100) 상에 제1 예비 패턴(110) 및 제2 예비 패턴(120)이 형성될 수 있다(S210). 일 실시 예에 따르면, 상기 제1 예비 패턴(110) 및 제2 예비 패턴(120)은 서로 이격되어, 교대로 그리고 반복적으로 배치될 수 있다. 예를 들어, 상기 기판(100)은 실리콘 및 실리콘 산화물이 적층된(Si/SiO2) 기판일 수 있다. 상기 제1 예비 패턴(110) 및 제2 예비 패턴(120)이 형성되는 단계는, 도 1 및 도 2를 참조하여 설명된 상기 제1 실시 예에 따른 반도체 소자의 제조 방법 중 상기 제1 예비 패턴(110) 및 제2 예비 패턴(120)이 형성되는 단계와 같을 수 있다. 이에 따라, 구체적인 설명은 생략된다. 일 실시 예에 따르면, 상기 제1 예비 패턴(110)은 TiSi2를 포함할 수 있다. 상기 제2 예비 패턴(120)은 메탈콘(metalcone)을 포함할 수 있다.
도 5 및 도 6을 참조하면, 상기 제1 예비 패턴(110) 및 제2 예비 패턴(120)을 연결하는 전극(310, 320)이 형성될 수 있다(S220). 일 실시 예에 따르면, 상기 전극(310, 320)은 상부 전극(310) 및 하부 전극(320)을 포함할 수 있다. 상기 상부 전극(310)은, 서로 이웃하는 상기 제1 예비 패턴(110) 및 상기 제2 예비 패턴(120)의 일 단을 연결할 수 있다. 상기 하부 전극(320)은, 서로 이웃하는 상기 제1 예비 패턴(110) 및 상기 제2 예비 패턴(120)의 타 단을 연결할 수 있다.
도 5 및 도 7을 참조하면, 상기 제1 예비 패턴(110) 및 제2 예비 패턴(120)이 열처리될 수 있다(S230). 상기 제1 예비 패턴(110)이 열처리되는 경우, 제1 반도체 패턴(210)으로 변형될 수 있다. 상기 제2 예비 패턴(210)이 열처리되는 경우, 제2 반도체 패턴(220)으로 변형될 수 있다.
일 실시 예에 따르면, 상기 제1 예비 패턴(110)은 제1 도전형 특성을 나타낼 수 있다. 반면, 상기 제2 예비 패턴(120)은 열처리되어, 제2 도전형 특성을 나타낼 수 있다. 즉, 상기 제2 예비 패턴(120)은 도전형 특성을 나타내지 않고, 상기 제2 반도체 패턴(220)은 제2 도전형 특성을 나타낼 수 있다. 상기 제1 도전형 특성은 N 형 특성일 수 있다. 상기 제2 도전형 특성은 P 형 특성일 수 있다.
상기 제2 예비 패턴(120)이 열처리되는 경우, 상기 제2 예비 패턴(120) 내의 탄소 비율, 및 탄소 결합 중 C=C sp2 결합의 비율이 증가되고, 탄소 결합 중 C-H 결합의 비율 및 C-O 결합의 비율이 감소될 수 있다. 이에 따라, 상기 제2 예비 패턴(120)의 구조가 변경될 수 있다. 상기 제2 예비 패턴(120)의 구조가 변경되는 경우, 상기 제2 예비 패턴(120)의 전기적 특성 또한 변경될 수 있다. 결과적으로, 상기 제2 예비 패턴(120)이 열처리되는 경우, 구조가 변경되어 P 형 특성을 나타내게 되고, 상기 제2 반도체 패턴(220)이 P형 특성을 나타낼 수 있다.
일 실시 예에 따르면, 상기 제1 예비 패턴(110)이 열처리되는 경우, 상기 제1 예비 패턴(110) 및 상기 전극(310, 320) 사이의 접촉 저항이 감소될 수 있다. 이에 따라, 상기 제1 예비 패턴(110) 및 상기 전극(310, 320) 사이의 접촉 저항은 상기 제1 반도체 패턴(210) 및 상기 전극(310, 320) 사이의 접촉 저항보다 높을 수 있다. 즉, 상기 제1 예비 패턴(110)이 상기 전극(310, 320)과 접촉된 상태에서 열처리되는 경우, 상기 제1 예비 패턴(110)이 상기 제1 반도체 패턴(210)으로 변형될 뿐만 아니라, 상기 제1 예비 패턴(110) 및 상기 전극(310, 320) 사이의 저항 또한 감소될 수 있다. 결과적으로, 상기 제1 반도체 패턴(210) 및 상기 전극(310, 320) 사이의 접촉 저항은 상대적으로 낮은 값을 갖게 되어, 상기 제2 실시 예에 따른 반도체 소자의 전기적 특성이 향상될 수 있다.
본 발명의 제2 실시 예에 따른 반도체 소자의 제조 방법은, 상기 기판(100) 상에 서로 이격된 상기 제1 예비 패턴(110) 및 제2 예비 패턴(120)을 형성하는 단계, 상기 제1 예비 패턴(110) 및 제2 예비 패턴(120)을 연결하는 상기 전극(310, 320)을 형성하는 단계, 및 상기 제1 예비 패턴(110) 및 제2 예비 패턴(120)을 열처리하여, 각각 상기 제1 반도체 패턴(210) 및 제2 반도체 패턴(220)으로 변형시키는 단계를 포함하되, 상기 제1 예비 패턴(110)은 상기 제1 도전형 특성을 나타내고, 상기 제2 예비 패턴(120)은 열처리됨에 따라 상기 제2 도전형 특성을 나타낼 수 있다. 이에 따라, 전기적 특성이 향상된 반도체 소자가 제공될 수 있다.
이상, 본 발명의 실시 예에 따른 반도체 소자 및 그 제조 방법이 설명되었다. 이하, 본 발명의 실시 예에 따른 반도체 소자가 포함하는 제2 예비 패턴 및 제2 반도체 패턴의 특성을 확인하기 위하여, 상기 제2 예비 패턴 및 제2 반도체 패턴과 같은 예비 박막 및 반도체 박막을 제조한 후, 이에 대한 구체적인 실험 예 및 특성 평가 결과가 설명된다.
실시 예에 따른 예비 박막 및 반도체 박막 제조
Si/SiO2기판이 준비된다. 상기 기판 상에 TMA 제공단계- 퍼지(purge) 단계 - HQ(Hydroquinone) 제공단계 - 퍼지(purge) 단계를 수행하여, 예비 박막인 alucone 박막을 제조하였다. TMA 제공 단계는 0.5초의 시간 동안 수행되었고, TMA 가 제공된 기판을 퍼지하는 단계는 질소(N2) 가스 분위기에서30초의 시간 동안 수행되었고, HQ 제공 단계는 1초의 시간 동안 수행되었고, HQ가 제공된 기판을 퍼지하는 단계는 질소(N2) 가스 분위기에서120초의 시간 동안 수행되었다. 또한, 상기 예비 박막의 제조 공정은 0.3 Torr의 압력 및 150℃~250℃의 온도를 갖는 챔버 내에서 수행되었다. 이후, 제조된 alucone 박막을 열처리하여 상기 실시 예에 따른 반도체 박막을 제조하였다.
도 9 내지 도 11은 본 발명의 실시 예에 따른 예비 박막의 제조 공정 조건에 따른 성장률을 나타내는 그래프이고, 도 12는 본 발명의 실시 예에 따른 예비 박막의 제조 공정 조건에 따른 두께 변화를 나타내는 그래프이다.
도 9를 참조하면, 상기 실시 예에 따른 예비 박막의 제조 공정 중 HQ의 용량을 0~75 pmol/cm3으로 제어하고, 제어된 용량의 HQ를 통하여 제조된 예비 박막의 Growth Rate(
Figure 112018118011612-pat00001
/cycle) 및 Refractive Index를 나타내었다. 도 9에서 확인할 수 있듯이, 상기 실시 예에 따른 예비 박막은, HQ의 용량이 0~25 pmol/cm3으로 변하는 경우, Growth Rate가 급격히 증가하지만, 25~75 pmol/cm3에서는 큰 변화가 없는 것을 확인할 수 있었다. 반면, Refractive Index의 경우, HQ의 용량과 상관 없이 실질적으로 일정하게 유지되는 것을 확인할 수 있었다.
도 10을 참조하면, 상기 실시 예에 따른 예비 박막 제조 공정 중 HQ가 제공된 기판을 퍼지(purge)하는 시간을 30초~150초로 제어하고, 제어된 시간에 따라 제조된 예비 박막의 Growth Rate(
Figure 112018118011612-pat00002
/cycle) 및 Refractive Index를 나타내었다. 도 10에서 확인할 수 있듯이, 상기 실시 예에 따른 예비 박막은, 30초의 퍼지 시간부터 120초의 퍼지 시간 까지는 Growth Rate가 점점 감소하다가, 120초의 퍼지 시간부터 150초의 퍼지 시간 까지는 증가하는 것을 확인할 수 있었다. 반면, Refractive Index의 경우 퍼지 시간과 상관 없이 실질적으로 일정하게 유지되는 것을 확인할 수 있었다.
도 11을 참조하면, 상기 실시 예에 따른 예비 박막 제조 공정 중 챔버의 온도를 150℃~250℃로 제어하고, 제어된 온도에 따라 제조된 박막의 Growth Rate(
Figure 112018118011612-pat00003
/cycle) 및 Refractive Index를 나타내었다. 도 11에서 확인할 수 있듯이, 상기 실시 예에 따른 예비 박막은 챔버의 온도가 증가함에 따라 Growth Rate가 점점 감소하는 것을 확인할 수 있었다. 반면, Refractive Index의 경우 챔버의 온도와 상관 없이 실질적으로 일정하게 유지되는 것을 확인할 수 있었다.
도 12를 참조하면, 상기 예비 박막의 제조 공정 중 TMA제공-퍼지-HQ제공-퍼지를 하나의 cycle로 설정하고, cycle 횟수를 반복함에 따라, 제조되는 예비 박막의 두께(Thickness, nm)를 측정하여 나타내었다. 도 12에서 확인할 수 있듯이, 상기 실시 예에 따른 예비 박막은 cycle 회수가 증가함에 따라 두께가 증가하는 것을 확인할 수 있었다.
도 13 내지 도 15는 본 발명의 실시 예에 따른 예비 박막의 조성을 나타내는 그래프이다.
도 13을 참조하면, 상기 실시 예에 따른 예비 박막의 아르곤 스퍼터링 식각 시간을 0~15분으로 제어하고, 제어된 시간에 따라 제조된 예비 박막의 조성을 나타내었다. 도 14를 참조하면, 상기 실시 예에 따른 예비 박막을 XPS 분석하여 Binding Energy(eV)에 따른 Intensity(Arb.Unit)을 나타내었다. 도 13및 도 14에서 확인할 수 있듯이, 상기 실시 예에 따른 예비 박막은 탄소(C), 산소(O), 알루미늄(Al), 및 실리콘(Si)이 혼재된 상태인 것을 확인할 수 있었다.
도 15를 참조하면, 상기 실시 예에 따른 예비 박막이 포함하는 C1s의 XPS를 분석하여 Binding Energy(eV)에 따른 Intensity(Arb.Unit)을 나타내었다. 도 15에서 확인할 수 있듯이, 상기 예비 박막이 포함하는 C1s XPS 분석에서는 284.6 eV에서 C-H peak가 나타나고, 286.2 eV에서 C-O peak가 나타나는 것을 확인할 수 있었다. 즉, 상기 실시 예에 따른 예비 박막 내의 탄소 결합은 C-H 결합 및 C-O 결합을 갖는 것을 알 수 있다.
도 16은 본 발명의 실시 예에 따른 반도체 박막의 제조공정 중 예비 박막의 열처리 온도에 따른 특성 변화를 나타내는 그래프이다.
도 16을 참조하면, 상기 실시 예에 따른 반도체 박막의 제조공정 중 상기 예비 박막을 0~800℃의 온도로 열처리하고, 열처리된 온도에 따라 제조된 반도체 박막의 두께 감소율(Thickness decrement, %) 및 굴절률(Refractive index)를 나타내었다.
도 16에서 확인할 수 있듯이, 상기 실시 예에 따른 반도체 박막은, 예비 박막의 열처리 온도가 증가함에 따라, 두께가 지속적으로 감소하고 있는 것을 확인할 수 있었다. 반면, 예비 박막의 온도가 약 600℃까지 증가되는 경우, 굴절률(Refractive index)은 점점 증가하다가, 그 이후부터는 감소하는 것을 확인할 수 있었다. 굴절률이 점점 증가한다는 것은, 밀도가 점점 증가하는 것으로 유추될 수 있다. 이에 따라, 상기 실시 예에 따른 반도체 박막은, 예비 박막의 열처리 온도가 증가함에 따라 밀도는 증가하고, 두께는 감소하는 것을 알 수 있다.
도 17 및 도 18은 본 발명의 실시 예에 따른 반도체 박막의 제조공정 중 예비 박막의 열처리 온도에 따른 구조 변화를 나타내는 그래프이다.
도 17을 참조하면, 상기 예비 박막(As), 예비 박막이 300℃의 온도로 열처리되어 제조된 반도체 박막(300℃), 예비 박막이 450℃의 온도로 열처리되어 제조된 반도체 박막(450℃), 예비 박막이 600℃의 온도로 열처리되어 제조된 반도체 박막(600℃), 예비 박막이 750℃의 온도로 열처리되어 제조된 반도체 박막(750℃), 및 예비 박막이 800℃의 온도로 열처리되어 제조된 반도체 박막(800℃) 각각에 대해 raman shift(cm-1)에 따른 Normalized intensity(a.u.)를 측정하여 나타내었다.
도 17에서 확인할 수 있듯이, 상기 예비 박막(As)의 경우 피크가 나타나지 않았지만, 열처리에 따라 형성된 상기 반도체 박막(300℃, 450℃, 600℃, 750℃, 800℃)의 경우, 1340 cm-1에서 D peak가 나타나고 1600 cm-1에서 G peak가 나타나는 것을 확인할 수 있었다. D peak 는 disordered를 나타내고, G peak는 graphitic을 나타내는 것으로서, 상기 실시 예에 따른 반도체 박막은 상기 예비 박막이 열처리됨에 따라 graphitic carbon화 된다는 것을 알 수 있다.
도 18을 참조하면, 예비 박막이 300℃, 400℃, 500℃, 600℃, 700℃, 및 800℃의 온도로 열처리되어 형성된 상기 실시 예에 따른 반도체 박막 각각에 대해 D peak intensity 와 G peak intensity의 비율(ID/IG)을 측정하여 나타내었다.
도 18에서 확인할 수 있듯이, 상기 예비 박막이 열처리되는 온도가 300℃에서 700℃까지 증가되는 구간에서는, 상기 반도체 박막의 ID/IG값이 증가하지만, 상기 700℃에서 800℃까지 증가되는 구간에서는, 상기 반도체 박막의 ID/IG값이 감소하는 것을 확인할 수 있었다. 이에 따라, 상기 예비 박막이 열처리되는 온도가 증가하는 경우, graphitic carbon의 domain 크기가 증가하는 것을 알 수 있다.
도 19 및 도 20은 본 발명의 실시 예에 따른 반도체 박막의 제조공정 중 예비 박막의 열처리 온도에 따른 구성 성분 비율의 변화를 나타내는 그래프이다.
도 19를 참조하면, 상기 예비 박막을 300℃의 온도에서 열처리하여 제조된 상기 실시 예에 따른 반도체 박막의 Sputtering time에 따른 각 원자들의 Atomic concentration(%)을 나타내었고, 도 20을 참조하면, 상기 예비 박막을 750℃의 온도에서 열처리하여 제조된 상기 실시 예에 따른 반도체 박막의 Sputtering time에 따른 각 원자들의 Atomic concentration(%)을 나타내었다.
도 19 및 도 20에서 확인할 수 있듯이, 예비 박막이 300℃의 온도 및 750℃의 온도에서 열처리되어 형성된 반도체 박막의 경우, 도 13에서 확인된 상기 예비 박막과 비교하여, 탄소(C)의 Atomic concentration(%)이 25%에서 60%까지 증가하는 것을 확인할 수 있었다. 이에 따라, 상기 실시 예에 따른 반도체 박막은, 상기 실시 예에 따른 예비 박막과 비교하여, 패턴 내의 탄소 비율이 상대적으로 더 높다는 것을 알 수 있다.
도 21 및 도 22는 본 발명의 실시 예에 따른 반도체 박막 내의 탄소 결합 구성을 나타내는 그래프이다.
도 21을 참조하면, 상기 예비 박막이 750℃의 온도에서 열처리되어 제조된 상기 실시 예에 따른 반도체 박막의 내의 탄소 결합 중 C=C(sp2) 결합, C-H 결합, C-O 결합의 Binding Energy에 따른 Intensity(Arb.Unit)을 나타내었다. 도 21에서 확인할 수 있듯이, 상기 실시 예에 따른 반도체 박막은, 탄소 결합 중 C=C(sp2) 결합의 피크가 가장 높게 나타나는 것을 확인할 수 있었다.
도 22를 참조하면, 상기 예비 박막(As), 상기 예비 박막이 300℃의 온도에서 열처리된 반도체 박막(300℃), 상기 예비 박막(As), 상기 예비 박막이 450℃의 온도에서 열처리된 반도체 박막(450℃), 상기 예비 박막(As), 상기 예비 박막이 600℃의 온도에서 열처리된 반도체 박막(600℃), 및 상기 예비 박막(As), 상기 예비 박막이 750℃의 온도에서 열처리된 반도체 박막(750℃) 각각의 탄소 결합 중 C=C(sp2) 결합, C-H 결합, C-O 결합의 Bonding Composition(%)을 나타내었다.
도 22에서 확인할 수 있듯이, 상기 실시 예에 따른 반도체 박막은, 상기 예비 박막의 열처리 온도가 증가됨에 따라, C=C(sp2)결합의 bonding composition(%)이 증가하는 것을 확인할 수 있었다. 반면, 상기 예비 박막의 열처리 온도가 증가됨에 따라, C-H 및 C-O 결합의 bonding composition(%)이 감소하는 것을 확인할 수 있었다.
즉, 도 21 및 도 22를 통해 알 수 있듯이, 상기 실시 예에 따른 반도체 박막은 상기 예비 박막과 비교하여, 박막 내의 탄소 결합 중 C=C sp2 결합의 비율은 더 높고, C-H 결합의 비율 및 C-O 결합의 비율이 더 낮은 것을 알 수 있다.
도 23 내지 도 25는 본 발명의 실시 예에 따른 반도체 박막의 제조공정 중 예비 박막의 열처리 온도에 따른 전기적 특성 변화를 나타내는 그래프이다.
도 23을 참조하면, 상기 예비 박막을 600℃의 온도에서 열처리하여 제조된 반도체 박막, 상기 예비 박막을 650℃의 온도에서 열처리하여 제조된 반도체 박막, 상기 예비 박막을 700℃의 온도에서 열처리하여 제조된 반도체 박막, 상기 예비 박막을 750℃의 온도에서 열처리하여 제조된 반도체 박막, 및 상기 예비 박막을 800℃의 온도에서 열처리하여 제조된 반도체 박막 각각의 Carrier concentration(cm-3) 및 Resistivity(Ohm cm)을 측정하여 나타내었다.
도 23에서 확인할 수 있듯이, 650℃의 열처리 온도에서 제조된 반도체 박막은 600℃의 열처리 온도에서 제조된 반도체 박막과 비교하여 Carrier concentration(cm-3)이 현저히 증가되었으며, 750℃의 열처리 온도까지 지속적으로 증가되는 것을 확인할 수 있었다. 하지만, 800℃의 열처리 온도에서 제조된 반도체 박막은 Carrier concentration(cm-3)가 감소된 것을 확인할 수 있었다. 또한, 650℃의 열처리 온도에서 제조된 반도체 박막은 600℃의 열처리 온도에서 제조된 반도체 박막과 비교하여 Resistivity(Ohm cm)가 현저히 저하되었으며, 750℃의 열처리 온도까지 지속적으로 감소되는 것을 확인할 수 있었다. 하지만, 800℃의 열처리 온도에서 제조된 반도체 박막은 Resistivity(Ohm cm)가 증가된 것을 확인할 수 있었다.
특히, 750℃의 열처리 온도에서 제조된 반도체 박막은 2.7 x 1019cm-3의 가장 높은 Carrier concentration을 나타내고, 8.7 x 10-2 ohm cm의 가장 낮은 Resistivity를 나타내었다. 이에 따라, 상기 실시 예에 따른 반도체 박막을 제조하는 경우, 전기적 특성을 향상시키기 위하여, 예비 박막의 열처리 온도를 700℃ 초과 800℃ 미만으로 제어하는 것이 효율적이라는 것을 알 수 있었다.
도 24를 참조하면, 상기 예비 박막을 600℃의 온도에서 열처리하여 제조된 반도체 박막, 상기 예비 박막을 700℃의 온도에서 열처리하여 제조된 반도체 박막, 상기 예비 박막을 750℃의 온도에서 열처리하여 제조된 반도체 박막, 및 상기 예비 박막을 800℃의 온도에서 열처리하여 제조된 반도체 박막 각각의 Carrier mobility(cm2/Vs)를 측정하여 나타내었다. 도 24에서 확인할 수 있듯이, 상기 실시 예에 따른 반도체 박막은, 예비 박막의 열처리 온도가 증가함에 따라 carrier mobility(cm2/Vs)가 증가하는 것을 확인할 수 있었다. 이는, 열처리 온도가 증가함에 따라, 예비 박막 내의 graphitic carbon의 크기가 증가하고, hopping pathway가 확장되어 나타내는 현상인 것으로 판단된다.
도 25를 참조하면, 상기 예비 박막을 650℃의 온도에서 열처리하여 제조된 반도체 박막, 상기 예비 박막을 700℃의 온도에서 열처리하여 제조된 반도체 박막, 상기 예비 박막을 750℃의 온도에서 열처리하여 제조된 반도체 박막, 및 상기 예비 박막을 800℃의 온도에서 열처리하여 제조된 반도체 박막 각각의 Seebeck coefficient(μV/K)를 측정하여 나타내었다. 도 25에서 확인할 수 있듯이, 상기 실시 예에 따른 반도체 박막은, 예비 박막의 열처리 온도가 증가함에 따라 Seebeck coefficient(μV/K)가 감소하는 것을 확인할 수 있었다. 하지만, 상기 반도체 박막의 Seebeck coefficient가 지속적으로 양의 값을 나타내는 것으로 보아, 상기 반도체 박막은 P 형 특성을 갖는다는 것을 알 수 있다.
도 26은 본 발명의 실시 예에 따른 예비 박막 및 반도체 박막의 반응성을 비교하는 그래프이다.
도 26을 참조하면, 상기 예비 박막, 예비 박막이 300℃의 온도에서 열처리되어 제조된 반도체 박막, 예비 박막이 450℃의 온도에서 열처리되어 제조된 반도체 박막, 예비 박막이 600℃의 온도에서 열처리되어 제조된 반도체 박막, 및 예비 박막이 700℃의 온도에서 열처리되어 제조된 반도체 박막 각각을 물과 반응시킨 후, Thickness increment (nm)를 측정하였다.
도 26에서 확인할 수 있듯이, 상기 예비 박막 및 300℃의 온도에서 열처리되어 제조된 반도체 박막의 경우, 물과 반응하여 두께가 감소되는 것을 확인할 수 있었다. 반면, 450℃의 온도에서 열처리되어 제조된 반도체 박막, 600℃의 온도에서 열처리되어 제조된 반도체 박막, 및 700℃의 온도에서 열처리되어 제조된 반도체 박막의 경우, 물과 반응하지 않아 두께가 실질적으로 일정하게 유지되는 것을 확인할 수 있었다. 이에 따라, 상기 실시 예에 따른 예비 박막이 열처리되는 경우, 박막 내의 반응기들이 감소되어 외기(open air)에 대한 신뢰성이 향상되는 것을 알 수 있다.
변형 예에 따른 예비 박막 및 반도체 박막 제조
Si/SiO2기판이 준비된다. 상기 기판 상에 INCA-1(Bis(trimethylsily)amidodiethyl Indium) 제공단계- 퍼지(purge) 단계 - HQ(Hydroquinone) 제공단계 - 퍼지(purge) 단계를 수행하여, 예비 박막인 Indicone 박막을 제조하였다. 이후, 제조된 Indicone 박막을 열처리하여 상기 실시 예에 따른 반도체 박막을 제조하였다.
도 27 및 도 28은 본 발명의 변형 예에 따른 반도체 박막의 제조공정 중 예비 박막의 열처리 온도에 따른 전기적 특성 변화를 나타내는 그래프이다.
도 27을 참조하면, 상기 변형 예에 따른 예비 박막을 450℃, 500℃, 550℃, 600℃, 650℃, 700℃, 및 750℃의 온도에서 열처리하여 제조된 반도체 박막의 Carrier concentration(cm-3)을 측정하여 나타내었고, 도 28을 참조하면, 상기 변형 예에 따른 예비 박막을 450℃, 500℃, 550℃, 600℃, 650℃, 700℃, 750℃, 및 800℃의 온도에서 열처리하여 제조된 박막의 Resistivity(Ωcm)를 측정하여 나타내었다.
도 27 및 도 28에서 확인할 수 있듯이, 상기 변형 예에 따른 반도체 박막 역시 예비 박막의 열처리 온도가 증가함에 따라, Carrier concentration은 증가하고 Resistivity는 감소하는 것을 확인할 수 있었다. 이에 따라, 상기 변형 예에 따른 반도체 박막 역시 예비 박막이 열처리되는 경우 graphitic carbon화 되어 P 형 특성을 나타내는 것을 알 수 있다.
이상, 본 발명을 바람직한 실시 예를 사용하여 상세히 설명하였으나, 본 발명의 범위는 특정 실시 예에 한정되는 것은 아니며, 첨부된 특허청구범위에 의하여 해석되어야 할 것이다. 또한, 이 기술분야에서 통상의 지식을 습득한 자라면, 본 발명의 범위에서 벗어나지 않으면서도 많은 수정과 변형이 가능함을 이해하여야 할 것이다.
100: 기판
110: 제1 예비 패턴
120: 제2 예비 패턴
210: 제1 반도체 패턴
220: 제2 반도체 패턴
310: 상부 전극
320: 하부 전극

Claims (15)

  1. 기판 상에 서로 이격된 제1 예비 패턴 및 제2 예비 패턴을 형성하는 단계;
    상기 제1 예비 패턴 및 제2 예비 패턴을 열처리하여, 상기 제1 예비 패턴을 제1 도전형 특성을 나타내는 제1 반도체 패턴으로 변형시키고, 상기 제2 예비 패턴을 제2 도전형 특성을 나타내는 제2 반도체 패턴으로 변형시키는 단계; 및
    상기 제1 반도체 패턴 및 제2 반도체 패턴을 연결하는 전극을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제1 항에 있어서,
    상기 제2 반도체 패턴은, 상기 제2 예비 패턴과 비교하여 패턴 내의 탄소 비율이 상대적으로 더 높은 것을 포함하는 반도체 소자의 제조 방법.
  3. 제1 항에 있어서,
    상기 제2 반도체 패턴은, 상기 제2 예비 패턴과 비교하여 패턴 내의 탄소 결합 중 C=C sp2 결합의 비율이 더 높은 것을 포함하는 반도체 소자의 제조 방법.
  4. 제1 항에 있어서,
    상기 제2 반도체 패턴은, 상기 제2 예비 패턴과 비교하여 패턴 내의 탄소 결합 중 C-H 결합의 비율 및 C-O 결합의 비율이 더 낮은 것을 포함하는 반도체 소자의 제조 방법.
  5. 제1 항에 있어서,
    상기 제2 반도체 패턴은, 상기 제2 예비 패턴과 비교하여 밀도가 크고, 두께는 작은 것을 포함하는 반도체 소자의 제조 방법.
  6. 제1 항에 있어서,
    상기 제1 예비 패턴은, 알루미늄이 도핑된 아연 산화물과 환원된 그래핀 산화물이 결합된 물질(AZO-rGO), Mg2Si, 및 SrTiO3 중 어느 하나를 포함하고,
    상기 제2 예비 패턴은, 메탈콘(metalcone)을 포함하는 반도체 소자의 제조 방법.
  7. 제6 항에 있어서,
    상기 제1 예비 패턴은 열처리되어 N 형 특성을 나타내고, 상기 제2 예비 패턴은 열처리되어 P 형 특성을 나타내는 것을 포함하는 반도체 소자의 제조 방법.
  8. 제1 항에 있어서,
    상기 제1 및 제2 예비 패턴의 열처리 온도는 700℃ 초과 800℃ 미만인 것을 포함하는 반도체 소자의 제조 방법.
  9. 제1 항에 있어서,
    상기 전극은 상부 전극 및 하부 전극을 포함하되,
    상기 상부 전극은, 서로 이웃하는 상기 제1 반도체 패턴 및 상기 제2 반도체 패턴의 일 단을 연결하고,
    상기 하부 전극은, 서로 이웃하는 상기 제1 반도체 패턴 및 상기 제2 반도체 패턴의 타 단을 연결하는 것을 포함하는 반도체 소자의 제조 방법.
  10. 기판 상에 서로 이격된 제1 예비 패턴 및 제2 예비 패턴을 형성하는 단계;
    상기 제1 예비 패턴 및 제2 예비 패턴을 연결하는 전극을 형성하는 단계; 및
    상기 제1 예비 패턴 및 제2 예비 패턴을 열처리하여, 각각 제1 반도체 패턴 및 제2 반도체 패턴으로 변형시키는 단계를 포함하되,
    상기 제1 예비 패턴은 제1 도전형 특성을 나타내고, 상기 제2 예비 패턴은 열처리됨에 따라 제2 도전형 특성을 나타내는 것을 포함하는 반도체 소자의 제조 방법.
  11. 제10 항에 있어서,
    상기 제1 예비 패턴 및 상기 전극 사이의 접촉 저항은, 상기 제1 반도체 패턴 및 상기 전극 사이의 접촉 저항보다 높은 것을 포함하는 반도체 소자의 제조 방법.
  12. 제10 항에 있어서,
    상기 제1 예비 패턴은 TiSi2를 포함하고, 상기 제2 예비 패턴은 메탈콘을 포함하는 반도체 소자의 제조 방법.
  13. 제12 항에 있어서,
    상기 제1 예비 패턴은 N 형 특성을 나타내고, 상기 제2 예비 패턴은 열처리되어 P 형 특성을 나타내는 것을 포함하는 반도체 소자의 제조 방법.
  14. 기판;
    상기 기판 상에 서로 이격 되도록 배치되는 제1 반도체 패턴, 및 제2 반도체 패턴; 및
    상기 제1 반도체 패턴, 및 제2 반도체 패턴을 연결하는 전극을 포함하되,
    상기 제1 반도체 패턴은 제1 도전형 특성을 나타내며, 상기 제2 반도체 패턴은 메탈콘(metalcone)을 포함하고, 제2 도전형 특성을 나타내는 반도체 소자.
  15. 제14 항에 있어서,
    상기 제1 반도체 패턴은 알루미늄이 도핑된 아연 산화물과 환원된 그래핀 산화물이 결합된 물질(AZO-rGO), Mg2Si, SrTiO3, TiSi2 중 어느 하나를 포함하는 반도체 소자.
KR1020180147934A 2018-11-27 2018-11-27 반도체 소자 및 그 제조 방법 KR102126352B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020180147934A KR102126352B1 (ko) 2018-11-27 2018-11-27 반도체 소자 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180147934A KR102126352B1 (ko) 2018-11-27 2018-11-27 반도체 소자 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20200062490A KR20200062490A (ko) 2020-06-04
KR102126352B1 true KR102126352B1 (ko) 2020-06-24

Family

ID=71080974

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180147934A KR102126352B1 (ko) 2018-11-27 2018-11-27 반도체 소자 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR102126352B1 (ko)

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150128990A (ko) 2013-03-14 2015-11-18 웨이크 포리스트 유니버시티 열전 장치와 그의 물품들 및 응용들
EP3240053A4 (en) * 2014-12-26 2018-08-29 Lintec Corporation Peltier cooling element and method for manufacturing same

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
논문 1
논문 2

Also Published As

Publication number Publication date
KR20200062490A (ko) 2020-06-04

Similar Documents

Publication Publication Date Title
KR101216124B1 (ko) 반도체 장치 및 나노튜브 접촉부 이용 방법
Lee et al. Single wall carbon nanotubes for p-type ohmic contacts to GaN light-emitting diodes
KR101993382B1 (ko) 기판상의 그래핀 및 상기 기판상 그래핀의 제조방법
KR101984697B1 (ko) 그래핀 구조체, 이를 포함한 그래핀 소자 및 그 제조 방법
KR20140017399A (ko) 그래핀 반도체 및 이를 포함하는 전기소자
US10714648B2 (en) Solar cell with graphene-silicon quantum dot hybrid structure and method of manufacturing the same
JP2009010383A (ja) 亜鉛酸化物半導体およびこれを製造するための方法
Li et al. Improved performance of quantum dot light emitting diode by modulating electron injection with yttrium-doped ZnO nanoparticles
Jang et al. Performance enhancement of graphene/porous Si solar cells by employing layer-controlled MoS2
Bark et al. Enhanced thermoelectric performance of CNT thin film p/n junctions doped with N-containing organic molecules
KR101878735B1 (ko) 그래핀의 제조방법
Kim et al. Facile conversion of a cellulose acetate laminate film to graphene by a lamination process and post-annealing
TWI229937B (en) Organic bistable devices and manufacturing method thereof
KR102126352B1 (ko) 반도체 소자 및 그 제조 방법
EP2304802B1 (en) Semiconductor material
KR101596157B1 (ko) 그래핀-실리콘 양자점 하이브리드 구조를 이용한 터널링 다이오드 및 그 제조방법
TWI535655B (zh) 具有曲折構型之石墨烯薄膜、包含該石墨烯薄膜的熱電裝置及其製造方法
KR101537974B1 (ko) 다공성 유기 열전소자
Khatami et al. Prospects of graphene electrodes in photovoltaics
Xu et al. Enhanced electrical performance of van der Waals heterostructure
KR20130022972A (ko) 비휘발성 유기 메모리 소자 및 그 제조방법
CN108963092B (zh) 一种二维超薄led及其制备方法
JP4691688B2 (ja) 有機無機ハイブリッド薄膜センサ
Sheikhi et al. GaN based UV‐LEDs with Ni/Au Nanomeshes as Transparent p‐type Electrodes
JP3682534B2 (ja) 高誘電率薄膜及びその作製方法

Legal Events

Date Code Title Description
GRNT Written decision to grant