KR102126352B1 - Semi-conductor device and fabricating method of the same - Google Patents
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Abstract
반도체 소자의 제조 방법이 제공된다. 상기 반도체 소자의 제조 방법은 기판 상에 서로 이격된 제1 예비 패턴 및 제2 예비 패턴을 형성하는 단계, 상기 제1 예비 패턴 및 제2 예비 패턴을 열처리하여, 상기 제1 예비 패턴을 제1 도전형 특성을 나타내는 제1 반도체 패턴으로 변형시키고, 상기 제2 예비 패턴을 제2 도전형 특성을 나타내는 제2 반도체 패턴으로 변형시키는 단계, 및 상기 제1 반도체 패턴 및 제2 반도체 패턴을 연결하는 전극을 형성하는 단계를 포함할 수 있다. A method of manufacturing a semiconductor device is provided. The method of manufacturing the semiconductor device includes forming a first preliminary pattern and a second preliminary pattern spaced apart from each other on a substrate, and heat-treating the first preliminary pattern and the second preliminary pattern, so that the first preliminary pattern is first conductive. Transforming the first preliminary semiconductor pattern into a first semiconductor pattern that exhibits mold characteristics, and transforming the second preliminary pattern into a second semiconductor pattern that exhibits second conductivity type characteristics, and an electrode connecting the first semiconductor pattern and the second semiconductor pattern. And forming.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 보다 구체적으로는 제1 및 제2 예비 패턴이 열처리되어 형성된 반도체 소자 및 그 제조 방법에 관련된 것이다.The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a semiconductor device formed by heat-treating the first and second preliminary patterns and a method for manufacturing the same.
고체 상태인 재료의 양단에 온도차가 있으면 열 의존성을 갖는 캐리어(전자 혹은 홀)의 농도 차이가 발생하고 이것은 열기전력이라는 전기적인 현상, 즉 열전 현상으로 나타난다. 이와 같이 열전 현상은 온도의 차이와 전기 전압 사이의 가역적이고도 직접적인 에너지 변환을 의미한다. 이러한 열전 현상은 전기적 에너지를 생산하는 열전 발전과, 반대로 전기 공급에 의해 양단의 온도차를 유발하는 열전 냉각/가열로 구분할 수 있다.If there is a temperature difference between both ends of the solid material, a difference in concentration of a carrier (electron or hole) having thermal dependence occurs, which is represented by an electric phenomenon called thermoelectric power, that is, a thermoelectric phenomenon. Thus, the thermoelectric phenomenon refers to a reversible and direct energy conversion between temperature difference and electric voltage. These thermoelectric phenomena can be divided into thermoelectric power generation, which produces electrical energy, and thermoelectric cooling/heating, which, on the contrary, causes a temperature difference between both ends by electricity supply.
열전 현상을 보이는 열전 재료, 즉 열전 반도체는 발전과 냉각 과정에서 친환경적이고 지속가능한 장점이 있어서 많은 연구가 이루어지고 있다. 더욱이, 산업 폐열, 자동차 폐열 등에서 직접 전력을 생산해낼 수 있어 연비 향상이나 CO2 감축 등에 유용한 기술로서, 열전 재료에 대한 관심은 더욱 높아지고 있다.Thermoelectric materials that exhibit thermoelectric phenomena, that is, thermoelectric semiconductors, are environmentally friendly and sustainable in the process of power generation and cooling. Moreover, as it can directly generate electricity from industrial waste heat, automobile waste heat, etc., it is a useful technology for improving fuel efficiency or reducing CO 2, and interest in thermoelectric materials is increasing.
열전 모듈은, 홀이 이동하여 열에너지를 이동시키는 p형 열전소자(thermoelectric element: TE)와 전자가 이동하여 열에너지를 이동시키는 n형 열전소자로 이루어진 p-n 열전소자 1쌍이 기본 단위가 될 수 있다. 또한, 이러한 열전 모듈은 p형 열전 소자와 n형 열전 소자 사이를 연결하는 전극을 구비할 수 있다. 이와 관련된 종래 기술로서, 예를 들어 대한민국 특허 공개 번호 10-2015-0128990(출원번호: 10-2015-7029044, 출원인: 웨이크 포리스트 유니버시티)에는, 적어도 하나의 n-형층에 결합된 적어도 하나 의 p-형층과, p-형층 및 n-형층 사이에 적어도 부분적으로 배치된 절연층을 포함하며, p-형층은 탄소 나노입자들 을 포함하고 n-형층은 n-도핑된 탄소 나노입자들을 포함한다. 일부 실시예들에서, p-형층의 나노입자들 및/또는 n-형층의 나노입자들은 전기적으로 극화된 폴리머를 포함하는 폴리머 매트릭스에 배치된 열전 장치가 개시되어있다. 이 밖에도, 열전 모듈에 관련된 다양한 기술들이 지속적으로 연구 및 개발되고 있다.In the thermoelectric module, a pair of p-n thermoelectric elements including a p-type thermoelectric element (TE) in which holes move to move thermal energy and an n-type thermoelectric element in which electrons move to move thermal energy may be a basic unit. In addition, the thermoelectric module may include an electrode connecting between the p-type thermoelectric element and the n-type thermoelectric element. As a related art, for example, in Korean Patent Publication No. 10-2015-0128990 (Application No.: 10-2015-7029044, Applicant: Wake Forest University), at least one p- coupled to at least one n-type layer And a p-type layer and an insulating layer disposed at least partially between the p-type layer and the n-type layer, wherein the p-type layer includes carbon nanoparticles and the n-type layer includes n-doped carbon nanoparticles. In some embodiments, a thermoelectric device is disclosed in which a nanoparticle of a p-type layer and/or a nanoparticle of an n-type layer is disposed in a polymer matrix comprising an electrically polarized polymer. In addition, various technologies related to thermoelectric modules are continuously researched and developed.
본 발명이 해결하고자 하는 일 기술적 과제는, 제조 공정이 간단한 반도체 소자 및 그 제조 방법을 제공하는 데 있다. One technical problem to be solved by the present invention is to provide a semiconductor device having a simple manufacturing process and a manufacturing method thereof.
본 발명이 해결하고자 하는 다른 기술적 과제는, 외기에 대한 신뢰성이 향상된 반도체 소자 및 그 제조 방법을 제공하는 데 있다. Another technical problem to be solved by the present invention is to provide a semiconductor device with improved reliability against outdoor air and a method for manufacturing the same.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 공정 시간이 감소된 반도체 소자 및 그 제조 방법을 제공하는 데 있다. Another technical problem to be solved by the present invention is to provide a semiconductor device having a reduced process time and a method for manufacturing the same.
본 발명이 해결하고자 하는 기술적 과제는 상술된 것에 제한되지 않는다.The technical problem to be solved by the present invention is not limited to the above.
상술된 기술적 과제들을 해결하기 위해 본 발명은 반도체 소자의 제조 방법을 제공한다. In order to solve the above technical problems, the present invention provides a method for manufacturing a semiconductor device.
일 실시 예에 따르면, 상기 반도체 소자의 제조 방법은 기판 상에 서로 이격된 제1 예비 패턴 및 제2 예비 패턴을 형성하는 단계, 상기 제1 예비 패턴 및 제2 예비 패턴을 열처리하여, 상기 제1 예비 패턴을 제1 도전형 특성을 나타내는 제1 반도체 패턴으로 변형시키고, 상기 제2 예비 패턴을 제2 도전형 특성을 나타내는 제2 반도체 패턴으로 변형시키는 단계, 및 상기 제1 반도체 패턴 및 제2 반도체 패턴을 연결하는 전극을 형성하는 단계를 포함할 수 있다. According to one embodiment, a method of manufacturing the semiconductor device includes forming a first preliminary pattern and a second preliminary pattern spaced apart from each other on a substrate, and heat-treating the first preliminary pattern and the second preliminary pattern to form the first preliminary pattern. Transforming the preliminary pattern into a first semiconductor pattern exhibiting a first conductivity type characteristic, and transforming the second preliminary pattern into a second semiconductor pattern exhibiting a second conductivity type characteristic, and the first semiconductor pattern and the second semiconductor And forming an electrode connecting the patterns.
일 실시 예에 따르면, 상기 제2 반도체 패턴은, 상기 제2 예비 패턴과 비교하여 패턴 내의 탄소 비율이 상대적으로 더 높은 것을 포함할 수 있다. According to an embodiment, the second semiconductor pattern may include a relatively higher carbon ratio in the pattern compared to the second preliminary pattern.
일 실시 예에 따르면, 상기 제2 반도체 패턴은, 상기 제2 예비 패턴과 비교하여 패턴 내의 탄소 결합 중 C=C sp2 결합의 비율이 더 높은 것을 포함할 수 있다. According to an embodiment, the second semiconductor pattern may include a higher ratio of C=C sp 2 bonds among carbon bonds in the pattern compared to the second preliminary pattern.
일 실시 예에 따르면, 상기 제2 반도체 패턴은, 상기 제2 예비 패턴과 비교하여 패턴 내의 탄소 결합 중 C-H 결합의 비율 및 C-O 결합의 비율이 더 낮은 것을 포함할 수 있다. According to an embodiment, the second semiconductor pattern may include a lower C-H bond ratio and a C-O bond ratio among the carbon bonds in the pattern compared to the second preliminary pattern.
일 실시 예에 따르면, 상기 제2 반도체 패턴은, 상기 제2 예비 패턴과 비교하여 밀도가 크고, 두께는 작은 것을 포함할 수 있다. According to an embodiment, the second semiconductor pattern may include a larger density and a smaller thickness than the second preliminary pattern.
일 실시 예에 따르면, 상기 제1 예비 패턴은, 알루미늄이 도핑된 아연 산화물과 환원된 그래핀 산화물이 결합된 물질(AZO-rGO), Mg2Si, 및 SrTiO3 중 어느 하나를 포함하고, 상기 제2 예비 패턴은, 메탈콘(metalcone)을 포함할 수 있다. According to an embodiment, the first preliminary pattern includes any one of a material in which zinc oxide doped with aluminum and reduced graphene oxide are combined (AZO-rGO), Mg 2 Si, and SrTiO 3 , The second preliminary pattern may include a metalcone.
일 실시 예에 따르면, 상기 제1 예비 패턴은 열처리되어 N 형 특성을 나타내고, 상기 제2 예비 패턴은 열처리되어 P 형 특성을 나타내는 것을 포함할 수 있다. According to an embodiment, the first preliminary pattern may include heat treatment to exhibit N-type characteristics, and the second preliminary pattern may include heat treatment to exhibit P-type characteristics.
일 실시 예에 따르면, 상기 제1 및 제2 예비 패턴의 열처리 온도는 700℃ 초과 800℃ 미만인 것을 포함할 수 있다. According to an embodiment, the heat treatment temperature of the first and second preliminary patterns may include more than 700°C and less than 800°C.
일 실시 예에 따르면, 상기 전극은 상부 전극 및 하부 전극을 포함하되, 상기 상부 전극은, 서로 이웃하는 상기 제1 반도체 패턴 및 상기 제2 반도체 패턴의 일 단을 연결하고, 상기 하부 전극은, 서로 이웃하는 상기 제1 반도체 패턴 및 상기 제2 반도체 패턴의 타 단을 연결하는 것을 포함할 수 있다. According to an embodiment, the electrode includes an upper electrode and a lower electrode, wherein the upper electrode connects ends of the first semiconductor pattern and the second semiconductor pattern that are adjacent to each other, and the lower electrodes are It may include connecting the other ends of the adjacent first semiconductor pattern and the second semiconductor pattern.
다른 실시 예에 따르면, 상기 반도체 소자의 제조 방법은 기판 상에 서로 이격된 제1 예비 패턴 및 제2 예비 패턴을 형성하는 단계, 상기 제1 예비 패턴 및 제2 예비 패턴을 연결하는 전극을 형성하는 단계, 및 상기 제1 예비 패턴 및 제2 예비 패턴을 열처리하여, 각각 제1 반도체 패턴 및 제2 반도체 패턴으로 변형시키는 단계를 포함하되, 상기 제1 예비 패턴은 제1 도전형 특성을 나타내고, 상기 제2 예비 패턴은 열처리됨에 따라 제2 도전형 특성을 나타내는 것을 포함할 수 있다. According to another embodiment, a method of manufacturing the semiconductor device includes forming a first preliminary pattern and a second preliminary pattern spaced apart from each other on a substrate, and forming an electrode connecting the first preliminary pattern and the second preliminary pattern. And heat-treating the first preliminary pattern and the second preliminary pattern to deform the first semiconductor pattern and the second semiconductor pattern, respectively, wherein the first preliminary pattern exhibits a first conductivity type characteristic, and The second preliminary pattern may include exhibiting a second conductivity type characteristic as the heat treatment is performed.
다른 실시 예에 따르면, 상기 제1 예비 패턴 및 상기 전극 사이의 접촉 저항은, 상기 제1 반도체 패턴 및 상기 전극 사이의 접촉 저항보다 높은 것을 포함할 수 있다. According to another embodiment, the contact resistance between the first preliminary pattern and the electrode may include higher than the contact resistance between the first semiconductor pattern and the electrode.
다른 실시 예에 따르면, 상기 제1 예비 패턴은 TiSi2를 포함하고, 상기 제2 예비 패턴은 메탈콘을 포함할 수 있다. According to another embodiment, the first preliminary pattern may include TiSi 2 , and the second preliminary pattern may include a metal cone.
다른 실시 예에 따르면, 상기 제1 예비 패턴은 열처리되어 N 형 특성을 나타내고, 상기 제2 예비 패턴은 열처리되어 P 형 특성을 나타내는 것을 포함할 수 있다. According to another embodiment, the first preliminary pattern may include heat treatment to exhibit N-type characteristics, and the second preliminary pattern may include heat treatment to exhibit P-type characteristics.
상술된 기술적 과제들을 해결하기 위해 본 발명은 반도체 소자를 제공한다. In order to solve the above-described technical problems, the present invention provides a semiconductor device.
일 실시 예에 따르면, 상기 반도체 소자는 기판, 상기 기판 상에 서로 이격 되도록 배치되는 제1 반도체 패턴, 및 제2 반도체 패턴, 및 상기 제1 반도체 패턴, 및 제2 반도체 패턴을 연결하는 전극을 포함하되, 상기 제1 반도체 패턴은 제1 도전형 특성을 나타내며, 상기 제2 반도체 패턴은 메탈콘(metalcone)을 포함하고, 제2 도전형 특성을 나타낼 수 있다. According to an embodiment, the semiconductor device includes a substrate, a first semiconductor pattern disposed to be spaced apart from each other on the substrate, and a second semiconductor pattern, and an electrode connecting the first semiconductor pattern and the second semiconductor pattern However, the first semiconductor pattern may exhibit a first conductivity type characteristic, the second semiconductor pattern may include a metal cone, and may exhibit a second conductivity type characteristic.
일 실시 예에 따르면, 상기 제1 반도체 패턴은 알루미늄이 도핑된 아연 산화물과 환원된 그래핀 산화물이 결합된 물질(AZO-rGO), Mg2Si, SrTiO3, TiSi2 중 어느 하나를 포함할 수 있다.According to an embodiment, the first semiconductor pattern may include any one of aluminum-doped zinc oxide and reduced graphene oxide-combined material (AZO-rGO), Mg 2 Si, SrTiO 3 , and TiSi 2 . have.
본 발명의 실시 예에 따른 반도체 소자의 제조 방법은, 기판 상에 서로 이격된 제1 예비 패턴 및 제2 예비 패턴을 형성하는 단계, 상기 제1 예비 패턴 및 제2 예비 패턴을 열처리하여, 상기 제1 예비 패턴을 제1 도전형 특성을 나타내는 제1 반도체 패턴으로 변형시키고, 상기 제2 예비 패턴을 제2 도전형 특성을 나타내는 제2 반도체 패턴으로 변형시키는 단계, 및 상기 제1 반도체 패턴 및 제2 반도체 패턴을 연결하는 전극을 형성하는 단계를 포함할 수 있다. 이에 따라, 외기에 대한 신뢰성이 향상된 반도체 소자의 제조 방법 제공될 수 있다. 또한, 공정 시간이 절감되고 공정 과정이 간소화된 반도체 소자의 제조 방법이 제공될 수 있다.A method of manufacturing a semiconductor device according to an embodiment of the present invention includes forming a first preliminary pattern and a second preliminary pattern spaced apart from each other on a substrate, and heat-treating the first preliminary pattern and the second preliminary pattern to form the first preliminary pattern. 1 transforming the preliminary pattern into a first semiconductor pattern exhibiting a first conductivity type characteristic, and transforming the second preliminary pattern into a second semiconductor pattern exhibiting a second conductivity type characteristic, and the first semiconductor pattern and the second semiconductor pattern. And forming an electrode connecting the semiconductor pattern. Accordingly, a method for manufacturing a semiconductor device with improved reliability against outdoor air may be provided. In addition, a method for manufacturing a semiconductor device in which process time is reduced and the process process is simplified can be provided.
도 1은 본 발명의 제1 실시 예에 따른 반도체 소자의 제조 방법을 설명하는 순서도이다.
도 2 내지 도 4는 본 발명의 제1 실시 예에 따른 반도체 소자의 제조 공정을 나타내는 도면이다.
도 5는 본 발명의 제2 실시 예에 따른 반도체 소자의 제조 방법을 설명하는 순서도이다.
도 6 내지 도 8은 본 발명의 제2 실시 예에 따른 반도체 소자의 제조 공정을 나타내는 도면이다.
도 9 내지 도 11은 본 발명의 실시 예에 따른 예비 박막의 제조 공정 조건에 따른 성장률을 나타내는 그래프이다.
도 12는 본 발명의 실시 예에 따른 예비 박막의 제조 공정 조건에 따른 두께 변화를 나타내는 그래프이다.
도 13 내지 도 15는 본 발명의 실시 예에 따른 예비 박막의 조성을 나타내는 그래프이다.
도 16은 본 발명의 실시 예에 따른 반도체 박막의 제조공정 중 예비 박막의 열처리 온도에 따른 특성 변화를 나타내는 그래프이다.
도 17 및 도 18은 본 발명의 실시 예에 따른 반도체 박막의 제조공정 중 예비 박막의 열처리 온도에 따른 구조 변화를 나타내는 그래프이다.
도 19 및 도 20은 본 발명의 실시 예에 따른 반도체 박막의 제조공정 중 예비 박막의 열처리 온도에 따른 구성 성분 비율의 변화를 나타내는 그래프이다.
도 21 및 도 22는 본 발명의 실시 예에 따른 반도체 박막 내의 탄소 결합 구성을 나타내는 그래프이다.
도 23 내지 도 25는 본 발명의 실시 예에 따른 반도체 박막의 제조공정 중 예비 박막의 열처리 온도에 따른 전기적 특성 변화를 나타내는 그래프이다.
도 26은 본 발명의 실시 예에 따른 예비 박막 및 반도체 박막의 반응성을 비교하는 그래프이다.
도 27 및 도 28은 본 발명의 변형 예에 따른 반도체 박막의 제조공정 중 예비 박막의 열처리 온도에 따른 전기적 특성 변화를 나타내는 그래프이다.1 is a flowchart illustrating a method of manufacturing a semiconductor device according to a first embodiment of the present invention.
2 to 4 are views showing a manufacturing process of a semiconductor device according to the first embodiment of the present invention.
5 is a flowchart illustrating a method of manufacturing a semiconductor device according to a second embodiment of the present invention.
6 to 8 are views showing a manufacturing process of a semiconductor device according to a second embodiment of the present invention.
9 to 11 is a graph showing the growth rate according to the manufacturing process conditions of the preliminary thin film according to an embodiment of the present invention.
12 is a graph showing changes in thickness according to manufacturing process conditions of a preliminary thin film according to an embodiment of the present invention.
13 to 15 are graphs showing the composition of a preliminary thin film according to an embodiment of the present invention.
16 is a graph showing a characteristic change according to the heat treatment temperature of the preliminary thin film during the manufacturing process of the semiconductor thin film according to an embodiment of the present invention.
17 and 18 are graphs showing the structural change according to the heat treatment temperature of the preliminary thin film during the manufacturing process of the semiconductor thin film according to an embodiment of the present invention.
19 and 20 are graphs showing the change in the proportion of constituents according to the heat treatment temperature of the preliminary thin film during the manufacturing process of the semiconductor thin film according to the embodiment of the present invention.
21 and 22 are graphs showing a carbon bonding structure in a semiconductor thin film according to an embodiment of the present invention.
23 to 25 are graphs showing changes in electrical properties according to a heat treatment temperature of a preliminary thin film during a manufacturing process of a semiconductor thin film according to an embodiment of the present invention.
26 is a graph comparing reactivity of a preliminary thin film and a semiconductor thin film according to an embodiment of the present invention.
27 and 28 are graphs showing changes in electrical properties according to the heat treatment temperature of the preliminary thin film during the manufacturing process of the semiconductor thin film according to the modification of the present invention.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명할 것이다. 그러나 본 발명의 기술적 사상은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화 될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the technical spirit of the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed contents are thorough and complete and that the spirit of the present invention is sufficiently conveyed to those skilled in the art.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. In the present specification, when a component is referred to as being on another component, it means that it may be formed directly on another component, or a third component may be interposed between them. In addition, in the drawings, the thickness of the films and regions are exaggerated for effective description of the technical content.
또한, 본 명세서의 다양한 실시 예 들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에 제 1 구성요소로 언급된 것이 다른 실시 예에서는 제 2 구성요소로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 또한, 본 명세서에서 '및/또는'은 전후에 나열한 구성요소들 중 적어도 하나를 포함하는 의미로 사용되었다.In addition, in various embodiments of the present specification, terms such as first, second, and third are used to describe various components, but these components should not be limited by these terms. These terms are only used to distinguish one component from another component. Therefore, what is referred to as the first component in one embodiment may be referred to as the second component in another embodiment. Each embodiment described and illustrated herein also includes its complementary embodiment. In addition, in this specification,'and/or' is used to mean including at least one of the components listed before and after.
명세서에서 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함한다. 또한, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 구성요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 구성요소 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 배제하는 것으로 이해되어서는 안 된다. 또한, 본 명세서에서 "연결"은 복수의 구성 요소를 간접적으로 연결하는 것, 및 직접적으로 연결하는 것을 모두 포함하는 의미로 사용된다.In the specification, a singular expression includes a plural expression unless the context clearly indicates otherwise. Also, terms such as “include” or “have” are intended to indicate the presence of features, numbers, steps, elements, or combinations thereof described in the specification, and one or more other features, numbers, steps, or configurations. It should not be understood as excluding the possibility or presence of elements or combinations thereof. In addition, in this specification, "connecting" is used in a sense to include both indirectly connecting a plurality of components, and directly connecting.
또한, 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 것이다.In addition, in the following description of the present invention, when it is determined that detailed descriptions of related known functions or configurations may unnecessarily obscure the subject matter of the present invention, detailed descriptions thereof will be omitted.
도 1은 본 발명의 제1 실시 예에 따른 반도체 소자의 제조 방법을 설명하는 순서도이고, 도 2 내지 도 4는 본 발명의 제1 실시 예에 따른 반도체 소자의 제조 공정을 나타내는 도면이다. 1 is a flowchart illustrating a method of manufacturing a semiconductor device according to a first embodiment of the present invention, and FIGS. 2 to 4 are views showing a manufacturing process of the semiconductor device according to the first embodiment of the present invention.
도 1 및 도 2를 참조하면, 기판(100) 상에 제1 예비 패턴(110) 및 제2 예비 패턴(120)이 형성될 수 있다(S110). 일 실시 예에 따르면, 상기 제1 예비 패턴(110) 및 제2 예비 패턴(120)은 서로 이격되어, 교대로 그리고 반복적으로 배치될 수 있다. 예를 들어, 상기 기판(100)은 실리콘 및 실리콘 산화물이 적층된(Si/SiO2) 기판일 수 있다. 1 and 2, the first
일 실시 예에 따르면, 상기 제1 예비 패턴(110)을 형성하는 단계는, 상기 기판(100)을 준비하는 단계, 상기 기판(100) 상에 상기 제1 예비 패턴(110)과 대응되는 제1 그루브 패턴을 포함하는 제1 마스크(미도시)를 제공하는 단계, 상기 제1 마스크(미도시)가 제공된 상기 기판(100) 상에 제1 소스 물질을 제공하는 단계, 및 상기 제1 마스크(미도시)를 제거하는 단계를 포함할 수 있다. 예를 들어, 상기 제1 소스 물질은 알루미늄이 도핑된 아연 산화물과 환원된 그래핀 산화물이 결합된 물질(AZO-rGO), Mg2Si, 및 SrTiO3 중 어느 하나를 포함할 수 있다. 이에 따라, 상기 제1 예비 패턴(110) 역시 알루미늄이 도핑된 아연 산화물과 환원된 그래핀 산화물이 결합된 물질(AZO-rGO), Mg2Si, 및 SrTiO3 중 어느 하나를 포함할 수 있다. According to one embodiment, the step of forming the first
일 실시 예에 따르면, 상기 제2 예비 패턴(120)을 형성하는 단계는, 상기 기판(100)을 준비하는 단계, 상기 기판(100) 상에 상기 제2 예비 패턴(120)과 대응되는 제2 그루브 패턴을 포함하는 제2 마스크(미도시)를 제공하는 단계, 상기 제2 마스크(미도시)가 제공된 상기 기판(100) 상에 제1 전구체를 제공하는 단계, 제1 전구체가 제공된 상기 기판(100) 상에 제2 전구체를 제공하는 단계, 및 상기 제2 마스크(미도시)를 제거하는 단계를 포함할 수 있다. 즉, 상기 제2 예비 패턴(120)은 MLD(Molecular layer deposition) 공정을 통해, 상기 제1 전구체 및 제2 전구체가 반응되어 형성될 수 있다. According to an embodiment, the step of forming the second
일 실시 예에 따르면, 상기 제1 전구체는 금속을 포함할 수 있다. 상기 금속은 알루미늄일 수 있다. 예를 들어, 상기 제1 전구체는 TMA(Trimethylaluminum)일 수 있다. 일 실시 예에 따르면, 상기 제2 전구체는 유기물을 포함할 수 있다. 예를 들어, 상기 제2 전구체는 HQ(Hydroquinone) 또는 4-mercaptophenol일 수 있다. 일 실시 예에 따르면, 상기 제2 예비 패턴(120)은 금속 알콕사이트(alkoxide)를 포함할 수 있다. 예를 들어, 상기 제2 예비 패턴(120)은 알루미늄 알콕사이드(alucone)을 포함할 수 있다. According to one embodiment, the first precursor may include a metal. The metal may be aluminum. For example, the first precursor may be trimethylaluminum (TMA). According to one embodiment, the second precursor may include an organic material. For example, the second precursor may be HQ (Hydroquinone) or 4-mercaptophenol. According to an embodiment, the second
상기 제1 전구체가 제공된 이후, 및 상기 제2 전구체가 제공된 이후, 상기 제1 전구체가 제공된 상기 기판(100) 및 상기 제2 전구체가 제공된 상기 기판(100) 상에 불활성 기체를 제공하여 퍼지(purge)할 수 있다. 예를 들어, 상기 불활성 기체는 N2 가스 일 수 있다. 보다 구체적으로, 상기 제1 전구체는 상기 기판(100)상에 0.5 초의 시간 동안 제공될 수 있다. 상기 제1 전구체가 제공된 상기 기판(100)은 질소(N2) 가스 분위기에서30초의 시간 동안 퍼지될 수 있다. 상기 제2 전구체는 상기 기판(100) 상에 1초의 시간 동안 제공될 수 있다. 상기 제2 전구체가 제공된 상기 기판(100)은 질소(N2) 가스 분위기에서120초의 시간 동안 퍼지될 수 있다.After the first precursor is provided, and after the second precursor is provided, a purge is provided by providing an inert gas on the
이와 달리, 다른 실시 예에 따르면, 상기 제2 예비 패턴(120)은 주석 알콕사이드(Tin alkoxide), 인듐 알콕사이드(Indium alkoxide) 등을 포함할 수 있다. 즉, 상기 제2 예비 패턴(120)은 메탈콘(metalcone)을 포함할 수 있다. Alternatively, according to another embodiment, the second
도 1 및 도 3을 참조하면, 상기 제1 예비 패턴(110) 및 제2 예비 패턴(120)이 열처리될 수 있다(S120). 상기 제1 예비 패턴(110)이 열처리되는 경우, 제1 반도체 패턴(210)으로 변형될 수 있다. 상기 제2 예비 패턴(120)이 열처리되는 경우, 제2 반도체 패턴(210)으로 변형될 수 있다. 1 and 3, the first
일 실시 예에 따르면, 상기 제1 반도체 패턴(210)은 제1 도전형 특성을 나타낼 수 있다. 반면, 상기 제2 반도체 패턴(220)은 제2 도전형 특성을 나타낼 수 있다. 상기 제1 도전형 특성은 N 형 특성일 수 있다. 상기 제2 도전형 특성은 P 형 특성일 수 있다. 즉, 상기 제1 예비 패턴(110)이 포함하는 알루미늄이 도핑된 아연 산화물과 환원된 그래핀 산화물이 결합된 물질(AZO-rGO), Mg2Si, 및 SrTiO3 중 어느 하나는, 열처리됨에 따라 N 형의 특성을 나타낼 수 있다. 반면, 상기 제2 예비 패턴(120)이 포함하는 메탈콘은, 열처리됨에 따라 P 형의 특성을 나타낼 수 있다. 이하, 상기 제2 예비 패턴(120)이 열처리됨에 따라 P 형 특성을 나타내는 과정이 보다 구체적으로 설명된다. According to an embodiment, the
상기 제2 예비 패턴(120)이 열처리되는 경우, 상기 제2 예비 패턴(120)의 구조(structure)가 변경될 수 있다. 예를 들어, 상기 제2 예비 패턴(120)은 열처리됨에 따라, graphitic carbon화 될 수 있다. 본 명세서에서, 'graphitic carbon화'라는 단어는, graphitic carbon의 domain 크기가 증가되는 것을 말한다. When the second
보다 구체적으로, 상기 제2 예비 패턴(120)이 열처리되는 경우, 상기 제2 예비 패턴(120) 내의 탄소 비율이 증가될 수 있다. 이에 따라, 상기 제2 반도체 패턴(220)은 상기 제2 예비 패턴(120)과 비교하여 패턴 내의 탄소 비율이 더 높을 수 있다. 예를 들어, 상기 제2 예비 패턴(120)이 300℃의 온도에서 열처리되는 경우, 탄소의 atomic concentration(%)이 25 %부터 60%까지 증가될 수 있다. More specifically, when the second
또한, 상기 제2 예비 패턴(120)이 열처리되는 경우, 상기 제2 예비 패턴(120) 내의 탄소 결합 중 C=C sp2 결합의 비율이 증가될 수 있다. 이에 따라, 상기 제2 반도체 패턴(220)은 상기 제2 예비 패턴(120)과 비교하여 패턴 내의 탄소 결합 중 C=C sp2 결합의 비율이 더 높을 수 있다. 즉, 상기 제2 예비 패턴(120)이 열처리되는 경우, 상기 제2 예비 패턴(120) 내에서 탄소 결합 중 C=C sp2 결합이 생성될 수 있다. In addition, when the second
또한, 상기 제2 예비 패턴(120)이 열처리되는 경우, 상기 제2 예비 패턴(120) 내의 탄소 결합 중 C-H 결합의 비율 및 C-O 결합의 비율이 감소될 수 있다. 이에 따라, 상기 제2 반도체 패턴(220)은 상기 제2 예비 패턴(120)과 비교하여 패턴 내의 탄소 결합 중 C-H 결합의 비율 및 C-O 결합의 비율이 더 낮을 수 있다. 즉, 상기 제2 예비 패턴(120)이 열처리되는 경우, 상기 제2 예비 패턴(120) 내에서 탄소 결합 중 C-H 결합 및 C-O 결합이 제거될 수 있다. In addition, when the second
다시 말해, 상기 제2 예비 패턴(120)이 열처리되는 경우, 상기 제2 예비 패턴(120) 내의 탄소 비율, 및 탄소 결합 중 C=C sp2 결합의 비율이 증가되고, 탄소 결합 중 C-H 결합의 비율 및 C-O 결합의 비율이 감소될 수 있다. 이에 따라, 상기 제2 예비 패턴(120)의 구조가 변경될 수 있다. 상기 제2 예비 패턴(120)의 구조가 변경되는 경우, 상기 제2 예비 패턴(120)의 전기적 특성 또한 변경될 수 있다. 결과적으로, 상기 제2 예비 패턴(120)이 열처리되는 경우, 구조가 변경되어 P 형 특성을 나타내게 되고, 상기 제2 반도체 패턴(220)이 P형 특성을 나타낼 수 있다. In other words, when the second
또한, 상기 제2 예비 패턴(120)의 구조가 변경되는 경우, 상기 제2 예비 패턴(120)의 밀도는 증가하고, 두께는 감소할 수 있다. 이에 따라, 상기 제2 반도체 패턴(220)은, 상기 제2 예비 패턴(120)과 비교하여 밀도가 크고, 두께는 작을 수 있다. 즉, 상기 제2 예비 패턴(120)이 열처리되는 경우, 상기 예비 패턴(120) 내의 탄소 비율이 증가함에 따라, 상기 제2 예비 패턴(120)의 밀도가 증가될 수 있다. In addition, when the structure of the second
반면, 상술된 바와 같이, 상기 제2 예비 패턴(120)이 열처리되는 경우, 패턴 내의 탄소 결합 중 C-H 결합 및 C-O 결합이 제거됨에 따라, 상기 제2 예비 패턴(120)의 두께가 감소될 수 있다. 뿐만 아니라, 상기 제2 예비 패턴(120)이 열처리되는 경우, 패턴 내의 탄소 결합 중 C-H 결합 및 C-O 결합이 제거됨에 따라, 상기 제2 예비 패턴(120)의 반응기들이 감소될 수 있다. 즉, 상기 제2 반도체 패턴(220)이 외부 물질들과 반응할 수 있는 반응기들의 양은, 상기 제2 예비 패턴(120)이 외부 물질들과 반응할 수 있는 반응기들의 양보다 작을 수 있다. 예를 들어, 상기 제2 예비 패턴(120)이 물과 접촉되는 경우, 상기 제2 예비 패턴(120)과 물이 반응되어, 상기 제2 예비 패턴(120)의 두께가 감소될 수 있다. 하지만, 상기 제2 반도체 패턴(120)이 물과 접촉되는 경우, 상기 제2 반도체 패턴(120)은 물과 반응되지 않아, 상기 제2 반도체 패턴(120)의 두께가 실질적으로 일정하게 유지될 수 있다. 결과적으로, 상기 제2 예비 패턴(120)이 열처리되는 경우, 외기(open air)에 대한 신뢰성이 좋은 상기 제2 반도체 패턴(120)으로 변형될 수 있다. On the other hand, as described above, when the second
일 실시 예에 따르면, 상기 제1 예비 패턴(110) 및 상기 제2 예비 패턴(120)의 열처리 온도는 제어될 수 있다. 구체적으로, 상기 제1 예비 패턴(110) 및 상기 제2 예비 패턴(120)의 열처리 온도는 700℃ 초과 800℃ 미만으로 제어될 수 있다. 이에 따라, 상기 제2 반도체 패턴(120)의 P 형 특성이 향상될 수 있다. 예를 들어, 상기 제2 예비 패턴(120)이 750℃의 온도에서 열처리되는 경우, carrier concentration(cm-3) 값이 최대값을 나타낼 수 있다. According to an embodiment, the heat treatment temperature of the first
도 1 및 도 4를 참조하면, 상기 제1 반도체 패턴(210) 및 제2 반도체 패턴(220)을 연결하는 전극(310, 320)이 형성될 수 있다(S130). 이에 따라, 상기 제1 실시 예에 따른 반도체 소자가 제조될 수 있다. 일 실시 예에 따르면, 상기 전극(310, 320)은 상부 전극(310) 및 하부 전극(320)을 포함할 수 있다. 상기 상부 전극(310)은, 서로 이웃하는 상기 제1 반도체 패턴(310) 및 상기 제2 반도체 패턴(320)의 일 단을 연결할 수 있다. 상기 하부 전극(320)은, 서로 이웃하는 상기 제1 반도체 패턴(310) 및 상기 제2 반도체 패턴(320)의 타 단을 연결할 수 있다. 1 and 4,
일 실시 예에 따르면, 상기 제1 실시 예에 따른 반도체 소자는, 열전 소자로 사용될 수 있다. 이 경우, 상기 제1 반도체 패턴(210)은 전자가 이동하여 열에너지를 이동시키는 N 형 열전 반도체로 사용되고, 상기 제2 반도체 패턴(220)은 홀이 이동하여 열에너지를 이동시키는 P 형 열전 반도체로 사용될 수 있다. According to one embodiment, the semiconductor device according to the first embodiment may be used as a thermoelectric element. In this case, the
본 발명의 제1 실시 예에 따른 반도체 소자의 제조 방법은, 상기 기판(100) 상에 서로 이격된 상기 제1 예비 패턴(110) 및 제2 예비 패턴(120)을 형성하는 단계, 상기 제1 예비 패턴(110) 및 제2 예비 패턴(120)을 열처리하여, 상기 제1 예비 패턴(110)을 제1 도전형 특성을 나타내는 상기 제1 반도체 패턴(210)으로 변형시키고, 상기 제2 예비 패턴(120)을 제2 도전형 특성을 나타내는 상기 제2 반도체 패턴(220)으로 변형시키는 단계, 및 상기 제1 반도체 패턴(210) 및 제2 반도체 패턴(220)을 연결하는 상기 전극(310, 320)을 형성하는 단계를 포함할 수 있다. 이에 따라, 외기에 대한 신뢰성이 향상된 반도체 소자의 제조 방법 제공될 수 있다. 또한, 공정 시간이 절감되고 공정 과정이 간소화된 반도체 소자의 제조 방법이 제공될 수 있다. A method of manufacturing a semiconductor device according to a first embodiment of the present invention includes forming the first
이상, 본 발명의 제1 실시 예에 따른 반도체 소자의 제조 방법이 설명되었다. 이하, 상기 제1 예비 패턴 및 제2 예비 패턴을 연결하는 전극이 형성된 이후, 상기 제1 예비 패턴 및 제2 예비 패턴이 열처리되는 상기 제2 실시 예에 따른 반도체 소자의 제조 방법이 설명된다. The method for manufacturing a semiconductor device according to the first embodiment of the present invention has been described above. Hereinafter, a method of manufacturing a semiconductor device according to the second embodiment, in which the first preliminary pattern and the second preliminary pattern are heat-treated after the electrodes connecting the first preliminary pattern and the second preliminary pattern are formed.
도 5는 본 발명의 제2 실시 예에 따른 반도체 소자의 제조 방법을 설명하는 순서도이고, 도 6 내지 도 8은 본 발명의 제2 실시 예에 따른 반도체 소자의 제조 공정을 나타내는 도면이다. 5 is a flowchart illustrating a method of manufacturing a semiconductor device according to a second embodiment of the present invention, and FIGS. 6 to 8 are views showing a manufacturing process of the semiconductor device according to the second embodiment of the present invention.
도 5 및 도 6을 참조하면, 기판(100) 상에 제1 예비 패턴(110) 및 제2 예비 패턴(120)이 형성될 수 있다(S210). 일 실시 예에 따르면, 상기 제1 예비 패턴(110) 및 제2 예비 패턴(120)은 서로 이격되어, 교대로 그리고 반복적으로 배치될 수 있다. 예를 들어, 상기 기판(100)은 실리콘 및 실리콘 산화물이 적층된(Si/SiO2) 기판일 수 있다. 상기 제1 예비 패턴(110) 및 제2 예비 패턴(120)이 형성되는 단계는, 도 1 및 도 2를 참조하여 설명된 상기 제1 실시 예에 따른 반도체 소자의 제조 방법 중 상기 제1 예비 패턴(110) 및 제2 예비 패턴(120)이 형성되는 단계와 같을 수 있다. 이에 따라, 구체적인 설명은 생략된다. 일 실시 예에 따르면, 상기 제1 예비 패턴(110)은 TiSi2를 포함할 수 있다. 상기 제2 예비 패턴(120)은 메탈콘(metalcone)을 포함할 수 있다. 5 and 6, the first
도 5 및 도 6을 참조하면, 상기 제1 예비 패턴(110) 및 제2 예비 패턴(120)을 연결하는 전극(310, 320)이 형성될 수 있다(S220). 일 실시 예에 따르면, 상기 전극(310, 320)은 상부 전극(310) 및 하부 전극(320)을 포함할 수 있다. 상기 상부 전극(310)은, 서로 이웃하는 상기 제1 예비 패턴(110) 및 상기 제2 예비 패턴(120)의 일 단을 연결할 수 있다. 상기 하부 전극(320)은, 서로 이웃하는 상기 제1 예비 패턴(110) 및 상기 제2 예비 패턴(120)의 타 단을 연결할 수 있다. 5 and 6,
도 5 및 도 7을 참조하면, 상기 제1 예비 패턴(110) 및 제2 예비 패턴(120)이 열처리될 수 있다(S230). 상기 제1 예비 패턴(110)이 열처리되는 경우, 제1 반도체 패턴(210)으로 변형될 수 있다. 상기 제2 예비 패턴(210)이 열처리되는 경우, 제2 반도체 패턴(220)으로 변형될 수 있다. 5 and 7, the first
일 실시 예에 따르면, 상기 제1 예비 패턴(110)은 제1 도전형 특성을 나타낼 수 있다. 반면, 상기 제2 예비 패턴(120)은 열처리되어, 제2 도전형 특성을 나타낼 수 있다. 즉, 상기 제2 예비 패턴(120)은 도전형 특성을 나타내지 않고, 상기 제2 반도체 패턴(220)은 제2 도전형 특성을 나타낼 수 있다. 상기 제1 도전형 특성은 N 형 특성일 수 있다. 상기 제2 도전형 특성은 P 형 특성일 수 있다. According to one embodiment, the first
상기 제2 예비 패턴(120)이 열처리되는 경우, 상기 제2 예비 패턴(120) 내의 탄소 비율, 및 탄소 결합 중 C=C sp2 결합의 비율이 증가되고, 탄소 결합 중 C-H 결합의 비율 및 C-O 결합의 비율이 감소될 수 있다. 이에 따라, 상기 제2 예비 패턴(120)의 구조가 변경될 수 있다. 상기 제2 예비 패턴(120)의 구조가 변경되는 경우, 상기 제2 예비 패턴(120)의 전기적 특성 또한 변경될 수 있다. 결과적으로, 상기 제2 예비 패턴(120)이 열처리되는 경우, 구조가 변경되어 P 형 특성을 나타내게 되고, 상기 제2 반도체 패턴(220)이 P형 특성을 나타낼 수 있다.When the second
일 실시 예에 따르면, 상기 제1 예비 패턴(110)이 열처리되는 경우, 상기 제1 예비 패턴(110) 및 상기 전극(310, 320) 사이의 접촉 저항이 감소될 수 있다. 이에 따라, 상기 제1 예비 패턴(110) 및 상기 전극(310, 320) 사이의 접촉 저항은 상기 제1 반도체 패턴(210) 및 상기 전극(310, 320) 사이의 접촉 저항보다 높을 수 있다. 즉, 상기 제1 예비 패턴(110)이 상기 전극(310, 320)과 접촉된 상태에서 열처리되는 경우, 상기 제1 예비 패턴(110)이 상기 제1 반도체 패턴(210)으로 변형될 뿐만 아니라, 상기 제1 예비 패턴(110) 및 상기 전극(310, 320) 사이의 저항 또한 감소될 수 있다. 결과적으로, 상기 제1 반도체 패턴(210) 및 상기 전극(310, 320) 사이의 접촉 저항은 상대적으로 낮은 값을 갖게 되어, 상기 제2 실시 예에 따른 반도체 소자의 전기적 특성이 향상될 수 있다. According to an embodiment, when the first
본 발명의 제2 실시 예에 따른 반도체 소자의 제조 방법은, 상기 기판(100) 상에 서로 이격된 상기 제1 예비 패턴(110) 및 제2 예비 패턴(120)을 형성하는 단계, 상기 제1 예비 패턴(110) 및 제2 예비 패턴(120)을 연결하는 상기 전극(310, 320)을 형성하는 단계, 및 상기 제1 예비 패턴(110) 및 제2 예비 패턴(120)을 열처리하여, 각각 상기 제1 반도체 패턴(210) 및 제2 반도체 패턴(220)으로 변형시키는 단계를 포함하되, 상기 제1 예비 패턴(110)은 상기 제1 도전형 특성을 나타내고, 상기 제2 예비 패턴(120)은 열처리됨에 따라 상기 제2 도전형 특성을 나타낼 수 있다. 이에 따라, 전기적 특성이 향상된 반도체 소자가 제공될 수 있다. A method of manufacturing a semiconductor device according to a second embodiment of the present invention includes forming the first
이상, 본 발명의 실시 예에 따른 반도체 소자 및 그 제조 방법이 설명되었다. 이하, 본 발명의 실시 예에 따른 반도체 소자가 포함하는 제2 예비 패턴 및 제2 반도체 패턴의 특성을 확인하기 위하여, 상기 제2 예비 패턴 및 제2 반도체 패턴과 같은 예비 박막 및 반도체 박막을 제조한 후, 이에 대한 구체적인 실험 예 및 특성 평가 결과가 설명된다. In the above, a semiconductor device and a manufacturing method according to an embodiment of the present invention have been described. Hereinafter, in order to confirm the characteristics of the second preliminary pattern and the second semiconductor pattern included in the semiconductor device according to the embodiment of the present invention, preliminary thin films and semiconductor thin films such as the second preliminary pattern and the second semiconductor pattern are manufactured. After that, specific experimental examples and characteristic evaluation results will be described.
실시 예에 따른 예비 박막 및 반도체 박막 제조Preparation of preliminary thin films and semiconductor thin films according to embodiments
Si/SiO2기판이 준비된다. 상기 기판 상에 TMA 제공단계- 퍼지(purge) 단계 - HQ(Hydroquinone) 제공단계 - 퍼지(purge) 단계를 수행하여, 예비 박막인 alucone 박막을 제조하였다. TMA 제공 단계는 0.5초의 시간 동안 수행되었고, TMA 가 제공된 기판을 퍼지하는 단계는 질소(N2) 가스 분위기에서30초의 시간 동안 수행되었고, HQ 제공 단계는 1초의 시간 동안 수행되었고, HQ가 제공된 기판을 퍼지하는 단계는 질소(N2) 가스 분위기에서120초의 시간 동안 수행되었다. 또한, 상기 예비 박막의 제조 공정은 0.3 Torr의 압력 및 150℃~250℃의 온도를 갖는 챔버 내에서 수행되었다. 이후, 제조된 alucone 박막을 열처리하여 상기 실시 예에 따른 반도체 박막을 제조하였다. A Si/SiO 2 substrate is prepared. On the substrate, a TMA provision step-a purge step-a HQ (Hydroquinone) provision step-a purge step was performed to prepare an alucone thin film as a preliminary thin film. The TMA providing step was performed for a time of 0.5 seconds, the step of purging the substrate provided with TMA was performed for 30 seconds in a nitrogen (N 2 ) gas atmosphere, the HQ providing step was performed for a time of 1 second, and the substrate provided with HQ The purging step was performed in a nitrogen (N 2 ) gas atmosphere for a time of 120 seconds. In addition, the manufacturing process of the preliminary thin film was performed in a chamber having a pressure of 0.3 Torr and a temperature of 150°C to 250°C. Thereafter, the alucone thin film was heat-treated to prepare a semiconductor thin film according to the above embodiment.
도 9 내지 도 11은 본 발명의 실시 예에 따른 예비 박막의 제조 공정 조건에 따른 성장률을 나타내는 그래프이고, 도 12는 본 발명의 실시 예에 따른 예비 박막의 제조 공정 조건에 따른 두께 변화를 나타내는 그래프이다. 9 to 11 is a graph showing the growth rate according to the manufacturing process conditions of the preliminary thin film according to an embodiment of the present invention, Figure 12 is a graph showing the thickness change according to the manufacturing process conditions of the preliminary thin film according to an embodiment of the present invention to be.
도 9를 참조하면, 상기 실시 예에 따른 예비 박막의 제조 공정 중 HQ의 용량을 0~75 pmol/cm3으로 제어하고, 제어된 용량의 HQ를 통하여 제조된 예비 박막의 Growth Rate(
도 10을 참조하면, 상기 실시 예에 따른 예비 박막 제조 공정 중 HQ가 제공된 기판을 퍼지(purge)하는 시간을 30초~150초로 제어하고, 제어된 시간에 따라 제조된 예비 박막의 Growth Rate(
도 11을 참조하면, 상기 실시 예에 따른 예비 박막 제조 공정 중 챔버의 온도를 150℃~250℃로 제어하고, 제어된 온도에 따라 제조된 박막의 Growth Rate(
도 12를 참조하면, 상기 예비 박막의 제조 공정 중 TMA제공-퍼지-HQ제공-퍼지를 하나의 cycle로 설정하고, cycle 횟수를 반복함에 따라, 제조되는 예비 박막의 두께(Thickness, nm)를 측정하여 나타내었다. 도 12에서 확인할 수 있듯이, 상기 실시 예에 따른 예비 박막은 cycle 회수가 증가함에 따라 두께가 증가하는 것을 확인할 수 있었다. Referring to FIG. 12, TMA provision-purge-HQ provision-purge is set to one cycle during the manufacturing process of the preliminary thin film, and the thickness (Thickness, nm) of the preliminary thin film is measured by repeating the number of cycles. It was shown. As can be seen in Figure 12, it was confirmed that the thickness of the preliminary thin film according to the embodiment increases as the number of cycles increases.
도 13 내지 도 15는 본 발명의 실시 예에 따른 예비 박막의 조성을 나타내는 그래프이다. 13 to 15 are graphs showing the composition of a preliminary thin film according to an embodiment of the present invention.
도 13을 참조하면, 상기 실시 예에 따른 예비 박막의 아르곤 스퍼터링 식각 시간을 0~15분으로 제어하고, 제어된 시간에 따라 제조된 예비 박막의 조성을 나타내었다. 도 14를 참조하면, 상기 실시 예에 따른 예비 박막을 XPS 분석하여 Binding Energy(eV)에 따른 Intensity(Arb.Unit)을 나타내었다. 도 13및 도 14에서 확인할 수 있듯이, 상기 실시 예에 따른 예비 박막은 탄소(C), 산소(O), 알루미늄(Al), 및 실리콘(Si)이 혼재된 상태인 것을 확인할 수 있었다. Referring to FIG. 13, the argon sputtering etching time of the preliminary thin film according to the embodiment is controlled to 0 to 15 minutes, and the composition of the preliminary thin film prepared according to the controlled time is shown. Referring to FIG. 14, XPS analysis of the preliminary thin film according to the above embodiment showed Intensity (Arb.Unit) according to Binding Energy (eV). 13 and 14, it was confirmed that the preliminary thin film according to the embodiment is in a state in which carbon (C), oxygen (O), aluminum (Al), and silicon (Si) are mixed.
도 15를 참조하면, 상기 실시 예에 따른 예비 박막이 포함하는 C1s의 XPS를 분석하여 Binding Energy(eV)에 따른 Intensity(Arb.Unit)을 나타내었다. 도 15에서 확인할 수 있듯이, 상기 예비 박막이 포함하는 C1s XPS 분석에서는 284.6 eV에서 C-H peak가 나타나고, 286.2 eV에서 C-O peak가 나타나는 것을 확인할 수 있었다. 즉, 상기 실시 예에 따른 예비 박막 내의 탄소 결합은 C-H 결합 및 C-O 결합을 갖는 것을 알 수 있다. Referring to FIG. 15, XPS of C1s included in the preliminary thin film according to the embodiment was analyzed to show intensity (Arb.Unit) according to Binding Energy (eV). 15, in the C1s XPS analysis included in the preliminary thin film, it was confirmed that a C-H peak appears at 284.6 eV and a C-O peak appears at 286.2 eV. That is, it can be seen that the carbon bond in the preliminary thin film according to the embodiment has a C-H bond and a C-O bond.
도 16은 본 발명의 실시 예에 따른 반도체 박막의 제조공정 중 예비 박막의 열처리 온도에 따른 특성 변화를 나타내는 그래프이다. 16 is a graph showing a characteristic change according to the heat treatment temperature of the preliminary thin film during the manufacturing process of the semiconductor thin film according to an embodiment of the present invention.
도 16을 참조하면, 상기 실시 예에 따른 반도체 박막의 제조공정 중 상기 예비 박막을 0~800℃의 온도로 열처리하고, 열처리된 온도에 따라 제조된 반도체 박막의 두께 감소율(Thickness decrement, %) 및 굴절률(Refractive index)를 나타내었다. Referring to FIG. 16, during the manufacturing process of the semiconductor thin film according to the embodiment, the preliminary thin film is heat-treated at a temperature of 0 to 800° C., and the thickness reduction rate (%) of the semiconductor thin film manufactured according to the heat-treated temperature and Refractive index was shown.
도 16에서 확인할 수 있듯이, 상기 실시 예에 따른 반도체 박막은, 예비 박막의 열처리 온도가 증가함에 따라, 두께가 지속적으로 감소하고 있는 것을 확인할 수 있었다. 반면, 예비 박막의 온도가 약 600℃까지 증가되는 경우, 굴절률(Refractive index)은 점점 증가하다가, 그 이후부터는 감소하는 것을 확인할 수 있었다. 굴절률이 점점 증가한다는 것은, 밀도가 점점 증가하는 것으로 유추될 수 있다. 이에 따라, 상기 실시 예에 따른 반도체 박막은, 예비 박막의 열처리 온도가 증가함에 따라 밀도는 증가하고, 두께는 감소하는 것을 알 수 있다. As can be seen in FIG. 16, it was confirmed that the thickness of the semiconductor thin film according to the embodiment was continuously decreased as the heat treatment temperature of the preliminary thin film was increased. On the other hand, when the temperature of the preliminary thin film is increased to about 600°C, it can be seen that the refractive index gradually increases and then decreases thereafter. As the refractive index increases, it can be inferred that the density increases gradually. Accordingly, it can be seen that in the semiconductor thin film according to the embodiment, the density increases and the thickness decreases as the heat treatment temperature of the preliminary thin film increases.
도 17 및 도 18은 본 발명의 실시 예에 따른 반도체 박막의 제조공정 중 예비 박막의 열처리 온도에 따른 구조 변화를 나타내는 그래프이다. 17 and 18 are graphs showing the structural change according to the heat treatment temperature of the preliminary thin film during the manufacturing process of the semiconductor thin film according to an embodiment of the present invention.
도 17을 참조하면, 상기 예비 박막(As), 예비 박막이 300℃의 온도로 열처리되어 제조된 반도체 박막(300℃), 예비 박막이 450℃의 온도로 열처리되어 제조된 반도체 박막(450℃), 예비 박막이 600℃의 온도로 열처리되어 제조된 반도체 박막(600℃), 예비 박막이 750℃의 온도로 열처리되어 제조된 반도체 박막(750℃), 및 예비 박막이 800℃의 온도로 열처리되어 제조된 반도체 박막(800℃) 각각에 대해 raman shift(cm-1)에 따른 Normalized intensity(a.u.)를 측정하여 나타내었다. Referring to FIG. 17, the preliminary thin film (As), a semiconductor thin film prepared by heat-treating the preliminary thin film at a temperature of 300° C. (300° C.), and a semiconductor thin film prepared by heat-treating the preliminary thin film at a temperature of 450° C. (450° C.) , The preliminary thin film is heat-treated at a temperature of 600°C, a semiconductor thin film (600°C), the preliminary thin film is heat-treated at a temperature of 750°C, and a semiconductor thin film (750°C), and the preliminary thin film is heat-treated at a temperature of 800°C. Normalized intensity (au) according to the raman shift (cm -1 ) for each of the manufactured semiconductor thin films (800°C) was measured and shown.
도 17에서 확인할 수 있듯이, 상기 예비 박막(As)의 경우 피크가 나타나지 않았지만, 열처리에 따라 형성된 상기 반도체 박막(300℃, 450℃, 600℃, 750℃, 800℃)의 경우, 1340 cm-1에서 D peak가 나타나고 1600 cm-1에서 G peak가 나타나는 것을 확인할 수 있었다. D peak 는 disordered를 나타내고, G peak는 graphitic을 나타내는 것으로서, 상기 실시 예에 따른 반도체 박막은 상기 예비 박막이 열처리됨에 따라 graphitic carbon화 된다는 것을 알 수 있다. As can be seen in FIG. 17, in the case of the preliminary thin film (As), a peak did not appear, but in the case of the semiconductor thin film (300°C, 450°C, 600°C, 750°C, 800°C) formed by heat treatment, 1340 cm -1 It was confirmed that D peak appears at and G peak appears at 1600 cm -1 . D peak indicates disordered, G peak indicates graphitic, and it can be seen that the semiconductor thin film according to the embodiment is graphitic carbonized as the preliminary thin film is heat-treated.
도 18을 참조하면, 예비 박막이 300℃, 400℃, 500℃, 600℃, 700℃, 및 800℃의 온도로 열처리되어 형성된 상기 실시 예에 따른 반도체 박막 각각에 대해 D peak intensity 와 G peak intensity의 비율(ID/IG)을 측정하여 나타내었다. Referring to FIG. 18, D peak intensity and G peak intensity for each of the semiconductor thin films according to the above-described embodiment, wherein the preliminary thin films are heat-treated at temperatures of 300° C., 400° C., 500° C., 600° C., 700° C., and 800° C. The ratio (I D /I G ) of was measured.
도 18에서 확인할 수 있듯이, 상기 예비 박막이 열처리되는 온도가 300℃에서 700℃까지 증가되는 구간에서는, 상기 반도체 박막의 ID/IG값이 증가하지만, 상기 700℃에서 800℃까지 증가되는 구간에서는, 상기 반도체 박막의 ID/IG값이 감소하는 것을 확인할 수 있었다. 이에 따라, 상기 예비 박막이 열처리되는 온도가 증가하는 경우, graphitic carbon의 domain 크기가 증가하는 것을 알 수 있다. As can be seen in FIG. 18, in the section where the temperature at which the preliminary thin film is heat-treated increases from 300° C. to 700° C., the I D /I G value of the semiconductor thin film increases, but the section increases from 700° C. to 800° C. In, it was confirmed that the I D /I G value of the semiconductor thin film was decreased. Accordingly, it can be seen that when the temperature at which the preliminary thin film is heat-treated increases, the domain size of graphitic carbon increases.
도 19 및 도 20은 본 발명의 실시 예에 따른 반도체 박막의 제조공정 중 예비 박막의 열처리 온도에 따른 구성 성분 비율의 변화를 나타내는 그래프이다. 19 and 20 are graphs showing the change in the proportion of constituents according to the heat treatment temperature of the preliminary thin film during the manufacturing process of the semiconductor thin film according to the embodiment of the present invention.
도 19를 참조하면, 상기 예비 박막을 300℃의 온도에서 열처리하여 제조된 상기 실시 예에 따른 반도체 박막의 Sputtering time에 따른 각 원자들의 Atomic concentration(%)을 나타내었고, 도 20을 참조하면, 상기 예비 박막을 750℃의 온도에서 열처리하여 제조된 상기 실시 예에 따른 반도체 박막의 Sputtering time에 따른 각 원자들의 Atomic concentration(%)을 나타내었다. Referring to FIG. 19, Atomic concentration (%) of each atom according to a sputtering time of the semiconductor thin film according to the embodiment prepared by heat-treating the preliminary thin film at a temperature of 300° C. is shown. Referring to FIG. 20, the Atomic concentration (%) of each atom according to the sputtering time of the semiconductor thin film according to the above-described embodiment prepared by heat treatment at a temperature of 750° C. was obtained.
도 19 및 도 20에서 확인할 수 있듯이, 예비 박막이 300℃의 온도 및 750℃의 온도에서 열처리되어 형성된 반도체 박막의 경우, 도 13에서 확인된 상기 예비 박막과 비교하여, 탄소(C)의 Atomic concentration(%)이 25%에서 60%까지 증가하는 것을 확인할 수 있었다. 이에 따라, 상기 실시 예에 따른 반도체 박막은, 상기 실시 예에 따른 예비 박막과 비교하여, 패턴 내의 탄소 비율이 상대적으로 더 높다는 것을 알 수 있다. 19 and 20, in the case of a semiconductor thin film formed by heat treatment at a temperature of 300° C. and a temperature of 750° C., the atomic concentration of carbon (C) is compared to the preliminary thin film identified in FIG. 13. It was confirmed that (%) increased from 25% to 60%. Accordingly, it can be seen that the semiconductor thin film according to the embodiment has a relatively higher carbon ratio in the pattern compared to the preliminary thin film according to the embodiment.
도 21 및 도 22는 본 발명의 실시 예에 따른 반도체 박막 내의 탄소 결합 구성을 나타내는 그래프이다. 21 and 22 are graphs showing a carbon bonding structure in a semiconductor thin film according to an embodiment of the present invention.
도 21을 참조하면, 상기 예비 박막이 750℃의 온도에서 열처리되어 제조된 상기 실시 예에 따른 반도체 박막의 내의 탄소 결합 중 C=C(sp2) 결합, C-H 결합, C-O 결합의 Binding Energy에 따른 Intensity(Arb.Unit)을 나타내었다. 도 21에서 확인할 수 있듯이, 상기 실시 예에 따른 반도체 박막은, 탄소 결합 중 C=C(sp2) 결합의 피크가 가장 높게 나타나는 것을 확인할 수 있었다. Referring to FIG. 21, the C=C(sp 2 ) bond, CH bond, and CO bond of Binding Energy among the carbon bonds in the semiconductor thin film according to the embodiment in which the preliminary thin film is heat-treated at a temperature of 750° C. Intensity (Arb.Unit). As can be seen in Figure 21, the semiconductor thin film according to the embodiment, it was confirmed that the highest peak of the C = C (sp 2 ) bond among the carbon bonds.
도 22를 참조하면, 상기 예비 박막(As), 상기 예비 박막이 300℃의 온도에서 열처리된 반도체 박막(300℃), 상기 예비 박막(As), 상기 예비 박막이 450℃의 온도에서 열처리된 반도체 박막(450℃), 상기 예비 박막(As), 상기 예비 박막이 600℃의 온도에서 열처리된 반도체 박막(600℃), 및 상기 예비 박막(As), 상기 예비 박막이 750℃의 온도에서 열처리된 반도체 박막(750℃) 각각의 탄소 결합 중 C=C(sp2) 결합, C-H 결합, C-O 결합의 Bonding Composition(%)을 나타내었다. Referring to FIG. 22, the preliminary thin film (As), a semiconductor thin film in which the preliminary thin film is heat treated at a temperature of 300° C. (300° C.), the preliminary thin film (As), and a semiconductor in which the preliminary thin film is heat treated at a temperature of 450° C. Thin film (450°C), the preliminary thin film (As), the semiconductor thin film (600°C), the preliminary thin film is heat-treated at a temperature of 600°C, and the preliminary thin film (As), the preliminary thin film is heat-treated at a temperature of 750°C Bonding composition (%) of C=C(sp 2 ) bond, CH bond, and CO bond among the carbon bonds of the semiconductor thin film (750°C) was shown.
도 22에서 확인할 수 있듯이, 상기 실시 예에 따른 반도체 박막은, 상기 예비 박막의 열처리 온도가 증가됨에 따라, C=C(sp2)결합의 bonding composition(%)이 증가하는 것을 확인할 수 있었다. 반면, 상기 예비 박막의 열처리 온도가 증가됨에 따라, C-H 및 C-O 결합의 bonding composition(%)이 감소하는 것을 확인할 수 있었다. As can be seen in FIG. 22, it was confirmed that as the heat treatment temperature of the preliminary thin film increased, the bonding composition (%) of the C=C(sp 2 ) bond increased. On the other hand, as the heat treatment temperature of the preliminary thin film increased, it was confirmed that the bonding composition (%) of CH and CO bonds decreased.
즉, 도 21 및 도 22를 통해 알 수 있듯이, 상기 실시 예에 따른 반도체 박막은 상기 예비 박막과 비교하여, 박막 내의 탄소 결합 중 C=C sp2 결합의 비율은 더 높고, C-H 결합의 비율 및 C-O 결합의 비율이 더 낮은 것을 알 수 있다. That is, as can be seen through FIGS. 21 and 22, the semiconductor thin film according to the embodiment has a higher ratio of C=C sp 2 bonds among the carbon bonds in the thin film, a CH bond ratio, and It can be seen that the proportion of CO bonds is lower.
도 23 내지 도 25는 본 발명의 실시 예에 따른 반도체 박막의 제조공정 중 예비 박막의 열처리 온도에 따른 전기적 특성 변화를 나타내는 그래프이다. 23 to 25 are graphs showing changes in electrical properties according to a heat treatment temperature of a preliminary thin film during a manufacturing process of a semiconductor thin film according to an embodiment of the present invention.
도 23을 참조하면, 상기 예비 박막을 600℃의 온도에서 열처리하여 제조된 반도체 박막, 상기 예비 박막을 650℃의 온도에서 열처리하여 제조된 반도체 박막, 상기 예비 박막을 700℃의 온도에서 열처리하여 제조된 반도체 박막, 상기 예비 박막을 750℃의 온도에서 열처리하여 제조된 반도체 박막, 및 상기 예비 박막을 800℃의 온도에서 열처리하여 제조된 반도체 박막 각각의 Carrier concentration(cm-3) 및 Resistivity(Ohm cm)을 측정하여 나타내었다. Referring to FIG. 23, a semiconductor thin film prepared by heat-treating the preliminary thin film at a temperature of 600° C., a semiconductor thin film prepared by heat-treating the preliminary thin film at a temperature of 650° C., and heat-treated at a temperature of 700° C. Semiconductor thin film, semiconductor thin film prepared by heat-treating the pre-thin film at a temperature of 750° C., and carrier concentration (cm −3 ) and resistivity (Ohm cm) of the semiconductor thin film prepared by heat-treating the pre-thin film at a temperature of 800° C. ) Was measured.
도 23에서 확인할 수 있듯이, 650℃의 열처리 온도에서 제조된 반도체 박막은 600℃의 열처리 온도에서 제조된 반도체 박막과 비교하여 Carrier concentration(cm-3)이 현저히 증가되었으며, 750℃의 열처리 온도까지 지속적으로 증가되는 것을 확인할 수 있었다. 하지만, 800℃의 열처리 온도에서 제조된 반도체 박막은 Carrier concentration(cm-3)가 감소된 것을 확인할 수 있었다. 또한, 650℃의 열처리 온도에서 제조된 반도체 박막은 600℃의 열처리 온도에서 제조된 반도체 박막과 비교하여 Resistivity(Ohm cm)가 현저히 저하되었으며, 750℃의 열처리 온도까지 지속적으로 감소되는 것을 확인할 수 있었다. 하지만, 800℃의 열처리 온도에서 제조된 반도체 박막은 Resistivity(Ohm cm)가 증가된 것을 확인할 수 있었다. As can be seen in Figure 23, the semiconductor thin film prepared at a heat treatment temperature of 650 ℃ carrier concentration (cm -3 ) was significantly increased compared to the semiconductor thin film prepared at a heat treatment temperature of 600 ℃, continued to the heat treatment temperature of 750 ℃ It was confirmed that the increase. However, the semiconductor thin film prepared at a heat treatment temperature of 800 ℃ was confirmed that the carrier concentration (cm -3 ) is reduced. In addition, it can be seen that the semiconductor thin film manufactured at a heat treatment temperature of 650° C. has a significantly lowered Resistivity (Ohm cm) compared to the semiconductor thin film manufactured at a heat treatment temperature of 600° C., and continuously decreases to a heat treatment temperature of 750° C. . However, it was confirmed that the semiconductor thin film manufactured at a heat treatment temperature of 800° C. had an increased Resistivity (Ohm cm).
특히, 750℃의 열처리 온도에서 제조된 반도체 박막은 2.7 x 1019cm-3의 가장 높은 Carrier concentration을 나타내고, 8.7 x 10-2 ohm cm의 가장 낮은 Resistivity를 나타내었다. 이에 따라, 상기 실시 예에 따른 반도체 박막을 제조하는 경우, 전기적 특성을 향상시키기 위하여, 예비 박막의 열처리 온도를 700℃ 초과 800℃ 미만으로 제어하는 것이 효율적이라는 것을 알 수 있었다. In particular, the semiconductor thin film prepared at a heat treatment temperature of 750°C showed the highest Carrier concentration of 2.7 x 10 19 cm -3 and the lowest Resistivity of 8.7 x 10 -2 ohm cm. Accordingly, when manufacturing the semiconductor thin film according to the embodiment, it was found that in order to improve the electrical properties, it is effective to control the heat treatment temperature of the preliminary thin film from 700°C to less than 800°C.
도 24를 참조하면, 상기 예비 박막을 600℃의 온도에서 열처리하여 제조된 반도체 박막, 상기 예비 박막을 700℃의 온도에서 열처리하여 제조된 반도체 박막, 상기 예비 박막을 750℃의 온도에서 열처리하여 제조된 반도체 박막, 및 상기 예비 박막을 800℃의 온도에서 열처리하여 제조된 반도체 박막 각각의 Carrier mobility(cm2/Vs)를 측정하여 나타내었다. 도 24에서 확인할 수 있듯이, 상기 실시 예에 따른 반도체 박막은, 예비 박막의 열처리 온도가 증가함에 따라 carrier mobility(cm2/Vs)가 증가하는 것을 확인할 수 있었다. 이는, 열처리 온도가 증가함에 따라, 예비 박막 내의 graphitic carbon의 크기가 증가하고, hopping pathway가 확장되어 나타내는 현상인 것으로 판단된다. Referring to FIG. 24, a semiconductor thin film prepared by heat-treating the preliminary thin film at a temperature of 600° C., a semiconductor thin film prepared by heat-treating the pre-thin film at a temperature of 700° C., and manufactured by heat-treating the preliminary thin film at a temperature of 750° C. The semiconductor thin films, and carrier mobility (cm 2 /Vs) of the semiconductor thin films prepared by heat-treating the preliminary thin film at a temperature of 800° C. were measured and shown. As can be seen in Figure 24, the semiconductor thin film according to the embodiment, it was confirmed that the carrier mobility (cm 2 /Vs) increases as the heat treatment temperature of the preliminary thin film increases. This is considered to be a phenomenon that the size of graphitic carbon in the preliminary thin film increases and the hopping pathway is expanded as the heat treatment temperature increases.
도 25를 참조하면, 상기 예비 박막을 650℃의 온도에서 열처리하여 제조된 반도체 박막, 상기 예비 박막을 700℃의 온도에서 열처리하여 제조된 반도체 박막, 상기 예비 박막을 750℃의 온도에서 열처리하여 제조된 반도체 박막, 및 상기 예비 박막을 800℃의 온도에서 열처리하여 제조된 반도체 박막 각각의 Seebeck coefficient(μV/K)를 측정하여 나타내었다. 도 25에서 확인할 수 있듯이, 상기 실시 예에 따른 반도체 박막은, 예비 박막의 열처리 온도가 증가함에 따라 Seebeck coefficient(μV/K)가 감소하는 것을 확인할 수 있었다. 하지만, 상기 반도체 박막의 Seebeck coefficient가 지속적으로 양의 값을 나타내는 것으로 보아, 상기 반도체 박막은 P 형 특성을 갖는다는 것을 알 수 있다.Referring to FIG. 25, a semiconductor thin film prepared by heat-treating the preliminary thin film at a temperature of 650° C., a semiconductor thin film prepared by heat-treating the pre-thin film at a temperature of 700° C., and manufactured by heat-treating the preliminary thin film at a temperature of 750° C. The semiconductor thin film, and the Seebeck coefficient (μV/K) of each semiconductor thin film prepared by heat-treating the preliminary thin film at a temperature of 800° C. were measured and shown. As can be seen in Figure 25, the semiconductor thin film according to the embodiment, it was confirmed that the Seebeck coefficient (μV / K) decreases as the heat treatment temperature of the preliminary thin film increases. However, since the Seebeck coefficient of the semiconductor thin film continuously shows a positive value, it can be seen that the semiconductor thin film has a P-type characteristic.
도 26은 본 발명의 실시 예에 따른 예비 박막 및 반도체 박막의 반응성을 비교하는 그래프이다. 26 is a graph comparing reactivity of a preliminary thin film and a semiconductor thin film according to an embodiment of the present invention.
도 26을 참조하면, 상기 예비 박막, 예비 박막이 300℃의 온도에서 열처리되어 제조된 반도체 박막, 예비 박막이 450℃의 온도에서 열처리되어 제조된 반도체 박막, 예비 박막이 600℃의 온도에서 열처리되어 제조된 반도체 박막, 및 예비 박막이 700℃의 온도에서 열처리되어 제조된 반도체 박막 각각을 물과 반응시킨 후, Thickness increment (nm)를 측정하였다. Referring to FIG. 26, the preliminary thin film and the preliminary thin film are heat-treated at a temperature of 300° C., the preliminary thin film is heat-treated at a temperature of 450° C., and the preliminary thin film is preheated at a temperature of 600° C. After the prepared semiconductor thin film and the preliminary thin film were heat-treated at a temperature of 700° C. to react each of the prepared semiconductor thin films with water, thickness increment (nm) was measured.
도 26에서 확인할 수 있듯이, 상기 예비 박막 및 300℃의 온도에서 열처리되어 제조된 반도체 박막의 경우, 물과 반응하여 두께가 감소되는 것을 확인할 수 있었다. 반면, 450℃의 온도에서 열처리되어 제조된 반도체 박막, 600℃의 온도에서 열처리되어 제조된 반도체 박막, 및 700℃의 온도에서 열처리되어 제조된 반도체 박막의 경우, 물과 반응하지 않아 두께가 실질적으로 일정하게 유지되는 것을 확인할 수 있었다. 이에 따라, 상기 실시 예에 따른 예비 박막이 열처리되는 경우, 박막 내의 반응기들이 감소되어 외기(open air)에 대한 신뢰성이 향상되는 것을 알 수 있다. 26, the preliminary thin film and the semiconductor thin film manufactured by heat treatment at a temperature of 300° C. were confirmed to decrease in thickness by reacting with water. On the other hand, in the case of a semiconductor thin film manufactured by heat treatment at a temperature of 450° C., a semiconductor thin film produced by heat treatment at a temperature of 600° C., and a semiconductor thin film produced by heat treatment at a temperature of 700° C., the thickness is substantially non-reactive with water. It was confirmed that it was kept constant. Accordingly, it can be seen that when the preliminary thin film according to the embodiment is heat-treated, the reactors in the thin film are reduced, thereby improving reliability for open air.
변형 예에 따른 예비 박막 및 반도체 박막 제조Preparation of preliminary thin films and semiconductor thin films according to modified examples
Si/SiO2기판이 준비된다. 상기 기판 상에 INCA-1(Bis(trimethylsily)amidodiethyl Indium) 제공단계- 퍼지(purge) 단계 - HQ(Hydroquinone) 제공단계 - 퍼지(purge) 단계를 수행하여, 예비 박막인 Indicone 박막을 제조하였다. 이후, 제조된 Indicone 박막을 열처리하여 상기 실시 예에 따른 반도체 박막을 제조하였다. A Si/SiO 2 substrate is prepared. On the substrate, an INCA-1 (Bis(trimethylsily)amidodiethyl Indium) providing step-purging step-HQ (Hydroquinone) providing step-purging step was performed to prepare a preliminary thin film Indicone thin film. Thereafter, the prepared Indicone thin film was heat-treated to prepare a semiconductor thin film according to the above embodiment.
도 27 및 도 28은 본 발명의 변형 예에 따른 반도체 박막의 제조공정 중 예비 박막의 열처리 온도에 따른 전기적 특성 변화를 나타내는 그래프이다. 27 and 28 are graphs showing changes in electrical properties according to the heat treatment temperature of the preliminary thin film during the manufacturing process of the semiconductor thin film according to the modification of the present invention.
도 27을 참조하면, 상기 변형 예에 따른 예비 박막을 450℃, 500℃, 550℃, 600℃, 650℃, 700℃, 및 750℃의 온도에서 열처리하여 제조된 반도체 박막의 Carrier concentration(cm-3)을 측정하여 나타내었고, 도 28을 참조하면, 상기 변형 예에 따른 예비 박막을 450℃, 500℃, 550℃, 600℃, 650℃, 700℃, 750℃, 및 800℃의 온도에서 열처리하여 제조된 박막의 Resistivity(Ωcm)를 측정하여 나타내었다. Referring to FIG. 27, carrier concentration (cm −) of a semiconductor thin film prepared by heat-treating a preliminary thin film according to the modification at temperatures of 450° C., 500° C., 550° C., 600° C., 650° C., 700° C., and 750° C. 3 ) is measured, and referring to FIG. 28, the preliminary thin film according to the modified example is heat treated at temperatures of 450°C, 500°C, 550°C, 600°C, 650°C, 700°C, 750°C, and 800°C. Resistivity (Ωcm) of the prepared thin film was measured and shown.
도 27 및 도 28에서 확인할 수 있듯이, 상기 변형 예에 따른 반도체 박막 역시 예비 박막의 열처리 온도가 증가함에 따라, Carrier concentration은 증가하고 Resistivity는 감소하는 것을 확인할 수 있었다. 이에 따라, 상기 변형 예에 따른 반도체 박막 역시 예비 박막이 열처리되는 경우 graphitic carbon화 되어 P 형 특성을 나타내는 것을 알 수 있다. 27 and 28, it was confirmed that the semiconductor thin film according to the modified example also increases the carrier concentration and the resistivity decreases as the heat treatment temperature of the preliminary thin film increases. Accordingly, it can be seen that the semiconductor thin film according to the modified example is graphitic carbon when the preliminary thin film is heat-treated and exhibits P-type characteristics.
이상, 본 발명을 바람직한 실시 예를 사용하여 상세히 설명하였으나, 본 발명의 범위는 특정 실시 예에 한정되는 것은 아니며, 첨부된 특허청구범위에 의하여 해석되어야 할 것이다. 또한, 이 기술분야에서 통상의 지식을 습득한 자라면, 본 발명의 범위에서 벗어나지 않으면서도 많은 수정과 변형이 가능함을 이해하여야 할 것이다.As described above, the present invention has been described in detail using preferred embodiments, but the scope of the present invention is not limited to specific embodiments, and should be interpreted by the appended claims. In addition, those skilled in the art should understand that many modifications and variations are possible without departing from the scope of the present invention.
100: 기판
110: 제1 예비 패턴
120: 제2 예비 패턴
210: 제1 반도체 패턴
220: 제2 반도체 패턴
310: 상부 전극
320: 하부 전극100: substrate
110: first preliminary pattern
120: second preliminary pattern
210: first semiconductor pattern
220: second semiconductor pattern
310: upper electrode
320: lower electrode
Claims (15)
상기 제1 예비 패턴 및 제2 예비 패턴을 열처리하여, 상기 제1 예비 패턴을 제1 도전형 특성을 나타내는 제1 반도체 패턴으로 변형시키고, 상기 제2 예비 패턴을 제2 도전형 특성을 나타내는 제2 반도체 패턴으로 변형시키는 단계; 및
상기 제1 반도체 패턴 및 제2 반도체 패턴을 연결하는 전극을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
Forming a first preliminary pattern and a second preliminary pattern spaced apart from each other on the substrate;
The first preliminary pattern and the second preliminary pattern are heat-treated to transform the first preliminary pattern into a first semiconductor pattern exhibiting first conductivity type characteristics, and the second preliminary pattern exhibits second conductivity type characteristics. Transforming into a semiconductor pattern; And
And forming an electrode connecting the first semiconductor pattern and the second semiconductor pattern.
상기 제2 반도체 패턴은, 상기 제2 예비 패턴과 비교하여 패턴 내의 탄소 비율이 상대적으로 더 높은 것을 포함하는 반도체 소자의 제조 방법.
According to claim 1,
The second semiconductor pattern, the method of manufacturing a semiconductor device comprising a relatively higher carbon ratio in the pattern compared to the second preliminary pattern.
상기 제2 반도체 패턴은, 상기 제2 예비 패턴과 비교하여 패턴 내의 탄소 결합 중 C=C sp2 결합의 비율이 더 높은 것을 포함하는 반도체 소자의 제조 방법.
According to claim 1,
The second semiconductor pattern, the method of manufacturing a semiconductor device comprising a higher ratio of C = C sp 2 bond among the carbon bonds in the pattern compared to the second preliminary pattern.
상기 제2 반도체 패턴은, 상기 제2 예비 패턴과 비교하여 패턴 내의 탄소 결합 중 C-H 결합의 비율 및 C-O 결합의 비율이 더 낮은 것을 포함하는 반도체 소자의 제조 방법.
According to claim 1,
The second semiconductor pattern, the method of manufacturing a semiconductor device comprising a lower ratio of the CH bond and the CO bond among the carbon bonds in the pattern compared to the second preliminary pattern.
상기 제2 반도체 패턴은, 상기 제2 예비 패턴과 비교하여 밀도가 크고, 두께는 작은 것을 포함하는 반도체 소자의 제조 방법.
According to claim 1,
The second semiconductor pattern is a method of manufacturing a semiconductor device comprising a larger density and a smaller thickness compared to the second preliminary pattern.
상기 제1 예비 패턴은, 알루미늄이 도핑된 아연 산화물과 환원된 그래핀 산화물이 결합된 물질(AZO-rGO), Mg2Si, 및 SrTiO3 중 어느 하나를 포함하고,
상기 제2 예비 패턴은, 메탈콘(metalcone)을 포함하는 반도체 소자의 제조 방법.
According to claim 1,
The first preliminary pattern includes any one of a material in which zinc oxide doped with aluminum and reduced graphene oxide are combined (AZO-rGO), Mg 2 Si, and SrTiO 3 ,
The second preliminary pattern is a method of manufacturing a semiconductor device including a metal cone (metalcone).
상기 제1 예비 패턴은 열처리되어 N 형 특성을 나타내고, 상기 제2 예비 패턴은 열처리되어 P 형 특성을 나타내는 것을 포함하는 반도체 소자의 제조 방법.
The method of claim 6,
The first preliminary pattern is heat-treated to exhibit N-type characteristics, and the second preliminary pattern is heat-treated to produce a semiconductor device.
상기 제1 및 제2 예비 패턴의 열처리 온도는 700℃ 초과 800℃ 미만인 것을 포함하는 반도체 소자의 제조 방법.
According to claim 1,
A method of manufacturing a semiconductor device, wherein the heat treatment temperature of the first and second preliminary patterns is greater than 700°C and less than 800°C.
상기 전극은 상부 전극 및 하부 전극을 포함하되,
상기 상부 전극은, 서로 이웃하는 상기 제1 반도체 패턴 및 상기 제2 반도체 패턴의 일 단을 연결하고,
상기 하부 전극은, 서로 이웃하는 상기 제1 반도체 패턴 및 상기 제2 반도체 패턴의 타 단을 연결하는 것을 포함하는 반도체 소자의 제조 방법.
According to claim 1,
The electrode includes an upper electrode and a lower electrode,
The upper electrode connects one end of the first semiconductor pattern and the second semiconductor pattern adjacent to each other,
The lower electrode is a method of manufacturing a semiconductor device comprising connecting the other ends of the first semiconductor pattern and the second semiconductor pattern adjacent to each other.
상기 제1 예비 패턴 및 제2 예비 패턴을 연결하는 전극을 형성하는 단계; 및
상기 제1 예비 패턴 및 제2 예비 패턴을 열처리하여, 각각 제1 반도체 패턴 및 제2 반도체 패턴으로 변형시키는 단계를 포함하되,
상기 제1 예비 패턴은 제1 도전형 특성을 나타내고, 상기 제2 예비 패턴은 열처리됨에 따라 제2 도전형 특성을 나타내는 것을 포함하는 반도체 소자의 제조 방법.
Forming a first preliminary pattern and a second preliminary pattern spaced apart from each other on the substrate;
Forming an electrode connecting the first preliminary pattern and the second preliminary pattern; And
And heat-treating the first preliminary pattern and the second preliminary pattern to transform the first preliminary pattern and the second preliminary semiconductor pattern, respectively.
The first preliminary pattern represents a first conductivity type characteristic, and the second preliminary pattern includes a second conductivity type characteristic as it is heat-treated.
상기 제1 예비 패턴 및 상기 전극 사이의 접촉 저항은, 상기 제1 반도체 패턴 및 상기 전극 사이의 접촉 저항보다 높은 것을 포함하는 반도체 소자의 제조 방법.
The method of claim 10,
A method of manufacturing a semiconductor device, wherein the contact resistance between the first preliminary pattern and the electrode is higher than the contact resistance between the first semiconductor pattern and the electrode.
상기 제1 예비 패턴은 TiSi2를 포함하고, 상기 제2 예비 패턴은 메탈콘을 포함하는 반도체 소자의 제조 방법.
The method of claim 10,
The first preliminary pattern includes TiSi 2 , and the second preliminary pattern includes a metal cone.
상기 제1 예비 패턴은 N 형 특성을 나타내고, 상기 제2 예비 패턴은 열처리되어 P 형 특성을 나타내는 것을 포함하는 반도체 소자의 제조 방법.
The method of claim 12,
The first preliminary pattern exhibits an N-type characteristic, and the second preliminary pattern is heat-treated to produce a P-type characteristic.
상기 기판 상에 서로 이격 되도록 배치되는 제1 반도체 패턴, 및 제2 반도체 패턴; 및
상기 제1 반도체 패턴, 및 제2 반도체 패턴을 연결하는 전극을 포함하되,
상기 제1 반도체 패턴은 제1 도전형 특성을 나타내며, 상기 제2 반도체 패턴은 메탈콘(metalcone)을 포함하고, 제2 도전형 특성을 나타내는 반도체 소자.
Board;
A first semiconductor pattern and a second semiconductor pattern disposed to be spaced apart from each other on the substrate; And
The first semiconductor pattern, and includes an electrode connecting the second semiconductor pattern,
The first semiconductor pattern exhibits a first conductivity type characteristic, the second semiconductor pattern includes a metal cone, and a semiconductor device exhibiting a second conductivity type characteristic.
상기 제1 반도체 패턴은 알루미늄이 도핑된 아연 산화물과 환원된 그래핀 산화물이 결합된 물질(AZO-rGO), Mg2Si, SrTiO3, TiSi2 중 어느 하나를 포함하는 반도체 소자.
The method of claim 14,
The first semiconductor pattern is a semiconductor device including any one of a material (AZO-rGO), Mg 2 Si, SrTiO 3 , and TiSi 2 in which aluminum-doped zinc oxide and reduced graphene oxide are combined.
Priority Applications (1)
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| KR1020180147934A KR102126352B1 (en) | 2018-11-27 | 2018-11-27 | Semi-conductor device and fabricating method of the same |
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