KR102102782B1 - 멀티 레이어 게이트를 갖는 반도체 장치, 이를 포함하는 전자 장치 및 그 반도체 장치의 제조 방법 - Google Patents
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Abstract
본 기술은 셀 트랜지스터의 게이트를 서로 다른 일함수를 갖는 3개의 물질층들이 적층된 구조로 형성함으로써 GIDL(Gate Induced Drain Leakage)을 감소시키면서 동시에 트랜지스터의 문턱전압(Vt)을 증가시킬 수 있다.
Description
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 GIDL(Gate Induced Drain Leakage)을 감소시키면서 동시에 트랜지스터의 문턱전압(Vt)을 증가시키기 위해 서로 다른 일함수를 갖는 3개의 물질층들이 적층된 게이트 구조를 포함하는 반도체 장치에 관한 것이다.
반도체 소자는 실리콘 웨이퍼 내 일정영역에 불순물을 주입하거나 새로운 물질을 증착하는 등의 과정을 통해 정해진 목적에 따라 동작하도록 설계된다. 반도체 소자는 정해진 목적을 수행하기 위해 트랜지스터, 캐패시터, 저항 등의 많은 소자들을 포함하고 있으며, 각각의 소자들은 도전층을 통해 연결되어 데이터 혹은 신호를 주고받는다.
반도체 소자의 제조 기술이 발전하면서 반도체 소자의 집적도를 향상시켜 하나의 웨이퍼에 보다 많은 칩을 형성하는 노력은 계속되어 왔다. 이에 따라, 집적도를 높이기 위해서 디자인 규칙상의 최소 선폭(minimum feature size)은 점점 작아지고 있다.
이처럼 집적도가 높아지면서 비트라인과 게이트 사이의 거리가 가까워져 이들 사이의 기생 캐패시턴스도 증가하는 문제가 발생하고 있다. 이러한 문제를 해결하기 위해 최근에는 게이트를 반도체 기판에 매립하는 매립 게이트 구조가 사용되고 있다.
본 발명의 실시예는 GIDL을 감소시키면서 동시에 트랜지스터의 문턱전압을 증가시킬 수 있는 반도체 장치를 제공한다.
본 발명의 실시예에 따른 반도체 장치는 게이트 절연막 및 상기 게이트 절연막 상에 위치하는 게이트를 포함하며, 상기 게이트는 상기 게이트 절연막 상에 위치하며 제 1 일함수를 갖는 문턱전압 증가층, 상기 게이트 절연막 상에 위치하며 상기 제 1 일함수보다 작은 제 2 일함수를 갖는 저항 감소층 및 상기 게이트 절연막 상에 위치하며 상기 제 2 일함수보다 작은 제 3 일함수를 갖는 누설 방지층을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 게이트 절연막 및 상기 게이트 절연막 상에 위치하는 게이트를 포함하며, 상기 게이트는 상기 게이트 절연막 상에 위치하는 P+ 폴리실리콘층, 상기 P+ 폴리실리콘층의 상부 및 상기 게이트 절연막 상에 위치하는 코발트 실리사이드층 및 상기 코발트 실리사이드층의 상부 및 상기 게이트 절연막 상에 위치하는 N+ 폴리실리콘층을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치의 제조 방법은 액티브 영역을 정의하는 소자분리막을 형성하는 단계, 상기 액티브 영역을 식각하여 트렌치를 형성하는 단계, 상기 트렌치에 매립되도록 제 1 도전층을 형성하는 단계, 상기 제 1 도전층의 상부를 실리사이드층으로 변화시켜 제 2 도전층을 형성하는 단계, 상기 제 2 도전층 상부에 제 3 도전층을 형성하는 단계 및 상기 트렌치가 매립되도록 상기 제 3 도전층 상부에 실링막을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 전자 장치는 데이터 입출력 제어신호에 따라 데이터를 저장하고 저장된 데이터를 독출하는 메모리 장치 및 상기 데이터 입출력 제어신호를 생성하여 상기 메모리 장치의 데이터 입출력 동작을 제어하는 메모리 컨트롤러를 포함하며, 상기 메모리 장치는 게이트 절연막 및 상기 게이트 절연막 상에 위치하는 게이트를 포함하며, 상기 게이트는 상기 게이트 절연막 상에 위치하며 제 1 일함수를 갖는 문턱전압 증가층, 상기 게이트 절연막 상에 위치하며 상기 제 1 일함수보다 작은 제 2 일함수를 갖는 저항 감소층 및 상기 게이트 절연막 상에 위치하며 상기 제 2 일함수보다 작은 제 3 일함수를 갖는 누설 방지층을 포함할 수 있다.
본 기술은 GIDL을 감소시키면서 동시에 트랜지스터의 문턱전압을 증가시킬 수 있다.
도 1은 본 발명의 일실시예에 따른 반도체 장치의 게이트 구조를 나타내는 단면도.
도 2a 내지 도 2f는 상술한 도 1의 구조를 형성하기 위한 공정 순서들을 보여주는 공정 단면도들.
도 3은 본 발명이 적용되는 반도체 장치에서의 액티브 영역들의 형태들을 보여주는 도면.
도 4는 본 발명의 다른 실시예에 따른 반도체 장치의 구조를 나타내는 단면도.
도 5는 본 발명의 실시예에 따른 메모리 장치의 구성을 간략하게 나타낸 블록도.
도 6은 본 발명의 일 실시예에 따른 메모리 장치를 갖는 전자 장치의 구성을 간략하게 나타낸 블록도.
도 7은 도 6의 메모리 장치(630)에 대한 실시예를 보여주는 도면들.
도 8은 본 발명의 다른 실시예에 따른 메모리 시스템의 구성을 간략하게 나타낸 블록도.
도 9는 본 발명의 다른 실시예에 따른 전자 장치의 구조를 간략하게 나타낸 블록도.
도 10은 본 발명의 다른 실시예에 따른 전자 장치의 구조를 간략하게 나타낸 블록도.
도 2a 내지 도 2f는 상술한 도 1의 구조를 형성하기 위한 공정 순서들을 보여주는 공정 단면도들.
도 3은 본 발명이 적용되는 반도체 장치에서의 액티브 영역들의 형태들을 보여주는 도면.
도 4는 본 발명의 다른 실시예에 따른 반도체 장치의 구조를 나타내는 단면도.
도 5는 본 발명의 실시예에 따른 메모리 장치의 구성을 간략하게 나타낸 블록도.
도 6은 본 발명의 일 실시예에 따른 메모리 장치를 갖는 전자 장치의 구성을 간략하게 나타낸 블록도.
도 7은 도 6의 메모리 장치(630)에 대한 실시예를 보여주는 도면들.
도 8은 본 발명의 다른 실시예에 따른 메모리 시스템의 구성을 간략하게 나타낸 블록도.
도 9는 본 발명의 다른 실시예에 따른 전자 장치의 구조를 간략하게 나타낸 블록도.
도 10은 본 발명의 다른 실시예에 따른 전자 장치의 구조를 간략하게 나타낸 블록도.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명한다.
도 1은 본 발명의 일실시예에 따른 반도체 장치의 게이트 구조를 나타내는 단면도로, 셀 영역에서 액티브 영역의 장축 방향으로 절단한 단면의 모습을 보여준다.
도 1을 참조하면, 반도체 기판(100)에는 소자분리막(120)에 의해 정의되는 액티브 영역(110)이 형성되며, 게이트(150)가 형성되는 액티브 영역(110) 및 소자분리막(120)에는 일정 깊이의 트렌치(130)가 형성된다. 트렌치(130)의 내면에는 게이트 절연막(140)이 형성되고, 게이트 절연막(140) 상에는 트렌치(130) 내에 매립되도록 게이트(150)가 형성된다.
특히, 본 실시예의 게이트(150)는 GIDL(Gate Induced Drain Leakage)을 감소시키면서 동시에 트랜지스터의 문턱전압(Vt)을 증가시키기 위해, 서로 다른 일함수를 갖는 3개의 물질층들이 적층된 구조를 포함한다. 예컨대, 게이트(150)는 최하단에 형성되며 채널 영역과 일함수 차이가 큰 물질로 이루어져 트랜지스터의 문턱전압(Vt)을 증가시키는 문턱전압 증가층(152), 문턱전압 증가층(152)의 상부에 위치하며 게이트의 저항을 확보하기 위한 저항 감소층(154), 및 접합영역(160)과 중첩되도록 저항 감소층(154)의 상부에 위치하며 접합영역(160)과의 일함수 차이가 적은 물질로 이루어져 GIDL을 개선하는 누설 방지층(156)을 포함한다. 이때, 문턱전압 증가층(152)은 저항 감소층(154) 보다 일함수가 큰 물질 예컨대 P+ 폴리실리콘층을 포함하며, 저항 감소층(154)은 금속실리사이드 바람직하게는 코발트실리사이트(cobalt silicide)(CoSi2)층을 포함한다. 그리고, 누설 방지층(156)은 저항 감소층(154) 보다 일함수가 작은 물질 예컨대 N+ 폴리실리콘층을 포함한다. 또는 문턱전압 증가층(152)은 저항 감소층(154) 보다 일함수가 큰 금속층으로 형성될 수도 있으며, 누설 방지층(156)은 저항 감소층(154) 보다 일함수가 작은 금속층으로 형성될 수도 있다.
게이트(150)는 문턱전압 증가층(152), 저항 감소층(154) 및 누설 방지층(156)이 적층되되 이들이 모두 게이트 절연막(140)과 접하도록 형성된다. 특히, 누설 방지층(156)은 접합영역(스토리지노드 접합영역)(160)과 일부 영역이 중첩되도록 위치하는 반면에, 문턱전압 증가층(152)과 저항 감소층(154)은 접합영역(160) 보다 하부에 위치하여 접합영역(160)과 중첩되지 않도록 위치한다. 문턱전압 증가층(152), 저항 감소층(154) 및 누설 방지층(156)에는 동일한 게이트 전압이 인가될 수 있다.
게이트(150)가 형성되는 영역은 액티브 영역(110)이 소자분리막(120) 보다 돌출되는 핀(Fin) 구조로 형성됨으로써 문턱전압 증가층(152)은 트렌치(130)에 의해 노출된 액티브 영역의 3면(트렌치이 바닥면 및 양측면)을 감싸는 구조로 형성될 수 있다.
게이트(150)의 상부에는 게이트(150)를 절연시키기 위해 트렌치(130)를 실링(sealing)하는 실링막(170)이 형성된다.
도 2a 내지 도 2f는 상술한 도 1의 구조를 형성하기 위한 공정 순서들을 보여주는 공정 단면도들이다.
먼저 도 2a를 참조하면, P 웰(Well)이 형성된 반도체 기판(200) 상부에 패드 산화막(미도시) 및 패드 질화막(미도시)을 형성하고, 패드 질화막 상부에 액티브 영역(210)을 정의하는 하드마스크 패턴(미도시)을 형성한다. 하드마스크 패턴은 SPT(Spacer Pattern Technology) 공정을 통해 라인 타입의 패턴으로 형성된 후 컷(cut) 마스크에 의해 일정 길이(액티브 영역의 길이) 단위로 식각되어 분리됨으로써 액티브 영역을 정의할 수 있다. 이때, 액티브 영역(210)은 후속 공정에서 형성될 비트라인 및 게이트(워드라인)와 비스듬히 교차되도록 정의될 수 있다. 또한, 액티브 영역(210)은 도 3a와 같이 액티브 영역(210)들 사이를 지나는 패싱 게이트가 존재하도록 지그재그 형태로 배치되도록 정의될 수 있다. 또는 액티브 영역(210)은 도 3b와 같이 패싱 게이트가 존재하지 않도록 게이트의 진행방향을 따라 나란하게 배치되도록 정의될 수 있다.
다음에, 하드마스크 패턴을 식각 마스크로 패드 질화막, 패드 산화막 및 반도체 기판(200)을 순차적으로 식각하여 액티브 영역(210)을 정의하는 소자분리용 트렌치(미도시)를 형성한다. 이때, 식각 공정은 건식식각공정을 사용할 수 있다.
다음에, 소자분리용 트렌치의 측벽에 측벽 절연막(미도시)을 형성한다. 이러한 측벽 절연막은 산화막(wall oxide)을 포함하며, 산화막 물질을 트렌치의 측벽에 증착하거나 건식 또는 습식 산화 공정을 통해 트렌치의 측벽에 형성될 수 있다.
다음에, 소자분리용 트렌치가 매립되도록 소자분리용 절연막을 형성한 후 패드 질화막이 노출될 때까지 소자분리용 절연막을 식각하여 평탄화함으로써 액티브 영역(210)을 정의하는 소자분리막(220)을 형성한다. 이때, 소자분리막(220)은 갭필(gap-fill) 특성이 우수한 SOD(Spin On Dielectric) 물질 또는 HDP(High Density Plasma) 산화막을 포함한다.
이어서, 패드 산화막과 패드 질화막을 제거한 후 액티브 영역(210)에 N형 불순물을 주입하여 접합영역(230)을 형성한다.
다음에 도 2b를 참조하면, 액티브 영역(210) 및 소자분리막(220) 상부에 패드 절연막을 형성하고, 패드 절연막 상부에 게이트 영역을 정의하는 감광막 패턴(미도시)을 형성한다. 이어서, 감광막 패턴을 식각마스크로 패드 절연막을 식각하여 패드 절연막 패턴(240)을 형성하고, 패드 절연막 패턴(240)을 식각 마스크로 액티브 영역(210) 및 소자분리막(220)을 식각하여 매립형 게이트(Buried Gate, 워드라인)를 형성하기 위한 트렌치(250)를 형성한다.
통상적으로 게이트는 라인형태(Line type)로 형성되므로, 액티브 영역(210)과 소자분리막(220)이 동시에 식각되어 라인형태의 트렌치(250)가 형성된다. 이때, 식각선택비를 이용하여 소자분리막(220)이 액티브 영역(210) 보다 더 깊게 식각되도록 함으로써 게이트 영역에서 액티브 영역(210)이 소자분리막(220) 보다 돌출되는 핀(Fin) 구조를 갖도록 할 수 있다. 이때, 액티브 영역(210)이 도 3b와 같이 정의되는 경우에는 스토리지노드 접합영역(230) 사이의 소자분리막(220) 즉 장축 방향으로 인접한 액티브 영역(210)들 사이의 소자분리막(220)에는 게이트용 트렌치(250)가 형성되지 않는다.
이어서, 트렌치(250)에 의해 노출된 액티브 영역(210)의 바닥면 및 측벽에 게이트 절연막(260)을 형성한다. 게이트 절연막(260)은 산화막을 포함하며, 증착 또는 열산화 공정을 통해 형성될 수 있다.
다음에 도 2c를 참조하면, 트렌치(250)가 매립되도록 게이트용 도전층(미도시)을 형성한다. 이때, 게이트용 도전층은 P+ 불순물이 도프된 폴리실리콘층을 포함한다.
이어서, 게이트용 도전층을 에치백하여 트렌치(250)의 하부에만 도전물이 남도록함으로써 제 1 게이트(262)를 형성한다.
다음에 도 2d를 참조하면, 제 1 게이트(262) 상에 금속층(270)이 증착되도록 도 4의 구조물 상부에 금속층(270)을 증착한다. 이때, 금속층(270)은 바람직하게는 코발트(Co)를 포함하나, 코발트 이외에도 실리콘과 반응하는 다른 희토류 금속(텅스텐, 티타늄 등)을 포함할 수 있다.
다음에, 금속층(270)에 대해 1차 열처리 공정을 수행한다. 이러한 1차 열처리 공정은 질소(N2) 가스 분위기하에서의 급속 열처리(RTA; Rapid Thermal Annealing) 공정을 포함한다. 이러한 열처리 공정에 의해 금속(코발트)(270)과 폴리실리콘층(262)이 반응하여 폴리실리콘층(262)의 일부분이 금속실리사이드층 즉, 코발트실리사이드층(CoSi2)으로 변화됨으로써 제 2 게이트(264)가 형성된다.
다음에 도 2e를 참조하면, 예컨대 습식식각법을 이용하여 미반응된 금속층(270)을 제거한 후 2차 열처리 공정을 수행한다. 2차 열처리 공정은 질소(N2) 가스 분위기하에서의 급속 열처리(RTA; Rapid Thermal Annealing) 공정을 포함한다.
다음에 도 2f를 참조하면, 트렌치(250)가 매립되도록 제 2 게이트(264) 상부에 게이트용 도전층(미도시)을 형성한다. 이때, 제 2 게이트(264) 상부에 형성되는 게이트 도전층은 N+ 불순물이 도프된 폴리실리콘층을 포함한다.
이어서, 게이트용 도전층을 에치백하여 제 2 게이트(264) 상부에 제 3 게이트(266)를 형성함으로써 3단 구조의 게이트(260)가 형성된다.
다음에, 게이트(260)를 절연시키기 위해 트렌치(250)가 매립되도록 게이트(260) 상부에 실링막(280)을 형성하고 이를 평탄화한다.
이후의 공정들 예컨대 비트라인 콘택, 비트라인 및 스토리지노드 콘택을 형성하는 공정들은 종래의 방법과 동일하게 수행할 수 있으므로 이에 대한 설명은 생략한다.
도 4는 본 발명의 다른 실시예에 따른 반도체 장치의 구조를 나타내는 단면도로, 상술한 게이트의 구조를 수직형 트랜지스터에 적용한 경우를 보여준다.
도 4를 참조하면, 반도체 기판(300)이 식각되어 반도체 기판(300)으로부터 수직하게 돌출되는 액티브 필라들(pillars)(310)이 일정 간격으로 배열되며, 인접한 액티브 필라들(310) 사이에 게이트(320)들이 위치한다. 이때, 게이트(320)는 GIDL을 감소시키면서 동시에 트랜지스터의 문턱전압(Vt)을 증가시키기 위해 서로 다른 일함수를 갖는 3개의 물질층들이 적층된 3단 구조를 포함한다. 예컨대, 게이트(320)는 도 1에서의 게이트(150)와 같이, 최하단에는 트랜지스터의 문턱전압(Vt)을 증가시키기 위한 문턱전압 증가층(322)이 형성되고, 문턱전압 증가층(322)의 상부에는 게이트의 저항을 확보하기 위한 저항 감소층(324)이 형성되며, 저항 감소층(324)의 상부에는 스토리지노드 접합영역(330)과 중첩되며 접합영역(330)과의 일함수 차이가 적은 물질로 이루어져 GIDL을 개선시키기 위한 누설 방지층(156)이 형성된다. 이때, 문턱전압 증가층(322), 저항 감소층(324) 및 누설 방지층(156)은 모두 액티브 필라(310)의 측벽에 형성된 게이트 절연막(312)과 접하도록 형성된다. 문턱전압 증가층(322)은 저항 감소층(324) 보다 일함수가 큰 물질 예컨대 P+ 폴리실리콘층을 포함하며, 저항 감소층(324)은 금속 실리사이드층 바람직하게는 코발트실리사이트(CoSi2)층을 포함한다. 그리고, 누설 방지층(326)은 저항 감소층(324) 보다 일함수가 작은 물질 예컨대 N+ 폴리실리콘층을 포함한다.
게이트(320)들은 워드라인(340)의 진행방향과 같은 방향으로 배열되며, 각 게이트(320)의 상부에는 게이트(320)들과 워드라인(340)을 연결시켜주는 게이트 콘택(350)이 형성된다.
액티브 필라들(310)의 채널영역 하부에는 워드라인(340)의 진행방향과 수직한 방향을 따라 라인 타입으로 진행하는 매립 비트라인(360)이 형성된다. 매립 비트라인들(360) 사이에는 에어갭(370)이 형성되어 인접한 비트라인들(22) 사이의 커플링(coupling) 캐패시턴스를 감소시킨다.
도 5는 본 발명의 실시예에 따른 메모리 장치의 구성을 간략하게 나타낸 블록도이다.
메모리 장치(500)는 메모리 셀 어레이(510), 로우 디코더(row decoder; 520), 제어 회로(530), 센스 앰프(sense amplifier; 540), 컬럼 디코더(column decodr; 550) 및 데이터 입출력 회로(560)를 구비한다.
메모리 셀 어레이(510)는 다수의 워드 라인들(WL1 ∼ WLn; n은 자연수), 다수의 비트 라인들(BL1 ∼ BLn) 및 매트릭스 형태로 워드라인들(WL1 ∼ WLn)과 비트라인들(BL1 ∼ BLn) 사이에 연결되어 데이터를 저장하는 다수의 메모리 셀들(미도시)을 포함한다. 각 메모리 셀은 워드라인(WL1 ∼ WLn)에 인가되는 전압에 따라 턴온 또는 턴오프되는 스위칭 소자인 트랜지스터를 포함하며, 각 트랜지스터는 게이트(미도시) 및 소오스/드레인 영역(접합영역)(미도시)을 포함한다. 이때, 게이트는 도 1에서와 같이 매립 게이트 형태 또는 도 4에서와 같이 수직 게이트 형태로 형성될 수 있다. 특히, 본 실시예에서의 게이트는 도 1 또는 도 4에 도시된 바와 같이 GIDL을 감소시키면서 동시에 트랜지스터의 문턱전압(Vt)을 증가시키기 위해 서로 다른 일함수를 갖는 3개의 물질층들이 적층된 구조를 포함한다. 예컨대, 게이트는 최하단에 형성되며 채널 영역과 일함수 차이가 큰 물질로 이루어져 트랜지스터의 문턱전압(Vt)을 증가시키는 문턱전압 증가층, 문턱전압 증가층의 상부에 위치하며 게이트의 저항을 확보하기 위한 저항 감소층 및 접합영역과 중첩되도록 저항 감소층의 상부에 위치하며 접합영역과의 일함수 차이가 적은 물질로 이루어져 GIDL을 개선하는 누설 방지층을 포함한다. 이때, 문턱전압 증가층은 P+ 폴리실리콘층을 포함하며, 저항 감소층은 금속실리사이드 바람직하게는 코발트실리사이트(cobalt silicide)(CoSi2)층을 포함한다. 그리고, 누설 방지층은 N+ 폴리실리콘층을 포함한다.
로우 디코더(520)는 데이터가 리드 또는 라이트 될 메모리 셀을 선택하기 위한 워드라인 선택신호(로우 어드레스)를 발생시켜 워드 라인(WL1 ∼ WLn)에 인가함으로써 다수의 워드 라인들(WL1 ∼ WLn) 중에서 어느 하나의 워드 라인을 선택한다.
제어 회로(530)는 외부로부터 입력되는 제어 신호(미도시)에 따라 센스 앰프(540)의 동작을 제어한다.
센스 앰프(540)는 메모리 셀의 데이터를 감지 증폭하고 또한 메모리 셀로 데이터를 저장한다. 이때, 센스 앰프(540)는 다수의 비트 라인들(BL1 ∼ BLn) 각각에 대응하는 데이터를 감지 증폭하기 위한 다수의 센스 앰프들(미도시)을 포함하며, 다수의 센스 앰프들 각각은 제어 회로(530)로부터 출력되는 제어 신호에 응답하여 다수의 비트라인들(BL1 ∼ BLn) 각각의 데이터를 감지 증폭한다.
컬럼 디코더(550)는 로우 디코더(520)에 의해 선택된 셀들과 연결된 센스앰프들을 동작시키기 위한 컬럼 선택 신호들을 발생시켜 센스앰프(540)에 출력한다.
데이터 입출력 회로(560)는 컬럼 디코더(550)로부터 출력된 다수의 컬럼 선택 신호들에 따라 외부로부터 입력되는 라이트 데이터를 센스 앰프(540)로 전송하고, 컬럼 디코더(550)로부터 출력된 다수의 컬럼 선택 신호들에 따라 센스 앰프(540)에 의해 감지 증폭된 리드 데이터를 외부로 출력한다.
상술한 메모리 장치(500)의 구성요소들 중 로우 디코더(520), 제어 회로(530), 센스 앰프(540) 및 컬럼 디코더(550)는 종래의 메모리 장치에서 사용되는 해당 구성요소들과 실질적으로 동일하게 구성될 수 있다.
이처럼 메모리 장치(550)의 셀 트랜지스터에 상술한 3단 구조의 게이트를 사용함으로써 누설전류를 감소시켜 메모리 장치의 동작전류를 줄일 수 있게 된다. 또한, 셀 트랜지스터의 문턱전압을 증가시켜줌으로써 셀 트랜지스터의 온/오프 특성을 향상시킴으로써 메모리 장치(550)의 동작 특성을 향상시킬 수 있다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치를 갖는 전자 장치의 구성을 간략하게 나타낸 블록도이다.
도 6의 전자 장치(600)는 메모리 컨트롤러(610), 메모리 인터페이스(PHY)(620) 및 메모리 장치(630)를 포함한다.
메모리 컨트롤러(610)는 메모리 장치(630)의 동작을 제어하기 위한 데이터 입출력 제어신호(명령신호(CMD), 어드레스신호(ADD))를 생성하여 메모리 인터페이스(620)를 통해 메모리 장치(630)에 인가함으로써, 메모리 장치(630)의 데이터 입출력(READ/WRITE) 동작을 제어한다. 이러한 메모리 컨트롤러(610)는 통상의 데이터 프로세싱 시스템에서 메모리 장치들에 대한 데이터 입출력을 제어하기 위한 제어장치를 포함한다. 메모리 컨트롤러(610)는 중앙처리장치(CPU), 애플리케이션 프로세서(AP), 그래픽처리장치(GPU) 등 전자 장치의 프로세서에 포함(내장)되거나 SoC(System On Chip) 형태로 이들 프로세서들과 함께 하나의 칩으로 구현될 수 있다. 또한 도 6에서는 메모리 컨트롤러(610)를 하나의 블록으로 도시하였으나, 메모리 컨트롤러(610)는 휘발성 메모리용 컨트롤러와 비휘발성 메모리용 컨트롤러를 모두 포함할 수 있다.
이러한 메모리 컨트롤러(610)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF), 그래픽 카드(Graphic Card) 등의 메모리를 제어하는 종래의 컨트롤러를 포함할 수 있다.
메모리 인터페이스(620)는 메모리 컨트롤러(610)와 메모리 장치(30) 사이의 물리적 연결(physical layer interface)을 제공하며, 클럭신호(CLK)에 따라 메모리 컨트롤러(610)와 메모리 장치(30) 간에 송수신되는 데이터의 타이밍을 처리한다.
메모리 장치(630)는 데이터를 저장하기 위한 다수의 메모리 셀들을 포함하며, 메모리 인터페이스(620)를 통해 인가되는 메모리 컨트롤러(610)로부터의 제어신호(CMD, ADD)에 따라 데이터(DATA)를 저장하거나 저장된 데이터를 판독하여 메모리 인터페이스(620)에 출력한다. 이때, 메모리 장치(630)는 상술한 도 5의 메모리 장치(500)를 포함할 수 있다. 즉, 메모리 장치(610)의 각 메모리 셀에 포함된 게이트는 도 1 또는 도 4에 도시된 바와 같이 GIDL을 감소시키면서 동시에 트랜지스터의 문턱전압(Vt)을 증가시키기 위해 서로 다른 일함수를 갖는 3개의 물질층들이 적층된 구조를 포함한다. 예컨대, 게이트는 최하단에 형성되며 채널 영역과 일함수 차이가 큰 물질로 이루어져 트랜지스터의 문턱전압(Vt)을 증가시키는 문턱전압 증가층, 문턱전압 증가층의 상부에 위치하며 게이트의 저항을 확보하기 위한 저항 감소층 및 접합영역과 중첩되도록 저항 감소층의 상부에 위치하며 접합영역과의 일함수 차이가 적은 물질로 이루어져 GIDL을 개선하는 누설 방지층을 포함한다. 이때, 문턱전압 증가층은 P+ 폴리실리콘층을 포함하며, 저항 감소층은 금속실리사이드 바람직하게는 코발트실리사이트(cobalt silicide)(CoSi2)층을 포함한다. 그리고, 누설 방지층은 N+ 폴리실리콘층을 포함한다.
이러한 메모리 장치(630)는 휘발성 메모리 및 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등을 포함할 수 있으며, 비휘발성 메모리는 Nor Flash Memory, NAND Flash Memory, 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 포함할 수 있다. 또한, 메모리 장치(630)는 도 6에서는 하나의 블록으로만 표시되었으나 복수개의 메모리 칩들을 포함할 수 있다. 메모리 장치(630)가 복수개의 메모리 칩들로 이루어지는 경우, 복수개의 메모리 칩들은 기판(보드)에 평면적으로 탑재된 형태 또는 스택(stack) 형태로 형성될 수 있다.
전자 장치(600)에서 메모리 장치(630)의 셀 트랜지스터에 상술한 3단 구조의 게이트를 사용함으로써 메모리 장치의 동작전류를 줄여줄 수 있으며 메모리 장치의 동작특성을 향상시켜줄 수 있어 결과적으로 전자 장치의 동작 특성을 향상시킬 수 있게 된다.
도 7은 도 6의 메모리 장치(630)에 대한 실시예를 보여주는 도면들이다.
도 7a는 복수개의 메모리 칩(720)들이 컴퓨터의 메모리 슬롯에 꽂을 수 있도록 구성된 모듈 기판(710)에 탑재된 형태를 보여주는 도면이다.
반도체 모듈(700)은 모듈 기판(710) 상에 탑재된 복수개의 메모리 칩들(720), 메모리 칩들(720)의 동작을 제어하기 위한 신호들(ADD, CMD 및 CLK)이 전달되는 커맨드 링크(730) 및 메모리 칩들(720)에 입출력되는 데이터(DATA)가 전달되는 데이터 링크(740)를 포함한다.
이때, 각 메모리 칩(720)은 상술한 도 5의 메모리 장치(500)를 포함할 수 있다. 즉, 메모리 칩(720)의 각 메모리 셀에 포함된 게이트는 도 1 또는 도 4에 도시된 바와 같이 GIDL을 감소시키면서 동시에 트랜지스터의 문턱전압(Vt)을 증가시키기 위해 서로 다른 일함수를 갖는 3개의 물질층들이 적층된 구조를 포함한다. 예컨대, 게이트는 최하단에 형성되며 채널 영역과 일함수 차이가 큰 물질로 이루어져 트랜지스터의 문턱전압(Vt)을 증가시키는 문턱전압 증가층, 문턱전압 증가층의 상부에 위치하며 게이트의 저항을 확보하기 위한 저항 감소층 및 접합영역과 중첩되도록 저항 감소층의 상부에 위치하며 접합영역과의 일함수 차이가 적은 물질로 이루어져 GIDL을 개선하는 누설 방지층을 포함한다. 이때, 문턱전압 증가층은 P+ 폴리실리콘층을 포함하며, 저항 감소층은 금속실리사이드 바람직하게는 코발트실리사이트(cobalt silicide)(CoSi2)층을 포함한다. 그리고, 누설 방지층은 N+ 폴리실리콘층을 포함한다.
도 7a에서는 모듈 기판(710)의 전면에만 메모리 칩(720)들이 탑재되어 있는 모습만이 도시되었으나 모듈 기판(710)의 후면에도 메모리 칩(720)들이 탑재될 수 있다. 이때, 모듈 기판(710)에 탑재되는 메모리 칩들(720)의 수는 도 7에 예시된 것에 한정되지 않는다. 또한, 모듈 기판(710)의 재료 및 구조도 특별히 제한되지 않는다.
도 7b는 도 6의 메모리 장치에 대한 다른 구현예를 보여주는 도면이다.
메모리 장치(750)는 복수개의 반도체 레이어(반도체 칩)(752)들이 스택(Stack) 구조로 적층되어 패키징된 형태로 이루어질 수 있으며, 적어도 하나의 메모리 장치(750)들이 보드(기판)에 탑재되어 메모리 컨트롤러(610)의 제어에 따라 동작할 수 있다. 이때, 메모리 장치(750)는 동일한 반도체 레이어(칩)들이 관통 실리콘 비아(TSV)를 통해 연결되는 구조 또는 서로 다른 이종의 반도체 레이어(칩)들이 TSV를 통해 연결되는 구조를 포함할 수 있다. 도 7b에서는 반도체 레이어들 사이의 신호의 전달이 TSV를 통하여 수행되는 구조에 대하여 설명하고 있으나, 이에 한정되지 않고 와이어 본딩, 인터포즈 또는 배선이 형성된 테이프를 통해 적층되는 구조에도 적용될 수 있다.
이때, 반도체 레이어(752)는 상술한 도 5의 메모리 장치(500)를 포함할 수 있다. 즉, 반도체 레이어(752)의 각 메모리 셀에 포함된 게이트는 도 1 또는 도 4에 도시된 바와 같이 GIDL을 감소시키면서 동시에 트랜지스터의 문턱전압(Vt)을 증가시키기 위해 서로 다른 일함수를 갖는 3개의 물질층들이 적층된 구조를 포함한다. 예컨대, 게이트는 최하단에 형성되며 채널 영역과 일함수 차이가 큰 물질로 이루어져 트랜지스터의 문턱전압(Vt)을 증가시키는 문턱전압 증가층, 문턱전압 증가층의 상부에 위치하며 게이트의 저항을 확보하기 위한 저항 감소층 및 접합영역과 중첩되도록 저항 감소층의 상부에 위치하며 접합영역과의 일함수 차이가 적은 물질로 이루어져 GIDL을 개선하는 누설 방지층을 포함한다. 이때, 문턱전압 증가층은 P+ 폴리실리콘층을 포함하며, 저항 감소층은 금속실리사이드 바람직하게는 코발트실리사이트(cobalt silicide)(CoSi2)층을 포함한다. 그리고, 누설 방지층은 N+ 폴리실리콘층을 포함한다.
도 8은 본 발명의 다른 실시예에 따른 전자 장치의 구성을 간략하게 나타낸 블록도이다.
도 8의 전자 장치(800)는 데이터 저장부(810), 메모리 컨트롤러(820), 버퍼(캐시) 메모리(830) 및 입출력(I/O) 인터페이스(840)를 포함한다.
데이터 저장부(810)는 메모리 컨트롤러(820)로부터의 제어신호에 따라 메모리 컨트롤러(820)로부터 인가되는 데이터(DATA)를 저장하고 저장된 데이터를 판독하여 메모리 컨트롤러(820)에 출력한다. 이러한 데이터 저장부(810)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함하며, Nor Flash Memory, NAND Flash Memory, 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 포함할 수 있다.
메모리 컨트롤러(820)는 입출력 인터페이스부(840)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터 저장부(810) 및 버퍼 메모리(830)에 대한 데이터 입출력을 제어한다. 이러한 메모리 컨트롤러(820)는 도 6의 메모리 컨트롤러(620)를 포함한다. 도 8에서는 메모리 컨트롤러(820)가 하나의 블록으로 표시되었으나, 메모리 컨트롤러(820)는 비휘발성 메모리(810)를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼 메모리(830)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼 메모리(830)는 메모리 컨트롤러(820)에서 처리할 데이터 즉 데이터 저장부(810)에 입출력되는 데이터를 임시적으로 저장한다. 버퍼 메모리(830)는 메모리 컨트롤러(820)로부터의 제어신호에 따라 메모리 컨트롤러(820)로부터 인가되는 데이터(DATA)를 저장하고 저장된 데이터를 판독하여 메모리 컨트롤러(820)에 출력한다. 이러한 버퍼 메모리(830)는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함한다.
입출력(I/O) 인터페이스(840)는 메모리 컨트롤러(820)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리 컨트롤러(820)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력(I/O) 인터페이스(840)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
이러한 전자 장치(800)에서 데이터 저장부(810) 또는 버퍼 메모리(830)의 메모리 셀은, 도 1 또는 도 4에 도시된 바와 같이, GIDL을 감소시키면서 동시에 트랜지스터의 문턱전압(Vt)을 증가시키기 위해 서로 다른 일함수를 갖는 3개의 물질층들이 적층된 구조의 게이트를 포함한다. 예컨대, 게이트는 최하단에 형성되며 채널 영역과 일함수 차이가 큰 물질로 이루어져 트랜지스터의 문턱전압(Vt)을 증가시키는 문턱전압 증가층, 문턱전압 증가층의 상부에 위치하며 게이트의 저항을 확보하기 위한 저항 감소층 및 접합영역과 중첩되도록 저항 감소층의 상부에 위치하며 접합영역과의 일함수 차이가 적은 물질로 이루어져 GIDL을 개선하는 누설 방지층을 포함한다. 이때, 문턱전압 증가층은 P+ 폴리실리콘층을 포함하며, 저항 감소층은 금속실리사이드 바람직하게는 코발트실리사이트(cobalt silicide)(CoSi2)층을 포함한다. 그리고, 누설 방지층은 N+ 폴리실리콘층을 포함한다.
도 8의 전자 장치(800)는 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 이러한 전자 장치(800)는 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
전자 장치(800)에서 버퍼 메모리(830)의 셀 트랜지스터에 상술한 3단 구조의 게이트를 사용함으로써 메모리의 동작전류를 줄여줄 수 있으며 메모리의 동작특성을 향상시켜줄 수 있어 결과적으로 전자 장치의 동작 특성을 향상시킬 수 있게 된다.
도 9는 본 발명의 다른 실시예에 따른 전자 장치의 구조를 간략하게 나타낸 블록도이다.
도 9의 전자 장치(900)는 애플리케이션 프로세서(910), 메모리 장치(920), 데이터 통신부(930) 및 사용자 인터페이스(940)를 포함할 수 있다.
애플리케이션 프로세서(910)는 전자 장치(900)의 동작을 전체적으로 제어하는 장치로서, 사용자 인터페이스(940)를 통해 입력된 명령에 따라 데이터를 처리하고 그 결과를 출력하는 일련의 과정을 제어 및 조정한다. 애플리케이션 프로세서(910)는 멀티-코어 프로세서(multi-core processor)로 구현되어 멀티태스킹(Multi-tasking)을 수행할 수 있다. 특히, 애플리케이션 프로세서(910)는 메모리 장치(920)의 데이터 입출력 동작을 제어하는 메모리 컨트롤러(912)를 SoC 형태로 포함할 수 있다. 이때, 메모리 컨트롤러(912)는 휘발성 메모리(예컨대, DRAM)를 제어하기 위한 컨트롤러와 비휘발성 메모리(예컨대, FLASH)를 제어하기 위한 컨트롤러를 모두 포함할 수 있다. 이러한 메모리 컨트롤러(912)는 도 6의 메모리 컨트롤러(610)를 포함할 수 있다.
메모리 장치(920)는 메모리 컨트롤러(912)로부터의 제어신호에 따라 전자 장치(900)의 동작에 필요한 데이터를 저장하거나 저장된 데이터를 판독하여 메모리 컨트롤러(912)에 제공한다. 이러한 메모리 장치(920)는 휘발성 메모리 및 비휘발성 메모리를 포함할 수 있다. 특히, 메모리 장치(920)는 데이터를 저장하기 위한 다수의 메모리 셀들을 포함하며, 각 메모리 셀에 포함된 게이트는 도 1 또는 도 4에 도시된 바와 같이 GIDL을 감소시키면서 동시에 트랜지스터의 문턱전압(Vt)을 증가시키기 위해 서로 다른 일함수를 갖는 3개의 물질층들이 적층된 구조를 포함한다. 예컨대, 게이트는 최하단에 형성되며 채널 영역과 일함수 차이가 큰 물질로 이루어져 트랜지스터의 문턱전압(Vt)을 증가시키는 문턱전압 증가층, 문턱전압 증가층의 상부에 위치하며 게이트의 저항을 확보하기 위한 저항 감소층 및 접합영역과 중첩되도록 저항 감소층의 상부에 위치하며 접합영역과의 일함수 차이가 적은 물질로 이루어져 GIDL을 개선하는 누설 방지층을 포함한다. 이때, 문턱전압 증가층은 P+ 폴리실리콘층을 포함하며, 저항 감소층은 금속실리사이드 바람직하게는 코발트실리사이트(cobalt silicide)(CoSi2)층을 포함한다. 그리고, 누설 방지층은 N+ 폴리실리콘층을 포함한다.
데이터 통신부(930)는 기 정의된 통신 프로토콜에 따라 애플리케이션 프로세서(910)와 외부 장치 사이의 데이터 송수신을 수행한다. 이러한 데이터 통신부(930)는 유선 네트워크와 연결할 수 있는 모듈과 무선 네트워크와 연결할 수 있는 모듈을 포함할 수 있다. 유선 네트워크 모듈은 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
사용자 인터페이스(940)는 사용자가 휴대용 전자 장치(900)에 필요한 데이터를 입력하고, 휴대용 전자 장치(900)에서 처리된 결과를 사용자에게 음성신호 또는 영상신호 형태로 출력해주는 사용자 입출력 장치들을 포함한다. 예컨대, 사용자 인터페이스(940)는 버튼, 키패드, 디스플레이(스크린), 스피커 등을 포함한다.
상술한 전자 장치(900)는 이동 전화기, 스마트폰, 태블릿 컴퓨터(tablet computer), PDA(personal digital assistant), EDA(enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), PMP(portable multimedia player), PDN(personal navigation device 또는 portable navigation device), 손으로 들고 다닐 수 있는 게임 콘솔(handheld game console), 또는 e-북(e-book)과 같이 사용자가 손으로 들고 다닐 수 있는 장치(handheld device)로 구현될 수 있다. 또한, 전자 장치(900)는 자동차나 선박 등에서 특정 기능을 수행하기 위한 임베디드 시스템으로 구현될 수 있다.
전자 장치(900)에서 메모리 장치(920)의 셀 트랜지스터에 상술한 3단 구조의 게이트를 사용함으로써 메모리 장치의 동작전류를 줄여줄 수 있으며 메모리 장치의 동작특성을 향상시켜줄 수 있어 결과적으로 전자 장치의 동작 특성을 향상시킬 수 있게 된다.
도 10은 본 발명의 다른 실시예에 따른 전자 장치의 구조를 간략하게 나타낸 블록도이다.
도 10의 전자 장치(1000)는 프로세서(1010), 시스템 컨트롤러(1020) 및 메모리 장치(1030)를 포함한다. 또한, 전자 장치(1000)는 입력 장치(1042), 출력 장치(1044), 저장장치(1046), 프로세서 버스(1052) 및 확장 버스(1054)를 더 포함할 수 있다.
프로세서(1010)는 전자 장치(1000)의 동작을 전체적으로 제어하는 장치로서, 입력장치들(1042)을 통해 입력된 데이터(또는 명령)를 처리(연산)한 후 그 결과를 출력장치(1044)로 보내는 일련의 과정을 제어 및 조정한다. 이러한 프로세서(1010)는 통상의 중앙처리장치(CPU) 또는 마이크로 프로세서(MCU)를 포함할 수 있다. 프로세서(1010)는 어드레스 버스, 제어 버스 및/또는 데이터 버스를 포함하는 프로세서 버스(1052)를 통하여 시스템 컨트롤러(1020)에 연결될 수 있다. 시스템 컨트롤러(1020)는 주변장치버스(PCI; Peripheral component interconnection)와 같은 확장 버스(1054)에 연결된다. 이에 따라, 프로세서(1010)는 시스템 컨트롤러(1020)를 통하여 키보드 또는 마우스와 같은 입력장치(1042), 프린터 또는 디스플레이 장치와 같은 출력장치(1044) 및 하드 디스크 드라이브(HDD), 솔리드 스테이트 드라이브(SSD) 또는 CDROM과 같은 저장 장치(1046)를 제어할 수 있다. 프로세서(1010)는 멀티-코어 프로세서(multi-core processor)로 구현될 수 있다.
시스템 컨트롤러(1020)는 프로세서(1010)의 제어에 따라 메모리 장치(1030) 및 주변장치들(1042, 1044, 1046)과의 데이터 입출력을 제어한다. 시스템 컨트롤러(1020)는 메모리 장치(1030)에 대한 데이터 입출력을 제어하는 메모리 컨트롤러(1022)를 포함할 수 있다. 이때, 메모리 컨트롤러(1022)는 도 6의 메모리 컨트롤러(610)를 포함할 수 있다. 이러한 시스템 컨트롤러(1020)는 인텔사의 메모리 컨트롤러 허브(MCH; Memory Controller Hub) 및 입출력 컨트롤러 허브(ICU; I/O Controller Hub)를 모두 포함할 수 있다. 본 실시예에서는 시스템 컨트롤러(1020)가 프로세서(1010)와 별개의 구성요소로 도시되어 있으나, 시스템 컨트롤러(1020)는 프로세서(1010)에 내장되거나 SoC 형태로 프로세서(1010)와 원칩(one chip)으로 형성될 수 있다. 또는 시스템 컨트롤러(1020)에서 메모리 컨트롤러(1022)만 프로세서(1010)에 내장되거나 SoC 형태로 프로세서(1010)에 포함될 수도 있다.
메모리 장치(1030)는 메모리 컨트롤러(1022)로부터의 제어신호에 따라 메모리 컨트롤러(1022)로부터 인가되는 데이터(DATA)를 저장하고 저장된 데이터를 판독하여 메모리 컨트롤러(1022)에 출력한다. 이러한 메모리 장치(1030)는 도 6의 메모리 장치(610)를 포함할 수 있다. 즉, 본 실시예에서 메모리 장치(1030)의 각 메모리 셀에 포함된 게이트는 도 1 또는 도 4에 도시된 바와 같이 GIDL을 감소시키면서 동시에 트랜지스터의 문턱전압(Vt)을 증가시키기 위해 서로 다른 일함수를 갖는 3개의 물질층들이 적층된 구조를 포함한다. 예컨대, 게이트는 최하단에 형성되며 채널 영역과 일함수 차이가 큰 물질로 이루어져 트랜지스터의 문턱전압(Vt)을 증가시키는 문턱전압 증가층, 문턱전압 증가층의 상부에 위치하며 게이트의 저항을 확보하기 위한 저항 감소층 및 접합영역과 중첩되도록 저항 감소층의 상부에 위치하며 접합영역과의 일함수 차이가 적은 물질로 이루어져 GIDL을 개선하는 누설 방지층을 포함한다. 이때, 문턱전압 증가층은 P+ 폴리실리콘층을 포함하며, 저항 감소층은 금속실리사이드 바람직하게는 코발트실리사이트(cobalt silicide)(CoSi2)층을 포함한다. 그리고, 누설 방지층은 N+ 폴리실리콘층을 포함한다.
저장장치(1046)는 전자 장치(1000)에서 처리될 데이터를 저장한다. 이러한 저장장치는 컴퓨팅 시스템에 내장된 데이터 저장장치 또는 외부 저장장치를 포함하며, 도 8의 메모리 시스템(800)을 포함할 수 있다.
이러한 전자 장치(1000)는 퍼스널 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 태블릿(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), EDA(enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), 위성항법장치(Global Positioning System; GPS), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television), 기타 임베디드(Embedded) 시스템 등 프로세스를 사용하여 동작하는 각종 전자 시스템을 포함할 수 있다.
전자 장치(1000)에서 메모리 장치(1030)의 셀 트랜지스터에 상술한 3단 구조의 게이트를 사용함으로써 메모리 장치의 동작전류를 줄여줄 수 있으며 메모리 장치의 동작특성을 향상시켜줄 수 있어 결과적으로 전자 장치의 동작 특성을 향상시킬 수 있게 된다.
상술한 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
100 : 반도체 기판 110 : 액티브 영역
120 : 소자분리막 130 : 트렌치
140 : 절연막 150 : 게이트
152 : 문턱전압 증가층 154 : 저항 감소층
156 : 누설 방지층 160 : 접합영역
170 : 실링막
120 : 소자분리막 130 : 트렌치
140 : 절연막 150 : 게이트
152 : 문턱전압 증가층 154 : 저항 감소층
156 : 누설 방지층 160 : 접합영역
170 : 실링막
Claims (22)
- 반도체 기판이 일정 깊이로 식각된 트렌치;
상기 트렌치의 내면에 형성된 게이트 절연막; 및
상기 트렌치에 매립되는 게이트를 포함하며,
상기 게이트는
상기 게이트 절연막 상에 위치하며 제 1 일함수를 갖는 문턱전압 증가층;
상기 문턱전압 증가층 상부에 위치하며 상기 제 1 일함수보다 작은 제 2 일함수를 갖는 저항 감소층; 및
상기 저항 감소층 상부에 위치하며 상기 제 2 일함수보다 작은 제 3 일함수를 갖는 누설 방지층을 포함하되,
상기 누설 방지층은 스토리지노드 접합영역과 중첩되도록 위치하는 멀티 레이어 게이트를 갖는 반도체 장치. - 삭제
- ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제 1항에 있어서, 상기 게이트는
상기 문턱전압 증가층, 상기 저항 감소층 및 상기 누설 방지층이 순차적으로 적층된 구조를 포함하는 것을 특징으로 하는 멀티 레이어 게이트를 갖는 반도체 장치. - ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제 1항에 있어서, 상기 문턱전압 증가층은
P+ 폴리실리콘층을 포함하는 것을 특징으로 하는 멀티 레이어 게이트를 갖는 반도체 장치. - ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제 1항에 있어서, 상기 저항 감소층은
금속 실리사이드층을 포함하는 것을 특징으로 하는 멀티 레이어 게이트를 갖는 반도체 장치. - ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제 1항에 있어서, 상기 누설 방지층은
N+ 폴리실리콘층을 포함하는 것을 특징으로 하는 멀티 레이어 게이트를 갖는 반도체 장치. - 삭제
- 삭제
- ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제 1항에 있어서,
상기 게이트에 연결되는 게이트 콘택; 및
상기 게이트 콘택과 연결되는 워드라인을 더 포함하는 것을 특징으로 하는 멀티 레이어 게이트를 갖는 반도체 장치. - 반도체 기판이 일정 깊이로 식각된 트렌치;
상기 트렌치의 내면에 형성된 게이트 절연막; 및
상기 트렌치에 매립되는 게이트를 포함하며,
상기 게이트는
상기 게이트 절연막 상에 위치하는 P+ 폴리실리콘층;
상기 P+ 폴리실리콘층의 상부 및 상기 게이트 절연막 상에 위치하는 코발트 실리사이드층; 및
상기 코발트 실리사이드층의 상부 및 상기 게이트 절연막 상에 위치하는 N+ 폴리실리콘층을 포함하는 멀티 레이어 게이트를 갖는 반도체 장치. - 삭제
- ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제 10항에 있어서, 상기 N+ 폴리실리콘층은
스토리지노드 접합영역과 중첩되도록 위치하는 것을 특징으로 하는 멀티 레이어 게이트를 갖는 반도체 장치. - 삭제
- 액티브 영역을 정의하는 소자분리막을 형성하는 단계;
상기 액티브 영역을 식각하여 트렌치를 형성하는 단계;
상기 트렌치에 매립되도록 제 1 도전층을 형성하는 단계;
상기 제 1 도전층의 상부를 실리사이드층으로 변화시켜 상기 제 1 도전층보다 일함수가 작은 제 2 도전층을 형성하는 단계;
상기 트렌치에 매립되도록 상기 제 2 도전층 상부에 상기 제 2 도전층보다 일함수가 작은 제 3 도전층을 형성하는 단계; 및
상기 트렌치가 매립되도록 상기 제 3 도전층 상부에 실링막을 형성하는 단계를 포함하되,
상기 제 3 도전층은 스토리지노드 접합영역과 중첩되는 위치에 형성되는 반도체 장치의 제조 방법. - ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈제 14항에 있어서, 상기 소자분리막을 형성하는 단계는
반도체 기판 상부에 라인 타입의 제 1 하드마스크 패턴을 형성하는 단계;
상기 제 1 하드마스크 패턴을 상기 액티브 영역의 길이 단위로 분리하여 제 2 하드마스크 패턴을 형성하는 단계;
상기 제 2 하드마스크 패턴을 식각 마스크로 상기 반도체 기판을 식각하여 소자분리용 트렌치를 형성하는 단계; 및
상기 소자분리용 트렌치가 매립되도록 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법. - ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈제 14항에 있어서, 상기 제 1 도전층을 형성하는 단계는
상기 트렌치에 매립되도록 상기 트렌치의 하부에 P+ 폴리실리콘층을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법. - ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈제 16항에 있어서, 상기 제 2 도전층을 형성하는 단계는
상기 제 1 도전층 상에 금속층을 형성하는 단계; 및
상기 금속층에 대해 열처리 공정을 수행하여 상기 제 1 도전층과 상기 금속층을 반응시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법. - ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈제 17항에 있어서,
상기 열처리 공정에 의해 반응되지 않은 금속층을 제거하는 단계; 및
상기 제 2 도전층에 대해 열처리 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법. - ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈제 14항에 있어서, 상기 제 3 도전층을 형성하는 단계는
상기 제 2 도전층 상부에 N+ 폴리실리콘층을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법. - 데이터 입출력 제어신호에 따라 데이터를 저장하고 저장된 데이터를 독출하는 메모리 장치; 및
상기 데이터 입출력 제어신호를 생성하여 상기 메모리 장치의 데이터 입출력 동작을 제어하는 메모리 컨트롤러를 포함하며,
상기 메모리 장치는
반도체 기판이 일정 깊이로 식각된 트렌치;
상기 트렌치의 내면에 형성된 게이트 절연막; 및
상기 트렌치에 매립되는 게이트를 포함하며,
상기 게이트는
상기 게이트 절연막 상에 위치하며 제 1 일함수를 갖는 문턱전압 증가층;
상기 문턱전압 증가층 상부에 위치하며 상기 제 1 일함수보다 작은 제 2 일함수를 갖는 저항 감소층; 및
상기 저항 감소층 상부에 위치하며 상기 제 2 일함수보다 작은 제 3 일함수를 갖는 누설 방지층을 포함하되,
상기 누설 방지층은 스토리지노드 접합영역과 중첩되도록 위치하는 전자 장치. - ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈제 20항에 있어서,
상기 메모리 컨트롤러를 제어하여 상기 메모리 장치에 데이터를 저장하고, 상기 메모리 장치에 저장된 데이터를 이용하여 외부로부터 입력된 명령에 대응되는 연산을 수행하는 프로세서를 더 포함하는 것을 특징으로 하는 전자 장치. - ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈제 21항에 있어서,
상기 메모리 컨트롤러와 상기 프로세서는 SoC(System on Chip)으로 형성된 것을 특징으로 하는 전자 장치.
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| CN201410022915.2A CN104347379B (zh) | 2013-07-24 | 2014-01-17 | 包括多层栅极的半导体器件、电子器件及其形成方法 |
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Families Citing this family (9)
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| CN109473445B (zh) * | 2018-11-09 | 2021-01-29 | 中国科学院微电子研究所 | 存储器件及其制造方法及包括该存储器件的电子设备 |
| US11315930B2 (en) * | 2020-02-14 | 2022-04-26 | Nanya Technology Corporation | Semiconductor structure and method of manufacturing the same |
| US11791391B1 (en) * | 2022-03-18 | 2023-10-17 | Micron Technology, Inc. | Inverters, and related memory devices and electronic systems |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040175910A1 (en) * | 2003-02-10 | 2004-09-09 | Advanced Micro Devices, Inc. | Engineered metal gate electrode |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20050080253A (ko) * | 2004-02-09 | 2005-08-12 | 삼성전자주식회사 | 리세스 트랜지스터의 게이트 및 그 형성 방법 |
| KR20050115822A (ko) | 2004-06-04 | 2005-12-08 | 삼성전자주식회사 | 트랜지스터의 매몰 게이트 전극 및 그 형성방법 |
| KR100657823B1 (ko) * | 2004-12-28 | 2006-12-14 | 주식회사 하이닉스반도체 | 리세스드 게이트를 구비한 반도체 소자 및 그의 제조 방법 |
| KR20060117804A (ko) * | 2005-05-13 | 2006-11-17 | 주식회사 하이닉스반도체 | 반도체소자의 리세스게이트 형성방법 |
| KR100719145B1 (ko) * | 2005-06-21 | 2007-05-17 | 주식회사 하이닉스반도체 | 아웃디퓨전을 방지한 반도체 소자 및 이를 이용한 씨모스 소자 제조방법 |
| US20080277726A1 (en) * | 2007-05-08 | 2008-11-13 | Doris Bruce B | Devices with Metal Gate, High-k Dielectric, and Butted Electrodes |
| KR20090081615A (ko) | 2008-01-24 | 2009-07-29 | 삼성전자주식회사 | 이중 일함수를 갖는 매립 게이트 반도체 장치 |
| KR20110036312A (ko) * | 2009-10-01 | 2011-04-07 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| CN102087967A (zh) * | 2009-12-04 | 2011-06-08 | 复旦大学 | 一种有效调制TiNx金属栅功函数的方法 |
| US8476126B2 (en) * | 2010-02-08 | 2013-07-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Gate stack for high-K/metal gate last process |
| KR101194916B1 (ko) * | 2010-04-09 | 2012-10-25 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 제조방법 |
| KR101194973B1 (ko) * | 2010-04-27 | 2012-10-25 | 에스케이하이닉스 주식회사 | 반도체 소자의 트랜지스터 및 그 형성방법 |
| KR20120038071A (ko) * | 2010-10-13 | 2012-04-23 | 에스케이하이닉스 주식회사 | 매립게이트를 구비한 반도체 장치 및 그 제조방법 |
| KR101164974B1 (ko) * | 2010-12-15 | 2012-07-12 | 에스케이하이닉스 주식회사 | 매립게이트를 구비한 반도체 장치 제조방법 |
-
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Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040175910A1 (en) * | 2003-02-10 | 2004-09-09 | Advanced Micro Devices, Inc. | Engineered metal gate electrode |
Also Published As
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