KR20150057812A - 반도체 장치 및 그 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 셀 구조를 변경하여 기생캐패시턴스 및 접촉저항을 감소시키는 기술이다.
본 발명의 실시예에 따른 반도체 장치는 반도체 기판 상에 격자형태로 형성되어 활성영역을 정의하는 소자분리막; 상기 활성영역의 장축방향을 가로지르는 방향으로 형성되는 게이트 구조물; 및 상기 활성영역의 장축방향으로 상기 소자분리막 상부에 형성되는 비트라인 구조물을 포함한다.

Description

반도체 장치 및 그 형성 방법{SEMICONDUCTOR APPARATUS AND METHOD OF THE SAME}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 셀 구조를 변경하여 기생캐패시턴스 및 접촉저항을 감소시키는 기술이다.
반도체 장치는 실리콘 웨이퍼 내 일정영역에 불순물을 주입하거나 새로운 물질을 증착하는 등의 과정을 통해 정해진 목적에 따라 동작할 수 있도록 한 것으로, 대표적인 예로 반도체 기억 장치를 들 수 있다. 반도체 기억 장치 내부에는 정해진 목적을 수행하기 위해 트랜지스터, 캐패시터, 저항 등의 많은 소자들을 포함하고 있으며, 각각의 소자들은 도전층을 통해 연결되어 데이터 혹은 신호를 주고 받는다.
반도체 장치의 제조 기술이 발전하면서 반도체 장치의 집적도를 향상시켜 하나의 웨이퍼에 보다 많은 칩을 형성하는 노력은 계속되어 왔다. 이에 따라, 집적도를 높이기 위해서 디자인 규칙상의 최소 선폭은 점점 작아지고 있다. 또한, 반도체 장치는 더욱 빠른 속도로 동작할 것을 요구받으면서 동시에 전력 소모를 줄일 것을 요구받는다.
집적도를 향상시키기 위해서는, 반도체 장치 내 여러 구성 요소들의 크기를 줄이는 것뿐만 아니라 연결하는 배선의 길이와 폭도 줄여야 한다. 반도체 기억 장치 내에서 사용되는 배선으로는 대표적으로 제어 신호를 전달하기 위한 워드 라인과 데이터를 전달하기 위한 비트 라인을 예로 들 수 있다. 워드 라인과 비트 라인의 폭 혹은 단면의 크기를 줄이는 경우 제어 신호 혹은 데이터의 전달을 방해하는 저항은 증가한다. 이러한 저항의 증가는 반도체 장치 내 신호 및 데이터의 전달 속도를 늦추고 전력 소모를 증가시키며 더 나아가 반도체 기억 장치의 동작장치의 동작칠 수 있다.
반대로, 집적도가 증가함에도 불구하고 저항의 증가를 막기 위해 워드 라인과 비트 라인의 폭을 종래와 같이 유지하는 경우, 인접한 워드 라인 혹은 비트 라인 사이의 물리적 거리가 가까워질 수 밖에 없다. 상대적으로 높은 전위의 제어 신호가 전달되는 워드 라인에 비하여, 단위셀 캐패시터로부터 전달되는 데이터를 전달하는 비트 라인의 경우 기생 캐패시턴스의 증가로 인해 데이터를 정상적으로 전달하지 못할 수 있다. 비트 라인을 통해 데이터가 원할히 전달되지 못하는 경우, 데이터를 감지하고 증폭해야 하는 감지 증폭기에서 데이터의 감지가 이루어지지 않을 수 있으며, 이는 반도체 기억 장치가 단위셀에 저장된 데이터를 외부로 출력할 수 없음을 의미한다.
본 발명의 실시예는 스토리지노드 콘택과 활성영역간의 오버랩 영역을 최대화하여 저항을 최소화하는 동시에 비트라인과 스토리지노드 콘택 사이의 기생캐패시턴스를 감소시킬 수 있도록 하는데 그 목적이 있다.
본 발명의 실시예에 따른 반도체 장치는 반도체 기판 상에 격자형태로 형성되어 활성영역을 정의하는 소자분리막; 상기 활성영역의 장축방향을 가로지르는 방향으로 형성되는 게이트 구조물; 및 상기 활성영역과 장축방향으로 상기 소자분리막 상부에 형성되는 비트라인 구조물을 포함한다.
본 발명의 실시예에 따른 반도체 장치의 형성 방법은, 반도체 기판에 격자형태의 소자분리막을 형성하여 활성영역을 정의하는 과정; 상기 활성영역의 장축방향을 가로지르는 방향으로 게이트 구조물을 형성하는 단계; 상기 활성영역과 접속하는 비트라인 콘택을 형성하는 단계; 상기 게이트 구조물의 장축방향을 가로지르는 방향으로 상기 소자분리막 상부에 상기 비트라인 콘택과 접속하도록 비트라인 구조물을 형성하는 단계를 포함할 수 있다.
본 기술은 소자분리막 위에 비트라인을 배치하고 매립 게이트를 활성영역과 수직하게 배치하여 스토리지노드 콘택과 활성영역간의 오버랩 영역을 최대화하여 저항을 최소화할 수 있는 효과가 있다.
또한, 본 기술은 스토리지노드 콘택과 비트라인 콘택이 겹쳐지는 부분을 제거하여 비트라인과 스토리지노드 콘택 사이의 캐패시턴스를 감소시키는 효과가 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 나타내는 평면도 및 단면도,
도 2a 내지 도 2r은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도,
도 3은 본 발명의 다른 실시예에 따른 반도체 장치의 단면도,
도 4는 본 발명의 또다른 실시예에 따른 반도체 장치의 단면도,
도 5는 본 발명의 실시예에 따른 메모리 장치의 구성을 간략하게 나타낸 블록도,
도 6은 본 발명의 일 실시예에 따른 메모리 장치를 갖는 전자 장치의 구성을 간략하게 나타낸 블록도,
도 7은 도 6의 메모리 장치에 대한 실시예를 보여주는 도면,
도 8은 본 발명의 다른 실시예에 따른 메모리 시스템의 구성을 간략하게 나타낸 블록도,
도 9는 본 발명의 다른 실시예에 따른 전자 장치의 구조를 간략하게 나타낸 블록도,
도 10은 본 발명의 다른 실시예에 따른 전자 장치의 구조를 간략하게 나타낸 블록도이다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
본 발명은 4F2 셀 구조를 갖는 반도체 장치에 관한 것으로서, 소자분리막이 격자형태로 형성되어 활성영역을 정의하고, 비트라인 구조물이 소자분리막 상부에 형성되어 활성영역과 비트라인 구조물이 평행한 방향으로 교번적으로 위치하게 되며 스토리지노드 콘택이 활성영역과 최대한 오버랩되도록 형성되어 저항을 최소화하고 비트라인 콘택과 스토리지노드 콘택이 인접하는 부분을 분리막에 의해 제거하여 기생캐패시턴스를 최소화할 수 있도록 하는 기술이다.
이하, 도 1 내지 도 10을 참조하여, 본 발명의 실시예들을 구체적으로 설명하기로 한다.
먼저, 도 1은 본 발명의 실시예에 따른 반도체 장치를 나타내는 평면도(i) 와 평면도(i)를 Y-Y'라인으로 자른 단면도(ii)이다.
반도체 장치는 반도체 기판(100)에 소자분리막(102, 103)을 격자형태로 형성하여 활성영역(101)을 정의한다. 활성영역(101)의 장축방향을 가로지르는(cross) 방향으로 게이트 구조물(106)이 라인 타입으로 형성되고, 비트라인 구조물(120)이 활성영역(101)의 장축 방향으로 소자분리막(103) 상부에 형성된다. 비트라인 구조물(120)과 활성영역(101)은 비트라인 콘택(119)에 의해 연결되며, 비트라인 콘택(119)은 활성영역(101)과 소자분리막(103)에 상부에 오버랩되는(overlapped) 위치에 형성된다. 활성영역(101)의 양끝단 전체와 각각 오버랩되도록 스토리지노드 콘택(145)이 형성되고, 스토리지노드 콘택(145) 상부에 스토리지노드(147)가 형성된다.
스토리지노드 콘택(145)은 스토리지노드 콘택 분리막(135)와 스토리지노드 콘택 분리막(139) 사이에 형성된다. 또한, 스토리지노드 콘택(145)은 메탈콘택(113) 상부에 스토리지노드 콘택 분리막(135)의 장축방향으로 제 1 패턴을 형성하고 스토리지노드 콘택 분리막(135)의 장축방향을 가로지르는 방향으로 제 2 패턴을 형성하며, 제 1 패턴의 일측 끝단과 과 제 2 패턴의 일측 끝단이 접속되어 하나의 패턴으로 구성될 수 있다. 이때, 제 1 패턴은 절연막(129)의 장축방향을 둘러싸고 제 2 패턴은 절연막(129)의 단축방향을 둘러싼다. 또한, 제 1 패턴의 일측 끝단은 제 2 패턴의 일측 끝단에 연결되고, 제 1 패턴의 타측 끝단은 메탈 콘택(113)에 접속되며, 제 2 패턴의 타측 끝단은 스토리지노드 콘택 분리막(139)에 맞닿게 된다. 이에, 스토리지노드 콘택(145)은 절연막(129)을 감싸는 "
Figure pat00001
", "
Figure pat00002
" 형태로 형성된다. 이때, 스토리지노드 콘택(145)은 x축으로는 비트라인 구조물(120)에 의해 분리되고, Y축으로는 스토리지노드 콘택 분리막(135, 139)에 의해 분리된다. 스토리지노드 콘택 분리막(135: 제 1 분리막)는 소자분리막(102) 상부에 형성되고, 스토리지노드 콘택 분리막(139: 제 2 분리막)는 비트라인 콘택(119) 상부에 형성된다.
또한, 활성영역(101)과 비트라인 콘택(119) 또는 활성영역(101)과 스토리지노드 콘택(145) 사이에 실리사이드막(111, 112) 및 메탈콘택(113)이 적층되어 형성된다. 또한, 게이트 구조물(106)은 활성영역(101) 내에 형성된 트렌치(미도시) 내에 형성된 게이트 절연막(105) 상부에 게이트 도전물질(107) 및 캡핑망(109)이 적층된 구조를 가진다. 또한, 비트라인 구조물(120)은 비트라인 도전물(121), 캡핑막(123)이 적층되고, 적층구조물을 감싸는 비트라인 스페이서(125)를 포함한다. 또한, 본 발명에 따른 단위셀은 하나의 게이트 구조물(106)이 2F, 하나의 비트라인 구조물(120)이 2F로 4F2 구조를 가진다.
이와같이, 본 발명은 소자분리막(102, 103)이 격자형태로 형성되어 활성영역(101)을 정의하고, 비트라인 콘택(119)과 스토리지노드 콘택(145) 사이에 스토리지노드 콘택 분리막(139)이 구비되어 기생캐패시턴스를 최소화한다. 또한, 비트라인 구조물(120)을 소자분리막(103) 상부에 형성함으로써 스토리지노드 콘택(145)과 활성영역(101)의 오버랩 영역이 최대화되어 저항문제를 해결하고 스토리지노드 콘택(145)을 "
Figure pat00003
", "
Figure pat00004
" 형태로 형성함으로써 스토리지노드(147)와의 접촉마진을 증가시킨다.
이하, 도 2a 내지 도 2r을 참조하여 본 발명의 실시예에 따른 반도체 장치의 형성 방법을 설명하기로 한다. 도 2a 내지 도 2r에서 (i)는 평면도이고 (ii) 및 (iii)는 단면도이다.
먼저, 도 2a를 참조하면, 반도체 기판(100)을 라인타입으로 식각하여 소자분리막(103)을 형성하여 활성영역 라인패턴을 형성한 후, 활성영역 라인패턴의 장축방향을 가로지르는 방향으로 반도체 기판(100)을 식각하여 소자분리막(102)을 형성함으로써 활성영역 라인패턴을 분리시켜, 활성영역(101)을 형성한다. 이에, 활성영역(101) 각각은 격자형태의 소자분리막(102, 103)에 의해 둘러싸이는 구조를 가진다.
도 2b를 참조하면, 활성영역(101)의 장축방향을 가로지르는 방향으로 게이트 구조물(106)을 형성한다. 도 2b에서 (i)는 평면도이고, (ii)는 평면도(i)를 X-X'라인을 따라 자른 단면도이고, (iii)는 평면도(i)를 Y-Y'라인으로 자른 단면도이다.
X-X'라인으로 자른 단면도 (ii)에 개시된 바와 같이, 활성영역(101) 및 소자분리막(103)을 식각하여 트렌치(미도시)를 형성하며, 소자분리막(103)이 활성영역(101)보다 더 식각되어 활성영역(101)의 상부가 노출되도록 한다. 그 후 트렌치의 단차를 따라 노출된 활성영역(101)에 게이트 절연막(105)을 형성하고, 게이트 절연막(105) 및 소자분리막(103) 상부에 게이트 전극으로 사용하기 위한 게이트 도전물질(107)을 증착하고, 게이트 도전물질(107) 상부에 캡핑막(109)을 형성한다. 이하, 게이트 도전물질(107) 및 캡핑막(109)을 게이트 구조물(106)이라 칭하도록 한다. 이때, 게이트 도전물질(107)은 텅스텐, 폴리실리콘 등의 단일물질 또는 적층구조의 조합물질을 포함할 수 있고, 캡핑막(109)은 질화물질로 형성할 수 있다.
도 2c를 참조하면, 도 2b의 단면도(iii)에서 노출된 활성영역(101)의 일부를 식각하여 트렌치(110)를 형성하고, 도 2d를 참조하면, 트렌치(110) 하부의 활성영역(101)에 열을 가하여 실리사이드화(SILICIDATION)를 수행하여 실리사이드막(111, 112)을 형성한다. 이때, 게이트 구조물(106) 사이에 형성되는 실리사이드막(112)은 추후 형성될 비트라인 콘택에 접속되고 게이트 구조물(106) 바깥쪽에 형성되는 두 개의 실리사이드막(111)은 추후 형성될 스토리지노드 콘택에 접속된다. 실리사이드막(111,112)은 추후에 형성될 비트라인 콘택과 활성영역(101) 간의 접촉저항 마진을 개선하기 위해 구비되며, 비트라인 콘택을 형성하기 전에 형성함으로써 실리사이드막(111,112)의 길이를 최대화할 수 있다.
도 2e를 참조하면, 실리사이드막(111, 112) 상부에 금속물질을 갭필(Gap Fill)한 후 평탄화 공정(cmp)을 수행하여 콘택(113)을 형성한다. 콘택(113)은 추후 형성되는 비트라인 콘택과 실리사이드막(112) 또는 스토리지노드 콘택과 실리사이드막(111) 사이에 형성됨으로써 비트라인 콘택홀 또는 스토리지노드 콘택홀 형성시 실리사이드막(111,112)의 손상을 방지하기 위해 구비된다. 콘택(113)을 형성하는 금속물질은 TiN, Ti, W 등을 포함할 수 있다.
그 후, 도 2f를 참조하면, 메탈 콘택(113)을 포함하는 구조물 상부 전면에 질화막(115) 및 산화막(117)을 순차적으로 적층한다. 이때, 질화막(115)은 산화막(117)에 의한 산화방지용으로 얇게 증착하는 것이 바람직하다.
이어서, 산화막(117) 상부에 비트라인 콘택홀 형성을 위한 마스크(미도시)를 증착한 후 질화막(115) 및 산화막(117)을 일부 식각하여 비트라인 콘택홀(미도시)을 형성한다. 이어서, 비트라인 콘택홀(미도시)에 금속물질을 갭필하여 비트라인 콘택(119)을 형성한다.
도 2g를 참조하면, (i)는 평면도이고 (ii)는 평면도(i)의 X-X'라인으로 자른 단면도이다. 비트라인 콘택(119) 상부에 비트라인 구조물(120)을 형성하고, 평면도(i)에 도시된 바와 같이 비트라인 구조물(120)은 라인 형태로 형성되며 게이트 구조물(106)의 장축방향을 가로지르는 방향으로 일정간격 이격되어 형성된다.
이러한 비트라인 구조물(120) 형성을 위해, 비트라인 콘택(119) 상부에 비트라인 도전물(121)을 형성하고, 비트라인 도전물(121) 상부에 캡핑막(123)을 형성한 후, 비트라인 도전물(121)과 캡핑막(123)의 상부 및 측벽을 모두 감싸도록 비트라인 스페이서(125)를 형성한다. 이때, 비트라인 구조물(120) 사이에 홀(127)이 형성된다. 또한, 이러한 비트라인 구조물(120)은 추후 형성된 스토리지노드 콘택들 사이를 X축으로 분리하기 위한 분리막이 될 수 있다.
도 2h를 참조하면, (i)는 평면도이고 (ii)는 평면도(i)를 X라인으로 자른 단면도이고, (iii)는 평면도(i)를 Y라인으로 자른 단면도이다. 비트라인 구조물(120) 사이의 홀(127)에 절연물질을 갭필하여 산화막(129)을 형성한다. 이때, 산화막(129)은 산화물질 등으로 갭필한 후 평탄화 공정을 수행하여 형성될 수 있다.
이하, 도 2i 내지 도 2r에서 (i)는 평면도이고 (ii)는 평면도(i)를 Y-Y'라인으로 자른 단면도이다.
도 2i를 참조하면, 산화막(129) 상부에 일정간격 이격되는 하드마스크막(131)를 형성한다. 하드마스크막(131)은 하나의 활성영역을 가로지르는 두 개의 게이트 구조물(106)의 상부에 게이트 구조물(106)의 장축방향으로 라인 패턴이 형성되고, 폴리실리콘 물질로 형성할 수 있다.
그 후 도 2j를 참조하면, 하드마스크막(131)의 양측벽에 스페이서(133)를 형성한다. 스페이서(133)는 질화물질로 형성될 수 있다. 이렇게 형성된 하드마스크막(131) 및 스페이서(133)가 스토리지노드 콘택들을 Y축으로 분리하기 위한 분리막이 될 수 있다.
도 2k를 참조하면, 하드마스크막(131) 및 스페이서(133)를 마스크로 하여 하부의 산화막(129)을 식각하여 소자분리막(102)의 일부까지 제거함으로써 소자분리막(102)이 노출되도록 한다. 이때, 소자분리막(102)은 실리사이드막(111, 112)과 동일한 높이까지 식각되도록 할 수 있다. 이처럼 산화막(129) 및 소자분리막(102)이 식각되어 형성된 홀(미도시) 내에 질화물질을 갭필한 후 평탄화 공정을 수행하여 스토리지노드 콘택 분리막(135)을 형성한다.
도 2l를 참조하면, 도 2k에서 남아있는 하드마스크막(131)을 스트립(strip) 공정을 통해 모두 제거한 후 남아 있는 스페이서(133) 및 스토리지노드 콘택 분리막(135)의 전면의 단차를 따라 폴리실리콘을 증착한 후 패터닝을 수행하여 비트라인콘택을 노출하기 위한 하드마스크막(138)을 형성한다. 도 2l에서는 마스크없이 하드마스크막(138)를 형성하는 공정을 개시하고 있으나, 도 2k에서 마스크를 이용하여 남아 있는 하드마스크막(131)의 중앙부를 제거하여 하드마스크막(131) 내에 홀(137)을 형성함으로써 하드마스크막(131)을 분리하여 하드마스크막(138)를 형성할 수도 있다. 이때, 홀(137)은 비트라인 콘택(119)의 상부에 위치하도록 하는 것이 바람직하다.
도 2m를 참조하면, 하드마스크막(138)를 마스크로 하여 산화막(129)을 식각하여 홀(미도시)을 형성하고 홀 하부의 비트라인 콘택(119)이 노출되도록 한다. 그 후, 홀(미도시) 내에 질화물질을 갭필한 후 평탄화 공정을 수행하여 스토리지 노드 분리막(139)을 형성한다. 스토리지노드 콘택 분리막(139)의 상부면은 하드마스크막(138)의 상부면과 동일한 높이에 위치하도록 형성할 수 있다.
그 후, 도 2n를 참조하면, 도 2m에서 남아 있던 하드마스크막(138)을 식각공정 또는 스트립 공정을 통해 모두 제거한다. 이때, 오버에치(over etch)에 의해 산화막(129)의 상부면 일부가 함께 식각되어 리세스(A)가 형성된다. 그 후, 하드마스크막(138)가 제거된 영역 및 리세스(A)에 폴리실리콘을 증착하여 하드마스크막(140)을 다시 형성한다.
이어서, 도 2o를 참조하면, 평탄화 공정을 수행하여 하드마스크막(138), 하드마스크막(140), 스토리지노드 콘택 분리막(135, 139)의 상부를 제거하여 산화막(129)의 일부 및 하드마스크막(140)의 상부가 노출되도록 한다.
도 2p를 참조하면, 남아 있는 하드마스크막(140) 및 스토리지노드 콘택 분리막(135, 139)을 마스크로 하여 산화막(129)을 식각하여 홀(143a, 143b)을 형성한다. 이에, 스토리지노드 콘택 분리막(135)의 양측벽에 홀(143a, 143b)이 위치하게 된다.
도 2q를 참조하면, 도 2p에서 남아 있던 하드마스크막(140)을 제거하고 하드마스크막(140)이 제거된 영역과 홀(143a, 143b) 내에 금속물질을 갭필한 후 평탄화 공정을 수행하여 스토리지노드 콘택(145)을 형성한다. 이때, 스토리지노드 콘택(145)은 스토리지노드 콘택 분리막(135)와 스토리지노드 콘택 분리막(139) 사이에 형성된다. 또한, 스토리지노드 콘택(145)은 메탈콘택(113) 상부에 스토리지노드 콘택 분리막(135)의 장축방향으로 제 1 패턴을 형성하고 스토리지노드 콘택 분리막(135)의 장축방향을 가로지르는 방향으로 제 2 패턴을 형성하며, 제 1 패턴의 일측 끝단과 과 제 2 패턴의 일측 끝단이 접속되어 하나의 패턴으로 구성될 수 있다. 이때, 제 1 패턴은 절연막(129)의 장축방향을 둘러싸고 제 2 패턴은 절연막(129)의 단축방향을 둘러싼다. 또한, 제 1 패턴의 일측 끝단은 제 2 패턴의 일측 끝단에 연결되고, 제 1 패턴의 타측 끝단은 메탈 콘택(113)에 접속되며, 제 2 패턴의 타측 끝단은 스토리지노드 콘택 분리막(139)에 맞닿게 된다. 이처럼, 스토리지노드 콘택(145)은 절연막(129)을 감싸는 "
Figure pat00005
", "
Figure pat00006
" 형태로 형성됨으로써, 추후 형성되는 스토리지노드와의 접촉면적이 증가하게 된다.
도 2r을 참조하면, 스토리지노드 콘택(145) 상부에 스토리지노드(147)를 형성한다.
도 3은 본 발명의 다른 실시예에 따른 반도체 장치의 단면도이다.
도 3에 따른 반도체 장치는 도 1, 도 2a 내지 도 2r에 비하여 비트라인 콘택(119)과 비트라인 구조물(120)을 동시에 좌측으로 이동시켜 형성함으로써 비트라인 콘택(119)과 활성영역(101) 간의 오버랩영역(overlap)을 증가시킬 수 있다. 또한, 인접하는 활성영역(101)과 비트라인 콘택(119) 간의 거리가 증가하여 인접하는 활성영역과 비트라인 콘택(119)가 전기적으로 연결되는 것을 방지할 수 있다.
도 4는 본 발명의 또다른 실시예에 따른 반도체 장치의 단면도이다.
본 발명의 또 다른 실시예에 따른 반도체 장치는 비트라인 콘택(119)을 본원발명의 도 1에서와 같은 위치에 형성하고 비트라인 구조물(120)만 좌측으로 이동시켜 형성함으로써 비트라인 구조물(120)과 비트라인 콘택(119)간의 오버랩을 증가시킬 수 있다.
도 5는 본 발명의 실시예에 따른 메모리 장치의 구성을 간략하게 나타낸 블록도이다.
메모리 장치(500)는 메모리 셀 어레이(510), 로우 디코더(row decoder; 520), 제어 회로(530), 센스 앰프(sense amplifier; 540), 컬럼 디코더(column decodr; 550) 및 데이터 입출력 회로(560)를 구비한다.
메모리 셀 어레이(510)는 다수의 워드 라인들(WL1 ∼ WLn; n은 자연수), 다수의 비트 라인들(BL1 ∼ BLn) 및 매트릭스 형태로 워드라인들(WL1 ∼ WLn)과 비트라인들(BL1 ∼ BLn) 사이에 연결되어 데이터를 저장하는 다수의 메모리 셀들(미도시)을 포함한다. 각 메모리 셀은 워드라인(WL1 ∼ WLn)에 인가되는 전압에 따라 턴온 또는 턴오프되는 스위칭 소자인 트랜지스터를 포함하며, 각 트랜지스터는 게이트(미도시) 및 소오스/드레인 영역(접합영역)(미도시)을 포함한다.
로우 디코더(520)는 데이터가 리드 또는 라이트 될 메모리 셀을 선택하기 위한 워드라인 선택신호(로우 어드레스)를 발생시켜 워드 라인(WL1 ∼ WLn)에 인가함으로써 다수의 워드 라인들(WL1 ∼ WLn) 중에서 어느 하나의 워드 라인을 선택한다.
제어 회로(530)는 외부로부터 입력되는 제어 신호(미도시)에 따라 센스 앰프(540)의 동작을 제어한다.
센스 앰프(540)는 메모리 셀의 데이터를 감지 증폭하고 또한 메모리 셀로 데이터를 저장한다. 이때, 센스 앰프(540)는 다수의 비트 라인들(BL1 ∼ BLn) 각각에 대응하는 데이터를 감지 증폭하기 위한 다수의 센스 앰프들(미도시)을 포함하며, 다수의 센스 앰프들 각각은 제어 회로(530)로부터 출력되는 제어 신호에 응답하여 다수의 비트라인들(BL1 ∼ BLn) 각각의 데이터를 감지 증폭한다.
컬럼 디코더(550)는 로우 디코더(520)에 의해 선택된 셀들과 연결된 센스앰프들을 동작시키기 위한 컬럼 선택 신호들을 발생시켜 센스앰프(540)에 출력한다.
데이터 입출력 회로(560)는 컬럼 디코더(550)로부터 출력된 다수의 컬럼 선택 신호들에 따라 외부로부터 입력되는 라이트 데이터를 센스 앰프(540)로 전송하고, 컬럼 디코더(550)로부터 출력된 다수의 컬럼 선택 신호들에 따라 센스 앰프(540)에 의해 감지 증폭된 리드 데이터를 외부로 출력한다.
상술한 메모리 장치(500)의 구성요소들 중 로우 디코더(520), 제어 회로(530), 센스 앰프(540) 및 컬럼 디코더(550)는 종래의 메모리 장치에서 사용되는 해당 구성요소들과 실질적으로 동일하게 구성될 수 있다.
메모리 장치(500)는 메모리 셀 어레이에 포함되는 것으로 반도체 기판 상에 격자형태로 형성되어 활성영역을 정의하는 소자분리막과 상기 활성영역의 장축방향을 가로지르는 방향으로 형성되는 게이트 구조물과 상기 활성영역과 장축방향으로 상기 소자분리막 상부에 형성되는 비트라인 구조물을 포함할 수 있다. 이에, 메모리 셀 어레이(510)는 비트라인 구조물과 스토리지노드 콘택의 기생캐패시턴스를 최소화하여 데이터 센싱 마진을 증가시키고 스토리지노드 콘택과 활성영역의 오버랩영역을 최대화하여 저항문제를 최소화할 수 있다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치를 갖는 전자 장치의 구성을 간략하게 나타낸 블록도이다.
도 6의 전자 장치(600)는 메모리 컨트롤러(610), 메모리 인터페이스(PHY)(620) 및 메모리 장치(630)를 포함한다.
메모리 컨트롤러(610)는 메모리 장치(630)의 동작을 제어하기 위한 데이터 입출력 제어신호(명령신호(CMD), 어드레스신호(ADD))를 생성하여 메모리 인터페이스(620)를 통해 메모리 장치(630)에 인가함으로써, 메모리 장치(630)의 데이터 입출력(READ/WRITE) 동작을 제어한다. 이러한 메모리 컨트롤러(610)는 통상의 데이터 프로세싱 시스템에서 메모리 장치들에 대한 데이터 입출력을 제어하기 위한 제어장치를 포함한다. 메모리 컨트롤러(610)는 중앙처리장치(CPU), 애플리케이션 프로세서(AP), 그래픽처리장치(GPU) 등 전자 장치의 프로세서에 포함(내장)되거나 SoC(System On Chip) 형태로 이들 프로세서들과 함께 하나의 칩으로 구현될 수 있다. 또한 도 6에서는 메모리 컨트롤러(610)를 하나의 블록으로 도시하였으나, 메모리 컨트롤러(610)는 휘발성 메모리용 컨트롤러와 비휘발성 메모리용 컨트롤러를 모두 포함할 수 있다.
이러한 메모리 컨트롤러(610)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF), 그래픽 카드(Graphic Card) 등의 메모리를 제어하는 종래의 컨트롤러를 포함할 수 있다.
메모리 인터페이스(620)는 메모리 컨트롤러(610)와 메모리 장치(630) 사이의 물리적 연결(physical layer interface)을 제공하며, 클럭신호(CLK)에 따라 메모리 컨트롤러(610)와 메모리 장치(30) 간에 송수신되는 데이터의 타이밍을 처리한다.
메모리 장치(630)는 데이터를 저장하기 위한 다수의 메모리 셀들을 포함하며, 메모리 인터페이스(620)를 통해 인가되는 메모리 컨트롤러(610)로부터의 제어신호(CMD, ADD)에 따라 데이터(DATA)를 저장하거나 저장된 데이터를 판독하여 메모리 인터페이스(620)에 출력한다. 이때, 메모리 장치(630)는 상술한 도 5의 메모리 장치(500)를 포함할 수 있다.
이러한 메모리 장치(630)는 휘발성 메모리 및 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등을 포함할 수 있으며, 비휘발성 메모리는 Nor Flash Memory, NAND Flash Memory, 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 포함할 수 있다. 또한, 메모리 장치(630)는 도 6에서는 하나의 블록으로만 표시되었으나 복수개의 메모리 칩들을 포함할 수 있다. 메모리 장치(630)가 복수개의 메모리 칩들로 이루어지는 경우, 복수개의 메모리 칩들은 기판(보드)에 평면적으로 탑재된 형태 또는 스택(stack) 형태로 형성될 수 있다.
이러한 메모리 장치(630)는 반도체 기판 상에 격자형태로 형성되어 활성영역을 정의하는 소자분리막과 상기 활성영역의 장축방향을 가로지르는 방향으로 형성되는 게이트 구조물과 상기 활성영역과 장축방향으로 상기 소자분리막 상부에 형성되는 비트라인 구조물을 포함할 수 있다. 이에, 메모리장치(630)는 비트라인 구조물과 스토리지노드 콘택의 기생캐패시턴스를 최소화하여 데이터 센싱 마진을 증가시키고 스토리지노드 콘택과 활성영역의 오버랩영역을 최대화하여 저항문제를 최소화할 수 있다.
도 7은 도 6의 메모리 장치(630)에 대한 실시예를 보여주는 도면들이다.
도 7a는 복수개의 메모리 칩(720)들이 컴퓨터의 메모리 슬롯에 꽂을 수 있도록 구성된 모듈 기판(710)에 탑재된 형태를 보여주는 도면이다.
반도체 모듈(700)은 모듈 기판(710) 상에 탑재된 복수개의 메모리 칩들(720), 메모리 칩들(720)의 동작을 제어하기 위한 신호들(ADD, CMD 및 CLK)이 전달되는 커맨드 링크(730) 및 메모리 칩들(720)에 입출력되는 데이터(DATA)가 전달되는 데이터 링크(740)를 포함한다.
이때, 각 메모리 칩(720)은 상술한 도 5의 메모리 장치(500)를 포함할 수 있고 각 메모리 칩(720)은 반도체 기판 상에 격자형태로 형성되어 활성영역을 정의하는 소자분리막과 상기 활성영역의 장축방향을 가로지르는 방향으로 형성되는 게이트 구조물과 상기 활성영역과 장축방향으로 상기 소자분리막 상부에 형성되는 비트라인 구조물을 포함할 수 있다. 이에, 메모리장치(500)는 비트라인 구조물과 스토리지노드 콘택의 기생캐패시턴스를 최소화하여 데이터 센싱 마진을 증가시키고 스토리지노드 콘택과 활성영역의 오버랩영역을 최대화하여 저항문제를 최소화할 수 있다.
도 7a에서는 모듈 기판(710)의 전면에만 메모리 칩(720)들이 탑재되어 있는 모습만이 도시되었으나 모듈 기판(710)의 후면에도 메모리 칩(720)들이 탑재될 수 있다. 이때, 모듈 기판(710)에 탑재되는 메모리 칩들(720)의 수는 도 7에 예시된 것에 한정되지 않는다. 또한, 모듈 기판(710)의 재료 및 구조도 특별히 제한되지 않는다.
도 7b는 도 6의 메모리 장치에 대한 다른 구현예를 보여주는 도면이다.
메모리 장치(750)는 복수개의 반도체 레이어(반도체 칩)(752)들이 스택(Stack) 구조로 적층되어 패키징된 형태로 이루어질 수 있으며, 적어도 하나의 메모리 장치(750)들이 보드(기판)에 탑재되어 도 6의 메모리 컨트롤러(610)의 제어에 따라 동작할 수 있다. 이때, 메모리 장치(750)는 동일한 반도체 레이어(칩)들이 관통전극(TSV)를 통해 연결되는 구조 또는 서로 다른 이종의 반도체 레이어(칩)들이 관통전극(TSV)을 통해 연결되는 구조를 포함할 수 있다. 도 7b에서는 반도체 레이어들 사이의 신호의 전달이 관통전극(TSV)를 통하여 수행되는 구조에 대하여 설명하고 있으나, 이에 한정되지 않고 와이어 본딩, 인터포즈 또는 배선이 형성된 테이프를 통해 적층되는 구조에도 적용될 수 있다.
이때, 반도체 레이어(752)는 상술한 도 5의 메모리 장치(500)를 포함할 수 있다. 반도체 레이어(752)는 반도체 기판 상에 격자형태로 형성되어 활성영역을 정의하는 소자분리막과 상기 활성영역의 장축방향을 가로지르는 방향으로 형성되는 게이트 구조물과 상기 활성영역과 장축방향으로 상기 소자분리막 상부에 형성되는 비트라인 구조물을 포함할 수 있다. 이에, 메모리장치(500)는 비트라인 구조물과 스토리지노드 콘택의 기생캐패시턴스를 최소화하여 데이터 센싱 마진을 증가시키고 스토리지노드 콘택과 활성영역의 오버랩영역을 최대화하여 저항문제를 최소화할 수 있다.
도 8은 본 발명의 다른 실시예에 따른 전자 장치의 구성을 간략하게 나타낸 블록도이다.
도 8의 전자 장치(800)는 데이터 저장부(810), 메모리 컨트롤러(820), 버퍼(캐시) 메모리(830) 및 입출력(I/O) 인터페이스(840)를 포함한다.
데이터 저장부(810)는 메모리 컨트롤러(820)로부터의 제어신호에 따라 메모리 컨트롤러(820)로부터 인가되는 데이터(DATA)를 저장하고 저장된 데이터를 판독하여 메모리 컨트롤러(820)에 출력한다. 이러한 데이터 저장부(810)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함하며, Nor Flash Memory, NAND Flash Memory, 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 포함할 수 있다.
메모리 컨트롤러(820)는 입출력 인터페이스부(840)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터 저장부(810) 및 버퍼 메모리(830)에 대한 데이터 입출력을 제어한다. 이러한 메모리 컨트롤러(820)는 도 6의 메모리 컨트롤러(620)를 포함한다. 도 8에서는 메모리 컨트롤러(820)가 하나의 블록으로 표시되었으나, 메모리 컨트롤러(820)는 비휘발성 메모리(810)를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼 메모리(830)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼 메모리(830)는 메모리 컨트롤러(820)에서 처리할 데이터 즉 데이터 저장부(810)에 입출력되는 데이터를 임시적으로 저장한다. 버퍼 메모리(830)는 메모리 컨트롤러(820)로부터의 제어신호에 따라 메모리 컨트롤러(820)로부터 인가되는 데이터(DATA)를 저장하고 저장된 데이터를 판독하여 메모리 컨트롤러(820)에 출력한다. 이러한 버퍼 메모리(830)는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함한다.
입출력(I/O) 인터페이스(840)는 메모리 컨트롤러(820)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리 컨트롤러(820)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력(I/O) 인터페이스(840)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
이러한 전자 장치(800)는 데이터 저장부(810), 메모리 컨트롤러(820), 버퍼(캐시) 메모리(830) 및 입출력(I/O) 인터페이스(840) 등 각종 구성과는 별개로 반도체 기판에 관통전극(Through Silicon Via, TSV)를 포함할 수 있다. 전자 장치(800)는 다수의 관통전극을 포함할 수 있으며, 데이터 저장부(810), 메모리 컨트롤러(820), 버퍼(캐시) 메모리(830) 및 입출력(I/O) 인터페이스(840) 등 각종 구성과 직접 또는 간접적으로 전기적 연결될 수 있다.
버퍼 메모리(830)는 반도체 기판 상에 격자형태로 형성되어 활성영역을 정의하는 소자분리막과 상기 활성영역의 장축방향을 가로지르는 방향으로 형성되는 게이트 구조물과 상기 활성영역의 장축방향으로 상기 소자분리막 상부에 형성되는 비트라인 구조물을 포함할 수 있다. 이에, 메모리장치(500)는 비트라인 구조물과 스토리지노드 콘택의 기생캐패시턴스를 최소화하여 데이터 센싱 마진을 증가시키고 스토리지노드 콘택과 활성영역의 오버랩영역을 최대화하여 저항문제를 최소화할 수 있다.
도 8의 전자 장치(800)는 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 이러한 전자 장치(800)는 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
도 9는 본 발명의 다른 실시예에 따른 전자 장치의 구조를 간략하게 나타낸 블록도이다.
도 9의 전자 장치(900)는 애플리케이션 프로세서(910), 메모리 장치(920), 데이터 통신부(930) 및 사용자 인터페이스(940)를 포함할 수 있다.
애플리케이션 프로세서(910)는 전자 장치(900)의 동작을 전체적으로 제어하는 장치로서, 사용자 인터페이스(940)를 통해 입력된 명령에 따라 데이터를 처리하고 그 결과를 출력하는 일련의 과정을 제어 및 조정한다. 애플리케이션 프로세서(910)는 멀티-코어 프로세서(multi-core processor)로 구현되어 멀티태스킹(Multi-tasking)을 수행할 수 있다. 특히, 애플리케이션 프로세서(910)는 메모리 장치(920)의 데이터 입출력 동작을 제어하는 메모리 컨트롤러(912)를 SoC 형태로 포함할 수 있다. 이때, 메모리 컨트롤러(912)는 휘발성 메모리(예컨대, DRAM)를 제어하기 위한 컨트롤러와 비휘발성 메모리(예컨대, FLASH)를 제어하기 위한 컨트롤러를 모두 포함할 수 있다. 이러한 메모리 컨트롤러(912)는 도 6의 메모리 컨트롤러(610)를 포함할 수 있다.
메모리 장치(920)는 메모리 컨트롤러(912)로부터의 제어신호에 따라 전자 장치(900)의 동작에 필요한 데이터를 저장하거나 저장된 데이터를 판독하여 메모리 컨트롤러(912)에 제공한다. 이러한 메모리 장치(920)는 휘발성 메모리 및 비휘발성 메모리를 포함할 수 있다. 특히, 메모리 장치(920)는 데이터를 저장하기 위한 다수의 메모리 셀들을 포함한다.
데이터 통신부(930)는 기 정의된 통신 프로토콜에 따라 애플리케이션 프로세서(910)와 외부 장치 사이의 데이터 송수신을 수행한다. 이러한 데이터 통신부(930)는 유선 네트워크와 연결할 수 있는 모듈과 무선 네트워크와 연결할 수 있는 모듈을 포함할 수 있다. 유선 네트워크 모듈은 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
사용자 인터페이스(940)는 사용자가 휴대용 전자 장치(900)에 필요한 데이터를 입력하고, 휴대용 전자 장치(900)에서 처리된 결과를 사용자에게 음성신호 또는 영상신호 형태로 출력해주는 사용자 입출력 장치들을 포함한다. 예컨대, 사용자 인터페이스(940)는 버튼, 키패드, 디스플레이(스크린), 스피커 등을 포함한다.
상술한 전자 장치(900)는 이동 전화기, 스마트폰, 태블릿 컴퓨터(tablet computer), PDA(personal digital assistant), EDA(enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), PMP(portable multimedia player), PDN(personal navigation device 또는 portable navigation device), 손으로 들고 다닐 수 있는 게임 콘솔(handheld game console), 또는 e-북(e-book)과 같이 사용자가 손으로 들고 다닐 수 있는 장치(handheld device)로 구현될 수 있다. 또한, 전자 장치(900)는 자동차나 선박 등에서 특정 기능을 수행하기 위한 임베디드 시스템으로 구현될 수 있다.
이러한 전자 장치(900)는 애플리케이션 프로세서(910), 메모리 장치(920), 데이터 통신부(930) 및 사용자 인터페이스(940) 등 구성과는 별개로 반도체 기판에 관통전극(Through Silicon Via, TSV)를 포함할 수 있다. 전자 장치(900)는 다수의 관통전극을 포함할 수 있으며, 애플리케이션 프로세서(910), 메모리 장치(920), 데이터 통신부(930) 및 사용자 인터페이스(940) 등 각종 구성과 직접 또는 간접적으로 전기적 연결될 수 있다. 메모리 장치(920)는 반도체 기판 상에 격자형태로 형성되어 활성영역을 정의하는 소자분리막과 상기 활성영역의 장축방향을 가로지르는 방향으로 형성되는 게이트 구조물과 상기 활성영역의 장축방향으로 상기 소자분리막 상부에 형성되는 비트라인 구조물을 포함할 수 있다. 이에, 메모리 장치(920)는 비트라인 구조물과 스토리지노드 콘택의 기생캐패시턴스를 최소화하여 데이터 센싱 마진을 증가시키고 스토리지노드 콘택과 활성영역의 오버랩영역을 최대화하여 저항문제를 최소화할 수 있다.
도 10은 본 발명의 다른 실시예에 따른 전자 장치의 구조를 간략하게 나타낸 블록도이다.
도 10의 전자 장치(1000)는 프로세서(1010), 시스템 컨트롤러(1020) 및 메모리 장치(1030)를 포함한다. 또한, 전자 장치(1000)는 입력 장치(1042), 출력 장치(1044), 저장장치(1046), 프로세서 버스(1052) 및 확장 버스(1054)를 더 포함할 수 있다.
프로세서(1010)는 전자 장치(1000)의 동작을 전체적으로 제어하는 장치로서, 입력장치들(1042)을 통해 입력된 데이터(또는 명령)를 처리(연산)한 후 그 결과를 출력장치(1044)로 보내는 일련의 과정을 제어 및 조정한다. 이러한 프로세서(1010)는 통상의 중앙처리장치(CPU) 또는 마이크로 프로세서(MCU)를 포함할 수 있다. 프로세서(1010)는 어드레스 버스, 제어 버스 및/또는 데이터 버스를 포함하는 프로세서 버스(1052)를 통하여 시스템 컨트롤러(1020)에 연결될 수 있다. 시스템 컨트롤러(1020)는 주변장치버스(PCI; Peripheral component interconnection)와 같은 확장 버스(1054)에 연결된다. 이에 따라, 프로세서(1010)는 시스템 컨트롤러(1020)를 통하여 키보드 또는 마우스와 같은 입력장치(1042), 프린터 또는 디스플레이 장치와 같은 출력장치(1044) 및 하드 디스크 드라이브(HDD), 솔리드 스테이트 드라이브(SSD) 또는 CDROM과 같은 저장 장치(1046)를 제어할 수 있다. 프로세서(1010)는 멀티-코어 프로세서(multi-core processor)로 구현될 수 있다.
시스템 컨트롤러(1020)는 프로세서(1010)의 제어에 따라 메모리 장치(500) 및 주변장치들(1042, 1044, 1046)과의 데이터 입출력을 제어한다. 시스템 컨트롤러(1020)는 메모리 장치(500)에 대한 데이터 입출력을 제어하는 메모리 컨트롤러(1022)를 포함할 수 있다. 이때, 메모리 컨트롤러(1022)는 도 6의 메모리 컨트롤러(610)를 포함할 수 있다. 이러한 시스템 컨트롤러(1020)는 인텔사의 메모리 컨트롤러 허브(MCH; Memory Controller Hub) 및 입출력 컨트롤러 허브(ICU; I/O Controller Hub)를 모두 포함할 수 있다. 본 실시예에서는 시스템 컨트롤러(1020)가 프로세서(1010)와 별개의 구성요소로 도시되어 있으나, 시스템 컨트롤러(1020)는 프로세서(1010)에 내장되거나 SoC 형태로 프로세서(1010)와 원칩(one chip)으로 형성될 수 있다. 또는 시스템 컨트롤러(1020)에서 메모리 컨트롤러(1022)만 프로세서(1010)에 내장되거나 SoC 형태로 프로세서(1010)에 포함될 수도 있다.
메모리 장치(1030)는 메모리 컨트롤러(1022)로부터의 제어신호에 따라 메모리 컨트롤러(1022)로부터 인가되는 데이터(DATA)를 저장하고 저장된 데이터를 판독하여 메모리 컨트롤러(1022)에 출력한다. 이러한 메모리 장치(1030)는 도 6의 메모리 장치(610)를 포함할 수 있다. 즉, 본 실시예에서 메모리 장치(1030)는 반도체 기판 상에 격자형태로 형성되어 활성영역을 정의하는 소자분리막과 상기 활성영역의 장축방향을 가로지르는 방향으로 형성되는 게이트 구조물과 상기 활성영역과 장축방향으로 상기 소자분리막 상부에 형성되는 비트라인 구조물을 포함할 수 있다. 이에, 메모리장치(1030)는 비트라인 구조물과 스토리지노드 콘택의 기생캐패시턴스를 최소화하여 데이터 센싱 마진을 증가시키고 스토리지노드 콘택과 활성영역의 오버랩영역을 최대화하여 저항문제를 최소화할 수 있다.
저장장치(1046)는 전자 장치(1000)에서 처리될 데이터를 저장한다. 이러한 저장장치는 컴퓨팅 시스템에 내장된 데이터 저장장치 또는 외부 저장장치를 포함하며, 도 8의 메모리 시스템(800)을 포함할 수 있다.
이러한 전자 장치(1000)는 퍼스널 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 태블릿(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), EDA(enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), 위성항법장치(Global Positioning System; GPS), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television), 기타 임베디드(Embedded) 시스템 등 프로세스를 사용하여 동작하는 각종 전자 시스템을 포함할 수 있다.
상술한 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
100 : 반도체 기판 101 : 활성영역
102, 103 : 소자분리막 105 : 게이트 절연막
107 : 게이트 도전물질 109 : 캡핑막
111, 112 : 실리사이드막 113 : 콘택
115 : 질화막 117 : 산화막
119 : 비트라인 콘택 121 : 비트라인 도전물
123 : 캡핑막 125 : 스페이서
120 : 비트라인 구조물 106 : 게이트 구조물
129 : 산화막 131, 138, 140 : 하드마스크막
133 : 스페이서 135, 139 : 스토리지노드 콘택 분리막
147 : 스토리지 노드

Claims (20)

  1. 반도체 기판 상에 격자형태로 형성되어 활성영역을 정의하는 소자분리막;
    상기 활성영역의 장축방향을 가로지르는 방향으로 형성되는 게이트 구조물; 및
    상기 활성영역과 장축방향으로 상기 소자분리막 상부에 형성되는 비트라인 구조물
    을 포함하는 반도체 장치.
  2. 청구항 1에 있어서,
    상기 활성영역과 상기 소자분리막 상부에 오버랩되도록 형성되어 상기 활성영역과 상기 비트라인 구조물을 연결하는 비트라인 콘택을 더 포함하는 반도체 장치.
  3. 청구항 2에 있어서,
    상기 비트라인 구조물은 상기 비트라인 콘택 상부에 형성되고,
    상기 활성영역과 상기 소자분리막 상부에 오버랩되도록 형성되는 것을 특징으로 하는 반도체 장치.
  4. 청구항 1에 있어서,
    상기 활성영역 상부에 형성되는 비트라인 콘택을 더 포함하고,
    상기 비트라인 구조물은 상기 비트라인 콘택 상부에 형성되고,
    상기 활성영역과 상기 소자분리막 상부에 오버랩되도록 형성되는 것을 특징으로 하는 반도체 장치.
  5. 청구항 2에 있어서,
    상기 활성영역의 양 끝단부 전체와 각각 오버랩되도록 형성되는 스토리지노드 콘택; 및
    상기 스토리지노드 콘택 상부에 형성되는 스토리지노드
    를 더 포함하는 반도체 장치.
  6. 청구항 5에 있어서,
    상기 스토리지노드 콘택은 제 1 방향으로 연장되는 제 1 패턴의 일측 끝단과 상기 제 1 방향과 수직하는 방향인 제 2 방향으로 연장되는 제 2 패턴의 일측 끝단이 만나 연결되는 구조를 갖는 것을 특징으로 하는 반도체 장치.
  7. 청구항 5에 있어서,
    상기 스토리지노드 콘택을 분리하기 위한 스토리지노드 콘택 분리막을 더 포함하고,
    상기 스토리지 노드 콘택 분리막은,
    상기 소자분리막 상부에 형성되는 제 1 분리막; 및
    상기 비트라인 콘택 상부에 형성되는 제 2 분리막을 포함하는 것을 특징으로 하는 반도체 장치.
  8. 청구항 7에 있어서,
    상기 스토리지노드 콘택은 상기 비트라인 구조물에 의해 X축으로 분리되고, 상기 스토리지노드 콘택 분리막에 의해 Y축으로 분리되는 것을 특징으로 하는 반도체 장치.
  9. 청구항 1에 있어서,
    상기 반도체 장치는 비트라인 구조물이 2F, 게이트 구조물이 2F로 단위 셀이 4F2 구조인 것을 특징으로 하는 반도체 장치.
  10. 청구항 5에 있어서,
    상기 활성영역과 상기 비트라인 콘택 또는 상기 스토리지노드 콘택 사이에 실리사이드막; 및
    상기 실리사이드막과 상기 비트라인 콘택 또는 상기 스토리지노드 콘택 사이에 콘택
    을 더 포함하는 것을 특징으로 하는 반도체 장치.
  11. 반도체 기판에 격자형태의 소자분리막을 형성하여 활성영역을 정의하는 단계;
    상기 활성영역의 장축방향을 가로지르는 게이트 구조물을 형성하는 단계;
    상기 활성영역과 접속하는 비트라인 콘택을 형성하는 단계; 및
    상기 게이트 구조물의 장축방향을 가로지르는 방향으로 상기 소자분리막 상부에 상기 비트라인 콘택과 접속하도록 비트라인 구조물을 형성하는 단계
    를 포함하는 반도체 장치의 형성 방법.
  12. 청구항 11에 있어서,
    상기 비트라인 콘택은
    상기 활성영역과 상기 소자분리막에 걸쳐지고 상기 비트라인 구조물에 접속되도록 형성하는 것을 특징으로 하는 반도체 장치의 형성 방법.
  13. 청구항 11에 있어서,
    상기 비트라인 콘택은 상기 활성영역과 상기 소자분리막 상부에 오버랩되도록 형성하여 상기 활성영역과 상기 비트라인 구조물을 연결시키는 것을 특징으로 하는 반도체 장치의 형성 방법.
  14. 청구항 13에 있어서,
    상기 비트라인 구조물을 형성하는 단계는
    상기 비트라인 구조물을 상기 활성영역 및 상기 소자분리막에 오버랩되도록 형성하는 것을 특징으로 하는 반도체 장치의 형성 방법.
  15. 청구항 12에 있어서,
    상기 비트라인 콘택을 형성하는 단계는
    상기 활성영역상에 실리사이드막을 형성하는 단계;
    상기 실리사이드막 상부에 절연막을 형성하는 단계;
    상기 절연막을 식각하여 비트라인 콘택홀을 형성하는 단계; 및
    상기 비트라인 콘택홀 내에 금속물질을 매립하여 상기 비트라인 콘택을 형성하는 단계를 포함하는
    것을 특징으로 하는 반도체 장치의 형성 방법.
  16. 청구항 15에 있어서,
    상기 실리사이드막과 상기 절연막 사이에 콘택을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 형성 방법.
  17. 청구항 14에 있어서,
    상기 활성영역의 양끝단 전체와 각각 오버랩되는 스토리지노드 콘택을 형성하는 단계; 및
    상기 스토리지노드 콘택 상부에 스토리지노드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 형성 방법.
  18. 청구항 17에 있어서,
    상기 스토리지노드 콘택을 형성하는 단계 전에,
    상기 스토리지노드 콘택을 분리하기 위한 스토리지노드 콘택 분리막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 형성 방법.
  19. 청구항 17에 있어서,
    상기 스토리지노드 콘택 분리막을 형성하는 단계는,
    상기 비트라인 콘택을 포함하는 구조물 상부 전면에 절연막을 형성하는 단계;
    상기 절연막 상부에 제 1 분리막 형성을 위한 제 1 하드마스크막을 형성하는 단계;
    상기 제 1 하드마스크막 측벽에 스페이서를 형성하는 단계;
    상기 제 1 하드마스크막 및 상기 스페이서를 마스크로 하여 상기 소자분리막이 노출되도록 상기 절연막을 식각하여 제 1홀을 형성하는 단계;
    상기 제 1 홀에 질화물질을 매립하여 제 1 분리막을 형성하는 단계;
    상기 절연막 상부에 제 2 하드마스크를 형성하는 단계;
    상기 제 2 하드마스크막을 마스크로 하여 상기 비트라인 콘택이 노출되도록 상기 절연막을 식각하여 제 2 홀을 형성하는 단계; 및
    상기 제 2 홀에 질화물질을 매립하여 제 2 분리막을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 장치의 형성 방법.
  20. 청구항 19에 있어서,
    상기 스토리지노드 콘택을 형성하는 단계는,
    상기 제 2 하드마스크막을 제거하고 상기 제 2 하드마스크막을 제거할 때 상기 절연막의 일부를 식각하는 단계;
    상기 제 2 하드마스크막이 제거된 영역 및 상기 절연막이 일부 식각된 영역에 제 3 하드마스크막을 형성하는 단계;
    평탄화 공정을 수행하여 상기 절연막의 일부를 노출시키고 상기 제 3 하드마스크막의 상부면이 상기 노출된 절연막의 상부면과 높이가 동일하도록 제거하는 단계;
    상기 제 3 하드마스크막을 마스크로 하여 상기 절연막의 측벽을 식각하여 제 3홀을 형성하는 단계;
    상기 제 3 하드마스크막을 제거하는 단계; 및
    상기 제 3 홀 및 상기 제 3 하드마스크막을 제거한 영역에 금속물질을 매립하는 단계
    를 포함하는 것을 특징으로 하는 반도체 장치의 형성 방법.
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