KR102100520B1 - 핵생성 억제를 사용하는 텅스텐 피처 충진 - Google Patents

핵생성 억제를 사용하는 텅스텐 피처 충진 Download PDF

Info

Publication number
KR102100520B1
KR102100520B1 KR1020147029798A KR20147029798A KR102100520B1 KR 102100520 B1 KR102100520 B1 KR 102100520B1 KR 1020147029798 A KR1020147029798 A KR 1020147029798A KR 20147029798 A KR20147029798 A KR 20147029798A KR 102100520 B1 KR102100520 B1 KR 102100520B1
Authority
KR
South Korea
Prior art keywords
feature
tungsten
selectively
plasma
deposition
Prior art date
Application number
KR1020147029798A
Other languages
English (en)
Other versions
KR20140143202A (ko
Inventor
아난드 찬드라쉐카
에스터 젱
라쉬나 후마윤
마이클 다넥
주웬 가오
드어치 왕
Original Assignee
노벨러스 시스템즈, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US13/774,350 external-priority patent/US10256142B2/en
Application filed by 노벨러스 시스템즈, 인코포레이티드 filed Critical 노벨러스 시스템즈, 인코포레이티드
Publication of KR20140143202A publication Critical patent/KR20140143202A/ko
Application granted granted Critical
Publication of KR102100520B1 publication Critical patent/KR102100520B1/ko

Links

Images

Classifications

    • H01L21/205
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/04Coating on selected surface areas, e.g. using masks
    • C23C16/045Coating cavities or hollow spaces, e.g. interior of tubes; Infiltration of porous substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/0262Reduction or decomposition of gaseous compounds, e.g. CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H01L21/28562Selective deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76853Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76861Post-treatment or after-treatment not introducing additional chemical elements into the layer
    • H01L21/76862Bombardment with particles, e.g. treatment in noble gas plasmas; UV irradiation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76871Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76874Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroless plating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/30DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48Data lines or contacts therefor
    • H10B12/488Word lines
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Plasma & Fusion (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Chemical Vapour Deposition (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

텅스텐 핵생성을 억제하는 바를 포함하는, 텅스텐으로 피처들을 충진하는 방법들, 및 이와 관련된 시스템들 및 장치가 본 명세서에서 기술된다. 일부 실시예들에서, 방법들은 피처 프로파일을 따라서 선택적 억제를 수반한다. 피처에서의 텅스텐 핵생성을 선택적으로 억제하는 단계는 기판을 다이렉트 플라즈마 (direct plasma) 또는 원격 플라즈마에 노출하는 단계를 포함한다. 특정 실시예들에서, 기판은 선택적 억제 동안에 바이어스될 수 있다. 억제 프로파일을 튜닝하기 위해서 바이어스 전력, 노출 시간, 플라즈마 전력, 프로세스 압력 및 플라즈마 밀도를 포함하는 프로세스 파라미터들이 사용될 수 있다. 본 명세서에서 기술되는 방법들은 텅스텐 비아들에서와 같이 수직 피처들 및 수직 NAND 워드라인과 같은 수평 피처들을 충진하는데 사용될 수 있다. 이 방법들은 컨포멀한 보텀-업 (bottom-up) 또는 인사이드-아웃 (inside-out) 충진을 위해서 사용될 수도 있다. 애플리케이션의 실례들은 로직 및 메모리 컨택트 충진, DRAM 매립형 워드라인 충진, 수직으로 집적된 메모리 게이트/워드라인 충진, 및 실리콘 관통 비아들 (TSV) 로의 3D 집적을 포함한다.

Description

핵생성 억제를 사용하는 텅스텐 피처 충진{TUNGSTEN FEATURE FILL WITH NUCLEATION INHIBITION}
우선권 주장
본원은 2012년 3월 27일에 출원된 미국 가 특허 출원 번호 61/616,377, 2012년 12월 14일자에 출원된 미국 가 특허 출원 번호 61/737,419, 및 2012년 2월 22일에 출원된 미국 특허 출원 번호 13/774,350에 대한 우선권을 주장한다. 이러한 출원들 모두는 모든 목적들을 위해서 그 전체 내용들이 본 명세서에서 참조로서 인용된다.
화학적 기상 증착 (CVD) 기법들을 사용하여서 텅스텐 함유 재료를 증착하는 것은 수많은 반도체 제조 프로세스들의 중요한 부분이다. 이러한 재료들은 수평형 상호접속부들, 인접하는 금속 층들 간의 비아들, 실리콘 기판 상의 디바이스들과 제 1 금속 층들 간의 컨택트들 및 고 종횡비 피처들을 위해서 사용될 수도 있다. 통상적인 증착 프로세스에서, 기판은 증착 챔버 내에서 사전결정된 프로세스 온도로 가열되고, 시드 또는 핵생성 층으로서 기능하는 텅스텐 함유 재료들의 박층이 증착된다. 이어서, 텅스텐 함유 재료의 나머지 (벌크 층) 가 핵생성 층 상에 증착된다. 통상적으로, 텅스텐 함유 재료들은 수소 (H2) 를 사용하여서 텅스텐 헥사플루오라이드 (WF6) 를 환원시킴으로서 형성된다. 텅스텐 함유 재료들은 피처들 및 필드 영역을 포함하는 기판의 전체 노출된 표면 면적에 걸쳐서 증착된다.
텅스텐 함유 재료들을 소형의 그리고 특히 고 종횡비의 피처들 내로 증착하는 것은 충진된 피처들 내에 심들 (seams) 및 보이드들 (voids) 형성을 유발할 수도 있다. 대형 심들은 고 저항, 오염, 충진된 재료 손실로 이어지며 이와 달리 집적 회로들의 성능을 저하시킬 수도 있다. 예를 들어서, 심은 충진 프로세스 이후에 필드 영역 근처로 연장되고 이어서 화학적 기계적 평탄화 동안에 개방된다.
본 명세서에서 기술되는 일 양태는 하나 이상의 피처 개구들 및 피처 내부를 갖는 피처를 포함하는 기판을 제공하는 단계; 피처 축을 따라서 차별적 억제 프로파일 (differential inhibition profile) 이 존재하도록 피처에서의 텅스텐 핵생성을 선택적으로 억제하는 단계로서, 선택적 억제는 피처 내의 재료를 에칭하지 않고서 수행되는, 선택적으로 억제하는 단계; 및 차별적 억제 프로파일에 따라서 피처 내에 텅스텐을 선택적으로 증착하는 단계를 포함하는 방법이다. 피처에서의 텅스텐 핵생성을 선택적으로 억제하는 단계는 기판을 다이렉트 플라즈마 (direct plasma) 또는 원격 플라즈마에 노출하는 단계를 포함한다. 특정 실시예에서, 기판은 선택적 억제 동안에 바이어스될 수 있다. 억제 프로파일을 튜닝하기 위해서 바이어스 전력, 노출 시간, 플라즈마 전력, 프로세스 압력 및 플라즈마 밀도를 포함하는 프로세스 파라미터들이 사용될 수 있다. 다양한 실시예들에 따라서, 플라즈마는 후속하는 텅스텐 핵생성을 억제하도록 피처 표면의 일부과 상호작용하는 활성화된 종들을 포함할 수 있다. 활성화된 종들의 실례는 질소 활성화된 종, 수소 활성화된 종, 산소 활성화된 종 및 탄소 활성화된 종을 포함한다. 일부 실시예들에서, 플라즈마는 질소 계 및/또는 수소 계이다.
일부 실시예들에서, 텅스텐 핵생성의 임의의 선택적 억제 이전에 피처 내에 텅스텐 층이 증착된다. 다른 실시예들에서, 피처 내에 임의의 텅스텐 증착 이전에 선택적 억제가 수행된다. 증착되는 경우에, 일부 실시예들에서, 텅스텐 층은 예를 들어서 PNL (pulsed nucleation layer) 프로세스 또는 ALD 프로세스에 의해서 컨포멀하게 증착될 수도 있다. 텅스텐을 선택적으로 증착하는 단계는 화학적 기상 증착 (CVD) 프로세스를 포함한다.
상기 피처 내에 텅스텐을 선택적으로 증착한 단계 이후에, 피처 충진을 완료하도록 피처 내에 텅스텐이 증착될 수도 있다. 다양한 실시예들에 따라서, 이는 선택적 억제 및 선택적 증착의 하나 이상의 추가 사이클들 또는 피처 내의 비선택적 증착을 포함할 수 있다. 일부 실시예들에서, 선택적 증착에서 비선택적 증착으로의 천이는 CVD 프로세스가 개재되는 (intervening) 텅스텐 핵생성 층 증착 없이 계속되게 하는 것을 포함한다. 일부 실시예들에서, 텅스텐 핵생성 층은 피처 내에서의 비선택적 증착 이전에, 예를 들어서, PNL 또는 ALD 프로세스에 의해서, 선택적으로 증착된 텅스텐 상에 증착될 수 있다.
다양한 실시예들에 따라서, 텅스텐 핵생성을 선택적으로 억제하는 단계는 텅스텐 표면, 또는 장벽 또는 라이너 표면, 예를 들어서, 텅스텐 질화물 (WN) 또는 티타늄 질화물 (TiN) 층을 처리하는 단계를 포함한다. 이러한 선택적 억제는 피처 내의 재료를 동시적으로 에칭하거나 에칭하지 않고서 수행될 수 있다. 다양한 실시예들에서, 피처 내의 적어도 협폭부가 선택적으로 억제된다.
본 발명의 다른 양태는 피처의 일부를 선택적으로 억제하도록 피처를 인 시츄 플라즈마에 노출시키는 단계를 포함하는 방법에 관한 것이다. 다양한 실시예들에 따라서, 플라즈마는 질소 계, 수소 계, 산소 기반, 또는 하이드로카본 기반일 수 있다. 일부 실시예들에서, 플라즈마는 질소 함유 가스, 수소 함유 가스, 산소 함유 가스, 또는 하이드로카본 함유 가스 중 2 개 이상의 혼합물을 포함할 수 있다. 예를 들어서, 충진되지 않은 피처 또는 부분적으로 충진된 피처가 다이렉트 플라즈마에 노출되어서 피처 내에서 차별적 억제 프로파일이 존재하도록 피처의 일부의 텅스텐 핵생성을 선택적으로 억제할 수 있다. 일부 실시예들에서, 피처의 일부를 선택적으로 억제한 후에, CVD 동작을 수행하여서 차별적 억제 프로파일에 따라서 텅스텐을 선택적으로 증착할 수도 있다.
본 발명의 다른 양태는 선택적 억제를 사용하여서 피처 충진을 하도록 구성된 단일 및 다중-챔버 장치에 관한 것이다. 일부 실시예들에서, 장치는 기판을 지지하도록 구성된 하나 이상의 챔버들; 챔버들 중 하나 이상 내에서 플라즈마를 생성하도록 구성된 인 시츄 (in situ) 플라즈마 생성기; 하나 이상의 챔버들 각각 내로 가스를 향하게 하도록 구성된 가스 유입구들; 및 프로그램 인스트럭션들을 포함하는 제어기를 포함하며, 프로그램 인스트럭션들은, 기판이 플라즈마에 노출되도록 기판에 바이어스 전력을 인가하면서 질소 계 플라즈마 및/또는 수소 계 플라즈마를 생성하고, 기판을 플라즈마에 노출시킨 후에, 텅스텐을 증착하도록 텅스텐 함유 재료 및 환원제를, 기판이 안착된 챔버로 유입시킨다.
이러한 그리고 다른 양태들이 이하에서 더 기술된다.
도 1a 내지 도 1g는 본 명세서에서 기술되는 프로세스들에 따라서 충진될 수 있는 다양한 구조물들의 실례들을 도시한다.
도 2 내지 도 4는 텅스텐으로 피처들을 충진하는 방법들에서의 특정 동작들을 예시하는 프로세스 흐름도들이다.
도 5 내지 도 7은 피처 충진의 다양한 스테이지들에서의 피처들을 도시하는 개략도들이다.
도 8 내지 도 9b는 본 명세서에서 기술되는 방법들을 실시하기에 적합한 장치의 실례들을 도시하는 개략도들이다.
다음의 설명에서, 다수의 특정 세부사항들이 본 발명의 철저한 이해를 제공하기 위해서 제안된다. 본 발명은 이러한 특정 세부사항들 전부 또는 일부 없이도 실시될 수도 있다. 다른 실례들에서, 잘 알려진 프로세스 동작들은 본 발명을 불필요하게 모호하게 하지 않도록 세부적으로 기술되지 않았다. 본 발명이 특정 실시예들과 함께 기술될 것이지만, 이는 본 발명을 실시예들로 한정하고자 하는 것이 아님이 이해될 것이다.
본 명세서에서, 텅스텐으로 피처들을 충진하는 방법들 및 이와 관련된 시스템들 및 장치들이 기술된다. 애플리케이션의 실례들은 로직 및 메모리 컨택트 충진, DRAM 매립형 워드라인 충진, 수직으로 집적된 메모리 게이트/워드라인 충진, 및 실리콘 관통 비아들 (TSV) 로의 3D 집적을 포함한다. 본 명세서에서 기술되는 방법들은 예를 들어서 텅스텐 비아들에서와 같은 수직 피처들 또는 수직 NAND (VNAND) 워드라인들과 같은 수평형 피처들을 충진하는데 사용될 수 있다. 이 방법들은 컨포멀한 보텀-업 (bottom-up) 또는 인사이드-아웃 (inside-out) 충진을 위해서 사용될 수도 있다.
다양한 실시예들에 따라서, 피처들은 좁고 및/또는 재차-들어간 (re-entrant) 개구들, 피처 내의 협폭부 (constriction) 및 고 종횡비 중 하나 이상에 의해서 특성화될 수 있다. 충진될 수 있는 피처들의 실례들은 도 1a 내지 도 1c에서 도시된다. 도 1a는 텅스텐으로 충진될 수직 피처 (101) 의 단면도의 실례이다. 피처는 기판 (103) 내의 피처 홀 (105) 을 포함할 수 있다. 기판은 그 상에 증착된 유전체, 도전성 또는 반도전성 재료와 같은 재료의 하나 이상의 층들을 갖는 웨이퍼들을 포함하여, 예를 들어서 200 mm 웨이퍼, 300 mm 웨이퍼, 450 mm 웨이퍼와 같은 실리콘 웨이퍼일 수도 있다. 몇몇 실시예들에서, 피처 홀 (105) 은 적어도 약 2:1, 적어도 약 4:1, 적어도 약 6:1 또는 이보다 높은 종횡비를 가질 수도 있다. 피처 홀 (105) 은 또한 약 10 nm 내지 500 nm, 예를 들어서, 약 25 nm 내지 300 nm의, 개구 근처의 치수, 예를 들어서, 개구 직경 또는 폭을 가질 수도 있다. 피처 홀 (105) 은 충진되지 않은 피처 또는 간단하게 피처로서 지칭될 수도 있다. 이 피처 및 임의의 피처는 피처의 길이를 통해서 연장되는 축 (118) 에 의해서 부분적으로 특성화될 수 있으며, 수직으로 배향된 피처들은 수직 축을 가지며 수평으로 배향된 피처들은 수평 축들을 갖는다.
도 1b는 재차-들어간 프로파일을 갖는 피처 (101) 의 실례를 도시한다. 재차 들어간 프로파일은 피처의 하단, 폐쇄된 단부 또는 내부로부터 피처 개구로 좁아지는 프로파일이다. 다양한 실시예들에 따라서, 이 프로파일은 점진진적으로 좁아지고 및/또는 피처 개구에서의 오버행 (overhang) 을 포함할 수도 있다. 도 1b는 피처 홀 (105) 의 측벽 또는 내측 표면부들을 라이닝하는 언더-층 (under-layer) (113) 을 갖는, 후자의 실례를 도시한다. 언더-층 (113) 은 예를 들어서, 확산 장벽 층, 접착 층, 핵생성 층, 이들의 조합 또는 임의의 다른 도포가능한 재료일 수 있다. 언더-층 (113) 이 피처 (101) 의 내측에서보다 피처 (101) 의 개구 근처에서 더 두껍도록 오버행 (115) 을 형성한다.
몇몇 실시예들에서, 피처 내의 하나 이상의 협폭부를 갖는 피처들이 충진될 수도 있다. 도 1c는 협폭부를 갖는 다양한 충진된 피처들의 뷰들의 실례들을 도시한다. 도 1c에서의 실례들 (a), (b) 및 (c) 각각은 피처 내의 중간 지점에서 협폭부 (109) 을 포함한다. 협폭부 (109) 는 예를 들어서, 약 15 nm 내지 20 nm 폭을 가질 수도 있다. 협폭부들은 통상적인 기법들을 사용하여서 피처 내에 텅스텐을 증착하는 동안에 핀치 오프 (pinch off) 를 발생시킬 수도 있으며, 증착된 텅스텐은 협폭부을 지난 부분이 충진되기 이전에 이 부분을 후속 증착하는 것을 막으며, 이로써 피처 내에 보이드들을 낳는다. 실례 (b) 는 피처 개구에서 라이너/장벽 오버행 (115) 을 더 포함한다. 이러한 오버행은 또한 잠재적 핀치-오프 지점일 수도 있다. 실례 (c) 는 실례 (b) 에서의 오버행 (115) 보다 필드 영역으로부터 더 멀어진 부분에서의 협폭부 (112) 을 포함한다. 이하에서 더 기술될 바와 같이, 본 명세서에서 기술된 방법들은 도 1c에서 도시된 바와 같은 무-보이드 충진을 가능하게 한다.
예를 들어서, 3-D 메모리 구조체들에서의 수평형 피처들이 또한 충진될 수 있다. 도 1d는 협폭부 (151) 를 포함하는 VNAND 구조체 (148) 내의 워드라인 (150) 의 실례를 도시한다. 몇몇 실시예들에서, 이 협폭부들은 VNAND 또는 다른 구조체에서 필러들 (pillars) 의 존재로 인한 것일 수 있다. 도 1e는 예를 들어서 VNAND 구조체 내의 필러들 (125) 의 평면도를 도시하며, 도 1f는 필러들 (125) 의 단면도의 단순화된 개략도이다. 도 1e에서의 화살표들은 재료 증착을 나타내며; 필러들 (125) 은 구역 (127) 과 가스 유입구 또는 다른 증착 소스 간에 배치되기 때문에, 인접하는 필러들은 구역 (127) 의 무-보이드 충진 시에 문제가 되는 협폭부들을 낳을 수 있다.
도 1g는 필러 협폭부 (151) 를 포함하는 예를 들어서, VNAND 또는 다른 구조체의 수평형 피처의 다른 실례를 제공한다. 도 1g에서의 실례는 개방 단부를 가지며, 증착될 재료가 화살표들로 표시된 바와 같이 양 측으로부터 수평으로 들어갈 수 있다. (도 1g에서의 실례는 3D 피처들을 만드는 2D 구조물로서 보여질 수 있으며, 도 1g는 충진될 구역의 단면도이며, 이 도면에서 도시된 필러 협폭부들은 단면도보다는 평면도로 보여질 협폭부들을 나타낸다는 것이 주목되어야 한다). 일부 실시예들에서, 3D 구조물들은 (예를 들어서, 도 1f의 실례에서 X, Y 및 Z 방향들로) 3차원을 따라서 연장하여 충진될 구역으로 특성화되며, 1 차원 또는 2 차원을 따라서 연장하는 홀들 또는 트렌치들을 충진하는 것보다 많은 충진 시의 과제를 나타낼 수 있다.
텅스텐-함유 재료들로 피처들을 충진하는 것은 충진된 피처들 내측에 보이드들 및 심들의 형성을 유발할 수도 있다. 보이드는 충진되지 않은 채로 남겨진 피처 내의 영역이다. 보이드는 예를 들어서, 증착된 재료가 피처 내에서 핀치 포인트를 형성하여서, 피처 내의 충진되지 않은 공간을 밀봉하여서 반응물이 들어가서 증착되는 것을 방지하는 경우에 형성될 수 있다.
보이드 및 심 형성에 대한 다수의 잠재적 요인들이 존재한다. 일 요인은 확산 장벽 층 또는 핵생성 층과 같은, 텅스텐 함유 재료 또는 보다 통상적으로 다른 재료들의 증착 동안에 피처 개구 근처에 형성된 오버행이다. 그 실례가 도 1b에 도시된다.
도 1b에서는 도시되지 않았지만 그럼에도 심 형성 또는 심 확장으로 이어질 수도 있는 보이드 또는 심 형성의 다른 요인은 피처 홀들의 곡면형 (또는 보우형 (bowed)) 측벽들이며, 이는 또한 보우형 피처들로서 지칭된다. 보우형 피처들에서, 개구 근방의 캐비티의 단면 치수는 피처 내측의 것보다 작다. 보우형 피처들에서의 이러한 보다 좁아진 개구들의 효과는 상술한 오버행 문제와 다소 유사하다. 도 1c, 도 1d 및 도 1g에서 도시된 바와 같은 피처 내의 협폭부들도 또한 소수의 보이드 또는 심만을 갖게 또는 보이드 또는 심을 전혀 갖지 않으면서 텅스텐을 충진하는데 있어서 과제를 만들 것이다.
무 보이드 충진이 달성된다고 하여도, 피처 내의 텅스텐은 비아, 트렌치, 라인 또는 다른 피처의 축 또는 중간을 통해서 연장하는 심을 포함할 수도 있다. 이는 텅스텐 성장이 일 측벽에서 시작하여서, 그레인들이 이와 반대되는 측벽으로부터 성장하는 텅스텐과 만날때까지 계속될 수 있기 때문이다. 이 심은 하이드로플루오릭 산 (HF) 와 같은 불소 함유 화합물들을 포함하는 불순물들의 트랩핑을 허용할 수 있다. 화학적 기계적 평탄화 (CMP) 동안에, 코어링 (coring) 이 또한 이 심으로부터 전파될 수 있다. 다양한 실시예들에 따라서, 본 명세서에서 기술된 방법들은 보이드 및 심 형성을 줄이거나 제거할 수 있다. 또한, 본 명세서에서 기술된 방법들은 다음 중 하나 이상을 처리할 수 있다:
1) 상당한 과제를 낳은 프로파일들: 무 보이드 충진은 본 명세서에서 참조로서 인용된 미국 특허 출원 번호 13/351,970에서 기술된 바와 같은 증착-에칭-증착 사이클들을 사용하여서 대부분의 재차 들어간 피처들 내에서 달성될 수 있다. 그러나, 치수들 및 기하구조에 따라서, 다수의 증착-에칭-증착 사이클들이 무 보이드 충진을 달성하기 위해서 필요할 수도 있다. 이는 프로세스 안정성 및 처리량에 영향을 줄 수 있다. 본 명세서에서 기술된 실시예들은 소수의 증착-에칭-증착 사이클들 또는 이러한 사이클을 전혀 없이 피처 충진을 제공할 수 있다.
2) 소형 피처들 및 라이너/장벽 영향: 피처 크기들이 극히 작은 경우에, 언더층 라이너/장벽의 무결성에 영향을 주지 않고서 에칭 프로세스를 튜닝하는 것은 매우 어려울 수 있다. 몇몇 경우들에서, 단속적 Ti 공격-가능하게는 에칭 동안에 패시베이션 TiFx 층 형성으로 기인됨-이 텅스텐-선택성 에칭 동안에 발생할 수 있다.
3) W 그레인 바운더리들에서의 산란: 피처 내에서의 다수의 텅스텐 그레인들의 존재는 그레인 바운더리 산란으로 인한 전자 손실을 낳을 수도 있다. 이로써, 실제 디바이스 성능은 이론적 예측치들 및 블랜킷 웨이퍼 결과들에 비해서 저하될 것이다.
4) W 충진에서의 감소된 비아 체적: 특히, 보다 작고 보다 새로운 피처들에서, 금속 컨택트의 상당한 부분이 W 장벽 (TiN, WN 등) 에 의해서 점유된다. 이러한 막들은 통상적으로 텅스텐보다 높은 저항을 가지며 컨택트 저항 등과 같은 전기적 특성에 부정적 영향을 준다.
도 2 내지 도 4는 위의 문제들을 처리할 수 있는 텅스텐 피처 충진의 다양한 프로세스들의 개략사항들을 제공하며, 다양한 피처들의 텅스텐 충진의 실례들이 도 5 내지 도 7을 참조하여서 기술된다.
도 2는 텅스텐으로 피처를 충진하는 방법에서의 특정 동작들을 예시하는 프로세스 흐름도이다. 이 방법은 피처의 선택적 억제와 함께 블록 (201) 에서 시작한다. 피처의 선택적 억제는 또한 선택적 패시베이션, 차별적 억제 또는 차별적 패시베이션으로 지칭될 수도 있으며 피처의 일부 상에서의 후속하는 텅스텐 핵생성을 억제하는 한편, 피처의 나머지 부분 상에서의 핵생성 억제를 하지 않는 (또는 핵생성을 덜 억제하는) 것을 말한다. 예를 들어서, 일부 실시예들에서, 피처는 피처 개구에서 선택적으로 억제되고, 피처 내측의 핵생성은 억제되지 않는다. 선택적 억제가 이하에서 더 설명되며 예를 들어서, 플라즈마의 활성화된 종들에 피처의 일부를 선택적으로 노출시키는 것을 수반할 수 있다. 특정 실시예들에서, 예를 들어서, 피처 개구가 분자적 질소 가스로부터 생성된 플라즈마에 선택적으로 노출된다. 이하에서 더 기술될 바와 같이, 피처 내의 목표된 억제 프로파일은 억제 화학물, 기판 바이어스 전력, 플라즈마 전력, 프로세스 압력, 노출 시간 및 다른 프로세스 파라미터들 중 하나 이상을 적절하게 선택함으로써 형성될 수 있다.
피처가 일단 선택적으로 억제되면, 이 방법은 블록 (203) 으로 진행하여서 억제 프로파일에 따라서 텅스텐이 선택적으로 증착된다. 블록 (203) 은 열적, 플라즈마 강화된 CVD 및/또는 ALD 프로세스들을 포함하여, 하나 이상의 화학적 기상 증착 (CVD) 및/또는 원자 층 증착 (ALD) 프로세스들을 수반할 수도 있다. 이 증착은 텅스텐이 피처의 덜 억제되거나 억제되지 않은 부분들 상에서 우세적으로 성장한다는 점에서 선택적이다. 일부 실시예들에서, 블록 (203) 은 협폭부에 도달하거나 이를 지날때까지 피처의 내측 부분 또는 하단 내에 텅스텐을 선택적으로 증착하는 것을 수반한다.
억제 프로파일에 따른 선택적 증착이 수행된 이후에, 이 방법은 블록 (205) 에서 계속되며 여기서 피처의 나머지 부분이 충진된다. 특정 실시예들에서, 블록 (205) 은 텅스텐-함유 프리커서가 수소에 의해서 환원되어서 텅스텐을 증착하는 CVD 프로세스를 수반한다. 텅스텐 헥사플루오라이드 (WF6) 가 때로 사용되지만, 이 프로세스는 다음으로 한정되지 않지만, 텅스텐 헥사클로라이드 (WCl6), 유기-금속성 프리커서들, 및 MDNOW (methylcyclopentadienyl-dicarbonylnitrosyl-tungsten) 및 EDNOW (ethylcyclopentadienyl-dicarbonylnitrosyl-tungsten) 와 같은 불소가 없는 프리커서들을 포함하는 다른 텅스텐 프리커서들을 사용하여서 수행될 수도 있다. 또한, CVD 증착 시에 수소가 환원제로서 사용될 수 있지만, 실란을 포함하여 다른 환원제들이 수소 대신에 또는 수소와 더불어서 사용될 수 있다. 다른 실시예들에서, 텅스텐 헥사카르보닐 (W(CO)6) 이 환원제와 함께 또는 없이 사용될 수도 있다. 이하에서 더 기술되는 ALD 및 PNL (pulsed nucleation layer) 과는 달리, CVD 기법에서는, WF6 및 H2 또는 다른 반응물들은 반응 챔버 내로 동시에 도입된다. 이는 기판 표면 상에 텅스텐 막을 연속적으로 형성하는 혼합 반응물 가스들의 연속적인 화학 반응을 생성한다. CVD를 사용하여서 텅스텐 막들을 증착하는 방법들은, 텅스텐 증착 프로세스들을 설명하기 위해서 그들 전체 내용이 본 명세서에서 참조로서 인용되는 미국 특허 출원 번호 12/202,126, 12/755,248 및 12/755,259에 기술된다. 다양한 실시예들에 따라서, 본 명세서에서 기술된 방법들은 피처를 충진하는 특정 방법으로 한정되지 않고, 임의의 적합한 증착 기법을 포함할 수도 있다.
일부 실시예들에서, 블록 (205) 은 블록 (203) 에서 시작된 CVD 증착 프로세스를 계속하는 것을 수반할 수도 있다. 이러한 CVD 프로세스는 피처의 억제된 부분 상에서의 증착을 낳을 수 있으며 핵생성은 피처의 억제되지 않은 부분 상에서보다 느리게 발생한다. 몇몇 실시예들에서, 블록 (205) 은 적어도 피처의 억제된 부분들에 걸쳐서 텅스텐 핵생성 층의 증착을 수반할 수도 있다.
다양한 실시예들에 따라서, 선택적으로 억제된 피처 표면부는 금속 질화물 층과 같은 장벽 또는 라이너 층일 수 있거나, 이는 텅스텐의 핵생성을 촉진하도록 증착된 층일 수 있다. 도 3은 텅스텐 핵생성 층이 선택적 억제 이전에 피처 내에 증착되는 방법의 실례를 도시한다. 이 방법은 블록 (310) 에서 시작하며, 여기서 피처 내에 텅스텐의 컨포멀 박층이 증착된다. 이 층은 그 상에 벌크 텅스텐-함유 재료의 후속 증착을 용이하게 한다. 특정 실시예들에서, 핵생성 층은 PNL 기법을 사용하여서 증착된다. PNL 기법에서는, 환원제, 퍼지 가스들, 및 텅스텐 함유 프리커서의 펄스들이 반응 챔버 내로 순차적으로 주입 및 퍼지될 수 있다. 이 프로세스는 목표된 두께가 달성될 때가지 사이클릭 방식으로 반복된다. PNL은 넓게는 ALD 기법들을 포함하여서, 반도체 기판 상에 반응할 반응물들을 순차 첨가하기 위한 임의의 사이클릭 프로세스를 구현한다. 텅스텐 핵생성 층들을 증착하기 위한 PNL 기법들은을 텅스텐 증착 프로세스들을 설명하기 위해서 그들 전체 내용이 본 명세서에서 참조로서 인용되는 미국 특허들 6,635,965; 7,589,017; 7,141,494; 7,772,114; 8,058,170 및 미국 특허 출원 번호 12/755,248 및 12/755,259에서 기술된다. 블록 (301) 은 텅스텐 핵생성 층 증착의 특정 방법들로 한정되는 것이 아니며 컨포멀 박층을 증착하기 위한 PNL, ALD, CVD 및 PVD 기법들을 포함한다. 이 핵성성 층은 고품질 벌크 증착을 지원하기 위해서 피처를 전체적으로 피복하도록 충분하게 두꺼울 수도 있지만; 그러나 핵생성 층의 저항이 벌크 층의 저항보다 높기 때문에, 핵생성 층의 두께는 총저항을 가능한한 낮게 유지하도록 최소화될 수도 있다. 블록 (301) 에서 증착된 막들의 예시적인 두께는 10 Å 보다 작은 것으로부터 100 Å까지에 이를 수 있다. 블록 (301) 에서의 텅스텐의 컨포멀 박층의 증착 후에, 이 방법은 도 2를 참조하여서 상술한 바와 같은 블록들 (201, 203, 및 205) 에서 계속될 수 있다. 도 3의 방법에 따라서 피처를 충진하는 것의 실례는 도 5를 참조하여서 이하에서 기술된다.
도 4는 피처를 충진하는 것을 완료하는 것 (예를 들어서, 도 2 또는 도 3에서의 블록 (205)) 이 선택적 억제 및 증착 동작들을 반복하는 것을 수반하는 방법의 실례를 도시한다. 이 방법은 도 2를 참조하여서 상술된 블록 (201) 에서 시작하며, 여기서 피처가 선택적으로 억제되며, 블록 (203) 으로 진행하여서, 여기서 억제 프로파일에 따라서 선택적 증착이 발생한다. 이어서, 블록 (201) 및 블록 (203) 이 피처 충진을 완료하도록 1 회 이상 반복된다 (블록 401). 도 4의 방법에 따라서 피처를 충진하는 실례는 도 6를 참조하여서 이하에서 기술된다.
또 다른 선택적 억제가 선택적 증착과 함께 사용될 수 있다. 선택적 증착 기법들은 위에서 참조된 미국 가 특허 출원 번호 61/616,377에 기술된다.
다양한 실시예들에 따라서, 선택적 억제는 피처 표면들을 패시베이션하는 활성화된 종들로 노출하는 것을 수반할 수 있다. 예를 들어서, 특정 실시예들에서, 텅스텐 (W) 표면은 질소 계 또는 수소 계 플라즈마에 노출됨으로써 패시베이션될 수 있다. 일부 실시예들에서, 억제는 텅스텐 질화물 (WN) 또는 텅스텐 카바이드 (WC) 와 같은 화합물 재료의 박층을 형성하게 활성화된 종들과 피처 표면 간의 화학적 반응을 수반할 수 있다. 일부 실시예들에서, 억제는 화화물 재료 층을 형성하지 않고서 표면을 패시베이션하는 흡착과 같은 표면 효과를 수반할 수도 있다. 활성화된 종들은 플라즈마 생성에 의한 방법 및/또는 자외선 방사선에 노출되는 방법을 포함하는 임의의 적합한 방법에 의해서 형성될 수 있다. 일부 실시예들에서, 피처를 포함하는 기판이 기판이 안착된 챔버 내로 공급된 하나 이상의 가스들로부터 생성된 플라즈마에 노출된다. 일부 실시예들에서, 하나 이상의 가스들이 원격 플라즈마 생성기 내로 공급되고, 활성화된 종들이 기판이 안착된 챔버 내에 제공된 원격 플라즈마 생성기 내에 형성될 수도 있다. 플라즈마 소스는 무선 주파수 (RF) 플라즈마 소스 또는 마이크로웨이브 소스를 포함하는 임의의 타입의 소스일 수 있다. 플라즈마는 유도적으로 및/또는 용량적으로 결합될 수 있다. 활성화된 종들은 원자적 종들, 라디칼 종들, 및 이온성 종들을 포함할 수 있다. 특정 실시예들에서, 원격에서 생성된 플라즈마에 노출하는 것은 라디칼 및 원자화된 종들에 노출하는 것을 포함하며, 실질적으로 어떠한 이온성 종들로 플라즈마 내에 존재하지 않으며 따라서 억제 프로세스는 이온에 의해서 매개되지 않는다. 다른 실시예들에서, 이온 종들이 원격에서 생성된 플라즈마에 존재할 수 있다. 특정 실시예들에서, 인-시츄 플라즈마에 노출하는 것은 이온-매개된 억제를 수반할 수 있다. 이러한 애플리케이션을 위해서, 활성화된 종들은 플라즈마 생성기에 초기에 공급된 가스들로부터 그리고 재결합된 종들로부터 구별된다.
억제 화학물들은 증착 가스들에 후속하여서 노출될 표면에 대해서 맞춤될 수 있다. 예를 들어서 도 3을 참조하여서 기술된 방법에서 형성된 바와 같은, 텅스텐 표면에 있어서, 질소 계 플라즈마 및/또는 수소 계 플라즈마에 노출하는 것은 W 표면들 상으로의 후속 텅스텐 증착을 억제한다. 텅스텐 표면들의 억제를 위해서 사용될 수 있는 다른 화학물들은 산소 기반 플라즈마 및 하이드로카본-기반 플라즈마를 포함한다. 예를 들어서, 분자적 산소 또는 메탄이 플라즈마 생성기에 도입될 수도 있다.
본 명세서에서 사용되는 바와 같이, 질소 계 플라즈마는 주 비-불활성 (non-inert) 성분이 질소인 플라즈마이다. 아르곤, 크세논, 또는 크립톤과 같은 불활성 성분은 캐리어 가스로서 사용될 수도 있다. 일부 실시예들에서, 어떠한 다른 비-불활성 성분들이, 미량으로 제외하고 플라즈마가 생성되는 가스 내에는 존재하지 않는다. 일부 실시예들에서, 억제 화학물들은 질소 함유 화학물, 수소 함유 화학물, 산소 함유 화학물 및/또는 탄소 함유 화학물일 수도 있으며, 하나 이상의 추가 반응성 종들이 플라즈마 내에 존재할 수 있다. 예를 들어서, 본 명세서에서 참조로서 인용되는 미국 특허 출원 번호 13/016,656는 질소 트리플루오라이드 (NF3) 에 노출함으로써 텅스텐 표면의 패시베이션을 기술한다. 마찬가지로, CF4 또는 C2F8와 같은 플루오로카본들이 사용될 수도 있다. 그러나, 특정 실시예들에서, 억제 종들은 선택적 억제 동안에 에칭을 방지하도록 불소를 함유하지 않는다.
특정 실시예들에서, 자외선 방사선이 활성화된 종들을 제공하게 플라즈마 대신에 또는 이와 더불어서 사용될 수도 있다. 가스들이 기판이 안착된 반응 챔버 내측에서 및/또는 반응 챔버의 업스트림에 있는 UV 광에 노출될 수 있다. 또한, 특정 실시예들에서, 비-플라즈마, 비-UV, 열적 억제 프로세스들이 사용될 수도 있다. 텅스텐 표면들에 추가하여서, 핵생성은 TiN 및/또는 WN 표면들과 같은 라이너/장벽 층들 상에서 억제될 수도 있다. 이러한 표면들을 패시베이션하는 임의의 화학물이 사용될 수도 있다. TiN 및 WN의 경우에, 이는 질소 계 화학물 또는 질소 함유 화학물에 노출하는 것을 포함할 수 있다. 특정 실시예들에서, W에 대해서 상술된 화학물들이 TiN, WN, 또는 다른 라이너 층 표면들에 대해서 채용될 수도 있다.
억제 프로파일을 튜닝하는 것은 억제 화학물, 기판 바이어스 전력, 플라즈마 전력, 프로세스 압력, 노출 시간 및 다른 프로세스 파라미터들을 적합하게 제어하는 것을 수반할 수 있다. 인 시츄 플라즈마 프로세스에서 (또는 이온성 종들이 존재하는 다른 프로세스들에서), 바이어스는 기판에 인가될 수 있다. 기판 바이어스는 일부 실시예들에서, 억제 프로파일에 크게 영향을 줄 수 있으며, 바이어스 전력이 증가하면 피처 내로 더 깊이 활성 종들이 진입한다. 예를 들어서, 300 mm 기판 상에서의 100 W DC 바이어스는 1500 nm 깊이의 구조물의 상단 절반까지 억제하는 것을 낳는 반면에, 700 W 바이어스는 전체 구조물을 억제할 수 있다. 특정 선택적 억제에 적합한 절대 바이어스 전력은 기판 크기, 시스템, 플라즈마 타입, 및 다른 프로세스 파라미터들, 및 목표된 억제 프로파일에 의존하지만, 바이어스 전력은 보텀-업 선택도를 튜닝하는데 사용될 수 있으며, 바이어스 전력이 감소하면 보다 높은 선택도를 낳는다. 선택도가 측방향으로 요구되지만 수직 방향으로는 요구되지 않은 3 차원 구조물들에 대해서 (텅스텐 증착은 이 구조물의 내부에서 바람직함), 증가하는 바이어스 전력은 상단 대 하단 증착 균일성을 촉진하는데 사용될 수 있다.
바이어스 전력이 특정 실시예들에서 이온성 종들에 대한 억제 프로파일을 튜닝하기 위한 주 또는 유일한 수단으로서 사용될 수 있지만, 특정 실시예들에서, 선택적 억제를 수행하는 다른 것들이 바이어스 전력 대신에 또는 이와 더불어서 다른 파라미터들을 사용한다. 이러한 것은 원격에서 생성된 비이온성 플라즈마 프로세스들 및 비-플라즈마 프로세스들을 포함한다. 또한, 다수의 시스템들에서, 기판 바이어스는 측방향이 아닌 수직 방향으로의 선택도를 튜닝하는데 용이하게 인가될 수 있다. 따라서, 측방향 선택도가 요구되는 3 차원 구조물에 있어서, 바이어스 이외의 파라미터들이 상술한 바와 같이 제어될 수 있다.
억제 화학물이 또한 사용되어서 억제 프로파일을 튜닝할 수 있는데, 상이한 비들의 활성 억제 종들이 사용된다. 예를 들어서, 텅스텐 표면들의 억제를 위해서, 질소가 수소에 비해서 강한 억제 효과를 가질 수 있으며; 형성 가스 기반 플라즈마 내에서 N2 및 H2의 비를 조절하는 것은 프로파일을 튜닝하는데 사용될 수 있다. 또한, 플라즈마 전력도 사용되어서 억제 프로파일을 튜닝할 수 있는데, 상이한 비들의 활성 종들이 플라즈마 전력에 의해서 튜닝된다. 프로세스 압력이 또한 사용되어서 억제 프로파일을 튜닝할 수 있는데, 압력은 보다 많은 재결합을 유발할 수 있으며 (활성 종들을 탈활성화시키며) 활성 종들을 피처 내로 더 집어넣을 수 있다. 또한, 프로세스 시간이 사용되어서 억제 프로파일을 튜닝할 수 있는데, 처리 시간이 증가하며 피처 내로 더 깊이 억제가 발생한다.
일부 실시예들에서, 선택적 억제는 매스 (mass) 이송 제한되는 방식으로 동작 (203) 을 수행함으로써 달성될 수 있다. 이 방식에서, 피처 내의 억제 레이트는 피처 내로 확산하는 상이한 억제 재료 성분들 (예를 들어서, 초기 억제 종들, 활성화된 억제 종들 및 재결합된 억제 종들) 의 양들 및/또는 상대적 조성들에 의해서 제한된다. 특정 실례들에서, 억제 레이트들은 피처 내측의 상이한 위치들에서의 다양한 성분들의 농도들에 따른다.
매스 이송 한정 조건들은 전체적인 억제 농도 변화들에 의해서 부분적으로 특성화될 수 있다. 특정 실시예들에서, 농도는 피처의 개구 근처보다 피처의 내측에서 더 낮으며, 이로써 보다 높은 억제 레이트가 내측보다 개구 근처에서 달성된다. 이로서, 이는 피처 개구 근처에서의 선택적 억제로 이어진다. 매스 이송 한정 프로세스 조건들은, 일부 활성화된 종들이 피처 내로 확산할 때에 이 종들을 소비하도록 피처 개구 근처에서 상대적으로 높은 억제 레이트들을 유지하면서 프로세싱 챔버 내로 억제 종들의 한정된 양을 공급 (예를 들어서, 캐비티 프로파일 및 치수들에 비해서 낮은 억제 가스 플로우 레이트들을 사용) 함으로써 달성될 수 있다. 특정 실시예들에서, 농도 구배는 실질적이며, 이는 상대적으로 높은 억제 키네틱들 및 상대적으로 낮은 억제 공급으로부터 유발될 수 있다. 특정 실시예들에서, 개구 근처에서의 억제 레이트는 또한 매스 이송 제한적일 수 있지만, 이 조건은 선택적 억제를 달성하는데 요구되지 않는다.
피처 내측에서의 전체적인 억제 농도 변화들 이외에, 선택적 억제는 피처에 걸친 상이한 억제 종들의 상대적 농도들에 의해서 영향을 받을 수도 있다. 이로써, 이러한 상대적 농도들은 억제 종들의 재결합 프로세스들 및 해리의 상대적 역학사항들에 의존한다. 상술한 바와 같이, 분자적 질소와 같은 초기 억제 재료는 원격 플라즈마 생성기를 통과하고 및/또는 인 시츄 플라즈마를 경험하여서 활성화된 종들 (예를 들어서, 원자적 질소, 질소 이온들) 을 생성한다. 그러나, 활성화된 종들은 덜 활성적인 재결합된 종들 (예를 들어서, 질소 분자들) 로 재결합하고 및/또는 그들의 확산 경로들을 따라서 W, WN, TiN 또는 다른 피처 표면들과 반응할 수도 있다. 이로써, 피처의 상이한 부분들이 상이한 억제 재료들, 예를 들어서, 초기 억제 가스, 활성화된 억제 종들, 및 재결합된 억제 종들의 상이한 농도들에 노출될 수 있다. 이는 선택적 억제를 제어하기 위한 추가적 기회를 제공한다. 예를 들어서, 활성화된 종들은 대체적으로 초기 억제 가스 및 재결합된 억제 종들보다 더 반응성을 갖는다. 또한, 몇몇 경우들에서, 활성화된 종들은 재결합된 종들보다 온도 변화에 대해서 덜 민감할 수도 있다. 따라서, 프로세스 조건들이 제거가 주로 활성화된 종들로부터 기인되는 방식으로 제어될 수 있다. 상술한 바와 같이, 일부 종들은 다른 종들보다 더 반응성이 강할 수 있다. 또한, 특정 프로세스 조건들은 활성화된 종들이 피처 내측에서보다 피처의 개구 근처에서 보다 높은 농도로 존재하게 할 수 있다. 예를 들어서, 일부 활성화된 종들은 피처들 내로, 특히 소형의 고 종횡비 피처들 내로 더 깊이 확산하면서 소비 (예를 들어서, 피처 표면 재료들과 반응하고/하거나 표면 상으로 흡착됨) 및/또는 재결합될 수 있다. 활성화된 종들의 재결합은 또한 피처의 외측에서, 예를 들어서, 프로세싱 챔버의 샤워헤드 내에서 발생하며 프로세스 압력에 의존할 수 있다. 따라서, 챔버 압력은 챔버 및 피처들의 다양한 지점들에서 활성화된 종들의 농도를 조절하도록 특정하게 제어될 수도 있다.
억제 가스의 플로우 레이트들은 챔버의 크기, 반응 레이트 및 다른 파라미터들에 의존할 수 있다. 보다 많은 억제 재료가 피처 내측보다 개구 근처에 집중되게 플로우 레이트가 선택될 수 있다. 특정 실시예들에서, 이러한 플로우 레이트들은 매스 이송 한정적인 선택적 억제를 유발한다. 예를 들어서, 스테이션당 195 리터 챔버에 대한 플로우 레이트는 약 25 sccm 내지 10,000 sccm 이거나, 보다 구체적인 실시예들에서, 약 50 sccm 내지 1,000 sccm일 수 있다. 특정 실시예들에서, 플로우 레이트는 약 2,000 sccm 보다 작거나, 약 1,000 sccm 보다 작거나, 또는 보다 구체적으로 약 500 sccm 보다 작을 수 있다. 이러한 값들은 300 mm 기판을 프로세싱할 시에 구성되는 단일 개별 스테이션을 위해서 제공되는 것임이 주목되어야 한다. 이러한 플로우 레이트들은 기판 크기, 장치 내에서의 스테이션들의 개수 (예를 들어서, 4 스테이션 장치에서는 4 개), 프로세싱 챔버 볼륨 및 다른 요인들에 따라서 커지거나 줄어들 수 있다.
특정 실시예들에서, 선택적 억제 이전에 기판이 가열되거나 냉각될 수 있다. 다양한 디바이스들이 사용되어서 기판을 사전결정된 온도로 되게 하는데, 예를 들어서, 스테이션 내의 가열 또는 냉각 요소들 (예를 들어서, 페데스탈 내의 설치된 전기적 저항 히터 또는 페데스탈을 통해서 순환하는 열 전달 유체), 기판 상방의 적외선 램프들, 점화 플라즈마 등이 사용될 수 있다.
기판에 대한 사전결정된 온도는 피처 표면과 억제 종들 간의 화학적 반응을 유도하고 및/또는 억제 종들의 흡착을 촉진하고 및/또는 이러한 반응 또는 흡착의 레이트를 제어하도록 선택될 수 있다. 예를 들어서, 보다 많은 억제가 피처 내측에서보다 개구 근처에서 발생하도록 높은 반응 레이트를 갖게 온도가 선택될 수 있다. 또한, 활성화된 종들의 재결합 (예를 들어서, 원자적 질소의 분자적 질소로의 재결합) 을 제어하고 및/또는 어느 종들 (예를 들어서, 활성화된 종들 또는 재결합된 종들) 이 주로 억제에 기여하는지를 제어하도록 선택될 수도 있다. 다른 실시예들에서, 기판이 약 300 ℃ 보다 낮게 유지되거나, 보다 구체적으로 약 250 ℃ 보다 낮게 유지되거나, 또는 약 150 ℃ 보다 낮게 유지되거나 심지어 약 100 ℃ 보다 낮게 유지된다. 다른 실시예들에서, 기판은 약 300 내지 450 ℃ 또는 보다 구체적인 실시예에서, 약 350 내지 400 ℃ 로 가열될 수 있다. 다른 온도 범위들이 상이한 타입들의 억제 화학물들에 대해서 사용될 수도 있다. 노출 시간도 역시 선택적 억제를 낳도록 선택될 수도 있다. 예시적인 노출 시간은 목표된 선택도 및 피처 깊이에 따라서 약 10 초 내지 약 500 초일 수 있다.
상술한 바와 같이, 본 발명의 양태들은 VNAND 워드라인 (WL) 충진을 위해서 사용될 수 있다. 이하의 논의가 다양한 방법들에 대한 프레임워크를 제공하지만, 이 방법들은 또한 로직 및 메모리 컨택트 충진, DRAM 매립된 워드라인 충진, 수직으로 집적된 메모리 게이트/워드라인 충진 및 3D 집적 (TSV) 을 포함하는, 다른 애플리케이션들에서 역시 구현될 수도 있다.
위에서 기술된 도 1f는 충진될 VNAND 워드라인 구조물의 실례를 제공한다. 상술한 바와 같이, 이러한 구조물들의 피처 충진은 필러 배치에 의해서 유발되는 협폭부들을 포함하는 몇몇 문제들을 낳을 수 있다. 또한, 반응물들이 충진 완료 이전에 다 소모되어 버리도록 고 피처 밀도는 로딩 효과 (load effect) 를 유발할 수 있다.
다양한 방법들이 전체 WL을 통한 무 보이드 충진을 위해서 이하에서 기술된다. 특정 실시예들에서, 저 저항 텅스텐이 증착된다. 도 5는 비컨포멀 선택적 억제가 핀치 오프 이전에 피처의 내부를 충진하는데 사용되는 시퀀스를 도시한다. 도 5에서, 구조물 (500) 에는 라이너 층 (502) 이 제공된다. 라이너 층 표면부 (502) 는 예를 들어서 TiN 또는 WN일 수 있다. 이어서, 텅스텐 핵생성 층 표면부 (504) 가 라이너 층 (502) 상에 컨포멀하게 증착된다. 상술한 바와 같은 PNL 프로세스가 사용될 수 있다. 일부 실시예들에서, 컨포멀 핵생성 층을 증착하는 이 동작은 생략될 수도 있다. 이어서, 구조물이 억제 화학물에 노출되고 이로써 구조물 (500) 의 부분들 (506) 이 선택적으로 억제된다. 본 실례에서, 필러 협폭부들 (151) 을 통한 부분들 (508) 이 선택적으로 억제된다. 억제는 예를 들어서 N2, H2, 형성 가스 (forming gas), NH3, O2, CH4, 등과 같은 가스로부터 생성된 다이렉트 (인 시츄) 플라즈마로의 노출을 수반할 수 있다. 피처를 억제 종들에 노출시키는 다른 방법들은 상술되었다. 이어서, CVD 프로세스가 수행되어서 억제 프로파일에 따라서 텅스텐을 선택적으로 증착한다: 벌크 텅스텐 (510) 이 핵생성 층 (504) 의 억제되지 않은 부분들 상에 우선적으로 증착되고, 이로써 협폭부 후방의 충진하기 어려운 영역들이 충진된다. 이어서, 피처의 나머지 부분이 벌크 텅스텐 (510) 과 함께 충진된다. 도 2를 참조하여서 상술한 바와 같이, 텅스텐을 선택적을 증착하는데 사용된 동일한 CVD 프로세스가 피처의 나머지 부분을 충진하는데 사용되거나, 상이한 화학물 또는 프로세스 조건들을 사용하고 및/또는 핵생성 층이 증착된 이후에 수행된 상이한 CVD 프로세스들이 사용될 수도 있다.
일부 실시예들에서, 본 명세서에서 기술된 방법들은 텅스텐 비아 충진을 위해서 사용될 수 있다. 도 6은 예를 들어서, 금속 질화물 또는 다른 장벽 층일 수도 있는 언더-층 (113) 을 포함하는 피처 홀 (105) 의 실례를 도시한다. 텅스텐 층 (653) 이 예를 들어서, PNL 및/또는 CVD 방법에 의해서 피처 홀 (105) 내에 컴포멀하게 증착된다. (텅스텐 층 (653) 이 도 6의 실례에서는 피처 홀 (105) 내에 컨포멀하게 증착되는 반면에, 다른 일부 실시예들에서는, 언더-층 (113) 상에서의 텅스텐 핵생성은 텅스텐 층 (653) 의 선택적 증착 이전에 선택적으로 억제될 수 있음이 주목된다.) 텅스텐 층 (653) 상의 추가 증착이 이어서 선택적으로 억제되어, 피처 개구 근처의 텅스텐 층 (653) 의 억제된 부분들 (655) 을 형성한다. 이어서, 텅스텐이 피처의 중간 부분 및 하단 근처에서 우세적으로 증착되도록 텅스텐이 억제 프로파일을 따라서 PNL 및/또는 CVD 방법에 의해서 선택적으로 증착된다. 일부 실시예들에서, 증착은 피처가 충진될 때까지 하나 이상의 선택적 억제 사이클을 사용하여서 계속된다. 상술한 바와 같이, 일부 실시예들에서, 피처 상단에서의 억제 효과는 긴 충분한 증착 시간에 의해서 극복될 수 있으며, 일부 실시예들에서는, 일단 증착이 요망되면 피처 개구에서의 패시베이션을 저감 또는 제거하도록 추가 핵생성 층 증착 또는 다른 처리가 수행될 수도 있다. 일부 실시예들에서, 피처 충진은 도 6에 도시된 심 (657) 과 같은 심의 형성을 여전히 포함할 수도 있다. 다른 실시예들에서, 피처 충진은 무보이드 및 무심 (seam-free) 일수도 있다. 심이 존재한다고 하여도, 심은 통상적으로 충진된 피처에서 획득된 심보다 작을 수 있으며 이로써 CMP 동안의 코어링 (coring) 문제를 줄인다. 도 6의 실례에서 도시된 시퀀스는 상대적으로 작은 보이드가 존재하면서 CMP 후에 종료된다.
일부 실시예들에서, 본 명세서에서 기술된 프로세스들은 협폭부들 또는 가능한 핀치 오프 지점들을 가지지 않는 피처들에 대해서도 동일하게 유리하게 사용될 수 있다. 예를 들어서, 프로세스들은 피처의 컨포멀 충진보다는 보텀-업 충진을 위해서 사용될 수 있다. 도 7은 특정 실시예들에 따른 방법에 의해서 피처 (700) 가 충진되는 시퀀스를 도시한다. 텅스텐 (753) 의 컨포멀 박층이 초기에 증착되고 이어서 선택적 억제가 수행되어서 처리되지 않은 피처의 하단에서 억제된 부분들 (755), 층들 (753) 을 형성한다. CVD 증착이 피처의 하단 상으로 증착된 벌크 막 (757) 을 낳는다. 이어서, 선택적 CVD 증착 및 선택적 억제의 사이클들이, 피처가 벌크 텅스텐 (757) 으로 충진될 때까지 반복된다. 피처의 측벽들 상의 핵생성이 피처의 하단 근처를 제외하고 억제되기 때문에, 충진은 보텀-업으로 된다. 일부 실시예들에서, 상이한 파라미터들이 연속적인 억제시에 사용되어서 피처 하단이 피처 개구에 보다 근접하게 성장하도록 적절하게 억제 프로파일을 튜닝한다. 예를 들어서, 바이어스 전력 및/또는 처리 시간이 연속적인 억제 처리 시에 감소될 수도 있다.
실험
도 1f에서의 개략적 도면과 유사한 3D VNAND 피처들이 초기 텅스텐 시드 층의 증착 이후에 N2H2 가스로부터 생성된 플라즈마들에 노출되었다. 기판이 DC 바이어스로 바이어스되었고, 바이어스 전력은 100 내지 700 W에서 변하였으며, 노출 시간은 20 초 내지 200 초에서 변하였다. 시간이 길수록 깊고 넓은 억제가 이루어졌으며, 바이어스 전력이 높을수록 깊은 억제가 이루어졌다.
표 1은 처리 시간의 효과를 나타낸다. 모든 억제 처리들은 기판을 100 W의 DC 바이어스를 갖는 다이렉트 2000 W N2H2 플라즈마으로의 노출을 사용하였다.
억제 프로파일에 대한 처리 시간의 영향
초기 텅스텐 층 억제 처리 시간 후속 증착 선택적 증착
A 핵생성 + 300℃에서의 30초 CVD 없음 300℃에서의 400초 CVD 비선택적 증착
B A와 동일 60초
A와 동일 비선택적 증착
C A와 동일 90초 A와 동일 선택적 증착-오직 피처의 하단으로부터 수직 중간지점보다 약간 못한 지점까지만 증착. 피처의 하단에서의 (보다 넓은) 측방향 증착.
D A와 동일 140초 A와 동일 무증착
가변 처리 시간은 표 1에서 기술된 바와 같이 억제 프로파일의 수직 및 측방향 튜닝을 낳았으며 (C 항목), 가변하는 바이어스 전력은 억제 프로파일의 수직 튜닝에 보다 높게 상관되며, 측방향 편차는 부수적 효과였다.
상술한 바와 같이, 억제 영향은 보다 긴 CVD 시간, 및/또는 보다 높은 온도, 보다 공격적인 화학물 등을 포함하여, 특정 CVD에 의해서 극복될 수도 있다. 이하의 표 2는 선택적 증착에 대한 CVD 시간의 영향을 나타낸다.
선택적 증착에 대한 CVD 시간의 영향
초기 텅스텐 층 억제 처리 후속 CVD 증착 시간 (300℃) 선택적 증착
E 핵생성 + 300℃에서의 30 초 CVD H2N2 2000W RF 다이렉트 플라즈마, 90초, 100 W DC 바이어스 0 무증착
F E와 동일 E와 동일 200초 선택적 증착-피처의 하단으로부터 약 1/6 높이만큼 연장되는 소량 증착
G E와 동일 E와 동일 400초 선택적 증착-오직 피처의 하단으로부터 수직 중간지점보다 약간 못한 지점까지만 증착. 피처의 하단에서의 보다 넓은 측방향 증착.
H E와 동일 E? 동일 700초 선택적 증착-피처의 전체 높이에 걸쳐서 증착하며, 피처의 하단에서의 보다 넓은 측방향 증착
장치
임의의 적합한 챔버가 이 신규한 방법을 구현하는데 사용될 수도 있다. 증착 장치들의 실례들은 예를 들어서, 캘리포니아 산호세 소재의 Novellus Systems, Inc로부터 입수가능한 ALTUS 및 ALTUS Max 또는 다양한 다른 상업적으로 입수가능한 프로세싱 시스템들 중 임의의 것과 같은 다양한 시스템들을 포함한다.
도 8은 특정 실시예들에 따라서 부분적으로 제조된 반도체 기판을 프로세싱하기 위한 장치 (800) 의 개략적 표현을 예시한다. 장치 (800) 는 페데스탈 (820) 을 갖는 챔버 (818), 샤워헤드 (814), 및 인 시츄 플라즈마 생성기 (816) 를 포함한다. 장치 (800) 는 또한 입력을 수신하고/하거나 제어 신호들을 다양한 디바이스들로 공급하는 시스템 제어기 (822) 를 더 포함한다.
특정 실시예들에서, 억제 가스 및 존재한다면, 불활성 가스, 예를 들어서, 아르곤, 헬륨, 및 기타 등이 저장 탱크일 수도 있는 소스 (802) 로부터 원격 플라즈마 생성기 (806) 로 공급될 수 있다. 임의의 적합한 플라즈마 생성기 (806) 가 에천트를 챔버 (818) 로 도입하기 이전에 이를 활성화시키기 위해서 사용될 수도 있다. 예를 들어서, 모두가 Massachusetts Andover 소재의 MKS Instruments로부터 입수가능한, ASTRON® i Type AX7670, ASTRON® e Type AX7680, ASTRON® ex Type AX7685, ASTRON® hf-s Type AX7645와 같은, RPC (Remote Plasma Cleaning) 유닛들이 사용될 수도 있다. RPC 유닛은 통상적으로 공급된 에천트를 사용하여서 약하게 이온화된 플라즈마를 생성하는 자립적인 디바이스이다. RPC 유닛 내에는 고 전력 RF 생성기가 내장되어서 플라즈마 내의 전자들에 에너지를 제공한다. 이어서, 이 에너지는 중성의 억제 가스 분자들에 전달되어서 대략 2000 K 차수의 온도에 이르며 이로써 이러한 분자들의 열적 해리를 유발한다. RPC 유닛은 그의 높은 RF 에너지 및 가스가 이 에너지의 대부분을 흡수하게 하는 특별한 채널 기하구조로 인해서 유입되는 분자들의 60 퍼센트보다 많은 분자를 해리할 수도 있다.
특정 실시예들에서, 억제 가스는 원격 플라즈마 생성기 (806) 로부터 연결 라인 (808) 을 통해서 챔버 (818) 내로 유동하며, 이 챔버에서 혼합물이 샤워헤드 (814) 를 통해서 분배된다. 다른 실시예들에서, 억제 가스는 원격 플라즈마 생성기 (806) 를 완전하게 바이패스하여서 (예를 들어서, 시스템 (800) 이 이러한 생성기를 포함하지 않음) 챔버 (818) 내로 바로 유동된다. 이와 달리, 챔버 (818) 내로 억제 가스를 유동시키는 동안에 원격 플라즈마 생성기 (806) 가 턴 오프될 수 있는데, 그 이유는 억제 가스의 활성화는 인 시츄 플라즈마 생성기에 의해서는 필요하지 않거나 제공되지 않을 것이기 때문이다.
샤워헤드 (814) 또는 페데스탈 (820) 는 통상적으로 이에 부착된 내부 플라즈마 생성기 (816) 를 가질 수 있다. 일 실례에서, 생성기 (816) 는 약 1 MHz 내지 약 100 MHz 주파수들에서 약 0 W 내지 10,000 W을 제공할 수 있는 고 주파수 (HF) 생성기이다. 다른 실례에서, 생성기 (816) 는 약 100 KHz 만큼 낮은 주파수들에서 약 0 W 내지 10,000 W을 제공할 수 있는 저 주파수 (LF) 생성기이다. 보다 특정의 실시예에서, HF 생성기는 약 13.56 MHz에서 약 0 내지 5,000 W를 전달할 수 있다. RF 생성기 (816) 는 활성 억제 종들에 대한 인-시츄 플라즈마를 생성할 수 있다. 특정 실시예들에서, RF 생성기 (816) 는 원격 플라즈마 생성기 (806) 과 함께 사용되거나 함께 사용되지 않을 수도 있다. 특정 실시예들에서, 어떠한 플라즈마 생성기도 증착 동안에 사용되지 않는다.
챔버 (818) 는 증착 정도, 농도, 압력, 온도 및 기타 등과 같은 다양한 프로세스 파라미터들을 감지하기 위한 센서 (824) 를 포함할 수도 있다. 센서 (824) 는 프로세스 동안의 챔버 조건들의 정보를 시스템 제어기 (822) 에 제공할 수도 있다. 센서 (824) 의 실례는 질량 유량 제어기, 압력 센서, 써모커플 등을 포함한다. 센서 (824) 는 또한 챔버 내의 가스들의 존재 및 제어 측정치들을 모니터링하기 위해서 적외선 검출기 또는 광학적 검출기를 포함할 수도 있다.
증착 동작 및 선택적 억제 동작은 챔버 (818) 로부터 배기된 다양한 휘발성 종들을 생성할 수 있다. 또한, 프로세싱은 챔버 (818) 의 소정의 사전결정된 압력 레벨에서 수행된다. 이러한 기능들 양자는 진공 펌프일 수도 있는 진공 유출부 (826) 를 사용하여서 달성된다.
특정 실시예들에서, 시스템 제어기 (822) 는 프로세서 파라미터들을 제어하는데 채용된다. 시스템 제어기 (822) 는 통상적으로 하나 이상의 메모리 장치 및 하나 이상의 프로세서를 포함한다. 이 프로세서는 CPU, 컴퓨터, 아날로그 및/또는 디지털 입출력 접속부, 스텝퍼 모터 제어기 보드 및 다른 유사한 구성 요소들을 포함한다. 통상적으로, 시스템 제어기 (822) 와 연관된 사용자 인터페이스가 존재할 수 있다. 사용자 인터페이스는 디스플레이 스크린, 장치 및/또는 프로세스 상태의 그래픽 소프트웨어 디스플레이, 포인팅 장치, 키보드, 터치 스크린, 마이크로폰 등과 같은 사용자 입력 장치를 포함할 수 있다.
특정 실시예들에서, 시스템 제어기 (822) 는 기판 온도, 억제 가스 플로우 레이트, 원격 플라즈마 생성기 (806) 및/또는 인 시츄 플라즈마 생성기 (816) 의 전력 출력, 챔버 (818) 내 압력, 다른 프로세스 파라미터들을 제어한다. 시스템 제어기 (822) 는 특정 프로세스의 타이밍, 가스 혼합사항, 챔버 압력, 챔버 온도, 다른 파라미터들을 제어하기 위한 인스트럭션들의 세트를 포함하는 시스템 제어 소프트웨어를 실행한다. 제어기와 연관된 메모리 장치들 상에 저장된 다른 컴퓨터 프로그램들이 몇몇 실시예들에서 채용될 수도 있다.
프로세스 시퀀스에서의 프로세스를 제어하기 위한 컴퓨터 프로그램 코드는 예를 들어서 어셈블리 언어, C, C++, 파스칼, 포트란, 또는 다른 것들과 같은 임의의 통상적인 컴퓨터 판독 가능한 프로그래밍 언어로 기록될 수 있다. 컴파일링된 객체 코드 또는 스크립이 프로그램 내에 특정된 태스크들을 수행하도록 프로세서에 의해서 실행된다. 시스템 소프트웨어는 다수의 상이한 방식들로 설계 또는 구성될 수도 있다. 예를 들어서, 기술된 다양한 프로세스들을 수행하는데 필요한 챔버 컴포넌트들의 동작을 제어하도록 다양한 챔버 컴포넌트 서브루틴 또는 제어 객체가 기록될 수 있다. 이러한 목적을 위한 프로그램들 또는 프로그램들의 섹션들의 실례들은 가스 제어 코드, 압력 제어 코드 및 플라즈마 제어 코드를 포함한다.
제어기 파라미터들은 예를 들어서, 각 동작 타이밍, 챔버 내 압력, 기판 온도, 억제 가스 플로우 레이트 등과 같은 프로세스 조건들에 관한 것이다. 이러한 파라미터들은 레시피의 형태로 사용자에게 제공되며 사용자 인터페이스를 사용하여서 입력될 수도 있다. 프로세스를 모니터링하기 위한 신호들이 시스템 제어기 (822) 의 아날로그 및/또는 디지털 입력 접속부들에 의해서 제공될 수도 있다. 프로세스를 제어하기 위한 신호들은 장치 (800) 의 아날로그 및 디지털 출력 접속부들 상의 출력이다.
다중-스테이션 장치
도 9a는 다중 스테이션 장치 (900) 의 실례를 도시한다. 장치 (900) 는 프로세스 챔버 (901) 및 프로세싱될 기판들 및 프로세싱이 완료된 기판들을 홀딩하기 위한 하나 이상의 카세트들 (903) (예를 들어서, FOUP (Front Opening Unified Pods)) 을 포함한다. 챔버 (901) 는 다수의 스테이션들, 예를 들어서, 2 개의 스테이션들, 3 개의 스테이션들, 4 개의 스테이션들, 5 개의 스테이션들, 6 개의 스테이션들, 7 개의 스테이션들, 8 개의 스테이션들, 9 개의 스테이션들, 10 개의 스테이션들 또는 임의의 개수의 스테이션들을 가질 수 있다. 스테이션들의 개수는 일반적으로 프로세싱 동작들의 복잡성 및 공유된 분위기에서 수행될 수 있는 동작들의 수에 의해서 결정될 수 있다. 도 9a는 참조부호 (911 내지 916) 로 표시된 6 개의 스테이션들을 포함하는 프로세스 챔버 (901) 를 예시한다. 단일 프로세스 챔버 (903) 를 갖는 다중 스테이션 장치 (900) 내의 모든 스테이션들은 동일한 압력 분위기에 노출된다. 그러나, 각 스테이션은 지정된 반응물 분배 시스템 및 도 8에 도시된 것들과 같은, 전용 플라즈마 생성기 및 페데스탈에 의해서 달성되는 국부적 플라즈마 및 가열 조건들을 가질 수 있다.
프로세싱될 기판은 카세트 (903) 중 하나로부터 로드-락 (905) 을 통해서 스테이션 (911) 으로 로딩된다. 외측 로봇 (907) 이 기판을 카세트 (903) 로부터 로드-락 (905) 으로 전달하는데 사용될 수 있다. 도시된 실시예들에서, 2 개의 개별 로드 락들 (905) 이 존재한다. 이들은 통상적으로 (일단 압력이 프로세스 챔버 (903) 의 내부 분위기에 대응하는 압력과 평형 상태가 되면) 기판들을 로드-락 (905) 으로부터 스테이션 (911) 으로 그리고 프로세싱 챔버 (903) 로부터 제거할 기판을 스테이션 (916) 으로부터 로드-락 (905) 으로 이동시키는 기판 전달 디바이스들을 구비한다. 기판들을 프로세싱 스테이션들 (911 내지 916) 을 따라서 전달하고 이하에서 기술되는 프로세스 동안에 기판들 몇몇을 지지하는 메카니즘 (909) 이 사용된다.
특정 실시예들에서, 하나 이상의 스테이션들이 기판을 가열하기 위해서 예비될 수 있다. 이러한 스테이션들은 기판 위에 위치한 가열 램프 (미도시) 및/또는 도 8에서 도시된 것과 유사한 기판을 지지하는 가열 페데스탈을 가질 수 있다. 예를 들어서, 스테이션 (911) 은 로드-락으로부터 기판을 수용하고 기판이 후속 프로세싱되기 이전에 기판을 예열하는데 사용될 수 있다. 다른 스테이션들이 증착 및 에칭 동작들을 포함하여서 고종횡비 피처들을 충진하는데 사용될 수 있다.
기판이 스테이션 (911) 에서 가열되거나 이와 달리 처리된 후에, 기판이 순차적으로 배열되거나 그렇지 않을 수도 있는 프로세싱 스테이션들 (912, 913, 914, 915 및 916) 로 연속하여 이동한다. 다중 스테이션 장치 (900) 는 모든 스테이션들이 동일한 압력 분위기에 노출되도록 구성된다. 그렇게 함으로써, 기판들이 로드-락들과 같은 전송 포트들이 필요 없이 스테이션 (911) 에서 챔버 (901) 내의 다른 스테이션으로 전달될 수 있다.
특정 실시예들에서, 텅스텐 함유 재료들로 피처들을 충진하는데 하나 이상의 스테이션들이 사용될 수 있다. 예를 들어서, 스테이션 (912) 이 초기 증착 동작을 위해서 사용되고, 스테이션 (913) 이 대응하는 선택적 제거 동작을 위해서 사용될 수 있다. 증착-제거 사이클이 반복되는 실시예들에서, 스테이션 (914) 이 다른 증착 동작을 위해서 사용되고, 스테이션 (915) 이 다른 억제 동작을 위해서 사용될 수 있다. 스테이션 (916) 은 최종 충진 동작을 위해서 사용될 수 있다. 특정 프로세스들 (가열, 충진 및 제거) 에 대한 스테이션 지정에 관한 임의의 구성이 사용될 수 있다는 것이 이해되어야 한다. 일부 구현예들에서, 스테이션들 중 임의의 것은 PNL (또는 ALD) 증착, 선택적 억제, 및 CVD 증착 중 하나 이상에 전용될 수 있다.
상술한 다중 스테이션 장치에 대한 대안으로서, 방법이 배치 모드 (즉, 비-순차적 모드) 로 단일 프로세싱 스테이션에서 기판(들)을 프로세싱하는 단일 기판 챔버 또는 다중 스테이션 챔버로 구현될 수 있다. 이러한 양태에서, 기판은 챔버 내로 로딩되어서 (장치가 오직 하나의 프로세싱 스테이션만을 갖는 장치든지 배치 모드로 실행되는 다중 스테이션들을 갖는 장치이든지 상관없이) 단일 프로세싱 스테이션의 페데스탈 상에 위치된다. 이어서, 기판이 가열되고 증착 동작이 수행될 수 있다. 챔버 내의 프로세스 조건들이 조절되고 이어서 증착된 층의 선택적 억제가 수행된다. 프로세스는 (수행된다면) 하나 이상의 증착-억제 사이클들로 계속되고 마지막으로 최종 충진 동작이 수행되며 이러한 모든 동작은 동일한 스테이션 상에서 수행된다. 이와 달리, 다수의 기판들에 대하여서 먼저 신규한 방법의 동작들 (예를 들어서, 증착, 선택적 억제, 최종 충진) 중 하나만을 수행하도록 단일 스테이션 장치가 사용되고 이후에 나머지 동작들 중 하나 이상을 수행하기 위해서 기판들이 동일한 스테이션으로 다시 돌아가거나 상이한 스테이션 (예를 들어서, 상이한 장치의 것) 으로 이동할 수 있다.
다중-챔버 장치
도 9b는 특정 실시예들에 따라서 사용될 수 있는 다중-챔버 장치 (920) 의 개략도이다. 도시된 바와 같이, 장치 (920) 는 3 개의 개별 챔버들 (921, 923, 및 925) 을 갖는다. 이러한 챔버들 각각은 2 개의 페데스탈을 갖는 것으로 예시된다. 장치는 임의의 개수의 챔버들 (예를 들어서, 1 개, 2 개, 3 개, 4 개, 5 개, 6 개 등) 을 가질 수 있으며, 각 챔버는 임의의 개수의 페데스탈들 (예를 들어서, 1 개, 2 개, 3 개, 4 개, 5 개, 6 개 등) 을 가질 수 있음이 이해되어야 한다. 챔버들 (921, 923, 및 925) 각각은 챔버들 간에서 공유되지 않은 그의 자신의 압력 분위기를 갖는다. 각 챔버는 하나 이상의 대응하는 전달 포트들 (예를 들어서, 로드-락들) 을 가질 수 있다. 장치는 또한 전달 포트들과 하나 이상의 카세트들 (929) 간에서 기판들을 전달하기 위한 공유형 기판 핸들링 로봇 (927) 을 가질 수 있다.
상술한 바와 같이, 개별 챔버들은 텅스텐 함유 재료들을 증착하고 이후 동작들에서 이러한 증착된 재료들을 선택적으로 제거하기 위해서 사용될 수 있다. 이러한 2 개의 동작들을 상이한 챔버들로 분할하면 각 챔버에서 동일한 분위기 조건들을 유지함으로써 프로세싱 속도를 실질적으로 개선하는데 도움이 될 수 있다. 달리 말하면, 챔버가 그의 분위기를 증착용 조건에서 선택적 제거용 조건으로 또는 이 역으로 변화시킬 필요가 없는데, 이러한 2 개의 조건들 간에서는 프리커서들, 처리 화학물질, 온도, 압력 및 다른 프로세스 파라미터들이 상이하다. 특정 실시예들에서, 이러한 2 개 이상의 상이한 챔버들의 분위기 조건들을 변경하는 것보다 이러한 챔버들 간에 부분적으로 제조된 반도체 기판들을 전달하는 것이 더 신속하다.
패터닝 방법/장치
본 명세서에서 상술한 장치/프로세스는 예를 들어서 반도체 소자, 디스플레이, LED, 광전 패널 등의 제조 또는 가공을 위한 리소그래피 패터닝 툴 또는 프로세스와 함께 사용될 수 있다. 통상적으로, 이러한 툴들/프로세스들은 반드시 그러한 것은 아니지만 공통 제조 시설 내에서 함께 사용 또는 수행될 수 있다. 막 리소그래피 패터닝은 통상적으로 각각 복수의 가능한 툴을 사용하여서 실현되는 다음의 동작들 중 몇몇 또는 모두를 포함하며, 이 동작들은 (1) 스핀 온 또는 스프레이 온 툴을 사용하여서 기판과 같은 작업 대상에 포토레지스트를 도포하는 동작, (2) 고온 플레이트 퍼니스 또는 UV 경화 툴을 사용하여서 포토레지스트를 경화하는 동작, (3) 웨이퍼 스텝퍼와 같은 툴을 사용하여서 포토레지스트를 가시광선 또는 자외선 또는 x 선 광에 노출시키는 동작, (4) 습식 벤치 (wet bench) 와 같은 툴을 사용하여서 레지스트를 선택적으로 제거하여서 이를 패터닝하도록 상기 포토레지스트를 현상하는 동작, (5) 건식 또는 플라즈마 보조 에칭 툴을 사용하여서 상기 레지스트 패턴을 그 아래의 막 또는 작업 대상에 전사하는 동작 및 (6) RF 또는 마이크로웨이브 플라즈마 레지스트 탈피기 (stripper) 와 같은 툴을 사용하여서 포토레지스트를 제거하는 동작을 포함할 수 있다.

Claims (23)

  1. 하나 이상의 피처 개구들 및 피처 내부를 갖는 피처를 포함하는 기판을 제공하는 단계;
    상기 피처 내에 제 1 텅스텐 층을 증착하는 단계;
    상기 피처 내에 상기 제 1 텅스텐 층을 증착한 후에, 피처 축을 따라서 차별적 억제 프로파일 (differential inhibition profile) 이 존재하도록 상기 피처에서의 텅스텐 핵생성을 선택적으로 억제하는 단계로서, 상기 선택적 억제는 상기 피처 내의 재료를 에칭하지 않고서 수행되는, 상기 선택적으로 억제하는 단계; 및
    상기 차별적 억제 프로파일에 따라서 상기 피처 내에 텅스텐을 선택적으로 증착하는 단계를 포함하는, 피처 충진 방법.
  2. 제 1 항에 있어서,
    상기 피처에서의 텅스텐 핵생성을 선택적으로 억제하는 단계는 상기 기판에 바이어스를 인가하면서 다이렉트 플라즈마 (direct plasma) 에 상기 피처를 노출하는 단계를 포함하는, 피처 충진 방법.
  3. 제 1 항에 있어서,
    상기 피처에서의 텅스텐 핵생성을 선택적으로 억제하는 단계는 상기 피처를 원격에서-생성된 플라즈마에 상기 피처를 노출하는 단계를 포함하는, 피처 충진 방법.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 플라즈마는 질소 활성화된 종, 수소 활성화된 종, 산소 활성화된 종 및 탄소 활성화된 종 중 하나 이상을 포함하는, 피처 충진 방법.
  5. 제 2 항 또는 제 3 항에 있어서,
    상기 플라즈마는 질소 계 또는 수소 계인, 피처 충진 방법.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 제 1 텅스텐 층은 PNL (pulsed nucleation layer) 프로세스에 의해서 증착되는, 피처 충진 방법.
  8. 제 1 항에 있어서,
    상기 제 1 텅스텐 층은 상기 피처 내에서 컨포멀하게 증착되는, 피처 충진 방법.
  9. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 텅스텐을 선택적으로 증착하는 단계는 화학적 기상 증착 (CVD) 프로세스를 포함하는, 피처 충진 방법.
  10. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 피처 내에 텅스텐을 선택적으로 증착하는 단계 이후에, 피처 충진을 완료하도록 상기 피처 내에 텅스텐을 증착하는 단계를 더 포함하는, 피처 충진 방법.
  11. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 피처 내에 텅스텐을 선택적으로 증착하는 단계 이후에, 상기 피처 내에 텅스텐을 비-선택적으로 증착하는 단계를 더 포함하는, 피처 충진 방법.
  12. 제 11 항에 있어서,
    선택적 증착에서 비선택적 증착으로의 천이는 CVD 프로세스가 개재되는 (intervening) 텅스텐 핵생성 층 증착 없이 계속되게 하는 것을 포함하는, 피처 충진 방법.
  13. 제 11 항에 있어서,
    선택적 증착에서 비선택적 증착으로의 천이는 상기 선택적으로 증착된 텅스텐 상에 텅스텐 핵생성 층의 증착을 포함하는, 피처 충진 방법.
  14. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    텅스텐 핵생성을 선택적으로 억제하는 단계는 상기 피처의 텅스텐 표면을 처리하는 단계를 포함하는, 피처 충진 방법.
  15. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    텅스텐 핵생성을 선택적으로 억제하는 단계는 상기 피처의 금속 질화물 표면을 처리하는 단계를 포함하는, 피처 충진 방법.
  16. 제 10 항에 있어서,
    상기 피처 충진은 상기 피처 내의 재료를 에칭하지 않고 수행되는, 피처 충진 방법.
  17. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 피처는 3차원 구조물의 일부인, 피처 충진 방법.
  18. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 피처를 충진하도록 선택적 억제 및 선택적 증착의 사이클을 1 회 이상 반복하는 단계를 더 포함하는, 피처 충진 방법.
  19. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 피처 내의 적어도 협폭부 (constriction) 가 선택적으로 억제되는, 피처 충진 방법.
  20. 3차원 구조물 내의 수평으로 배향된 피처 내에 제 1 텅스텐 층을 증착하는 단계;
    상기 피처 내에 차별적 억제 프로파일이 존재하도록 상기 피처의 일부의 텅스텐 핵생성을 선택적으로 억제하기 위해 상기 피처를 다이렉트 플라즈마에 노출하는 단계; 및
    상기 피처의 일부를 선택적으로 억제한 이후에, 상기 차별적 억제 프로파일에 따라서 텅스텐을 선택적으로 증착하도록 CVD 동작을 수행하는 단계를 포함하는, 피처 충진 방법.
  21. 기판 상의 충진되지 않거나 부분적으로 충진된 피처 내에 제 1 텅스텐 층을 증착하는 단계;
    상기 피처 내에 차별적 억제 프로파일이 존재하도록 상기 피처의 일부의 텅스텐 핵생성을 선택적으로 억제하기 위해 상기 피처를 다이렉트 플라즈마에 노출하는 단계; 및
    상기 피처의 일부를 선택적으로 억제한 이후에, 상기 차별적 억제 프로파일에 따라서 텅스텐을 선택적으로 증착하도록 CVD 동작을 수행하는 단계를 포함하는, 피처 충진 방법.
  22. 삭제
  23. 하나 이상의 피처 개구들 및 피처 내부를 갖는 피처를 포함하는 기판을 제공하는 단계;
    피처 축을 따라서 차별적 억제 프로파일 (differential inhibition profile) 이 존재하도록 상기 피처 내에 텅스텐 핵생성을 선택적으로 억제하는 단계로서, 상기 선택적 억제는 비-플라즈마 열적 프로세스에 의해 수행되는, 상기 선택적으로 억제하는 단계; 및
    상기 차별적 억제 프로파일에 따라서 상기 피처 내에 텅스텐을 선택적으로 증착하는 단계를 포함하는, 피처 충진 방법.
KR1020147029798A 2012-03-27 2013-03-20 핵생성 억제를 사용하는 텅스텐 피처 충진 KR102100520B1 (ko)

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
US201261616377P 2012-03-27 2012-03-27
US61/616,377 2012-03-27
US201261737419P 2012-12-14 2012-12-14
US61/737,419 2012-12-14
US13/774,350 2013-02-22
US13/774,350 US10256142B2 (en) 2009-08-04 2013-02-22 Tungsten feature fill with nucleation inhibition
PCT/US2013/033174 WO2013148444A1 (en) 2012-03-27 2013-03-20 Tungsten feature fill with nucleation inhibition

Publications (2)

Publication Number Publication Date
KR20140143202A KR20140143202A (ko) 2014-12-15
KR102100520B1 true KR102100520B1 (ko) 2020-04-14

Family

ID=49261119

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020147029798A KR102100520B1 (ko) 2012-03-27 2013-03-20 핵생성 억제를 사용하는 텅스텐 피처 충진

Country Status (5)

Country Link
JP (1) JP6195898B2 (ko)
KR (1) KR102100520B1 (ko)
CN (1) CN104272440B (ko)
TW (1) TWI609455B (ko)
WO (1) WO2013148444A1 (ko)

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9076843B2 (en) 2001-05-22 2015-07-07 Novellus Systems, Inc. Method for producing ultra-thin tungsten layers with improved step coverage
US8129270B1 (en) 2008-12-10 2012-03-06 Novellus Systems, Inc. Method for depositing tungsten film having low resistivity, low roughness and high reflectivity
US20100267230A1 (en) 2009-04-16 2010-10-21 Anand Chandrashekar Method for forming tungsten contacts and interconnects with small critical dimensions
US9159571B2 (en) 2009-04-16 2015-10-13 Lam Research Corporation Tungsten deposition process using germanium-containing reducing agent
US8124531B2 (en) 2009-08-04 2012-02-28 Novellus Systems, Inc. Depositing tungsten into high aspect ratio features
US9653353B2 (en) 2009-08-04 2017-05-16 Novellus Systems, Inc. Tungsten feature fill
US10256142B2 (en) 2009-08-04 2019-04-09 Novellus Systems, Inc. Tungsten feature fill with nucleation inhibition
US9034768B2 (en) 2010-07-09 2015-05-19 Novellus Systems, Inc. Depositing tungsten into high aspect ratio features
US9548228B2 (en) 2009-08-04 2017-01-17 Lam Research Corporation Void free tungsten fill in different sized features
US11437269B2 (en) 2012-03-27 2022-09-06 Novellus Systems, Inc. Tungsten feature fill with nucleation inhibition
US10381266B2 (en) 2012-03-27 2019-08-13 Novellus Systems, Inc. Tungsten feature fill with nucleation inhibition
US8853080B2 (en) 2012-09-09 2014-10-07 Novellus Systems, Inc. Method for depositing tungsten film with low roughness and low resistivity
US9153486B2 (en) 2013-04-12 2015-10-06 Lam Research Corporation CVD based metal/semiconductor OHMIC contact for high volume manufacturing applications
US9082826B2 (en) 2013-05-24 2015-07-14 Lam Research Corporation Methods and apparatuses for void-free tungsten fill in three-dimensional semiconductor features
US9589808B2 (en) 2013-12-19 2017-03-07 Lam Research Corporation Method for depositing extremely low resistivity tungsten
US9425078B2 (en) * 2014-02-26 2016-08-23 Lam Research Corporation Inhibitor plasma mediated atomic layer deposition for seamless feature fill
US9349637B2 (en) * 2014-08-21 2016-05-24 Lam Research Corporation Method for void-free cobalt gap fill
US9748137B2 (en) 2014-08-21 2017-08-29 Lam Research Corporation Method for void-free cobalt gap fill
US9997405B2 (en) 2014-09-30 2018-06-12 Lam Research Corporation Feature fill with nucleation inhibition
US9953984B2 (en) * 2015-02-11 2018-04-24 Lam Research Corporation Tungsten for wordline applications
SG10201807630PA (en) * 2015-02-13 2018-10-30 Entegris Inc Coatings for enhancement of properties and performance of substrate articles and apparatus
US9595466B2 (en) * 2015-03-20 2017-03-14 Applied Materials, Inc. Methods for etching via atomic layer deposition (ALD) cycles
US9828672B2 (en) 2015-03-26 2017-11-28 Lam Research Corporation Minimizing radical recombination using ALD silicon oxide surface coating with intermittent restoration plasma
US10170320B2 (en) 2015-05-18 2019-01-01 Lam Research Corporation Feature fill with multi-stage nucleation inhibition
US9613818B2 (en) 2015-05-27 2017-04-04 Lam Research Corporation Deposition of low fluorine tungsten by sequential CVD process
US9978605B2 (en) 2015-05-27 2018-05-22 Lam Research Corporation Method of forming low resistivity fluorine free tungsten film without nucleation
US9754824B2 (en) 2015-05-27 2017-09-05 Lam Research Corporation Tungsten films having low fluorine content
US9972504B2 (en) 2015-08-07 2018-05-15 Lam Research Corporation Atomic layer etching of tungsten for enhanced tungsten deposition fill
US9978610B2 (en) 2015-08-21 2018-05-22 Lam Research Corporation Pulsing RF power in etch process to enhance tungsten gapfill performance
KR102447489B1 (ko) 2015-09-02 2022-09-27 삼성전자주식회사 반도체 메모리 소자
CN106128996A (zh) * 2016-06-24 2016-11-16 武汉新芯集成电路制造有限公司 一种无缝多晶硅插塞的形成方法
US10573522B2 (en) 2016-08-16 2020-02-25 Lam Research Corporation Method for preventing line bending during metal fill process
US10211099B2 (en) 2016-12-19 2019-02-19 Lam Research Corporation Chamber conditioning for remote plasma process
US10510590B2 (en) 2017-04-10 2019-12-17 Lam Research Corporation Low resistivity films containing molybdenum
CN111448640A (zh) 2017-12-07 2020-07-24 朗姆研究公司 在室调节中的抗氧化保护层
US10760158B2 (en) 2017-12-15 2020-09-01 Lam Research Corporation Ex situ coating of chamber components for semiconductor processing
US10843618B2 (en) * 2017-12-28 2020-11-24 Lam Research Corporation Conformality modulation of metal oxide films using chemical inhibition
JP7023150B2 (ja) 2018-03-26 2022-02-21 東京エレクトロン株式会社 タングステン膜の成膜方法及び制御装置
US10727046B2 (en) * 2018-07-06 2020-07-28 Lam Research Corporation Surface modified depth controlled deposition for plasma based deposition
WO2020118100A1 (en) * 2018-12-05 2020-06-11 Lam Research Corporation Void free low stress fill
JP2022513479A (ja) 2018-12-14 2022-02-08 ラム リサーチ コーポレーション 3d nand構造上の原子層堆積
SG11202108217UA (en) 2019-01-28 2021-08-30 Lam Res Corp Deposition of metal films
CN113316836B (zh) * 2019-03-20 2024-04-09 株式会社国际电气 半导体器件的制造方法、衬底处理方法、衬底处理装置及记录介质
US11749564B2 (en) 2020-09-22 2023-09-05 Applied Materials, Inc. Techniques for void-free material depositions
US11830728B2 (en) 2021-10-13 2023-11-28 Applied Materials, Inc. Methods for seamless gap filling of dielectric material

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100757418B1 (ko) 2006-09-05 2007-09-10 삼성전자주식회사 반도체 소자 및 그 형성 방법

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2067565C (en) * 1992-04-29 1999-02-16 Ismail T. Emesh Deposition of tungsten
JPH0922896A (ja) * 1995-07-07 1997-01-21 Toshiba Corp 金属膜の選択的形成方法
KR100338941B1 (ko) * 1999-11-26 2002-05-31 박종섭 반도체소자의 컨택 형성방법
US7964505B2 (en) * 2005-01-19 2011-06-21 Applied Materials, Inc. Atomic layer deposition of tungsten materials
KR100399417B1 (ko) * 2001-01-08 2003-09-26 삼성전자주식회사 반도체 집적 회로의 제조 방법
KR20020072996A (ko) * 2001-03-14 2002-09-19 주성엔지니어링(주) 금속 플러그 형성방법
US6998014B2 (en) * 2002-01-26 2006-02-14 Applied Materials, Inc. Apparatus and method for plasma assisted deposition
US6797620B2 (en) * 2002-04-16 2004-09-28 Applied Materials, Inc. Method and apparatus for improved electroplating fill of an aperture
KR100446300B1 (ko) * 2002-05-30 2004-08-30 삼성전자주식회사 반도체 소자의 금속 배선 형성 방법
JP4945937B2 (ja) * 2005-07-01 2012-06-06 東京エレクトロン株式会社 タングステン膜の形成方法、成膜装置及び記憶媒体
JP4967354B2 (ja) * 2006-01-31 2012-07-04 東京エレクトロン株式会社 シード膜の成膜方法、プラズマ成膜装置及び記憶媒体
US20080174021A1 (en) * 2007-01-18 2008-07-24 Samsung Electronics Co., Ltd. Semiconductor devices having metal interconnections, semiconductor cluster tools used in fabrication thereof and methods of fabricating the same
CN101952944B (zh) * 2007-11-21 2013-01-02 朗姆研究公司 控制对含钨层的蚀刻微负载的方法及其设备
US8053365B2 (en) * 2007-12-21 2011-11-08 Novellus Systems, Inc. Methods for forming all tungsten contacts and lines
US9034768B2 (en) * 2010-07-09 2015-05-19 Novellus Systems, Inc. Depositing tungsten into high aspect ratio features
US8119527B1 (en) * 2009-08-04 2012-02-21 Novellus Systems, Inc. Depositing tungsten into high aspect ratio features
US9129945B2 (en) * 2010-03-24 2015-09-08 Applied Materials, Inc. Formation of liner and barrier for tungsten as gate electrode and as contact plug to reduce resistance and enhance device performance

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100757418B1 (ko) 2006-09-05 2007-09-10 삼성전자주식회사 반도체 소자 및 그 형성 방법

Also Published As

Publication number Publication date
CN104272440A (zh) 2015-01-07
JP2015514160A (ja) 2015-05-18
TWI609455B (zh) 2017-12-21
TW201405707A (zh) 2014-02-01
KR20140143202A (ko) 2014-12-15
JP6195898B2 (ja) 2017-09-13
CN104272440B (zh) 2017-02-22
WO2013148444A1 (en) 2013-10-03

Similar Documents

Publication Publication Date Title
KR102100520B1 (ko) 핵생성 억제를 사용하는 텅스텐 피처 충진
US11410883B2 (en) Tungsten feature fill with nucleation inhibition
US11901227B2 (en) Feature fill with nucleation inhibition
US10916434B2 (en) Feature fill with multi-stage nucleation inhibition
US10381266B2 (en) Tungsten feature fill with nucleation inhibition
US20220359280A1 (en) Tungsten feature fill with nucleation inhibition
KR102609125B1 (ko) 리모트 플라즈마 프로세스를 위한 챔버 컨디셔닝
US9548228B2 (en) Void free tungsten fill in different sized features
KR102185346B1 (ko) 상이한 크기의 피처들 내에서의 무보이드 텅스텐 충진
KR102131581B1 (ko) 텅스텐 피처 충진
US20230041794A1 (en) Tungsten feature fill with nucleation inhibition

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
X091 Application refused [patent]
AMND Amendment
E90F Notification of reason for final refusal
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant