KR102095208B1 - Multi-layer ceramic substrate and method of manufacturing the same for semiconductor test - Google Patents

Multi-layer ceramic substrate and method of manufacturing the same for semiconductor test Download PDF

Info

Publication number
KR102095208B1
KR102095208B1 KR1020180144267A KR20180144267A KR102095208B1 KR 102095208 B1 KR102095208 B1 KR 102095208B1 KR 1020180144267 A KR1020180144267 A KR 1020180144267A KR 20180144267 A KR20180144267 A KR 20180144267A KR 102095208 B1 KR102095208 B1 KR 102095208B1
Authority
KR
South Korea
Prior art keywords
ceramic
dummy
green sheet
sheet
ceramic green
Prior art date
Application number
KR1020180144267A
Other languages
Korean (ko)
Inventor
최용석
이건천
이대한
이현지
이대형
Original Assignee
(주)샘씨엔에스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by (주)샘씨엔에스 filed Critical (주)샘씨엔에스
Priority to KR1020180144267A priority Critical patent/KR102095208B1/en
Priority to JP2018244610A priority patent/JP6687100B1/en
Application granted granted Critical
Publication of KR102095208B1 publication Critical patent/KR102095208B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
    • G01R1/02—General constructional details
    • G01R1/06—Measuring leads; Measuring probes
    • G01R1/067—Measuring probes
    • G01R1/073—Multiple probes
    • G01R1/07307—Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card
    • G01R1/07364—Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card with provisions for altering position, number or connection of probe tips; Adapting to differences in pitch
    • G01R1/07378—Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card with provisions for altering position, number or connection of probe tips; Adapting to differences in pitch using an intermediate adapter, e.g. space transformers
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R3/00—Apparatus or processes specially adapted for the manufacture or maintenance of measuring instruments, e.g. of probe tips
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2886—Features relating to contacting the IC under test, e.g. probe heads; chucks
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4626—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
    • H05K3/4629—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating inorganic sheets comprising printed circuits, e.g. green ceramic sheets
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4652—Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Measuring Leads Or Probes (AREA)

Abstract

The present invention provides a multi-layer ceramic substrate for a semiconductor element test, in which dummy ceramic sheets provided with a guide via are laminated on at least one surface of an upper surface and a lower surface of a main ceramic sheet. A thickness error occurring during surface processing of the dummy ceramic sheets is reduced so that the thickness of the multi-layer ceramic substrate is uniform entirely. Therefore, the precision of a semiconductor test can be increased.

Description

반도체 소자 테스트를 위한 다층 세라믹 기판 및 그 제조 방법{Multi-layer ceramic substrate and method of manufacturing the same for semiconductor test}Multi-layer ceramic substrate and method of manufacturing the same for semiconductor test

본 문서는 반도체 소자 테스트를 위한 다층 세라믹 기판 및 그 제조 방법에 관한 것으로서, 세라믹 층의 두께가 전체 영역에서 일정하게 하는 할 수 있는 다층 세라믹 기판 및 그 제조 방법에 관련된다. This document relates to a multilayer ceramic substrate for semiconductor device testing and a method for manufacturing the same, and relates to a multilayer ceramic substrate and a method for manufacturing the ceramic layer, which enables the thickness of the ceramic layer to be constant in the entire region.

반도체 집적회로 소자의 집적도가 높아짐에 따라, 반도체 집적회로에 대한 검사 공정을 수행하는 검사 장치 또한 높은 정밀도가 요구된다. 예컨대, 대표적인 반도체 집적회로 칩의 검사 장비로서 프로브 장치가 널리 이용되고 있다. 고집적화된 반도체 집적회로 칩에 대한 검사 공정에 부응하기 위해서는, 상기 반도체 집적회로 칩에 접속되는 프로브 핀들의 미세 피치화가 구현되어야 한다. 이를 위해, 프로브(Probe)들의 피치와 반도체 집적회로의 피치 간의 차이를 보상해 주는 소위 공간 변환기(Space Transformer, STF)가 사용되고 있고, 통상 이 공간 변환기는 저온 동시 소성 세라믹 재질(Low Temperature Co-fired Ceramics, LTCC)의 기판으로 구성된다. 그린 시트는 유전체 시트로서 세라믹 재료와 유리의 복합 재료를 사용할 수 있으며 유기 바인더를 혼합하고 건조하여 세라믹 그린 시트를 얻을 수 있다. 세라믹 그린 시트의 소성 온도는 대략 수백 ℃ 내지 1000℃ 정도 이며 내부 전극으로 많이 사용되는 은(Ag) 등의 금속은 약 400℃ 내지 550℃에서 수축 거동을 보일 수 있다. 이러한 수축 거동은 세라믹 기판이 다층(Multi-layer)일수록 심화된다. 이와 같은 소성 전의 세라믹 그린 시트(Ceramic green sheet)는 소성 과정에서 비아, 회로 패턴의 유무 등 내층 구조에 따라 그라운드층, 파워층, 신호층이 하부로 가라 앉기 때문에 수축이 균일하게 이루어지지 않는다. 이러한 수축에 의해 면가공 전의 세라믹 기판의 표면 또한 울퉁불퉁해지므로 소성이 완료된 세라믹 기판의 표면을 평탄하고 매끄럽게 가공을 할 필요가 있다. 더군다나 세라믹 기판의 사용 양상에 따라 일정한 두께가 되도록 할 필요가 있으므로 CMP(Chemical Mechanical Polishing) 방식으로 면가공이 이루어지고 있는데 세라믹 기판의 전체 영역에 걸쳐서 두께가 균일하도록 정밀한 면가공을 하기는 어렵다. 두께가 균일하지 않은 세라믹 기판은 반도체 소자의 테스트 시에 컨택 미스(Contact miss)로 인해 테스트 오류(Test error)가 발생될 수 있다.As the degree of integration of semiconductor integrated circuit elements increases, an inspection apparatus that performs an inspection process for a semiconductor integrated circuit also requires high precision. For example, a probe device is widely used as an inspection device for a typical semiconductor integrated circuit chip. In order to meet the inspection process for highly integrated semiconductor integrated circuit chips, fine pitching of probe pins connected to the semiconductor integrated circuit chips must be implemented. To this end, a so-called space transformer (STF) is used to compensate for the difference between the pitch of probes and the pitch of a semiconductor integrated circuit, and this space converter is usually a low-temperature co-fired ceramic material (Low Temperature Co-fired). Ceramics, LTCC). As the dielectric sheet, a composite material of ceramic material and glass may be used, and an organic binder may be mixed and dried to obtain a ceramic green sheet. The firing temperature of the ceramic green sheet is about several hundreds to 1000 degrees Celsius, and metals such as silver (Ag), which is frequently used as an internal electrode, may exhibit shrinkage behavior at about 400 to 550 degrees Celsius. This shrinking behavior is intensified as the ceramic substrate is multi-layered. The ceramic green sheet before firing is not uniformly shrunk because the ground layer, power layer, and signal layer sink to the bottom according to the inner layer structure such as the presence or absence of vias and circuit patterns in the firing process. The surface of the ceramic substrate before surface processing is also uneven due to such shrinkage, and thus it is necessary to process the surface of the ceramic substrate having been fired flat and smooth. Moreover, since it is necessary to make a certain thickness depending on the use pattern of the ceramic substrate, the surface machining is performed by a chemical mechanical polishing (CMP) method, and it is difficult to perform precise surface machining so that the thickness is uniform over the entire area of the ceramic substrate. A ceramic substrate having a non-uniform thickness may cause a test error due to a contact miss when testing a semiconductor device.

한국특허공보(등록공보번호: 10-1442354, “예비 공간 변환기 및 이를 이용하여 제조된 공간 변환기, 그리고 상기 공간 변환기를 구비하는 반도체 소자 검사 장치”)는 공간 변환기의 전체적인 구조에 대해 개시가 되어 있고, 한국특허공보(등록공보번호: 10-0951264, “적층 세라믹 기판 제조방법”)은 소성 과정에서 세라믹 기판의 수축에 의해 도전성 비아의 위치가 설계치와 차이 나는 문제를 보상할 수 있는 적층 세라믹 기판의 제조 방법이 개시되어 있다. 그러나 상기 두 특허공보는 세라믹 층의 두께가 전체 영역에서 일정하게 하는 기술에 대해서는 개시되어 있지 않다. Korean Patent Publication (Registration No .: 10-1442354, “Preliminary spatial transducer and spatial transducer manufactured using the spatial transducer, and semiconductor device inspection device having the spatial transducer”) is disclosed for the overall structure of the spatial transducer , Korea Patent Publication (Registration No .: 10-0951264, “Method for manufacturing a laminated ceramic substrate”) is a multilayer ceramic substrate that can compensate for the problem that the position of the conductive via differs from the design value due to shrinkage of the ceramic substrate during the firing process. A manufacturing method is disclosed. However, the two patent publications do not disclose a technique in which the thickness of the ceramic layer is constant in the entire region.

본 발명은 반도체 소자 테스트를 위한 다층 세라믹 기판 및 그 제조 방법에 관한 것으로서, 메인 세라믹 시트의 상면 또는 하면 중 적어도 어느 하나의 면에 가이드 비아(Guide via)가 구비된 더미 세라믹 시트(Dummy ceramic sheet)를 적층시켜 더미 세라믹 시트의 면가공 시 발생되는 두께 오차를 줄이고 다층 세라믹 기판의 두께가 전체적으로 균일하게 하는 것을 목적으로 한다.The present invention relates to a multilayer ceramic substrate for semiconductor device testing and a method for manufacturing the same, wherein a dummy ceramic sheet is provided with guide vias on at least one of the upper or lower surfaces of the main ceramic sheet. The purpose of the stacking is to reduce the thickness error generated during surface processing of the dummy ceramic sheet and to make the thickness of the multilayer ceramic substrate uniform throughout.

이러한 목적을 달성하기 위한 일 양상에 따른 반도체 소자 테스트를 위한 다층 세라믹 기판은,A multilayer ceramic substrate for testing semiconductor devices according to an aspect of the present invention,

각각의 세라믹 시트의 상면에 구비된 도전성 회로 패턴 및 각각의 도전성 회로 패턴을 전기적으로 연결하여 테스트 신호 및 파워를 수직 방향으로 전달하는 도전성 비아(Conductive via)가 구비된 메인 세라믹 시트(Main ceramic sheet),Main ceramic sheet provided with a conductive via pattern provided on the top surface of each ceramic sheet and conductive vias electrically connecting each conductive circuit pattern to transmit test signals and power in a vertical direction ,

메인 세라믹 시트의 상면 또는 하면 중 적어도 어느 하나의 면에 적층된(Laminated) 더미 세라믹 시트(Dummy ceramic sheet), 및A dummy ceramic sheet laminated on at least one of the top or bottom surface of the main ceramic sheet, and

더미 세라믹 시트는,Dummy ceramic sheet,

가장자리의 영역 중 서로 마주 보는 일부 영역에 가이드 비아(Guide via)가 구비된 다층 세라믹 기판을 구성한다.A multilayer ceramic substrate having guide vias is formed in a part of the edge areas facing each other.

본 발명은 가이드 비아가 구비된 더미 세라믹 시트를 제공함으로써 외부에 노출되는 가이드 비아의 개수의 확인을 통해 소성된 세라믹 기판이 모든 영역에서 균일한 두께로 가공되었는지를 용이하게 확인하게 하여 두께 오차를 줄여 반도체 소자의 테스트를 정밀하게 할 수 있다.The present invention provides a dummy ceramic sheet provided with guide vias to reduce the thickness error by easily checking whether the fired ceramic substrate has been processed to a uniform thickness in all areas by checking the number of guide vias exposed to the outside. It is possible to precisely test semiconductor devices.

도 1은 일 실시예에 따른 반도체 소자 테스트용 다층 세라믹 기판의 정면을 설명하는 도면이다.
도 2는 일 실시예에 따른 도 1의 A-A'단면을 설명하는 다층 세라믹 기판의 상면도이다.
도 3은 일 실시예에 따른 반도체 소자 테스트용 다층 세라믹 기판을 제조하는 방법을 설명하는 도면이다.
도 4는 일 실시예에 따른 반도체 소자 테스트용 다층 세라믹 기판이 체결된 프로브 카드를 설명하는 도면이다.1 is a view illustrating a front surface of a multilayer ceramic substrate for testing a semiconductor device according to an embodiment.
FIG. 2 is a top view of a multilayer ceramic substrate illustrating a cross-section A-A 'of FIG. 1 according to an embodiment.
3 is a diagram illustrating a method of manufacturing a multilayer ceramic substrate for semiconductor device testing according to an embodiment.
4 is a view illustrating a probe card to which a multilayer ceramic substrate for semiconductor device testing according to an embodiment is fastened.

이하, 첨부된 도면을 참조하여 기술되는 바람직한 실시예를 통하여 본 발명을 당업자가 용이하게 이해하고 재현할 수 있도록 상세히 기술하기로 한다. 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명 실시예들의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 본 발명 명세서 전반에 걸쳐 사용되는 용어들은 본 발명 실시예에서의 기능을 고려하여 정의된 용어들로서, 사용자 또는 운용자의 의도, 관례 등에 따라 충분히 변형될 수 있는 사항이므로, 이 용어들의 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.Hereinafter, the present invention will be described in detail so that those skilled in the art can easily understand and reproduce it through preferred embodiments described with reference to the accompanying drawings. In the description of the present invention, when it is determined that detailed descriptions of related known functions or configurations may unnecessarily obscure the subject matter of embodiments of the present invention, detailed descriptions thereof will be omitted. Terms used throughout the specification of the present invention are terms defined in consideration of functions in the embodiments of the present invention, and may be sufficiently modified according to intentions, customs, etc. of the user or operator. It should be made on the basis of the contents.

또한 전술한, 그리고 추가적인 발명의 양상들은 후술하는 실시예들을 통해 명백해질 것이다. 본 명세서에서 선택적으로 기재된 양상이나 선택적으로 기재된 실시예의 구성들은 비록 도면에서 단일의 통합된 구성으로 도시되었다 하더라도 달리 기재가 없는 한 당업자에게 기술적으로 모순인 것이 명백하지 않다면 상호간에 자유롭게 조합될 수 있는 것으로 이해된다.Also, the above-described and additional aspects of the invention will be apparent through the embodiments described below. It is to be understood that the features of the selectively described aspects or the selectively described embodiments in this specification can be freely combined with each other, unless it is obvious that it is not technically contradictory to those skilled in the art, unless otherwise indicated in the drawings. I understand.

따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형 예들이 있을 수 있음을 이해하여야 한다.Therefore, the embodiments shown in the embodiments and the drawings described in this specification are only the most preferred embodiments of the present invention and do not represent all of the technical spirit of the present invention, and at the time of this application, various alternatives are possible. It should be understood that there may be equivalents and variations.

도 1은 일 실시예에 따른 반도체 소자 테스트용 다층 세라믹 기판의 정면을 설명하는 도면이다. 도시된 바와 같이, 다층 세라믹 기판(1000)은 메인 세라믹 시트(1100), 더미 세라믹 시트(1200)을 포함하여 구성될 수 있다.1 is a view illustrating a front surface of a multilayer ceramic substrate for testing a semiconductor device according to an embodiment. As illustrated, the multilayer ceramic substrate 1000 may include a main ceramic sheet 1100 and a dummy ceramic sheet 1200.

다층 세라믹 기판(1000)은, 각각의 세라믹 시트의 상면에 구비된 도전성 회로 패턴 및 각각의 도전성 회로 패턴을 전기적으로 연결하여 테스트 신호 및 파워를 수직 방향으로 전달하는 도전성 비아(Conductive via)가 구비된 메인 세라믹 시트(Main ceramic sheet), 메인 세라믹 시트의 상면 또는 하면 중 적어도 어느 하나의 면에 적층된(Laminated) 더미 세라믹 시트(Dummy ceramic sheet)으로 구성되고, 더미 세라믹 시트는 가장자리의 영역 중 서로 마주 보는 일부 영역에 가이드 비아(Guide via)가 구비된다.The multilayer ceramic substrate 1000 is provided with a conductive circuit pattern provided on an upper surface of each ceramic sheet and a conductive via that electrically connects each conductive circuit pattern to transmit test signals and power in a vertical direction. It is composed of a main ceramic sheet, a dummy ceramic sheet laminated on at least one of the top surface or the bottom surface of the main ceramic sheet, and the dummy ceramic sheets face each other in the area of the edge. Guide vias are provided in some viewing areas.

다층 세라믹 기판(Multi-layer ceramic substrate, 1000)은 저온 소결 세라믹 분말이 포함되어 저온 동시 소성(Low Temperature Co-firing)을 통해 형성된다. 세라믹 분말로서는 BaO, SiO2, Al2O3, B2O3, CaO 등을 혼합한 것을 이용할 수 있다.The multi-layer ceramic substrate (1000) contains low-temperature sintered ceramic powder and is formed through low-temperature co-firing. As the ceramic powder, a mixture of BaO, SiO2, Al2O3, B2O3, CaO and the like can be used.

다층 세라믹 기판(1000)은 메인 세라믹 시트(Main ceramic sheet, 1100)를 포함한다. 메인 세라믹 시트(1100)는 각각의 세라믹 시트의 상면에 구비된 도전성 회로 패턴(1111) 및 각각의 도전성 회로 패턴(1111)을 전기적으로 연결하여 테스트 신호 및 파워를 수직 방향으로 전달하는 도전성 비아(Conductive via, 1112)를 포함한다. 메인 세라믹 시트(1100) 다층으로 구성될 수 있으며 수십에서 100개의 층을 구성할 수 있다. 메인 세라믹 시트(1100)는 도전성 회로 패턴(1111)이 구비되며 도전성 회로 패턴은 신호 회로 패턴, 파워 회로 패턴, 그라운드 회로 패턴으로 구성될 수 있으며 각 회로 패턴이 메인 세라믹 시트의 층별로 구비되어 반도체 소자를 테스트하기 위한 신호 및 전력을 전달하는 기능을 수행할 수 있다. 상기 회로 패턴을 형성하는 방법은, 금속성 잉크를 사용하여 인쇄하는 방법, 스크린 프린팅 방법, 도는 스퍼터링 방법 등 다양한 방법이 사용될 수 있다.The multilayer ceramic substrate 1000 includes a main ceramic sheet 1100. The main ceramic sheet 1100 electrically connects the conductive circuit pattern 1111 provided on the upper surface of each ceramic sheet and each conductive circuit pattern 1111 to conductive vias that transmit test signals and power in a vertical direction (Conductive) via, 1112). The main ceramic sheet 1100 may be composed of multiple layers and may consist of tens to 100 layers. The main ceramic sheet 1100 is provided with a conductive circuit pattern 1111, and the conductive circuit pattern can be composed of a signal circuit pattern, a power circuit pattern, and a ground circuit pattern, and each circuit pattern is provided for each layer of the main ceramic sheet to provide semiconductor devices. It can perform the function of transmitting a signal and power for testing. As the method of forming the circuit pattern, various methods such as a method of printing using a metallic ink, a screen printing method, or a sputtering method may be used.

다층 세라믹 기판은 더미 세라믹 시트(Dummy ceramic sheet, 1200)을 포함한다. 더미 세라믹 시트(1200)는 메인 세라믹 시트의 상면 또는 하면 중 적어도 어느 하나의 면에 적층(Laminated)될 수 있다. 도 1과 같이 더미 세라믹 시트(1200)가 상면 및 하면에 적층될 수 있다.The multilayer ceramic substrate includes a dummy ceramic sheet (1200). The dummy ceramic sheet 1200 may be laminated on at least one of the top or bottom surface of the main ceramic sheet. 1, the dummy ceramic sheet 1200 may be stacked on the upper and lower surfaces.

더미 세라믹 시트(1200)는 가장자리의 영역 중 서로 마주 보는 일부 영역에 가이드 비아(Guide via, 1211,1221,1231)가 구비될 수 있다. 가이드 비아 가 더미 세라믹 시트의 가장자리의 영역 중 서로 마주 보는 일부 영역에 구비하는 이유는 면가공에 의해 더미 세라믹 시트의 일부를 제거할 때 최소한의 가이드 비아를 이용하여 다층 세라믹 기판의 두께를 일정하게 유지하기 위한 최적의 배치 및 구조이기 때문이다. 가이드 비아(1211,1221,1231)는 도전성 물질 또는 비도전성 물질로 이루어 질 수 있다. 가이드 비아는 세라믹 그린 시트에 금형 또는 레이저 등으로 지름 0.1 mm 정도의 비아홀을 형성하고 은(Ag), 또는 구리(Cu) 등이 함유된 도전성 페이스트 또는 합성 수지, 세라믹 등의 비도전성 물질을 관통된 비아홀에 충전하여 형성될 수 있다. 가이드 비아는 더미 세라믹 시트의 가장자리의 영역 뿐만 아니라 중심 영역에도 추가적으로 구비될 수 있다(미도시). The dummy ceramic sheet 1200 may be provided with guide vias 1212, 1221 and 1231 in some regions facing each other among the edge regions. The reason why the guide vias are provided in some of the regions of the edge of the dummy ceramic sheet facing each other is that when removing a portion of the dummy ceramic sheet by surface processing, the thickness of the multilayer ceramic substrate is kept constant by using a minimum of guide vias. This is because it is the optimal arrangement and structure for doing so. The guide vias 1211, 1221 and 1231 may be made of a conductive material or a non-conductive material. The guide via forms a via hole with a diameter of about 0.1 mm in a mold or laser on a ceramic green sheet and penetrates a conductive paste containing silver (Ag) or copper (Cu) or a non-conductive material such as synthetic resin or ceramic. It can be formed by filling a via hole. The guide via may be additionally provided in the center region as well as the edge region of the dummy ceramic sheet (not shown).

또 다른 일 실시예에 따른 다층 세라믹 기판에 있어서, 가이드 비아(1211,1221,1231)는 도전성 회로 패턴과 전기적으로 절연 되어(Electrically isolated) 있을 수 있다. 즉, 가이드 비아(1211,1221,1231)는 도전성 비아(1112)와는 달리 도전성 회로 패턴(1111)에 전기적으로 연결되지 않을 수 있다. 따라서 가이드 비아는 도전성 비아(1112)와는 다른 기능을 수행할 수 있다.In the multilayer ceramic substrate according to another embodiment, the guide vias 1211, 1221 and 1231 may be electrically isolated from the conductive circuit pattern. That is, unlike the vias 1112, the guide vias 1211, 1221, and 1123 may not be electrically connected to the conductive circuit pattern 1111. Therefore, the guide via can perform a different function than the conductive via 1112.

또 다른 일 실시예에 따른 다층 세라믹 기판에 있어서, 더미 세라믹 시트(1200)는 다층(1210, 1220, 1230)으로 이루어지고 각 층에 구비된 가이드 비아의 개수는 층 마다 다를 수 있다. 도 1에 도시된 바와 같이, 더미 세라믹 시트(1200)는 제1의 더미 세라믹 시트(1210)와 제2의 더미 세라믹 시트(1220)로 구성될 수 있으며 필요에 따라 제3의 더미 세라믹 시트(1230)로 적층될 수 있다. 또한, 제4의 더미 세라믹 시트(미도시) 이상으로 적층될 수도 있다. 도시된 바와 같이 제1의 더미 세라믹 시트(1210)는 3개의 가이드 비아(1211), 제2의 더미 세라믹 시트(1220)는 2개의 가이드 비아(1221), 제3의 더미 세라믹 시트(1230)는 1개의 가이드 비아(1231)이 구비되어 각각의 더미 세라믹 시트(1210, 1220, 1230)가 서로 다른 개수의 가이드 비아를 구비할 수 있다. 가이드 비아의 개수는 통상의 기술자에 의해 적절하게 결정될 수 있고, 층 마다 순차적으로 감소 또는 증가하게 구현할 수 있다. 이로 인해 작업자가 면가공에 따른 세라믹 시트의 제거 시에 다층 세라믹 기판의 두께를 용이하게 확인하면서 면가공을 수행할 수 있다. 가이드 비아의 개수를 층 마다 다르게 하지 않고, 직경이나 단면 형상이 다른 가이드 비아를 층 마다 구비시켜 소정의 목적을 달성할 수도 있다. In a multi-layered ceramic substrate according to another embodiment, the dummy ceramic sheet 1200 is made of multi-layers 1210, 1220, and 1230, and the number of guide vias provided in each layer may be different for each layer. As shown in FIG. 1, the dummy ceramic sheet 1200 may be composed of a first dummy ceramic sheet 1210 and a second dummy ceramic sheet 1220, and if necessary, a third dummy ceramic sheet 1230 ). Further, it may be stacked over a fourth dummy ceramic sheet (not shown). As shown, the first dummy ceramic sheet 1210 has three guide vias 1211, the second dummy ceramic sheet 1220 has two guide vias 1221, and the third dummy ceramic sheet 1230 has One guide via 1231 is provided so that each dummy ceramic sheet 1210, 1220, and 1230 can have a different number of guide vias. The number of guide vias may be appropriately determined by a person skilled in the art, and may be sequentially reduced or increased for each layer. Due to this, the operator can perform the surface processing while easily checking the thickness of the multilayer ceramic substrate when removing the ceramic sheet according to the surface processing. The number of guide vias is not different for each layer, and guide vias having different diameters or cross-sectional shapes can be provided for each layer to achieve a predetermined purpose.

또 다른 일 실시예에 따른 다층 세라믹 기판에 있어서, 더미 세라믹 시트(1200)는 다층(1210, 1220, 1230)로 이루어지고 각 층의 두께가 서로 다를 수 있다. 또한 층 마다 순차적으로 감소 또는 증가하게 구성될 수 있다. 도시된 바와 같이, 외부로 갈수록 두께가 얇아 지도록 구성될 수 있고 반대로 외부로 갈수록 두꺼워지도록 구성될 수 있다.In a multilayer ceramic substrate according to another embodiment, the dummy ceramic sheet 1200 may be formed of multilayers 1210, 1220, and 1230, and the thickness of each layer may be different. In addition, it may be configured to sequentially decrease or increase for each layer. As illustrated, the thickness may be thinner toward the outside, and conversely, the thickness may become thicker toward the outside.

도 2는 일 실시예에 따른 도 1의 A-A'단면을 설명하는 다층 세라믹 기판의 상면도이다. 도시된 바와 같이, 다층 세라믹 기판은 소성 및 면가공에 의해 도 1에 도시된 제2의 더미 세라믹 시트(1220)와 제3의 더미 세라믹 시트(1230)가 제거되었고, 제1의 더미 세라믹 시트(1210)의 일부 층과 해당 가이드 비아(1211)가 남아 있을 수 있다. 이와 같이 가장자리의 영역 중 서로 마주 보는 일부 영역에 가이드 비아(Guide via)가 구비된 더미 세라믹 시트로 인해 면가공이 완성된 다층 세라믹 기판은 전체적으로 두께가 균일함을 유지하면서 상하면이 평탄하게 될 수 있다. FIG. 2 is a top view of a multilayer ceramic substrate illustrating a cross-section A-A 'of FIG. 1 according to an embodiment. As shown in the drawing, the second dummy ceramic sheet 1220 and the third dummy ceramic sheet 1230 shown in FIG. 1 were removed by firing and surface processing, and the first dummy ceramic sheet ( Some layers of 1210) and corresponding guide vias 1211 may remain. As described above, the multi-layered ceramic substrate on which surface processing is completed due to a dummy ceramic sheet having guide vias in some regions facing each other among the regions of the edges may have a flat upper and lower surfaces while maintaining uniform thickness. .

도 3은 일 실시예에 따른 반도체 소자 테스트용 다층 세라믹 기판을 제조하는 방법을 설명하는 도면이다. 도시된 바와 같이, 다층 세라믹 기판의 제조방법은, 각각의 세라믹 그린 시트의 상면에 구비된 도전성 회로 패턴(1111) 및 각각의 도전성 회로 패턴을 전기적으로 연결하여 테스트 신호 및 파워를 수직 방향으로 전달하는 도전성 비아(Conductive via, 1112)가 구비된 메인 세라믹 그린 시트(Main ceramic green sheet, 1100)를 형성하는 단계(단계 (a)), 가장자리의 영역 중 서로 마주 보는 일부 영역에 N개의 가이드 비아(1211)가 구비된 제1의 더미 세라믹 그린 시트(First dummy ceramic green sheet, 1210)를 메인 세라믹 그린시트의 상면 또는 하면 중 적어도 어느 하나의 면에 적층하는 단계(단계 (b)), 제1의 더미 세라믹 그린시트의 가이드 비아가 구비된 영역과 대응되는 영역에 M개의 가이드 비아(1221)가 구비된 제2의 더미 세라믹 그린 시트(Second dummy ceramic green sheet, 1220)를 제1의 더미 세라믹 시트상에 적층하는 단계(단계 (c)), 및 메인 세라믹 그린시트, 제1의 더미 세라믹 그린 시트, 제2의 더미 세라믹 그린 시트를 저온 동시 소성(LTCC, Low Temperature Co-firing)하는 단계(단계 (d))를 포함할 수 있다. 소성 공정이 진행되는 동안 그린시트는 소결되어 세라믹층으로 변할 수 있다. 소성 공정은 수백 내지 1000℃ 일 수 있다. 소성 공정에서 적층 세라믹 그린 시트는 수축이 일어 날 수 있다.3 is a diagram illustrating a method of manufacturing a multilayer ceramic substrate for semiconductor device testing according to an embodiment. As shown in the drawing, the method of manufacturing a multilayer ceramic substrate electrically connects the conductive circuit patterns 1111 provided on the upper surface of each ceramic green sheet and each conductive circuit pattern to transmit test signals and power in a vertical direction. Forming a main ceramic green sheet 1100 with conductive vias 1112 (step (a)), N guide vias 1211 in some regions facing each other among the regions of the edges Step of stacking a first dummy ceramic green sheet (1210) provided with) on at least one of the top or bottom surface of the main ceramic green sheet (step (b)), the first dummy A second dummy ceramic green sheet 1220 having M guide vias 1221 in a region corresponding to the region where the guide vias of the ceramic green sheet is provided is the first further. Laminating on the ceramic sheet (step (c)), and the main ceramic green sheet, the first dummy ceramic green sheet, the second low temperature co-firing (LTCC, low temperature co-firing) of the dummy ceramic green sheet (Step (d)). During the firing process, the green sheet can be sintered and turned into a ceramic layer. The firing process can be hundreds to 1000 ° C. In the firing process, the laminated ceramic green sheet may shrink.

또 다른 일 실시예에 따른 다층 세라믹 기판을 제조하는 방법은, 제1의 더미 세라믹 그린 시트의 가이드 비아가 구비된 영역과 대응되는 영역에 L개의 가이드 비아(1231)가 구비된 제3의 더미 세라믹 그린 시트(Third dummy ceramic green sheet, 1230)를 제2의 더미 세라믹 그린 시트상에 적층하는 단계를 더 포함하고 저온 동시 소성(LTCC) 할 수 있다(단계 (d)). 또한 더미 세라믹 그린 시트를 추가할 수 있음은 통상의 기술을 가진 자에게 자명하다.In another embodiment, a method of manufacturing a multilayer ceramic substrate includes a third dummy ceramic having L guide vias 1231 in an area corresponding to an area in which a guide via of the first dummy ceramic green sheet is provided. The method may further include laminating a green dummy ceramic green sheet (1230) on the second dummy ceramic green sheet, and performing low temperature co-firing (LTCC) (step (d)). In addition, it is obvious to those skilled in the art that a dummy ceramic green sheet can be added.

또 다른 일 실시예에 따른 다층 세라믹 기판을 제조하는 방법은, 다층 세라믹 기판이 목표 두께를 갖도록, 소성된 제2의 더미 세라믹 그린 시트 또는 제3의 더미 세라믹 그린 시트를 CMP(Chemical Mechanical Polishing) 면가공 하는 단계(단계 (e))를 더 포함할 수 있다. 도 3의 (e)는 (d)에 도시된 A-A'까지 CMP 면가공을 하여 더미 세라믹 시트의 일부를 제거하였다. A method of manufacturing a multi-layer ceramic substrate according to another embodiment, a CMP (Chemical Mechanical Polishing) surface of the fired second dummy ceramic green sheet or third dummy ceramic green sheet so that the multi-layer ceramic substrate has a target thickness The step of processing (step (e)) may be further included. In FIG. 3 (e), a portion of the dummy ceramic sheet was removed by CMP processing to A-A 'shown in (d).

또 다른 일 실시예에 따른 다층 세라믹 기판을 제조하는 방법은, CMP 면가공된 제2의 더미 세라믹 그린 시트 또는 제3의 더미 세라믹 그린 시트의 도전성 비아(Conductive via) 상에 전극(1300)을 적층하고 솔더링하는 단계(단계 (f))를 더 포함할 수 있다. 전극(1300)은 다층 세라믹 기판의 상면에 테스트 PCB가 접촉되는 전극(예, 패드)가 적층 및 솔더링되고, 하면에 테스트 대상 반도체 소자(DUT)가 접촉되는 전극(예, 프로브 전극)이 적층 및 솔더링 될 수 있다. 반도체 소자는 웨이퍼, LED, 패키지 된 칩 등 제한이 없다.In another exemplary embodiment, a method of manufacturing a multilayer ceramic substrate includes laminating an electrode 1300 on a conductive via of a second dummy ceramic green sheet or a third dummy ceramic green sheet having a CMP surface. And soldering (step (f)). The electrode 1300 is stacked and soldered with an electrode (eg, pad) on which the test PCB is contacted on the upper surface of the multilayer ceramic substrate, and an electrode (eg, probe electrode) on which the semiconductor device under test (DUT) is contacted is stacked on the lower surface. Can be soldered. Semiconductor devices are not limited to wafers, LEDs, packaged chips, and the like.

도 4는 일 실시예에 따른 반도체 소자 테스트용 다층 세라믹 기판이 체결된 프로브 카드(Probe card)를 설명하는 도면이다. 도시된 바와 같이, 프로브 카드(3000)은 테스트 PCB(2000)와 본 발명의 다층 세라믹 기판(1000)이 체결될 수 있다. 프로브 카드(3000)는 반도체 소자(DUT, 4000)에 테스트 신호 송신 및 전원(전력)을 공급할 수 있다. 본 발명의 다층 세라믹 기판(1000)은 테스트 PCB(2000)의 핀들의 피치(Pitch)와 반도체 소자(4000)의 단자의 피치 간 차이를 보상해 주는 공간 변환기(Space Transformer, STF)로서의 기능을 수행할 수 있다.4 is a diagram illustrating a probe card to which a multilayer ceramic substrate for semiconductor device testing according to an embodiment is fastened. As shown, the probe card 3000 may be fastened to the test PCB 2000 and the multilayer ceramic substrate 1000 of the present invention. The probe card 3000 may transmit test signals and supply power (power) to the semiconductor devices DUT 4000. The multilayer ceramic substrate 1000 of the present invention performs a function as a space transformer (STF) that compensates for a difference between the pitch of the pins of the test PCB 2000 and the pitch of the terminals of the semiconductor device 4000. can do.

1000 : 다층 세라믹 기판
1100 : 메인 세라믹 시트
1111 : 도전성 회로 패턴
1112 : 도전성 비아
1200 : 더미 세라믹 시트
1210 : 제1의 더미 세라믹 시트, 제1의 더미 세라믹 그린 시트
1220 : 제2의 더미 세라믹 시트, 제2의 더미 세라믹 그린 시트
1230 : 제3의 더미 세라믹 시트, 제3의 더미 세라믹 그린 시트
1211,1221,1231 : 가이드 비아
1300 : 전극
2000 : 테스트 PCB
3000 : 프로브 카드
4000 : 반도체 소자 1000: multilayer ceramic substrate
1100: main ceramic sheet
1111: conductive circuit pattern
1112: conductive via
1200: dummy ceramic sheet
1210: 1st dummy ceramic sheet, 1st dummy ceramic green sheet
1220: second dummy ceramic sheet, second dummy ceramic green sheet
1230: third dummy ceramic sheet, third dummy ceramic green sheet
1211,1221,1231: Guide Via
1300: electrode
2000: test PCB
3000: probe card
4000: semiconductor device

Claims (10)

반도체 소자 테스트용 다층 세라믹 기판(Multi-layer ceramic substrate)에 있어서,
각각의 세라믹 시트의 상면에 구비된 도전성 회로 패턴 및 각각의 도전성 회로 패턴을 전기적으로 연결하여 테스트 신호 및 파워를 수직 방향으로 전달하는 도전성 비아(Conductive via)가 구비된 메인 세라믹 시트(Main ceramic sheet);
메인 세라믹 시트의 상면 또는 하면 중 적어도 어느 하나의 면에 적층(Laminated)되고, 면가공에 의해 일부가 제거되는 더미 세라믹 시트(Dummy ceramic sheet); 및
더미 세라믹 시트는,
가장자리의 영역 중 서로 마주 보는 일부 영역에 도전성 회로 패턴과 전기적으로 절연되어 있는 가이드 비아(Guide via)가 구비되고,
각 층에 구비된 가이드 비아의 개수는 층 마다 다르고,
가이드 비아는,
개수가 층 마다 순차적으로 감소 또는 증가하는 것을 특징으로 하는 다층 세라믹 기판.In a multi-layer ceramic substrate for semiconductor device testing (Multi-layer ceramic substrate),
Main ceramic sheet provided with conductive vias provided on the top surface of each ceramic sheet and conductive vias electrically connecting each conductive circuit pattern to transmit test signals and power in a vertical direction ;
A dummy ceramic sheet laminated on at least one of the upper or lower surfaces of the main ceramic sheet and partially removed by surface processing; And
Dummy ceramic sheet,
A guide via which is electrically insulated from the conductive circuit pattern is provided in a portion of the edge region facing each other,
The number of guide vias provided on each floor varies from floor to floor,
Guide Via,
A multilayer ceramic substrate, characterized in that the number sequentially decreases or increases per layer. 제1항에 있어서,
더미 세라믹 시트는 각 층의 두께가 서로 다르고, 각 층의 두께는 층 마다 순차적으로 감소 또는 증가하는 것을 특징으로 하는 다층 세라믹 기판. According to claim 1,
The dummy ceramic sheet has a different thickness of each layer, and the thickness of each layer is a multilayer ceramic substrate, characterized in that sequentially decreasing or increasing for each layer. 제1항의 다층 세라믹 기판이 체결된 프로브 카드(Probe card).A probe card to which the multilayer ceramic substrate of claim 1 is fastened. 반도체 소자 테스트용 다층 세라믹 기판을 제조하는 방법에 있어서,
각각의 세라믹 그린 시트의 상면에 구비된 도전성 회로 패턴 및 각각의 도전성 회로 패턴을 전기적으로 연결하여 테스트 신호 및 파워를 수직 방향으로 전달하는 도전성 비아(Conductive via)가 구비된 메인 세라믹 그린 시트(Main ceramic green sheet)를 형성하는 단계;
가장자리의 영역 중 서로 마주 보는 일부 영역에 도전성 회로 패턴과 전기적으로 절연되어 있는 N개의 가이드 비아가 구비된 제1의 더미 세라믹 그린 시트(First dummy ceramic green sheet)를 메인 세라믹 그린시트의 상면 또는 하면 중 적어도 어느 하나의 면에 적층하는 단계;
제1의 더미 세라믹 그린시트의 가이드 비아가 구비된 영역과 대응되는 영역에 M개의 가이드 비아가 구비된 제2의 더미 세라믹 그린 시트(Second dummy ceramic green sheet)를 제1의 더미 세라믹 시트상에 적층하는 단계;
제2의 더미 세라믹 그린 시트의 가이드 비아가 구비된 영역과 대응되는 영역에 L개의 가이드 비아가 구비된 제3의 더미 세라믹 그린 시트를 제2의 더미 세라믹 그린 시트상에 적층하는 단계;
메인 세라믹 그린시트, 제1의 더미 세라믹 그린 시트, 제2의 더미 세라믹 그린 시트 및 제3의 더미 세라믹 그린 시트를 저온 동시 소성(Low Temperature Co-firing)하는 단계; 및,
다층 세라믹 기판이 목표 두께를 갖도록, 소성된 더미 세라믹 그린 시트를 CMP(Chemical Mechanical Polishing) 면가공 하는 단계;
를 포함하는 다층 세라믹 기판 제조방법.In the method for manufacturing a multilayer ceramic substrate for semiconductor device test,
Main ceramic green sheet (Main ceramic) with conductive vias provided on the top surface of each ceramic green sheet and conductive vias that electrically connect each conductive circuit pattern to transmit test signals and power in the vertical direction forming a green sheet);
The first dummy ceramic green sheet with N guide vias electrically insulated from the conductive circuit pattern in some of the areas of the edges facing each other is either the upper or lower surface of the main ceramic green sheet. Laminating on at least one side;
A second dummy ceramic green sheet with M guide vias is stacked on the first dummy ceramic sheet in an area corresponding to the area where the guide via of the first dummy ceramic green sheet is provided. To do;
Stacking a third dummy ceramic green sheet provided with L guide vias on a second dummy ceramic green sheet in an area corresponding to the area where the guide via of the second dummy ceramic green sheet is provided;
Low temperature co-firing of the main ceramic green sheet, the first dummy ceramic green sheet, the second dummy ceramic green sheet, and the third dummy ceramic green sheet; And,
CMP (Chemical Mechanical Polishing) surface-processing the fired dummy ceramic green sheet so that the multilayer ceramic substrate has a target thickness;
Multilayer ceramic substrate manufacturing method comprising a. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete
KR1020180144267A 2018-11-21 2018-11-21 Multi-layer ceramic substrate and method of manufacturing the same for semiconductor test KR102095208B1 (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020180144267A KR102095208B1 (en) 2018-11-21 2018-11-21 Multi-layer ceramic substrate and method of manufacturing the same for semiconductor test
JP2018244610A JP6687100B1 (en) 2018-11-21 2018-12-27 Multilayer ceramic substrate for semiconductor device test and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180144267A KR102095208B1 (en) 2018-11-21 2018-11-21 Multi-layer ceramic substrate and method of manufacturing the same for semiconductor test

Publications (1)

Publication Number Publication Date
KR102095208B1 true KR102095208B1 (en) 2020-03-31

Family

ID=70002539

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180144267A KR102095208B1 (en) 2018-11-21 2018-11-21 Multi-layer ceramic substrate and method of manufacturing the same for semiconductor test

Country Status (2)

Country Link
JP (1) JP6687100B1 (en)
KR (1) KR102095208B1 (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102210841B1 (en) * 2020-10-27 2021-02-02 (주)샘씨엔에스 Ceramic substrate for probe card with low thermal expansion characteristic
KR102210868B1 (en) * 2020-10-27 2021-02-02 (주)샘씨엔에스 Method of manufacturing ceramic substrate using photo-process
US11437196B2 (en) * 2019-01-31 2022-09-06 Point Engineering Co., Ltd. Multilayer ceramic substrate and probe card including same

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001267323A (en) * 2000-03-21 2001-09-28 Matsushita Electric Ind Co Ltd Semiconductor device and its manufacturing method
WO2005096364A1 (en) * 2004-03-31 2005-10-13 Nec Corporation Semiconductor device and method for manufacturing same
KR20100016886A (en) * 2008-08-05 2010-02-16 삼성전기주식회사 Ceramic probe card and manufacturing method thereof
KR20100120588A (en) * 2009-05-06 2010-11-16 삼성전기주식회사 Probe substrate and probe card having the same
KR101077153B1 (en) * 2010-09-29 2011-10-27 주식회사 아이엠텍 Space transformer having the uppermost limit for polishing and the method of manufacturing the same
KR20120092915A (en) * 2011-02-14 2012-08-22 삼성전기주식회사 Manufacturing method for ceramic substrate for probe card

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06204662A (en) * 1992-12-28 1994-07-22 Oki Electric Ind Co Ltd Multilayer glass ceramic substrate and manufacture thereof
US8193456B2 (en) * 2008-06-30 2012-06-05 Ngk Spark Plug Co., Ltd. Electrical inspection substrate unit and manufacturing method therefore
JP5787808B2 (en) * 2011-09-27 2015-09-30 京セラ株式会社 Probe card wiring board and probe card using the same
KR101442354B1 (en) * 2012-12-21 2014-09-17 삼성전기주식회사 Pre space transformer and space transformer manufactured by the pre space transformer, and apparatus for inspecting semiconductor device with the space transformer

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001267323A (en) * 2000-03-21 2001-09-28 Matsushita Electric Ind Co Ltd Semiconductor device and its manufacturing method
WO2005096364A1 (en) * 2004-03-31 2005-10-13 Nec Corporation Semiconductor device and method for manufacturing same
KR20100016886A (en) * 2008-08-05 2010-02-16 삼성전기주식회사 Ceramic probe card and manufacturing method thereof
KR20100120588A (en) * 2009-05-06 2010-11-16 삼성전기주식회사 Probe substrate and probe card having the same
KR101077153B1 (en) * 2010-09-29 2011-10-27 주식회사 아이엠텍 Space transformer having the uppermost limit for polishing and the method of manufacturing the same
KR20120092915A (en) * 2011-02-14 2012-08-22 삼성전기주식회사 Manufacturing method for ceramic substrate for probe card

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11437196B2 (en) * 2019-01-31 2022-09-06 Point Engineering Co., Ltd. Multilayer ceramic substrate and probe card including same
KR102210841B1 (en) * 2020-10-27 2021-02-02 (주)샘씨엔에스 Ceramic substrate for probe card with low thermal expansion characteristic
KR102210868B1 (en) * 2020-10-27 2021-02-02 (주)샘씨엔에스 Method of manufacturing ceramic substrate using photo-process

Also Published As

Publication number Publication date
JP2020088364A (en) 2020-06-04
JP6687100B1 (en) 2020-04-22

Similar Documents

Publication Publication Date Title
KR102095208B1 (en) Multi-layer ceramic substrate and method of manufacturing the same for semiconductor test
US7875810B2 (en) Electronic component-inspection wiring board and method of manufacturing the same
KR101004843B1 (en) Ceramic multi-layer circuit substrate and manufacturing method thereof
US7652213B2 (en) Internal conductor connection structure and multilayer substrate
US20110063066A1 (en) Space transformer for probe card and method of repairing space transformer
TWI555985B (en) Board for probe card, method of manufacturing the same, and probe card
US20150028912A1 (en) Board for probe card, method of manufacturing the same, and probe card
KR20190002290A (en) Multi layer ceramic substrate and method of manufacturing the same
KR20110122008A (en) Multilayer ceramic capacitor and printed circuit board comprising the same and fabricating method of the same multilayer ceramic capacitor
JP2009074823A (en) Wiring board for electronic component inspection device, and its manufacturing method
KR102060951B1 (en) Multilayer Wiring Boards for Electronic Component Inspection
KR102229729B1 (en) Wiring substrate for inspection apparatus
KR20120015949A (en) Repairing method of probe board and probe board using thereof
JP2012160622A (en) Electronic component manufacturing method
JP2005079144A (en) Multilayer wiring board and probe card
KR20120076265A (en) Ceramic substrate for probe card and fabricating method therepof
JP2005210028A (en) Multi-molded wiring board
KR102095221B1 (en) Multi-layer ceramic substrate and method of manufacturing the same for semiconductor test
KR20150070810A (en) Capacitor embedded substrate and method thereof
JP5294828B2 (en) Laminated board
KR100811466B1 (en) Space transformer manufacturing method
KR20120076266A (en) Ceramic substrate for probe card and fabricating method thereof
WO2019107298A1 (en) Sheet substrate and method for manufacturing sheet substrate
JP2010038899A (en) Manufacturing method of ceramic probe card
KR102216901B1 (en) Space transformer emebeded capacitor and manufacturing method thereof

Legal Events

Date Code Title Description
GRNT Written decision to grant