KR102082803B1 - Etching method and etching apparatus for silicon dioxide substrate - Google Patents

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Abstract

실리콘 다이옥사이드 기판의 식각 방법으로서, 상기 실리콘 다이옥사이드 기판(100)의 표면위에 제1 홈(200a)을 포함하는 마스크 패턴(200)을 형성하는 S1 단계; 상기 실리콘 다이옥사이드 기판(100)의 온도를 낮추고 공정 챔버 내에 증착 공정 기체를 도입하여 상기 제1 홈(200a)의 측벽 및 저부 위에 패시베이션층(300)을 생성하는 S2 단계; 및 상기 실리콘 다이옥사이드 기판(100)의 온도를 올리고 상기 공정 챔버 내에 주 식각 기체(primary etching gas)를 도입하여 상기 제1 홈(200a)의 상기 저부를 식각하는 S3 단계를 포함하고, 상기 실리콘 다이옥사이드 기판(100) 위에 상기 제1 홈에 대응하는 위치에 미리 결정된 깊이 대 너비 비율(depth-to-width ratio)을 갖는 제2 홈이 형성될 때까지, 상기 S2 단계 및 S3 단계를 반복하는 식각 방법이 제공된다. 나아가, 식각 장치가 제공된다. 그 식각 장치는 구조가 단순하고 코스트가 낮고, 그 식각 장치가 수행하는 식각 방법을 이용하여 실리콘 다이옥사이드 기판을 식각함으로써 식각 공정 코스트를 절감할 수 있다.A method of etching a silicon dioxide substrate, the method comprising: forming a mask pattern 200 including a first groove 200a on a surface of the silicon dioxide substrate 100; Step S2 of lowering the temperature of the silicon dioxide substrate 100 and introducing a deposition process gas into the process chamber to generate a passivation layer 300 on the sidewalls and the bottom of the first groove 200a; And step S3 of etching the bottom of the first groove 200a by raising a temperature of the silicon dioxide substrate 100 and introducing a primary etching gas into the process chamber. The etching method repeating the steps S2 and S3 is performed until a second groove having a predetermined depth-to-width ratio is formed at a position corresponding to the first groove over 100. Is provided. Furthermore, an etching apparatus is provided. The etching apparatus is simple in structure and low in cost, and the etching process cost can be reduced by etching the silicon dioxide substrate using an etching method performed by the etching apparatus.

Description

실리콘 다이옥사이드 기판의 식각 방법 및 식각 장치{ETCHING METHOD AND ETCHING APPARATUS FOR SILICON DIOXIDE SUBSTRATE}Etching Method and Etching Apparatus for Silicon Dioxide Substrate {ETCHING METHOD AND ETCHING APPARATUS FOR SILICON DIOXIDE SUBSTRATE}

본 발명은 반도체 가공 분야에 관한 것으로서, 구체적으로, 실리콘 다이옥사이드 기판의 식각 방법 및 그 식각 방법을 수행하는 식각 장치에 관한 것이다.The present invention relates to the field of semiconductor processing, and more particularly, to an etching method of a silicon dioxide substrate and an etching apparatus for performing the etching method.

TSV(through-silicon-via, 실리콘 관통 전극) 기술 기반의 3차원 방향 스택형 집적 회로 패키징 기술은 현재 주류의 패키징 기술이고, TSV 기술을 이용하여 패키징된 집적회로는 크기가 작고, 중량이 가볍고, 기생효과(parastic effect) 가 효과적으로 저감되고, 칩 속도가 개선되고, 전력 소모가 저감되는 등의 특징이 있다. TSV 기술과 비교하여, TGV (through-glass-via, 유리 관통 전극) 기술 또한 상기 장점들을 가지고, 그에 사용되는 유리 재료 (즉, 실리콘 다이옥사이드)는 미세가공 성능, 전기적 성능, 및 열기계적 성능이 좋을 뿐만 아니라, 코스트가 낮아, 그 우월성이 돋보여 TSV 기술 이후 가장 유망한 3차원 패키징 기술로 알려져 있다. TGV를 실현하기 위한 관건은 실리콘 다이옥사이드 유리 기판 (이하에서는 간략히 "실리콘 다이옥사이드 기판"으로 칭함)을 식각하여 비교적 높은 깊이 대 너비 비율(depth-to-width ratio) 및 비교적 작은 크기의 비아(via) 구조를 실리콘 다이옥사이드 기판에 형성하는 것이고, 여기서, 깊이 대 너비 비율이라 함은 비아의 깊이 대 비아의 직경의 비율을 가리킨다. Three-dimensional directional stacked integrated circuit packaging technology based on TSV (through-silicon-via) technology is the mainstream packaging technology. Integrated circuits packaged using TSV technology are small, light, and Parasitic effects are effectively reduced, chip speed is improved, and power consumption is reduced. Compared with TSV technology, TGV (through-glass-via) technology also has the above advantages, and the glass materials (ie, silicon dioxide) used therein have good micromachining performance, electrical performance, and thermomechanical performance. In addition, its low cost and superiority make it the most promising three-dimensional packaging technology since TSV technology. The key to realizing TGV is the etching of silicon dioxide glass substrates (hereinafter referred to as "silicon dioxide substrates") for relatively high depth-to-width ratios and relatively small via structures. Is formed on the silicon dioxide substrate, where the ratio of depth to width refers to the ratio of the depth of the via to the diameter of the via.

공개공보번호는 CN103700621이고, 발명의 명칭이 "높은 깊이 대 너비 비율의 수직 유리 관통공의 식각 방법"인 중국 특허 출원은 실리콘 다이옥사이드 기판을 식각하는 방법을 개시하고, 그 방법은:Publication No. CN103700621, a Chinese patent application entitled "Method of Etching Vertical Glass Through Holes in High Depth-to-Wide Ratio", discloses a method of etching a silicon dioxide substrate, the method:

실리콘 다이옥사이드 기판 상에 마스크층을 형성하는 S1 단계;Forming a mask layer on the silicon dioxide substrate;

상기 마스크층의 전체 작업 영역 위에 상기 마스크층을 관통하는 비아를 형성하는 S2 단계;Forming a via penetrating the mask layer over the entire working area of the mask layer;

상기 마스크층의 비아를 통해 상기 마스크 패턴이 형성된 실리콘 다이옥사이드 기판에 대해 플라즈마 식각을 진행하고, 실리콘 다이옥사이드 기판의 식각 속률을 마스크에 대한 식각 속률보다 훨씬 더 크게함으로써, 실리콘 다이옥사이드 기판 위에 홈을 형성하는 S3 단계;S3 forming a groove on the silicon dioxide substrate by performing plasma etching on the silicon dioxide substrate on which the mask pattern is formed through the vias of the mask layer, and making the etching rate of the silicon dioxide substrate much larger than the etching rate on the mask. step;

상기 마스크 패턴 및 실리콘 다이옥사이드 기판 위에 기상 증착법을 이용하여 산화 알루미늄 패시베이션층을 증착하는 S4 단계;Depositing an aluminum oxide passivation layer on the mask pattern and the silicon dioxide substrate by vapor deposition;

상기 비아의 측벽 위에 패시베이션층을 형성한 후, 반응 기체를 이용하여 상기 패시베이션층이 형성된 실리콘 다이옥사이드 기판에 대해 플라즈마 식각을 진행하는 S5 단계; 및Forming a passivation layer on the sidewalls of the via, and performing plasma etching on a silicon dioxide substrate on which the passivation layer is formed using a reaction gas; And

상기 실리콘 다이옥사이드 기판 위에 미리 결정된 깊이 대 너비 비율을 갖는 비아가 형성될 때까지 S4 단계 및 S5 단계를 반복하는 S6 단계를 포함한다.And S6 repeating steps S4 and S5 until a via having a predetermined depth to width ratio is formed on the silicon dioxide substrate.

상기 방법 중, S4 단계는 화학적 기상 증착에 의해 진행하고, S5 단계는 플라즈마 식각에 의해 진행하고, 이로 인해, 상기 공정 챔버는 화학적 기상 증착 기능 및 플라즈마 식각 기능을 모두 구비해야 해서 식각 장치의 전체 구조 설계가 복잡해지고, 코스트가 높아질 뿐만 아니라, 식각 공정의 복잡 정도도 증가한다.In the above method, step S4 proceeds by chemical vapor deposition, step S5 proceeds by plasma etching, and thus, the process chamber must have both chemical vapor deposition and plasma etching functions, so that the overall structure of the etching apparatus is Not only is the design complex, the cost is high, but the complexity of the etching process is also increased.

그러므로, 어떻게 실리콘 다이옥사이드 기판의 식각 공정을 단순화하고 그 식각 공정이 수행되는 공정 챔버의 구조를 어떻게 단순화할 것인지는, 본 기술 영역이 시급히 해결할 기술문제이다.Therefore, how to simplify the etching process of the silicon dioxide substrate and the structure of the process chamber in which the etching process is performed is a technical problem urgently solved by the technical field.

본 발명의 목적은 실리콘 다이옥사이드 기판의 식각 방법 및 그 식각 방법을 수행하는 식각 장치를 제공하는 것이고, 상기 식각 장치는 구조가 간단하고, 코스트가 낮고, 상기 식각 방법은 효율이 높다.An object of the present invention is to provide an etching method for etching a silicon dioxide substrate and an etching apparatus for performing the etching method, wherein the etching apparatus is simple in structure, low in cost, and the etching method is high in efficiency.

상기 목적을 달성하기 위해, 본 발명은 실리콘 다이옥사이드 기판의 식각 방법을 개시하고, 상기 식각 방법은:In order to achieve the above object, the present invention discloses an etching method of a silicon dioxide substrate, the etching method is:

상기 실리콘 다이옥사이드 기판의 표면위에 제1 홈을 포함하는 마스크 패턴을 형성하는 S1 단계;Forming a mask pattern including a first groove on a surface of the silicon dioxide substrate;

상기 실리콘 다이옥사이드 기판의 온도를 낮추고 공정 챔버 내에 증착 공정 기체를 도입하여 상기 제1 홈의 측벽 및 저부위에 패시베이션층을 생성하는 S2 단계; 및A step S2 of lowering the temperature of the silicon dioxide substrate and introducing a deposition process gas into the process chamber to generate a passivation layer on the sidewalls and the bottom of the first groove; And

상기 실리콘 다이옥사이드 기판의 온도를 올리고 상기 공정 챔버 내에 주 식각 기체(primary etching gas)를 도입하여 상기 제1 홈의 상기 저부를 식각하는 S3 단계를 포함하고,Step S3 of etching the bottom of the first groove by raising the temperature of the silicon dioxide substrate and introducing a primary etching gas into the process chamber;

상기 실리콘 다이옥사이드 기판 위에, 상기 제1 홈에 대응하는 위치에 미리 결정된 깊이 대 너비 비율(depth-to-width ratio)을 갖는 제2 홈이 형성될 때까지, 상기 S2 단계 및 S3 단계를 반복한다.Steps S2 and S3 are repeated until a second groove having a predetermined depth-to-width ratio is formed on the silicon dioxide substrate at a position corresponding to the first groove.

바람직하게는, 상기 S2 단계에서, 상기 실리콘 다이옥사이드 기판의 온도는 -20 ℃ 내지 0 ℃의 온도로 낮아진다.Preferably, in the step S2, the temperature of the silicon dioxide substrate is lowered to a temperature of -20 ℃ to 0 ℃.

바람직하게는, 상기 S3 단계에서, 상기 실리콘 다이옥사이드 기판의 온도는 40 ℃ 내지 70 ℃의 온도로 올려진다.Preferably, in the step S3, the temperature of the silicon dioxide substrate is raised to a temperature of 40 ℃ to 70 ℃.

바람직하게는, 상기 S2 단계에서, 상기 증착 공정 기체는 기체 상태의 플루오르카본을 포함하고, 상기 패시베이션층은 플루오르카본 폴리머층이다.Preferably, in the step S2, the deposition process gas comprises a fluorocarbon in the gas state, and the passivation layer is a fluorocarbon polymer layer.

바람직하게는, 상기 S3 단계에서, 상기 주 식각 기체는 상기 S2 단계에서의 상기 기체 상태의 플루오르카본과 동일한 기체 상태의 플루오르카본을 포함한다.Preferably, in the step S3, the main etching gas comprises a fluorocarbon in the same gas state as the fluorocarbon in the gas state in the step S2.

바람직하게는, 상기 기체 상태의 플루오르카본은 CxFy 화합물 및/또는 CHxFy 화합물을 포함한다.Preferably, the gaseous fluorocarbon comprises a CxFy compound and / or a CHxFy compound.

바람직하게는, 상기 기체 상태의 플루오르카본은 CF4, C4F8, C5F8, CHF3, 및 CH2F2 중의 1종, 또는 이들 중 2종 이상의 조합을 포함하는한다.Preferably, the gaseous fluorocarbon comprises one of CF 4 , C 4 F 8 , C 5 F 8 , CHF 3 , and CH 2 F 2 , or a combination of two or more thereof.

바람직하게는, 상기 S2 단계에서, 하부 전극의 전력은 0W 내지 10W이고, 상기 S3 단계에서, 하부 전극의 전력은 200W 내지 1000W이다.Preferably, in the step S2, the power of the lower electrode is 0W to 10W, and in the step S3, the power of the lower electrode is 200W to 1000W.

바람직하게는, 상기 S3 단계에서, 상기 주 식각 기체는 상기 기체 상태의 플루오르카본 이외의 불소(F)계 기체를 더 포함하고, 상기 불소계 기체는 SF6를 포함한다.Preferably, in the step S3, the main etching gas further comprises a fluorine (F) -based gas other than the fluorocarbon in the gas state, the fluorine-based gas comprises SF 6 .

바람직하게는, 상기 S3 단계에서, 보조 식각 기체를 더 도입하고, 상기 보조 식각 기체는 아르곤 기체, 헬륨 기체, 및 질소 기체 중의 1종, 또는 이들 중 2종 이상의 조합을 포함한다.Preferably, in the step S3, an auxiliary etching gas is further introduced, and the auxiliary etching gas includes one of argon gas, helium gas, and nitrogen gas, or a combination of two or more thereof.

본 발명의 또 다른 측면으로서, 실리콘 다이옥사이드 기판의 식각 장치가 제공되고, 상기 식각 장치는 제어 모듈, 온도 조절 모듈, 기체 선택 모듈, 증착 공정 기체원(source) 및 식각 기체원을 포함하고,As another aspect of the invention, there is provided an etching apparatus of a silicon dioxide substrate, the etching apparatus comprising a control module, a temperature control module, a gas selection module, a deposition process gas source and an etching gas source,

상기 제어 모듈은, 제1 홈을 포함하는 마스크 패턴을 상기 실리콘 다이옥사이드 기판위에 형성한 후, 상기 온도 조절 모듈을 제어하여 상기 실리콘 다이옥사이드 기판의 온도를 낮추고, 상기 기체 선택 모듈을 제어하여 상기 증착 공정 기체원을 열어서 공정 챔버 내에 증착 공정 기체를 도입하여, 상기 제1 홈의 측벽 및 저부 위에 패시베이션층을 형성하고;The control module may form a mask pattern including a first groove on the silicon dioxide substrate, control the temperature control module to lower the temperature of the silicon dioxide substrate, and control the gas selection module to control the deposition process gas. Opening a circle to introduce a deposition process gas into the process chamber to form a passivation layer over the sidewalls and the bottom of the first groove;

상기 제어 모듈은 또한 상기 온도 조절 모듈을 제어하여 상기 실리콘 다이옥사이드 기판의 온도를 올리고, 상기 기체 선택 모듈을 제어하여 상기 식각 기체원을 열어서 상기 공정 챔버 내에 식각 기체를 도입하여, 상기 제1 홈의 저부를 식각하고;The control module also controls the temperature regulation module to raise the temperature of the silicon dioxide substrate, and controls the gas selection module to open the etching gas source to introduce an etching gas into the process chamber, thereby providing a bottom of the first groove. Etching;

상기 제어 모듈은 또한 상기 온도 조절 모듈을 제어하여, 상기 실리콘 다이옥사이드 기판 위에 상기 제1 홈에 대응하는 위치에 미리 결정된 깊이 대 너비 비율을 갖는 제2 홈이 형성될 때까지, 상기 실리콘 다이옥사이드 기판의 온도를 교대로 올리고 내린다.The control module also controls the temperature regulation module so that the temperature of the silicon dioxide substrate is formed on the silicon dioxide substrate until a second groove having a predetermined depth to width ratio is formed at a position corresponding to the first groove. Alternately raise and lower.

본 발명의 실리콘 다이옥사이드 기판의 식각 방법은, S2 단계에서, 화학적 기상 증착법을 채용하여 패시베이션층을 형성할 필요 없이, 단지 실리콘 다이옥사이드 기판에 대해 강온을 진행하고, 식각 방법을 진행하는 공정 챔버에 대해 증착 공정 기체를 도입함으로써 제1 홈의 측벽 및 저부 위에 패시베이션층을 형성할 수 있다. 이로 인해, 본 발명의 실리콘 다이옥사이드 기판의 식각 방법에 따르면, 증착 공정 기체에 대한 온도 제어 방법이 화학적 기상 증착법에 비해 간단하게 이행될 수 있고, 그 식각 방법의 효율이 더 높다.In the etching method of the silicon dioxide substrate of the present invention, in step S2, without using a chemical vapor deposition method to form a passivation layer, only the temperature is lowered on the silicon dioxide substrate, and the deposition is performed on the process chamber in which the etching method is performed. By introducing the process gas, a passivation layer can be formed on the sidewalls and the bottom of the first groove. For this reason, according to the etching method of the silicon dioxide substrate of the present invention, the temperature control method for the deposition process gas can be simply implemented as compared to the chemical vapor deposition method, the efficiency of the etching method is higher.

본 발명의 식각 장치에서, 제1 홈의 측벽 및 저부 위에 패시베이션층을 형성하는 단계에서, 화학적 기상 증착법을 채용하여 패시베이션층을 형성할 필요 없이, 단지 실리콘 다이옥사이드 기판에 대해 강온을 진행하고, 식각 방법을 진행하는 공정 챔버에 대해 증착 공정 기체를 도입하여 제1 홈의 측벽 및 저부 위에 패시베이션층을 형성할 수 있다. 이로 인해, 본 공정 챔버는 화학적 기상 증착 기능을 필요로 하지 않고, 기존의 식각 장치를 이용하여 제1 홈의 측벽과 저부 위에 패시베이션층을 형성하는 단계 및 제1 홈의 저부에 대해 식각을 진행하는 단계를 수행할 수 있고, 제1 홈의 측벽과 저부에서 패시베이션층을 형성하기 위해 공정 챔버에 대해 기타 추가적인 구조 개선을 필요로 하지 않는다. 그러므로, 본 발명에 의해 제공되는 식각 장치는 구조가 간단하고, 코스트가 낮다.In the etching apparatus of the present invention, in the step of forming the passivation layer on the sidewalls and the bottom of the first groove, the chemical vapor deposition method is employed to form the passivation layer without the need for forming the passivation layer, and only the temperature of the silicon dioxide substrate, the etching method The passivation layer may be formed on the sidewall and the bottom of the first groove by introducing a deposition process gas into the process chamber through which the process proceeds. As a result, the process chamber does not require chemical vapor deposition, forming a passivation layer on the sidewalls and the bottom of the first groove by using an existing etching apparatus, and etching the bottom of the first groove. The steps can be performed and do not require any further structural improvements to the process chamber to form the passivation layer at the bottom and sidewalls of the first groove. Therefore, the etching apparatus provided by the present invention is simple in structure and low in cost.

첨부 도면은 본 발명을 더 이해하기 위해 제공되고, 본 명세서의 일부분을 구성하고, 아래의 구현예와 함께 본 발명을 설명하기 위해 이용되지만, 본 발명에 대한 한정을 구성하지 않는다. 도면 중:
도 1은 본 발명에 의해 제공되는 식각 방법의 흐름도이다;
도 2a는 첫 번째 S2 단계 이후의 기판의 개략도이다;
도 2b는 첫 번째 S3 단계 이후의 기판의 개략도이다;
도 2c는 두 번째 S2 단계를 진행한 이후의 기판의 개략도이다;
도 2d는 두 번째 S3 단계를 진행한 이후의 실리콘 다이옥사이드 기판의 개략도이다.The accompanying drawings are provided to provide a further understanding of the invention, and are incorporated in and constitute a part of this specification, but are used to describe the invention in conjunction with the following embodiments, but do not constitute a limitation on the invention. During drawing:
1 is a flowchart of an etching method provided by the present invention;
2A is a schematic representation of the substrate after the first step S2;
2b is a schematic view of the substrate after the first step S3;
2C is a schematic view of the substrate after undergoing a second step S2;
2D is a schematic diagram of a silicon dioxide substrate after proceeding with the second step S3.

이하에서 첨부 도면을 참조하여 본 발명의 구체적인 구현예들에 대한 상세 설명을 진행한다. 여기에서 설명되는 구체적인 구현예들은 단지 본 발명을 묘사하고 설명하기 위해 이용될 뿐, 본 발명을 한정하기 위함이 아니다.DETAILED DESCRIPTION Hereinafter, specific embodiments of the present invention will be described with reference to the accompanying drawings. The specific embodiments described herein are merely used to describe and describe the present invention, but not to limit the present invention.

도 1에 도시된 바와 같이, 본 발명은 실리콘 다이옥사이드 기판을 식각하는 방법을 제공하고, 여기서, 그 식각 방법은:As shown in FIG. 1, the present invention provides a method of etching a silicon dioxide substrate, wherein the etching method is:

상기 실리콘 다이옥사이드 기판의 표면위에 제1 홈을 포함하는 마스크 패턴을 형성하는 S1 단계;Forming a mask pattern including a first groove on a surface of the silicon dioxide substrate;

상기 실리콘 다이옥사이드 기판의 온도를 낮추고 공정 챔버 내에 증착 공정 기체를 도입하여 상기 제1 홈의 측벽 및 저부위에 패시베이션층을 생성하는 S2 단계; 및A step S2 of lowering the temperature of the silicon dioxide substrate and introducing a deposition process gas into the process chamber to generate a passivation layer on the sidewalls and the bottom of the first groove; And

상기 실리콘 다이옥사이드 기판의 온도를 올리고 상기 공정 챔버 내에 주 식각 기체를 도입하여 상기 제1 홈의 상기 저부를 식각하는 S3 단계를 포함하고,S3 step of raising the temperature of the silicon dioxide substrate to introduce a main etching gas into the process chamber to etch the bottom of the first groove,

상기 실리콘 다이옥사이드 기판 위에 상기 제1 홈에 대응하는 위치에 미리 결정된 깊이 대 너비 비율을 갖는 제2 홈이 형성될 때까지, 상기 S2 단계 및 S3 단계를 반복한다. 여기서, S2 단계 및 S3 단계는 교대로 진행될 수 있다.Steps S2 and S3 are repeated until a second groove having a predetermined depth to width ratio is formed on the silicon dioxide substrate at a position corresponding to the first groove. Here, step S2 and step S3 may be performed alternately.

본 발명에서, 실리콘 다이옥사이드 기판의 온도를 낮추는 목적은, 증착 공정 기체를 제1 홈의 측벽 및 저부 위에 증착하여 패시베이션층을 형성하기 위한 것이다. 또한, 증착 공정 기체는 저온 조건에서 증착되어 고체 상태층을 형성할 수 있다.In the present invention, the purpose of lowering the temperature of the silicon dioxide substrate is to deposit a deposition process gas on the sidewalls and bottom of the first groove to form a passivation layer. In addition, the deposition process gas may be deposited at low temperature to form a solid state layer.

본 발명의 실리콘 다이옥사이드 기판의 식각 방법에서, S2 단계에서, 화학적 기상 증착법을 채용하여 패시베이션층을 형성할 필요 없이, 단지 실리콘 다이옥사이드 기판에 대해 강온을 진행하고, 식각 방법을 진행하는 공정 챔버에 대해 증착 공정 기체를 도입하여 제1 홈의 측벽 및 저부 위에 패시베이션층을 형성할 수 있다. 이로 인해, 본 발명의 실리콘 다이옥사이드 기판 식각 방법에 따르면, 증착 공정 기체에 대한 온도 제어 방법이 화학적 기상 증착법에 비해 간단하게 이행될 수 있고, 그 식각 방법의 효율은 더 높다.In the etching method of the silicon dioxide substrate of the present invention, in the step S2, without the need to form a passivation layer by employing a chemical vapor deposition method, only the temperature is lowered on the silicon dioxide substrate, and the deposition is performed on a process chamber in which the etching method is performed. The process gas may be introduced to form a passivation layer on the sidewalls and bottom of the first groove. For this reason, according to the silicon dioxide substrate etching method of the present invention, the temperature control method for the deposition process gas can be simply implemented as compared to the chemical vapor deposition method, the efficiency of the etching method is higher.

도 2a에 도시된 바와 같이, S2 단계 이후, 패시베이션층 (300)은 마스크 패턴 (200)의 상부 표면, 제1 홈 (200a)의 측벽 및 제1 홈 (200a)의 저부를 피복한다. 전형적으로, 제1 홈 (200a)은 마스크 패턴 (200)을 관통하는 비아 (via)일 수 있고, 따라서 제1 홈 (200a)의 저부는 제1 홈 (200a)에 의해 노출될 수 있는 실리콘 다이옥사이드 기판 (100)의 일부분이다.As shown in FIG. 2A, after the step S2, the passivation layer 300 covers the top surface of the mask pattern 200, the sidewalls of the first grooves 200a and the bottom of the first grooves 200a. Typically, the first groove 200a may be a via penetrating the mask pattern 200, so that the bottom of the first groove 200a may be exposed by the first groove 200a. It is part of the substrate 100.

도 2b에 도시된 바와 같이, S3 단계를 진행할 때, 본 식각 방법 진행시 이방성 식각 능력으로 인해, 제1 홈 (200a) 저부 및 마스크 패턴 (200)의 상부 표면위의 패시베이션층은 전부 제거되고, 제1 홈 (200a)의 측벽위의 패시베이션층은 여전히 남아서, 미리 결정된 식각 시간이 경과한 후, 제1 홈 (200a)에 의해 노출된 실리콘 다이옥사이드 기판 (100)의 부분의 재료 또한 부분적으로 제거됨으로써, 소정의 깊이를 갖는 홈 (100a)이 형성된다. S3 단계가 정상 진행될 수 있도록, S3 단계에서, 상기 실리콘 다이옥사이드 기판의 온도를 올리고, 공정 챔버의 냉각기의 온도를 40 ℃ 내지 70 ℃로 설정하는 것이 바람직하다. S3 단계에서 상기 실리콘 다이옥사이드 기판에 대해 바람직하게는 승온을 진행하는 이유는, 실리콘 다이옥사이드에 대한 식각은 흡열 반응이고, 따라서 온도가 높아질수록 식각 속도가 빨라질 뿐만 아니라, 고온은 식각의 이방성을 유지하는데 유리하기 때문이다.As shown in FIG. 2B, due to the anisotropic etching capability during the present etching method, the passivation layer on the bottom of the first groove 200a and the upper surface of the mask pattern 200 is completely removed. The passivation layer on the sidewall of the first groove 200a still remains so that after a predetermined etching time has elapsed, the material of the portion of the silicon dioxide substrate 100 exposed by the first groove 200a is also partially removed. , The groove 100a having a predetermined depth is formed. In order to proceed S3 step normally, in step S3, it is preferable to raise the temperature of the silicon dioxide substrate and set the temperature of the cooler of the process chamber to 40 ° C to 70 ° C. In the step S3, the temperature of the silicon dioxide substrate is preferably elevated, because the etching on the silicon dioxide is an endothermic reaction, and thus, as the temperature increases, the etching speed is increased, and the high temperature is advantageous in maintaining the anisotropy of the etching. Because.

S3 단계의 지속시간이 과도하게 길어지는 경우, 소정 깊이의 형성된 홈 (100a)의 측벽이 식각될 수 있어서, 미리 결정된 깊이 대 너비 비율의 홈을 형성하는데 불리할 수 있다는 것을 용이하게 이해할 수 있을 것이다. 따라서, 도 2c에 도시된 바와 같이, 실리콘 다이옥사이드 기판 (100) 위에 소정 깊이를 갖는 홈 (100a)을 형성한 후, 계속하여 S2 단계를 진행함으로써, 마스크 패턴 (200)을 피복하고, 그리고 실리콘 다이옥사이드 기판 (100) 위에 형성된 소정 깊이의 홈 (100a)의 저부 및 측벽을 피복하는 패시베이션층 (300)을 형성할 수 있다. S2 단계 이후, 계속하여 S3 단계를 진행하여, 실리콘 다이옥사이드 기판 (100) 위에 형성된 소정 깊이의 홈 (100a)을 더 깊게 할 수 있다. 실리콘 다이옥사이드 기판 (100) 위에 미리 결정된 깊이 대 너비 비율을 갖는 제2 홈이 형성될 때까지 S2 단계 및 S3 단계가 반복 진행될 수 있다.If the duration of the step S3 is excessively long, it will be readily understood that the sidewall of the formed groove 100a of a predetermined depth may be etched, which may be disadvantageous for forming a groove having a predetermined depth to width ratio. . Therefore, as shown in FIG. 2C, after forming the groove 100a having a predetermined depth on the silicon dioxide substrate 100, the process proceeds to step S2, thereby covering the mask pattern 200, and silicon dioxide. The passivation layer 300 may be formed to cover the bottom and sidewalls of the groove 100a having a predetermined depth formed on the substrate 100. After the step S2, the step S3 may be continued to deepen the groove 100a having a predetermined depth formed on the silicon dioxide substrate 100. Steps S2 and S3 may be repeated until a second groove having a predetermined depth to width ratio is formed on the silicon dioxide substrate 100.

본 발명에서, 실리콘 다이옥사이드 기판 (100) 표면 위의 마스크 패턴 (200) 은 포토레지스트로 형성될 수 있다. 이를 위해, S1 단계는:In the present invention, the mask pattern 200 on the surface of the silicon dioxide substrate 100 may be formed of photoresist. To this end, the S1 step is:

실리콘 다이옥사이드 기판 (100) 위에 포토레지스트층을 코팅하는 S11 단계; 및S11 step of coating a photoresist layer on the silicon dioxide substrate 100; And

포토리소그래피 공정을 이용하여 상기 포토레지스트층에 대해 노광 및 현상을 진행함으로써 마스크 패턴 (200)을 형성하는 S12 단계를 포함할 수 있다.The method may include an operation S12 of forming the mask pattern 200 by performing exposure and development on the photoresist layer using a photolithography process.

본 발명에서, 저온에서 플라즈마 물리적 증착을 통해 증착 공정 기체를 증착하여 패시베이션층 (300)을 형성하는 것이 가능하다면, 패시베이션층 (300)의 구체적인 성분에 대한 특수한 요건은 없을 수 있다. 증착 공정 기체를 증착하여 패시베이션층 (300)이 형성되는 것을 보장하기 위하여, S2 단계에서, 실리콘 다이옥사이드 기판의 온도를 낮추고, 상기 공정 챔버의 냉각기의 온도를 -20 ℃ 내지 0 ℃로 설정하는 것이 바람직하다.In the present invention, if it is possible to form the passivation layer 300 by depositing the deposition process gas through plasma physical deposition at low temperature, there may be no special requirements for the specific components of the passivation layer 300. In order to ensure that the passivation layer 300 is formed by depositing the deposition process gas, in step S2, it is preferable to lower the temperature of the silicon dioxide substrate and set the temperature of the cooler of the process chamber to -20 ° C to 0 ° C. Do.

본 발명의 구체적인 구현예에서, S2 단계에서, 식각 공정을 진행하는 공정 챔버 내에 기체 상태의 플루오르카본이 도입되고, 기체 상태의 플루오르카본이 증착되어 플루오르카본 폴리머층이 형성되고, 그 플루오르카본 폴리머층이 바로 패시베이션층 (300)이다. 실리콘 다이옥사이드 기판 (100)의 온도를 저하시킴으로써, 기체 상태의 플루오르카본이 실리콘 다이옥사이드 기판 (100) 상에 증착되는 때에, 중합 반응이 용이하게 일어나 플루오르카본 폴리머가 형성되고, 이렇게 하여 패시베이션층 (300)이 형성된다. 반응 온도가 낮을수록, 기체 상태의 플루오르카본이 더 용이하게 중합 반응하여 플루오르카본 폴리머층이 형성됨으로써 안정한 패시베이션층 (300)의 형성이 촉진될 뿐만 아니라, 상기 중합 반응은 저온 환경이면 일어날 수 있고, 고온 또는 고압 환경을 필요로 하지 않으므로, 중합 반응의 발생은 공정 조건에 대한 요구가 높지 않아, 본 식각 방법의 코스트를 더 절감할 수 있다.In a specific embodiment of the present invention, in step S2, a gaseous fluorocarbon is introduced into a process chamber undergoing an etching process, a gaseous fluorocarbon is deposited to form a fluorocarbon polymer layer, and the fluorocarbon polymer layer This is the passivation layer 300. By lowering the temperature of the silicon dioxide substrate 100, when a gaseous fluorocarbon is deposited on the silicon dioxide substrate 100, a polymerization reaction easily occurs to form a fluorocarbon polymer, thereby forming the passivation layer 300. Is formed. The lower the reaction temperature, the more easily polymerization of gaseous fluorocarbons to form a fluorocarbon polymer layer promotes the formation of a stable passivation layer 300, the polymerization reaction may occur in a low temperature environment, Since no high temperature or high pressure environment is required, the occurrence of the polymerization reaction does not have high demands on the process conditions, so that the cost of the present etching method can be further reduced.

S2 단계 중 플라즈마 물리적 증착에서 사용되는 증착 공정 기체의 성분에 좌우되어, S2 단계의 지속시간이 결정될 수 있다. 유사하게, S3 단계 중 식각 기체의 성분에 좌우되어, S3 단계의 지속시간이 결정될 수 있다.Depending on the components of the deposition process gas used in the plasma physical deposition during the S2 step, the duration of the S2 step may be determined. Similarly, depending on the components of the etching gas during the S3 stage, the duration of the S3 stage can be determined.

본 발명에서, 기체 상태의 플루오르카본의 구체적 성분은 특별히 한정되지 않으며, 예를 들어, 기체 상태의 플루오르카본은 CxFy 화합물 및/또는 CHxFy 화합물을 포함한다. 바람직하게는, 기체 상태의 플루오르카본은 CF4, C4F8, C5F8, CHF3, 및 CH2F2 중의 1종, 또는 이들 중 2종 이상의 조합을 포함할 수 있다. 전형적으로, 기체 중 탄소 함량이 높을수록, 플루오르카본 폴리머가 더 용이하게 형성될 수 있다.In the present invention, the specific component of the gaseous fluorocarbon is not particularly limited, and for example, the gaseous fluorocarbon includes a CxFy compound and / or a CHxFy compound. Preferably, the fluorocarbon in gaseous state may comprise one of CF 4 , C 4 F 8 , C 5 F 8 , CHF 3 , and CH 2 F 2 , or a combination of two or more thereof. Typically, the higher the carbon content in the gas, the easier the fluorocarbon polymer can be formed.

본 발명의 구체적인 구현예로서, S2 단계에서, 기체 상태의 플루오르카본의 유량은 20 ~ 200 sccm이다. 이 경우, 바람직하게는, S2 단계의 지속시간은 100 ~ 200 s이다.As a specific embodiment of the present invention, in the step S2, the flow rate of the fluorocarbon in the gaseous state is 20 to 200 sccm. In this case, preferably, the duration of the step S2 is between 100 and 200 s.

S2 단계에서, 기체 상태의 플루오르카본의 증착하는데 유리하도록, 하부 전극의 전력은 과도하게 높지 않아야 하고, 바람직하게는 하부 전극의 전력은 0 ~ 10 W이다.In step S2, in order to be advantageous in depositing gaseous fluorocarbons, the power of the lower electrode should not be excessively high, and preferably the power of the lower electrode is 0-10 W.

본 발명에서, 주 식각 기체의 성분은 구체적으로 한정되지 않으나, 바람직하게는, 주 식각 기체는 불소 함유 기체이고, 본 발명의 구체적인 구현예로서, S3 단계에서, 주 식각 기체는 S2 단계에서의 그것과 동일한 기체 상태의 플루오르카본을 포함할 수 있다. S3 단계의 주 식각 기체가 S2 단계에서의 그것과 동일한 기체 상태의 플루오르카본을 포함하는 경우, 공정 기체 (증착 공정 기체 및 주 식각 기체를 포함함)의 도입을 제어하는 것이 용이해지고, 식각 방법의 코스트가 더 절감된다.In the present invention, the component of the main etching gas is not specifically limited, but preferably, the main etching gas is a fluorine-containing gas, and as a specific embodiment of the present invention, in the step S3, the main etching gas is that in the S2 step. It may include a fluorocarbon in the same gas state as. If the main etching gas of step S3 comprises fluorocarbons in the same gaseous state as that of step S2, it becomes easier to control the introduction of the process gas (including the deposition process gas and the main etching gas), and The cost is further reduced.

그 외에, 주 식각 기체가 기체 상태의 플루오르카본 이외의 불소계 기체를 더 포함할 수 있고, 불소계 기체는 예를 들어 SF6를 더 포함할 수 있다. 당연히, 주 식각 기체는 SF6 및, 패시베이션층 (300)을 형성하는데 이용되는 기체 상태의 플루오르카본의 혼합 기체일 수 있다.In addition, the main etching gas may further include a fluorine-based gas other than the fluorocarbon in the gaseous state, and the fluorine-based gas may further include SF 6 , for example. Naturally, the main etching gas may be a mixture gas of SF 6 and a gaseous fluorocarbon used to form the passivation layer 300.

기체 압력이 더 낮을수록, 플라즈마의 평균 자유 행로(mean free path)는 더 커지고 입자 운동의 수직 방향성이 더 강해져서, 실리콘 다이옥사이드 기판 (100) 위에 높은 깊이 대 너비 비율의 홈을 형성하기에 더 유리해진다. 따라서, 플라즈마의 운동 방향을 제어하는 것을 편리하게 하기 위해, 식각 방법을 진행하는 동안에, 보통 공정 챔버 내에 비교적 낮은 기체 압력을 유지한다. 바람직하게는, S3 단계에서, 공정 챔버 내의 압력은 2.5 ~ 15 mT 이다. 더 바람직하게는, S3 단계에서, 공정 챔버 내의 압력은 2.5 ~ 7 mT 이다.The lower the gas pressure, the larger the mean free path of the plasma and the stronger the vertical direction of the particle motion, the more favorable it is to form a high depth to width ratio groove over the silicon dioxide substrate 100. Become. Thus, to facilitate controlling the direction of motion of the plasma, relatively low gas pressures are usually maintained in the process chamber during the etching process. Preferably, in step S3, the pressure in the process chamber is 2.5-15 mT. More preferably, in step S3, the pressure in the process chamber is 2.5-7 mT.

바람직하게는, S3 단계에서, 주 식각 기체의 유량은 20 ~ 200 sccm 이다. 이러한 경우, S3 단계의 지속시간은 200 ~ 400 s 이다.Preferably, in the step S3, the flow rate of the main etching gas is 20 to 200 sccm. In this case, the duration of the S3 phase is between 200 and 400 s.

S3 단계를 진행하는 동안, 바람직하게는 비교적 높은 하부 전극 전력을 채용하여, 비교적 높은 세로 방향 식각 속도가 유지될 수 있도록 하는 플라즈마 충격의 방향 및 에너지를 보장한다. 바람직하게는, S3 단계에서, 하부 전극의 전력은 200 ~ 1000W이다. 더 바람직하게는, S3 단계에서, 하부 전극의 전력은 400 ~ 850 W이다.During the step S3, a relatively high bottom electrode power is preferably employed to ensure the direction and energy of the plasma bombardment so that a relatively high longitudinal etch rate can be maintained. Preferably, in the step S3, the power of the lower electrode is 200 ~ 1000W. More preferably, in step S3, the power of the lower electrode is 400 ~ 850 W.

실리콘 다이옥사이드 기판 (100) 중의 실리콘-산소 결합을 파괴하는 것을 가속하기 위해, 바람직하게는, S3 단계에서, 보조 식각 기체가 더 이용되고, 보조 식각 기체는 플라즈마화한 후 실리콘 다이옥사이드 기판 (100)과 반응하지 않는 기체이다. 실리콘 다이옥사이드 기판 (100)에 대한 보조 식각 기체의 충격을 이용하면 실리콘 다이옥사이드 기판 (100) 중의 실리콘-산소 결합의 파괴를 촉진할 수 있어, 식각 속도가 증가할 수 있다.In order to accelerate the breakdown of the silicon-oxygen bond in the silicon dioxide substrate 100, preferably, in step S3, an auxiliary etching gas is further used, and the auxiliary etching gas is plasmatized and then the silicon dioxide substrate 100 It is a gas that does not react. Using an impact of the auxiliary etching gas on the silicon dioxide substrate 100 may facilitate the breakdown of the silicon-oxygen bonds in the silicon dioxide substrate 100, thereby increasing the etching rate.

바람직하게는, 보조 식각 기체는 아르곤 기체, 헬륨 기체, 및 질소 기체 중의 1종, 또는 이들 중 2종 이상의 혼합물을 포함할 수 있다. 아르곤 기체는 분자량이 비교적 크기 때문에, 플라즈마화한 후 충격력이 또한 비교적 크고, 따라서, 더 바람직하게는, 보조 식각 기체는 아르곤 기체일 수 있다.Preferably, the auxiliary etching gas may include one of argon gas, helium gas, and nitrogen gas, or a mixture of two or more thereof. Since argon gas has a relatively high molecular weight, the impact force is also relatively high after plasmatization, and more preferably, the auxiliary etching gas may be argon gas.

본 발명의 바람직한 구현예가 이하에서 설명될 것이다. S2 단계에서, 공정 챔버 내의 압력은 20mT이고, 상부 전극의 전력은 2500W이고, 하부 전극의 전력은 0W이고, 플라즈마 물리적 증착을 진행하는데 이용되는 공정 기체는 기체 상태의 C4F8로서 유량은 100sccm이고, 냉각기 온도는 0℃이고, 매번 S2 단계의 지속시간은 120s이다. S3 단계에서, 공정 챔버 내의 압력은 5mT이고, 상부 전극의 전력은 2500W이고, 하부 전극의 전력은 500W이고, 주 식각 기체는 C4F8로서 유량은 100sccm이고, 보조 식각 기체는 아르곤 기체로서 유량은 100 sccm이고, 냉각기 온도는 40℃이고, 매번 S3 단계의 지속시간은 120s이다.Preferred embodiments of the invention will be described below. In step S2, the pressure in the process chamber is 20 mT, the power of the upper electrode is 2500 W, the power of the lower electrode is 0 W, and the process gas used to proceed the plasma physical deposition is gaseous C 4 F 8 with a flow rate of 100 sccm. The cooler temperature is 0 ° C. and the duration of each S2 step is 120 s. In step S3, the pressure in the process chamber is 5 mT, the power of the upper electrode is 2500 W, the power of the lower electrode is 500 W, the main etching gas is C 4 F 8 , the flow rate is 100 sccm, and the auxiliary etching gas is the argon gas, flow rate. Is 100 sccm, the cooler temperature is 40 ° C., and the duration of each S3 step is 120 s.

상기 바람직한 구현예를 이용함으로써, 실리콘 다이옥사이드 기판 (100) 위에서 깊이 대 너비 비율이 3:1보다 큰 제2 홈이 생길 수 있다.By using this preferred embodiment, a second groove can be created on the silicon dioxide substrate 100 with a depth to width ratio greater than 3: 1.

본 발명의 또 다른 측면으로서, 상기 식각 방법을 수행하는 식각 장치가 더 제공된다. 상기 식각 장치는 실리콘 다이옥사이드 기판 (100)을 식각하기 위해 이용되고, 상기 식각 장치는 제어 모듈, 온도 조절 모듈, 기체 선택 모듈, 증착 공정 기체원, 및 식각 기체원을 포함한다.As another aspect of the invention, there is further provided an etching apparatus for performing the etching method. The etching apparatus is used to etch the silicon dioxide substrate 100, which includes a control module, a temperature control module, a gas selection module, a deposition process gas source, and an etching gas source.

제1 홈 (200a)을 포함하는 마스크 패턴 (200)이 실리콘 다이옥사이드 기판 (100)위에 형성된 후, 제어 모듈은 온도 조절 모듈을 제어하여 실리콘 다이옥사이드 기판 (100)에 대해 강온을 진행하고, 기체 선택 모듈을 제어하여 상기 증착 공정 기체원을 열어서 공정 챔버 내에 증착 공정 기체를 도입하여, 제1 홈 (200a)의 측벽 및 저부에 패시베이션층(300)이 형성된다. After the mask pattern 200 including the first grooves 200a is formed on the silicon dioxide substrate 100, the control module controls the temperature regulation module to lower the silicon dioxide substrate 100, and then the gas selection module. By controlling the to open the deposition process gas source to introduce the deposition process gas into the process chamber, the passivation layer 300 is formed on the side wall and the bottom of the first groove (200a).

제어 모듈은 온도 조절 모듈을 제어하여 실리콘 다이옥사이드 기판 (100)에 대해 승온을 진행하고, 기체 선택 모듈을 제어하여 상기 식각 기체원을 열어서 공정 챔버 내에 식각 기체를 도입함으로써, 제1 홈 (200a)의 저부에 대해 식각이 진행된다.The control module controls the temperature regulation module to increase the temperature of the silicon dioxide substrate 100, and controls the gas selection module to open the etching gas source to introduce the etching gas into the process chamber, thereby allowing the first groove 200a to be removed. Etching proceeds to the bottom.

실리콘 다이옥사이드 기판 (100)위의 제1 홈 (200a)에 대응하는 위치에 미리 결정된 깊이 대 너비 비율을 갖는 제2 홈이 형성될 때까지, 제어 모듈은 온도 조절 모듈을 제어하여 실리콘 다이옥사이드 기판 (100)에 대해 강온 및 승온을 교대로 진행한다.The control module controls the temperature regulation module to control the silicon dioxide substrate 100 until a second groove having a predetermined depth to width ratio is formed at a position corresponding to the first groove 200a on the silicon dioxide substrate 100. ), The temperature and temperature rise alternately.

온도 조절 모듈은 공정 챔버중의 냉각기에 연결되어, S2 단계를 진행하는 동안, 온도 조절 모듈은 제어 모듈로부터의 신호에 기초하여 냉각기의 온도를 -20 ~ 0 ℃로 조절할 수 있다; S3 단계를 진행하는 동안, 온도 조절 모듈은 제어 모듈로부터의 신호에 기초하여 냉각기의 온도를 40 ~ 70 ℃로 조절할 수 있다.The temperature control module is connected to the cooler in the process chamber, and during the step S2, the temperature control module can adjust the temperature of the cooler to -20 to 0 ° C. based on the signal from the control module; During the step S3, the temperature control module may adjust the temperature of the cooler to 40 ~ 70 ℃ based on the signal from the control module.

증착 공정 기체원 및 식각 기체원은 2종의 다른 기체를 공급하는 서로 독립적인 기체원일 수 있고; 또는 기체 상태의 플오르카본을 제공할 수 있는 동일한 기체원일 수도 있다.The deposition process gas source and the etching gas source may be gas sources that are independent of each other supplying two different gases; Or the same gas source capable of providing gaseous hydrocarbons.

식각 기체원은, 보조 식각 기체를 제공하는 보조 식각 기체원, 및 주 식각 기체를 제공하는 주 식각 기체원을 포함할 수 있다.The etching gas source may include an auxiliary etching gas source for providing an auxiliary etching gas, and a primary etching gas source for providing a primary etching gas.

종래 기술 중의 플라즈마 식각을 진행하는 식각 장치와 비교하여, 본 발명에 의해 제공되는 식각 장치의 공정 챔버에서, 전술한 S2 단계를 수행하는 동안, 단지 실리콘 다이옥사이드 기판에 대해 강온을 진행하고 본 식각 방법을 진행하는 공정 챔버 내에 증착 공정 기체를 도입하는 것만으로, 제1 홈의 측벽 및 저부위에 패시베이션층이 형성될 수 있고, 화학적 기상 증착법을 채용하지 않고 패시베이션층이 형성될 수 있어, 공정 챔버는 화학적 기상 증착을 수행하기 위한 구조를 필요로 하지 않고, 기존의 식각 장치를 이용하여 전술한 S2 단계 및 S3 단계를 수행할 수 있어, S2 단계를 수행하기 위해 공정 챔버에 대한 기타 별도의 구조 개선을 필요로 하지 않는다. 따라서, 본 발명에 의하여 제공되는 식각 장치는 구조가 간단하고, 코스트가 낮다.Compared to the etching apparatus for performing plasma etching in the prior art, in the process chamber of the etching apparatus provided by the present invention, while performing the above-described step S2, only the temperature of the silicon dioxide substrate is lowered and the etching method is performed. Only by introducing the deposition process gas into the process chamber in progress, the passivation layer can be formed on the sidewalls and the bottom of the first groove, and the passivation layer can be formed without employing chemical vapor deposition. Instead of requiring a structure for performing vapor deposition, the above-described steps S2 and S3 can be performed using an existing etching apparatus, so that a separate structure improvement for the process chamber is required to perform the step S2. Do not Thus, the etching apparatus provided by the present invention is simple in structure and low in cost.

이상의 구현예는 단지 본 발명의 원리를 설명하기 위해 채용한 예시적인 구현예이고, 본 발명은 이에 의해 제한되지 않는 것이 이해될 것이다. 본 기술 분야의 통상의 기술자는, 본 발명의 정신 및 실질로부터 벗어나지 않으면서, 각종 변형 및 개선을 할 수 있고, 이러한 변형 및 개선 또한 본 발명의 보호범위에 해당한다.It is to be understood that the foregoing embodiments are merely exemplary embodiments employed to explain the principles of the present invention, and the present invention is not limited thereto. Those skilled in the art can make various modifications and improvements without departing from the spirit and substance of the present invention, and such modifications and improvements also fall within the protection scope of the present invention.

100: 실리콘 다이옥사이드 기판,
200: 마스크 패턴,
200a: 제1 홈,
300: 패시베이션층,
100a: 소정 깊이를 갖는 홈.100: silicon dioxide substrate,
200: mask pattern,
200a: first groove,
300: passivation layer,
100a: a groove having a predetermined depth.

Claims (11)

실리콘 다이옥사이드 기판의 식각 방법으로서,
상기 실리콘 다이옥사이드 기판의 표면위에 제1 홈을 포함하는 마스크 패턴을 형성하는 S1 단계;
공정 챔버 내에 증착 공정 기체를 도입하여 상기 제1 홈의 측벽 및 저부 위에 패시베이션층을 생성하는 동안 상기 실리콘 다이옥사이드 기판의 온도를 제1 온도 이하로 낮추는 S2 단계; 및
상기 공정 챔버 내에 식각 기체(etching gas)를 도입하여 상기 제1 홈의 상기 저부를 식각하는 동안 상기 실리콘 다이옥사이드 기판의 온도를 제2 온도 이상으로 올리는 S3 단계를 포함하고,
상기 실리콘 다이옥사이드 기판 위에 상기 제1 홈에 대응하는 위치에 미리 결정된 깊이 대 너비 비율(depth-to-width ratio)을 갖는 제2 홈이 형성될 때까지, 상기 S2 단계 및 S3 단계를 교번하고,
상기 제1 온도는 상기 제2 온도보다 낮은 식각 방법.As an etching method of a silicon dioxide substrate,
Forming a mask pattern including a first groove on a surface of the silicon dioxide substrate;
Step S2 of lowering the temperature of the silicon dioxide substrate below the first temperature while introducing a deposition process gas into the process chamber to form a passivation layer on the sidewalls and bottom of the first groove; And
S3 step of raising the temperature of the silicon dioxide substrate above the second temperature during the etching of the bottom of the first groove by introducing an etching gas into the process chamber,
Alternating steps S2 and S3 until a second groove having a predetermined depth-to-width ratio is formed at the position corresponding to the first groove on the silicon dioxide substrate,
And the first temperature is lower than the second temperature. 제1항에 있어서, 상기 S2 단계에서, 상기 실리콘 다이옥사이드 기판의 온도는 -20 ℃ 내지 0 ℃의 온도로 낮아지는 식각 방법.The etching method of claim 1, wherein in the step S2, the temperature of the silicon dioxide substrate is lowered to a temperature of −20 ° C. to 0 ° C. 7. 제1항에 있어서, 상기 S3 단계에서, 상기 실리콘 다이옥사이드 기판의 온도는 40 ℃ 내지 70 ℃의 온도로 올려지는 식각 방법.The etching method of claim 1, wherein in the step S3, the temperature of the silicon dioxide substrate is raised to a temperature of about 40 ° C. to about 70 ° C. 7. 제1항에 있어서, 상기 S2 단계에서, 상기 증착 공정 기체는 기체 상태의 플루오르카본을 포함하고, 상기 패시베이션층은 플루오르카본 폴리머층인 식각 방법.The method of claim 1, wherein in the step S2, the deposition process gas comprises a fluorocarbon in a gaseous state, and the passivation layer is a fluorocarbon polymer layer. 제4항에 있어서, 상기 S3 단계에서, 상기 식각 기체는 상기 S2 단계에서의 상기 기체 상태의 플루오르카본과 동일한 기체 상태의 플루오르카본을 포함하는 식각 방법.The etching method of claim 4, wherein in the step S3, the etching gas comprises a fluorocarbon in the same gas state as the fluorocarbon in the gas state in the step S2. 제4항 또는 제5항에 있어서, 상기 기체 상태의 플루오르카본은 CxFy 화합물 및 CHxFy 화합물 중 적어도 하나를 포함하는 식각 방법.The etching method according to claim 4 or 5, wherein the gaseous fluorocarbon comprises at least one of a CxFy compound and a CHxFy compound. 제6항에 있어서, 상기 기체 상태의 플루오르카본은 CF4, C4F8, C5F8, CHF3, 및 CH2F2 중의 1종, 또는 이들 중 2종 이상의 조합을 포함하는 식각 방법.The etching method of claim 6, wherein the gaseous fluorocarbon comprises one of CF 4 , C 4 F 8 , C 5 F 8 , CHF 3 , and CH 2 F 2 , or a combination of two or more thereof. . 제5항에 있어서, 상기 S2 단계에서, 상기 공정 챔버의 하부 전극의 전력(power)은 0W 내지 10W이고, 상기 S3 단계에서, 상기 공정 챔버의 상기 하부 전극의 전력은 200W 내지 1000W인 식각 방법.The etching method of claim 5, wherein the power of the lower electrode of the process chamber is 0W to 10W, and in the S3 step, the power of the lower electrode of the process chamber is 200W to 1000W. 제5항에 있어서, 상기 S3 단계에서, 상기 식각 기체는 상기 기체 상태의 플루오르카본 이외의 불소(F)계 기체를 더 포함하고, 상기 불소계 기체는 SF6를 포함하는 식각 방법.The etching method of claim 5, wherein the etching gas further comprises a fluorine (F) -based gas other than the fluorocarbon in the gas state, and the fluorine-based gas includes SF 6 . 제5항에 있어서, 상기 S3 단계에서, 보조 식각 기체가 더 도입되고, 상기 보조 식각 기체는 아르곤 기체, 헬륨 기체, 및 질소 기체 중의 1종, 또는 이들 중 2종 이상의 조합을 포함하는 식각 방법.The etching method of claim 5, wherein in the step S3, an auxiliary etching gas is further introduced, and the auxiliary etching gas includes one of argon gas, helium gas, and nitrogen gas, or a combination of two or more thereof. 실리콘 다이옥사이드 기판의 식각 장치로서, 상기 식각 장치는
제어 모듈, 온도 조절 모듈, 기체 선택 모듈, 증착 공정 기체원(source) 및 식각 기체원을 포함하고,
상기 제어 모듈은, 제1 홈을 포함하는 마스크 패턴을 상기 실리콘 다이옥사이드 기판위에 형성한 후, 상기 증착 공정 기체원을 열어서 공정 챔버 내에 증착 공정 기체를 도입하기 위해 상기 기체 선택 모듈을 제어하는 동안, 상기 실리콘 다이옥사이드 기판의 온도를 제1 온도 이하로 낮추기 위해 상기 온도 조절 모듈을 제어하도록 구성되어, 상기 제1 홈의 측벽 및 저부 위에 패시베이션이 형성되고;
상기 제어 모듈은, 상기 식각 기체원을 열어서 상기 공정 챔버 내에 식각 기체를 도입하기 위해 상기 기체 선택 모듈을 제어하는 동안, 상기 실리콘 다이옥사이드 기판의 온도를 제2 온도 이상으로 올리기 위해 상기 온도 조절 모듈을 제어하도록 더 구성되어, 상기 제1 홈의 저부가 식각되고;
상기 제어 모듈은, 상기 실리콘 다이옥사이드 기판 위에 상기 제1 홈에 대응하는 위치에 미리 결정된 깊이 대 너비 비율을 갖는 제2 홈이 형성될 때까지, 상기 공정 챔버에 상기 증착 공정 기체를 도입하는 동안 상기 실리콘 다이옥사이드 기판의 온도를 올리고, 상기 공정 챔버에 상기 식각 기체를 도입하는 동안 상기 실리콘 다이옥사이드 기판의 온도를 낮추는 것을 교번하기 위해 상기 온도 조절 모듈을 제어하도록 더 구성되고,
상기 제1 온도는 상기 제2 온도보다 낮은, 식각 장치.
An etching apparatus of a silicon dioxide substrate, the etching apparatus
A control module, a temperature control module, a gas selection module, a deposition process gas source and an etching gas source,
The control module, after forming a mask pattern including a first groove on the silicon dioxide substrate, while controlling the gas selection module to open the deposition process gas source and introduce the deposition process gas into the process chamber, Configured to control the temperature control module to lower the temperature of a silicon dioxide substrate below the first temperature, wherein passivation is formed over the sidewalls and the bottom of the first groove;
The control module controls the temperature control module to raise the temperature of the silicon dioxide substrate above the second temperature while controlling the gas selection module to open the etching gas source to introduce the etching gas into the process chamber. Further configured to etch a bottom of the first groove;
The control module allows the silicon during introduction of the deposition process gas into the process chamber until a second groove having a predetermined depth-to-width ratio is formed over the silicon dioxide substrate at a location corresponding to the first groove. Is further configured to control the temperature control module to raise the temperature of the dioxide substrate and alternately lower the temperature of the silicon dioxide substrate while introducing the etch gas into the process chamber,
And the first temperature is lower than the second temperature.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019102483A (en) * 2017-11-28 2019-06-24 東京エレクトロン株式会社 Etching method and etching apparatus
US11171011B2 (en) * 2018-08-21 2021-11-09 Lam Research Corporation Method for etching an etch layer
TW202117847A (en) * 2019-07-17 2021-05-01 美商得昇科技股份有限公司 Processing of workpiece using deposition process and etch process
JP7382578B2 (en) 2019-12-27 2023-11-17 パナソニックＩｐマネジメント株式会社 Plasma processing method and device chip manufacturing method
CN111952169A (en) * 2020-08-21 2020-11-17 北京北方华创微电子装备有限公司 Polyimide etching method
CN113451126B (en) * 2021-07-07 2024-02-27 北京北方华创微电子装备有限公司 Wafer etching method
CN114685057A (en) * 2022-03-30 2022-07-01 广东佛智芯微电子技术研究有限公司 Nano metal induced etching method for glass substrate
CN114664649B (en) * 2022-05-19 2022-09-20 浙江大学杭州国际科创中心 Optimization method of silicon carbide high depth-to-width ratio groove etching process
CN117092881A (en) * 2023-08-29 2023-11-21 上海铭锟半导体有限公司 Preparation method of nano-imprinting master plate

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070190743A1 (en) * 2005-12-28 2007-08-16 Roberto Colombo Process for digging a deep trench in a semiconductor body and semiconductor body so obtained
KR101029947B1 (en) * 2002-10-11 2011-04-19 램 리써치 코포레이션 A method for plasma etching performance enhancement
JP2013021192A (en) * 2011-07-12 2013-01-31 Tokyo Electron Ltd Plasma etching method
CN103700621A (en) * 2013-12-27 2014-04-02 华进半导体封装先导技术研发中心有限公司 Method for etching vertical glass through holes with high depth-to-width ratios

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0612767B2 (en) * 1984-01-25 1994-02-16 株式会社日立製作所 Groove and etching method thereof
JP3208596B2 (en) * 1992-04-01 2001-09-17 ソニー株式会社 Dry etching method
DE4241045C1 (en) * 1992-12-05 1994-05-26 Bosch Gmbh Robert Process for anisotropic etching of silicon
JPH09232281A (en) * 1996-02-26 1997-09-05 Sony Corp Dry-etching treatment method
JP4153606B2 (en) * 1998-10-22 2008-09-24 東京エレクトロン株式会社 Plasma etching method and plasma etching apparatus
JP2000156367A (en) * 1998-11-19 2000-06-06 Sony Corp Dry etching method
JP2000164571A (en) * 1998-11-27 2000-06-16 Sony Corp Method for forming contact hole and plasma etching method
JP4221859B2 (en) * 1999-02-12 2009-02-12 株式会社デンソー Manufacturing method of semiconductor device
KR100327346B1 (en) * 1999-07-20 2002-03-06 윤종용 Plasma etching method using selective polymer deposition and method for forming contact hole using the plasma etching method
JP2002110647A (en) * 2000-09-29 2002-04-12 Hitachi Ltd Manufacturing method of semiconductor integrated circuit device
JP3773785B2 (en) * 2000-11-24 2006-05-10 株式会社東芝 Manufacturing method of semiconductor device
GB0401622D0 (en) * 2004-01-26 2004-02-25 Oxford Instr Plasma Technology Plasma etching process
US7273815B2 (en) * 2005-08-18 2007-09-25 Lam Research Corporation Etch features with reduced line edge roughness
JP2009525604A (en) * 2006-02-01 2009-07-09 アルカテル−ルーセント Anisotropic etching method
JP2008244224A (en) * 2007-03-28 2008-10-09 Sumitomo Precision Prod Co Ltd Plasma treatment apparatus
WO2008153674A1 (en) * 2007-06-09 2008-12-18 Boris Kobrin Method and apparatus for anisotropic etching
CN101800175B (en) * 2010-02-11 2011-07-20 中微半导体设备(上海)有限公司 Plasma etching method of silicon-containing insulating layer
GB201611652D0 (en) * 2016-07-04 2016-08-17 Spts Technologies Ltd Method of detecting a condition

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101029947B1 (en) * 2002-10-11 2011-04-19 램 리써치 코포레이션 A method for plasma etching performance enhancement
US20070190743A1 (en) * 2005-12-28 2007-08-16 Roberto Colombo Process for digging a deep trench in a semiconductor body and semiconductor body so obtained
JP2013021192A (en) * 2011-07-12 2013-01-31 Tokyo Electron Ltd Plasma etching method
CN103700621A (en) * 2013-12-27 2014-04-02 华进半导体封装先导技术研发中心有限公司 Method for etching vertical glass through holes with high depth-to-width ratios

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CN105719965A (en) 2016-06-29

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