KR102079828B1

KR102079828B1 - 반도체칩

Info

Publication number: KR102079828B1
Application number: KR1020130014155A
Authority: KR
Inventors: 이인재
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2013-02-07
Filing date: 2013-02-07
Publication date: 2020-02-21
Also published as: US20140218995A1; US9275687B2; KR20140100854A; CN103985413B; CN103985413A

Abstract

반도체칩은 제1 메모리셀어레이가 형성되는 코어영역의 제1 면에 인접한 제1 에지영역을 포함하되, 상기 제1 에지영역은 제2 메모리셀어레이가 형성되는 제1 영역과 어드레스, 커맨드, 클럭, 데이터 및 제어신호 중 적어도 하나가 입출력되는 제1 패드부가 형성되는 제2 영역으로 구분된다.

Description

반도체칩{SEMICONDUCTOR CHIP}

본 발명은 에지영역에 패드를 포함하는 반도체칩에 관한 것이다.

전기·전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고용량의 반도체모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있다. 고용량의 반도체 모듈을 제공하기 위해서는 한정된 공간 내에 보다 많은 수의 메모리셀들을 집적해야 한다. 최근 고용량의 반도체모듈을 제공하기 위해 반도체칩을 두개 이상 적층(Stack)하여 용량을 두배 이상 증가시키는 기술이 많이 사용되고 있다.

패드가 형성된 에지영역이 평행하게 위치하도록 반도체칩들을 적층하는 경우 상단의 반도체칩과 하단의 반도체칩 사이에 일정 간격의 스페이서(spacer)가 필요하다. 스페이서(spacer)는 하단의 반도체칩의 패드로부터 본딩 와이어가 연결되기 위해 필요한 공간이다. 반도체칩들 사이에 존재하는 스페이서는 반도체모듈의 높이를 증가시키므로, 반도체모듈의 고용량을 구현하는데 제한요소로 작용한다.

반도체칩들 사이에 존재하는 스페이서는 적층되는 반도체칩들이 단축과 장축을 갖도록 구현하고, 반도체칩들의 에지영역을 단축에 위치시키는 구조를 채용하여 제거할 수 있다. 그런데, 이와 같은 방식으로 반도체칩들을 적층하는 경우 스페이서는 제거할 수 있지만 위에 적층된 반도체칩의 본딩패드가 들뜨게 되는 오버행(Overhang)이 부분적으로 발생된다. 상단의 반도체칩에서 오버행이 발생된 부분은 물리적으로 지지를 받지 못하므로, 본딩 페일(fail)이 유발된다. 반도체칩들의 장축의 길이가 길어질수록 오버행이 발생되는 부분도 증가하므로, 본딩 페일의 발생 확률도 높아진다.

본 발명은 더미영역을 최소화하여 반도체모듈의 고용량을 구현할 수 있도록 한 반도체칩을 제공한다.

이를 위해 본 발명은 제1 메모리셀어레이가 형성되는 코어영역의 제1 면에 인접한 제1 에지영역을 포함하되, 상기 제1 에지영역은 제2 메모리셀어레이가 형성되는 제1 영역과 어드레스, 커맨드, 클럭, 데이터 및 제어신호 중 적어도 하나가 입출력되는 제1 패드부가 형성되는 제2 영역으로 구분되는 반도체칩을 제공한다.

또한, 본 발명은 제1 방향으로 제1 내지 제3 구간으로 구분된 제1 설정폭을 갖고, 제2 방향으로 제4 내지 제6 구간으로 구분된 제2 설정폭을 갖는 반도체칩에 있어서, 상기 제1 방향으로 상기 제1 구간을 갖고, 상기 제2 방향으로 상기 제4 구간을 갖는 제1 영역에 형성된 제1 메모리셀어레이; 및 상기 제1 방향으로 상기 제1 설정폭을 갖고, 상기 제2 방향으로 상기 제5 구간을 갖는 제2 영역에 형성된 제2 메모리셀어레이를 포함하는 반도체칩을 제공한다.

또한, 본 발명은 제1 방향으로 제1 내지 제3 구간으로 구분된 제1 설정폭을 갖고, 제2 방향으로 제4 내지 제6 구간으로 구분된 제2 설정폭을 갖는 반도체칩에 있어서,

상기 제1 방향으로 상기 제1 구간을 갖고, 상기 제2 방향으로 상기 제4 구간을 갖는 제1 영역에 형성된 제1 메모리셀어레이; 상기 제1 방향으로 상기 제1 설정폭을 갖고, 상기 제2 방향으로 상기 제5 구간을 갖는 제2 영역에 형성된 제2 메모리셀어레이; 상기 제1 방향으로 상기 제2 구간을 갖고, 상기 제2 방향으로 상기 제4 구간을 갖는 제3 영역에 형성되어, 어드레스, 커맨드, 클럭, 데이터 및 제어신호 중 적어도 하나가 입출력되는 제1 패드부; 및 상기 제1 방향으로 상기 제3 구간을 갖고, 상기 제2 방향으로 상기 제4 구간을 갖는 제4 영역에 형성된 제3 메모리셀어레이를 포함하는 반도체칩을 제공한다.

본 발명에 의하면 패드가 형성된 에지영역에 메모리셀어레이를 형성함으로써, 더미영역을 최소화하여 반도체모듈의 고용량을 구현할 수 있는 효과가 있다.

또한, 본 발명에 의하면 반도체칩의 장축 길이를 감소시킴으로써, 반도체칩들을 적층하여 반도체모듈을 구현함에 있어, 오버행에 따른 본딩 페일의 발생 확률을 감소시킬 수 있는 효과도 있다.

도 1은 본 발명의 일 실시예에 따른 반도체칩의 구성을 도시한 블럭도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체칩의 구성을 도시한 블럭도이다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체칩의 구성을 도시한 블럭도이다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체칩의 구성을 도시한 블럭도이다.
도 5는 본 발명의 실시예에 따른 반도체칩을 적층하여 구성된 반도체모듈에 대한 도면이다.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.

도 1은 본 발명의 일 실시예에 따른 반도체칩의 구성을 도시한 블럭도이다.

도 1에 도시된 바와 같이, 본 실시예에 따른 반도체칩은 제1 방향(X)으로 제1 구간(PW1), 제2 구간(PW2) 및 제3 구간(PW3)으로 구분되는 제1 설정폭(DW1)을 갖는다. 또한, 반도체칩은 제2 방향(Y)으로 제4 구간(PW4), 제5 구간(PW5) 및 제6 구간(PW6)으로 구분되는 제2 설정폭(DW2)을 갖는다. 또한, 반도체칩은 제2 방향(Y)으로 순차적으로 배열된 제1 에지영역(11), 코어영역(12) 및 제2 에지영역(13)을 포함한다. 제1 에지영역(11)은 제1 방향(X)으로 순차적으로 배열된 제1 영역(111), 제2 영역(112) 및 제3 영역(113)으로 구성된다. 제1 영역(111)은 제1 방향(X)으로 제1 구간(PW1)을 갖고, 제2 방향(Y)으로 제4 구간(PW4)을 갖는다. 제2 영역(112)은 제1 방향(X)으로 제2 구간(PW2)을 갖고, 제2 방향(Y)으로 제4 구간(PW4)을 갖는다. 제3 영역(113)은 제1 방향(X)으로 제3 구간(PW3)을 갖고, 제2 방향(Y)으로 제4 구간(PW4)을 갖는다. 코어영역(12)은 제1 방향(X)으로 제1 설정폭(DW1)을 갖고, 제2 방향(Y)으로 제5 구간(PW5)을 갖는다. 제2 에지영역(13)은 제1 방향(X)으로 제1 설정폭(DW1)을 갖고, 제2 방향(Y)으로 제6 구간(PW6)을 갖는다.

제1 영역(111), 제3 영역(113) 및 코어영역(12)에는 메모리셀어레이들로 구성된 제1 내지 제8 쿼터뱅크(QB1~QB8)가 형성된다. 제1 내지 제8 쿼터뱅크(QB1~QB8)는 동일한 뱅크어드레스에 의해 엑세스(access)되는 뱅크들이 4개로 분활되어 형성된다. 제1 영역(111), 제3 영역(113) 및 코어영역(12)에 형성된 4개의 제1 쿼터뱅크(QB1)에 포함된 메모리셀어레이들은 동일한 뱅크어드레스에 의해 엑세스(access)된다. 코어영역(12)에는 각각 4개의 제2 내지 제8 쿼터뱅크(QB2~QB8)를 포함한다. 동일한 식별번호의 쿼터뱅크들은 동일한 뱅크어드레스에 의해 엑세스된다. 본 실시예의 경우 4개의 쿼터뱅크가 동일한 뱅크어드레스에 의해 엑세스되는 한개의 뱅크를 구성하지만 실시예에 따라서 하나의 뱅크를 다양한 비율로 분활하거나 병합하여 제1 영역(111), 제3 영역(113) 및 코어영역(12)에 형성되도록 구현할 수 있다.

제1 에지영역(11)에 포함된 제2 영역(112)에는 제1 패드부가 형성된다. 제2 에지영역(13)에는 제2 패드부가 형성된다. 제1 및 제2 패드부는 어드레스, 커맨드, 클럭, 데이터 및 제어신호 중 적어도 하나를 입출력한다. 예를 들어, 제1 패드부는 어드레스 및 커맨드가 입출력되는 다수의 패드를 포함하고, 제2 패드부는 데이터, 클럭 및 제어신호가 입출력되는 다수의 패드를 포함하도록 구현할 수 있다. 본 실시예에서 제2 에지영역(13)은 제1 에지영역(11)과 달리 메모리셀어레이들이 형성되지 않도록 구현하였지만 실시예에 따라서, 제2 에지영역(13)도 제1 에지영역(11)과 같이 메모리셀어레이들이 형성되는 영역이 존재하도록 구현할 수도 있다.

이상 살펴본 바와 같이, 본 실시예의 반도체칩은 제1 에지영역(11)을 제1 영역(111), 제2 영역(112) 및 제3 영역(113)으로 구분하고, 제1 영역(111) 및 제3 영역(113)에는 메모리셀어레이를 형성하고, 제2 영역(112)에는 제1 패드부를 형성한다. 이와 같이 에지영역에 제1 패드부뿐만아니라 메모리셀어레이를 형성함으로써 코어영역(12)에 메모리셀어레이가 형성되지 않고 빈 공간인 더미영역이 최소화되어 고용량의 반도체칩을 구현할 수 있다. 또한, 본 실시예의 반도체칩은 더미영역을 최소화시켜 제2 방향(Y)의 제2 설정폭(DW2)을 감소시킬 수 있다. 따라서, 본 실시예에 따른 반도체칩들을 스텍적층하여 반도체모듈을 구현하는 경우 상단에 스텍적층되는 반도체칩에서 오버행이 발생되는 부분이 감소하여 본딩 페일의 발생확률이 낮아진다.

도 2는 본 발명의 다른 실시예에 따른 반도체칩의 구성을 도시한 블럭도이다.

도 2에 도시된 바와 같이, 본 실시예에 따른 반도체칩은 제1 방향(X)으로 제1 구간(PW1), 제2 구간(PW2) 및 제3 구간(PW3)으로 구분되는 제1 설정폭(DW1)을 갖는다. 또한, 반도체칩은 제2 방향(Y)으로 제4 구간(PW4), 제5 구간(PW5) 및 제6 구간(PW6)으로 구분되는 제2 설정폭(DW2)을 갖는다. 또한, 반도체칩은 제2 방향(Y)으로 순차적으로 배열된 제1 에지영역(21), 코어영역(22) 및 제2 에지영역(23)을 포함한다. 제1 에지영역(21)은 제1 방향(X)으로 순차적으로 배열된 제1 영역(211), 제2 영역(212) 및 제3 영역(213)으로 구성된다. 제1 영역(211)은 제1 방향(X)으로 제1 구간(PW1)을 갖고, 제2 방향(Y)으로 제4 구간(PW4)을 갖는다. 제2 영역(212)은 제1 방향(X)으로 제2 구간(PW2)을 갖고, 제2 방향(Y)으로 제4 구간(PW4)을 갖는다. 제3 영역(213)은 제1 방향(X)으로 제3 구간(PW3)을 갖고, 제2 방향(Y)으로 제4 구간(PW4)을 갖는다. 코어영역(22)은 제1 방향(X)으로 제1 설정폭(DW1)을 갖고, 제2 방향(Y)으로 제5 구간(PW5)을 갖는다. 제2 에지영역(23)은 제1 방향(X)으로 제1 설정폭(DW1)을 갖고, 제2 방향(Y)으로 제6 구간(PW6)을 갖는다.

제1 영역(211), 제3 영역(213) 및 코어영역(22)에는 메모리셀어레이들로 구성된 제1 내지 제8 쿼터뱅크(QB1~QB8)가 형성된다. 제1 내지 제8 쿼터뱅크(QB1~QB8)는 동일한 뱅크어드레스에 의해 엑세스(access)되는 뱅크들이 4개로 분활되어 형성된다. 제1 영역(211), 제3 영역(213) 및 코어영역(22)에 형성된 4개의 제1 쿼터뱅크(QB1)에 포함된 메모리셀어레이들은 동일한 뱅크어드레스에 의해 엑세스(access)된다. 코어영역(22)에는 각각 4개의 제2 내지 제8 쿼터뱅크(QB2~QB8)를 포함한다. 동일한 식별번호의 쿼터뱅크들은 동일한 뱅크어드레스에 의해 엑세스된다. 본 실시예의 경우 4개의 쿼터뱅크가 동일한 뱅크어드레스에 의해 엑세스되는 한개의 뱅크를 구성하지만 실시예에 따라서 하나의 뱅크를 다양한 비율로 분활하거나 병합하여 제1 영역(211), 제3 영역(213) 및 코어영역(22)에 형성되도록 구현할 수 있다.

제1 에지영역(21)에 포함된 제2 영역(212)에는 제1 패드부가 형성된다. 제2 에지영역(23)에는 제2 패드부가 형성된다. 제1 및 제2 패드부는 어드레스, 커맨드, 클럭, 데이터 및 제어신호 중 적어도 하나를 입출력한다. 예를 들어, 제1 패드부는 어드레스 및 커맨드가 입출력되는 다수의 패드를 포함하고, 제2 패드부는 데이터, 클럭 및 제어신호가 입출력되는 다수의 패드를 포함하도록 구현할 수 있다. 본 실시예에서 제2 에지영역(23)은 제1 에지영역(21)과 달리 메모리셀어레이들이 형성되지 않도록 구현하였지만 실시예에 따라서, 제2 에지영역(23)도 제1 에지영역(21)과 같이 메모리셀어레이들이 형성되는 영역이 존재하도록 구현할 수도 있다.

이상 살펴본 바와 같이, 본 실시예의 반도체칩은 제1 에지영역(21)을 제1 영역(211), 제2 영역(212) 및 제3 영역(213)으로 구분하고, 제1 영역(211) 및 제3 영역(213)에는 메모리셀어레이를 형성하고, 제2 영역(212)에는 제1 패드부를 형성한다. 이와 같이 에지영역에 제1 패드부뿐만아니라 메모리셀어레이를 형성함으로써 코어영역(22)에 메모리셀어레이가 형성되지 않고 빈 공간인 더미영역이 최소화되어 고용량의 반도체칩을 구현할 수 있다. 또한, 본 실시예의 반도체칩은 더미영역을 최소화시켜 제2 방향(Y)의 제2 설정폭(DW2)을 감소시킬 수 있다. 따라서, 본 실시예에 따른 반도체칩들을 스텍적층하여 반도체모듈을 구현하는 경우 상단에 스텍적층되는 반도체칩에서 오버행이 발생되는 부분이 감소하여 본딩 페일의 발생확률이 낮아진다.

도 3은 본 발명의 또 다른 실시예에 따른 반도체칩의 구성을 도시한 블럭도이다.

도 3에 도시된 바와 같이, 본 실시예에 따른 반도체칩은 제1 방향(X)으로 제1 구간(PW1), 제2 구간(PW2) 및 제3 구간(PW3)으로 구분되는 제1 설정폭(DW1)을 갖는다. 또한, 반도체칩은 제2 방향(Y)으로 제4 구간(PW4), 제5 구간(PW5) 및 제6 구간(PW6)으로 구분되는 제2 설정폭(DW2)을 갖는다. 또한, 반도체칩은 제2 방향(Y)으로 순차적으로 배열된 제1 에지영역(31), 코어영역(32) 및 제2 에지영역(33)을 포함한다. 제1 에지영역(31)은 제1 방향(X)으로 순차적으로 배열된 제1 영역(311), 제2 영역(312) 및 제3 영역(313)으로 구성된다. 제1 영역(311)은 제1 방향(X)으로 제1 구간(PW1)을 갖고, 제2 방향(Y)으로 제4 구간(PW4)을 갖는다. 제2 영역(312)은 제1 방향(X)으로 제2 구간(PW2)을 갖고, 제2 방향(Y)으로 제4 구간(PW4)을 갖는다. 제3 영역(313)은 제1 방향(X)으로 제3 구간(PW3)을 갖고, 제2 방향(Y)으로 제4 구간(PW4)을 갖는다. 코어영역(32)은 제1 방향(X)으로 제1 설정폭(DW1)을 갖고, 제2 방향(Y)으로 제5 구간(PW5)을 갖는다. 제2 에지영역(33)은 제1 방향(X)으로 제1 설정폭(DW1)을 갖고, 제2 방향(Y)으로 제6 구간(PW6)을 갖는다.

제1 영역(311), 제3 영역(313) 및 코어영역(32)에는 메모리셀어레이들로 구성된 제1 내지 제8 쿼터뱅크(QB1~QB8)가 형성된다. 제1 내지 제8 쿼터뱅크(QB1~QB8)는 동일한 뱅크어드레스에 의해 엑세스(access)되는 뱅크들이 4개로 분활되어 형성된다. 제1 영역(311) 및 제3 영역(313)에 형성된 4개의 제1 쿼터뱅크(QB1)에 포함된 메모리셀어레이들은 동일한 뱅크어드레스에 의해 엑세스(access)된다. 또한, 제1 영역(311) 및 제3 영역(313)에 형성된 4개의 제2 쿼터뱅크(QB2)에 포함된 메모리셀어레이들은 동일한 뱅크어드레스에 의해 엑세스(access)된다. 코어영역(32)에는 각각 4개의 제3 내지 제8 쿼터뱅크(QB3~QB8)가 포함된다. 동일한 식별번호의 쿼터뱅크들은 동일한 뱅크어드레스에 의해 엑세스된다. 본 실시예의 경우 4개의 쿼터뱅크가 동일한 뱅크어드레스에 의해 엑세스되는 한개의 뱅크를 구성하지만 실시예에 따라서 하나의 뱅크를 다양한 비율로 분활하거나 병합하여 제1 영역(311), 제3 영역(313) 및 코어영역(32)에 형성되도록 구현할 수 있다.

제1 에지영역(31)에 포함된 제2 영역(312)에는 제1 패드부가 형성된다. 제2 에지영역(33)에는 제2 패드부가 형성된다. 제1 및 제2 패드부는 어드레스, 커맨드, 클럭, 데이터 및 제어신호 중 적어도 하나를 입출력한다. 예를 들어, 제1 패드부는 어드레스 및 커맨드가 입출력되는 다수의 패드를 포함하고, 제2 패드부는 데이터, 클럭 및 제어신호가 입출력되는 다수의 패드를 포함하도록 구현할 수 있다. 본 실시예에서 제2 에지영역(33)은 제1 에지영역(31)과 달리 메모리셀어레이들이 형성되지 않도록 구현하였지만 실시예에 따라서, 제2 에지영역(33)도 제1 에지영역(31)과 같이 메모리셀어레이들이 형성되는 영역이 존재하도록 구현할 수도 있다.

이상 살펴본 바와 같이, 본 실시예의 반도체칩은 제1 에지영역(31)을 제1 영역(311), 제2 영역(312) 및 제3 영역(313)으로 구분하고, 제1 영역(311) 및 제3 영역(313)에는 메모리셀어레이를 형성하고, 제2 영역(312)에는 제1 패드부를 형성한다. 이와 같이 에지영역에 제1 패드부뿐만아니라 메모리셀어레이를 형성함으로써 코어영역(32)에 메모리셀어레이가 형성되지 않고 빈 공간인 더미영역이 최소화되어 고용량의 반도체칩을 구현할 수 있다. 또한, 본 실시예의 반도체칩은 더미영역을 최소화시켜 제2 방향(Y)의 제2 설정폭(DW2)을 감소시킬 수 있다. 따라서, 본 실시예에 따른 반도체칩들을 스텍적층하여 반도체모듈을 구현하는 경우 상단에 스텍적층되는 반도체칩에서 오버행이 발생되는 부분이 감소하여 본딩 페일의 발생확률이 낮아진다.

도 4는 본 발명의 일 실시예에 따른 반도체칩의 구성을 도시한 블럭도이다.

도 4에 도시된 바와 같이, 본 실시예에 따른 반도체칩은 제1 방향(X)으로 제1 구간(PW1), 제2 구간(PW2) 및 제3 구간(PW3)으로 구분되는 제1 설정폭(DW1)을 갖는다. 또한, 반도체칩은 제2 방향(Y)으로 제4 구간(PW4), 제5 구간(PW5) 및 제6 구간(PW6)으로 구분되는 제2 설정폭(DW2)을 갖는다. 또한, 반도체칩은 제2 방향(Y)으로 순차적으로 배열된 제1 에지영역(41), 코어영역(42) 및 제2 에지영역(43)을 포함한다. 제1 에지영역(41)은 제1 방향(X)으로 순차적으로 배열된 제1 영역(411), 제2 영역(412) 및 제3 영역(413)으로 구성된다. 제1 영역(411)은 제1 방향(X)으로 제1 구간(PW1)을 갖고, 제2 방향(Y)으로 제4 구간(PW4)을 갖는다. 제2 영역(412)은 제1 방향(X)으로 제2 구간(PW2)을 갖고, 제2 방향(Y)으로 제4 구간(PW4)을 갖는다. 제3 영역(413)은 제1 방향(X)으로 제3 구간(PW3)을 갖고, 제2 방향(Y)으로 제4 구간(PW4)을 갖는다. 코어영역(42)은 제1 방향(X)으로 제1 설정폭(DW1)을 갖고, 제2 방향(Y)으로 제5 구간(PW5)을 갖는다. 제2 에지영역(43)은 제1 방향(X)으로 제1 설정폭(DW1)을 갖고, 제2 방향(Y)으로 제6 구간(PW6)을 갖는다.

제1 영역(411), 제3 영역(413) 및 코어영역(42)에는 메모리셀어레이들로 구성된 제1 내지 제8 쿼터뱅크(QB1~QB8)가 형성된다. 제1 내지 제8 쿼터뱅크(QB1~QB8)는 동일한 뱅크어드레스에 의해 엑세스(access)되는 뱅크들이 4개로 분활되어 형성된다. 제1 영역(411) 및 제3 영역(413)에 형성된 4개의 제1 쿼터뱅크(QB1)에 포함된 메모리셀어레이들은 동일한 뱅크어드레스에 의해 엑세스(access)된다. 코어영역(42)에는 각각 4개의 제2 내지 제8 쿼터뱅크(QB2~QB8)가 포함된다. 동일한 식별번호의 쿼터뱅크들은 동일한 뱅크어드레스에 의해 엑세스된다. 본 실시예의 경우 4개의 쿼터뱅크가 동일한 뱅크어드레스에 의해 엑세스되는 한개의 뱅크를 구성하지만 실시예에 따라서 하나의 뱅크를 다양한 비율로 분활하거나 병합하여 제1 영역(411), 제3 영역(413) 및 코어영역(42)에 형성되도록 구현할 수 있다.

제1 에지영역(41)에 포함된 제2 영역(412)에는 제1 패드부가 형성된다. 제2 에지영역(43)에는 제2 패드부가 형성된다. 제1 및 제2 패드부는 어드레스, 커맨드, 클럭, 데이터 및 제어신호 중 적어도 하나를 입출력한다. 예를 들어, 제1 패드부는 어드레스 및 커맨드가 입출력되는 다수의 패드를 포함하고, 제2 패드부는 데이터, 클럭 및 제어신호가 입출력되는 다수의 패드를 포함하도록 구현할 수 있다. 본 실시예에서 제2 에지영역(43)은 제1 에지영역(41)과 달리 메모리셀어레이들이 형성되지 않도록 구현하였지만 실시예에 따라서, 제2 에지영역(43)도 제1 에지영역(41)과 같이 메모리셀어레이들이 형성되는 영역이 존재하도록 구현할 수도 있다.

이상 살펴본 바와 같이, 본 실시예의 반도체칩은 제1 에지영역(41)을 제1 영역(411), 제2 영역(412) 및 제3 영역(413)으로 구분하고, 제1 영역(411) 및 제3 영역(413)에는 메모리셀어레이를 형성하고, 제2 영역(412)에는 제1 패드부를 형성한다. 이와 같이 에지영역에 제1 패드부뿐만아니라 메모리셀어레이를 형성함으로써 코어영역(42)에 메모리셀어레이가 형성되지 않고 빈 공간인 더미영역이 최소화되어 고용량의 반도체칩을 구현할 수 있다. 또한, 본 실시예의 반도체칩은 더미영역을 최소화시켜 제2 방향(Y)의 제2 설정폭(DW2)을 감소시킬 수 있다. 따라서, 본 실시예에 따른 반도체칩들을 스텍적층하여 반도체모듈을 구현하는 경우 상단에 스텍적층되는 반도체칩에서 오버행이 발생되는 부분이 감소하여 본딩 페일의 발생확률이 낮아진다.

이상 도 1 내지 도 4에서 살펴본 바와 같이, 본 실시예에 따른 반도체칩은 에지영역에 패드부뿐만아니라 메모리셀어레이를 배치시켜서 더미영역을 최소화할 수 있다. 따라서, 고용량의 반도체칩을 구현할 수 있고, 본 실시예의 반도체칩들을 적층하여 반도체모듈을 구현하는 경우 본딩 페일의 발생확율을 낮출 수 있다.

도 5를 참고하면 제1 반도체칩(5)을 제2 반도체칩(6) 위에 적층하는 경우 상단에 위치한 제1 반도체칩(5)의 오버행이 발생되는 구간(51)이 최소화됨을 확인할 수 있다. 이는 제1 반도체칩(5)이 앞서 살펴본 본 실시예의 반도체칩과 같이 에지영역에 패드부뿐만아니라 메모리셀어레이를 형성되어 더미영역이 최소화되었기 때문이다. 상단에 위치한 제1 반도체칩(5)의 오버행이 발생되는 구간(51)이 최소화됨으로써, 본딩 페일의 발생확율이 낮아진다.

Claims

제1 메모리셀어레이가 형성되는 코어영역의 제1 면에 인접한 제1 에지영역을 포함하되, 상기 제1 에지영역은 제2 메모리셀어레이가 형성되는 제1 영역과 어드레스, 커맨드, 클럭, 데이터 및 제어신호 중 적어도 하나가 입출력되는 제1 패드부가 형성되는 제2 영역으로 구분되되, 상기 제2 메모리셀어레이가 상기 제1 메모리셀어레이에 포함된 일부 메모리셀어레이와 동일한 뱅크어드레스에 의해 엑세스되는 반도체칩.
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◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈

제 1 항에 있어서,
상기 코어영역의 제2 면에 인접한 제2 에지영역을 더 포함하되, 상기 제2 에지영역은 제2 패드부가 형성되는 반도체칩.
◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈

제 3 항에 있어서, 상기 제2 면은 상기 코어영역을 기준으로 상기 제1 면과 반대방향에 위치하는 반도체칩.
◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈

제 1 항에 있어서,
상기 코어영역의 제2 면에 인접한 제2 에지영역을 더 포함하되, 상기 제2 에지영역은 제3 메모리셀어레이가 형성되는 제3 영역과 상기 어드레스, 상기 커맨드, 상기 클럭, 상기 데이터 및 상기 제어신호 중 적어도 하나가 입출력되는 제2 패드부가 형성되는 제4 영역으로 구분되는 반도체칩.
◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈

제 5 항에 있어서, 상기 제2 면은 상기 코어영역을 기준으로 상기 제1 면과 반대방향에 위치하는 반도체칩.
◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈

제 6 항에 있어서, 상기 제3 메모리셀어레이가 상기 제1 메모리셀어레이에 포함된 일부 메모리셀어레이와 동일한 뱅크어드레스에 의해 엑세스되는 반도체칩.
제1 방향으로 제1 내지 제3 구간으로 구분된 제1 설정폭을 갖고, 제2 방향으로 제4 내지 제6 구간으로 구분된 제2 설정폭을 갖는 반도체칩에 있어서,
상기 제1 방향으로 상기 제1 구간을 갖고, 상기 제2 방향으로 상기 제4 구간을 갖는 제1 영역에 형성된 제1 메모리셀어레이; 및
상기 제1 방향으로 상기 제1 설정폭을 갖고, 상기 제2 방향으로 상기 제5 구간을 갖는 제2 영역에 형성된 제2 메모리셀어레이를 포함하는 반도체칩.
◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈

제 8 항에 있어서, 상기 제1 메모리셀어레이는 상기 제2 메모리셀어레이에 포함된 일부 메모리셀어레이와 동일한 뱅크어드레스에 의해 엑세스되는 반도체칩.
◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈

제 8 항에 있어서,
상기 제1 방향으로 상기 제2 구간을 갖고, 상기 제2 방향으로 상기 제4 구간을 갖는 제3 영역에 형성되어, 어드레스, 커맨드, 클럭, 데이터 및 제어신호 중 적어도 하나가 입출력되는 제1 패드부를 더 포함하는 반도체칩.
◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈

제 8 항에 있어서,
상기 제1 방향으로 상기 제3 구간을 갖고, 상기 제2 방향으로 상기 제4 구간을 갖는 제4 영역에 형성된 제3 메모리셀어레이를 더 포함하는 반도체칩.
◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈

제 11 항에 있어서, 상기 제1 및 제3 메모리셀어레이는 상기 제2 메모리셀어레이에 포함된 일부 메모리셀어레이와 동일한 뱅크어드레스에 의해 엑세스되는 반도체칩.
◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈

제 11 항에 있어서, 상기 제1 및 제3 메모리셀어레이는 동일한 뱅크어드레스에 의해 엑세스되는 반도체칩.
◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈

제 8 항에 있어서,
상기 제1 방향으로 상기 제1 설정폭을 갖고, 상기 제2 방향으로 상기 제6 구간을 갖는 제5 영역에 형성되어, 어드레스, 커맨드, 클럭, 데이터 및 제어신호 중 적어도 하나가 입출력되는 제2 패드부를 더 포함하는 반도체칩.
제1 방향으로 제1 내지 제3 구간으로 구분된 제1 설정폭을 갖고, 제2 방향으로 제4 내지 제6 구간으로 구분된 제2 설정폭을 갖는 반도체칩에 있어서,
상기 제1 방향으로 상기 제1 구간을 갖고, 상기 제2 방향으로 상기 제4 구간을 갖는 제1 영역에 형성된 제1 메모리셀어레이;
상기 제1 방향으로 상기 제1 설정폭을 갖고, 상기 제2 방향으로 상기 제5 구간을 갖는 제2 영역에 형성된 제2 메모리셀어레이;
상기 제1 방향으로 상기 제2 구간을 갖고, 상기 제2 방향으로 상기 제4 구간을 갖는 제3 영역에 형성되어, 어드레스, 커맨드, 클럭, 데이터 및 제어신호 중 적어도 하나가 입출력되는 제1 패드부; 및
상기 제1 방향으로 상기 제3 구간을 갖고, 상기 제2 방향으로 상기 제4 구간을 갖는 제4 영역에 형성된 제3 메모리셀어레이를 포함하는 반도체칩.
◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈

제 15 항에 있어서, 상기 제1 및 제3 메모리셀어레이는 상기 제2 메모리셀어레이에 포함된 일부 메모리셀어레이와 동일한 뱅크어드레스에 의해 엑세스되는 반도체칩.
◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈

제 16 항에 있어서, 상기 제1 및 제3 메모리셀어레이는 동일한 뱅크어드레스에 의해 엑세스되는 반도체칩.
◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈

제 17 항에 있어서,
상기 제1 방향으로 상기 제1 설정폭을 갖고, 상기 제2 방향으로 상기 제6 구간을 갖는 제5 영역에 형성되어, 어드레스, 커맨드, 클럭, 데이터 및 제어신호 중 적어도 하나가 입출력되는 제2 패드부를 더 포함하는 반도체칩.
◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈

제 1 항에 있어서, 상기 코어영역에는 제1 메모리셀어레이만 형성되는 반도체칩.
◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈

제 8 항에 있어서, 상기 제2 영역에는 제2 메모리셀어레이만 형성되는 반도체칩.
◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈

제 15 항에 있어서, 상기 제2 영역에는 제2 메모리셀어레이만 형성되는 반도체칩.