KR102074946B1 - 온도 보상 저전류 발진기 회로, 및 이를 포함하는 장치 - Google Patents

온도 보상 저전류 발진기 회로, 및 이를 포함하는 장치 Download PDF

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Abstract

온도 보상 저전류 발진기 회로, 및 이를 포함하는 장치가 개시된다. 본 발명의 온도 보상 발진기 회로는 동작 전류와 동작 전압을 이용하여 발진 신호를 발생하는 발진부, 온도 상승에 따라 상기 발진 신호의 주파수가 증가하는 방향으로 상기 동작 전류를 제어하는 바이어스 회로, 및 온도에 따라 변하는 상기 동작 전압을 발생하는 전압 발생부를 포함하며, 상기 전압 발생부는 상기 온도 상승에 따라 상기 발진 신호의 주파수가 감소하도록 상기 동작 전압을 제어함으로써, 온도 변화에 따른 상기 발진 신호의 주파수의 변화를 상기 바이어스 회로와 상보적으로 보상한다.

Description

온도 보상 저전류 발진기 회로, 및 이를 포함하는 장치{Low-Current Ring Oscillator having Temperature Compensation Scheme, and Device including the same}
본 발명의 개념에 따른 실시 예는 전자 회로에 관한 것으로, 특히 클럭 신호를 발생하는 발진기 및 이를 포함하는 장치에 관한 것이다.
기준 클럭 신호를 발생하는 발진기로서, 링 오실레이터(Ring Oscillator)가 많이 사용된다. 일반적인 링 오실레이터 설계에서 온도변화에 대한 주파수 변동을 최소화하기 위하여 입력 전류로 BGR(band gap reference) 회로에서 생성된 전류와 같은 온도 보상된 전류를 사용한다. 그러나 온도 보상된 전류를 생성하기 위한 회로는 일반적으로 하나의 연산 증폭기(OP-AMP)와 다수의 저항(Resistor)를 포함하기 때문에 스탠바이 모드(혹은 스톱 모드)와 같이 초저전류(예컨대, nano-current) 동작을 위한 설계에는 구현에 어려움이 있다.
초저전류 기준 클럭 발생기는 온도 변화에 대하여 안정적 주파수 특성과 동시에 최소 동작전류를 필요로 한다. 그러나 이를 만족하기 위하여 수~수십 MΩ 저항 성분을 수개 필요로 하는 현 설계 방식으로는 구현에 어려움을 가진다.
본 발명이 이루고자 하는 기술적인 과제는 온도 변화에 대하여 안정적인 주파수 특성과 동시에 낮은 동작 전류를 가지는 온도 보상 저전류 발진기 및 이를 포함하는 장치를 제공하는 것이다.
본 발명의 실시 예에 따른 온도 보상 발진기 회로는 동작 전류와 동작 전압을 이용하여 발진 신호를 발생하는 발진부; 온도 상승에 따라 상기 발진 신호의 주파수가 증가하는 방향으로 상기 동작 전류를 제어하는 바이어스 회로; 및 온도에 따라 변하는 상기 동작 전압을 발생하는 전압 발생부를 포함하며, 상기 전압 발생부는 상기 온도 상승에 따라 상기 발진 신호의 주파수가 감소하도록 상기 동작 전압을 제어함으로써, 온도 변화에 따른 상기 발진 신호의 주파수의 변화를 상기 바이어스 회로와 상보적으로 보상한다.
상기 발진부는 링 형태로 직렬로 연결되는 홀수개의 인버터들; 및 상기 동작 전압 중 제1 동작 전압과 상기 인버터들 사이에 연결되며, 상기 바이어스 회로에 의하여 제어되는 제1 전류원; 및 상기 인버터들과 상기 동작 전압 중 제2 동작 전압에 연결되며, 상기 바이어스 회로에 의하여 제어되는 제2 전류원 중 적어도 하나의 전류원을 포함할 수 있다.
상기 바이어스 회로는 상기 온도 상승에 따라 증가하는 상기 동작 전류를 생성하는 PTAT 전류원을 포함할 수 있다.
상기 전압 발생부는 공급 전압과 상기 동작 전압 중 제1 동작 전압 사이에 연결되며, 다이오드-연결을 가지는 동작 전압 발생 트랜지스터를 포함할 수 있다.
상기 전압 발생부는 접지 전압과 상기 동작 전압 중 제2 동작 전압 사이에 연결되며, 다이오드-연결을 가지는 동작 전압 발생 트랜지스터를 포함할 수 있다.
상기 전압 발생부는 복수(2 이상)의 비트들로 구성되는 디지털 제어 신호에 응답하여 상기 동작 전압 발생 트랜지스터의 벌크 전압을 제어하는 벌크 전압 제어부를 더 포함할 수 있다.
상기 PTAT 전류원은 그 게이트와 드레인은 제1 노드에 공통 연결되는 제1 트랜지스터; 그 게이트와 드레인이 제3 노드에 공통 연결되는 제4 트랜지스터; 그 게이트는 상기 제3 노드에 연결되고, 그 드레인은 제4 노드에 연결되는 제5 트랜지스터; 그 소오스는 상기 공급 전압에 연결되고, 그 게이트는 상기 제4 노드에 연결되며, 상기 드레인은 상기 제3 노드에 연결되는 제6 트랜지스터; 그 게이트와 드레인은 상기 제4 노드에 공통 연결되고, 그 소오스는 상기 공급 전압에 연결되는 제7 트랜지스터; 및 그 게이트는 제4 노드에 연결되고, 그 소오스는 공급 전압에 연결되며, 그 드레인은 제1 노드에 연결되는 제8 트랜지스터를 포함할 수 있다.
상기 제1 노드는 상기 제2 전류원에 연결될 수 있다.
상기 PTAT 전류원은 그 게이트는 상기 제1 노드(N1)에 연결되고, 그 드레인은 상기 제2 노드(N2)에 연결되는 제2 트랜지스터(M2); 및 그 게이트와 드레인은 제2 노드(N2)에 공통 연결되고, 그 소오스는 상기 제1 동작 전압(VDD)에 연결되는 제3 트랜지스터(M3)를 더 포함할 수 있고, 상기 제2 노드는 상기 제1 전류원에 연결될 수 있다.
본 발명의 다른 실시 예에 따른 온도 보상 발진기 회로는 링 형태로 직렬로 연결되는 홀수개의 인버터들을 이용하여 발진 신호를 발생하는 발진부; 온도 상승에 따라 상기 인버터들 각각의 동작 전류를 증가시키는 바이어스 회로; 및 공급 전압과 제1 동작 전압 사이에 연결되며, 다이오드-연결을 가지는 제1 동작 전압 발생 트랜지스터; 및 접지 전압과 제2 동작 전압 사이에 연결되며, 다이오드-연결을 가지는 제2 동작 전압 발생 트랜지스터 중 적어도 하나를 포함하여 상기 온도 상승에 따라 상기 인버터들의 동작 전압을 증가 또는 감소시킨다.
상기 발진부는 제1 동작 전압과 상기 인버터들 사이에 연결되며, 상기 바이어스 회로에 의하여 제어되는 제1 전류원; 및 상기 인버터들과 제2 동작 전압에 연결되며, 상기 바이어스 회로에 의하여 제어되는 제2 전류원 중 적어도 하나의 전류원을 더 포함할 수 있다.
본 발명의 실시 예에 따른 전자 장치는 온도 변화에 둔감한 출력 주파수를 갖는 발진 신호를 발생하는 온도 보상 발진기 회로; 및 상기 발진 신호에 응답하여 동작하는 로직 회로를 포함한다.
상기 온도 보상 발진기 회로는 링 형태로 직렬로 연결되는 홀수개의 인버터들을 이용하여 상기 발진 신호를 발생하는 발진부; 온도 상승에 따라 상기 인버터들 각각의 동작 전류를 증가시키는 바이어스 회로; 및 상기 온도 상승에 따라 상기 인버터들 각각의 양단에 걸리는 동작 전압의 크기를 증가시키는 전압 발생부를 포함한다.
본 발명의 실시 예에 따르면, 통상적으로 링 발진기의 동작 전류로 사용되는 온도 보상된 기준 전류를 사용하지 않고 온도변화에 비례하는 동작전류와 온도 변화에 대하여 소정의 값을 가지는 전원전압을 사용하여 발진기의 출력 주파수를 보상할 수 있다. 이에 따라, 온도 변화에 대하여 안정적 주파수 특성을 얻을 수 있다.
또한, 저전류 발진기의 구현에 소요되는 저항 성분의 크기를 크게 줄여 발진기의 사이즈를 줄일 수 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일 실시 예에 따른 온도 보상 저전류 발진기의 개략적인 구성 블록도이다.
도 2는 도 1에 도시된 발진부의 일 실시예를 나타내는 개략적인 회로도이다.
도 3은 도 2의 '110-n'을 등가적으로 도시하는 회로도이다.
도 4는 본 발명의 다른 실시예에 따른 온도 보상 발진기의 회로도이다.
도 5는 본 발명의 또 다른 실시예에 따른 온도 보상 발진기의 회로도이다.
도 6은 본 발명의 또 다른 실시예에 따른 온도 보상 발진기의 회로도이다.
도 7은 도 4에 도시된 PTAT 전류원 및 바이어스 조절 회로의 일 실시예를 나타내는 회로도이다.
도 8은 도 5에 도시된 전압 발생부 및 벌크 전압 조절 회로의 일 실시예를 나타내는 회로도이다.
도 9는 본 발명의 또 다른 실시예에 따른 온도 보상 발진기의 회로도이다.
도 10은 본 발명의 또 다른 실시예에 따른 온도 보상 발진기의 회로도이다.
도 11은 본 발명의 또 다른 실시예에 따른 온도 보상 발진기의 회로도이다.
도 12는 본 발명의 또 다른 실시예에 따른 온도 보상 발진기의 회로도이다.
도 13은 본 발명의 일 실시예에 따른 온도 보상 발진기의 출력 주파수와 본 발명의 비교예에 따른 발진기의 출력 주파수를 시뮬레이션한 결과를 나타내는 그래프이다.
도 14는 본 발명의 일 실시예에 따른 전자 장치를 개략적으로 나타내는 블록도이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 온도 보상 저전류 발진기(1)의 개략적인 구성 블록도이다. 도 2은 도 1에 도시된 발진부의 일 실시예(100A)를 나타내는 개략적인 회로도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 발진기(1)는 발진부(100), 바이어스 회로(200), 및 전압 발생부(300)를 포함한다.
발진부(100)는 동작 전압(VDD, VSS)과 동작 전류를 이용하여 출력 주파수(fosc)를 갖는 발진 신호(SO)를 발생한다. 발진 신호(SO)는 기준 클럭 신호로서, 기준 클럭 신호에 동기되거나 또는 기준 클럭 신호로부터 발생된 클럭 신호에 동기되어 동작하는 로직 회로(미도시)로 인가될 수 있다.
도 2에 도시된 바와 같이, 발진부(100A)는 제1 동작 전압(VDD), 제2 동작 전압(VSS)과 동작 전류(ID)를 사용하는 링 오실레이터로 구현될 수 있으나 이에 한정되는 것은 아니다. 링 오실레이터는 복수(홀수)의 인버터들(IV1 ~ IVn, n은 홀수)을 링 형태로 연결한 인터버 체인(103)을 포함할 수 있다. 또한 발진부(100A)는 각 인버터(IV1 ~ IVn)로 동작 전류를 제공하기 위한 복수(2이상)의 전류원들(101-1 내지 101-n, 102-1 내지 102-n)를 포함할 수 있다.
제1 전류원들(101-1 내지 101-n) 각각은 제1 동작 전압(VDD)과 대응하는 인버터(IV1 ~ IVn 중 어느 하나) 사이에 연결되고, 제2 전류원들(102-1 내지 102-n) 각각은 대응하는 인버터(IV1 ~ IVn 중 어느 하나)와 제2 동작 전압(VSS) 사이에 연결될 수 있다. 제1 전류원들(101-1 내지 101-n) 및 제2 전류원들(102-1 내지 102-n)은 바이어스 회로(200)에 의해 제어된다. 제2 동작 전압(VSS)은 접지 전압으로 대체될 수도 있다.
도 3은 도 2의 '110-n'을 등가적으로 도시하는 회로도이다. 제2 동작 전압(VSS)은 접지 전압인 것으로 가정한다.
도 3을 참조하면, 도 2의 '110-n' 는 전류(ID)를 제공하는 하나의 전류원, 저항(Rtot), 커패시터(Ctot) 및 스위치(SW)로 구성되는 등가 회로로 표시될 수 있다.
따라서, 발진부(100A)에서 출력되는 발진 신호의 주파수(fosc, 이하 발진 주파수라 함)는 다음의 수학식과 같이 표현될 수 있다.
Figure 112013098812736-pat00001
수학식 1에서 알 수 있듯이, 발진 주파수(fosc)는 제1 동작 전압(VDD)에는 반비례하고, 동작 전류(ID)에는 비례하는 특성을 갖는다.
따라서, 온도에 따라 동작 전류(ID)와 제1 동작 전압(VDD)을 상보적으로 가변함으로써, 온도의 변화에 둔감한, 즉 온도 보상된 발진 주파수를 얻을 수 있다.
예컨대, 온도 상승에 따라, 발진 신호(SO)의 주파수가 증가하도록 동작 전류(ID)를 증가시키는 반면, 온도 상승에 따라 발진 신호의 주파수가 감소하도록 동작 전압(VDD)을 증가시킴으로써, 온도 보상된 발진 주파수를 얻을 수 있다.
바이어스 회로(200)는 발진부(100)의 동작 전류(ID)를 제어한다. 바이어스 회로(200)는 온도 상승에 따라 증가하는 바이어스 전류(IPTAT)를 생성할 수 있다. 또한, 바이어스 회로(200)는 PTAT(proportional to absolute temperature) 특성을 갖는 바이어스 전류(IPTAT)를 동작 전류(ID)로 미러링(mirroring)할 수 있다.
바이어스 회로(200)는 통상의 베타 멀티플라이어(Beta Multiplier)와 같은 전류 바이어스 회로로 구현될 수 있으나, 이에 한정되는 것은 아니다.
바이어스 전류(IPTAT)가 온도 상승에 따라 증가하면, 이러한 바이어스 전류(IPTAT)를 발진부의 동작 전류(ID)로 미러링하여 사용할 경우, 온도 상승에 따라 발진부(1)의 출력 주파수(fosc) 역시 증가한다.
반면, 링 오실레이터의 출력 주파수(fosc)는 상술한 바와 같이 인버터 체인(103)의 제1 동작 전압(VDD)에 대하여 반비례하는 특성을 가진다. 만일, 온도변화에 대하여 동작 전류(ID)의 변화가 없다고 가정하면 인버터 체인(103)의 제1 동작 전압(VDD)이 낮으면 출력 주파수(fosc)는 증가하고 제1 동작 전압(VDD)이 높으면 출력 주파수(fosc)는 감소한다.
이러한 특성을 이용하여, 전압 발생부(300)는 온도 변화에 따른 출력 주파수(fosc)의 변화를 바이어스 회로(200)와 상보적으로 보상하는 제1 동작 전압(VDD) 및/또는 제2 동작 전압(VSS)을 발생한다.
전압 발생부(300)는 공급 전압(VR)을 이용하여 발진부(100)에 인가되는 제1 동작 전압(VDD) 및/또는 제2 동작 전압(VSS)을 발생한다. 제1 동작 전압(VDD)은 공급 전압(VR)과 같거나 다를 수 있고, 제2 동작 전압(VSS)은 접지 전압과 같거나 다를 수 있다.
도 4는 본 발명의 다른 실시예에 따른 온도 보상 발진기(1A)의 회로도이다. 이를 참조하면, 온도 보상 발진기(1A)는 발진부(100A), 바이어스 회로(200A) 및 전압 발생부(300A)를 포함한다. 도 4에 도시된 발진부(100A)는 도 2에 도시된 발진부(100A)와 동일한 구성을 가지나, 동작 전압(VDD)와 접지 전압 사이에 연결되는 커패시터(103)를 더 포함할 수 있다. 도 4에 도시된 발진부(100A)는 제1 동작 전압(VDD)과 접지 전압에 연결된다.
전압 발생부(300A)는 공급 전압(VR)과 노드(Nd) 사이에 연결되는, 다이오드-연결(Diode-Connection)을 가지는 동작 전압 발생 트랜지스터(310)를 포함할 수 있다.
동작 전압 발생 트랜지스터(310)는 다이오드 연결(Diode-Connected)된 PMOS 트랜지스터 또는 BJT(Bipolar Junction Transistor)일 수 있다.
온도가 상승하면, 다이오드 연결된 PMOS 트랜지스터의 Vgs(게이트와 소스간 전압)은 감소하므로, 제1 동작 전압(VDD)은 증가하며, 반대로 온도가 내려가면, 다이오드 연결된 PMOS 트랜지스터의 Vgs는 증가하므로, 제1 동작 전압(VDD)은 감소한다. 다이오드 연결된 BJT 역시 다이오드 연결된 PMOS 트랜지스터와 마찬가지로, 온도 상승에 따라 Vbe(베이스와 이미터간 전압)은 감소하므로 제1 동작 전압(VDD)은 증가한다.
다른 조건이 일정하다는 가정하에서 제1 동작 전압(VDD)이 증가하면, 상술한 바와 같이, 출력 주파수(fosc)는 감소한다.
바이어스 회로(200A)는 PTAT 전류원(210A) 및 전류 미러부(220A)를 포함한다.
PTAT 전류원(210A)는 온도 상승에 따라 증가하는 바이어스 전류(IPTAT)를 공급한다. 전류 미러부(220A)는 바이어스 전류(IPTAT)를 동작 전류(ID)로 미러링하기 위한 회로이다.
전류 미러부(220A)는 제1 내지 제3 트랜지스터(M1 내지 M3)을 포함할 수 있다. 제1 및 제2 트랜지스터(M1, M2)는 NMOS 트랜지스터이고, 제3 트랜지스터(M3)는 PMOS 트랜지스터일 수 있다. 제1 트랜지스터(M1)의 게이트와 드레인은 제1 노드(N1)에 공통 연결되고, 소오스는 접지 전압에 연결된다. 제2 트랜지스터(M2)의 게이트는 제1 노드(N1)에 연결되고, 드레인은 제2 노드(N2)에 소오스는 접지 전압에 연결된다. 제3 트랜지스터(M3)의 게이트와 드레인은 제2 노드(N2)에 공통 연결되고, 소오스는 제1 동작 전압(VDD)에 연결된다.
제1 노드(N1)는 제2 전류원들(102-1 내지 102-n) 각각에 연결되고, 제2 노드(N2)는 제1 전류원들(101-1 내지 101-n) 각각에 연결된다.
PTAT 전류원(210A)은 공급 전압(VR)과 제1 노드(N1) 사이에 연결되어 바이어스 전류(IPTAT)를 제1 노드(N1)로 제공한다.
PTAT 전류원(210A)은 제4 내지 제8 트랜지스터(M4~M8) 및 저항(R)을 포함한다. 제4 및 제5 트랜지스터(M4, M5)는 NMOS 트랜지스터이고, 제6 내지 제8 트랜지스터(M6, M7, M8)는 PMOS 트랜지스터일 수 있다.
제4 트랜지스터(M4)의 게이트와 드레인은 제3 노드(N3)에 공통 연결되고, 소오스는 접지 전압에 연결된다. 제5 트랜지스터(M5)의 게이트는 제3 노드(N3)에 연결되고, 드레인은 제4 노드(N4)에 연결되며 소오스는 저항(R)을 통하여 접지 전압에 연결된다. 제6 트랜지스터(M6)의 소오스는 공급 전압(VR)에 연결되고, 게이트는 제4 노드(N4)에 연결되며, 드레인은 제3 노드(N3)에 연결된다. 제7 트랜지스터(M7)의 게이트와 드레인은 제4 노드(N4)에 공통 연결되고, 소오스는 공급 전압(VR)에 연결된다. 제8 트랜지스터(M8)의 게이트는 제4 노드(N4)에 연결되고, 소오스는 공급 전압(VR)에 연결되며, 드레인은 제1 노드(N1)에 연결된다.
도 5는 본 발명의 또 다른 실시예에 따른 온도 보상 발진기(1B)의 회로도이다. 이를 참조하면, 온도 보상 발진기(1B)는 발진부(100B), 바이어스 회로(200A) 및 전압 발생부(300A)를 포함한다. 바이어스 회로(200A) 및 전압 발생부(300A)는 도 4에 도시된 바이어스 회로(200A) 및 전압 발생부(300A)와 동일한 구성을 가지므로 이에 대한 설명은 생략된다.
발진부(100B)는 도 2 및 도 4에 도시된 발진부(100A)와 마찬가지로, 복수(홀수)의 인버터들(IV1 ~ IVn, n은 홀수)을 링 형태로 연결한 인터버 체인(103), 각 인버터로 동작 전류를 제공하기 위한 제1 및 제2 전류원들(101-1 내지 101-n, 102-1 내지 102-n)를 포함할 수 있다. 도 5의 실시예에서는, n은 5인 것으로 가정하나, 본 실시예가 이에 한정되는 것은 아니다.
발진부(100B)는 또한 마지막 인버터(IV5)의 입력 신호와 출력 신호를 수신하여 발진 신호(SO)를 출력하는 버퍼(105)를 더 포함할 수 있다.
제1 전류원들(101-1 내지 101-n) 각각은 PMOS 트랜지스터로 구현될 수 있다. 제1 전류원들(101-1 내지 101-n)의 각 PMOS 트랜지스터는 제1 동작 전압(VDD)와 대응하는 인버터 사이에 연결되고, 그 게이트는 바이어스 회로(200A)의 제3 트랜지스터(M3)의 게이트, 즉, 제2 노드(N2)에 공통 연결될 수 있다.
제2 전류원들(102-1 내지 102-n) 각각은 NMOS 트랜지스터로 구현될 수 있다. 제2 전류원들(102-1 내지 102-n)의 각 NMOS 트랜지스터는 대응하는 인버터와 접지 전압 사이에 연결되고, 그 게이트는 바이어스 회로(200A)의 제1 및 제2 트랜지스터(M1, M2)의 게이트, 즉, 제1 노드(N1)에 공통 연결될 수 있다.
따라서, 온도 변화에 대하여 동작 전류가 가지는 PTAT 특성과 인터버 체인(103)의 동작 전압(VDD)이 가지는 CTAT 특성이 상호 보상되어 링 오실레이터의 출력 주파수(fosc)는 온도 변화에 대한 오차를 크게 줄일 수 있다.
도 6은 본 발명의 또 다른 실시예에 따른 온도 보상 발진기(1C)의 회로도이다. 이를 참조하면, 온도 보상 발진기(1C)는 발진부(100A'), 바이어스 회로(200B) 및 전압 발생부(300B)를 포함한다. 발진부(100A')는 도 4에 도시된 발진부(100A)와 유사한 구성을 가지나, 그 동작 전압이 다르다.
도 4에 도시된 발진부(100A)는 제1 동작 전압(VDD)과 접지 전압을 이용하여 동작하나, 도 6에 도시된 발진부(100A')는 공급 전압(VR)과 제2 동작 전압(VSS)을 이용하여 동작한다. 즉, 도 4에 도시된 발진부(100A)는 제2 동작 전압(VSS)으로서 접지 전압을 사용하고, 도 6 에 도시된 발진부(100A')는 제1 동작 전압(VDD)으로서 공급 전압(VR)을 사용한다.
전압 발생부(300B)는 접지 전압과 노드(Ns) 사이에 연결되는, 다이오드-연결(Diode-Connection)을 가지는 동작 전압 발생 트랜지스터(320)를 포함할 수 있다.
동작 전압 발생 트랜지스터(320)는 다이오드 연결(Diode-Connected)된 NMOS 트랜지스터 또는 BJT일 수 있다.
온도가 상승하면, 다이오드 연결된 NMOS 트랜지스터(320)의 Vgs(게이트와 소스간 전압)은 감소하므로, 제2 동작 전압(VSS)은 감소하며, 반대로 온도가 내려가면, 다이오드 연결된 PMOS 트랜지스터(320)의 Vgs는 증가하므로, 제2 동작 전압(VSS)은 증가한다. 다이오드 연결된 BJT 역시 다이오드 연결된 NMOS 트랜지스터와 마찬가지로, 온도 상승에 따라 Vbe(베이스와 이미터간 전압)은 감소하므로 제2 동작 전압(VSS)은 감소한다.
다른 조건이 일정하다는 가정하에서 제2 동작 전압(VSS)이 낮아지면, 인버터(IV1 ~ IVn) 양 단 간에 걸리는 전압(예컨대, VR-VSS)이 증가하여 출력 주파수(fSOC)는 감소한다. 즉, 온도가 상승하면 전압 발생부(300B)에 의해 발진부(100A')의 동작 전압의 크기가 증가하여, 출력 주파수(fosc)를 감소시키게 된다. 반면, 바이어스 전류(IPTAT)는 온도가 상승하면 증가하는 특성을 가지므로, 발진부(100A')의 동작 전류(ID) 역시 온도에 따라 증가하여, 출력 주파수(fosc)를 증가시키게 된다.
따라서, 온도 변화에 대하여 동작 전류가 가지는 PTAT 특성과 인터버 체인(103)의 동작 전압의 크기(VDD-VSS)가 가지는 CTAT(complementary to absolute temperature) 특성이 상호 보상되어 링 오실레이터의 출력 주파수(fSOC)는 온도 변화에 대한 오차를 크게 줄일 수 있다.
도 7은 도 4에 도시된 PTAT 전류원(210A) 및 바이어스 조절 회로(230)의 일 실시예를 나타내는 회로도이다.
이를 참조하면, PTAT 전류원(210A)은 엔모스 트랜지스터들(M4, M5), 피모스 트랜지스터들(M6, M7, M8), 및 저항(R)을 포함한다.
바이어스 조절 회로(230)는 PTAT 전류원(210A)의 적어도 하나의 트랜지스터(예컨대, M4)의 벌크 전압 레벨을 조절한다. 본 발명의 실시예에 따르면, 바이어스 회로(200, 200A, 200B)는 PTAT 전류원(210A) 및 전류 미러부(220A) 외에 바이어스 조절 회로(230)를 더 포함할 수 있다.
바이어스 조절 회로(230)는 전류원(240), 복수(2이상)의 바이어스 전압 제어 트랜지스터들(260) 및 스위치 회로(250)를 포함한다.
전류원(240)은 공급 전압(VR)과 벌크 노드(NC1) 사이에 연결된다. 복수(2이상)의 바이어스 전압 제어 트랜지스터들 각각(261)은 다이오드-연결된 NMOS 트랜지스터로 구현될 수 있다.
스위치 회로(250)는 각각이 바이어스 전압 제어 트랜지스터들(260) 중 대응하는 하나와 벌크 노드(NC1) 사이에 연결되고, 스위치 제어 신호(CB[1]~CB[m]) 중 대응하는 신호에 응답하여 개폐되는 복수의 스위치들(251)을 포함한다.
각 스위치(251)의 선택적 개폐에 따라, 해당 바이어스 전압 제어 트랜지스터(261)가 선택적으로 도통된다.
스위치 회로(250)와 바이어스 전압 제어 트랜지스터들(260)의 위치는 바뀔 수 있다. 예컨대, 바이어스 전압 제어 트랜지스터들(260) 각각이 벌크 노드(NC1)에 연결되고, 각 스위치(251)가 해당 바이어스 전압 제어 트랜지스터(261)와 접지 전압 사이에 위치할 수도 있다.
또한 도 7에서는, 전압 제어 트랜지스터들(261)과 스위치들(251)이 일대일로 매핑되도록 구비되나, 이에 한정되는 것은 아니다. 예컨대, 둘 이상의 전압 제어 트랜지스터들(261)에 대하여 공통의 스위치가 구비될 수 있고, 또는 적어도 하나의 전압 제어 트랜지스터(261)에 대해서는 스위치 없이 연결될 수도 있다.
바이어스 전압 제어 트랜지스터들(261) 각각의 사이즈는 동일할 수도 있고 다를 수도 있다. 스위치 제어 신호(CB[1]~CB[m])에 따라, 즉, 각 스위치(251)의 선택적 개폐에 따라 선택적으로 도통되는 바이어스 전압 제어 트랜지스터들(261)에 따라서, 벌크 노드(NC1)의 전압 레벨이 조절되며, 또한 PTAT 전류원(210A)의 트랜지스터(M4)의 벌크 전압 레벨이 조절된다. 이에 따라, 바이어스 전류(IPTAT)의 레벨이 조절된다. 바이어스 전류(IPTAT)의 레벨이 조절됨에 따라 발진부의 동작 전류(ID) 역시 조절된다.
도 8은 도 5에 도시된 전압 발생부(300A) 및 벌크 전압 조절 회로(315)의 일 실시예를 나타내는 회로도이다. 이를 참조하면, 벌크 전압 조절 회로(315)는 전압 발생부(300A)의 동작 전압 발생 트랜지스터(310)의 벌크 전압 레벨을 조절한다.
벌크 전압 조절 회로(315)는 전류원(340), 복수(2이상)의 벌크 전압 제어 트랜지스터들(320) 및 스위치 회로(330)를 포함한다.
복수(2이상)의 벌크 전압 제어 트랜지스터들 각각(321)은 다이오드-연결된 PMOS 트랜지스터로 구현될 수 있다. 복수(2이상)의 벌크 전압 제어 트랜지스터들(320)은 공급 전압(VR)과 스위치 회로(330) 사이에 연결된다.
스위치 회로(330)는 각각이 벌크 전압 제어 트랜지스터들(321) 중 대응하는 하나와 공통 노드(NC2) 사이에 연결되고, 디지털 제어 신호(CS[1]~CS[k]) 중 대응하는 신호에 응답하여 개폐되는 복수의 스위치들(331)을 포함한다.
전류원(340)은 공통 노드(NC2)와 접지 사이에 연결된다.
각 스위치(331)의 선택적 개폐에 따라, 해당 벌크 전압 제어 트랜지스터(321)가 선택적으로 도통된다.
스위치 회로(330)와 벌크 전압 제어 트랜지스터들(320)의 위치는 바뀔 수 있다. 예컨대, 각 스위치(331)가 공급 전압(VR)에 연결되고, 벌크 전압 제어 트랜지스터들(320) 각각이 해당 스위치(331)와 공통 노드(NC2) 사이에 위치할 수도 있다.
또한 도 8에서는, 벌크 전압 제어 트랜지스터들(321)과 스위치들(331)이 일대일로 매핑되도록 구비되나, 이에 한정되는 것은 아니다. 예컨대, 둘 이상의 벌크 전압 제어 트랜지스터들(321)에 대하여 공통의 스위치가 구비될 수 있고, 또는 적어도 하나의 벌크 전압 제어 트랜지스터들(321)에 대해서는 스위치 없이 연결될 수도 있다.
벌크 전압 제어 트랜지스터들(321) 각각의 사이즈는 동일할 수도 있고 다를 수도 있다. 디지털 제어 신호(CS[1]~CS[k])에 따라, 즉, 각 스위치(331)의 선택적 개폐에 따라 선택적으로 도통되는 벌크 전압 제어 트랜지스터들(321)에 따라서, 노드(NB)의 전압 레벨이 조절되며, 또한 전압 발생부(300A)의 동작 전압 발생 트랜지스터(310)의 벌크 전압 레벨이 조절된다. 이에 따라, 전압 발생부(300A)에서 발생되는 제1 동작 전압(VDD)의 레벨이 조절된다.
도 9는 본 발명의 또 다른 실시예에 따른 온도 보상 발진기(1D)의 회로도이다. 이를 참조하면, 온도 보상 발진기(1D)는 발진부(100B), 바이어스 회로(200C) 및 전압 발생부(300A)를 포함한다. 전압 발생부(300A)는 도 4에 도시된 전압 발생부(300A)와 동일하므로, 이에 대한 설명은 생략한다.
발진부(100B)는 도 4에 도시된 발진부(100A)와 비교하여, 복수(홀수)의 인버터들(IV1 ~ IVn, n은 홀수)을 링 형태로 연결한 인터버 체인(103), 및 제1 전류원들(101-1 내지 101-n)을 포함하나, 제2 전류원들(102-1 내지 102-n)을 포함하지 않는다.
바이어스 회로(200C)는 도 4의 바이어스 회로(200A)와 동일한 구성을 가지나, 제2 전류원들(102-1 내지 102-n)을 제어하기 위한 신호 라인이 생략된다.
도 4에 도시된 발진부(100A)는 제2 전류원들(102-1 내지 102-n)을 포함하므로, 바이어스 회로(200A)의 제1 트랜지스터(M1)의 게이트와 드레인, 및 제2 트랜지스터(M2)의 게이트가 공통으로 연결된 제1 노드(N1)가 제2 전류원들(102-1 내지 102-n) 각각에 연결된다. 반면, 도 9에 도시된 발진부(100B)는 제2 전류원들(102-1 내지 102-n)을 포함하지 않으므로, 제1 노드(N1)와 제2 전류원들(102-1 내지 102-n) 각각을 연결하는 라인 역시 구비될 필요가 없다.
바이어스 회로(200C)는 온도 상승에 따라 증가하는 바이어스 전류(IPTAT)를 발생한다. 이에 따라, 바이어스 전류(IPTAT)의 미러링 전류인 동작 전류(ID) 역시 온도에 따라 상승한다.
한편, 전압 발생부(300A)는 온도 상승에 따라 증가하는 제1 동작 전압(VDD)을 발생한다.
제1 동작 전압(VDD)이 증가하면, 상술한 바와 같이, 출력 주파수(fosc)는 감소하고, 동작 전류(ID)가 증가하면, 출력 주파수(fosc)는 증가한다. 따라서, 온도 상승에 따라, 제1 동작 전압(VDD)의 증가로 인한 출력 주파수(fosc)의 감소와 동작 전류(ID)가 증가로 인한 출력 주파수(fosc)의 증가가 일부분 상쇄되어, 온도의 변화에 둔감한 출력 주파수(fosc)를 갖는 발진 신호(SO)를 얻을 수 있다.
도 10은 본 발명의 또 다른 실시예에 따른 온도 보상 발진기(1E)의 회로도이다. 이를 참조하면, 온도 보상 발진기(1E)는 발진부(100C), 바이어스 회로(200D) 및 전압 발생부(300A)를 포함한다. 전압 발생부(300A)는 도 4에 도시된 전압 발생부(300A)와 동일하므로, 이에 대한 설명은 생략한다.
발진부(100C)는 도 4에 도시된 발진부(100A)와 비교하여, 복수(홀수)의 인버터들(IV1 ~ IVn, n은 홀수)을 링 형태로 연결한 인터버 체인(103), 및 제2 전류원들(102-1 내지 102-n)을 포함하나, 제1 전류원들(101-1 내지 101-n)을 포함하지 않는다.
바이어스 회로(200D)는 제1 트랜지스터(M1), 제4 내지 제8 트랜지스터(M4~M8) 및 저항(R)을 포함할 수 있다. 제1, 제4 및 제5 트랜지스터(M1, M4, M5)는 NMOS 트랜지스터이고, 제6 내지 제8 트랜지스터(M6, M7, M8)는 PMOS 트랜지스터일 수 있다.
제1 트랜지스터(M1)의 게이트와 드레인은 제1 노드(N1)에 공통 연결되고, 소오스는 접지 전압에 연결된다. 제1 노드(N1)는 제2 전류원들(102-1 내지 102-n) 각각에 연결된다.
제4 트랜지스터(M4)의 게이트와 드레인은 제3 노드(N3)에 공통 연결되고, 소오스는 접지 전압에 연결된다. 제5 트랜지스터(M5)의 게이트는 제3 노드(N3)에 연결되고, 드레인은 제4 노드(N4)에 연결되며 소오스는 저항(R)을 통하여 접지 전압에 연결된다. 제6 트랜지스터(M6)의 소오스는 공급 전압(VR)에 연결되고, 게이트는 제4 노드(N4)에 연결되며, 드레인은 제3 노드(N3)에 연결된다. 제7 트랜지스터(M7)의 게이트와 드레인은 제4 노드(N4)에 공통 연결되고, 소오스는 공급 전압(VR)에 연결된다. 제8 트랜지스터(M8)의 게이트는 제4 노드(N4)에 연결되고, 소오스는 공급 전압(VR)에 연결되며, 드레인은 제1 노드(N1)에 연결된다.
상술한 바와 같은 구성을 가지는 바이어스 회로(200D)는 제1 전류원들(101-1 내지 101-n)을 제어할 필요가 없으므로, 도 4의 바이어스 회로(200A)에 비하여, 제2 및 제3 트랜지스터(M2, M3)가 구비되지 않는다.
바이어스 회로(200D)는 온도 상승에 따라 증가하는 바이어스 전류(IPTAT)를 발생한다. 이에 따라, 바이어스 전류(IPTAT)의 미러링 전류인 동작 전류(ID) 역시 온도에 따라 상승한다. 한편, 전압 발생부(300A)는 온도 상승에 따라 증가하는 제1 동작 전압(VDD)을 발생한다.
제1 동작 전압(VDD)이 증가하면, 상술한 바와 같이, 출력 주파수(fosc)는 감소하고, 동작 전류(ID)가 증가하면, 출력 주파수(fosc)는 증가한다. 따라서, 온도 상승에 따라, 제1 동작 전압(VDD)의 증가로 인한 출력 주파수(fosc)의 감소와 동작 전류(ID)가 증가로 인한 출력 주파수(fosc)의 증가가 일부분 상쇄되어, 온도의 변화에 둔감한 출력 주파수(fosc)를 갖는 발진 신호(SO)를 얻을 수 있다.
도 11은 본 발명의 또 다른 실시예에 따른 온도 보상 발진기(1F)의 회로도이다. 이를 참조하면, 온도 보상 발진기(1F)는 발진부(100B), 바이어스 회로(200E) 및 전압 발생부(300B)를 포함한다. 전압 발생부(300B)는 도 6에 도시된 전압 발생부(300B)와 동일하므로, 이에 대한 설명은 생략한다.
발진부(100B)는 도 9에 도시된 발진부(100B)와 동일하므로, 이에 대한 자세한 설명은 생략한다.
바이어스 회로(200E)는 제1 트랜지스터(M1), 제4 내지 제8 트랜지스터(M4~M8) 및 저항(R)을 포함할 수 있다.
발진부(100B)가 도 6에 도시된 발진부(100A')와 비교하여, 제2 전류원들(102-1 내지 102-n)을 포함하지 않으므로, 바이어스 회로(200E)는 도 6에 도시된 바이어스 회로(200B)에 비하여, 제2 및 제3 트랜지스터(M2, M3)가 구비되지 않는다.
제1, 제4 및 제5 트랜지스터(M1, M4, M5)는 NMOS 트랜지스터이고, 제6 내지 제8 트랜지스터(M6, M7, M8)는 PMOS 트랜지스터일 수 있다.
제8 트랜지스터(M8)의 게이트와 드레인은 제1 노드(N1)에 공통 연결되고, 소오스는 제1 동작 전압(VDD)에 연결된다. 제1 노드(N1)는 제1 전류원들(101-1 내지 101-n) 각각에 연결된다.
제4 트랜지스터(M4)의 게이트와 드레인은 제3 노드(N3)에 공통 연결되고, 소오스는 접지 전압에 연결된다. 제5 트랜지스터(M5)의 게이트는 제3 노드(N3)에 연결되고, 드레인은 제4 노드(N4)에 연결되며 소오스는 저항(R)을 통하여 접지 전압에 연결된다. 제6 트랜지스터(M6)의 소오스는 공급 전압(VR)에 연결되고, 게이트는 제4 노드(N4)에 연결되며, 드레인은 제3 노드(N3)에 연결된다. 제7 트랜지스터(M7)의 게이트와 드레인은 제4 노드(N4)에 공통 연결되고, 소오스는 공급 전압(VR)에 연결된다.
바이어스 회로(200E)는 온도 상승에 따라 증가하는 바이어스 전류(IPTAT)를 발생한다. 이에 따라, 바이어스 전류(IPTAT)의 미러링 전류인 동작 전류(ID) 역시 온도에 따라 상승한다. 한편, 전압 발생부(300B)는 온도 상승에 따라 감소하는 제2 동작 전압(VSS)을 발생한다.
제2 동작 전압(VSS)이 감소하면, 상술한 바와 같이, 출력 주파수(fosc)는 감소하고, 동작 전류(ID)가 증가하면, 출력 주파수(fosc)는 증가한다. 따라서, 온도 상승에 따라, 제2 동작 전압(VSS)의 감소로 인한 출력 주파수(fosc)의 감소와 동작 전류(ID)가 증가로 인한 출력 주파수(fosc)의 증가가 일부분 상쇄되어, 온도의 변화에 둔감한 출력 주파수(fosc)를 갖는 발진 신호(SO)를 얻을 수 있다.
도 12는 본 발명의 또 다른 실시예에 따른 온도 보상 발진기(1G)의 회로도이다. 이를 참조하면, 온도 보상 발진기(1G)는 발진부(100C), 바이어스 회로(200F) 및 전압 발생부(300B)를 포함한다. 전압 발생부(300B)는 도 6에 도시된 전압 발생부(300B)와 동일하므로, 이에 대한 설명은 생략한다.
발진부(100C)는 도 10에 도시된 발진부(100C)와 동일하므로, 이에 대한 설명은 생략한다.
바이어스 회로(200F)는 도 6의 바이어스 회로(200B)와 그 구성은 동일하다. 다만, 발진부(100C)가 제1 전류원들(101-1 내지 101-n)을 포함하지 않으므로, 제1 전류원들(101-1 내지 101-n)을 제어하기 위한 신호 라인이 생략된다.
제2 트랜지스터(M2)의 게이트와 드레인이 공통으로 연결된 제2 노드(N2)가 제2 전류원들(102-1 내지 102-n) 각각에 연결된다.
제3 및 제8 트랜지스터(M3, M8)의 게이트와 드레인은 제1 노드(N1)에 공통 연결되고, 소오스는 제1 동작 전압(VDD)에 연결된다.
제4 트랜지스터(M4)의 게이트와 드레인은 제3 노드(N3)에 공통 연결되고, 소오스는 접지 전압에 연결된다. 제5 트랜지스터(M5)의 게이트는 제3 노드(N3)에 연결되고, 드레인은 제4 노드(N4)에 연결되며 소오스는 저항(R)을 통하여 접지 전압에 연결된다. 제6 트랜지스터(M6)의 소오스는 공급 전압(VR)에 연결되고, 게이트는 제4 노드(N4)에 연결되며, 드레인은 제3 노드(N3)에 연결된다. 제7 트랜지스터(M7)의 게이트와 드레인은 제4 노드(N4)에 공통 연결되고, 소오스는 공급 전압(VR)에 연결된다.
바이어스 회로(200E)는 온도 상승에 따라 증가하는 바이어스 전류(IPTAT)를 발생한다. 이에 따라, 바이어스 전류(IPTAT)의 미러링 전류인 동작 전류(ID) 역시 온도에 따라 상승한다. 한편, 전압 발생부(300B)는 온도 상승에 따라 감소하는 제2 동작 전압(VSS)을 발생한다.
제2 동작 전압(VSS)이 감소하면, 상술한 바와 같이, 출력 주파수(fosc)는 감소하고, 동작 전류(ID)가 증가하면, 출력 주파수(fosc)는 증가한다. 따라서, 온도 상승에 따라, 제2 동작 전압(VSS)의 감소로 인한 출력 주파수(fosc)의 감소와 동작 전류(ID)가 증가로 인한 출력 주파수(fosc)의 증가가 일부분 상쇄되어, 온도의 변화에 둔감한 출력 주파수(fosc)를 갖는 발진 신호(SO)를 얻을 수 있다.
도 13은 본 발명의 일 실시예에 따른 온도 보상 발진기의 출력 주파수와 본 발명의 비교예에 따른 발진기의 출력 주파수를 시뮬레이션한 결과를 나타내는 그래프이다.
이를 참조하면, '410'은 본 발명의 비교예에 따른 발진기의 온도에 따른 출력 주파수를 나타내고, '420'은 본 발명의 일 실시예에 따른 온도 보상 발진기의 온도에 따른 출력 주파수를 나타낸다.
본 발명의 일 실시예에 따른 온도 보상 발진기는 상술한 바와 같이, 온도 상승에 따라 증가하는 동작 전류를 공급하는 PTAT 전류원과 온도 상승에 따라 상기 출력 주파수가 감소하도록 동작 전압을 제어하는 전압 발생부를 함께 구비하는 발진기이고, 본 발명의 비교예에 따른 발진기는 온도 상승에 따라 증가하는 동작 전류를 공급하는 PTAT 전류원만을 사용하고, 상기 전압 발생부는 구비되지 않은 발진기이다.
도 13에 도시된 바와 같이, 본 발명의 비교예에 따른 발진기의 출력 주파수는 +-12% 정도의 온도에 대한 주파수 변화를 보이는 반면, 본 발명의 일 실시예에 따른 발진기의 출력 주파수는 +-2% 정도로 온도에 대한 주파수 정확도를 크게 향상시킬 수 있다.
상술한 바와 같이, 본 발명의 실시예에 따르면, 통상적으로 링 발진기의 동작 전류로 사용되는 온도 보상된 기준 전류를 사용하지 않고 온도변화에 비례하는 동작전류와 온도 변화에 대하여 소정의 값을 가지는 전원전압(예컨대, 온도 변환에 비례 또는 반비례하는 전압)을 사용하여 발진기의 출력 주파수를 보상할 수 있다.
이에 따라, 본 발명의 실시예에 따르면, 온도 보상된 발진 주파수(예컨대, 15kHz)를 가지는 링 발진기를 적은 사이즈의 저항(예컨대, 2MΩ 이하의 단일 저항)을 사용하여 낮은 동작 전류(예컨대, 200nA 이하)로 구현 가능하다.
도 14는 본 발명의 일 실시예에 따른 전자 장치를 개략적으로 나타내는 블록도이다. 이를 참조하면, 전자 장치(10)는 온도 보상 발진기(1) 및 로직 회로(2)를 포함한다. 온도 보상 발진기(1)는 도 1 내지 도 12를 참조하여 상술한 본 발명의 실시예에 따른 온도 보상 발진기(1, 1A~1G) 중 하나일 수 있다.
로직 회로(2)는 상기 발진 신호(SO)를 클럭 신호로 사용하는 회로로서, 발진 신호(SO) 또는 발진 신호(SO)로부터 발생된 클럭 신호에 동기되어 동작할 수 있다. 로직 회로(2)는 CPU(central processing unit), GPU(graphic processing unit), 메모리, 통신 회로(예컨대, modem, transceiver 등) 등일 수 있으나, 이에 한정되는 것은 아니다.
전자 장치(10)는 메모리 장치, 이동 전화기(cellular phone), 스마트 폰(smart phone), PDA(personal digital assistant), 무선 통신 장치, 디지털 카메라, 또는 SSD(solid state drive) 등일 수 있으나, 이에 한정되는 것은 아니다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
온도 보상 발진기: 1, 1A~1G
발진부: 100, 100A~100C
바이어스 회로: 200, 200A~200F
PTAT 전류원 : 210A
전류 미러부 : 220A
바이어스 조절 회로 : 230
전압 발생부 : 300, 300A, 300B
전류원: 101-1 ~ 101-n, 102-1 ~ 102-n
동작 전압 발생 트랜지스터: 310, 320

Claims (20)

  1. 동작 전류와 동작 전압을 이용하여 발진 신호를 발생하는 발진부;
    온도 상승에 따라 상기 발진 신호의 주파수가 증가하는 방향으로 상기 동작 전류를 제어하는 바이어스 회로; 및
    온도에 따라 변하는 상기 동작 전압을 발생하는 전압 발생부를 포함하며,
    상기 전압 발생부는,
    동작 전압 발생 트랜지스터; 및
    제어 신호에 응답하여 상기 동작 전압 발생 트랜지스터의 벌크 전압을 제어하는 벌크 전압 조절 회로;를 포함하며,
    상기 온도 상승에 따라 상기 발진 신호의 주파수가 감소하도록 상기 동작 전압을 제어함으로써, 온도 변화에 따른 상기 발진 신호의 주파수의 변화를 상기 바이어스 회로와 상보적으로 보상하는 온도 보상 발진기 회로.
  2. 제1항에 있어서, 상기 발진부는
    링 형태로 직렬로 연결되는 홀수개의 인버터들; 및
    상기 동작 전압 중 제1 동작 전압과 상기 인버터들 사이에 연결되며, 상기 바이어스 회로에 의하여 제어되는 제1 전류원; 및 상기 인버터들과 상기 동작 전압 중 제2 동작 전압에 연결되며, 상기 바이어스 회로에 의하여 제어되는 제2 전류원(102) 중 적어도 하나의 전류원을 포함하는 온도 보상 발진기 회로.
  3. 제2항에 있어서, 상기 바이어스 회로는
    상기 온도 상승에 따라 증가하는 상기 동작 전류를 생성하는 PTAT 전류원을 포함하는 온도 보상 발진기 회로.
  4. 제3항에 있어서, 상기 전압 발생부는
    상기 동작 전압 발생 트랜지스터는, 공급 전압과 상기 동작 전압 중 제1 동작 전압 사이에 연결되며, 다이오드-연결을 가지는 것을 특징으로 하는 온도 보상 발진기 회로.
  5. 삭제
  6. 제1항에 있어서, 상기 벌크 전압 조절 회로는
    각각이 그 게이트와 그 드레인이 상기 동작 전압 발생 트랜지스터의 벌크에 공통 연결되는 복수(2이상)의 벌크 전압 제어 트랜지스터들; 및
    상기 벌크 전압 제어 트랜지스터들 중 적어도 하나에 연결되고, 상기 제어 신호에 응답하여 개폐되는 스위치 회로를 포함하는 온도 보상 발진기 회로.
  7. 제4항에 있어서, 상기 PTAT 전류원은
    그 게이트와 드레인은 제1 노드에 공통 연결되는 제1 트랜지스터;
    그 게이트와 드레인이 제3 노드에 공통 연결되는 제4 트랜지스터;
    그 게이트는 상기 제3 노드에 연결되고, 그 드레인은 제4 노드에 연결되는 제5 트랜지스터;
    그 소오스는 상기 공급 전압에 연결되고, 그 게이트는 상기 제4 노드에 연결되며, 상기 드레인은 상기 제3 노드에 연결되는 제6 트랜지스터;
    그 게이트와 드레인은 상기 제4 노드에 공통 연결되고, 그 소오스는 상기 공급 전압에 연결되는 제7 트랜지스터; 및
    그 게이트는 제4 노드에 연결되고, 그 소오스는 공급 전압에 연결되며, 그 드레인은 제1 노드에 연결되는 제8 트랜지스터를 포함하는 온도 보상 발진기 회로.
  8. 제7항에 있어서, 상기 제1 노드는 상기 제2 전류원에 연결되는 온도 보상 발진기 회로.
  9. 제7항에 있어서, 상기 PTAT 전류원은
    그 게이트는 상기 제1 노드에 연결되고, 그 드레인은 제2 노드에 연결되는 제2 트랜지스터; 및
    그 게이트와 드레인은 상기 제2 노드에 공통 연결되고, 그 소오스는 상기 제1 동작 전압에 연결되는 제3 트랜지스터를 더 포함하며,
    상기 제2 노드는 상기 제1 전류원에 연결되는 온도 보상 발진기 회로.
  10. 제3항에 있어서,
    상기 동작 전압 발생 트랜지스터는, 접지 전압과 상기 동작 전압 중 제2 동작 전압 사이에 연결되며, 다이오드-연결을 가지는 것을 특징으로 하는 온도 보상 발진기 회로.
  11. 제10항에 있어서, 상기 PTAT 전류원은
    그 드레인은 제1 노드에 연결되고, 그 게이트는 제3 노드에 연결되는 제1 트랜지스터;
    그 게이트와 드레인이 상기 제3 노드에 공통 연결되는 제4 트랜지스터;
    그 게이트는 상기 제3 노드에 연결되고, 그 드레인은 제4 노드에 연결되는 제5 트랜지스터;
    그 소오스는 상기 온도 보상 발진기 회로의 외부에서 인가된 공급 전압에 연결되고, 그 게이트는 상기 제4 노드에 연결되며, 상기 드레인은 상기 제3 노드에 연결되는 제6 트랜지스터;
    그 게이트와 드레인은 상기 제4 노드에 공통 연결되고, 그 소오스는 상기 공급 전압에 연결되는 제7 트랜지스터; 및
    그 드레인은 제1 노드에 연결되는 제8 트랜지스터를 포함하는 온도 보상 발진기 회로.
  12. 제11항에 있어서, 상기 제1 노드는 상기 제1 전류원에 연결되는 온도 보상 발진기 회로.
  13. 제11항에 있어서, 상기 PTAT 전류원은
    그 게이트와 드레인은 제2 노드에 공통 연결되고, 그 소오스는 상기 제2 동작 전압에 연결되는 제2 트랜지스터; 및
    그 게이트는 상기 제1 노드에 연결되고, 그 드레인은 상기 제2 노드에 연결되는 제3 트랜지스터를 더 포함하며,
    상기 제2 노드는 상기 제2 전류원에 연결되는 온도 보상 발진기 회로.
  14. 제11항에 있어서, 상기 바이어스 회로는
    상기 제1 및 제4 내지 제8 트랜지스터 중 적어도 하나의 트랜지스터의 벌크 전압 레벨을 조절하는 바이어스 조절 회로를 더 포함하는 온도 보상 발진기 회로.
  15. 제14항에 있어서, 상기 바이어스 조절 회로는
    상기 제1 및 제4 내지 제8 트랜지스터 중 적어도 하나의 트랜지스터의 벌크에 공통 연결되는 복수(2 이상)의 벌크 전압 제어 트랜지스터들; 및
    상기 벌크 전압 제어 트랜지스터들 중 적어도 하나에 연결되고, 디지털 제어 신호에 응답하여 개폐되는 스위치 회로를 포함하는 온도 보상 발진기 회로.
  16. 링 형태로 직렬로 연결되는 홀수개의 인버터들을 이용하여 발진 신호를 발생하는 발진부;
    온도 상승에 따라 상기 인버터들 각각의 동작 전류를 증가시키는 바이어스 회로; 및
    상기 온도 상승에 의해 상기 인버터들 각각의 양단에 걸리는 제1 동작 전압 및 제2 동작 전압 중 적어도 하나의 크기를 증가시키는 전압 발생부;를 포함하며,
    상기 전압 발생부는,
    상기 온도 상승에 따라 상기 제1 동작 전압을 증가시키고, 공급 전압과 제1 동작 전압 사이에 연결되며, 다이오드-연결을 가지는 제1 동작 전압 발생 트랜지스터; 및 상기 온도 상승에 따라 상기 제2 동작 전압을 감소시키고, 접지 전압과 제2 동작 전압 사이에 연결되며, 다이오드-연결을 가지는 제2 동작 전압 발생 트랜지스터 중 적어도 하나를 포함하며,
    상기 전압 발생부는,
    제어 신호에 응답하여, 상기 제1 동작 전압 발생 트랜지스터의 벌크 전압을 제어하는 벌크 전압 조절 회로;를 더 포함하는 온도 보상 발진기 회로.
  17. 제16항에 있어서, 상기 발진부는
    상기 제1 동작 전압과 상기 인버터들 사이에 연결되며, 상기 바이어스 회로에 의하여 제어되는 제1 전류원; 및 상기 인버터들과 상기 제2 동작 전압에 연결되며, 상기 바이어스 회로에 의하여 제어되는 제2 전류원 중 적어도 하나의 전류원을 더 포함하는 온도 보상 발진기 회로.
  18. 제17항에 있어서, 상기 바이어스 회로는
    그 게이트와 드레인은 제1 노드에 공통 연결되는 제1 트랜지스터;
    그 게이트와 드레인이 제3 노드에 공통 연결되는 제4 트랜지스터;
    그 게이트는 상기 제3 노드에 연결되고, 그 드레인은 제4 노드에 연결되는 제5 트랜지스터;
    그 소오스는 상기 공급 전압에 연결되고, 그 게이트는 상기 제4 노드에 연결되며, 상기 드레인은 상기 제3 노드에 연결되는 제6 트랜지스터;
    그 게이트와 드레인은 상기 제4 노드에 공통 연결되고, 그 소오스는 상기 공급 전압에 연결되는 제7 트랜지스터; 및
    그 게이트는 제4 노드에 연결되고, 그 소오스는 공급 전압에 연결되며, 그 드레인은 제1 노드에 연결되는 제8 트랜지스터를 포함하는 온도 보상 발진기 회로.
  19. 온도 변화에 둔감한 출력 주파수를 갖는 발진 신호를 발생하는 온도 보상 발진기 회로; 및
    상기 발진 신호에 응답하여 동작하는 로직 회로를 포함하며,
    상기 온도 보상 발진기 회로는
    링 형태로 직렬로 연결되는 홀수개의 인버터들을 이용하여 상기 발진 신호를 발생하는 발진부;
    온도 상승에 따라 상기 인버터들 각각의 동작 전류를 증가시키는 바이어스 회로; 및
    상기 온도 상승에 따라 상기 인버터들 각각의 양단에 걸리는 동작 전압의 크기를 증가시키는 전압 발생부를 포함하며,
    상기 전압 발생부는,
    동작 전압 발생 트랜지스터; 및
    제어 신호에 응답하여 상기 동작 전압 발생 트랜지스터의 벌크 전압을 제어하는 벌크 전압 조절 회로;를 더 포함하는 전자 장치.
  20. 제19항에 있어서,
    상기 발진부는, 제1 동작 전압과 상기 인버터들 사이에 연결되며, 상기 바이어스 회로에 의하여 제어되는 제1 전류원; 및 상기 인버터들과 제2 동작 전압에 연결되며, 상기 바이어스 회로에 의하여 제어되는 제2 전류원 중 적어도 하나의 전류원을 더 포함하며,
    상기 동작 전압 발생 트랜지스터는, 공급 전압과 상기 제1 동작 전압 사이에 연결되며, 다이오드-연결을 가지는 제1 동작 전압 발생 트랜지스터; 및 접지 전압과 상기 제2 동작 전압 사이에 연결되며, 다이오드-연결을 가지는 제2 동작 전압 발생 트랜지스터 중 적어도 하나를 포함하는 전자 장치.
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