KR102042833B1 - Power semiconductor device and method of fabricating the same - Google Patents
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Abstract
Description
본 발명은 전력 반도체 소자 및 그 제조방법에 관한 것으로서, 더 상세하게는 절연 게이트 양극성 트랜지스터(IGBT, Insulated Gate Bipolar Transistor) 소자 및 그 제조방법에 관한 것이다. BACKGROUND OF THE
절연 게이트 양극성 트랜지스터(IGBT, Insulated Gate Bipolar Transistor)는 MOS(Metal Oxide Silicon)와 바이폴라 기술의 결정체로 낮은 순방향손실과 빠른 스피드를 특징으로 사이리스터, 바이폴라 트랜지스터, MOSFET 등으로는 실현 불가능한 분야의 응용처를 대상으로 적용이 확대 되고 있고, 300V 이상의 전압 영역에서 널리 사용되고 있는 고효율, 고속의 전력 시스템에 있어서 필수적으로 사용되는 차세대 전력 반도체 소자이다. 1970년대에 전력용 MOSFET이 개발된 이후 스위칭 소자는 고속의 스위칭이 요구되는 범위에서는 MOSFET이 사용되어지고 있고 중전압 내지 고전압에서 대량의 전류도통이 요구되는 범위에서는 바이폴라 트랜지스터나 사이리스터, GTO 등이 사용되어 왔다. 1980년대 초에 개발된 IGBT는 출력 특성면에서는 바이폴라 트랜지스터 이상의 전류 능력을 지니고 있고 입력 특성면에서는 MOSFET과 같이 게이트 구동 특성을 갖기 때문에 약 100KHz정도의 고속의 스위칭이 가능하다. 따라서 IGBT는 MOSFET과 바이폴라 트랜지스터, 사이리스터의 대체용 소자 뿐만 아니라 새로운 적용 시스템을 창출하고 있기 때문에 산업용은 물론 가정용 전자기기에 이르기까지 점차 사용 범위를 확대해 나가고 있다.Insulated Gate Bipolar Transistors (IGBTs) are crystals of MOS (Metal Oxide Silicon) and bipolar technologies that feature low forward loss and high speed, making them ideal for applications such as thyristors, bipolar transistors and MOSFETs. This is a next generation power semiconductor device that is widely used and is essential for high efficiency, high speed power system widely used in the voltage range of 300V or higher. Since the development of power MOSFETs in the 1970s, switching devices have been used in the range where high speed switching is required, and bipolar transistors, thyristors, GTO, etc. are used in the range where large current conduction is required from medium to high voltage. Has been. Developed in the early 1980s, IGBTs have more current capability than bipolar transistors in terms of output characteristics, and gate drive characteristics like MOSFETs in terms of input characteristics, enabling fast switching at around 100KHz. As a result, IGBTs are creating new application systems as well as replacements for MOSFETs, bipolar transistors, and thyristors, and are therefore increasingly used in industrial and home electronics.
관련 선행기술로는 대한민국 공개공보 제20140057630호(2014.05.13. 공개, 발명의 명칭 : IGBT 와 그 제조 방법)가 있다.Related prior arts are Republic of Korea Publication No. 20140057630 (2014.05.13. Publication, the name of the invention: IGBT and its manufacturing method).
본 발명은 네거티브 커패시턴스에 의한 영향을 최소화하여 안정적인 소자 동작을 구현할 수 있는 전력 반도체 소자를 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.An object of the present invention is to provide a power semiconductor device capable of realizing stable device operation by minimizing the influence of negative capacitance. However, these problems are exemplary, and the scope of the present invention is not limited thereby.
상기 과제를 해결하기 위한 본 발명의 일 관점에 의한 전력 반도체 소자가 제공된다. 상기 전력 반도체 소자는 기판 내에 서로 이격된 제 1 트렌치 게이트 및 제 2 트렌치 게이트; 상기 제 1 트렌치 게이트 및 상기 제 2 트렌치 게이트 사이의 영역에 걸쳐 배치되되 금속으로 이루어진 커패시턴스 튜닝 패턴; 상기 제 1 트렌치 게이트, 제 2 트렌치 게이트 및 상기 커패시턴스 튜닝 패턴의 바닥면을 감싸면서 하방으로 신장하는 제 1 도전형의 플로팅 영역; 상기 제 1 트렌치 게이트 및 상기 제 2 트렌치 게이트의 측면 중 상기 커패시턴스 튜닝 패턴과 반대방향에 각각 배치된 제 1 도전형의 바디 영역; 상기 제 1 도전형의 바디 영역 내에 상기 제 1 트렌치 게이트 및 제 2 트렌치 게이트에 각각 인접하여 배치된 제 2 도전형의 소스 영역; 및 상기 기판 내에서 상기 제 1 도전형의 플로팅 영역 및 제 1 도전형의 바디 영역 사이를 포함하는 영역에 배치되는 제 2 도전형의 드리프트 영역;을 포함한다. A power semiconductor device according to one aspect of the present invention for solving the above problems is provided. The power semiconductor device may include a first trench gate and a second trench gate spaced apart from each other in a substrate; A capacitance tuning pattern disposed over an area between the first trench gate and the second trench gate, the capacitance tuning pattern being made of metal; A first conductivity type floating region extending downward while surrounding a bottom surface of the first trench gate, the second trench gate, and the capacitance tuning pattern; A body region of a first conductivity type disposed in a direction opposite to the capacitance tuning pattern among side surfaces of the first trench gate and the second trench gate; A source region of a second conductivity type disposed in the body region of the first conductivity type adjacent to the first trench gate and the second trench gate, respectively; And a second conductivity type drift region disposed in the substrate, the region including between the floating region of the first conductivity type and the body region of the first conductivity type.
상기 전력 반도체 소자는 상기 제 2 도전형의 소스 영역과 접하는 에미터 콘택 패턴;을 더 포함하되, 상기 커패시턴스 튜닝 패턴과 상기 에미터 콘택 패턴은 전기적으로 연결되어 동전위를 형성할 수 있다. The power semiconductor device may further include an emitter contact pattern contacting the source region of the second conductivity type, wherein the capacitance tuning pattern and the emitter contact pattern may be electrically connected to form a coin phase.
상기 전력 반도체 소자에서, 상기 커패시턴스 튜닝 패턴은 게이트-에미터 간 커패시턴스를 튜닝하는 패턴을 포함할 수 있다. In the power semiconductor device, the capacitance tuning pattern may include a pattern for tuning the capacitance between the gate and the emitter.
상기 전력 반도체 소자에서, 상기 커패시턴스 튜닝 패턴이 존재함으로써 발생하는 게이트-에미터 간 커패시턴스의 값은 상기 커패시턴스 튜닝 패턴 대신에 상기 커패시턴스 튜닝 패턴이 위치하는 영역까지 상기 제 1 도전형의 플로팅 영역이 신장하여 위치하는 경우 발생하는 게이트-에미터 간 커패시턴스의 값 보다 더 클 수 있다. In the power semiconductor device, the value of the gate-emitter capacitance caused by the presence of the capacitance tuning pattern may be increased so that the floating region of the first conductivity type extends to the region where the capacitance tuning pattern is located instead of the capacitance tuning pattern. If located, it can be greater than the value of the gate-emitter capacitance that occurs.
상기 전력 반도체 소자에서, 상기 커패시턴스 튜닝 패턴은 좌우의 측면 중 일측이 상기 제 1 트렌치 게이트와 접하고 타측이 상기 제 2 트렌치 게이트와 접하고 바닥면이 상기 제 1 도전형의 플로팅 영역과 접할 수 있다. In the power semiconductor device, the capacitance tuning pattern may have one side of the left and right sides in contact with the first trench gate, the other side in contact with the second trench gate, and the bottom surface thereof in contact with the floating region of the first conductivity type.
상기 전력 반도체 소자에서, 상기 커패시턴스 튜닝 패턴의 높이는 상기 제 1 트렌치 게이트 및 상기 제 2 트렌치 게이트의 높이일 수 있다. In the power semiconductor device, a height of the capacitance tuning pattern may be a height of the first trench gate and the second trench gate.
상기 전력 반도체 소자에서, 상기 제 2 도전형 및 상기 제 1 도전형은 서로 반대의 도전형을 가지되 n형 및 p형 중 각각 어느 하나일 수 있다. In the power semiconductor device, the second conductivity type and the first conductivity type may have opposite conductivity types, but may be any one of n type and p type.
상기 과제를 해결하기 위한 본 발명의 일 관점에 의한 전력 반도체 소자의 제조방법이 제공된다. 상기 전력 반도체 소자의 제조방법은 기판 내에서 제 1 도전형의 불순물 및 제 2 도전형의 불순물을 도핑하여 제 1 도전형의 플로팅 영역 및 제 2 도전형의 드리프트 영역을 각각 형성하는 단계; 상기 기판의 일부 영역을 식각하여 상기 플로팅 영역을 노출시키도록 제 1 폭을 가지는 제 1 트렌치를 형성하는 단계; 상기 제 1 트렌치를 금속으로 충전하여 커패시턴스 튜닝 예비 패턴을 형성하는 단계; 상기 커패시턴스 튜닝 예비 패턴의 좌우 측부 영역을 상기 제 1 폭 보다 작은 제 2 폭만큼 식각하여 한 쌍의 제 2 트렌치를 형성하고 상기 한 쌍의 제 2 트렌치 사이에 금속으로 이루어진 커패시턴스 튜닝 패턴을 형성하는 단계; 및 상기 한 쌍의 제 2 트렌치 내에 게이트 물질을 충전하여 제 1 트렌치 게이트 및 제 2 트렌치 게이트를 형성하는 단계; 를 포함한다. Provided is a method of manufacturing a power semiconductor device according to one aspect of the present invention for solving the above problems. The method of manufacturing a power semiconductor device may include forming a floating region of a first conductivity type and a drift region of a second conductivity type by doping an impurity of a first conductivity type and an impurity of a second conductivity type in a substrate; Etching a portion of the substrate to form a first trench having a first width to expose the floating region; Filling the first trenches with metal to form a capacitance tuning prepattern; Etching left and right side regions of the capacitance tuning preliminary pattern by a second width smaller than the first width to form a pair of second trenches, and forming a capacitance tuning pattern made of metal between the pair of second trenches ; Filling a gate material into the pair of second trenches to form a first trench gate and a second trench gate; It includes.
상기 전력 반도체 소자의 제조방법은 상기 제 1 트렌치 게이트 및 상기 제 2 트렌치 게이트의 측면 중 상기 커패시턴스 튜닝 패턴과 반대방향에 각각 배치된 제 1 도전형의 바디 영역을 형성하는 단계; 및 상기 제 1 도전형의 바디 영역 내에 상기 제 1 트렌치 게이트 및 제 2 트렌치 게이트에 각각 인접하여 배치된 제 2 도전형의 소스 영역을 형성하는 단계;를 더 포함할 수 있다. The method of manufacturing the power semiconductor device may include forming a first conductive body region disposed on opposite sides of the capacitance tuning pattern of the first trench gate and the second trench gate, respectively; And forming a source region of a second conductivity type disposed adjacent to the first trench gate and the second trench gate, respectively, in the body region of the first conductivity type.
상기 전력 반도체 소자의 제조방법은 상기 제 2 도전형의 소스 영역과 접하는 에미터 콘택 패턴을 형성하는 단계; 를 더 포함하되, 상기 커패시턴스 튜닝 패턴과 상기 에미터 콘택 패턴은 전기적으로 연결되어 동전위를 형성할 수 있다. The method of manufacturing the power semiconductor device may include forming an emitter contact pattern in contact with the source region of the second conductivity type; Further comprising, the capacitance tuning pattern and the emitter contact pattern may be electrically connected to form a coin.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 네거티브 커패시턴스에 의한 영향을 최소화하여 안정적인 소자 동작을 구현할 수 있는 전력 반도체 소자를 제공할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.According to one embodiment of the present invention made as described above, it is possible to provide a power semiconductor device that can implement a stable device operation by minimizing the influence of negative capacitance. Of course, the scope of the present invention is not limited by these effects.
도 1은 본 발명의 비교예에 의한 전력 반도체 소자의 구조를 도해하는 것으로서 네거티브 커패시턴스가 형성됨에 따라 전류에 의한 차지 유입 양상을 도해하는 종단면도이다.
도 2는 본 발명의 전력 반도체 소자의 회로를 도해하는 것으로서 게이트 전류에 의하여 커패시턴스가 발생하는 양상을 도해하는 도면이다.
도 3은 본 발명의 전력 반도체 소자의 회로를 도해하는 것으로서 네거티브 커패시턴스가 형성됨에 따라 전류에 의한 차지 유입 양상을 도해하는 도면이다.
도 4는 본 발명의 비교예에 의한 전력 반도체 소자에서 네거티브 커패시턴스에 의한 차지의 영향으로 동작 중 불안정한 파형이 형성되는 양상을 도해하는 도면이다.
도 5는 본 발명의 일 실시예에 의한 전력 반도체 소자의 구조를 도해하는 종단면도이다.
도 6 내지 도 10은 본 발명의 일 실시예에 의한 전력 반도체 소자(200)를 제조하는 방법을 도해하는 도면들이다.1 is a vertical cross-sectional view illustrating a structure of a power semiconductor device according to a comparative example of the present invention, illustrating a charge inflow by current as a negative capacitance is formed.
FIG. 2 is a diagram illustrating a circuit of a power semiconductor device of the present invention and illustrating a mode in which capacitance is generated by a gate current.
3 is a diagram illustrating a circuit of a power semiconductor device of the present invention and illustrates a charge inflow pattern caused by current as a negative capacitance is formed.
4 is a view illustrating an unstable waveform is formed during operation under the influence of the charge due to negative capacitance in the power semiconductor device according to a comparative example of the present invention.
5 is a longitudinal cross-sectional view illustrating a structure of a power semiconductor device according to an embodiment of the present invention.
6 to 10 are views illustrating a method of manufacturing the
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 적어도 일부의 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 도면에서 동일한 부호는 동일한 요소를 지칭한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but can be implemented in various forms, and the following embodiments are intended to complete the disclosure of the present invention, the scope of the invention to those skilled in the art It is provided to inform you completely. In addition, in the drawings, at least some of the components may be exaggerated or reduced in size. Like numbers in the drawings refer to like elements.
본 명세서에서, 종단면이라 함은, 기판의 상면과 나란한 방향의 단면을 의미하는 횡단면과 달리, 기판의 상면과 수직인 방향의 단면을 의미한다. In the present specification, the longitudinal section refers to a cross section perpendicular to the upper surface of the substrate, unlike a cross section representing a cross section in a direction parallel to the upper surface of the substrate.
본 명세서에서, 제 1 도전형 및 제 2 도전형은 서로 반대의 도전형을 가지 되 n형 및 p형 중 각각 어느 하나일 수 있다. 예를 들어, 제 1 도전형은 p형이고 제 2 도전형이 n형일 수 있으며, 첨부된 도면에서는 예시적으로 이러한 도전형 구성을 상정한다. 하지만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 다른 예를 들어, 제 1 도전형이 n형이고 제 2 도전형은 p형일 수도 있다. In the present specification, the first conductivity type and the second conductivity type may have opposite conductivity types, and may be either of n-type and p-type. For example, the first conductivity type may be p-type and the second conductivity type may be n-type, and the accompanying drawings exemplify such a conductivity type configuration. However, the technical idea of the present invention is not limited thereto. For example, the first conductivity type may be n type and the second conductivity type may be p type.
도 1은 본 발명의 비교예에 따른 전력 반도체 소자의 셀 구조를 개념적으로 도해하는 종단면도이다. 1 is a longitudinal sectional view conceptually illustrating a cell structure of a power semiconductor device according to a comparative example of the present invention.
도 1을 참조하면, 본 발명의 비교예에 따른 전력 반도체 소자(100)는 기판(1) 내에 서로 이격된 제 1 트렌치(20a) 및 제 2 트렌치(20b)에 각각 배치된 한 쌍의 게이트 전극(50a, 50b)을 포함한다. 여기에서, 기판(1)은 웨이퍼와 웨이퍼 상에 에피택셜 성장된 에피층을 포함하는 의미로 이해될 수 있다. Referring to FIG. 1, a
본 발명의 비교예에 따른 전력 반도체 소자(100)는 기판(1) 내에서 제 1 트렌치(20a) 및 제 2 트렌치(20b) 사이에 배치된 제 1 도전형의 바디 영역(42)과 제 1 도전형의 바디 영역(42) 내에 제 1 트렌치(20a) 및 제 2 트렌치(20b)에 각각 인접하여 서로 이격 배치된 한 쌍의 제 2 도전형의 소스 영역(44a, 44b)을 포함한다. The
본 발명의 비교예에 따른 전력 반도체 소자(100)는 기판(1) 내에서 제 1 트렌치(20a)의 바닥면과 적어도 일측면을 각각 둘러싸면서 동시에 제 1 트렌치(20b)의 바닥면과 적어도 일측면을 각각 둘러싸는 제 1 도전형의 플로팅 영역(30)을 포함한다. 기판(1)의 상면(1s)을 기준으로 플로팅 영역(30)의 바닥면 까지의 깊이는 제 1 트렌치(20a) 및 제 2 트렌치(20b)의 바닥면까지의 깊이보다 더 깊다. 즉, 제 1 도전형의 플로팅 영역(30)의 도핑 최대깊이는 제 1 트렌치(20a) 및 제 2 트렌치(20b)의 깊이 보다 깊을 수 있다. The
본 발명의 비교예에 따른 전력 반도체 소자(100)는 기판(1) 내에서 제 1 도전형의 플로팅 영역(30) 아래(12)로부터 제 1 도전형의 플로팅 영역(30) 사이(14)를 통과하여 제 1 도전형의 바디 영역(42)까지 이어지는, 제 2 도전형의 드리프트 영역(10)을 포함한다. 특히, 드리프트 영역(10)에서 제 1 도전형의 플로팅 영역(30) 사이의 제 2 도전형 도핑 농도(N1)는 제 1 도전형의 플로팅 영역(30) 아래의 제 2 도전형 도핑 농도(N2) 보다 상대적으로 더 높다. The
한편, 제 1 도전형의 바디 영역(42)의 도핑 최대깊이는 제 1 트렌치(20a) 및 제 2 트렌치(20b)의 깊이 보다 얕으며, 제 1 도전형의 플로팅 영역(30)의 도핑 최대깊이는 제 1 트렌치(20a) 및 제 2 트렌치(20b)의 깊이 보다 깊을 수 있다. 여기에서, 드리프트 영역(10)에서 제 1 도전형의 플로팅 영역(30) 사이 및 제 1 트렌치(20a)와 제 2 트렌치(20b) 사이의 제 2 도전형 도핑 농도는 제 1 도전형의 플로팅 영역(30) 아래의 제 2 도전형 도핑 농도 보다 상대적으로 더 높을 수 있다. On the other hand, the maximum doping depth of the first conductive
기판(1)의 상부에는 소스 영역(44a,44b) 및 바디 영역(42)과 전기적으로 연결된 도전성 패턴(68)을 형성한다. 도전성 패턴(68)은 에미터 전극이나 콘택의 역할을 수행할 수 있다. 나아가, 전기적으로 절연을 구현하기 위하여 절연패턴(66)이 제공될 수 있다. A
기판(10)의 상면과 반대면인 하면에는 필드 스톱 영역(72)이 구비될 수 있다. 필드 스톱 영역(72)은 제 2 도전형 불순물이 고농도로 도핑된 영역일 수 있다. 예컨대, 필드 스톱 영역(72)의 제 2 도전형 불순물 농도는 제 2 도전형의 드리프트 영역(10)의 제 2 도전형 불순물 농도 보다 더 높을 수 있다. 필드 스톱 영역(72) 아래에는 콜렉터 영역(74)이 구비될 수 있다. 콜렉터 영역(74)은 제 2 도전형 불순물이 도핑된 영역일 수 있다. 콜렉터 영역(74) 아래에 콜렉터 전극(76)이 구비될 수 있다. A
만약, 플로팅 영역(30)이 트렌치(20a, 20b)의 바닥까지 존재하지 않을 경우 트렌치(20a, 20b)의 바닥에 전기장이 증가하는 문제점이 있으며, 플로팅 영역(30)이 트렌치(20a, 20b)의 바닥까지만 존재할 경우 IGBT의 베이스 전류를 공급하는 방향의 MOSFET에서 트렌치(20a, 20b)의 이격거리를 줄일 경우 제 1 도전형 불순물의 확산에 의해 베이스 전류 경로가 제한되어 일정 거리 이하로 셀 피치를 줄일 수 없다는 문제점이 있다. If the floating
도 1에 도시된 전력 반도체 소자(100)에서 한 쌍의 제 1 도전형 플로팅 영역(30)의 사이(14)에 분포하는 제 2 도전형 도핑 농도(N1)는 제 1 도전형 플로팅 영역(30)의 아래(12)에 분포하는 제 2 도전형 도핑 농도(N2) 보다 상대적으로 더 높으므로, 트렌치(20a, 20b) 사이의 이격거리가 좁아지더라도 베이스 전류 공급 경로가 형성되고 풍부한 베이스 전류를 공급하며, 플로팅 영역(30)의 바닥면에 최대 전기장이 형성되도록 N1과 P1의 밸런스(Balance)를 형성하여 강건성을 강화할 수 있다. In the
즉, IGBT의 베이스 전류를 공급하는 방향의 MOSFET에서 트렌치 간의 이격 거리(F)를 줄일 경우 플로팅 영역(30)의 제 1 도전형 불순물이 확산되어 베이스 전류 경로가 제한되는 현상을 N1 영역을 형성함으로써 개선할 수 있다. 또한, 상술한 전력 반도체 소자(100)의 구성에 의하면, 동일한 트랜스 컨덕턴스를 가정할 때 더 좁을 이격 거리(F)로 높은 셀 밀도를 형성하여 국부적인 온도 상승을 완화하여 쇼트서킷 특성이 개선될 수 있다.That is, when reducing the separation distance F between trenches in the MOSFET supplying the base current of the IGBT, the first conductivity type impurities of the floating
이러한 원리로 IGBT 저항과 쇼트서킷 특성을 개선함과 동시에, 영역(14)의 제 2 도전형 불순물 농도(N1)과 플로팅 영역(30)의 제 1 도전형 불순물 농도(P1)의 전하 총량을 조절하여 플로팅 영역(30)의 바닥면에 최대 전기장이 형성되도록 하여 강건성이 개선될 수 있다. 여기에서 최대 전기장이 형성되는 플로팅 영역(30)의 바닥면은 트렌치(20a, 20b) 바닥면 보다 낮은 면이다.This principle improves the IGBT resistance and short circuit characteristics, and simultaneously adjusts the total amount of charges in the second conductivity type impurity concentration N1 in the
전압 인가시 N 타입 공핍(depletion)에서 정적 상태의 전기장과 전하량의 관계를 C 방향의 1차원으로 단순화하면 dE/dx = (1/ε)*n 으로 N 도핑만의 함수로 볼 수 있지만, IGBT 동작시 캐리어가 주입되면 주입된 전하량에 영향을 받아 dE/dx = (1/ε)*(n+h-e)로 변하며, 턴 오프 상태에서 G 구간에서 홀밀도가 과다 상태에 있을 때 일반적 구조에서는 홀 농도 변화에 의한 전기장 변화율 증가로 동일 최대 전기장에서 전기장 면적이 줄어 내압 저하가 급격하게 일어나지만, 본 발명의 구조에서는 트렌치(20a, 20b) 바닥면과 바디 영역(42)의 바닥면 사이에 전기장 변화율 음수 구간을 만들어서 전기장이 기울기가 증가할 때 전기장의 면적이 증가함으로 인해 동적 내압 저하가 완화된다.Simplifying the relationship between the static electric field and the amount of charge in one dimension in the C direction at N type depletion when voltage is applied can be seen as a function of N doping only with dE / dx = (1 / ε) * n, but IGBT In operation, when carrier is injected, it is changed by dE / dx = (1 / ε) * (n + he) under the influence of injected charge.In the general structure, when the hole density is excessive in the G section in the turn-off state Although the electric field area decreases at the same maximum electric field due to the increase of the electric field change rate due to the concentration change, the drop in internal pressure suddenly occurs, but in the structure of the present invention, the electric field change rate between the bottom surfaces of the
도 2는 본 발명의 전력 반도체 소자의 회로를 도해하는 것으로서 게이트 전류에 의하여 커패시턴스가 발생하는 양상을 도해하는 도면이다. FIG. 2 is a diagram illustrating a circuit of a power semiconductor device of the present invention and illustrating a mode in which capacitance is generated by a gate current.
도 2를 참조하면, 게이트에 전원이 인가되면 게이트 전류(Ig)에 의한 게이트-에미터 간 커패시턴스(Cgc)와 게이트-컬렉터 간 커패시턴스(Cgc)가 발생한다. 이러한 커패시터의 차징(charging) 순서와 커패시턴스 값에 따라 게이트 차징 양상이 달라진다. Referring to FIG. 2, when power is applied to the gate, the gate-emitter capacitance Cgc and the gate-collector capacitance Cgc are generated by the gate current Ig. The gate charging pattern varies according to the charging order of the capacitor and the capacitance value.
도 3은 본 발명의 전력 반도체 소자의 회로를 도해하는 것으로서 네거티브 커패시턴스가 형성됨에 따라 전류에 의한 차지 유입 양상을 도해하는 도면이다. 3 is a diagram illustrating a circuit of a power semiconductor device of the present invention and illustrating a charge inflow pattern caused by a current as a negative capacitance is formed.
도 3을 도 1과 함께 참조하면, 전위가 역전되어 네거티브 커패시턴스(negative capacitance)가 형성되면 게이트로 차지(charge)가 유입된다. 즉, 네거티브 커패시턴스가 형성되면 변위 전류(displacement current)로 인해 차지(charge)가 유입된다. 도 1에 도시된 예시적인 점선 화살표는 네거티브 커패시턴스에 의한 전류를 의미한다. 이러한 전류는 관계식(I = Cgc x (dVCE/dt))을 만족한다. Referring to FIG. 3 together with FIG. 1, when a potential is reversed to form a negative capacitance, charge flows into the gate. In other words, when a negative capacitance is formed, charge is introduced due to displacement current. The exemplary dashed arrow shown in FIG. 1 means current due to negative capacitance. This current satisfies the relationship I = Cgc x (dV CE / dt).
도 4는 본 발명의 비교예에 의한 전력 반도체 소자에서 네거티브 커패시턴스에 의한 차지의 영향으로 동작 중 불안정한 파형이 형성되는 양상을 도해하는 도면이다. 4 is a view illustrating an unstable waveform is formed during operation under the influence of the charge due to negative capacitance in the power semiconductor device according to a comparative example of the present invention.
도 4를 참조하면, 네거티브 커패시턴스가 발생하면 변위 전류로 게이트-에미터 간 커패시턴스(Cge)가 상승하며 상승된 게이트-에미터 간 전압(Vge)에 의해 Ice 피크가 발생함을 확인할 수 있다. Referring to FIG. 4, when the negative capacitance occurs, the capacitance Cge of the gate-emitter is increased by the displacement current, and an ice peak is generated by the increased gate-emitter voltage Vge.
현재 IGBT의 개발 방향은 효율 향상을 위해 에피(EPI)층 두께를 얇게 만들고, 성능 및 가격경쟁력을 위해 칩 크기(Chip Size)를 줄이는데 초점이 맞추어져 있다. 동일한 액티브 셀(Active Cell)의 크기와 구조로 칩 크기를 줄이게 되면 액티브 영역의 손해로 가격 측면에서는 유리하지만 많은 성능적 손해를 가져가게 된다. 따라서 IGBT 개발의 디자인 룰(Design Rule)로 칩 크기를 줄임과 동시에 액티브 셀의 성능을 향상시키는 것이 요구된다. 현재 시중에 판매되고 있는 제품과, 개발 진행중인 제품들의 셀 피치(Cell Pith)는 약 10um 미만으로 제작된다. 또한 정특성 향상을 위해 칩 두께가 짧아짐과 동시에 셀 피치의 감소로 단위 면적당 전류 밀도가 높아지게 되었다. 이러한 개발 방향은 네거티브 커패시턴스(Negative Capacitance) 등의 커패시터에 의한 문제가 발생하게 되었다. 소자의 턴 온(Turn On) 동작에서 게이트와 컬렉터 간 커패시터에 네거티브 커패시턴스가 형성되게 되면 컬렉터에서 게이트로 전류가 형성되게 되고 이는 게이트의 오버슈팅(Overshooting)과 원치 않는 전류의 오실레이션 및 비 이상적 상승을 야기시킨다. 이러한 현상은 숏서킷과 같은 상황 발생시 소자파괴의 원인이 되며, 일반 스위칭 동작에서도 오작동을 발생시키는 원인으로 작용한다. 예를 들어, 출원인이 개발중인 IGBT의 경우 스위칭 동작 시, 5GV/s 이상의 속도로 동작을 하게 된다. 이러한 급격한 전압의 변화량은 게이트와 컬렉터 사이의 커패시터에서 전류를 형성하여 턴 오프(Turn Off) 동작에서 소자를 다시 턴 온(Turn On) 시키는 문제를 발생시키며, 전압의 피크를 증가시켜 시스템의 오동작과 소자 파괴의 원인이 된다. 안정적인 소자 동작을 위해서는 네거티브 커패시턴스에 의한 영향을 최소화 시켜야 한다. Currently, the development direction of IGBT is focused on making the epi layer thin for better efficiency and reducing the chip size for performance and price competitiveness. Reducing the chip size with the same size and structure of the same active cell would result in a lot of performance loss, although it is advantageous in terms of price due to damage to the active area. Therefore, the design rule of IGBT development is required to reduce the chip size and to improve the performance of the active cell. The cell pitch of the products currently on the market and those under development are made in less than about 10 um. In addition, the chip thickness is shortened to improve the static characteristics, and the cell pitch is reduced to increase the current density per unit area. This development direction has caused problems due to capacitors such as negative capacitance (Negative Capacitance). In the device's Turn On operation, the formation of negative capacitance in the capacitor between the gate and the collector causes current to flow from the collector to the gate, resulting in overshooting of the gate, oscillation of unwanted current, and non-ideal rise. Cause. This phenomenon causes device destruction when a situation such as a short circuit occurs, and causes a malfunction even in a normal switching operation. For example, the IGBT, which is being developed by the applicant, operates at a speed of 5 GV / s or more during a switching operation. This abrupt change in voltage creates a current in the capacitor between the gate and the collector, which causes the problem of turning the device on again in the turn off operation.Increasing the peak of the voltage leads to malfunction of the system. This can cause element breakdown. For stable device operation, the effects of negative capacitance must be minimized.
따라서 본 발명의 일 실시예에 의한 전력 반도체 소자에서는 턴 온(Turn On)에서 네거티브 커패시턴스로 문제를 발생시키는 게이트-컬렉터 간 커패시턴스(Cgc) 의 크기를 줄이며 안정적인 게이트-에미터 간 전압(Vge)을 유지하기 위해 게이트-에미터 간 커패시턴스(Cge)를 크게 설계하고자 한다. Therefore, in the power semiconductor device according to the embodiment of the present invention, the gate-to-collector capacitance Cgc, which causes a problem with negative capacitance at turn-on, is reduced and a stable gate-emitter voltage Vge is reduced. To maintain, we want to design a large gate-to-emitter capacitance (Cge).
도 5는 본 발명의 일 실시예에 의한 전력 반도체 소자의 구조를 도해하는 종단면도이다. 5 is a longitudinal cross-sectional view illustrating a structure of a power semiconductor device according to an embodiment of the present invention.
도 5를 참조하면, 본 발명의 일 실시예에 의한 전력 반도체 소자(200)는 기판(1) 내에 서로 이격된 제 1 트렌치 게이트(50a) 및 제 2 트렌치 게이트(50b); 상기 제 1 트렌치 게이트(50a) 및 상기 제 2 트렌치 게이트(50b) 사이의 영역에 걸쳐 배치되되 금속으로 이루어진 커패시턴스 튜닝 패턴(35); 상기 제 1 트렌치 게이트(50a), 제 2 트렌치 게이트(50b) 및 상기 커패시턴스 튜닝 패턴(35)의 바닥면을 감싸면서 하방으로 신장하는 제 1 도전형의 플로팅 영역(30); 상기 제 1 트렌치 게이트(50a) 및 상기 제 2 트렌치 게이트(50b)의 측면 중 상기 커패시턴스 튜닝 패턴(35)과 반대방향에 각각 배치된 제 1 도전형의 바디 영역(42); 상기 제 1 도전형의 바디(42) 영역 내에 상기 제 1 트렌치 게이트(50a) 및 제 2 트렌치 게이트(50b)에 각각 인접하여 배치된 제 2 도전형의 소스 영역(44a, 44b); 및 상기 기판 내에서 상기 제 1 도전형의 플로팅 영역(30) 및 제 1 도전형의 바디 영역(42) 사이를 포함하는 영역에 배치되는 제 2 도전형의 드리프트 영역(10);을 포함한다. Referring to FIG. 5, a
나아가, 상기 전력 반도체 소자(200)는 상기 제 2 도전형의 소스 영역(44a, 44b)과 접하는 에미터 콘택 패턴(68-1);을 더 포함하되, 상기 커패시턴스 튜닝 패턴(35)과 상기 에미터 콘택 패턴(68-1)은 전기적으로 연결되어 동전위를 형성할 수 있다. Further, the
본 발명의 일 실시예에 의한 전력 반도체 소자(200)에서, 상기 커패시턴스 튜닝 패턴(35)은 좌우의 측면 중 일측이 상기 제 1 트렌치 게이트(50a)와 접하고 타측이 상기 제 2 트렌치 게이트(50b)와 접하고 바닥면이 상기 제 1 도전형의 플로팅 영역(30)과 접할 수 있다. 또한, 커패시턴스 튜닝 패턴(35)의 높이는 제 1 트렌치 게이트(50a) 및 제 2 트렌치 게이트(50b)의 높이일 수 있다. In the
상기 커패시턴스 튜닝 패턴(35)은 게이트-에미터 간 커패시턴스를 튜닝하는 패턴을 포함할 수 있다. 상기 커패시턴스 튜닝 패턴(35)이 존재함으로써 발생하는 게이트-에미터 간 커패시턴스의 값은 상기 커패시턴스 튜닝 패턴 대신에 상기 커패시턴스 튜닝 패턴이 위치하는 영역까지 상기 제 1 도전형의 플로팅 영역이 신장하여 위치하는 경우 발생하는 게이트-에미터 간 커패시턴스의 값 보다 더 클 수 있다. The
상술한 본 발명의 일 실시예에 의한 전력 반도체 소자(200)의 구조에 의하면, 트렌치 구조를 사용할 때 액티브 셀(Active Cell) 간의 플로팅(Floating) 영역 혹은 게이트 트렌치(Gate Trench) 사이 공간을 활용하여, 게이트-에미터 간 커패시턴스(Cge)를 최대로 키워 소자를 안정적으로 동작할 수 있게 한다. 본 발명의 비교예에 의한 전력 반도체 소자에서는 플로팅 영역(30) 중에서 트렌치 게이트 사이에 위치하는 영역은 게이트-컬렉터 간 커패시턴스(Cgc) 성분으로 작용하였다. 이와는 달리, 본 발명의 일 실시예에 의한 전력 반도체 소자(200)에서는 게이트 트렌치(Gate Trench) 사이 공간을 플로팅 영역으로 구성하지 않고 금속으로 이루어진 커패시턴스 튜닝 패턴(35)으로 대체함으로써 소자를 안정적으로 동작하도록 한다. According to the structure of the
즉, 본 발명의 일 실시예에 의한 전력 반도체 소자(200)에서는 기존 트렌치 구조가 가지고 있는 게이트-에미터 간 커패시턴스(Cge)와 대비하여 큰 게이트-에미터 간 커패시턴스(Cge)를 가지고 있어 안정적인 동작이 가능하다. 게이트-에미터 간 커패시턴스(Cge)가 작은 소자는 트렌치에 쌓이는 정공(Hole)에 의해 게이트-에미터 간 전압(Vge)이 낮아지거나 역전되는 현상으로 오실레이션 등의 불안정한 동작을 하게 된다. 하지만 본 발명의 일 실시예에 의한 전력 반도체 소자(200)에서는 기존 구조에서의 게이트-에미터 간 커패시턴스(Cge)를 키움으로써 트렌치 부근에 쌓이는 정공(Hole)에 의한 영향력을 감소시켜 보다 안정적인 동작을 하도록 한다.That is, the
도 6 내지 도 10은 본 발명의 일 실시예에 의한 전력 반도체 소자(200)를 제조하는 방법을 도해하는 도면들이다. 6 to 10 are views illustrating a method of manufacturing the
도 6을 참조하면, 기판(1)에 제 1 도전형의 불순물을 도핑하여 제 1 도전형의 플로팅 영역(30)을 형성한다. 또한, 기판(1)에 제 2 도전형의 불순물을 도핑하여 제 2 도전형의 드리프트 영역(10)을 형성한다. 기판(1)은 웨이퍼와 웨이퍼 상에 에피택셜 성장된 에피층을 포함하는 의미로 이해될 수 있다. Referring to FIG. 6, the first conductive
도 7 및 도 8을 참조하면, 상기 기판(1)의 일부 영역을 식각하여 상기 플로팅 영역(30)을 노출시키도록 제 1 폭을 가지는 제 1 트렌치(33)를 형성한다. 계속하여, 상기 제 1 트렌치(33)를 금속으로 충전하여 커패시턴스 튜닝 예비 패턴(35a)을 형성한다. 7 and 8, a
도 9를 참조하면, 상기 커패시턴스 튜닝 예비 패턴(35a)의 좌우 측부 영역을 상기 제 1 폭 보다 작은 제 2 폭만큼 식각하여 한 쌍의 제 2 트렌치(20a, 20b)를 형성하고 상기 한 쌍의 제 2 트렌치(20a, 20b) 사이에 금속으로 이루어진 커패시턴스 튜닝 패턴(35)을 형성한다. 따라서, 커패시턴스 튜닝 패턴(35)의 폭은 상기 제 1 트렌치(33)의 폭인 제 1 폭 보다 작게 된다. 9, left and right side regions of the capacitance tuning
도 10을 참조하면, 상기 한 쌍의 제 2 트렌치(20a, 20b) 내에 게이트 물질을 충전하여 제 1 트렌치 게이트(50a) 및 제 2 트렌치 게이트(50b)를 형성한다. 제 1 트렌치 게이트(50a) 및 제 2 트렌치 게이트(50b)를 형성하는 공정은, 예를 들어, 게이트 산화막을 열 산화법으로 형성한 후 폴리실리콘 물질을 증착하여 게이트 전극을 형성하는 단계를 포함할 수 있다. Referring to FIG. 10, a gate material is filled in the pair of
도 7 내지 도 10에 도시한 공정에 의하면, 제 1 트렌치 게이트(50a) 및 제 2 트렌치 게이트(50b)의 게이트 산화막을 커패시턴스 튜닝 패턴(35)을 형성한 이후에 구현하므로 커패시턴스 튜닝 패턴(35)을 형성하는 공정 중에 게이트 산화막이 열화되거나 소실되는 문제점을 원천적으로 차단할 수 있다. 또한, 제 1 트렌치 게이트(50a) 및 제 2 트렌치 게이트(50b)를 먼저 형성한 후에 이들 사이의 공간을 정확하게 식각해야 하는 포토리소그래피 공정의 오정렬(misalign) 부담을 원천적으로 방지할 수 있다. According to the process illustrated in FIGS. 7 to 10, the gate oxide films of the
한편, 본 발명의 변형된 실시예에 따른 전력 반도체 소자의 제조방법에 따르면, 상술한 공정과 같은 커패시턴스 튜닝 예비 패턴(35a)을 형성하지 않고, 도 6의 구조체에서 한 쌍의 제 2 트렌치(20a, 20b)를 먼저 형성한 후에 상기 한 쌍의 제 2 트렌치(20a, 20b) 내에 게이트 물질을 충전하여 제 1 트렌치 게이트(50a) 및 제 2 트렌치 게이트(50b)를 구현할 수 있다. 계속하여, 제 1 트렌치 게이트(50a) 및 제 2 트렌치 게이트(50b) 사이 공간에 기판(1)을 구성하는 실리콘을 식각하여 트렌치를 형성한 후 금속을 충전하여 커패시턴스 튜닝 패턴(35)을 구현할 수 있다. 이 경우, 금속으로 이루어진 커패시턴스 튜닝 예비 패턴(35a)의 일부를 식각하여 한 쌍의 제 2 트렌치(20a, 20b)를 형성하는 공정 상의 부담을 방지할 수 있으며, 커패시턴스 튜닝 패턴(35)을 먼저 형성한 후 열 산화법으로 게이트 산화막을 형성하는 과정에서 금속 물질에 의한 장비 내 오염 문제를 차단할 수 있다. Meanwhile, according to the method of manufacturing the power semiconductor device according to the modified embodiment of the present invention, the pair of
계속하여, 후속 단계들을 수행하여 도 5에 도시된 전력 반도체 소자(200)를 구현할 수 있다. Subsequently, subsequent steps may be performed to implement the
예를 들어, 상기 제 1 트렌치 게이트(50a) 및 상기 제 2 트렌치 게이트(50b)의 측면 중 상기 커패시턴스 튜닝 패턴(35)과 반대방향에 각각 배치된 제 1 도전형의 바디 영역(42)을 형성할 수 있다. 또한, 상기 제 1 도전형의 바디 영역(42) 내에 상기 제 1 트렌치 게이트(50a) 및 제 2 트렌치 게이트(50b)에 각각 인접하여 배치된 제 2 도전형의 소스 영역(44a, 44b)을 형성할 수 있다. For example, a
한편, 상기 제 2 도전형의 소스 영역(44a, 44b)과 접하는 에미터 콘택 패턴(68-1)을 형성할 수 있으며, 상기 커패시턴스 튜닝 패턴(35)과 상기 에미터 콘택 패턴(68-1)은 전기적으로 연결되어 동전위를 형성할 수 있다. Meanwhile, an emitter contact pattern 68-1 may be formed to contact the second
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.Although the present invention has been described with reference to the embodiments shown in the drawings, this is merely exemplary, and those skilled in the art will understand that various modifications and equivalent other embodiments are possible. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.
1: 기판
10 : 드리프트 영역
30 : 플로팅 영역
35 : 커패시턴스 튜닝 패턴
42 : 바디 영역
44 : 소스 영역
50a, 50b : 트렌치 게이트
68-1 : 에미터 콘택 패턴
72 : 필드 스톱 영역
74 : 콜렉터 영역
76 : 콜렉터 전극1: substrate
10: drift region
30: floating area
35: capacitance tuning pattern
42: body area
44: source region
50a, 50b: trench gate
68-1: Emitter Contact Pattern
72: field stop area
74: collector area
76: collector electrode
Claims (10)
상기 제 1 트렌치 게이트 및 상기 제 2 트렌치 게이트 사이의 영역에 걸쳐 배치되되 금속으로 이루어진 커패시턴스 튜닝 패턴;
상기 제 1 트렌치 게이트, 제 2 트렌치 게이트 및 상기 커패시턴스 튜닝 패턴의 바닥면을 감싸면서 하방으로 신장하는 제 1 도전형의 플로팅 영역;
상기 제 1 트렌치 게이트 및 상기 제 2 트렌치 게이트의 측면 중 상기 커패시턴스 튜닝 패턴과 반대방향에 각각 배치된 제 1 도전형의 바디 영역;
상기 제 1 도전형의 바디 영역 내에 상기 제 1 트렌치 게이트 및 제 2 트렌치 게이트에 각각 인접하여 배치된 제 2 도전형의 소스 영역; 및
상기 기판 내에서 상기 제 1 도전형의 플로팅 영역 및 제 1 도전형의 바디 영역 사이를 포함하는 영역에 배치되는 제 2 도전형의 드리프트 영역;
을 포함하는, 전력 반도체 소자.A first trench gate and a second trench gate spaced apart from each other in the substrate;
A capacitance tuning pattern disposed over an area between the first trench gate and the second trench gate, the capacitance tuning pattern being made of metal;
A first conductivity type floating region extending downward while surrounding a bottom surface of the first trench gate, the second trench gate, and the capacitance tuning pattern;
A body region of a first conductivity type disposed in a direction opposite to the capacitance tuning pattern among side surfaces of the first trench gate and the second trench gate;
A source region of a second conductivity type disposed in the body region of the first conductivity type adjacent to the first trench gate and the second trench gate, respectively; And
A second conductivity type drift region disposed in the substrate, the region including between the floating region of the first conductivity type and the body region of the first conductivity type;
Comprising a power semiconductor device.
상기 제 2 도전형의 소스 영역과 접하는 에미터 콘택 패턴;을 더 포함하되,
상기 커패시턴스 튜닝 패턴과 상기 에미터 콘택 패턴은 전기적으로 연결되어 동전위를 형성하는 것을 특징으로 하는, 전력 반도체 소자.The method of claim 1,
And an emitter contact pattern in contact with the source region of the second conductivity type.
And the capacitance tuning pattern and the emitter contact pattern are electrically connected to form a coincidence.
상기 커패시턴스 튜닝 패턴은 게이트-에미터 간 커패시턴스를 튜닝하는 패턴을 포함하는, 전력 반도체 소자.The method of claim 2,
The capacitance tuning pattern includes a pattern for tuning the gate-emitter capacitance.
상기 커패시턴스 튜닝 패턴이 존재함으로써 발생하는 게이트-에미터 간 커패시턴스의 값은 상기 커패시턴스 튜닝 패턴 대신에 상기 커패시턴스 튜닝 패턴이 위치하는 영역까지 상기 제 1 도전형의 플로팅 영역이 신장하여 위치하는 경우 발생하는 게이트-에미터 간 커패시턴스의 값 보다 더 큰 것을 특징으로 하는, 전력 반도체 소자.The method of claim 2,
The gate-emitter capacitance value generated by the presence of the capacitance tuning pattern is a gate generated when the floating region of the first conductivity type extends to a region where the capacitance tuning pattern is located instead of the capacitance tuning pattern. A power semiconductor device, characterized in that greater than the value of the inter-emitter capacitance.
상기 커패시턴스 튜닝 패턴은 좌우의 측면 중 일측이 상기 제 1 트렌치 게이트와 접하고 타측이 상기 제 2 트렌치 게이트와 접하고 바닥면이 상기 제 1 도전형의 플로팅 영역과 접하는 것을 특징으로 하는, 전력 반도체 소자.The method of claim 1,
The capacitance tuning pattern is a power semiconductor device, characterized in that one side of the left and right sides in contact with the first trench gate, the other side in contact with the second trench gate, the bottom surface in contact with the floating region of the first conductivity type.
상기 커패시턴스 튜닝 패턴의 높이는 상기 제 1 트렌치 게이트 및 상기 제 2 트렌치 게이트의 높이인 것을 특징으로 하는, 전력 반도체 소자.The method of claim 5,
And the height of the capacitance tuning pattern is the height of the first trench gate and the second trench gate.
상기 제 2 도전형 및 상기 제 1 도전형은 서로 반대의 도전형을 가지되 n형 및 p형 중 각각 어느 하나인,
전력 반도체 소자.The method according to any one of claims 1 to 6,
Wherein the second conductivity type and the first conductivity type has a conductivity type opposite to each other, each of n-type and p-type,
Power semiconductor devices.
상기 기판의 일부 영역을 식각하여 상기 플로팅 영역을 노출시키도록 제 1 폭을 가지는 제 1 트렌치를 형성하는 단계;
상기 제 1 트렌치를 금속으로 충전하여 커패시턴스 튜닝 예비 패턴을 형성하는 단계;
상기 커패시턴스 튜닝 예비 패턴의 좌우 측부 영역을 상기 제 1 폭 보다 작은 제 2 폭만큼 식각하여 한 쌍의 제 2 트렌치를 형성하고 상기 한 쌍의 제 2 트렌치 사이에 금속으로 이루어진 커패시턴스 튜닝 패턴을 형성하는 단계; 및
상기 한 쌍의 제 2 트렌치 내에 게이트 물질을 충전하여 제 1 트렌치 게이트 및 제 2 트렌치 게이트를 형성하는 단계; 를 포함하는,
전력 반도체 소자의 제조방법.Doping an impurity of a first conductivity type and an impurity of a second conductivity type in the substrate to form floating regions of the first conductivity type and drift regions of the second conductivity type, respectively;
Etching a portion of the substrate to form a first trench having a first width to expose the floating region;
Filling the first trenches with metal to form a capacitance tuning prepattern;
Etching left and right side regions of the capacitance tuning preliminary pattern by a second width smaller than the first width to form a pair of second trenches, and forming a capacitance tuning pattern made of metal between the pair of second trenches ; And
Filling gate material into the pair of second trenches to form a first trench gate and a second trench gate; Including,
Method for manufacturing a power semiconductor device.
상기 제 1 트렌치 게이트 및 상기 제 2 트렌치 게이트의 측면 중 상기 커패시턴스 튜닝 패턴과 반대방향에 각각 배치된 제 1 도전형의 바디 영역을 형성하는 단계; 및
상기 제 1 도전형의 바디 영역 내에 상기 제 1 트렌치 게이트 및 제 2 트렌치 게이트에 각각 인접하여 배치된 제 2 도전형의 소스 영역을 형성하는 단계;를 더 포함하는,
전력 반도체 소자의 제조방법.The method of claim 8,
Forming a body region of a first conductivity type in a side of the first trench gate and the second trench gate opposite to the capacitance tuning pattern; And
Forming a source region of a second conductivity type disposed adjacent to the first trench gate and the second trench gate, respectively, in the body region of the first conductivity type;
Method for manufacturing a power semiconductor device.
상기 제 2 도전형의 소스 영역과 접하는 에미터 콘택 패턴을 형성하는 단계; 를 더 포함하되, 상기 커패시턴스 튜닝 패턴과 상기 에미터 콘택 패턴은 전기적으로 연결되어 동전위를 형성하는 것을 특징으로 하는,
전력 반도체 소자의 제조방법.
The method of claim 9,
Forming an emitter contact pattern in contact with the second conductivity type source region; Further comprising, wherein the capacitance tuning pattern and the emitter contact pattern is electrically connected to form a coin phase,
Method for manufacturing a power semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020180074345A KR102042833B1 (en) | 2018-06-27 | 2018-06-27 | Power semiconductor device and method of fabricating the same |
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|---|---|---|---|---|
| JP2005032941A (en) * | 2003-07-11 | 2005-02-03 | Fuji Electric Device Technology Co Ltd | Insulated gate type semiconductor device |
| JP2011040586A (en) * | 2009-08-12 | 2011-02-24 | Hitachi Ltd | Trench gate type semiconductor device |
| KR20180065768A (en) * | 2016-12-08 | 2018-06-18 | 현대오트론 주식회사 | Power semiconductor device and method of fabricating the same |
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2018
- 2018-06-27 KR KR1020180074345A patent/KR102042833B1/en active IP Right Grant
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