KR102100857B1 - Power semiconductor device - Google Patents
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Abstract
Description
본 발명은 전력 반도체 소자에 관한 것으로서, 더 상세하게는 절연 게이트 양극성 트랜지스터(IGBT, Insulated Gate Bipolar Transistor) 소자에 관한 것이다. The present invention relates to a power semiconductor device, and more particularly, to an insulated gate bipolar transistor (IGBT) device.
절연 게이트 양극성 트랜지스터(IGBT, Insulated Gate Bipolar Transistor)는 MOS(Metal Oxide Silicon)와 바이폴라 기술의 결정체로 낮은 순방향손실과 빠른 스피드를 특징으로 사이리스터, 바이폴라 트랜지스터, MOSFET 등으로는 실현 불가능한 분야의 응용처를 대상으로 적용이 확대 되고 있고, 300V 이상의 전압 영역에서 널리 사용되고 있는 고효율, 고속의 전력 시스템에 있어서 필수적으로 사용되는 차세대 전력 반도체 소자이다. Insulated Gate Bipolar Transistor (IGBT) is a crystal of MOS (Metal Oxide Silicon) and bipolar technology.It features low forward loss and high speed. This is a next-generation power semiconductor device that is used in high-efficiency, high-speed power systems, which are being widely used and widely used in a voltage range of 300 V or more.
1970년대에 전력용 MOSFET이 개발된 이후 스위칭 소자는 고속의 스위칭이 요구되는 범위에서는 MOSFET이 사용되어지고 있고 중전압 내지 고전압에서 대량의 전류도통이 요구되는 범위에서는 바이폴라 트랜지스터나 사이리스터, GTO 등이 사용되어 왔다. 1980년대 초에 개발된 IGBT는 출력 특성면에서는 바이폴라 트랜지스터 이상의 전류 능력을 지니고 있고 입력 특성면에서는 MOSFET과 같이 게이트 구동 특성을 갖기 때문에 약 100KHz정도의 고속의 스위칭이 가능하다. 따라서 IGBT는 MOSFET과 바이폴라 트랜지스터, 사이리스터의 대체용 소자 뿐만 아니라 새로운 적용 시스템을 창출하고 있기 때문에 산업용은 물론 가정용 전자기기에 이르기까지 점차 사용 범위를 확대해 나가고 있다.Since the development of power MOSFETs in the 1970s, MOSFETs have been used in a range where high-speed switching is required, and bipolar transistors, thyristors, and GTOs are used in a range where a large amount of current conduction is required at medium to high voltages. It has been. The IGBT, developed in the early 1980s, has a current capability higher than that of a bipolar transistor in terms of output characteristics, and has a gate driving characteristic like a MOSFET in terms of input characteristics. Therefore, since IGBT is creating new application systems as well as replacement devices for MOSFETs, bipolar transistors, and thyristors, it is gradually expanding its use range from industrial to household electronics.
관련 선행기술로는 대한민국 공개공보 제20140057630호(2014.05.13. 공개, 발명의 명칭 : IGBT 와 그 제조 방법)가 있다.Related prior art is Republic of Korea Publication No. 20140057630 (2014.05.13. Published, the name of the invention: IGBT and its manufacturing method).
본 발명은 메사폭을 줄이는 설계 방향에 대한 설계 자유도를 향상시킬 수 있는 전력 반도체 소자를 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.An object of the present invention is to provide a power semiconductor device capable of improving design freedom for a design direction that reduces mesa width. However, these problems are exemplary, and the scope of the present invention is not limited thereby.
상기 과제를 해결하기 위한 본 발명의 일 관점에 의한 전력 반도체 소자가 제공된다. 상기 전력 반도체 소자는 기판 내에 배치된 제 1 트렌치 게이트 전극; 상기 기판 내 상기 제 1 트렌치 게이트 전극와 이격되어 배치된 제 1 더미 트렌치 전극; 상기 제 1 트렌치 게이트 전극과는 연결되되 상기 제 1 더미 트렌치 전극과는 연결되지 않으며, 게이트 전압이 인가될 수 있는, 게이트 배선부; 상기 기판 내에서 상기 제 1 트렌치 게이트 전극과 상기 제 1 더미 트렌치 전극 사이에 배치된 제 1 도전형의 바디 영역; 상기 제 1 도전형의 바디 영역 내에 상기 제 1 트렌치 게이트 전극에 인접하게 형성된 제 2 도전형의 에미터 영역; 상기 기판 내에서 상기 제 1 트렌치 게이트 전극의 바닥면과 적어도 일측면을 둘러싸는 제 1 도전형의 제 1 플로팅 영역; 상기 제 1 플로팅 영역과 이격되어 배치되되, 상기 기판 내에서 상기 제 1 더미 트렌치 전극의 바닥면과 적어도 일측면을 둘러싸는, 제 1 도전형의 제 2 플로팅 영역; 상기 기판 내에서 상기 제 1 및 제 2 플로팅 영역 아래로부터 상기 제 1 및 제 2 플로팅 영역 사이를 통과하여 상기 바디 영역까지 이어지는, 제 2 도전형의 드리프트 영역; 및 상기 에미터 영역 및 상기 제 1 더미 트렌치 전극과 공동으로 연결된 에미터 전극 배선부; 를 포함한다. A power semiconductor device according to one aspect of the present invention for solving the above problems is provided. The power semiconductor device includes a first trench gate electrode disposed in a substrate; A first dummy trench electrode spaced apart from the first trench gate electrode in the substrate; A gate wiring unit connected to the first trench gate electrode but not the first dummy trench electrode, wherein a gate voltage can be applied; A body region of a first conductivity type disposed between the first trench gate electrode and the first dummy trench electrode in the substrate; An emitter region of a second conductivity type formed adjacent to the first trench gate electrode in the body region of the first conductivity type; A first floating region of a first conductivity type surrounding the bottom surface and at least one side surface of the first trench gate electrode in the substrate; A second floating region of a first conductivity type, which is disposed spaced apart from the first floating region, and surrounds at least one side of a bottom surface of the first dummy trench electrode in the substrate; A drift region of a second conductivity type in the substrate, passing from below the first and second floating regions to between the first and second floating regions to the body region; And an emitter electrode wiring unit jointly connected to the emitter region and the first dummy trench electrode. It includes.
상기 전력 반도체 소자에서, 상기 에미터 전극 배선부는 접지되고, 상기 제 1 플로팅 영역의 정션은 게이트 바이어스에 의하여 영향을 받되 상기 제 2 플로팅 영역의 정션은 게이트 바이어스에 의하여 영향을 받지 않는 것을 특징으로 한다. In the power semiconductor device, the emitter electrode wiring portion is grounded, and the junction of the first floating region is affected by a gate bias, but the junction of the second floating region is not affected by a gate bias. .
상기 전력 반도체 소자는, 상기 기판 내에 상기 제 1 플로팅 영역을 사이에 두고 상기 제 1 트렌치 게이트 전극 반대편에 배치되고, 상기 게이트 배선부와 연결된, 제 2 트렌치 게이트 전극; 및 상기 기판 내에 상기 제 2 플로팅 영역을 사이에 두고 상기 제 1 더미 게이트 전극 반대편에 배치되고, 상기 에미터 전극 배선부와 연결된, 제 2 더미 트렌치 전극; 을 더 포함할 수 있다. The power semiconductor device may include: a second trench gate electrode disposed on the opposite side of the first trench gate electrode and interposing the first floating gate electrode in the substrate; And a second dummy trench electrode disposed on the opposite side of the first dummy gate electrode with the second floating region therebetween, and connected to the emitter electrode wiring unit. It may further include.
상기 전력 반도체 소자는, 액티브 셀 영역의 가장 자리 부분에서 상기 제 1 트렌치 게이트 전극과 상기 제 2 트렌치 게이트 전극을 서로 연결하는 제 3 트렌치 게이트 전극; 및 상기 액티브 셀 영역의 가장 자리 부분에서 상기 제 1 더미 게이트 전극과 상기 제 2 더미 게이트 전극을 서로 연결하는 제 3 더미 게이트 전극;을 더 포함할 수 있다. The power semiconductor device includes: a third trench gate electrode connecting the first trench gate electrode and the second trench gate electrode to each other at an edge portion of the active cell region; And a third dummy gate electrode connecting the first dummy gate electrode and the second dummy gate electrode to each other at an edge portion of the active cell region.
상기 전력 반도체 소자에서, 상기 에미터 전극 배선부는 상기 제 3 더미 게이트 전극을 통해서 상기 제 1 더미 게이트 전극 및 상기 제 2 더미 게이트 전극에 전기적으로 연결될 수 있다. In the power semiconductor device, the emitter electrode wiring part may be electrically connected to the first dummy gate electrode and the second dummy gate electrode through the third dummy gate electrode.
상기 전력 반도체 소자는, 상기 에미터 전극 배선부와 상기 기판의 상면 사이에 개재된 절연패턴을 더 포함하되, 상기 제 1 도전형의 바디 영역과 상기 제 1 도전형의 플로팅 영역 간의 확산으로 인한 쇼트(short)를 방지하기 위하여, 상기 기판의 상면과 나란한 단면 상에서, 상기 절연패턴의 일부는 상기 액티브 셀 영역의 외부에 있는 엣지 영역에서부터 상기 액티브 셀 영역 내의 상기 제 1 트렌치 게이트 전극과 상기 제 1 더미 트렌치 전극 사이의 영역의 일부까지 신장하는 것을 특징으로 할 수 있다. The power semiconductor device further includes an insulating pattern interposed between the emitter electrode wiring part and the upper surface of the substrate, but is short due to diffusion between the body region of the first conductivity type and the floating region of the first conductivity type. In order to prevent (short), a part of the insulating pattern is formed on the cross-section parallel to the upper surface of the substrate, the first trench gate electrode and the first dummy in the active cell region from an edge region outside the active cell region It may be characterized by extending to a part of the region between the trench electrodes.
상기 전력 반도체 소자에서, 상기 기판의 상면과 나란한 단면 상에서, 상기 액티브 셀 영역 내의 상기 제 1 트렌치 게이트 전극과 상기 제 1 더미 트렌치 전극 사이의 영역에 형성된 상기 절연패턴의 아래에 위치하는 상기 기판의 일부는 제 2 도전형의 불순물이 이온 주입된 것을 특징으로 할 수 있다. In the power semiconductor device, a portion of the substrate positioned below the insulating pattern formed in a region between the first trench gate electrode and the first dummy trench electrode in the active cell region, on a cross-section parallel to the top surface of the substrate. It may be characterized in that the impurity of the second conductivity type is ion implanted.
상기 전력 반도체 소자에서, 상기 제 2 도전형 및 상기 제 1 도전형은 서로 반대의 도전형을 가지되 n형 및 p형 중 각각 어느 하나일 수 있다. In the power semiconductor device, the second conductivity type and the first conductivity type have opposite conductivity types, but may be any one of n-type and p-type.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 메사폭을 줄이는 설계 방향에 대한 설계 자유도를 향상시킬 수 있는 전력 반도체 소자를 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.According to an embodiment of the present invention made as described above, it is possible to implement a power semiconductor device capable of improving design freedom for a design direction that reduces mesa width. Of course, the scope of the present invention is not limited by these effects.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자의 일부를 도해하는 횡단면도이다.
도 2는 본 발명의 일 실시예에 따른 전력 반도체 소자의 일부를 도해하는 종단면도로서, 도 1의 a-a'선을 따라 절취한 종단면도이다.
도 3은 본 발명의 일 실시예에 따른 전력 반도체 소자의 일부를 도해하는 종단면도로서, 도 1의 b-b'선을 따라 절취한 종단면도이다.
도 4는 본 발명의 일 실시예에 따른 전력 반도체 소자의 일부를 도해하는 종단면도로서, 도 1의 c-c'선을 따라 절취한 종단면도이다.
도 5는 본 발명의 일 실시예에 따른 전력 반도체 소자의 일부를 도해하는 종단면도로서, 도 1의 d-d'선을 따라 절취한 종단면도이다.
도 6은 전력 반도체 소자(IGBT)에 대한 구성요소를 도해하며, 도 7은 전압강하구간인 공핍영역을 도해하는 도면이다.
도 8은 본 발명의 일 실시예에 따른 전력 반도체 소자에서 전압강하구간인 공핍영역을 도해하는 도면이다.1 is a cross-sectional view illustrating a part of a power semiconductor device according to an embodiment of the present invention.
FIG. 2 is a longitudinal cross-sectional view illustrating a part of a power semiconductor device according to an embodiment of the present invention, and is a vertical cross-sectional view taken along line a-a 'of FIG. 1.
3 is a longitudinal cross-sectional view illustrating a portion of a power semiconductor device according to an embodiment of the present invention, and is a vertical cross-sectional view taken along the line b-b 'of FIG. 1.
4 is a longitudinal cross-sectional view illustrating a part of a power semiconductor device according to an embodiment of the present invention, and is a vertical cross-sectional view taken along line c-c 'of FIG. 1.
5 is a longitudinal sectional view illustrating a portion of a power semiconductor device according to an embodiment of the present invention, and is a longitudinal sectional view taken along the line d-d 'of FIG. 1.
FIG. 6 illustrates the components of the power semiconductor device (IGBT), and FIG. 7 illustrates the depletion region as a voltage drop period.
8 is a diagram illustrating a depletion region that is a voltage drop period in a power semiconductor device according to an embodiment of the present invention.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 적어도 일부의 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 도면에서 동일한 부호는 동일한 요소를 지칭한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but can be implemented in various different forms, and the following embodiments make the disclosure of the present invention complete, and the scope of the invention to those skilled in the art It is provided to inform you completely. Also, for convenience of description, the size of at least some of the components may be exaggerated or reduced in the drawings. The same reference numerals in the drawings refer to the same elements.
본 명세서에서, 횡단면이라 함은 기판의 상면과 나란한 방향의 단면을 의미하며, 종단면이라 함은 기판의 상면과 수직인 방향의 단면을 의미한다. In the present specification, the cross section refers to a cross section in a direction parallel to the top surface of the substrate, and the cross section refers to a cross section in a direction perpendicular to the top surface of the substrate.
본 명세서에서, 제 1 도전형 및 제 2 도전형은 서로 반대의 도전형을 가지 되 n형 및 p형 중 각각 어느 하나일 수 있다. 예를 들어, 제 1 도전형은 p형이고 제 2 도전형이 n형일 수 있으며, 첨부된 도면에서는 예시적으로 이러한 도전형 구성을 상정한다. 하지만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 다른 예를 들어, 제 1 도전형이 n형이고 제 2 도전형은 p형일 수도 있다. In the present specification, the first conductivity type and the second conductivity type have opposite conductivity types, but may be any one of n-type and p-type. For example, the first conductivity type may be a p-type and the second conductivity type may be an n-type, and the accompanying drawings exemplify such a conductivity type configuration. However, the technical spirit of the present invention is not limited thereto, and for example, the first conductivity type may be n-type and the second conductivity type may be p-type.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자의 일부를 도해하는 횡단면도이고, 도 2는 본 발명의 일 실시예에 따른 전력 반도체 소자의 일부를 도해하는 종단면도로서, 도 1의 a-a'선을 따라 절취한 종단면도이고, 도 3은 본 발명의 일 실시예에 따른 전력 반도체 소자의 일부를 도해하는 종단면도로서, 도 1의 b-b'선을 따라 절취한 종단면도이고, 도 4는 본 발명의 일 실시예에 따른 전력 반도체 소자의 일부를 도해하는 종단면도로서, 도 1의 c-c'선을 따라 절취한 종단면도이고, 도 5는 본 발명의 일 실시예에 따른 전력 반도체 소자의 일부를 도해하는 종단면도로서, 도 1의 d-d'선을 따라 절취한 종단면도이다.1 is a cross-sectional view illustrating a part of a power semiconductor device according to an embodiment of the present invention, and FIG. 2 is a longitudinal cross-sectional view showing a part of a power semiconductor device according to an embodiment of the present invention. 3 is a longitudinal sectional view taken along line a ', and FIG. 3 is a longitudinal sectional view illustrating a part of a power semiconductor device according to an embodiment of the present invention, and is a vertical sectional view taken along line b-b' in FIG. 1, 4 is a longitudinal cross-sectional view illustrating a part of a power semiconductor device according to an embodiment of the present invention, and is a longitudinal cross-sectional view taken along line c-c 'of FIG. 1, and FIG. 5 is according to an embodiment of the present invention It is a longitudinal cross-sectional view which shows a part of a power semiconductor element, and is a longitudinal cross-sectional view taken along the d-d 'line of FIG.
도 1 내지 도 5를 참조하면, 본 발명의 일 실시예에 따른 전력 반도체 소자는 상기 전력 반도체 소자는 기판(1) 내에 배치된 제 1 트렌치 게이트 전극(52a); 상기 기판(1) 내 상기 제 1 트렌치 게이트 전극(52a)와 이격되어 배치된 제 1 더미 트렌치 전극(54a); 상기 제 1 트렌치 게이트 전극(52a)과는 연결되되 상기 제 1 더미 트렌치 전극(54a)과는 연결되지 않으며, 게이트 전압이 인가될 수 있는, 게이트 배선부(56); 상기 기판(1) 내에서 상기 제 1 트렌치 게이트 전극(52a)과 상기 제 1 더미 트렌치 전극(54a) 사이에 배치된 제 1 도전형의 바디 영역(42); 상기 제 1 도전형의 바디 영역(42) 내에 상기 제 1 트렌치 게이트 전극(52a)에 인접하게 형성된 제 2 도전형의 에미터 영역(44a, 44b); 상기 기판(1) 내에서 상기 제 1 트렌치 게이트 전극(52a)의 바닥면과 적어도 일측면을 둘러싸는 제 1 도전형의 제 1 플로팅 영역(32); 상기 제 1 플로팅 영역(32)과 이격되어 배치되되, 상기 기판(1) 내에서 상기 제 1 더미 트렌치 전극(54a)의 바닥면과 적어도 일측면을 둘러싸는, 제 1 도전형의 제 2 플로팅 영역(34); 상기 기판(1) 내에서 상기 제 1 및 제 2 플로팅 영역(34) 아래로부터 상기 제 1 및 제 2 플로팅 영역(34) 사이를 통과하여 상기 바디 영역(42)까지 이어지는, 제 2 도전형의 드리프트 영역; 및 상기 에미터 영역(44a, 44b) 및 상기 제 1 더미 트렌치 전극(54a)과 공동으로 연결된 에미터 전극 배선부(67); 를 포함한다. 한편, 도면에는 도시하지 않았으나, 기판(1)의 하면에는 콜렉터 전극이 배치될 수 있다. 1 to 5, a power semiconductor device according to an embodiment of the present invention includes: a first
상기 전력 반도체 소자에서, 상기 에미터 전극 배선부(67)는 접지되고, 상기 제 1 플로팅 영역(32)의 정션은 게이트 바이어스에 의하여 영향을 받되 상기 제 2 플로팅 영역(34)의 정션은 게이트 바이어스에 의하여 영향을 받지 않는 것을 특징으로 한다. In the power semiconductor device, the emitter
상기 전력 반도체 소자는, 상기 기판(1) 내에 상기 제 1 플로팅 영역(32)을 사이에 두고 상기 제 1 트렌치 게이트 전극(52a) 반대편에 배치되고, 상기 게이트 배선부(56)와 연결된, 제 2 트렌치 게이트 전극(52b); 및 상기 기판(1) 내에 상기 제 2 플로팅 영역(34)을 사이에 두고 상기 제 1 더미 게이트 전극(54a) 반대편에 배치되고, 상기 에미터 전극 배선부(67)와 연결된, 제 2 더미 트렌치 전극(54b); 을 더 포함할 수 있다. The power semiconductor device is disposed on the opposite side of the first
상기 전력 반도체 소자는, 액티브 셀 영역의 가장 자리 부분에서 상기 제 1 트렌치 게이트 전극(52a)과 상기 제 2 트렌치 게이트 전극(52b)을 서로 연결하는 제 3 트렌치 게이트 전극(52c); 및 상기 액티브 셀 영역의 가장 자리 부분에서 상기 제 1 더미 게이트 전극(54a)과 상기 제 2 더미 게이트 전극(54b)을 서로 연결하는 제 3 더미 게이트 전극(54c);을 더 포함할 수 있다. The power semiconductor device may include: a third
상기 전력 반도체 소자에서, 상기 에미터 전극 배선부(67)는 상기 제 3 더미 게이트 전극(54c)을 통해서 상기 제 1 더미 게이트 전극(54a) 및 상기 제 2 더미 게이트 전극(54b)에 전기적으로 연결될 수 있다. In the power semiconductor device, the emitter
상기 전력 반도체 소자는, 상기 에미터 전극 배선부(67)와 상기 기판(1)의 상면 사이에 개재된 절연패턴(62)을 더 포함하되, 상기 제 1 도전형의 바디 영역(42)과 상기 제 1 도전형의 플로팅 영역 간의 확산으로 인한 쇼트(short)를 방지하기 위하여, 상기 기판(1)의 상면과 나란한 단면 상에서, 상기 절연패턴(62)의 일부는 상기 액티브 셀 영역의 외부에 있는 엣지 영역에서부터 상기 액티브 셀 영역 내의 상기 제 1 트렌치 게이트 전극(52a)과 상기 제 1 더미 트렌치 전극(54a) 사이의 영역의 일부까지 신장하는 것을 특징으로 할 수 있다. 절연패턴(62)은, 예를 들어, LOCUS 공정으로 형성되는 절연패턴(63) 및 BPSG 공정으로 형성되는 절연패턴(64)을 포함할 수 있다. The power semiconductor device further includes an
상기 전력 반도체 소자에서, 상기 기판(1)의 상면과 나란한 단면 상에서, 상기 액티브 셀 영역 내의 상기 제 1 트렌치 게이트 전극(52a)과 상기 제 1 더미 트렌치 전극(54a) 사이의 영역에 형성된 상기 절연패턴(62)의 아래에 위치하는 상기 기판(1)의 일부(15)는 제 2 도전형의 불순물이 이온 주입된 것을 특징으로 할 수 있다. In the power semiconductor device, the insulation pattern formed in a region between the first
이하에서는, 상술한 본 발명의 일 실시예에 따른 전력 반도체 소자가 메사폭을 줄이는 설계 방향에 대한 설계 자유도를 향상시킬 수 있음을 설명한다. Hereinafter, it will be described that the power semiconductor device according to an embodiment of the present invention described above can improve design freedom for a design direction that reduces the mesa width.
도 6은 전력 반도체 소자(IGBT)에 대한 구성요소를 도해하며, 도 7은 전압강하구간인 공핍영역을 도해하는 도면이다. 도 6 및 도 7은, 본 발명의 실시예와는 달리, 더미 게이트 구조를 도입하지 않고, 트렌치 게이트 전극이 반복하여 배치되는 구성을 개시한다. FIG. 6 illustrates the components of the power semiconductor device (IGBT), and FIG. 7 illustrates the depletion region as a voltage drop period. 6 and 7, unlike the embodiment of the present invention, discloses a structure in which trench gate electrodes are repeatedly disposed without introducing a dummy gate structure.
도 6 및 도 7을 참조하면, IGBT의 성능은 효율, 강건성, 안정성 등의 요소들로 결정할 수 있으며, 소자 자체의 구조나 공정 조건 등의 설계치에 따라 성능이 결정된다. IGBT의 효율로는 Vce(sat), Turn- On, Off 에너지가 있으며 모두 낮을수록 성능이 우수한 소자이다. Vce(sat)에 영향을 미치는 소자의 결정 요인으로 에미터 경로(emitter path)에서의 캐리어 쌓임이 클수록 유리하며 이를 크게 하기 위해서는 전체 칩 면적에서 에미터 콘택 면적(도 6에서 Emitter metal과 PW의 접촉 면적)이 작을수록 유리하다. 이는 트렌치 게이트 사이 간격인 메사(MESA)폭을 작게 가져갈수록 유리한 방향이다. 또한 트렌치 게이트 사이 간격이 좁을수록 전기장의 최대 지점이 트렌치 하부보다 더 하단에 위치하게 되어 강건성 측면에서도 더욱 유리하다.6 and 7, the performance of the IGBT can be determined by factors such as efficiency, robustness, and stability, and performance is determined according to design values such as the structure of the device itself or process conditions. The efficiency of IGBT includes Vce (sat), Turn-On, and Off energy. As a determinant of the device affecting Vce (sat), the larger the carrier stacking in the emitter path, the more advantageous. To increase this, the emitter contact area in the total chip area (contact of emitter metal and PW in FIG. 6) Smaller area) is advantageous. This is a more advantageous direction as the width between the trench gates is smaller. In addition, the narrower the gap between the trench gates, the greater the electric field's maximum point is located at the bottom of the trench, which is more advantageous in terms of robustness.
하지만, 트렌치 사이 간격을 작게 가져가는 것에 대한 한계가 존재하며, 본 실시예의 IGBT는 게이트 트렌치 하부에 PBL 등의 매립층(buried layer)이 존재하기 때문에 일반적인 구조 보다 더 엄격한 메사 간격의 한계가 있다. 그 이유로는 게이트에 인가되는 전압에 따라 상기 매립층의 정션의 공핍(junction depletion)이 넓어지게 되며 그 크기가 더 커지면 양쪽 공핍 영역이 붙게 된다. However, there is a limit to taking the gap between trenches small, and the IGBT of the present embodiment has a more mesa gap than the general structure because a buried layer such as PBL is present under the gate trench. For this reason, the junction depletion of the buried layer is widened according to the voltage applied to the gate, and when the size becomes larger, both depletion regions are attached.
이러한 상태에서 콜렉터-에미터 간 전압을 인가하더라도, 채널이 형성되어 있는 상태임에도 콜렉터-에미터 간 경로의 전압이 모두 공핍(depletion) 영역에 걸리게 되어 채널의 캐리어가 pnp 영역의 베이스(base)에 원활히 공급되지 못하는 상황이 발생하게 되어 IGBT가 turn-on 상태로 진입하지 못한다. 이러한 이유로 기존의 구조에서 메사폭을 줄이는 설계 방향에 대한 한계가 존재하여 설계 자유도가 제한적이다.In this state, even if the voltage between the collector and the emitter is applied, the voltage of the path between the collector and the emitter is applied to the depletion region even when the channel is formed, so that the carrier of the channel is applied to the base of the pnp region. IGBT cannot enter the turn-on state due to a situation where it cannot be supplied smoothly. For this reason, there are limitations on the design direction to reduce the mesa width in the existing structure, so design freedom is limited.
도 8은 본 발명의 일 실시예에 따른 전력 반도체 소자에서 전압강하구간인 공핍영역을 도해하는 도면이다.8 is a diagram illustrating a depletion region that is a voltage drop period in a power semiconductor device according to an embodiment of the present invention.
도 8을 참조하면, 상술한 본 발명의 실시예에 따른 전력 반도체 소자는 메사(MESA) 폭을 줄이는데 발생하는 위와 같은 현상을 최소화 하기 위한 방법으로 더미셀(dummy-cell)을 삽입하여 에미터 경로의 양 옆 트렌치 영역 중 한쪽의 트렌치 영역의 제 1 도전형의 매립층 정션(buried layer junction)만 게이트 바이어스에 의해 영향을 받도록 하기 위한 구조이다. 메사(MESA) 거리를 줄임으로써(PBL 이격거리를 줄임으로써), 성능 효율 증가 방향으로 소자 설계 변경이 가능하다. Referring to FIG. 8, the power semiconductor device according to the above-described embodiment of the present invention emitter path by inserting a dummy cell as a method for minimizing the above phenomenon that occurs in reducing the width of the mesa (MESA). The structure is such that only the first conductive type buried layer junction of one of the trench regions on either side of the trench region is affected by the gate bias. By reducing the MESA distance (by reducing the PBL separation distance), device design changes are possible in the direction of increasing performance efficiency.
또한, 게이트-에미터 간 전압 인가 시 도 8의 좌측 PBL만 게이트 바이어싱에 의한 공핍(depletion) 길이가 변화함을 확인할 수 있다. 즉, 메사 간격 마진의 추가 확보가 가능하며, 성능 증가 방향의 튜닝이 가능하다. 인가하는 콜렉터-에미터 간 전압 크기에 따라 공핍 영역이 변하며 상하부 전 구간에서 전압강하가 발생함을 확인할 수 있다. 또한, 콜렉터-에미터 간 캐리어 이동이 발생하여 정상 동작함을 확인할 수 있다. In addition, it can be seen that when the voltage between the gate and the emitter is applied, only the left PBL in FIG. 8 changes in the depletion length due to gate biasing. That is, it is possible to additionally secure the mesa interval margin, and tuning in the direction of increasing performance is possible. It can be seen that the depletion region changes according to the voltage level between the applied collector and the emitter, and a voltage drop occurs in all sections of the upper and lower parts. In addition, it can be confirmed that the carrier movement between the collector and the emitter occurs and operates normally.
이에 반하여, 도 7에서는, 인가하는 게이트-에미터 간 전압 인가 시 PBL/NBL 정션의 공핍 영역이 넓어져 NBL 영역의 완전 공핍(fully depletion)이 형성되며, 인가하는 콜렉터-에미터 간 전압 인가 시 완전 공핍(fully depletion)된 NBL 영역에만 전압강하가 발생한다. On the other hand, in FIG. 7, when the applied gate-emitter voltage is applied, the depletion region of the PBL / NBL junction is widened to form fully depletion of the NBL region, and when applying the applied collector-emitter voltage. The voltage drop occurs only in the fully depletioned NBL region.
한편, 본 발명의 일 실시예에 따른 전력 반도체 소자는 더미 게이트 구조를 도입함과 더불어, 트렌치 하부에 제 1 도전형의 제 1 플로팅 영역(32)과 같은 매립층(buried layer)이 존재함에 따라 더미 게이트 구조를 형성시키기 위해서는 반복되는 액티브 셀(active cell)이 끝나는 지점에서 별도의 정션 처리가 동반되어야 한다. 즉, 메사(MESA) 폭을 더 줄이기 위해 사용되는 더미 셀(Dummy cell)을 삽입한 경우, 액티브 셀(active cell)이 끝나게 되는 지역에서 에미터(emitter)와 쇼트(short)된 제 1 도전형의 웰(p-well) 영역과, 제 1 도전형의 플로팅(p-type floating) 영역이 별도의 처리가 없다면 붙게 된다. 두 영역이 붙게 되면 액티브 셀(active cell)의 PBL 영역과 Pwell 영역이 붙게 되어, 예를 들어, 도 5에서, 상기 제 1 도전형의 바디 영역(42)과 상기 제 1 도전형의 플로팅 영역이 붙게 되어, MOSFET 전자가 BJT 베이스(base)영역에 공급되지 못하여 IGBT가 턴-온(turn-on) 하지 못하는 상황이 발생한다. 따라서 액티브 셀(active cell)이 끝나는 지역에서 p-well 영역과 PBL 영역이 붙는 것을 방지하기 위한 방법이 필요하다. Meanwhile, in the power semiconductor device according to an embodiment of the present invention, a dummy gate structure is introduced and a buried layer such as a first floating
더미 셀(Dummy cell)을 포함하는 매립층(Buried-layer)이 형성된 IGBT에서 제 1 도전형의 매립(p-type buried) 영역(예를 들어, 플로팅 영역)과 p-well 영역(예를 들어, 에미터와 쇼트된 영역) 간 접합을 방지하기 위한 방법을 도 5를 참조하여 제공한다. In the IGBT where a buried-layer including a dummy cell is formed, a first conductivity type buried region (eg, floating region) and a p-well region (eg, A method for preventing bonding between the emitter and the shorted area) is provided with reference to FIG. 5.
첫번째 방법으로, 산화물 절연층을 제 1 도전형의 플로팅 영역과 에미터와 쇼트된 제 1 도전형의 영역과의 사이에 형성하여, 에미터 쇼트된 영역에 대한 제 1 도전형 이온 주입 시 상기 산화물 절연층이 마스킹 하여 제 1 도전형의 이온 주입을 막음으로써, 두 영역이 붙는 것을 방지할 수 있다. 도 1 내지 도 5를 참조하면, 상기 전력 반도체 소자는, 상기 에미터 전극 배선부(67)와 상기 기판(1)의 상면 사이에 개재된 절연패턴(62)을 더 포함하되, 상기 제 1 도전형의 바디 영역(42)과 상기 제 1 도전형의 플로팅 영역 간의 확산으로 인한 쇼트(short)를 방지하기 위하여, 상기 기판(1)의 상면과 나란한 단면 상에서, 상기 절연패턴(62)의 일부는 상기 액티브 셀 영역의 외부에 있는 엣지 영역에서부터 상기 액티브 셀 영역 내의 상기 제 1 트렌치 게이트 전극(52a)과 상기 제 1 더미 트렌치 전극(54a) 사이의 영역의 일부까지 신장하는 것을 특징으로 할 수 있다. 절연패턴(62)은, 예를 들어, LOCUS 공정으로 형성되는 절연패턴(63) 및 BPSG 공정으로 형성되는 절연패턴(64)을 포함할 수 있다. In the first method, an oxide insulating layer is formed between the floating region of the first conductivity type and the emitter and the shorted first conductivity type region to form the oxide when the first conductivity type ion is implanted into the emitter short region. The insulating layer is masked to prevent ion implantation of the first conductivity type, thereby preventing the two regions from sticking. 1 to 5, the power semiconductor device further includes an insulating
두 번째 방법으로, 산화물 절연층 부근에 제 2 도전형의 도펀트(예를 들어, n-type의 dopant)를 산화물 절연층 형성 이전에 이온주입하여 에미터-쇼트된 제 1 도전형의 도펀트(예를 들어, p-type dopant)의 확산을 방지하여 두 영역이 붙는 것을 방지할 수 있다. 도 1 내지 도 5를 참조하면, 상기 전력 반도체 소자에서, 상기 기판(1)의 상면과 나란한 단면 상에서, 상기 액티브 셀 영역 내의 상기 제 1 트렌치 게이트 전극(52a)과 상기 제 1 더미 트렌치 전극(54a) 사이의 영역에 형성된 상기 절연패턴(62)의 아래에 위치하는 상기 기판(1)의 일부(15)는 제 2 도전형의 불순물이 이온 주입된 것을 특징으로 할 수 있다. As a second method, a dopant of the first conductivity type emitter-shot by ion implantation of a second conductivity type dopant (eg, n-type dopant) in the vicinity of the oxide insulation layer before forming the oxide insulation layer (eg For example, the diffusion of p-type dopant) can be prevented to prevent the two regions from sticking together. 1 to 5, in the power semiconductor device, on the cross-section parallel to the top surface of the
이러한 과정에서는 추가적인 마스크(mask) 제작 없이, 기존 마스크의 일부 변경을 통해서만 더미 셀(dummy cell)의 삽입이 가능하다는 장점도 가질 수 있다. In this process, it is possible to insert a dummy cell only through a partial change of the existing mask without additional mask fabrication.
한편, 상기 산화물 절연층과 제 2 도전형 도펀트(예를 들어, n-type dopant)가 형성되지 않은 영역에서 제 1 도전형 매립층의 확산을 최소화 하도록 제 1 도전형 매립층을 형성할 수도 있다. Meanwhile, a first conductive type buried layer may be formed to minimize diffusion of the first conductive type buried layer in an area where the oxide insulating layer and the second conductive type dopant (eg, n-type dopant) are not formed.
지금까지 본 발명의 기술적 사상에 따른 전력 반도체 소자를 설명하였다. 상기 전력 반도체 소자는 트렌치 게이트 하단에 제 1 도전형의 매립층(예를 들어, p-type buried layer)이 형성된 IGBT에서, 이격된 다른 하나의 트렌치 게이트를 에미터 전극과 쇼트시켜 더미셀(dummy cell)이 형성된 IGBT를 제공한다. 또한, 하나의 제 1 도전형의 매립층(예를 들어, p-type buried layer)에 의해 보호되는 두 트렌치 게이트를 동일 전극으로 형성시킨 IGBT를 제공한다. So far, the power semiconductor device according to the technical idea of the present invention has been described. The power semiconductor device is a dummy cell by shorting another spaced trench gate with an emitter electrode in an IGBT in which a buried layer of a first conductivity type (eg, a p-type buried layer) is formed at the bottom of the trench gate. ) Is formed IGBT. In addition, it provides an IGBT in which two trench gates protected by one first conductivity type buried layer (eg, a p-type buried layer) are formed of the same electrode.
이러한 구성에 의하여, 더미 셀(dummy cell)을 삽입함으로써 기존 대비 기생 게이트-콜렉터 간 커패시턴스 양이 줄어 듦에 따라 NGC(Negative Gate Capacitance)의 양이 작아져 쇼트 서킷 시 파형 불안정 현상을 감소시킬 수 있다는 유리한 효과를 기대할 수 있다. NGC(Negative Gate Capacitance)는 IEEE ELECTRON DEVICE LETTERS(1997)에 개시된 널리 알려진 개념이므로 여기에서 자세한 설명은 생략한다. 또한, 상기 구성을 도입함으로써, 메사폭을 줄이는 것에 대한 마진이 발생하며, 이로 인한 설계자유도가 증가한다는 이점이 있다. According to this configuration, by inserting a dummy cell, the amount of NGC (Negative Gate Capacitance) decreases as the amount of parasitic gate-collector capacitance decreases compared to the conventional one, thereby reducing waveform instability during short circuit. Advantageous effects can be expected. Negative Gate Capacitance (NGC) is a well-known concept disclosed in IEEE ELECTRON DEVICE LETTERS (1997), so a detailed description thereof is omitted here. In addition, by introducing the above configuration, a margin for reducing the mesa width occurs, and there is an advantage that design freedom increases.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.The present invention has been described with reference to the embodiments shown in the drawings, but these are merely exemplary, and those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical protection scope of the present invention should be determined by the technical spirit of the appended claims.
1: 기판
52a: 제 1 트렌치 게이트 전극
52b: 제 2 트렌치 게이트 전극
52c: 제 3 트렌치 게이트 전극
54a: 제 1 더미 트렌치 전극
54b: 제 2 더미 트렌치 전극
54c: 제 3 더미 트렌치 전극
56: 게이트 배선부
32: 제 1 플로팅 영역
34: 제 2 플로팅 영역
44a, 44b: 제 2 도전형의 에미터 영역1: Substrate
52a: first trench gate electrode
52b: second trench gate electrode
52c: third trench gate electrode
54a: first dummy trench electrode
54b: second dummy trench electrode
54c: third dummy trench electrode
56: gate wiring
32: first floating area
34: second floating area
44a, 44b: Emitter region of the second conductivity type
Claims (8)
상기 기판 내 상기 제1 트렌치 게이트 전극와 이격되어 배치된 제1 더미 트렌치 전극;
상기 제1 트렌치 게이트 전극과는 연결되되 상기 제1 더미 트렌치 전극과는 연결되지 않으며, 게이트 전압이 인가될 수 있는, 게이트 배선부;
상기 기판 내에서 상기 제1 트렌치 게이트 전극과 상기 제1 더미 트렌치 전극 사이에 배치된 제 1 도전형의 바디 영역;
상기 제1 도전형의 바디 영역 내에 상기 제1 트렌치 게이트 전극에 인접하게 형성된 제2 도전형의 에미터 영역;
상기 기판 내에서 상기 제1 트렌치 게이트 전극의 바닥면과 적어도 일측면을 둘러싸는 제1 도전형의 제1 플로팅 영역;
상기 제1 플로팅 영역과 이격되어 배치되되, 상기 기판 내에서 상기 제1 더미 트렌치 전극의 바닥면과 적어도 일측면을 둘러싸는, 제1 도전형의 제2 플로팅 영역;
상기 기판 내에서 상기 제1 및 제2 플로팅 영역 아래로부터 상기 제1 및 제2 플로팅 영역 사이를 통과하여 상기 바디 영역까지 이어지는, 제2 도전형의 드리프트 영역;
상기 에미터 영역 및 상기 제1 더미 트렌치 전극과 공동으로 연결된 에미터 전극 배선부; 및
상기 에미터 전극 배선부와 상기 기판의 상면 사이에 개재된 절연패턴; 을 포함하되,
상기 제1 도전형의 바디 영역과 상기 제1 도전형의 플로팅 영역 간의 확산으로 인한 쇼트(short)를 방지하기 위하여, 상기 기판의 상면과 나란한 단면 상에서, 상기 절연패턴의 일부는 액티브 셀 영역의 외부에 있는 엣지 영역에서부터 상기 액티브 셀 영역 내의 상기 제1 트렌치 게이트 전극과 상기 제1 더미 트렌치 전극 사이의 영역의 일부까지 신장하는 것을 특징으로 하는,
전력 반도체 소자.A first trench gate electrode disposed in the substrate;
A first dummy trench electrode disposed spaced apart from the first trench gate electrode in the substrate;
A gate wiring unit connected to the first trench gate electrode but not the first dummy trench electrode, wherein a gate voltage can be applied;
A body region of a first conductivity type disposed between the first trench gate electrode and the first dummy trench electrode in the substrate;
An emitter region of a second conductivity type formed adjacent to the first trench gate electrode in the body region of the first conductivity type;
A first floating region of a first conductivity type surrounding the bottom surface and at least one side surface of the first trench gate electrode in the substrate;
A second floating region of a first conductivity type, which is disposed spaced apart from the first floating region, and surrounds at least one side of a bottom surface of the first dummy trench electrode in the substrate;
A drift region of a second conductivity type, extending from below the first and second floating regions in the substrate to between the first and second floating regions to the body region;
An emitter electrode wiring unit jointly connected to the emitter region and the first dummy trench electrode; And
An insulating pattern interposed between the emitter electrode wiring part and the upper surface of the substrate; Including,
In order to prevent a short due to diffusion between the body region of the first conductivity type and the floating region of the first conductivity type, on a cross section parallel to the upper surface of the substrate, a portion of the insulating pattern is outside the active cell region Characterized in that extending from the edge region in the portion of the region between the first trench gate electrode and the first dummy trench electrode in the active cell region,
Power semiconductor devices.
상기 에미터 전극 배선부는 접지되고,
상기 제 1 플로팅 영역의 정션은 게이트 바이어스에 의하여 영향을 받되 상기 제 2 플로팅 영역의 정션은 게이트 바이어스에 의하여 영향을 받지 않는 것을 특징으로 하는,
전력 반도체 소자.According to claim 1,
The emitter electrode wiring part is grounded,
The junction of the first floating region is affected by a gate bias, but the junction of the second floating region is not affected by a gate bias.
Power semiconductor devices.
상기 기판 내에 상기 제 1 플로팅 영역을 사이에 두고 상기 제 1 트렌치 게이트 전극 반대편에 배치되고, 상기 게이트 배선부와 연결된, 제 2 트렌치 게이트 전극; 및
상기 기판 내에 상기 제 2 플로팅 영역을 사이에 두고 상기 제 1 더미 게이트 전극 반대편에 배치되고, 상기 에미터 전극 배선부와 연결된, 제 2 더미 트렌치 전극; 을 더 포함하는,
전력 반도체 소자.According to claim 1,
A second trench gate electrode disposed on the opposite side of the first trench gate electrode in the substrate with the first floating region therebetween and connected to the gate wiring unit; And
A second dummy trench electrode disposed on the opposite side of the first dummy gate electrode and connected to the emitter electrode wiring part with the second floating region therebetween in the substrate; Containing more,
Power semiconductor devices.
액티브 셀 영역의 가장 자리 부분에서 상기 제 1 트렌치 게이트 전극과 상기 제 2 트렌치 게이트 전극을 서로 연결하는 제 3 트렌치 게이트 전극; 및
상기 액티브 셀 영역의 가장 자리 부분에서 상기 제 1 더미 게이트 전극과 상기 제 2 더미 게이트 전극을 서로 연결하는 제 3 더미 게이트 전극;을 더 포함하는,
전력 반도체 소자.The method of claim 3,
A third trench gate electrode connecting the first trench gate electrode and the second trench gate electrode to each other at an edge portion of the active cell region; And
Further comprising a third dummy gate electrode connecting the first dummy gate electrode and the second dummy gate electrode to each other at an edge portion of the active cell region,
Power semiconductor devices.
상기 에미터 전극 배선부는 상기 제 3 더미 게이트 전극을 통해서 상기 제 1 더미 게이트 전극 및 상기 제 2 더미 게이트 전극에 전기적으로 연결된,
전력 반도체 소자.The method of claim 4,
The emitter electrode wiring part is electrically connected to the first dummy gate electrode and the second dummy gate electrode through the third dummy gate electrode,
Power semiconductor devices.
상기 기판의 상면과 나란한 단면 상에서, 상기 액티브 셀 영역 내의 상기 제 1 트렌치 게이트 전극과 상기 제 1 더미 트렌치 전극 사이의 영역에 형성된 상기 절연패턴의 아래에 위치하는 상기 기판의 일부는 제 2 도전형의 불순물이 이온 주입된 것을 특징으로 하는,
전력 반도체 소자.According to claim 1,
A portion of the substrate located below the insulating pattern formed in a region between the first trench gate electrode and the first dummy trench electrode in the active cell region on a cross-section parallel to the top surface of the substrate is a second conductive type. Characterized in that the impurities are ion implanted,
Power semiconductor devices.
상기 제 2 도전형 및 상기 제 1 도전형은 서로 반대의 도전형을 가지되 n형 및 p형 중 각각 어느 하나인,
전력 반도체 소자.
According to claim 1,
The second conductivity type and the first conductivity type have opposite conductivity types, but are either one of n-type and p-type,
Power semiconductor devices.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020180144263A KR102100857B1 (en) | 2018-11-21 | 2018-11-21 | Power semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020180144263A KR102100857B1 (en) | 2018-11-21 | 2018-11-21 | Power semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR102100857B1 true KR102100857B1 (en) | 2020-04-14 |
Family
ID=70291588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020180144263A KR102100857B1 (en) | 2018-11-21 | 2018-11-21 | Power semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102100857B1 (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20170030122A (en) * | 2015-09-08 | 2017-03-17 | 매그나칩 반도체 유한회사 | Power Semiconductor Device |
| KR101745776B1 (en) * | 2015-05-12 | 2017-06-28 | 매그나칩 반도체 유한회사 | Power Semiconductor Device |
-
2018
- 2018-11-21 KR KR1020180144263A patent/KR102100857B1/en active IP Right Grant
Patent Citations (2)
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|---|---|---|---|---|
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| GRNT | Written decision to grant |