KR102037406B1 - 표시장치 및 그 제조방법 - Google Patents
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Abstract
본 발명은 스위칭 소자의 성능 및 신뢰도를 향상시킬 수 있을 뿐만 아니라 공정을 간소화할 수 있는 표시장치가 개시된다.
개시된 표시장치는 본 발명은 복수의 게이트 라인 및 데이터 라인의 교차되어 정의되는 화소영역과, 복수의 게이트 라인으로부터 분기된 게이트 전극과, 게이트 전극 상에 형성되는 단일층의 게이트 절연층 및 게이트 절연층 상에 형성된 소스/드레인 전극을 포함하고, 게이트 전극은 제1 내지 제3 금속 패턴을 포함하고, 제1 및 제2 금속 패턴은 순차적으로 증착되고, 제3 금속 패턴은 제1 및 제2 금속 패턴을 시드층으로 하여 무전해 도금법으로 구리(Cu)를 포함하는 제2 금속 패턴이 외부로부터 폐쇄되도록 덮는 구조를 가진다.
개시된 표시장치는 본 발명은 복수의 게이트 라인 및 데이터 라인의 교차되어 정의되는 화소영역과, 복수의 게이트 라인으로부터 분기된 게이트 전극과, 게이트 전극 상에 형성되는 단일층의 게이트 절연층 및 게이트 절연층 상에 형성된 소스/드레인 전극을 포함하고, 게이트 전극은 제1 내지 제3 금속 패턴을 포함하고, 제1 및 제2 금속 패턴은 순차적으로 증착되고, 제3 금속 패턴은 제1 및 제2 금속 패턴을 시드층으로 하여 무전해 도금법으로 구리(Cu)를 포함하는 제2 금속 패턴이 외부로부터 폐쇄되도록 덮는 구조를 가진다.
Description
본 발명은 표시장치에 관한 것으로, 스위칭 소자의 성능 및 신뢰도를 향상시킬 수 있을 뿐만 아니라 공정을 간소화할 수 있는 표시장치 및 그 제조방법에 관한 것이다.
최근들어 표시장치는 경량, 박형, 저소비 전력 구동 등의 장점을 가지는 액정표시장치, 유기발광표시장치 등이 사무자동화 기기, 오디오/비디오 기기 등에 이용되고 있다.
상기 액정표시장치는 전기 광학 활성층으로 액정층을 포함하고, 유기발광표시장치는 전기 광학 활성층으로 유기 발광층을 포함한다.
상기 액정표시장치는 인가 전압에 따라 액체와 결정의 중간 상태 물질인 액정(liquid crystal)의 광투과도가 변화하는 특성을 이용하여, 전기 신호를 시각 정보로 변화시켜 영상을 표시한다. 통상의 액정표시장치는 전극이 구비된 두 개의 기판과 두 기판 사이에 개재된 액정 층으로 구성된다. 이와 같은 액정표시장치는 동일한 화면 크기를 가지는 다른 표시장치에 비하여 무게가 가볍고 부피가 작으며 작은 전력으로 동작한다.
액정표시장치는 후면의 광원에서 발생한 빛을 전면에 있는 액정표시패널의 각 화소가 일종의 광 스위치 역할을 하여 선택적으로 투과시킴으로 인하여 화상을 디스플레이하는 장치이다. 즉, 종래의 음극선관(CRT: cathode ray tube)이 전자선의 세기를 조절하여 휘도를 제어하는데 반하여, 액정표시장치는 광원에서 발생한 광의 세기를 제어하여 화면이 디스플레이된다.
이상에서와 같은 액정표시장치의 액정표시패널은 컬러필터가 형성된 컬러필터 기판(상부기판)과 박막 트랜지스터(TFT: Thin Film Transistor)가 형성된 박막 트랜지스터 기판(하부기판)이 액정 층을 사이에 두고 합착된 구조로 이루어진다.
일반적인 액정표시패널의 박막 트랜지스터 기판은 게이트 라인과 데이터 라인이 교차되고, 상기 게이트 라인과 데이터 라인의 교차영역에 박막 트랜지스터(TFT)가 형성된다.
상박막 트랜지스터는 게이트 절연층을 사이에 두고 게이트 전극, 소스/드레인 전극을 포함하고, 드레인 전극은 화소전극과 전기적으로 연결된다.
소스/드레인 전극 및 화소전극을 포함한 게이트 절연층 상에 보호층이 형성되고, 보호층 상에 공통전극 배선 및 공통전극 패턴이 형성된다.
이상에서와 같이, 일반적인 액정표시장치에 포함된 박막 트랜지스터 기판은 게이트 전극 및 소스/드레인 전극의 재료로 저항이 낮은 구리(Cu)를 사용하고 있다.
이와 같은 구리(Cu)는 박막 트랜지스터 기판의 불투명 금속 패턴을 형성하는데 주로 사용되고 있다.
그러나, 상기 구리(Cu)는 게이트 절연층으로 사용되는 산화 실리콘(SiO2)을 통해 반도체 패턴을 오염시키는 문제를 야기한다.
일반적인 박막 트랜지스터 기판은 상기 구리(Cu)에 의한 박막 트랜지스터의 성능 저하를 방지하기 위해 질화 실리콘(SiNx)와 산화 실리콘(SiO2)를 순차적으로 증착하는 다층구조의 게이트 절연층을 형성한다.
그러나, 일반적인 액정표시장치는 상기 구리(Cu)에 의한 박막 트랜지스터의 성능 저하를 방지하기 위해 질화 실리콘(SiNx)을 포함하는 게이트 절연층을 형성하더라도 반도체 패턴의 오염을 완전히 방지할 수 없었으며, 드레인 전극과 화소전극의 접촉을 위한 콘택홀, 게이트 패드 및 데이터 패드의 콘택홀 형성시에 질화 실리콘(SiNx)와 산화 실리콘(SiO2)을 각각 시각하기 위한 건식 식각 및 습식 식각 공정을 순차적으로 수행해야 함으로써, 공정이 복잡해지는 문제가 있었다.
본 발명은 스위칭 소자의 성능 및 신뢰도를 향상시킬 수 있을 뿐만 아니라 공정을 간소화할 수 있는 표시장치 및 그 제조방법을 제공함에 그 목적이 있다.
본 발명의 일 실시예에 따른 표시장치는,
복수의 게이트 라인 및 데이터 라인의 교차되어 정의되는 화소영역; 상기 복수의 게이트 라인으로부터 분기된 게이트 전극; 상기 게이트 전극 상에 형성되는 단일층의 게이트 절연층; 및 상기 게이트 절연층 상에 형성된 소스/드레인 전극;을 포함하고, 상기 게이트 전극은 제1 내지 제3 금속 패턴을 포함하고, 상기 제1 및 제2 금속 패턴은 순차적으로 증착되고, 상기 제3 금속 패턴은 상기 제1 및 제2 금속 패턴을 시드층으로 하여 무전해 도금법으로 구리(Cu)를 포함하는 상기 제2 금속 패턴이 외부로부터 폐쇄되도록 덮는 구조를 가진다.
본 발명의 다른 실시예에 따른 액정표시장치의 제조방법은,
투명한 기판상에 마스크를 이용한 포토리쏘그라피 공정을 통해 제1 및 제2 금속 패턴이 적층되어 형성되는 단계와, 상기 제1 및 제2 금속 패턴을 시드층으로 하여 무전해 도금법으로 구리(Cu)를 포함하는 상기 제2 금속 패턴이 외부로부터 폐쇄되도록 덮는 제3 금속 패턴이 형성되는 단계를 포함하는 게이트 전극 및 게이트 라인이 형성되는 단계; 상기 게이트 전극 및 상기 게이트 라인을 포함한 상기 투명한 기판상에 단일층으로 이루어지는 게이트 절연층이 형성되는 단계; 상기 게이트 절연층 상에 반도체 패턴이 형성되는 단계; 및 상기 반도체 패턴 및 상기 게이트 절연층 상에 소스/드레인 전극 및 데이터 라인이 형성되는 단계를 포함한다.
본 발명의 일 실시예에 따른 표시장치는 게이트 전극 및 소스/드레인 전극에 있어서, 니켈(Ni)로 이루어진 금속 패턴이 구리(Cu)로 이루어진 금속 패턴을 폐쇄하는 복층구조를 제안함으로써, 게이트 절연층을 단일층(산화 실리콘)으로 형성함으로써, 공정을 간소화할 수 있는 장점을 가집니다. 즉, 본 발명의 게이트 절연층은 다층 구조의 일반적인 게이트 절연층의 질화 실리콘을 생략하여 콘택홀 형성을 위한 건식 식각 공정을 생략함으로써, 제조 공정을 간소화할 수 있습니다.
또한, 본 발명은 게이트 전극 및 소스/드레인 전극에 있어서, 니켈(Ni)로 이루어진 금속 패턴이 구리(Cu)로 이루어진 금속 패턴을 폐쇄하는 복층구조를 제안함으로써, 구리(Cu)에 의한 반도체 패턴의 오염을 방지하여 박막 트랜지스터(TFT)의 성능 및 신뢰도를 향상시킬 수 있는 장점을 가집니다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 단위 화소를 도시한 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', Ⅳ-Ⅳ'라인을 따라 절단한 박막 트랜지스터 기판을 도시한 단면도이다.
도 3은 도 2의 Ⅰ-Ⅰ'라인을 따라 절단한 박막 트랜지스터 영역을 확대한 단면도이다.
도 4a 내지 도 10c는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조방법을 도시한 평면도 및 단면도이다.
도 11은 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 박막 트랜지스터 영역을 도시한 단면도이다.
도 2는 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', Ⅳ-Ⅳ'라인을 따라 절단한 박막 트랜지스터 기판을 도시한 단면도이다.
도 3은 도 2의 Ⅰ-Ⅰ'라인을 따라 절단한 박막 트랜지스터 영역을 확대한 단면도이다.
도 4a 내지 도 10c는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조방법을 도시한 평면도 및 단면도이다.
도 11은 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 박막 트랜지스터 영역을 도시한 단면도이다.
본 발명은 복수의 게이트 라인 및 데이터 라인의 교차되어 정의되는 화소영역과, 복수의 게이트 라인으로부터 분기된 게이트 전극과, 게이트 전극 상에 형성되는 단일층의 게이트 절연층 및 게이트 절연층 상에 형성된 소스/드레인 전극을 포함하고, 게이트 전극은 제1 내지 제3 금속 패턴을 포함하고, 제1 및 제2 금속 패턴은 순차적으로 증착되고, 제3 금속 패턴은 제1 및 제2 금속 패턴을 시드층으로 하여 무전해 도금법으로 구리(Cu)를 포함하는 제2 금속 패턴이 외부로부터 폐쇄되도록 덮는 구조를 가진다.
첨부한 도면을 참조하여 본 발명에 따른 실시 예를 상세히 설명하도록 한다.
본 발명의 일 실시예는 당업자에게 본 발명의 기술 사상이 충분히 전달될 수 있도록 하기 위함이다. 따라서, 이하에서 설명하는 실시예에 한정되지 않고, 본 발명의 기술 사상을 기초로 다른 실시예들은 얼마든지 추가될 수 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 단위 화소를 도시한 평면도이고, 도 2는 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', Ⅳ-Ⅳ'라인을 따라 절단한 박막 트랜지스터 기판을 도시한 단면도이고, 도 3은 도 2의 Ⅰ-Ⅰ'라인을 따라 절단한 박막 트랜지스터 영역을 확대한 단면도이다.
도 1 내지 도 3에 도시된 바와 같이, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은 복수의 게이트 라인(GL)과 복수의 데이터 라인(DL)의 교차부에 액정 셀을 구동하기 위한 박막 트랜지스터(TFT)가 형성된다.
상기 게이트 라인(GL) 및 데이터 라인(DL)은 서로 교차하여 화소 영역을 정의한다. 여기서, 상기 화소 영역에는 화소 전극(150)과 공통 전극(152)이 순차적으로 교번되게 형성된다.
상기 게이트 라인(GL)의 일측 끝단에는 게이트 라인(GL)과 전기적으로 연결된 게이트 패드(GP)가 형성되고, 상기 데이터 라인(DL)의 일측 끝단에는 데이터 라인(DL)과 전기적으로 연결된 데이터 패드(DP)가 형성된다.
상기 박막 트랜지스터(TFT)는 베이스 기판(100) 상에 형성된 게이트 전극(110)과, 상기 게이트 전극(110) 및 베이스 기판(100) 상에 게이트 절연층(120)이 형성되고 상기 게이트 절연층(120) 상에 형성된 반도체 패턴(130)과, 상기 반도체 패턴(130) 상에 형성된 소스/드레인 전극(140a, 140b)을 포함한다.
상기 게이트 전극(110)은 상기 게이트 라인(GL) 상에 형성되고, 상기 게이트 라인(GL)보다 넓은 폭을 가진다.
상기 소스/드레인 전극(140a, 140b)을 포함하여 게이트 절연층(120) 상에는 제1 보호층(121)이 형성된다.
상기 드레인 전극(140b)은 상기 제1 보호층(121)이 제거되는 제1 콘택홀(C1)에 의해 외부로 노출되어 상기 화소 전극(150)과 전기적으로 접속된다.
상기 반도체 패턴(130) 상에는 상기 소스/드레인 전극(140a, 140b)의 패턴 형성 과정에서 손상을 방지하기 위한 제2 보호층(131)이 형성된다.
상기 게이트 전극(110)은 제1 내지 제3 금속 패턴(111, 112, 113)을 포함한다.
상기 제1 금속 패턴(111)은 탄탈륨(Ta), 티타늄(Ti), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 티탄 몰리브덴(TiMo) 중 어느 하나로 이루어지거나, 적어도 하나 이상 결합된 합금으로 이루어질 수 있다. 바람직하게는 상기 제1 금속 패턴(111)으로 상기 티탄 몰리브덴(TiMo)이 이용될 수 있다.
상기 제2 금속 패턴(112)은 구리(Cu) 또는 구리를 포함하는 합금으로 이루어질 수 있다.
상기 제3 금속 패턴(113)은 니켈(Ni) 또는 니켈을 포함하는 합금로 이루어질 수 있다.
상기 제1 및 제2 금속 패턴(111,112)은 스퍼터링 공정을 통해 베이스 기판(100) 상에 2중 금속층이 증착되고, 마스크를 이용한 포토리소그라피 공정을 통해 현상 및 식각되어 형성된다.
즉, 상기 제1 및 제2 금속 패턴(111, 112)은 순차적으로 적층된 구조를 가진다.
상기 제3 금속 패턴(113)은 상기 제1 및 제2 금속 패턴(111, 112)이 형성된 이후에 형성될 수 있다.
상기 제3 금속 패턴(113)은 무전해 도금(Electroless Plating)을 이용하여 상기 제1 및 제2 금속 패턴(111, 112) 상에 형성된다.
구체적으로 상기 제3 금속 패턴(113)은 상기 제2 금속 패턴(112)의 상부 및 측면에 형성되고, 상기 제1 금속 패턴(111)의 측면에 형성된다.
따라서, 상기 제2 금속 패턴(112)은 상기 제3 금속 패턴(113)에 감싸지는 형태로 외부로 노출되지 않고 폐쇄된다.
여기서, 상기 무전해 도금을 설명하면, Pre-dip 공정을 통해 금속층 패턴(예를 들면, 상기 제2 금속 패턴(112))이 형성된 부분에 잔존하는 유기물 또는 옥사이드를 제거하고, 그 후에 activation 공정을 통해 팔라디움(palladium) 치환 도금을 한다. 상기 팔라디움 치환 도금을 한 후 플레이팅 공정을 통해 금속 이원을 환원제와 함께 첨가함으로써, 예를 들면, 상기 제3 금속 패턴(113)을 형성할 수 있다.
또한, 상기 게이트 라인(GL) 및 게이트 패드(GP)는 상기 게이트 전극(110) 형성 시에 동시에 형성됨으로써, 상기 제1 내지 제3 금속 패턴(111, 112, 113)을 포함한다.
또한, 상기 게이트 패드(GP)는 상기 제1 내지 제3 금속 패턴(111, 112, 113)을 포함한 하부 게이트 패드 전극(160)과, 제2 콘택홀(C2)을 통해 상기 하부 패드 전극(160)과 연결되는 상부 게이트 패드 전극(161)을 포함한다.
상기 게이트 전극(110), 상기 게이트 라인(GL) 및 상기 게이트 패드(GP) 상에는 단일층으로 이루어지는 게이트 절연층(120)이 형성된다.
상기 게이트 절연층(120)은 산화 실리콘(SiO2)으로 형성될 수 있다.
본 발명에서는 구리(Cu)로 이루어지는 제2 금속 패턴(112)이 니켈(Ni)로 이루어진 제3 금속 패턴(113)에 의해 폐쇄되어 구리(Cu)에 의한 반도체 패턴(130)의 오염을 방지할 수 있으므로 일반적인 박막 트랜지스터 기판의 게이트 절연층에 포함되는 질화 실리콘(SiNx)을 생략할 수 있다.
상기 소스/드레인 전극(140a, 140b)은 상기 반도체 패턴(130) 상에 형성되고, 상기 게이트 전극(110)과 동일한 구조를 가진다.
상기 소스/드레인 전극(140a, 140b)은 제4 내지 제6 금속 패턴(141, 142, 143)을 포함한다.
상기 제4 금속 패턴(141)은 탄탈륨(Ta), 티타늄(Ti), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 티탄 몰리브덴(TiMo) 중 어느 하나로 이루어지거나, 적어도 하나 이상 결합된 합금으로 이루어질 수 있다. 바람직하게는 상기 제4 금속 패턴(141)으로 상기 티탄 몰리브덴(TiMo)이 이용될 수 있다.
상기 제5 금속 패턴(142)은 구리(Cu) 또는 구리를 포함하는 합금으로 이루어질 수 있다.
상기 제6 금속 패턴(143)은 니켈(Ni) 또는 니켈을 포함하는 합금로 이루어질 수 있다.
상기 제4 및 제5 금속 패턴(141, 142)은 스퍼터링 공정을 통해 베이스 기판(100) 상에 2중 금속층이 증착되고, 마스크를 이용한 포토리소그라피 공정을 통해 현상 및 식각되어 형성된다.
즉, 상기 제4 및 제5 금속패턴(141, 142)은 순차적으로 적층된 구조를 가진다.
상기 제6 금속 패턴(143)은 상기 제4 및 제5 금속 패턴(141, 142)이 형성된 이후에 형성될 수 있다.
상기 제6 금속 패턴(143)은 무전해 도금(Electroless Plating)을 이용하여 상기 제4 및 제5 금속 패턴(141, 142) 상에 형성된다.
구체적으로 상기 제6 금속 패턴(143)은 상기 제5 금속 패턴(142)의 상부 및 측면에 형성되고, 상기 제4 금속 패턴(141)의 측면에 형성된다.
따라서, 상기 제5 금속 패턴(142)은 상기 제6 금속 패턴(143)에 감싸지는 형태로 외부로 노출되지 않고 폐쇄된다.
상기 데이터 라인(DL) 및 데이터 패드(DP)는 상기 소스/드레인 전극(140a, 140b) 형성 시에 동시에 형성됨으로써, 상기 제4 내지 제6 금속 패턴(141, 142, 143)을 포함한다.
또한, 상기 데이터 패드(DP)는 상기 제4 내지 제6 금속 패턴(141, 142, 143)을 포함한 하부 데이터 패드 전극(170)과, 제3 콘택홀(C3)을 통해 상기 하부 데이터 패드 전극(170)과 연결되는 상부 데이터 패드 전극(171)을 포함한다.
이상에서 설명한 바와 같이, 본 발명의 일 실시예에 따른 표시장치는 니켈(Ni)로 이루어진 제3 및 제6 금속 패턴(113, 143)에 의해 구리(Cu)로 이루어진 제2 및 제5 금속 패턴(112, 142)을 폐쇄함으로써, 게이트 절연층(120)을 단일층으로 형성함으로써, 공정을 간소화할 수 있는 장점을 가집니다. 즉, 본 발명의 게이트 절연층(120)은 다층 구조의 일반적인 게이트 절연층의 질화 실리콘(SiNx)을 생략하여 제1 내지 제3 콘택홀(C1 C2, C3) 형성을 위한 건식 식각 공정을 생략함으로써, 제조 공정을 간소화할 수 있습니다.
또한, 본 발명은 니켈(Ni)로 이루어진 제3 및 제6 금속 패턴(113, 143)에 의해 구리(Cu)로 이루어진 제2 및 제5 금속 패턴(112, 142)을 폐쇄함으로써, 구리(Cu)에 의한 반도체 패턴(130)의 오염을 방지하여 박막 트랜지스터(TFT)의 성능 및 신뢰도를 향상시킬 수 있는 장점을 가집니다.
도 4a 내지 도 10c는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조방법을 도시한 평면도 및 단면도이다.
도 4a 내지 도 4c를 참조하면, 투명한 베이스 기판(100) 상에 제1 및 제2 금속막을 스퍼터링 방식으로 증착한 후, 제1 마스크를 이용한 포토리쏘그라피 공정을 통해 제1 및 제2 금속 패턴(111, 112)이 형성된다.
도면에서는 구체적으로 도시되지 않았지만, 상기 제1 마스크를 이용한 포토리쏘그라피 공정에서는 증착된 제1 및 제2 금속막 상에 감광성 물질인 포토레지스트를 형성한 후, 투과 영역 및 비투과 영역을 가지는 마스크를 이용하여 노광 및 현상 공정을 진행하여 포토레지스트 패턴을 형성한다.
그런 다음, 상기 포토레지스트 패턴을 마스크로 이용하여 금속막을 식각하여, 제1 및 제2 금속 패턴(111, 112)을 형성한다.
상기 제1 금속 패턴(111)은 탄탈륨(Ta), 티타늄(Ti), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 티탄 몰리브덴(TiMo) 중 어느 하나로 이루어지거나, 적어도 하나 이상 결합된 합금으로 이루어질 수 있다. 바람직하게는 상기 제1 금속 패턴(111)으로 상기 티탄 몰리브덴(TiMo)이 이용될 수 있다.
상기 제2 금속 패턴(112)은 구리(Cu) 또는 구리를 포함하는 합금으로 이루어질 수 있다.
도 5a 내지 도 5c를 참조하면, 상기 제1 및 제2 금속 패턴(111, 112)을 시드층(seed layer)으로 하여 무전해 도금법을 이용하여 제3 금속 패턴(113)이 형성된다.
상기 제3 금속 패턴(113)은 니켈(Ni) 또는 니켈을 포함하는 합금으로 이루어질 수 있다.
상기 제3 금속 패턴(113)은 상기 제2 금속 패턴(112)을 외부로부터 폐쇄되도록 완전하게 감싸는 형태로 형성될 수 있다.
즉, 베이스 기판(100)에는 상기 제3 금속 패턴(113)이 형성됨으로써, 게이트 전극(110), 공통 전극(152) 및 하부 게이트 패드 전극(160)이 형성된다.
도 6a 내지 도 6c를 참조하면, 상기 게이트 전극(110), 공통 전극(152) 및 하부 게이트 패드 전극(160)을 포함한 베이스 기판(100) 상에 게이트 절연층(120)을 형성하고, 게이트 전극(110)과 대응되는 상기 게이트 절연층(120) 상에 반도체 패턴(130) 및 제2 보호층(131)을 형성한다.
상기 게이트 절연층(120) 및 상기 제2 보호층(131)은 산화 실리콘(SiO2)으로 이루어질 수 있다.
상기 반도체 패턴(130) 및 제2 보호층(131) 각각은 제2 및 제3 마스크를 이용한 포토리쏘그라피 공정을 통해 형성될 수 있다.
도 7a 내지 도 7c를 참조하면, 상기 반도체 패턴(130) 및 제2 보호층(131)을 포함한 상기 게이트 절연층(120) 상에 제1 및 제2 금속막을 스퍼터링 방식으로 증착한 후, 제4 마스크를 이용한 포토리쏘그라피 공정을 통해 제4 및 제5 금속 패턴(141, 142)이 형성된다.
상기 제4 및 제5 금속 패턴(141, 142)은 게이트 전극(110)과 대응되는 상기 반도체 패턴(130) 상에 형성될 수 있고, 데이터 라인 및 데이터 패드와 대응되는 영역에 형성될 수 있다.
도면에서는 구체적으로 도시되지 않았지만, 상기 제4 마스크를 이용한 포토리쏘그라피 공정에서는 증착된 제1 및 제2 금속막 상에 감광성 물질인 포토레지스트를 형성한 후, 투과 영역 및 비투과 영역을 가지는 마스크를 이용하여 노광 및 현상 공정을 진행하여 포토레지스트 패턴을 형성한다.
그런 다음, 상기 포토레지스트 패턴을 마스크로 이용하여 금속막을 식각하여, 제4 및 제5 금속 패턴(141, 142)을 형성한다.
상기 제4 금속 패턴(141)은 탄탈륨(Ta), 티타늄(Ti), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 티탄 몰리브덴(TiMo) 중 어느 하나로 이루어지거나, 적어도 하나 이상 결합된 합금으로 이루어질 수 있다. 바람직하게는 상기 제1 금속 패턴(141)으로 상기 티탄 몰리브덴(TiMo)이 이용될 수 있다.
상기 제5 금속 패턴(142)은 구리(Cu) 또는 구리를 포함하는 합금으로 이루어질 수 있다.
도 8a 내지 도 8c를 참조하면, 상기 제4 및 제5 금속 패턴(141, 142)을 시드층(seed layer)으로 하여 무전해 도금법을 이용하여 제6 금속 패턴(143)이 형성된다.
상기 제6 금속 패턴(143)은 니켈(Ni) 또는 니켈을 포함하는 합금으로 이루어질 수 있다.
상기 제6 금속 패턴(143)은 상기 제5 금속 패턴(142)을 외부로부터 폐쇄되도록 완전하게 감싸는 형태로 형성될 수 있다.
즉, 본 발명은 상기 제6 금속 패턴(143)이 형성됨으로써, 소스/드레인 전극(140a, 140b), 데이터 라인(DL) 및 하부 데이터 패드 전극(170)이 형성된다.
도 9a 내지 도 9c를 참조하면, 상기 소스/드레인 전극(140a, 140b), 상기 데이터 라인(DL) 및 상기 하부 데이터 패드 전극(170)을 포함한 게이트 절연층(120) 상에 제1 보호층(121)이 증착되고, 제5 마스크를 이용한 포토리쏘그라피 공정을 통해 제1 내지 제3 콘택홀(C1, C2, C3)이 형성된다.
상기 제1 보호층(121)은 산화 실리콘(SiO2)으로 이루어질 수 있다.
상기 제1 콘택홀(C1)은 상기 드레인 전극(140b)을 노출시키기 위해 형성된다.
상기 제2 콘택홀(C2)은 상기 하부 게이트 패드 전극(160)을 노출시키기 위해 형성된다.
상기 제3 콘택홀(C3)은 상기 하부 데이터 패드 전극(170)을 노출시키기 위해 형성된다.
도 10a 내지 도 10c를 참조하면, 상기 제1 보호층(121) 상에 투명한 금속막이 증착되고, 제6 마스크를 이용한 포토리쏘그라피 공정을 통해 화소 전극(150), 상부 게이트 패드 전극(161) 및 상부 데이터 패드 전극(171)이 형성된다.
상기 화소 전극(150), 상기 게이트 패드 전극(161) 및 상부 데이터 패드 전극(171)은 ITO, ZnO, IZO 중 어느 하나로 이루어질 수 있다.
이상에서는 불투명한 공통 전극(152)이 게이트 절연층(120)과 제1 보호층(121) 상에 형성되고, 총 6 마스크를 이용하여 제조되는 박막 트랜지스터 기판을 한정하여 설명하고 있지만, 이에 한정하지 않고, 공통 전극(152)의 형성 방법 및 물질은 얼마든지 변경될 수 있으며, 마스크 공정 횟수도 얼마든지 변경될 수 있다.
본 발명의 일 실시예에 따른 표시장치는 니켈(Ni)로 이루어진 제3 및 제6 금속 패턴(113, 143)에 의해 구리(Cu)로 이루어진 제2 및 제5 금속 패턴(112, 142)을 폐쇄함으로써, 게이트 절연층(120)을 단일층으로 형성함으로써, 공정을 간소화할 수 있는 장점을 가집니다. 즉, 본 발명의 게이트 절연층(120)은 다층 구조의 일반적인 게이트 절연층의 질화 실리콘(SiNx)을 생략하여 제1 내지 제3 콘택홀(C1, C2, C3) 형성을 위한 건식 식각 공정을 생략함으로써, 제조 공정을 간소화할 수 있습니다.
또한, 본 발명은 니켈(Ni)로 이루어진 제3 및 제6 금속 패턴(113, 143)에 의해 구리(Cu)로 이루어진 제2 및 제5 금속 패턴(112, 142)을 폐쇄함으로써, 구리(Cu)에 의한 반도체 패턴(130)의 오염을 방지하여 박막 트랜지스터(TFT)의 성능 및 신뢰도를 향상시킬 수 있는 장점을 가집니다.
이상에서 설명한 본 발명의 일 실시예에 따른 박막 트랜지스터는 바텀 케이트 구조이다.
도 11은 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 박막 트랜지스터 영역을 도시한 단면도이다.
도 11에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 박막 트랜지스터는 탑 게이트 구조이다.
투명한 기판(200) 상에 버퍼층(201) 및 게이트 절연층(220)이 형성되고, 게이트 절연층(220) 상에 게이트 라인으로부터 분기된 게이트 전극(210)과, 상기 게이트 절연층(220) 상에 층간 절연층(221)이 형성되고, 상기 게이트 전극(210) 주변의 상기 층간 절연층(221) 상에 형성된 소스 전극(240a) 및 드레인 전극(240b)과, 상기 게이트 절연층(220) 및 상기 층간 절연층(221)에 형성되는 컨택홀을 통해 상기 소스 전극(240a) 및 드레인 전극(240b) 사이의 채널을 형성하는 액티브 패턴(230)을 포함한다.
상기 액티브 패턴(230)은 버퍼층(201)을 사이에 두고 상기 투명한 기판(200)상에 형성된다.
상기 게이트 전극(210)은 상기 액티브 패턴(230)의 채널 영역(231)과 게이트 절연층(220)을 사이에 두고 중첩된다.
여기서 게이트 절연층(220)은 산화 실리콘(SiO2)으로 이루어질 수 있다.
상기 소스 전극(240a) 및 드레인 전극(240b) 각각은 컨택홀에 의해 상기 액티브 패턴(230)의 불순물이 주입된 소스 영역(232) 및 드레인 영역(233)과 각각 접촉된다.
상기 층간 절연층(221) 상에는 평탄층(223)이 형성된다.
상기 평탄층(223) 상에는 투명한 도전 물질의 전극 패턴(250)이 형성된다.
상기 전극 패턴(250)은 상기 평탄층(223)을 관통하는 컨택홀을 통해 드레인 전극(240b)과 전기적으로 접속된다.
본 발명의 다른 실시예에 따른 상기 게이트 전극(210)은 제1 내지 제3 금속 패턴(211, 212, 213)을 포함하고, 상기 소스/드레인 전극(240a, 240b)은 제4 내지 제6 금속 패턴(241, 242, 243)을 포함한다.
상기 제1 및 제4 금속 패턴(211, 241)은 탄탈륨(Ta), 티타늄(Ti), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 티탄 몰리브덴(TiMo) 중 어느 하나로 이루어지거나, 적어도 하나 이상 결합된 합금으로 이루어질 수 있다. 바람직하게는 상기 제1 금속 패턴(211, 241)으로 상기 티탄 몰리브덴(TiMo)이 이용될 수 있다.
상기 제2 및 제5 금속 패턴(212, 242)은 구리(Cu) 또는 구리를 포함하는 합금으로 이루어질 수 있다.
상기 제3 및 제6 금속 패턴(213, 243)은 니켈(Ni) 또는 니켈을 포함하는 합금으로 이루어질 수 있다.
상기 제1-2 및 제4-5 금속 패턴(211, 212, 241, 242)은 스퍼터링 공정과 마스크를 이용한 포토리쏘그라피 공정을 통해 순차적으로 증착될 수 있다.
상기 제3 및 제6 금속 패턴(213, 243)은 상기 제1-2 및 제4-5 금속 패턴(211, 212, 241, 242)을 시드층(seed layer)으로 하여 무전해 도금법을 이용하여 형성될 수 있다.
따라서, 제2 및 제4 금속 패턴(212, 242)은 상기 제3 및 제6 금속 패턴(213, 243)에 의해 외부로부터 폐쇄된다.
본 발명의 일 실시예에 따른 표시장치는 니켈(Ni)로 이루어진 제3 및 제6 금속 패턴(213, 243)에 의해 구리(Cu)로 이루어진 제2 및 제5 금속 패턴(212, 242)을 폐쇄함으로써, 게이트 절연층(220)을 단일층으로 형성함으로써, 공정을 간소화할 수 있는 장점을 가집니다. 즉, 본 발명의 게이트 절연층(220)은 다층 구조의 일반적인 게이트 절연층의 질화 실리콘(SiNx)을 생략하여 콘택홀 형성을 위한 건식 식각 공정을 생략함으로써, 제조 공정을 간소화할 수 있습니다.
또한, 본 발명은 니켈(Ni)로 이루어진 제3 및 제6 금속 패턴(213, 243)에 의해 구리(Cu)로 이루어진 제2 및 제5 금속 패턴(212, 242)을 폐쇄함으로써, 구리(Cu)에 의한 액티브 패턴(230)의 오염을 방지하여 박막 트랜지스터의 성능 및 신뢰도를 향상시킬 수 있는 장점을 가집니다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
110, 210: 게이트 전극 111, 211: 제1 금속 패턴
112, 212: 제2 금속 패턴 113, 213: 제3 금속 패턴
140a, 240a: 소스 전극 140b, 240b: 드레인 전극
141, 241: 제4 금속 패턴 142, 242: 제5 금속 패턴
143, 243: 제6 금속 패턴
112, 212: 제2 금속 패턴 113, 213: 제3 금속 패턴
140a, 240a: 소스 전극 140b, 240b: 드레인 전극
141, 241: 제4 금속 패턴 142, 242: 제5 금속 패턴
143, 243: 제6 금속 패턴
Claims (19)
- 베이스 기판;
상기 베이스 기판 상에 교차되도록 배치된 복수의 게이트 라인과 복수의 데이터 라인;
상기 베이스 기판 상에 배치된 게이트 전극;
상기 게이트 전극 상에 배치된 게이트 절연층;
상기 게이트 절연층 상에 배치된 반도체 패턴;
상기 게이트 전극과 대응되도록 상기 반도체 패턴 상에 배치된 보호층; 및
상기 보호층의 일부 영역을 덮도록 상기 반도체 패턴 상에 배치된 소스 전극 및 드레인 전극을 포함하고,
상기 게이트 전극, 상기 반도체 패턴, 상기 소스 전극 및 상기 드레인 전극을 포함하는 박막 트랜지스터는 상기 게이트 라인과 상기 데이터 라인과의 교차부에 배치되며,
상기 게이트 라인과 상기 데이터 라인의 교차에 의해서 배치된 화소 영역에는 화소 전극과 공통 전극이 순차적으로 교번되게 배치되고,
상기 화소 전극은 상기 드레인 전극과 전기적으로 연결되며,
상기 공통 전극은 순차적으로 적층된 공통 전극의 제1 금속 패턴, 공통 전극의 제2 금속 패턴 및 공통 전극의 제3 금속 패턴을 포함하되, 상기 게이트 전극과 동일한 층에 배치되고,
상기 데이터 라인은 순차적으로 적층된 데이터 라인의 제4 금속 패턴, 데이터 라인의 제5 금속 패턴 및 데이터 라인의 제6 금속 패턴을 포함하며,
상기 게이트 전극은 순차적으로 적층된 게이트 전극의 제1 금속 패턴, 게이트 전극의 제2 금속 패턴 및 게이트 전극의 제3 금속 패턴을 포함하고,
상기 소스 전극 및 드레인 전극은 순차적으로 적층된 소스 전극 및 드레인 전극의 제4 금속 패턴, 소스 전극 및 드레인 전극의 제5 금속 패턴 및 소스 전극 및 드레인 전극의 제6 금속 패턴을 포함하며,
상기 제2 금속 패턴 및 상기 제5 금속 패턴은 구리(Cu) 또는 구리를 포함하는 합금으로 이루어지며,
상기 공통 전극의 제3 금속 패턴은 상기 공통 전극의 제2 금속 패턴의 상부 및 측면과 상기 공통 전극의 제1 금속 패턴의 측면을 감싸도록 배치되어, 상기 공통 전극의 제2 금속 패턴이 외부로부터 폐쇄되도록 하고,
상기 게이트 전극의 제3 금속 패턴은 상기 게이트 전극의 제2 금속 패턴의 상부 및 측면과 상기 게이트 전극의 제1 금속 패턴의 측면을 감싸도록 배치되어, 상기 게이트 전극의 제2 금속 패턴이 외부로부터 폐쇄되도록 하며,
상기 데이터 라인의 제6 금속 패턴은 상기 데이터 라인의 제5 금속 패턴의 상부 및 측면과 상기 데이터 라인의 제4 금속 패턴의 측면을 감싸도록 배치되어, 상기 데이터 라인의 제5 금속 패턴이 외부로부터 폐쇄되도록 하고,
상기 소스 전극 및 드레인 전극의 제6 금속 패턴은 상기 소스 전극 및 드레인 전극의 제5 금속 패턴의 상부 및 측면과 상기 소스 전극 및 드레인 전극의 제4 금속 패턴의 측면을 감싸도록 배치되어, 상기 소스 전극 및 드레인 전극의 제5 금속 패턴이 외부로부터 폐쇄되도록 한 표시장치. - 베이스 기판;
상기 베이스 기판 상에 교차되도록 배치된 복수의 게이트 라인과 복수의 데이터 라인;
상기 베이스 기판 상에 배치된 액티브 패턴
상기 액티브 패턴 상에 배치된 게이트 절연층;
상기 게이트 절연층 상에 배치된 게이트 전극;
상기 게이트 절연층 상에 배치되고, 상기 게이트 전극을 덮는 층간 절연층; 및
상기 게이트 전극 주변의 상기 층간 절연층 상에 배치되어, 상기 액티브 패턴과 연결된 소스 전극 및 드레인 전극을 포함하고,
상기 게이트 전극, 상기 액티브 패턴, 상기 소스 전극 및 상기 드레인 전극을 포함하는 박막 트랜지스터는 상기 게이트 라인과 상기 데이터 라인과의 교차부에 배치되며,
상기 게이트 라인과 상기 데이터 라인의 교차에 의해서 배치된 화소 영역에는 화소 전극과 공통 전극이 순차적으로 교번되게 배치되고,
상기 화소 전극은 상기 드레인 전극과 전기적으로 연결되며,
상기 공통 전극은 순차적으로 적층된 공통 전극의 제1 금속 패턴, 공통 전극의 제2 금속 패턴 및 공통 전극의 제3 금속 패턴을 포함하되, 상기 게이트 전극과 동일한 층에 배치되고,
상기 데이터 라인은 순차적으로 적층된 데이터 라인의 제4 금속 패턴, 데이터 라인의 제5 금속 패턴 및 데이터 라인의 제6 금속 패턴을 포함하며,
상기 게이트 전극은 순차적으로 적층된 게이트 전극의 제1 금속 패턴, 게이트 전극의 제2 금속 패턴 및 게이트 전극의 제3 금속 패턴을 포함하고,
상기 소스 전극 및 드레인 전극은 순차적으로 적층된 소스 전극 및 드레인 전극의 제4 금속 패턴, 소스 전극 및 드레인 전극의 제5 금속 패턴 및 소스 전극 및 드레인 전극의 제6 금속 패턴을 포함하며,
상기 제2 금속 패턴 및 상기 제5 금속 패턴은 구리(Cu) 또는 구리를 포함하는 합금으로 이루어지며,
상기 공통 전극의 제3 금속 패턴은 상기 공통 전극의 제2 금속 패턴의 상부 및 측면과 상기 공통 전극의 제1 금속 패턴의 측면을 감싸도록 배치되어, 상기 공통 전극의 제2 금속 패턴이 외부로부터 폐쇄되도록 하고,
상기 게이트 전극의 제3 금속 패턴은 상기 게이트 전극의 제2 금속 패턴의 상부 및 측면과 상기 게이트 전극의 제1 금속 패턴의 측면을 감싸도록 배치되어, 상기 게이트 전극의 제2 금속 패턴이 외부로부터 폐쇄되도록 하며,
상기 데이터 라인의 제6 금속 패턴은 상기 데이터 라인의 제5 금속 패턴의 상부 및 측면과 상기 데이터 라인의 제4 금속 패턴의 측면을 감싸도록 배치되어, 상기 데이터 라인의 제5 금속 패턴이 외부로부터 폐쇄되도록 하고,
상기 소스 전극 및 드레인 전극의 제6 금속 패턴은 상기 소스 전극 및 드레인 전극의 제5 금속 패턴의 상부 및 측면과 상기 소스 전극 및 드레인 전극의 제4 금속 패턴의 측면을 감싸도록 배치되어, 상기 소스 전극 및 드레인 전극의 제5 금속 패턴이 외부로부터 폐쇄되도록 한 표시장치. - 삭제
- 제1 항 또는 제2 항에 있어서,
상기 제3 금속 패턴 및 상기 제6 금속 패턴은 니켈(Ni) 또는 니켈을 포함한 합금으로 이루어지는 표시장치. - 제1 항 또는 제2 항에 있어서,
상기 제1 금속 패턴 및 상기 제4 금속 패턴은 탄탈륨(Ta), 티타늄(Ti), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 티탄 몰리브덴(TiMo) 중 어느 하나로 이루어지거나, 적어도 하나 이상 결합된 합금으로 이루어지는 표시장치. - 제1 항에 있어서,
상기 보호층은 산화 실리콘(SiO2)으로 이루어진 표시장치. - 삭제
- 제1 항 또는 제2 항에 있어서,
상기 게이트 절연층은 산화 실리콘(SiO2)으로 이루어진 단일층인 표시장치. - 기판상에 제1 금속 패턴 및 제2 금속 패턴을 순차적으로 적층되도록 형성하고, 상기 제2 금속 패턴의 상부 및 측면과 상기 제1 금속 패턴의 측면을 감싸도록 제3 금속 패턴을 형성하여 상기 제2 금속 패턴이 외부로부터 폐쇄되도록, 상기 제1 금속 패턴, 제2 금속 패턴 및 제3 금속 패턴을 포함하는 게이트 전극, 게이트 라인 및 공통 전극을 형성하는 단계;
상기 게이트 전극, 상기 게이트 라인 및 상기 공통 전극 상에 게이트 절연층을 형성하는 단계;
상기 게이트 절연층 상에 반도체 패턴을 형성하는 단계;
상기 게이트 전극과 대응되도록 상기 반도체 패턴 상에 보호층을 형성하는 단계; 및
상기 보호층의 일부 영역을 덮도록 상기 반도체 패턴 상에 제4 금속 패턴 및 제5 금속 패턴을 순차적으로 적층되도록 형성하고, 상기 제5 금속 패턴의 상부 및 측면과 상기 제4 금속 패턴의 측면을 감싸도록 제6 금속 패턴을 형성하여 상기 제5 금속 패턴이 외부로부터 폐쇄되도록, 상기 제4 금속 패턴, 제5 금속 패턴 및 제6 금속 패턴을 포함하는 데이터 라인, 소스 전극 및 드레인 전극을 형성하는 단계; 를 포함하고,
상기 제2 금속 패턴 및 상기 제5 금속 패턴은 구리(Cu) 또는 구리를 포함하는 합금으로 이루어지도록 형성하며,
상기 게이트 전극, 상기 반도체 패턴, 상기 소스 전극 및 상기 드레인 전극을 포함하는 박막 트랜지스터는 상기 게이트 라인과 상기 데이터 라인과의 교차부에 형성되고,
상기 게이트 라인과 상기 데이터 라인의 교차에 의해서 형성된 화소 영역에는 화소 전극과 상기 공통 전극이 순차적으로 교번되게 형성되며,
상기 화소 전극은 상기 드레인 전극과 전기적으로 연결되는 표시장치의 제조방법. - 삭제
- 삭제
- 제9 항에 있어서,
상기 제3 금속 패턴 및 상기 제6 금속 패턴은 니켈(Ni) 또는 니켈을 포함한 합금으로 이루어지는 표시장치의 제조방법. - 제9 항에 있어서,
상기 제1 금속 패턴 및 상기 제4 금속 패턴은 탄탈륨(Ta), 티타늄(Ti), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 티탄 몰리브덴(TiMo) 중 어느 하나로 이루어지거나, 적어도 하나 이상 결합된 합금으로 이루어지는 표시장치의 제조방법. - 삭제
- 삭제
- 제9 항에 있어서,
상기 게이트 절연층은 산화 실리콘(SiO2)으로 이루어진 단일층인 표시장치의 제조방법. - 제1 항 또는 제2 항에 있어서,
상기 게이트 라인의 일측 끝단에는 상기 게이트 라인과 전기적으로 연결된 게이트 패드가 배치되고,
상기 게이트 패드는 하부 게이트 패드 전극과 상기 하부 게이트 패드 전극 상에 연결되는 상부 게이트 패드 전극을 포함하며,
상기 하부 게이트 패드 전극은 순차적으로 적층된 하부 게이트 패드 전극의 제1 금속 패턴, 하부 게이트 패드 전극의 제2 금속 패턴 및 하부 게이트 패드 전극의 제3 금속 패턴을 포함하고, 상기 하부 게이트 패드 전극의 제2 금속 패턴은 구리(Cu) 또는 구리를 포함하는 합금으로 이루어지고,
상기 하부 게이트 패드 전극의 제3 금속 패턴은 상기 하부 게이트 패드 전극의 제2 금속 패턴의 상부 및 측면과 상기 하부 게이트 패드 전극의 제1 금속 패턴의 측면을 감싸도록 배치되어, 상기 하부 게이트 패드 전극의 제2 금속 패턴이 외부로부터 폐쇄되도록 하며,
상기 상부 게이트 패드 전극은 상기 화소 전극과 동일한 층에 배치되고,
상기 하부 게이트 패드 전극은 상기 공통 전극과 동일한 층에 배치된 표시장치. - 제1 항 또는 제2 항에 있어서,
상기 데이터 라인의 일측 끝단에는 상기 데이터 라인과 전기적으로 연결된 데이터 패드가 배치되고,
상기 데이터 패드는 하부 데이터 패드 전극과 상기 하부 데이터 패드 전극 상에 연결되는 상부 데이터 패드 전극을 포함하고,
상기 하부 데이터 패드 전극은 순차적으로 적층된 하부 데이터 패드 전극의 제4 금속 패턴, 하부 데이터 패드 전극의 제5 금속 패턴 및 하부 데이터 패드 전극의 제6 금속 패턴을 포함하고, 상기 하부 데이터 패드 전극의 제5 금속 패턴은 구리(Cu) 또는 구리를 포함하는 합금으로 이루어지며,
상기 하부 데이터 패드 전극의 제6 금속 패턴은 상기 하부 데이터 패드 전극의 제5 금속 패턴의 상부 및 측면과 상기 하부 데이터 패드 전극의 제4 금속 패턴의 측면을 감싸도록 배치되어, 상기 하부 데이터 패드 전극의 제5 금속 패턴이 외부로부터 폐쇄되도록 하고,
상기 상부 데이터 패드 전극은 상기 화소 전극과 동일한 층에 배치되고,
상기 하부 데이터 패드 전극은 상기 데이터 라인과 동일한 층에 배치된 표시장치. - 제1항 또는 제2항에 있어서,
상기 화소 전극과 상기 공통 전극은 서로 다른 층에 배치된 표시장치.
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