KR102137392B1 - 표시 장치 및 그 제조 방법 - Google Patents

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Abstract

표시 장치 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 표시 장치는 기판, 기판 상에 형성되며 산화물 반도체, 게이트 전극, 소스 또는 드레인 전극을 포함하는 코플라나 박막 트랜지스터, 산화물 반도체와 동일 물질로 형성되며, 도체화된 하부 전극, 하부 전극 상에 형성된 제1 절연층, 게이트 전극과 동일 물질로 형성되고, 하부 전극 상에 중첩되어 위치된 중간 전극, 중간 전극 상에 형성된 제2 절연층 및 소스 또는 드레인 전극과 동일 물질로 형성되고, 중간 전극 상에 중첩되어 위치된 상부 전극을 포함하는 것을 특징으로 한다.

Description

표시 장치 및 그 제조 방법{DISPLAY APPARATUS AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 표시 장치 및 그 제조 방법에 관한 것으로서, 작은 면적으로 저장 커패시터의 정전 용량을 확보할 수 있는 표시 장치 및 그 제조 방법에 관한 것이다.
액티브 매트릭스로 구동 가능한 표시 장치는 서브 화소 각각에 박막 트랜지스터, 표시 장치의 종류에 따라 액정층 또는 유기 발광 소자를 포함한다. 또한, 서브 화소 각각은 데이터 전압을 안정되게 유지하기 위한 저장 커패시터를 포함한다. 액정층을 포함하는 표시 장치에서 저장 커패시터는 데이터 전압인 화소 전극과 공통 전극 사이의 전압 차를 저장 커패시터에 저장하며, 유기 발광 소자를 포함하는 표시 장치에서 저장 커패시터는 데이터 전압인 구동 트랜지스터의 게이트와 소스 또는 드레인 전압을 안정되게 유지하는 역할을 한다.
[관련기술문헌]
1. 반도체 장치 및 그 제조 방법(특허출원번호 제2013-7001095호)
표시 장치의 해상도를 높이기 위해 서브 화소의 면적이 축소되면, 트랜지스터 또는 저장 커패시터의 면적도 축소된다. 이는 저장 커패시터의 정전 용량을 감소시킨다. 저장 커패시터의 정전 용량이 감소하면, 서브 화소의 전압 유지가 불안정해지므로 저장 커패시터의 정전 용량이 충분히 확보되어야 한다.
소스 전극 또는 드레인 전극과 게이트 전극의 물질로 형성된 저장 커패시터가 정전 용량을 확보하기 위해서는 일정 이상의 면적을 필요로 한다. 본 발명의 발명자들은 저장 커패시터의 면적을 최소화하면서 화소 전극에 안정적으로 전압을 공급하기 위한 정전 용량을 유지하기 위해, 산화물 반도체를 전극으로 이용하여 최소한의 면적으로 저장 커패시터를 구성하기 위한 장치 및 그 제조 방법을 발명했다.
이에, 본 발명이 해결하고자 하는 과제는 기존의 저장 커패시터에 비해 더 작은 면적의 저장 커패시터로 동일한 정전 용량을 확보하는 것이다. 그 결과, 화소의 면적을 줄여 단위 면적 당 화소 수를 증가시킴으로써 더 높은 해상도의 표시 장치를 제공하는 것이다.
또한, 본 발명이 해결하고자 하는 다른 과제는 투명 유기 발광 표시 장치에서 기존의 저장 커패시터에 비해 더 작은 면적의 저장 커패시터를 형성하여 저장 커패시터가 배치된 발광 영역의 면적을 줄이고, 저장 커패시터 등이 형성되지 않는 투과 영역의 면적을 증가시킨 투명 유기 발광 표시 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 명확하게 이해될 수 있을 것이다.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 표시 장치가 제공된다. 표시 장치는 기판, 코플라나(coplanar) 박막 트랜지스터, 및 저장 커패시터를 포함한다. 박막 트랜지스터는 산화물 반도체, 게이트 전극, 소스 또는 드레인 전극을 포함한다. 저장 커패시터는 산화물 반도체와 동일 물질로 형성된 도체화된 하부 전극, 제1 절연층, 중간 전극, 제2 절연층 및 상부 전극을 포함한다.
표시 장치의 도체화된 산화물 반도체를 이용하여 저장 커패시터를 다중 커패시터로 형성함으로써, 저장 커패시터의 면적을 최소화할 수 있다. 또한, 작은 면적의 저장 커패시터로 충분한 정전 용량을 확보할 수 있으므로, 표시 장치의 화소 면적을 줄일 수 있어서, 고해상도를 구현할 수 있다. 표시 장치가 투명 유기 발광 표시 장치인 경우 작은 면적의 저장 커패시터를 형성함으로써 발광 영역의 면적을 줄일 수 있으므로, 상대적으로 투과 영역의 면적이 증가될 수 있다.
본 발명의 일 실시예에 따르면, 반도체와 동일한 물질을 하프톤 마스크로 패터닝하여 도체화시킴으로써, 표시 장치 제조 공정의 수를 최소화할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1a는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 1b는 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 개략 평면도이다.
도 4는 본 발명의 일 실시예에 따른 유기 발광 표시 장치 제조 방법을 설명하기 위한 순서도이다.
도 5a 내지 도 5e는 본 발명의 일 실시예에 따른 유기 발광 표시 장치 제조 방법을 설명하기 위한 공정 별 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층 "위(on)" 또는 “상에” 로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 소자 또는 층이 다른 소자 또는 층 “바로 위(directly on)” 로 지칭되는 것은 다른 소자 바로 위에 형성되는 것을 의미한다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 크기 및 두께에 반드시 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 당업자가 충분히 이해할 수 있듯이 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다. 이하에서는, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 1a는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다. 표시 장치(100A)는 박막 트랜지스터(T) 및 저장 커패시터(Cst)를 포함한다.
기판(110)은 박막 트랜지스터 영역(A)과 저장 커패시터 영역(B)을 포함한다. 기판(110)의 박막 트랜지스터 영역(A)에는 액티브층(131), 게이트 절연층(112), 게이트 전극(132), 층간 절연층(113), 소스 전극(133), 및 드레인 전극(134)이 적층되어 코플라나 구조의 박막 트랜지스터(T)가 형성된다. 기판(110)의 저장 커패시터 영역(B)에는 하부 전극(121), 제1 절연층(116), 중간 전극(122), 제2 절연층(117) 및 상부 전극(123)이 형성되어 저장 커패시터(Cst)가 형성된다. 저장 커패시터 영역(B)의 하부 전극(121), 제1 절연층(116), 중간 전극(122), 제2 절연층(117) 및 상부 전극(123) 각각은 박막 트랜지스터(T)의 액티브층(131), 게이트 절연층(112), 게이트 전극(132), 층간 절연층(113), 소스 및 드레인 전극(133, 134) 각각과 동일한 물질로 동일한 공정에 의해 형성될 수 있다.
기판(110) 상에는 버퍼층(111)이 형성된다. 버퍼층(111)은 기판(110)을 통한 수분 또는 불순물의 침투를 방지하며, 기판(110) 표면을 평탄화한다. 버퍼층(111)은 실리콘 산화막, 실리콘 질화막 또는 이들의 복층으로 형성될 수 있다. 버퍼층(111) 상에는 박막 트랜지스터(T) 및 저장 커패시터(Cst)가 형성된다.
이하에서는, 기판(110)의 박막 트랜지스터 영역(A) 상에 형성된 박막 트랜지스터(T)의 구성을 먼저 설명한다.
기판(110)의 박막 트랜지스터 영역(A) 상에는 액티브층(131)이 형성된다. 액티브층(131)은, 산화물 반도체를 포함하는 층이다. 액티브층(131)의 산화물 반도체로는, 예를 들어, 인듐 갈륨 아연 산화물(InGaZnO)계 재료가 사용될 수 있다. 액티브층(131)은 소스 영역, 드레인 영역 및 채널 영역을 포함할 수 있으며, 액티브층(131)의 소스 영역 및 드레인 영역 각각은 소스 전극(133) 및 드레인 전극(134)과의 접촉 효율을 위해 도체화된다. 도 1a를 참조하면, 게이트 전극(132)과 중첩되는 액티브층(131)의 채널 영역은 반도체이나, 소스 전극(133)과 드레인 전극(134)이 접하는 소스 영역 및 드레인 영역은 도체화된다. 본 명세서에서는 액티브층(131)이 소스 전극(133)과 드레인 전극(134)이 접하는 도체화된 소스 영역, 도체화된 드레인 영역 및 게이트 전극(132)이 중첩되는 채널 영역을 모두 포함하는 것으로 설명한다.
액티브층(131) 상에는 게이트 절연층(112)이 형성된다. 게이트 절연층(112)은 액티브층(131)과 게이트 전극(132)을 절연시킨다. 게이트 절연층(112)은 실리콘 산화막, 실리콘 질화막 또는 이들의 복층으로 형성될 수 있으나, 이에 제한되지 않고, 다양한 물질로 형성될 수 있다. 게이트 절연층(112)은 게이트 전극(132)과 중첩되는 영역의 액티브층(131) 상에만 형성되거나 기판(110) 전면에 걸쳐 형성될 수도 있다.
게이트 절연층(112) 상에는 게이트 전극(132)이 형성된다. 게이트 전극(132)은 액티브층(131)과 적어도 일부가 중첩된다. 게이트 전극(132)은 도전성 물질로 형성된다.
게이트 전극(132) 상에는 층간 절연층(113)이 형성된다. 층간 절연층(113)은 게이트 절연층(112)과 동일한 물질로 형성될 수 있다. 층간 절연층(113)은 기판(110) 전면에 걸쳐 형성되며, 소스 전극(133) 및 드레인 전극(134)이 층간 절연층(113)의 컨택홀을 통해 액티브층(131)과 전기적으로 연결된다.
층간 절연층(113) 상에는 소스 전극(133) 및 드레인 전극(134)이 형성된다. 소스 전극(133) 및 드레인 전극(134) 각각은 층간 절연층(113) 및/또는 게이트 절연층(112)에 형성된 컨택홀을 통해 액티브층(131)과 접촉된다. 소스 전극(133) 및 드레인 전극(134)은 도전성 물질로 형성된다.
도 1a를 참조하면, 표시 장치(100A)의 박막 트랜지스터(T)는 코플라나 구조의 박막 트랜지스터(T)이다. 코플라나 구조의 박막 트랜지스터(T)는 소스 전극(133), 드레인 전극(134) 및 게이트 전극(132)이 액티브층(131)의 상부에 위치하는 구조의 박막 트랜지스터(T)이다.
이하에서는, 기판(110)의 저장 커패시터 영역(B) 상에 형성된 저장 커패시터(Cst)를 설명한다.
기판(110) 상에서 액티브층(131)과 동일 평면 상에 저장 커패시터(Cst)의 하부 전극(121)이 형성된다. 하부 전극(121)은 기판(110) 상에 액티브층(131)과 동일한 산화물 반도체 물질로 형성되고 하부 전극(121)을 형성하고자 하는 크기의 산화물 반도체를 도체화 처리함으로써 형성될 수 있다.
본 명세서에서 산화물 반도체가 도체화 처리되었다는 것은 산화물 반도체가 완전한 도체가 되었다는 것을 의미하지는 않으며, 산화물 반도체가 도체와 유사한 성질을 갖도록 처리되었다는 것을 의미한다. 예를 들어, 산화물 반도체가 도체화 처리되었다는 것은 산화물 반도체의 면저항이 103 Ω/ㅁ 이하가 되도록 처리되었다는 것을 의미한다.
하부 전극(121) 상에는 제1 절연층(116)이 형성된다. 제1 절연층(116)은 하부 전극(121)과 중간 전극(122)을 절연시키고, 하부 전극(121)과 중간 전극(122) 사이에서 커패시터의 유전체로 기능한다. 또한, 제1 절연층(116)은 전술한 게이트 절연층(112)과 실질적으로 동일한 물질로 형성되거나 또는 동일한 층일 수 있다. 제1 절연층(116)이 게이트 절연층(112)과 동일한 층인 경우, 게이트 절연층(112)과 제1 절연층(116)을 별도로 형성하는 것에 비해 공정의 수를 줄일 수 있다.
제1 절연층(116)은 하부 전극(121)과 중간 전극(122)을 절연시키기 위한 층이므로, 하부 전극(121) 상에만 형성될 수도 있고, 기판(110)의 전면에 걸쳐 형성될 수도 있다.
제1 절연층(116) 상에는 중간 전극(122)이 형성된다. 중간 전극(122)은 하부 전극(121)과 적어도 일부가 중첩된다. 중간 전극(122)은 도전성 물질로 형성되며 전술한 게이트 전극(132)과 동일한 물질로 형성될 수 있다. 중간 전극(122)은 게이트 전극(132)과 전기적으로 연결된다.
제1 절연층(116)은 하부 전극(121)과 중간 전극(122) 사이에서 유전체로 기능하며, 본 발명의 일 실시예에 따른 표시 장치(100A)에서는, 중간 전극(122), 제1 절연층(116), 및 하부 전극(121)이 제1 정전 용량을 갖는 제1 커패시터(C1)를 형성한다.
정전 용량은 커패시터를 형성하는 두 전극 사이의 유전체의 두께에 반비례한다. 제1 정전 용량은 제1 절연층(116)의 두께에 반비례하므로, 제1 정전 용량을 증가시키기 위해 제1 절연층(116)은 최대한 얇은 두께로 형성될 수 있다. 제1 절연층(116)은 게이트 절연층(112)과 동일한 물질로 형성되나, 게이트 절연층(112)과 상이한 두께로 형성될 수 있다. 예를 들어, 제1 절연층(116)은 게이트 절연층(112) 보다 더 얇게 형성될 수 있다. 제1 절연층(116)의 두께가 게이트 절연층(112)의 두께보다 얇은 경우, 제1 커패시터(C1)는 제1 절연층(116)이 게이트 절연층(112)과 동일한 두께를 갖는 것보다 더 큰 정전 용량을 가질 수 있다.
중간 전극(122) 상에는 제2 절연층(117)이 형성된다. 제2 절연층(117)은 중간 전극(122)과 상부 전극(123)을 절연시키고, 중간 전극(122)과 상부 전극(123) 사이에서 유전체로 기능한다. 제2 절연층(117)은 전술한 층간 절연층(113)과 실질적으로 동일한 물질로 형성되거나 동일한 층일 수 있다. 제2 절연층(117)이 층간 절연층(113)과 동일한 층인 경우, 제2 절연층(117)과 층간 절연층(113)을 별도로 형성하는 것에 비해 공정의 수를 줄일 수 있다.
제2 절연층(117) 상에는 상부 전극(123)이 형성된다. 상부 전극(123)은 중간 전극(122)과 적어도 일부가 중첩된다. 상부 전극(123)은 도전성 물질로 형성되며 전술한 소스 전극(133) 또는 드레인 전극(134)과 동일한 물질로 형성될 수 있다.
도 1a에서는 상부 전극(123)이 박막 트랜지스터(T)의 드레인 전극(134)으로 연장되어 형성된 것을 도시하였으나, 박막 트랜지스터(T)의 구조, 동작 조건 등에 따라 상부 전극(123)이 박막 트랜지스터(T)의 소스 전극(133)으로 연장되어 형성될 수도 있다.
본 발명의 일 실시예에 따른 표시 장치(100A)에서, 중간 전극(122), 제2 절연층(117), 및 상부 전극(123)이 제2 정전 용량을 갖는 제2 커패시터(C2)를 형성한다.
제2 절연층(117)은 층간 절연층(113)과 동일한 물질로 형성되나 층간 절연층(113)과 상이한 두께로 형성될 수 있다. 예를 들어, 제2 절연층(117)은 층간 절연층(113) 보다 더 얇게 형성될 수 있다. 제2 절연층(117)의 두께가 층간 절연층(113) 보다 얇은 경우, 제2 커패시터(C2)는 제2 절연층(117)이 층간 절연층(113)과 동일한 두께를 갖는 것보다 더 큰 정전 용량을 가질 수 있다.
제1 커패시터(C1) 및 제2 커패시터(C2)는 병렬로 연결되며, 하나의 저장 커패시터(Cst)로 동작한다. 제1 커패시터(C1)는 하부 전극(121), 제1 절연층(116) 및 중간 전극(122)으로 구성되고, 제2 커패시터는(C2)는 상부 전극(123), 제2 절연층(117) 및 중간 전극(122)으로 구성되는데, 여기서 하부 전극(121)과 상부 전극(123)이 직접 연결되어 제1 커패시터(C1)과 제2 커패시터(C2)가 병렬로 동작된다.
또한, 전술한 바와 같이 제1 절연층(116)은 게이트 절연층(112)과 동시에 형성되며, 제2 절연층(117)은 층간 절연층(113)과 동시에 형성될 수 있다. 제1 절연층(116)과 게이트 절연층(112)이 동일한 층으로 형성되고, 제2 절연층(117)과 층간 절연층(113)이 동일한 층으로 형성됨에 따라, 저장 커패시터(Cst)의 정전 용량이 결정될 수 있다. 예를 들어, 박막 트랜지스터(T)의 형성에서 게이트 절연층(112)의 두께는 층간 절연층(113)의 두께 보다 얇을 수 있으므로, 제1 정전 용량이 제2 정전 용량 보다 더 클 수 있다.
도 1a에 도시된 저장 커패시터(Cst)를 구성하는 경우, 기존의 저장 커패시터에 비해 더 작은 면적의 저장 커패시터로 동일한 정전 용량을 확보할 수 있다. 더 작은 면적의 저장 커패시터를 적용함으로써 화소 각각의 면적을 줄일 수 있으므로 단위 면적 당 화소의 수가 증가되어 보다 높은 해상도의 표시 장치를 구현할 수 있다.
한편, 일반적인 스태거드(staggered) 구조의 박막 트랜지스터는 게이트 전극, 절연층, 반도체층, 소스 또는 드레인 전극이 순서대로 적층된다. 따라서, 반도체층이 도체화되는 경우라도 소스 또는 게이트 전극과 반도체층이 사이에 절연층 없이 전기적으로 연결되므로, 커패시터를 형성하기 어렵다. 스태거드 구조의 박막 트랜지스터에서 반도체층을 다중 커패시터의 독립적인 전극으로 활용되기 위해서는 반도체층 상에 별도의 절연층을 형성해야 하고 추가적인 개구 공정도 요구된다. 따라서, 반도체층을 도체화하여 저장 커패시터(Cst)의 전극으로 활용하는데 있어서 스태거드 구조의 박막 트랜지스터 보다는 도 1a에 도시된 바와 같은 코플라나 구조의 박막 트랜지스터(T)가 이점이 있다.
도 1b는 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 단면도이다. 도 1b의 유기 발광 표시 장치(100B)의 구성 요소들 중에서 도 1a와 실질적으로 동일한 구성 요소들(110, 111, 112, 113, 116, 117, 121, 122, 123, 131, 132, 133, 134)에 대해서는 중복 설명을 생략한다.
도 1b을 참조하면, 박막 트랜지스터(T)의 드레인 전극(134)은 평탄화막(118)의 컨택홀을 통해 애노드(141)와 전기적으로 연결되고, 뱅크층(142)이 컨택홀을 덮도록 형성된다. 컨택홀에 의한 애노드(141)의 단차는 서브 화소의 빛샘 현상 등의 원인이 될 수 있으므로 뱅크층(142)이 컨택홀을 덮도록 형성함으로써, 이를 개선할 수 있다. 따라서, 유기 발광 표시 장치(100B)의 시인성을 향상시킬 수 있다. 애노드(141) 상에 유기 발광층(143)이 형성되고, 캐소드(144)가 유기 발광층(143) 상에 형성된다.
본 발명의 일 실시예에 따른 유기 발광 표시 장치(100B)에서는 박막 트랜지스터(T)의 액티브층(131)과 동일 평면에 형성된 반도체층을 도체화하여 저장 커패시터(Cst)의 하부 전극(121)으로 구성하고, 하부 전극(121) 상에 제1 절연층(116), 중간 전극(122), 제2 절연층(117) 및 상부 전극(123)을 차례로 적층하여 이중 저장 커패시터(Cst)를 형성한다. 따라서, 제한된 면적에서도 충분한 정전 용량을 제공할 수 있는 저장 커패시터(Cst)를 형성할 수 있다.
도 1b에 도시된 저장 커패시터(Cst)를 유기 발광 표시 장치(100B)에 적용하는 경우, 기존 커패시터 구조 대비 더 작은 면적의 저장 커패시터(Cst)로 동일한 정전 용량을 확보할 수 있다. 더 작은 면적의 저장 커패시터(Cst)를 적용함으로써 화소의 면적을 줄일 수 있으므로 단위 면적 당 화소의 수가 증가되어 보다 높은 해상도의 표시 장치를 구현할 수 있다.
본 발명의 일 실시예에 따른 유기 발광 표시 장치(100B)가 하부 발광 (Bottom emission) 방식의 유기 발광 표시 장치인 경우, 도 1b에 도시된 저장 커패시터(Cst)를 적용함으로써 저장 커패시터(Cst)의 면적을 줄일 수 있고, 동일 면적의 화소에서 저장 커패시터의 면적을 제외한 발광 영역의 면적을 늘릴 수 있다.
본 발명의 일 실시예에 따른 유기 발광 표시 장치(100B)는 복수의 서브 화소를 포함할 수 있으며, 복수의 서브 화소 각각은 서로 상이한 면적의 저장 커패시터(Cst)를 포함할 수 있다. 유기 발광 표시 장치(100B)에서는 각 서브 화소 마다 구동에 필요한 전류가 상이할 수 있다. 각각의 서브 화소 별로 필요한 구동 전류를 기초로 저장 커패시터(Cst)의 면적을 각각 다르게 설계할 수 있다. 이 경우, 각 서브 화소 별 저장 커패시터(Cst)의 효율을 최대화할 수 있고, 상황에 따라 추가적인 박막 트랜지스터를 위한 공간을 확보할 수 있다.
도 2는 본 발명의 일 실시예에 따른 표시 장치(200)의 단면도이다. 도 2의 표시 장치(200)의 구성 요소들 중에서 도 1a와 실질적으로 동일한 구성 요소들(210, 211, 212, 213, 216, 217, 221, 222, 223, 231, 232, 233, 234)에 대해서는 중복 설명을 생략한다.
도 2을 참조하면, 제3 절연층(215)이 상부 전극(223), 소스 전극(233) 및 드레인 전극(234) 상에 형성되고, 연결 전극(235A)과 추가 전극(235B)은 제3 절연층(215) 상에 형성된다. 제3 절연층(215)은 상부 전극(223)과 추가 전극(235B) 사이에서 유전체층으로 기능할 수 있는 물질로 형성된다. 제3 절연층(215)은 실리콘 산화막, 실리콘 질화막 또는 이들의 복층으로 형성될 수 있으나, 이에 제한되지 않고, 다양한 물질로 형성될 수 있다. 연결 전극(235A)은 드레인 전극(234)과 중첩되도록 형성되고, 추가 전극(235B)은 상부 전극(223)과 중첩되도록 형성된다. 연결 전극(235A)은 드레인 전극(234)과 전기적으로 연결된다. 연결 전극(235A)과 추가 전극(235B)은 도전성 물질로 형성된다. 다양한 실시예에서, 연결 전극(235A)은 생략될 수도 있다.
추가 전극(235B)은 제3 절연층(215)을 유전체층으로 하여 상부 전극(223)과 제3 커패시터(C3)를 형성한다.
제3 커패시터(C3)는 제1 커패시터(C1) 및 제2 커패시터(C2)와 병렬적으로 연결되어 저장 커패시터(Cst)를 구성한다. 다시 말하면, 제1 커패시터(C1)는 하부 전극(221), 제1 절연층(216) 및 중간 전극(222)으로 구성되고, 제2 커패시터는(C2)는 상부 전극(223), 제2 절연층(217) 및 중간 전극(222)으로 구성되며, 제3 커패시터(C3)는 상부 전극(223), 제3 절연층(215), 및 추가 전극(235B)으로 구성된다. 여기서, 하부 전극(221)과 상부 전극(223)이 직접 연결되고, 중간 전극(222)과 추가 전극(235B)이 직접 연결되어, 저장 커패시터(Cst)는 3개의 커패시터가 병렬로 연결된 하나의 저장 커패시터(Cst)로서 동작된다.
저장 커패시터(Cst)는, 제3 커패시터(C3)가 병렬로 추가됨으로써 동일한 면적에서 보다 큰 정전 용량을 확보할 수 있다. 또한작은 면적의 저장 커패시터로 충분한 정전 용량을 확보할 수 있으므로, 화소의 면적을 줄일 수 있고, 단위 면적 당 화소의 수가 증가되어 보다 높은 해상도의 표시 장치를 구현할 수 있다
도 3은 본 발명의 일 실시예에 따른 투명 유기 발광 표시 장치의 개략도이다.
본 명세서에서 투명 유기 발광 표시 장치(300)는 적어도 표시 장치 뒤의 사물을 사용자가 인식할 수 있는 정도의 투과율을 갖는 것을 의미한다. 예를 들어, 투명 유기 발광 표시 장치의 투과율은 적어도 20% 이상일 수 있다.
도 3을 참조하면, 각각의 화소 영역은 투과 영역(TA) 및 발광 영역(EA)을 포함하고, 발광 영역(EA)에 스위칭 트랜지스터(TFT1), 구동 트랜지스터(TFT2) 및 저장 커패시터(Cst)가 포함된다. 투과 영역(TA)은 외광을 투과시키는 영역이므로, 박막 트랜지스터(T) 및 저장 커패시터(Cst)가 투과 영역(TA)에 형성되는 경우, 투과율이 감소하며 선명한 외부 이미지 시인이 어렵게 된다. 따라서, 도 3에 도시된 바와 같이, 박막 트랜지스터(T) 및 저장 커패시터(Cst)는 발광 영역(EA)에 형성될 수 있다.
본 발명의 일 실시예에 따른 투명 유기 발광 표시 장치(300)에서 저장 커패시터(Cst)는 구동 트랜지스터(TFT2)의 액티브층과 동일 평면에 형성된 반도체층을 도체화하여 저장 커패시터(Cst)의 하부 전극으로 구성하고, 하부 전극 상에 제1 절연층, 중간 전극, 제2 절연층 및 상부 전극을 차례로 적층하여 이중 저장 커패시터(Cst)를 형성한다. 제1 커패시터(C1)는 하부 전극, 제1 절연층 및 중간 전극으로 구성되고, 제2 커패시터는(C2)는 상부 전극, 제2 절연층 및 중간 전극으로 구성된다. 제1 커패시터(C1)와 제2 커패시터(C2)는 병렬로 연결되어 하나의 저장 커패시터(Cst)로 동작한다. 복수의 커패시터(C1, C2)로 형성된 저장 커패시터(Cst)는 동일한 정전 용량을 갖는 기존 저장 커패시터 면적의 2/3 이하의 면적으로 형성될 수 있다. 이에 따라, 저장 커패시터(Cst)의 면적은 하나의 서브 화소의 면적의 20% 이하일 수 있다.
기존 저장 커패시터와 비교하여 동일 정전 용량을 더 작은 면적으로 구현할 수 있으므로, 이중 저장 커패시터(Cst)가 배치된 발광 영역(EA)의 면적을 줄일 수 있다. 이 경우, 동일 면적의 화소에서 상대적으로 투과 영역(TA)의 면적을 증가시킬 수 있고, 보다 높은 투명 유기 발광 표시 장치(300)의 투과율을 확보할 수 있다. 투과 영역(TA)의 면적을 증가시키지 않는 경우에도 화소의 면적을 줄일 수 있으므로 단위 면적 당 화소의 수가 증가되어 보다 높은 해상도의 투명 유기 발광 표시 장치(300)를 구현할 수 있다. 도 3에서는 저장 커패시터(Cst)를 2개의 커패시터가 병렬로 연결된 것으로 도시하고 있으나, 이에 제한되지 않고 3개 이상의 저장 커패시터를 병렬로 연결하여 사용할 수도 있다.
유기 발광 표시 장치에서는 표시 장치의 신뢰성을 유지 또는 향상하기 위해 다양한 박막 트랜지스터가 추가될 수 있다. 예를 들어, 초기화 박막 트랜지스터, 방전(discharge)용 박막 트랜지스터, 내부 보상용 박막 트랜지스터, 문턱 전압(Vth)보상용 박막 트랜지스터, 샘플링 박막 트랜지스터, 에미션(emission)용 박막 트랜지스터 등이 추가될 수 있다. 본 발명의 다양한 실시예에서, 투명 유기 발광 표시 장치의 발광 영역(EA)은 한정된 공간을 가지기 때문에, 전술된 다양한 박막 트랜지스터 및 저장 커패시터가 배치되기에는 공간상의 제약이 있다. 특히, 저장 커패시터(Cst)의 정전 용량은 저장 커패시터(Cst)의 면적에 비례하므로, 투명 유기 발광 표시 장치(300)의 구동에 필요한 정전 용량을 확보하기 위해서는 충분한 공간이 필요하다. 본 발명의 일 실시예에 따른 투명 유기 발광 표시 장치(300)의 저장 커패시터(Cst)는 반도체층을 도체화하여 다중 저장 커패시터(Cst)의 전극으로 사용함으로써, 좁은 공간에서도 충분한 정전 용량을 확보할 수 있어 추가적인 박막 트랜지스터의 배치를 가능하게 한다.
도 4는 본 발명의 일 실시예에 따른 표시 장치 제조 방법을 설명하기 위한 순서도이다. 도 5a 내지 도 5f는 본 발명의 일 실시예에 따른 표시 장치 제조 방법을 설명하기 위한 공정별 단면도들이다.
본 발명의 일 실시예에 따른 표시 장치 제조 방법에서는, 표시 장치의 서브 화소 영역에 코플라나 구조의 박막 트랜지스터(T) 및 저장 커패시터(Cst)가 형성된다.
먼저, 기판(510) 상에 버퍼층(511)을 형성하고, 버퍼층(511) 상에는 산화물 반도체층(530)을 형성한다(S100). 이어서 산화물 반도체층(530)을 하프톤(half-tone) 마스크(501)를 이용하여 액티브층(530A)과 남은 산화물 반도체층(530B)으로 패터닝한다(S200).
도 5a를 참조하면, 기판(510) 상에는 버퍼층(511), 산화물 반도체층(530) 및 포토리지스트(540)가 순서대로 적층된다. 하프톤 마스크(501)는 광이 차단되는 차단부(502), 광이 투과되는 투과부(503), 광의 일부만 투과되는 반투과부(504)를 포함한다. 하프톤 마스크(501)가 배치된 후 노광이 수행되며, 노광 후에는 현상이 수행된다.
도 5b를 참조하면, 현상에 의해 투과부(503)에 대응된 영역에는 포토리지스트(541A)가 남아 있으며, 하프톤 마스크(501)의 반투과부(504)에 대응된 영역에는 일부의 포토리지스트(541B)가 남아 있다. 도 5a 내지 도 5b 에서 산화물 반도체층(530)의 패터닝 공정은 하프톤 마스크(501)를 이용하는 공정 외에 다양한 공정으로 수행될 수 있다. 예를 들어, 하프톤 마스크(501)가 아닌 2개의 포토마스크를 이용하여 산화물 반도체층(530)을 패터닝 할 수도 있다.
도 5c를 참조하면, 식각을 통해 포토리지스트(541A, 541B)가 남아 있지 않은 산화물 반도체층(530)이 제거된다. 투과부(503)에 대응된 영역은 액티브층(530A)의 영역으로 정의되고, 반투과부(504)에 대응된 영역은 남은 산화물 반도체층(530B)으로 정의된다. 액티브층(530A)과 남은 산화물 반도체(530B)는 이격된다.
이어서, 도 5d를 참조하면, 애싱(Ashing)을 통해 액티브층(530A) 상의 포토리지스트(541A)의 일부와 남은 산화물 반도체층(530B) 상의 포토리지스트가 제거된다. 애싱에 의해 남은 산화물 반도체층(530B)은 포토리지스트가 제거되어 노출되고, 액티브층(530A)은 일부 포토리지스트(541A)가 남게 된다.
이어서, 남은 산화물 반도체층(530B)은 도체화 공정을 통해 저장 커패시터(Cst)의 하부 전극(521)으로 형성된다(S300). 반도체 물질을 도체화하는 공정은 남은 산화물 반도체층(530B)을 건식 애칭(dry etching), 수소 플라즈마 처리, 헬륨 플라즈마 처리 등이 수행된다. 포토리지스트(541A)가 남아 있는 액티브층(530A)은 도체화되 않는다. 이어서, 액티브층(530A) 상에 남은 포토리지스트(541A)가 스트립(strip)된다.
이어서, 도 5e를 참조하면, 액티브층(530A) 및 하부 전극(521) 상에 제1 절연층(512)이 형성되고, 제1 절연층(512) 상에 게이트 전극(532) 및 중간 전극(522)이 형성된다(S400). 게이트 전극(532) 및 중간 전극(522)은 동일한 물질로 형성될 수 있다. 게이트 전극(532)은 액티브층(530A)의 일부를 덮도록 형성된다. 중간 전극(522)은 하부 전극(521)의 적어도 일부를 덮도록 형성된다.
또한, 액티브층(530A)의 노출된 영역이 도체화된다(S500). 본 명세서에서, 액티브층(531)의 노출된 영역이 도체화되는 공정은 전술한 하부 전극(521)을 형성하기 위한 도체화 공정과 별도로 수행되는 것으로 설명되나, 동시에 수행될 수도 있다.
이어서, 도 5f를 참조하면, 게이트 전극(532) 및 중간 전극(522) 상에 제2 절연층(513)이 형성되고, 액티브층(530A) 상에 소스 전극(533) 및 드레인 전극(534) 이 형성되고, 중간 전극(522) 상에 상부 전극(523)이 형성된다(S600). 소스 전극(533) 및 드레인 전극(534)은 제2 절연층(513)의 컨택홀을 통해 액티브층(530A)의 도체화된 영역과 전기적으로 연결된다. 상부 전극(523)은 제2 절연층(513)의 컨택홀을 통해 하부 전극(521)과 직접 연결된다. 도 5f에서 드레인 전극(534)과 상부 전극(523)은 전기적으로 연결된 하나의 전극으로 도시되었으나, 박막 트렌지스터의 종류에 따라 소스 전극(533)과 연결될 수도 있다.
하부 전극(521)과 중간 전극(522)는 제1 커패시터(C1)를 형성하고, 중간 전극(522)과 상부 전극(523)은 제2 커패시터(C2)를 형성한다. 또한, 하부 전극(521)과 상부 전극(523)이 직접 연결되므로 제1 커패시터(C1)과 제2 커패시터(C2)는 병렬로 동작된다.
본 명세서에서 사용된 기판은 기판 상에 형성될 수 있는 다양한 구성 요소들을 지지하기 위한 부재이다. 기판은 절연 물질로 구성될 수 있다. 예를 들어 유리 또는 플라스틱 등으로 이루어질 수 있으나, 이에 제한되지 않고 다양한 물질로 형성될 수 있다.
본 명세서에서 사용된 산화물 반도체는 도체화가 가능한 다양한 산화물을 모두 포함할 수 있다. 예를 들어, 앞서 언급한 인듐 갈륨 아연 산화물(InGaZnO)을 포함하여 산화물 반도체의 구성 물질로서 4원계 금속 산화물인 인듐 주석 갈륨 아연 산화물(InSnGaZnO)계 재료, 3원계 금속 산화물인 인듐 주석 아연 산화물(InSnZnO)계 재료, 인듐 알루미늄 아연 산화물(InAlZnO)계 재료, 인듐 하프늄 아연 산화물(InHfZnO), 주석 갈륨 아연 산화물(SnGaZnO)계 재료, 알루미늄 갈륨 아연 산화물(AlGaZnO)계 재료, 주석 알루미늄 아연 산화물(SnAlZnO)계 재료, 2원계 금속 산화물인 인듐 아연 산화물(InZnO)계 재료, 주석 아연 산화물(SnZnO)계 재료, 알루미늄 아연 산화물(AlZnO)계 재료, 아연 마그네슘 산화물(ZnMgO)계 재료, 주석 마그네슘 산화물(SnMgO)계 재료, 인듐 마그네슘 산화물(InMgO)계 재료, 인듐 갈륨 산화물(InGaO)계 재료, 인듐 산화물(InO)계 재료, 주석 산화물(SnO)계 재료, 아연 산화물(ZnO)계 재료 등이 사용될 수 있다. 상술한 각각의 산화물 반도체 재료에서 포함되는 각각의 원소의 조성 비율은 특별히 한정되지 않고 다양하게 조정될 수 있다.
본 명세서에서, 도전성 전극인 게이트 전극, 소스 전극, 드레인 전극, 중간 전극, 상부 전극, 추가 전극은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)중 어느 하나 또는 이들의 합금으로 이루어질 수 있으나, 이에 제한되지 않고, 다양한 물질로 형성될 수 있다. 또한, 도전성 전극인 게이트 전극, 소스 전극, 드레인 전극, 중간 전극, 상부 전극은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 다중층일 수도 있다.
본 발명의 다양한 실시예들에 따른 표시 장치 및 그 제조 방법은 다음과 같이 설명될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는, 기판, 기판 상에 형성되며, 액티브층, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 코플라나(coplanar) 박막 트랜지스터, 코플라나 박막 트랜지스터 상에 형성된 연결 전극, 및 기판 상에 배치된 저장 커패시터를 포함하고, 저장 커패시터는, 액티브층과 동일 물질로 동일 층에 형성되며, 도체화된 하부 전극, 하부 전극 상에 형성된 제1 절연층, 게이트 전극과 동일 물질로 동일 층에 형성되고, 하부 전극 상에 중첩되어 위치된 중간 전극, 중간 전극 상에 형성된 제2 절연층, 및 소스 전극 또는 드레인 전극과 동일 물질로 동일 층에 형성되고, 중간 전극 상에 중첩되어 위치된 상부 전극을 포함하는 것을 특징으로 한다.
본 발명의 다른 특징에 따르면, 하부 전극과 중간 전극 사이에 제1 커패시터가 형성되고, 중간 전극과 상부 전극 사이에 제2 커패시터가 형성될 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 커패시터의 정전 용량이 제2 커패시터의 정전 용량 보다 클 수 있다.
본 발명의 또 다른 특징에 따르면, 연결 전극은 드레인 전극과 중첩되도록 형성되고, 연결 전극은 드레인 전극과 전기적으로 연결될 수 있다.
본 발명의 또 다른 특징에 따르면, 연결 전극과 동일 물질로 동일 층에 형성되고, 상부 전극 상에 형성된 추가 전극을 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 상부 전극과 추가 전극 사이에 제3 커패시터가 형성될 수 있다.
본 발명의 또 다른 특징에 따르면, 연결 전극 상에 형성되고, 연결 전극과 전기적으로 연결되는 애노드, 애노드 상에 형성된 유기 발광층, 및 유기 발광층 상에 형성된 캐소드를 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 연결 전극과 애노드 사이에 위치하는 평탄화막, 평탄화막에 형성된 컨택홀, 및 컨택홀 상에 위치하고, 컨택홀을 덮는 뱅크층을 더 포함하고, 컨택홀을 통해 연결 전극과 애노드가 전기적으로 연결될 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 절연층의 두께는 제2 절연층의 두께 보다 얇을 수 있다.
본 발명의 또 다른 특징에 따르면, 코플라나 박막 트랜지스터는 액티브층 상에 형성된 게이트 절연층을 더 포함하고, 제1 절연층의 두께는 게이트 절연층의 두께 보다 얇을 수 있다.
본 발명의 또 다른 특징에 따르면, 코플라나 박막 트랜지스터는 게이트 전극 상에 형성된 층간 절연층을 더 포함하고, 제2 절연층의 두께는 층간 절연층의 두께 보다 얇을 수 있다.
본 발명의 다른 실시예에 따른 유기 발광 표시 장치는, 복수의 화소를 포함하는 기판, 복수의 화소 각각에 형성된, 복수의 코플라나 박막 트랜지스터, 복수의 화소 각각에 형성된, 복수의 코플라나 박막 트랜지스터 중 적어도 하나와 연결된 저장 커패시터, 및 복수의 화소 각각에 형성된, 유기 발광 소자를 포함하고, 코플라나 박막 트랜지스터는 액티브층, 게이트 전극, 소스 전극 또는 드레인 전극을 포함하고, 저장 커패시터는 유기 발광 소자 하에 배치되고, 액티브층과 동일 물질로 동일 층에 형성되며, 도체화된 하부 전극, 하부 전극 상에 형성된 제1 절연층, 게이트 전극과 동일 물질로 동일 층에 형성되고, 하부 전극 상에 중첩되어 위치된 중간 전극, 중간 전극 상에 형성된 제2 절연층, 및 소스 전극 또는 드레인 전극과 동일 물질로 동일 층에 형성되고, 중간 전극 상에 중첩되어 위치된 상부 전극을 포함한다.
본 발명의 다른 특징에 따르면, 화소는 유기 발광 소자가 형성된 발광 영역 및 광이 투과 가능한 투과 영역을 포함하고, 저장 커패시터는 발광 영역에 형성될 수 있다.
본 발명의 또 다른 특징에 따르면, 저장 커패시터의 면적은 하나의 화소의 면적의 20% 이하일 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 화소 각각은 복수의 서브 화소를 포함하고, 복수의 서브 화소 각각은 서로 상이한 면적의 저장 커패시터를 포함할 수 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터 제조 방법은, 액티브층과, 게이트 전극, 소스 전극 및 드레인 전극으로 구성된 박막 트랜지스터 및 하부 전극, 중간 전극 및 상부 전극으로 구성된 저장 커패시터를 포함하는 박막 트랜지스터의 제조 방법으로서, 기판 상에서 동일 물질로 동일 층에 액티브층 및 액티브층과 이격된 하부 전극을 형성하는 단계, 액티브층 및 하부 전극 상에 제1 절연층을 형성하는 단계, 제1 절연층 상에서 동일 물질로 동일 층에 게이트 전극 및 중간 전극을 형성하는 단계, 게이트 전극 및 중간 전극 상에 제2 절연층을 형성하는 단계, 및 제2 절연층 상에서 동일 물질로 동일 층에 소스 전극, 드레인 전극 및 상부 전극을 형성하는 단계를 포함하고, 하부 전극을 형성하는 단계는, 액티브층과 이격된 액티브층과 동일한 물질을 도체화시킴으로써 하부 전극을 형성하고, 상부 전극을 형성하는 단계는 상부 전극을 제2 절연층의 컨택홀을 통해 하부 전극과 직접 연결시키는 단계를 포함한다.
본 발명의 다른 특징에 따르면, 기판 상에서 동일 물질로 동일 층에 액티브층 및 액티브층과 이격된 하부 전극을 형성하는 단계는, 기판 상에 반도체층을 형성하는 단계, 트랜지스터의 액티브층 영역 및 저장 커패시터의 하부 전극 영역을 형성하도록 반도체층을 하프톤 마스크를 이용하여 패터닝하는 단계, 및 하부 전극 영역에 형성된 반도체층을 도체화하여 하부 전극을 형성하는 단계를 포함할 수 있다.
이상으로 실시예를 들어 본 발명을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100A, 100B, 200 : 유기 발광 표시 장치
110, 210, 510 : 기판
111, 211, 511 : 버퍼층
112, 212 : 게이트 절연층
113, 213 : 층간 절연층
116, 216, 512 : 제1 절연층
117, 217, 513 : 제2 절연층
118 : 평탄화막
121, 221, 521 : 하부 전극
122, 222, 522 : 중간 전극
123, 223, 523 : 상부 전극
131, 231, 530A : 액티브층
132, 232, 532 : 게이트 전극
133, 233, 533 : 소스 전극
134, 234, 534 : 드레인 전극
141 : 애노드
142 : 뱅크층
143 : 유기 발광층
144 : 캐소드
215 : 제3 절연층
235A : 연결 전극
235B : 추가 전극
300 : 투명 유기 발광 표시 장치
501 : 하프톤 마스크
502 : 차단부
503 : 투과부
504 : 반투과부
530 : 산화물 반도체층
530B : 남은 산화물 반도체층
541A, 541B : 포토리지스트

Claims (17)

  1. 기판;
    상기 기판 상에 형성되며, 액티브층, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 코플라나(coplanar) 박막 트랜지스터;
    상기 코플라나 박막 트랜지스터 상에 형성된 연결 전극; 및
    상기 기판 상에 배치된 저장 커패시터를 포함하고,
    상기 저장 커패시터는,
    상기 액티브층과 동일 물질로 동일 층에 형성되며, 도체화된 하부 전극;
    상기 하부 전극 상에 형성된 제1 절연층;
    상기 게이트 전극과 동일 물질로 동일 층에 형성되고, 상기 하부 전극 상에 중첩되어 위치된 중간 전극;
    상기 중간 전극 상에 형성된 제2 절연층; 및
    상기 소스 전극 또는 드레인 전극과 동일 물질로 동일 층에 형성되고, 상기 중간 전극 상에 중첩되어 위치된 상부 전극을 포함하는 것을 특징으로 하는, 표시 장치.
  2. 제1항에 있어서,
    상기 하부 전극과 상기 중간 전극 사이에 제1 커패시터가 형성되고,
    상기 중간 전극과 상기 상부 전극 사이에 제2 커패시터가 형성된 것을 특징으로 하는, 표시 장치.
  3. 제2항에 있어서,
    상기 제1 커패시터의 정전 용량이 상기 제2 커패시터의 정전 용량 보다 큰 것을 특징으로 하는, 표시 장치.
  4. 제1항에 있어서,
    상기 연결 전극은 상기 드레인 전극과 중첩되도록 형성되고, 상기 연결 전극은 상기 드레인 전극과 전기적으로 연결되는 것을 특징으로 하는, 표시 장치.
  5. 제1항에 있어서,
    상기 연결 전극과 동일 물질로 동일 층에 형성되고, 상기 상부 전극 상에 형성된 추가 전극을 더 포함하는 것을 특징으로 하는, 표시 장치.
  6. 제5항에 있어서,
    상기 상부 전극과 상기 추가 전극 사이에 제3 커패시터가 형성된 것을 특징으로 하는, 표시 장치.
  7. 제1항에 있어서,
    상기 연결 전극 상에 형성되고, 상기 연결 전극과 전기적으로 연결되는 애노드;
    상기 애노드 상에 형성된 유기 발광층; 및
    상기 유기 발광층 상에 형성된 캐소드를 더 포함하는 것을 특징으로 하는, 표시 장치.
  8. 제7항에 있어서,
    상기 연결 전극과 상기 애노드 사이에 위치하는 평탄화막;
    상기 평탄화막에 형성된 컨택홀; 및
    상기 컨택홀 상에 위치하고, 상기 컨택홀을 덮는 뱅크층을 더 포함하고,
    상기 컨택홀을 통해 상기 연결 전극과 상기 애노드가 전기적으로 연결되는, 표시 장치.
  9. 제1항에 있어서,
    상기 제1 절연층의 두께는 상기 제2 절연층의 두께 보다 얇은 것을 특징으로 하는, 표시 장치.
  10. 제1항에 있어서,
    상기 코플라나 박막 트랜지스터는 상기 액티브층 상에 형성된 게이트 절연층을 더 포함하고,
    상기 제1 절연층의 두께는 상기 게이트 절연층의 두께 보다 얇은 것을 특징으로 하는, 표시 장치.
  11. 제1항에 있어서,
    상기 코플라나 박막 트랜지스터는 상기 게이트 전극 상에 형성된 층간 절연층을 더 포함하고,
    상기 제2 절연층의 두께는 상기 층간 절연층의 두께 보다 얇은 것을 특징으로 하는, 표시 장치.
  12. 복수의 화소를 포함하는 기판;
    상기 복수의 화소 각각에 형성된, 복수의 코플라나 박막 트랜지스터;
    상기 복수의 화소 각각에 형성된, 상기 복수의 코플라나 박막 트랜지스터 중 적어도 하나와 연결된 저장 커패시터; 및
    상기 복수의 화소 각각에 형성된, 유기 발광 소자를 포함하고,
    상기 코플라나 박막 트랜지스터는 액티브층, 게이트 전극, 소스 전극 또는 드레인 전극을 포함하고,
    상기 저장 커패시터는 상기 유기 발광 소자 하에 배치되고,
    상기 액티브층과 동일 물질로 동일 층에 형성되며, 도체화된 하부 전극;
    상기 하부 전극 상에 형성된 제1 절연층;
    상기 게이트 전극과 동일 물질로 동일 층에 형성되고, 상기 하부 전극 상에 중첩되어 위치된 중간 전극;
    상기 중간 전극 상에 형성된 제2 절연층; 및
    상기 소스 전극 또는 드레인 전극과 동일 물질로 동일 층에 형성되고, 상기 중간 전극 상에 중첩되어 위치된 상부 전극을 포함하는 것을 특징으로 하는, 유기 발광 표시 장치.
  13. 제12항에 있어서,
    상기 화소는 상기 유기 발광 소자가 형성된 발광 영역 및 광이 투과 가능한 투과 영역을 포함하고, 상기 저장 커패시터는 상기 발광 영역에 형성된 것을 특징으로 하는, 유기 발광 표시 장치.
  14. 제12항에 있어서,
    상기 저장 커패시터의 면적은 하나의 화소의 면적의 20% 이하인 것을 특징으로 하는, 유기 발광 표시 장치.
  15. 제12항에 있어서,
    상기 복수의 화소 각각은 복수의 서브 화소를 포함하고,
    상기 복수의 서브 화소 각각은 서로 상이한 면적의 상기 저장 커패시터를 포함하는 것을 특징으로 하는, 유기 발광 표시 장치.
  16. 액티브층과, 게이트 전극, 소스 전극 및 드레인 전극으로 구성된 박막 트랜지스터 및 하부 전극, 중간 전극 및 상부 전극으로 구성된 저장 커패시터를 포함하는 박막 트랜지스터의 제조 방법으로서,
    기판 상에서 동일 물질로 동일 층에 상기 액티브층 및 상기 액티브층과 이격된 상기 하부 전극을 형성하는 단계;
    상기 액티브층 및 상기 하부 전극 상에 제1 절연층을 형성하는 단계;
    상기 제1 절연층 상에서 동일 물질로 동일 층에 상기 게이트 전극 및 상기 중간 전극을 형성하는 단계;
    상기 게이트 전극 및 상기 중간 전극 상에 제2 절연층을 형성하는 단계; 및
    상기 제2 절연층 상에서 동일 물질로 동일 층에 상기 소스 전극, 상기 드레인 전극 및 상기 상부 전극을 형성하는 단계를 포함하고,
    상기 하부 전극을 형성하는 단계는, 상기 액티브층과 이격된 상기 액티브층과 동일한 물질을 도체화시킴으로써 상기 하부 전극을 형성하고,
    상기 상부 전극을 형성하는 단계는 상기 상부 전극을 상기 제2 절연층의 컨택홀을 통해 상기 하부 전극과 직접 연결시키는 단계를 포함하는 것을 특징으로 하는, 박막 트랜지스터 제조 방법.
  17. 제16항에 있어서,
    상기 기판 상에서 동일 물질로 동일 층에 상기 액티브층 및 상기 액티브층과 이격된 하부 전극을 형성하는 단계는,
    상기 기판 상에 반도체층을 형성하는 단계;
    상기 트랜지스터의 액티브층 영역 및 상기 저장 커패시터의 하부 전극 영역을 형성하도록 상기 반도체층을 하프톤 마스크를 이용하여 패터닝하는 단계; 및
    상기 하부 전극 영역에 형성된 상기 반도체층을 도체화하여 상기 하부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는, 박막 트랜지스터 제조 방법.

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