KR102026603B1 - 반도체 장치 - Google Patents
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Abstract
본 발명의 목적은 양호한 특성들이 유지되면서 미세화가 달성되는 산화물 반도체를 포함하는 반도체 장치를 제공하는 것이다. 상기 반도체는 산화물 반도체층, 상기 산화물 반도체층과 접하는 소스 전극 및 드레인 전극, 상기 산화물 반도체층과 중첩하는 게이트 전극, 상기 산화물 반도체층과 상기 게이트 전극 사이에 제공된 게이트 절연층, 및 상기 산화물 반도체층과 접하여 제공된 절연층을 포함한다. 상기 산화물 반도체층의 측면은 상기 소스 전극 또는 상기 드레인 전극과 접한다. 상기 산화물 반도체층의 상면은 상기 절연층을 상기 산화물 반도체층과 상기 소스 전극 또는 상기 드레인 전극 사이에 개재시켜 상기 소스 전극 또는 상기 드레인 전극과 중첩한다.
Description
본 발명은 반도체 장치에 관한 것이다. 여기서, 반도체 장치들은 반도체 특성들을 활용함으로써 기능하는 일반적인 소자들 및 장치들을 나타낸다.
다양한 금속 산화물들이 존재하고 이러한 금속 산화물들은 다양한 용도로 이용된다. 산화 인듐은 잘 알려진 재료이고 액정 표시 장치들에 필요한 투명 전극들 등에 이용되었다.
일부 금속 산화물들은 반도체 특성들을 가진다. 반도체 특성들을 가진 이러한 금속 산화물들의 예들은 예를 들면, 산화 텅스텐, 산화 주석, 산화 인듐, 산화 아연 등이다. 채널 형성 영역이 이러한 금속 산화물들을 이용하여 형성되는 박막 트랜지스터는 이미 알려져 있다(예를 들면, 특허 문헌 1 내지 특허 문헌 4, 비특허 문헌 1 등을 참조).
금속 산화물들로서, 일원계 산화물들뿐만 아니라 다원계 산화물들이 알려져 있다. 예를 들면, 동상(homologous phase)을 가진 InGaO3(ZnO)m(m: 자연수)이 In, Ga, 및 Zn을 포함하는 다원계 산화물 반도체로서 알려져 있다(예를 들면, 비특허 문헌 2 내지 비특허 문헌 4 등을 참조).
또한, 이러한 In-Ga-Zn-계 산화물을 포함하는 산화물 반도체가 박막 트랜지스터의 채널 형성 영역에 적용 가능하다는 것이 확인되었다(예를 들면, 특허 문헌 5, 비특허 문헌 5 및 비특허 문헌 6 등을 참조).
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트랜지스터의 고속 동작, 저전력 소비, 비용 감소 등을 달성하기 위해, 트랜지스터를 미세화하는 것이 필요하다.
트랜지스터가 미세화되는 경우에, 제작 공정시 생성되는 불량이 주요 문제가 된다. 예를 들면, 트랜지스터가 미세화되는 경우에, 단-채널 효과가 문제가 된다. 여기서, 상기 단-채널 효과는 트랜지스터의 미세화(채널 길이(L)의 축소)로 뚜렷한 전기 특성들의 열화를 나타낸다. 상기 단-채널 효과는 소스에 대한 드레인의 전계의 효과로부터 유발된다. 상기 단-채널 효과의 특정 예들은 임계 전압의 열화, 서브스레스홀드 스윙(subthreshold swing: S값)의 증대, 누설 전류의 증대 등이다. 특히, 산화물 반도체를 포함하는 트랜지스터가 실리콘을 포함하는 트랜지스터에 비해 실온에서 작은 오프-상태 전류를 가지는 것이 알려져 있다. 이것은 열 여기에 의해 발생되는 캐리어들이 적다는, 즉 캐리어 밀도가 낮다는 사실에 기인하는 것으로 생각된다. 낮은 캐리어 밀도를 가진 재료를 포함하는 트랜지스터는 임계 전압의 열화와 같은 단-채널 효과를 보이는 경향이 있다.
따라서, 개시된 발명의 일 실시형태의 목적은 불량들이 억제되면서 미세화를 달성하는 반도체 장치를 제공하는 것이다. 또한, 본 발명의 다른 목적은 양호한 특성들이 유지되면서 미세화를 달성하는 반도체 장치를 제공하는 것이다.
본 발명의 일 실시형태는, 산화물 반도체층, 상기 산화물 반도체층과 접하는 소스 전극 및 드레인 전극, 상기 산화물 반도체층과 중첩하는 게이트 전극, 상기 산화물 반도체층과 상기 게이트 전극 사이에 제공된 게이트 절연층, 및 상기 산화물 반도체층과 접하여 제공된 절연층을 포함하는 반도체 장치이다. 상기 산화물 반도체층의 측면은 상기 소스 전극 또는 상기 드레인 전극과 접한다. 상기 산화물 반도체층의 상면은 상기 절연층을 상기 산화물 반도체층과 상기 소스 전극 또는 상기 드레인 전극 사이에 개재시켜, 상기 소스 전극 또는 상기 드레인 전극과 중첩한다.
본 발명의 다른 실시형태는, 기판 위에 제공되는 게이트 전극, 상기 게이트 전극 위에 제공되는 게이트 절연층, 상기 게이트 절연층 위에 제공되는 산화물 반도체층, 상기 산화물 반도체층 상에서 이와 접하는 절연층, 및 상기 절연층 및 상기 게이트 절연층 위에 제공되는 소스 전극 및 드레인 전극을 포함하는 반도체 장치이다. 상기 산화물 반도체층의 측면은 상기 소스 전극 또는 상기 드레인 전극과 접한다. 상기 산화물 반도체층의 상기 측면의 상단부는 상기 절연층의 측면의 하단부와 일치한다.
본 발명의 다른 실시형태는, 기판 위에 제공되는 산화물 반도체층, 상기 산화물 반도체층 상에서 이와 접하는 절연층, 상기 기판 및 상기 절연층 위에 제공되는 소스 전극 및 드레인 전극, 상기 절연층, 상기 소스 전극, 및 상기 드레인 전극 위에 제공되는 게이트 절연층, 및 상기 게이트 절연층 위에 제공되는 게이트 전극을 포함하는 반도체 장치이다. 상기 산화물 반도체층의 측면은 상기 소스 전극 또는 상기 드레인 전극과 접한다. 상기 산화물 반도체층의 상면은 상기 절연층을 상기 산화물 반도체층과 상기 소스 전극 또는 상기 드레인 전극 사이에 개재시켜, 상기 소스 전극 또는 상기 드레인 전극과 중첩한다.
상기 구조에서, 상기 산화물 반도체층의 상기 측면의 상단부는 상기 절연층의 상기 측면의 하단부와 일치하는 것이 바람직하다. 또한, 상기 소스 전극 및 상기 드레인 전극의 각각이 상기 산화물 반도체층과 접하여 상기 제 1 도전층 및 상기 제 1 도전층보다 높은 저항을 가진 제 2 도전층을 포함하는 것이 바람직하다.
본 발명의 다른 실시형태는 기판 위에 제공되는 게이트 전극, 상기 게이트 전극 위에 제공되는 게이트 절연층, 각각이 제 1 도전층 및 상기 제 1 도전층보다 높은 저항을 가진 제 2 도전층을 포함하는 상기 게이트 절연층 위에 제공된 소스 전극 및 드레인 전극, 상기 게이트 전극과 중첩하고 상기 제 2 도전층과 접하여 제공된 산화물 반도체층, 및 상기 제 1 도전층과 상기 산화물 반도체층 사이에 제공된 절연층을 포함하는 반도체 장치이다.
상기 구조에서, 상기 제 2 도전층은 상기 제 1 도전층의 측면을 넘어 채널 길이 방향으로 신장하는 영역을 가지는 것이 바람직하다. 또한, 상기 제 2 도전층의 두께는 5nm 내지 15nm가 바람직하다. 또한, 상기 제 2 도전층은 금속의 질화물로 이루어지는 것이 바람직하다.
여기서, 반도체 장치들은 반도체 특성들을 활용함으로써 기능하는 일반적인 장치들을 나타낸다. 예를 들면, 표시 장치, 메모리 장치, 집적 회로 등이 상기 반도체 장치의 범주에 포함된다.
이 명세서 등에서, "위(over)" 또는 "아래(below)" 와 같은 용어들은 구성요소가 다른 구성요소의 "직상(directly on)" 또는 "직하(directly below)"에 배치되는 것을 반드시 의미하지 않는다. 예를 들면, 표현 "게이트 절연층 위의 게이트 전극(a gate electrode over a gate insulating layer)"은 상기 게이트 절연층과 상기 게이트 전극 사이에 부가의 구성요소가 존재하는 경우를 의미할 수 있다. 또한, "위" 또는 "아래"와 같은 상기 용어들은 기술의 편의를 위해서만 이용되고, 다르게 지정되지 않는 한, 구성요소들의 관계가 반대인 경우를 포함할 수 있다.
또한, 이 명세서 등에서, "전극(electrode)" 또는 "배선(wiring)"과 같은 용어는 구성요소의 기능을 제한하지 않는다. 예를 들면, "전극"은 때때로 "배선"의 일부로서 이용되고 그 반대로도 가능하다. 또한, 상기 용어 "전극" 또는 "배선"은 복수의 "전극들" 또는 "배선들"이 집적 방식으로 형성되는 경우를 포함할 수 있다.
"소스(source)" 및 "드레인(drain)"의 기능들은 때때로 예를 들면 반대 극성의 트랜지스터가 이용될 때 또는 전류 흐름의 방향이 회로 동작에서 변경될 때 서로 교체된다. 따라서, 상기 용어들 "소스" 및 "드레인"이 이 명세서에서 서로 교체될 수 있다.
이 명세서 등에서, 용어 "전기적으로 접속(electrically connected)"은 구성요소들이 임의의 전기적 작용을 가진 대상을 통해 접속되는 경우를 포함함을 유념한다. 상기 대상을 통해 접속되는 구성요소들 사이에서 전기 신호들이 전송 및 수신될 수 있는 한 임의의 전기적 작용을 가진 대상에 관한 특정 제한은 없다. "임의의 전기적 작용을 가진 대상(object having any electric function)"의 예들은 전극 및 배선뿐만 아니라 트랜지스터와 같은 스위칭 소자, 저항 소자, 인덕터, 용량 소자, 및 다양한 기능들을 가진 소자이다.
개시된 발명의 일 실시형태에 따라, 상기 소스 전극과 상기 드레인 전극 사이의 전계는, 상기 산화물 반도체층이 상기 소스 전극 또는 상기 드레인 전극과 접하는 계면(interface)의 주변이 고저항 영역이 될 때 완화될 수 있다. 따라서, 상기 임계 전압의 열화와 같은 단-채널 효과가 억제될 수 있다.
따라서, 미세화가 가진 문제들이 해결될 수 있다. 결과적으로, 상기 트랜지스터의 크기가 상당히 감소될 수 있다. 상기 트랜지스터의 상기 크기가 상당히 감소될 때, 반도체 장치의 크기도 또한 감소되고, 따라서, 일 기판으로부터 제작된 반도체 장치들의 수가 증가된다. 따라서, 반도체 장치당 제작 비용이 감소된다. 상기 반도체 장치가 미세화되기 때문에, 종래의 반도체 장치의 크기와 유사한 크기를 가진 반도체 장치는 개선된 기능들을 가질 수 있다. 또한, 채널 길이의 감소로 인해 고속 동작, 전력 소비의 열화 등과 같은 효과들이 얻어질 수 있다. 즉, 산화물 반도체를 포함하는 트랜지스터의 미세화가 개시된 발명의 일 실시형태에 따라 달성되고 이에 따른 다양한 효과들도 또한 얻어질 수 있다.
이러한 방식으로, 개시된 발명의 일 실시형태에 따라, 불량들이 억제되거나 양호한 특성들이 유지되면서 미세화를 달성하는 반도체 장치가 제공될 수 있다.
도 1a 및 도 1b는 각각 반도체 장치의 단면도.
도 2a 내지 도 2e는 반도체 장치의 제작 단계들의 단면도들.
도 3a 내지 도 3c는 각각 반도체 장치의 단면도.
도 4a 내지 도 4f는 반도체 장치의 제작 단계들의 단면도들.
도 5a 및 도 5b는 각각 반도체 장치의 단면도.
도 6a 내지 도 6e는 반도체 장치의 제작 단계들의 단면도들.
도 7은 반도체 장치의 단면도.
도 8a 내지 도 8d는 반도체 장치의 제작 단계들의 단면도들.
도 9a1, 도 9a2 및 도 9b는 각각 반도체 장치의 회로도의 예를 도시한 도면.
도 10a 및 도 10b는 각각 반도체 장치의 회로도의 예를 도시한 도면.
도 11a 내지 도 11c는 각각 반도체 장치의 회로도의 예를 도시한 도면.
도 12a 내지 도 12f는 각각 전자 기기의 예를 도시한 도면.
도 2a 내지 도 2e는 반도체 장치의 제작 단계들의 단면도들.
도 3a 내지 도 3c는 각각 반도체 장치의 단면도.
도 4a 내지 도 4f는 반도체 장치의 제작 단계들의 단면도들.
도 5a 및 도 5b는 각각 반도체 장치의 단면도.
도 6a 내지 도 6e는 반도체 장치의 제작 단계들의 단면도들.
도 7은 반도체 장치의 단면도.
도 8a 내지 도 8d는 반도체 장치의 제작 단계들의 단면도들.
도 9a1, 도 9a2 및 도 9b는 각각 반도체 장치의 회로도의 예를 도시한 도면.
도 10a 및 도 10b는 각각 반도체 장치의 회로도의 예를 도시한 도면.
도 11a 내지 도 11c는 각각 반도체 장치의 회로도의 예를 도시한 도면.
도 12a 내지 도 12f는 각각 전자 기기의 예를 도시한 도면.
이후, 본 발명의 실시형태들은 도면들을 참조하여 기술될 것이다. 본 발명은 다음의 기술에 제한되지 않고 본 기술분야의 통상의 기술자들은 모드들 및 상세들이 본 발명의 사상 및 범위를 벗어나지 않고 다양한 방식들로 변형될 수 있다는 것을 쉽게 알 것임을 유념한다. 따라서, 본 발명은 다음의 실시형태의 기술에 제한되는 것으로서 해석되어서는 안 된다.
도면들 등에 도시된 각각의 구조의 위치, 크기, 범위 등은 이해를 용이하게 하기 위해 일부 경우들에서 정확하게 표현되지 않음을 유념한다. 따라서, 개시된 발명은 도면들 등에 개시된 바와 같은 위치, 크기, 범위 등에 반드시 제한되지 않는다.
이 명세서 등에서, "제 1(first)", "제 2(second)", 및 "제 3(third)"과 같은 서수들은 구성요소들 간의 혼동을 회피하기 위해 이용되고, 상기 용어들은 구성요소들의 수의 제한을 의미하지 않는다.
(실시형태 1)
이 명세서에서, 개시된 발명의 일 실시형태에 따른 반도체 장치의 구성 및 제작 공정이 도 1a 및 도 1b 및 도 2a 내지 도 2e를 참조하여 기술될 것이다.
<반도체 장치의 구성예>
도 1a 및 도 1b 각각은 반도체 장치의 예로서 트랜지스터의 단면 구성을 도시한다. 도 1a 및 도 1b의 각각에서, 보텀 게이트 트랜지스터는 개시된 발명의 일 실시형태의 트랜지스터로서 도시된다.
도 1a에 도시된 트랜지스터(180)는 기판(100) 위에, 게이트 전극(148), 상기 게이트 전극(148) 위에 제공된 게이트 절연층(146), 상기 게이트 절연층(146) 위에 제공된 산화물 반도체층(144a), 상기 산화물 반도체층(144a) 상에서 이와 접하여 제공된 절연층(150a), 및 상기 게이트 절연층(146) 및 상기 절연층(150a) 위에 제공된 소스 전극(141a) 및 드레인 전극(141b)을 포함한다.
도 1a에 도시된 상기 트랜지스터(180)에서, 상기 산화물 반도체층(144a)의 측면들이 상기 소스 전극(141a) 및 상기 드레인 전극(141b)과 접한다. 또한, 상기 산화물 반도체층(144a)의 상기 측면들의 상단부들은 상기 절연층(150a)의 측면들의 하단부들과 일치하고, 상기 산화물 반도체층(144a)은 상기 산화물 반도체층(144a) 위에 상기 절연층(150a)을 개재하여, 상기 소스 전극(141a) 및 상기 드레인 전극(141b)과 중첩한다. 즉, 상기 산화물 반도체층(144a)은 상기 소스 전극(141a) 및 상기 드레인 전극(141b)과 상기 측면들에서만 접한다.
이 명세서에서, 상기 "측면(side surface)"은 산화물 반도체층, 도전막 등이 상기 기판의 측면에 실질적으로 수직한 방향으로 절단되는 방식으로 생성되는 표면을 의미한다. 또한, 상기 "측면"은 산화물 반도체층, 도전막 등이 상기 기판의 측면에 수직한 방향에 대해 ± 30° 내지 ± 60°의 범위로 절단되는 방식으로 생성되는 표면을 의미한다. 즉, 상기 "측면"은 막형 구조를 에칭함으로써 생성되는 절단면을 의미한다. 이 명세서에서, "일치(aligning with)"는 "실질적으로 일치"를 포함함을 유념한다. 예를 들면, 적층 구조에 포함되고 동일한 마스크를 이용하여 에칭되는 층 A의 측면 및 층 B의 측면이 서로 일치하는 것으로 간주된다.
대안적으로, 도 1b에 도시된 트랜지스터(190)에서와 같이, 상기 소스 전극(141a)이 제 2 도전층(145a) 및 제 1 도전층(142a)이 이 순서로 적층되는 구조를 가지고, 상기 드레인 전극(141b)이 제 2 도전층(145b) 및 제 1 도전층(142b)이 이 순서로 적층되는 구조를 가지는 구조가 이용될 수 있다.
<트랜지스터의 제작 단계들의 예>
도 1a에 도시된 상기 트랜지스터의 제작 단계들의 예가 하기에 도 2a 내지 도 2e를 참조하여 기술될 것이다.
먼저, 절연 표면을 가진 상기 기판(100) 위에 도전막이 형성되고, 상기 도전막은 상기 게이트 전극(148)으로 선택적으로 에칭된다(도 2a 참조). 상기 기판(100)의 전체 표면이 절연 표면일 필요가 없고 일부가 도전성이 될 수 있음을 유념한다.
상기 기판(100)으로서 이용될 수 있는 기판에 관한 특정 제약은 없지만, 상기 기판은 적어도, 나중에 수행되는 열 처리를 견딜 만큼 높은 내열성을 가지는 것이 필요하다. 예를 들면, 유리 기판, 세라믹 기판, 석영 기판, 또는 사파이어 기판과 같은 기판이 이용될 수 있다. 대안적으로, 상기 기판이 절연 기판을 갖는 한, 실리콘, 탄화 실리콘 등으로 이루어진 단결정 반도체 기판 또는 다결정 반도체 기판, 실리콘 게르마늄 등으로 이루어진 화합물 반도체 기판, SOI 기판 등이 이용될 수 있다. 반도체 소자가 상기 기판 위에 제공될 수 있다. 또한, 하지막이 상기 기판(100) 위에 제공될 수 있다.
상기 게이트 전극(148)이 될 상기 도전막이 플라즈마 CVD법과 같은 CVD법 또는 스퍼터링법으로 대표되는 PVD법에 의해 형성될 수 있다. 상기 게이트 전극(148)이 될 상기 도전막의 재료로서, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 및 텅스텐으로부터 선택된 원소, 그 질화물, 상기 원소들 중 어느 것을 성분으로 함유하는 합금 등이 이용될 수 있다. 망간, 마그네슘, 지르코늄, 및 베릴륨으로부터 선택된 하나 이상의 재료들이 이용될 수 있다. 대안적으로, 티타늄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 및 스칸듐으로부터 선택된 하나 이상의 원소들과 조합된 알루미늄이 이용될 수 있다. 또한, 대안적으로, 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO)과 같은 도전성 금속 산화물, 산화 인듐 및 산화 주석의 합금(In2O3-SnO2, 일부 경우들에서 ITO로 약기함), 산화 인듐 및 산화 아연의 합금(In2O3-ZnO), 또는 실리콘 또는 산화 실리콘이 포함된 이들 금속 산화물 재료들 중 어느 것이 이용될 수 있다.
상기 게이트 전극(148)의 재료의 일 함수가 실질적으로 상기 산화물 반도체층(144a)의 전자 친화력과 실질적으로 동일하거나 작을 때, 상기 트랜지스터의 임계 전압은 상기 트랜지스터의 미세화시 음의 방향으로 시프트할 수 있음을 유념한다. 따라서, 상기 산화물 반도체층(144a)의 상기 전화 친화력보다 큰 일 함수를 가진 재료가 상기 게이트 전극(148)에 이용되는 것이 바람직하다. 이러한 재료들로서, 예를 들면, 텅스텐, 백금, 금, p형 도전성이 부여된 실리콘 등이 주어진다.
또한, 상기 게이트 전극(148)은 단층 구조 또는 2개 이상의 층들의 적층 구조를 가질 수 있다. 상기 게이트 전극의 두께는 10nm 내지 400nm, 바람직하게 100nm 내지 200nm이다.
여기서, 자외선, KrF 레이저 빔, 또는 ArF 레이저 빔이 상기 게이트 전극(148)을 형성하기 위한 에칭시 이용되는 마스크를 형성하기 위한 노광에 이용되는 것이 바람직하다. 특히, 가공 치수가 25nm 미만인 경우의 노광에 대해, 파장이 극히 단파장인 수 나노미터 내지 수십 나노미터인 초자외선으로 마스크를 형성하기 위한 노광이 수행되는 것이 바람직하다. 초자외선을 이용한 노광시, 해상도가 높고 초점의 심도가 크고, 이것은 미세화에 적합하다.
상기 도전막의 에칭시, 상기 게이트 전극(148)의 단부들은 도 2a에 도시된 바와 같이 테이퍼형이 되는 것이 바람직하다. 이것은 상기 게이트 절연층(146) 등이 나중 단계에서 상기 게이트 전극(148) 위에 형성될 때 상기 게이트 절연층(146) 등의 접속 해제의 방지를 위한 것이다.
다음에, 상기 게이트 절연층(146)은 상기 게이트 전극(148)을 피복하도록 형성된다(도 2b 참조).
상기 게이트 절연층(146)은 CVD법, 스퍼터링법 등에 의해 형성될 수 있다. 상기 게이트 절연층(146)은 산화 실리콘, 질화 실리콘, 산화질화 실리콘, 산화 알루미늄, 산화 탄탈, 산화 하프늄, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x > 0, y > 0)), 질소가 첨가된 하프늄 실리케이트(HfSixOy(x > 0, y > 0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOy(x > 0, y > 0)) 등을 포함하도록 형성되는 것이 바람직하다. 상기 게이트 절연층(146)은 단층 구조 또는 적층 구조를 가질 수 있음을 유념한다. 두께에 관한 특정 제약은 없다; 그러나, 반도체 장치가 미세화되는 경우에, 상기 두께는 상기 트랜지스터의 동작을 보장하기 위해서는 작은 것이 바람직하다. 예를 들면, 산화 실리콘이 이용되는 경우에, 상기 두께는 1nm 이상 100nm 이하, 바람직하게 10nm 이상 50nm 이하로 설정될 수 있다.
상술된 바와 같이, 상기 게이트 절연층(146)이 얇을 때, 터널 효과 등으로 인한 게이트 누설의 문제가 있다. 게이트 누설의 문제를 해결하기 위해, 산화 하프늄, 산화 탄탈, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x > 0, y > 0)), 질소가 첨가된 하프늄 실리케이트(HfSixOy(x > 0, y > 0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOy(x > 0, y > 0))과 같은 고유전률(high-k) 재료를 이용하여 상기 게이트 절연층(146)이 형성되는 것이 바람직하다. 상기 게이트 절연층(146)에 대해 고유전률(high-k) 재료를 가진 재료를 이용하여, 전기 특성들을 보장하고 게이트 누설을 방지하도록 상기 게이트 절연층(146)의 두께는 클 수 있다. 고유전률(high-k) 재료를 포함하는 막 및 산화 실리콘, 질화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화 알루미늄 등 중 어느 것을 포함하는 막의 적층 구조가 또한 이용될 수 있음을 유념한다.
다음에, 스퍼터링법에 의해 상기 게이트 절연층(146) 위에 산화물 반도체층(144)이 형성되고, 상기 산화물 반도체층(144) 위에 절연층(150)이 형성된다(도 2c 참조).
상기 산화물 반도체층(144)으로서, 4원계 금속 산화물인 In-Sn-Ga-Zn-O-계 산화물 반도체층; 3원계 금속 산화물인 In-Ga-Zn-O-계 산화물 반도체층, In-Sn-Zn-O-계 산화물 반도체층, In-Al-Zn-O-계 산화물 반도체층, Sn-Ga-Zn-O-계 산화물 반도체층, Al-Ga-Zn-O-계 산화물 반도체층, 또는 Sn-Al-Zn-O-계 산화물 반도체층; 2원계 금속 산화물인 In-Zn-O-계 산화물 반도체층, Sn-Zn-O-계 산화물 반도체층, Al-Zn-O-계 산화물 반도체층, Zn-Mg-O-계 산화물 반도체층, Sn-Mg-O-계 산화물 반도체층, 또는 In-Mg-O-계 산화물 반도체층; 또는 1원계 금속 산화물인 In-O-계 산화물 반도체층, Sn-O-계 산화물 반도체층 또는 Zn-O-계 산화물 반도체층이 이용될 수 있다.
특히, In-Ga-Zn-O-산화물 반도체 재료는 전계가 없을 때 충분한 내열성을 가지고 따라서 오프-상태 전류가 충분히 감소될 수 있다. 또한, 높은 전계 이동도로, In-Ga-Zn-O-계 산화물 반도체 재료는 반도체 장치에 이용된 재료에 적합하다.
In-Ga-Zn-O-계 산화물 반도체 재료의 통상적인 예로서, InGaO3(ZnO)m(m > 0)에 의해 표현된 것이 주어진다. 또한, Ga 대신 M을 이용한 InMO3(ZnO)m(m > 0)에 의해 표현된 산화물 반도체 재료가 있다. 여기서, M은 갈륨(Ga), 알루미늄(Al), 철(Fe), 니켈(Ni), 망간(Mn), 코발트(Co) 등으로부터 선택된 하나 이상의 금속 원소들을 표시한다. 예를 들면, M은 Ga, Ga 및 Al, Ga 및 Fe, Ga 및 Ni, Ga 및 Mn, Ga 및 Co 등일 수 있다. 상술된 조성물들은 상기 산화물 반도체 재료가 가질 수 있고 단지 예들일 뿐인 결정 구조들로부터 도출됨을 유념한다.
스퍼터링법에 의해 상기 산화물 반도체층(144)을 형성하기 위한 타겟으로서, In : Ga : Zn = 1 : x : y (x 는 0 이상이고, y는 0.5 이상 5 이하임)의 조성비를 가진 타겟이 바람직하다. 예를 들면, In : Ga : Zn = 1 : 1 : 1[atomic ratio] (x = 1, y = 1) (즉, In2O3 : Ga2O3 : ZnO = 1 : 1 : 2 [molar ratio])의 조성비를 가진 금속 산화물 타겟이 이용될 수 있다. 대안적으로, In : Ga : Zn = 1 : 1 : 0.5[atomic ratio] (x = 1, y = 0.5) (즉, In2O3 : Ga2O3 : ZnO = 1 : 1 : 1 [molar ratio])의 조성비를 가진 금속 산화물 타겟; In : Ga : Zn = 1 : 1 : 2[atomic ratio] (x = 1, y = 2) (즉, In2O3 : Ga2O3 : ZnO = 1 : 1 : 4 [molar ratio])의 조성비를 가진 금속 산화물 타겟; 또는 In : Ga : Zn = 1 : 0 : 1[atomic ratio] (x = 0, y = 1) (즉, In2O3 : ZnO = 1 : 2 [molar ratio])의 조성비를 가진 금속 산화물 타겟이 이용될 수 있다.
이 실시형태에서, 비정질 구조를 가진 상기 금속 산화물층(144)은 In-Ga-Zn-O-계 금속 산화물 타겟을 이용하여 스퍼터링법에 의해 형성된다.
상기 금속 산화물 타겟에서 상기 금속 산화물의 상대 밀도는 80% 이상, 바람직하게 95% 이상, 더욱 바람직하게 99.9% 이상이다. 높은 상대 밀도를 가진 상기 금속 산화물 타겟을 이용하여, 조밀한 구조를 가진 상기 산화물 반도체층(144)이 형성될 수 있다.
상기 산화물 반도체층(144)이 형성되는 분위기는 희가스(통상적으로 아르곤) 분위기, 산소 분위기, 또는 희가스(통상적으로 아르곤)와 산소의 혼합 분위기가 바람직하다. 특히, 예를 들면, 수소, 수분, 수산기, 또는 수소화물과 같은 불순물이 1ppm 이하(바람직하게 10ppb 이하)의 농도로 제거되는 고순도 가스 분위기를 이용하는 것이 바람직하다.
상기 산화물 반도체층(144)을 형성할 때, 예를 들면, 피처리물(여기서, 상기 기판(100)을 포함하는 구조)이 감압하에서 유지되는 처리실에서 유지되고, 상기 피처리물의 온도가 100℃ 이상 550℃ 미만, 바람직하게 200℃ 이상 400℃ 이하이도록 상기 피처리물이 가열된다. 대안적으로, 상기 산화물 반도체층(144)을 형성할 때 상기 피처리물의 상기 온도는 실온일 수 있다. 그 후에, 수소, 수분 등이 제거된 스퍼터링 가스가 도입되면서 처리실 내의 습기가 제거되고, 그에 의해 상기 산화물 반도체층(144)이 상술된 금속 산화물 타겟을 이용하여 형성된다. 상기 피처리물을 가열하면서 상기 산화물 반도체층(144)을 형성할 때, 상기 산화물 반도체층(144) 내의 불순물들이 감소될 수 있다. 또한, 상기 스퍼터링으로 인한 손상이 감소될 수 있다. 상기 처리실 내의 습기를 제거하기 위해, 흡착형 진공 펌프가 이용되는 것이 바람직하다. 예를 들면, 크라이오펌프, 이온 펌프, 티타늄 서블리메이션 펌프 등이 이용될 수 있다. 콜드 트랩이 구비된 터보 펌프가 이용될 수 있다. 상기 크라이오펌프 등으로의 배기에 의해, 수소, 습기 등이 상기 처리실로부터 제거될 수 있고, 그에 의해 상기 산화물 반도체층(144)의 상기 불순물 농도가 감소될 수 있다.
상기 산화물 반도체층(144)은 예를 들면, 다음의 조건들 하에서 형성될 수 있다: 상기 피처리물과 상기 타겟 사이의 거리가 170mm이고, 압력이 0.4Pa이고, 직류(DC) 전원이 0.5kW이고, 분위기가 산소(산소: 100%) 분위기, 아르곤(아르곤: 100%) 분위기, 또는 산소 및 아르곤을 포함하는 혼합 분위기이다. 먼지(성막시 생성되는 가루 물질들과 같은)가 감소될 수 있고, 두께 분포가 균일하기 때문에 펄스 직류(DC) 전원을 이용하는 것이 바람직함을 유념한다. 상기 산화물 반도체층(144)의 상기 두께는 예를 들면, 3nm 이상 30nm 이하, 바람직하게 5nm 이상 15nm 이하이다. 상기 산화물 반도체층(144)이 이러한 두께를 가질 때, 상기 산화물 반도체층(144a)과 나중에 형성될 상기 소스 전극(141a) 사이의 접촉 면적 및 상기 산화물 반도체층(144b)과 나중에 형성될 상기 드레인 전극(141b) 사이의 접촉 면적이 감소될 수 있어서, 미세화로 인한 단-채널 효과가 억제될 수 있다. 상기 산화물 반도체의 재료, 상기 반도체 장치의 사용 등에 의존하여 적합한 두께는 변경되고, 따라서 상기 두께는 상기 재료, 상기 사용 등에 의존하여 적합하게 선택될 수 있음을 유념한다.
스퍼터링법에 의해 상기 산화물 반도체층(144)이 형성되기 전에, 아르곤 가스가 도입되고 플라즈마가 생성되는 역 스퍼터링에 의해 가공될 표면(예를 들면, 상기 게이트 절연층(146)의 표면)에 부착된 물질이 제거되는 것이 바람직함을 유념한다. 여기서, 역 스퍼터링은 이온들이 스퍼터링 타겟과 충돌하는 보통의 스퍼터링과 대조적으로, 이온들이 가공될 표면과 충돌하여 가공될 표면이 개질되는 방법이다. 이온들을 가공될 표면과 충돌하게 하기 위한 방법의 예는 고주파수 전압이 아르곤 분위기에서 상기 표면에 인가되고 플라즈마가 상기 피처리물의 주변에 생성되는 방법이다. 아르곤 분위기 대신에 질소, 헬륨, 산소 등의 분위기가 이용될 수 있음을 유념한다.
그 후에, 상기 절연층(150)이 상기 산화물 반도체층(144) 위에 형성된다. 상기 절연층(150)은 예를 들면, 1nm 이상 50nm 이하, 바람직하게 3nm 이상 10nm 이하의 두께를 가지도록 형성된다. 이 실시형태에서, 산화 실리콘막이 상기 절연층(150)으로서 형성된다.
또한, 상기 산화물 반도체층(144) 및 상기 절연층(150)은 대기에 노출되지 않고 연속적으로 형성될 수 있다. 연속적인 형성에 의해, 상기 산화물 반도체층(144)과 상기 절연층(150) 사이의 계면은 대기 성분들 또는 대기에 노출된 오염 불순물 원소들(예를 들면, 수소 또는 수분)로 오염되지 않고 형성될 수 있다; 따라서, 트랜지스터들의 특성들의 변동들이 감소될 수 있다.
다음에, 상기 산화물 반도체층(144) 및 상기 절연층(150)은 섬형 산화물 반도체층(144a) 및 섬형 절연층(150a)을 형성하기 위해 마스크를 이용한 에칭과 같은 방법에 의해 선택적으로 에칭된다(도 2d 참조). 여기서, 상기 섬형 산화물 반도체층(144a)은 상기 게이트 전극(148)과 중첩하는 영역에 형성된다.
자외선, KrF 레이저 빔, 또는 ArF 레이저 빔이 상기 섬형 산화물 반도체층(144a) 및 상기 섬형 절연층(150a)을 형성하기 위한 에칭시 이용되는 마스크를 형성하기 위한 노광에 이용되는 것이 바람직하다. 상기 채널 길이(L)가 25nm 미만인 경우의 노광에 대해, 파장이 극히 단파장인 수 나노미터 내지 수십 나노미터인 초자외선으로 마스크를 형성하기 위한 노광이 수행되는 것이 바람직하다. 초자외선을 이용한 노광시, 해상도가 높고 초점의 심도가 크고, 이것은 미세화에 적합하다.
습식 에칭 또는 건식 에칭이 상기 절연층(150) 및 상기 산화물 반도체층(144)의 에칭시에 이용될 수 있고, 습식 에칭 및 건식 에칭이 조합하여 이용될 수 있다. 에칭 조건들(예를 들면, 에칭 가스, 에천트, 에칭 시간, 및 온도)은 상기 절연층(150) 및 상기 산화물 반도체층(144)이 원하는 형상들로 에칭될 수 있도록 상기 재료에 의존하여 적합하게 설정된다. 트랜지스터의 채널 길이(L)의 감소를 위해 건식 에칭이 이용되는 것이 바람직함을 유념한다. 건식 에칭에 이용된 에칭 가스로서, 예를 들면, 육불화 황(SF6), 삼불화 질소(NF3), 트리플루오로메탄(CHF3), 또는 옥타플루오로사이클로부탄(C4F8)과 같은 불소를 함유한 가스, 테트라플루오로메탄(CF4)과 수소의 혼합 가스 등이 이용될 수 있다. 또한, 희가스(예를 들면, 헬륨(He), 아르곤(Ar), 또한 크세논(Xe)), 일산화 탄소, 이산화 탄소 등이 상기 가스에 첨가될 수 있다.
상기 건식 에칭으로서, 평행 평판형 RIE(reactive ion etching)법, ICP(inductively coupled plasma) 에칭법 등이 이용될 수 있다. 또한, 이 경우, 에칭 조건들(예를 들면, 코일형 전극에 인가된 전력량, 기판측 상의 전극에 인가된 전력량, 및 상기 기판측에 대한 전극 온도)이 적합하게 설정되어야 한다.
또한, 상기 산화물 반도체층(144) 및 상기 절연층(150)의 에칭시, 상기 산화물 반도체층(144) 및 상기 절연층(150)의 단부들은 도 2d에 도시된 바와 같이 테이퍼형이 바람직하다. 이것은 소스 전극(141a) 및 상기 드레인 전극(141b)이 나중 단계에서 상기 산화물 반도체층(144) 및 상기 절연층(150) 위에 형성될 때, 상기 소스 전극(141a) 및 상기 드레인 전극(141b)의 접속해제의 방지를 위한 것이다.
상술된 바와 같이, 상기 절연층(150) 및 상기 산화물 반도체층(144)이 집합적으로 에칭되어, 상기 산화물 반도체층(144a)의 상기 측면들의 상단부들이 상기 절연층(150a)의 상기 측면들의 하단부들과 쉽게 일치할 수 있다.
여기서, 상기 트랜지스터(180)의 상기 채널 길이(L)는 상기 산화물 반도체층(144a)의 폭에 따라 결정된다. 적합한 채널 길이(L)가 상기 트랜지스터(180)의 사용에 의존하여 상이하지만, 상기 채널 길이(L)는 예를 들면, 10nm 이상 1000nm 이하, 바람직하게 20nm 이상 400nm 이하일 수 있다.
이 실시형태에서, 상기 절연층(150) 및 상기 산화물 반도체층(144)은 집합적으로 에칭된다; 그러나, 이에 대한 제약은 없고 상기 절연층(150) 및 상기 산화물 반도체층(144)은 개별적으로 에칭될 수 있다. 또한, 상기 산화물 반도체층(144)이 형성되어 상기 섬형 산화물 반도체층(144a)으로 선택적으로 에칭된 다음, 상기 절연층(150)이 형성되어 상기 섬형 절연층(150a)으로 선택적으로 에칭되는 것이 가능하다.
그 후에, 열 처리(제 1 가열 처리)는 상기 산화물 반도체층(144)에 대해 수행되는 것이 바람직하다. 상기 제 1 열 처리를 통해, 상기 산화물 반도체층(144) 내의 과잉 수소(수분 또는 수산기를 포함)가 제거되고, 상기 산화물 반도체층(144)의 구조가 개선되고, 에너지 갭의 결함 레벨들이 감소될 수 있다. 상기 제 1 열 처리는 예를 들면, 300℃ 이상 550℃ 이하, 바람직하게 400℃ 이상 500℃ 이하의 온도로 수행된다.
상기 열 처리는 예를 들면, 저항 발열체 등이 이용되는 전기로에 피처리물이 도입되고, 450℃에서 1시간 동안 질소 분위기 하에서 가열되는 방식으로 수행될 수 있다. 상기 산화물 반도체층(144)은 수분 및 수소의 혼입이 방지될 수 있도록 상기 열 처리 동안 대기에 노출되지 않는다.
상기 열 처리 장치는 상기 전기로에 제한되지 않고 가열된 가스와 같은 매체로부터 열전도 또는 열복사에 의해 피처리물을 가열하기 위한 장치일 수 있다. 예를 들면, GRTA(gas rapid thermal anneal) 장치 또는 LRTA(lamp rapid thermal anneal) 장치와 같은 RTA(rapid thermal anneal) 장치가 이용될 수 있다. LRTA 장치는 할로겐 램프, 금속 할로겐화물 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프는 고압 머큐리 램프와 같은 램프로부터 방출된 광(전자파)의 복사에 의해 피처리물을 가열하기 위한 장치이다. GRTA 장치는 고온 가스를 이용하는 가열 처리를 위한 장치이다. 상기 가스로서, 질소 또는 아르곤과 같은 희가스 등과 같이 가열 처리에 의해 피처리물과 반응하지 않는 불활성 가스가 이용된다.
예를 들면, 상기 제 1 열 처리로서, GRTA 처리가 다음과 같이 수행될 수 있다. 상기 피처리물은 가열된 불활성 가스 분위기에 넣어지고, 수분 동안 가열되고, 상기 불활성 가스 분위기에서 꺼내어진다. 상기 GRTA 처리는 단시간 동안 고온 열 처리를 가능하게 한다. 또한, 상기 GRTA 처리는 온도가 상기 피처리물의 온도 상한을 초과할 때에도 이용될 수 있다. 상기 불활성 가스는 상기 처리 동안 산소를 포함하는 가스로 전환될 수 있음을 유념한다. 이것은 산소 결손으로 인해 에너지 대역에서의 결함 준위들이 산소를 함유한 분위기에서 상기 제 1 열 처리에 의해 감소될 수 있기 때문이다.
상기 불활성 가스 분위기로서, 질소 또는 희가스(예를 들면, 헬륨, 네온, 또는 아르곤)를 주성분으로서 함유하고 수분, 수소 등을 함유하지 않는 분위기가 이용되는 것이 바람직함을 유념한다. 예를 들면, 열 처리 장치에 도입되는 질소 또는 헬륨, 네온, 또는 아르곤과 같은 희가스의 순도는 6N(99.9999 %) 이상, 바람직하게 7N(99.99999 %) 이상이다(즉, 상기 불순물들의 농도는 1ppm 이하, 바람직하게 0.1ppm 이하이다).
어떤 경우든, i형(진성) 또는 실질적으로 i형 산화물 반도체층(144)이 획득되도록 상기 제 1 열 처리에 의해 불순물들이 저감된다. 따라서, 매우 우수한 특성들을 가진 트랜지스터가 실현될 수 있다.
상기 열 처리(제 1 열 처리)는 수소, 수분 등을 제거하는 효과로 인해 탈수화 처리, 탈수소화 처리 등이라고 칭해질 수 있다. 상기 탈수화 또는 상기 탈수소화 처리는 상기 산화물 반도체층(144)의 형성 후, 상기 절연층(150)의 형성 후, 상기 소스 전극(141a) 및 상기 드레인 전극(141b)의 형성 후 등에 수행될 수 있다. 이러한 탈수화 처리 또는 탈수소화 처리는 1회 이상 행해질 수 있다.
다음에, 상기 산화물 반도체층(144a)의 상기 측면들과 접하도록 상기 게이트 절연층(146) 및 상기 절연층(150a) 위에 도전막이 형성되고, 상기 도전막은 상기 소스 전극(141a) 및 상기 드레인 전극(141b)으로 선택적으로 에칭된다(도 2e 참조).
상기 소스 전극(141a) 및 상기 드레인 전극(141b)이 될 상기 도전막의 두께는 예를 들면, 50nm 이상 500nm 이하이다. 상기 소스 전극(141a) 및 상기 드레인 전극(141b)이 될 상기 도전막은 플라즈마 CVD법과 같은 CVD법 또는 스퍼터링법과 같은 PVD법에 의해 형성될 수 있다.
상기 소스 전극(141a) 및 상기 드레인 전극(141b)이 될 상기 도전막의 재료로서, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 및 텅스텐으로부터 선택된 원소, 그 질화물, 상기 원소들 중 어느 것을 성분으로 함유한 합금 등이 이용될 수 있다. 망간, 마그네슘, 지르코늄, 및 베릴륨으로부터 선택된 하나 이상의 재료들이 이용될 수 있다. 대안적으로, 티타늄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 및 스칸듐으로부터 선택된 하나 이상의 원소들과 조합된 알루미늄이 이용될 수 있다. 또한 대안적으로, 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO)과 같은 도전성 금속 산화물, 산화 인듐 및 산화 주석의 합금(In2O3-SnO2, 일부 경우들에서 ITO로 약기함), 산화 인듐 및 산화 아연의 합금(In2O3-ZnO), 또는 실리콘 또는 산화 실리콘이 포함된 이들 금속 산화물 재료들 중 어느 것이 이용될 수 있다.
상기 산화물 반도체층(144a)의 전자 친화력보다 큰 일 함수를 가진 금속 재료가 상기 소스 전극(141a) 및 상기 드레인 전극(141b)이 될 상기 도전막의 재료로서 이용될 때, 상기 산화물 반도체층(144a)과의 접촉 계면의 저항이 증가될 수 있다. 이러한 금속 재료로서, 금, 백금, 질화 텅스텐, 산화 인듐 및 산화 주석의 합금 등이 예로서 주어질 수 있다. 또한, 상기 소스 전극(141a) 및 상기 드레인 전극(141b)이 될 상기 도전막의 상기 재료로서 접촉에 의해 상기 산화물 반도체층(144a)과 화학적으로 반응하지 않는 재료를 이용하는 것이 바람직하다.
상기 소스 전극(141a) 및 상기 드레인 전극(141b)이 될 상기 도전막은 습식 에칭 또는 건식 에칭에 의해 에칭될 수 있다. 대안적으로, 습식 에칭 및 건식 에칭이 조합하여 이용될 수 있다. 에칭 조건들(예를 들면, 에칭 가스, 에천트, 에칭 시간, 및 온도)은 상기 도전막이 원하는 형상들로 에칭될 수 있도록 상기 재료에 의존하여 적합하게 설정된다. 상기 소스 전극(141a) 및 상기 드레인 전극(141b)이 될 상기 도전막이 건식 에칭에 의해 에칭되는 경우에, 염소(Cl2), 삼염화 붕소(BCl3), 사염화 규소(SiCl4), 테트라플루오로메탄(CF4), 육불화 황(SF6), 삼불화 질소(NF3) 등이 에칭 가스로서 이용될 수 있다. 또한, 복수의 상기 가스들을 함유하는 혼합 가스가 이용될 수 있다. 또한, 희가스(예를 들면, 헬륨(He) 또는 아르곤(Ar)), 산소 등이 상기 가스에 첨가될 수 있다.
상기 소스 전극(141a) 및 상기 드레인 전극(141b)이 이렇게 형성되고, 그에 의해 상기 산화물 반도체층(144a)의 상기 측면들이 상기 소스 전극(141a) 및 상기 드레인 전극(141b)과 접한다. 또한, 상기 산화물 반도체층(144a)의 상기 측면들의 상단부들은 상기 절연층(150a)의 상기 측면들의 하단부들과 일치하고, 상기 산화물 반도체층(144a)은 상기 산화물 반도체층(144a) 위의 상기 절연층(150a)을 개재시켜, 상기 소스 전극(141a) 및 상기 드레인 전극(141b)과 중첩한다. 즉, 상기 산화물 반도체층(144a)은 상기 소스 전극(141a) 및 상기 드레인 전극(141b)과 상기 측면들에서만 접한다.
따라서, 상기 산화물 반도체층(144a)의 상기 측면들이 상기 소스 전극(141a) 및 상기 드레인 전극(141b)과 접하고, 상기 절연층(150a)이 상기 산화물 반도체층(144a)의 상면을 피복할 때, 상기 소스 전극(141a)과 상기 산화물 반도체층(144a) 사이의 접촉 면적 및 상기 드레인 전극(141b)과 상기 산화물 반도체층(144a) 사이의 접촉 면적이 감소될 수 있다. 따라서, 접촉 계면의 접촉 저항이 증가될 수 있다.
이 실시형태에 기술된 상기 트랜지스터(180)에서, 상기 소스 전극(141a)과 상기 산화물 반도체층(144a) 사이의 접촉 저항 및 상기 드레인 전극(141b)과 상기 산화물 반도체층(144a) 사이의 접촉 저항이 증가될 때, 상기 트랜지스터(180)의 상기 채널 길이(L)가 단축될 때에도, 산화물 반도체층(144a)에 인가된 전계가 완화되고, 단-채널 효과가 억제될 수 있다.
상기 산화물 반도체층(144a)은 상기 소스 전극(141a) 및 상기 드레인 전극(141b)과 상기 측면들에서만 접할 필요가 없음을 유념한다. 상기 소스 전극(141a)과 상기 산화물 반도체층(144a) 사이의 접촉 면적 및 상기 드레인 전극(141b)과 상기 산화물 반도체층(144a) 사이의 접촉 면적이 감소될 수 있는 한, 상기 산화물 반도체층(144a)의 상면들의 일부가 상기 소스 전극(141a) 및 상기 드레인 전극(141b)과 접할 수 있다.
상기 소스 전극(141a) 및 상기 드레인 전극(141b)이 될 상기 도전막이 제 1 도전막 및 제 2 도전막을 포함하는 적층 구조를 가질 때, 도 1b에 도시된 상기 트랜지스터(190)에서와 같이, 상기 소스 전극(141a)은 상기 제 2 도전층(145a) 및 상기 제 1 도전층(142a)이 이 순서로 적층되는 구조를 가질 수 있고, 상기 드레인 전극(141b)은 상기 제 2 도전층(145b) 및 상기 제 1 도전층(142b)이 이 순서로 적층되는 구조를 가질 수 있다. 그 경우, 상기 제 1 도전막의 두께는 50nm 이상 500nm 이하이다. 상기 제 2 도전막의 두께는 3nm 이상 30nm 이하, 바람직하게 5nm 이상 15nm 이하이다.
상기 제 1 도전막 및 상기 제 2 도전막은 상기 소스 전극(141a) 및 상기 드레인 전극(141b)의 재료 및 형성 방법과 유사한 재료 및 형성 방법을 이용하여 형성될 수 있다. 상기 제 1 도전막은 단층 구조 또는 2개 이상의 층들의 적층 구조를 가질 수 있다. 예를 들면, 상기 제 1 도전막은 티타늄막의 단층 구조, 실리콘을 함유한 알루미늄막의 단층 구조, 티타늄막이 알루미늄막 위에 적층된 2층 구조, 또는 티타늄막, 알루미늄막, 및 티타늄막이 이 순서로 적층된 3층 구조를 가질 수 있다.
상기 산화물 반도체층(144a)의 전자 친화력보다 큰 일 함수를 가진 금속 재료가 상기 제 2 도전막의 재료로서 이용될 때, 상기 산화물 반도체층(144a)과의 접촉 계면의 저항이 증가될 수 있고, 이것이 바람직함을 유념한다. 이러한 금속 재료로서, 금, 백금, 질화 텅스텐, 산화 인듐과 산화 주석의 합금 등이 예로서 주어질 수 있다. 또한, 상기 제 1 도전막보다 높은 저항을 가진 재료가 상기 제 2 도전막의 재료로서 이용될 때, 형성될 상기 트랜지스터(190)의 소스 전극 및 드레인 전극에서, 상기 산화물 반도체층(144a)의 채널 형성 영역과 접하는 영역이 다른 영역들보다 높은 저항을 가지게 되어, 상기 소스 전극과 상기 드레인 전극 사이의 전계가 완화될 수 있고, 단-채널 효과가 억제될 수 있어 바람직하다. 또한, 상기 제 2 도전층들(145a 및 145b)이 상기 산화물 반도체층(144a)과 접하기 때문에, 상기 산화물 반도체층(144a)과 접촉에 의해 화학적으로 반응하지 않는 재료가 상기 제 2 도전막에 이용되는 것이 바람직하다.
예를 들면, 상기 제 2 도전막으로서 질화 몰리브덴막 및 상기 제 1 도전막으로서 티타늄막을 형성하는 것이 바람직하다.
상기 제 1 도전막 및 상기 제 2 도전막은 상기 소스 전극(141a) 및 상기 드레인 전극(141b)이 될 상기 도전막의 에칭과 유사한 방식으로 에칭될 수 있다.
상기 소스 전극(141a) 및 상기 드레인 전극(141b)의 형성 후에, 제 2 열 처리가 불활성 가스 분위기 또는 산소 분위기에서 수행되는 것이 바람직하다. 상기 제 2 열 처리는 200℃ 이상 450℃ 이하, 바람직하게 250℃ 이상 350℃의 온도에서 수행된다. 예를 들면, 상기 열 처리는 1시간 동안 250℃로 질소 분위기에서 수행될 수 있다. 상기 제 2 열 처리는 상기 트랜지스터들의 전기 특성들의 변동들을 감소할 수 있다. 또한, 상기 절연층(150a)이 산소를 함유하는 경우에, 상기 산화물 반도체층(144a)에서의 산소 결손을 보상하기 위해 상기 산화물 반도체층(144a)에 산소가 공급되고, 그에 의해 i형(진성) 또는 실질적으로 i형 산화물 반도체층이 형성될 수 있다.
상기 제 2 열 처리는 이 실시형태에서 상기 소스 전극(141a) 및 상기 드레인 전극(141b)이 형성된 후에 수행되지만, 상기 제 2 열 처리의 타이밍은 이에 특별히 제한하지 않음을 유념한다. 예를 들면, 상기 제 2 열 처리는 보호 절연층이 상기 트랜지스터(180) 위에 형성된 후에 수행될 수 있다. 대안적으로, 상기 제 2 열 처리는 상기 제 1 열 처리 후에 수행될 수 있고, 상기 제 1 열 처리는 또한 상기 제 2 열 처리의 역할을 할 수 있거나, 상기 제 2 열 처리는 또한 상기 제 1 열 처리의 역할을 할 수 있다.
상술된 바와 같이, 상기 제 1 열 처리 및 상기 제 2 열 처리 중 적어도 하나가 수행되고, 그에 의해 상기 산화물 반도체층(144a)은 주성분 이외의 불순물을 가능한 적게 포함하기 위해 순도화될 수 있다. 따라서, 상기 산화물 반도체층(144a)에서 수소의 농도는 5 × 1019atoms/cm3 이하, 바람직하게 5 × 1018atoms/cm3 이하, 더욱 바람직하게 5 × 1017atoms/cm3 이하일 수 있다. 또한, 상기 산화물 반도체층(144a)은 대략 1× 1014/cm3의 캐리어 밀도를 가진 일반적인 실리콘 웨이퍼에 비해, 충분히 낮은 캐리어 밀도(예를 들면, 1× 1012/cm3 미만, 바람직하게 1.45× 1010/cm3 미만)를 가질 수 있다. 이로 인해, 오프-상태 밀도가 충분히 감소된다. 예를 들면, 실온에서 상기 트랜지스터(180)의 상기 오프-상태 전류(여기서, 채널 폭의 마이크로미터(㎛) 당 전류)는 100zA/㎛(1zA(젭토암페어)는 1× 10-21A임) 이하, 바람직하게 10zA/㎛이하이다.
상기 단계들을 통해, 상기 산화물 반도체층(144a)을 포함하는 상기 트랜지스터(180)가 완성된다.
따라서, 상기 산화물 반도체층(144a)이 상기 소스 전극(141a) 및 상기 드레인 전극(141b)과 상기 측면들에서만 접하고 상기 절연층(150a)이 상기 산화물 반도체층(144a)의 상기 상면을 피복할 때, 상기 소스 전극(141a)과 상기 산화물 반도체층(144a) 사이의 접촉 면적 및 상기 드레인 전극(141b)과 상기 산화물 반도체층(144a) 사이의 접촉 면적이 감소될 수 있다. 따라서, 접촉 계면의 접촉 저항이 증가될 수 있다.
이 실시형태에 기술된 상기 트랜지스터(180)에서, 상기 산화물 반도체층(144a)이 상기 소스 전극(141a) 및 상기 드레인 전극(141b)과 상기 측면들에서만 접하기 때문에, 상기 소스 전극(141a)과 상기 산화물 반도체층(144a) 사이의 접촉 저항 및 상기 드레인 전극(141b)과 상기 산화물 반도체층(144a) 사이의 접촉 저항이 증가되고, 그에 의해 상기 산화물 반도체층(144a)에 인가된 전계가 완화되고, 임계 전압의 열화와 같은 단-채널 효과가 억제될 수 있다.
따라서, 개시된 발명의 일 실시형태에서, 미세화가 가진 문제들이 해결될 수 있다. 결과적으로, 상기 트랜지스터의 크기가 충분히 감소될 수 있다. 상기 트랜지스터의 상기 크기가 충분히 감소될 때, 상기 반도체 장치의 크기도 또한 감소될 수 있고, 따라서, 일 기판으로부터 제작되는 반도체 장치들의 수가 증가된다. 따라서, 반도체 장치 당 제작 비용이 감소된다. 상기 반도체 장치가 미세화되기 때문에, 종래의 반도체 장치의 크기와 유사한 크기를 가진 반도체 장치는 개선된 기능들을 가질 수 있다. 또한, 채널 길이의 감소로 인해 고속 동작, 전력 소비의 열화 등이 얻어질 수 있다. 즉, 산화물 반도체를 포함하는 트랜지스터의 미세화는 개시된 발명의 일 실시형태에 따라 달성될 수 있고 이에 따른 다양한 효과들도 또한 얻어질 수 있다.
이 실시형태에 기술된 구성들, 방법들 등이 다른 실시형태들에 기술된 구성들, 방법들 등 중 어느 것과 적합하게 조합될 수 있다.
(실시형태 2)
이 실시형태에서, 실시형태 1의 것들과 상이한 개시된 발명의 일 실시형태에 따른 반도체 장치의 구성 및 제작 공정이 도 3a 내지 도 3c 및 도 4a 내지 도 4f를 참조하여 기술될 것이다.
<반도체 장치의 구성예>
도 3a에 도시된 트랜지스터(260)는 반도체 장치의 구성예이다. 상기 트랜지스터(260)는 기판(200) 위에 제공된 게이트 전극(248), 상기 게이트 전극(248) 위에 제공된 게이트 절연층(246), 상기 게이트 절연층(246) 위에 제공된 제 2 도전층(245a) 및 상기 제 2 도전층(245a)보다 낮은 저항을 가진 제 1 도전층(242a)을 포함하는 소스 전극, 상기 게이트 절연층(246) 위에 제공된 제 2 도전층(245b) 및 상기 제 2 도전층(245b)보다 낮은 저항을 가진 제 1 도전층(242b)을 포함하는 드레인 전극, 상기 게이트 전극(248)과 중첩하고 상기 제 2 도전층들(245a 및 245b)과 접하여 제공되는 산화물 반도체층(244), 상기 제 1 도전층(242a)과 상기 산화물 반도체층(244) 사이에 제공된 절연층(243a), 및 상기 제 1 도전층(242b)과 상기 산화물 반도체층(244) 사이에 제공된 절연층(243b)을 포함한다.
도 3a에 도시된 상기 트랜지스터(260)에서, 상기 제 2 도전층(245a)은 상기 제 1 도전층(242a)의 측면을 넘어 채널 길이 방향으로 신장하는 영역을 가지고, 상기 제 2 도전층(245a)은 상기 산화물 반도체층(244)의 적어도 채널 형성 영역과 접한다. 또한, 상기 제 2 도전층(245b)은 상기 제 1 도전층(242b)의 측면을 넘어 채널 길이 방향으로 신장하는 영역을 가지고, 상기 제 2 도전층(245b)은 상기 산화물 반도체층(244)의 적어도 채널 형성 영역과 접한다.
또한, 도 3a에 도시된 상기 트랜지스터(260)에서, 측벽 절연층(252a)이 상기 제 1 도전층(242a)의 측면을 넘어 채널 길이 방향으로 신장하는 상기 제 2 도전층(245a)의 영역 위에 제공되고, 측벽 절연층(252b)이 상기 제 1 도전층(242b)의 측면을 넘어 채널 길이 방향으로 신장하는 상기 제 2 도전층(245b)의 영역 위에 제공된다. 상기 측벽 절연층(252a)은 상기 산화물 반도체층(244), 상기 제 2 도전층(245a), 상기 제 1 도전층(242a), 및 상기 절연층(243a)과 접하여 제공된다. 상기 측벽 절연층(252a)은 상기 산화물 반도체층(244)과 접하는 영역의 적어도 일부에 만곡 형상을 가진다. 상기 측벽 절연층(252b)은 상기 산화물 반도체층(244), 상기 제 2 도전층(245b), 상기 제 1 도전층(242b), 및 상기 절연층(243b)과 접하여 제공된다. 또한, 상기 측벽 절연층(252b)은 상기 산화물 반도체층(244)과 접하는 영역의 적어도 일부에 만곡 형상을 가진다.
도 3a에 도시된 상기 트랜지스터(260)에서, 상기 제 2 도전층(245a) 및 상기 제 1 도전층(242a)이 이 순서로 적층되고 상기 제 2 도전층(245b) 및 상기 제 1 도전층(242b)이 이 순서로 적층되는 예가 기술되지만, 본 발명의 일 실시형태는 이에 제한되지 않음을 유념한다. 예를 들면, 도 3b에 도시된 상기 트랜지스터(270)에서와 같이, 상기 제 1 도전층(242a) 및 상기 제 1 도전층(245a)이 이 순서로 적층되고 상기 제 1 도전층(242b) 및 상기 제 2 도전층(245b)이 이 순서로 적층되는 구조가 이용될 수 있다. 또한, 그 경우, 상기 제 2 도전층(245a)은 상기 제 1 도전층(242a)의 상기 측면을 넘어 채널 길이 방향으로 신장하는 영역을 가지고 상기 산화물 반도체층(244)의 적어도 상기 채널 형성 영역과 접하는 것이 바람직하다. 유사하게, 상기 제 2 도전층(245b)은 상기 제 1 도전층(242b)의 상기 측면을 넘어 채널 길이 방향으로 신장하는 영역을 가지고 상기 산화물 반도체층(244)의 적어도 상기 채널 형성 영역과 접하는 것이 바람직하다. 이러한 경우, 상기 절연층(243a)은 상기 제 2 도전층(245a)과 상기 산화물 반도체층(244) 사이에 제공되고, 상기 절연층(243b)은 상기 제 2 도전층(245b)과 상기 산화물 반도체층(244) 사이에 제공된다.
대안적으로, 도 3c에 도시된 트랜지스터(280)에서와 같이, 상기 절연층들(243a 및 243b)의 각각은 상기 산화물 반도체층(244)과 접하는 영역의 적어도 일부에 만곡 형상을 가질 수 있다.
상기 소스 전극이 상기 제 1 도전층(242a) 및 상기 제 2 도전층(245a)의 적층 구조를 가지고, 상기 드레인 전극이 상기 제 1 도전층(242b) 및 상기 제 2 도전층(245b)의 적층 구조를 가지고, 상기 제 2 도전층들(245a 및 245b)에 상기 제 1 도전층들(242a 및 242b)의 상기 측면들을 넘어 채널 길이 방향으로 신장하는 영역들이 구비될 때, 상기 영역들에서 전압이 감소되고, 따라서 상기 산화물 반도체층에 인가된 전계가 완화된다. 따라서, 단-채널 효과가 억제될 수 있다. 상기 산화물 반도체층(244)이 상기 소스 전극 및 상기 드레인 전극 위에 형성될 때의 피복성이 개선된다. 또한, 상기 절연층들이 상기 산화물 반도체층(244)과 접하는 영역의 적어도 일부에 만곡 형상을 가지고, 그에 의해 상기 산화물 반도체층(244)이 형성될 때의 피복성이 개선된다. 따라서, 성막 불량 등이 방지된다.
<트랜지스터(260)의 제작 단계들의 예>
다음에, 상기 트랜지스터(260)의 제작 단계들의 예가 도 4a 내지 도 4f를 참조하여 기술될 것이다.
먼저, 도전막이 상기 기판(200) 위에 형성된 다음 상기 게이트 전극(248)으로 선택적으로 에칭된다. 다음에, 상기 게이트 절연층(246)이 형성되어 상기 게이트 전극(248)을 피복한다(도 4a 참조).
여기서, 실시형태 1에 기술된 상기 기판(100)과 유사한 기판이 상기 기판(200)으로서 이용될 수 있다. 상기 게이트 전극(248)은 실시형태 1에 기술된 상기 게이트 전극(148)의 재료 및 성막 방법과 유사한 재료 및 성막 방법을 이용하여 형성될 수 있다. 상기 게이트 절연층(246)은 실시형태 1에 기술된 상기 게이트 절연층(146)의 재료 및 성막 방법과 유사한 재료 및 성막 방법을 이용하여 형성될 수 있다. 실시형태 1은 상기 상세들에 대해 참조될 수 있다.
다음에, 상기 게이트 절연층(246) 위의 제 2 도전막(245)의 형성 후에, 상기 제 1 도전막이 상기 제 2 도전막(245) 위에 형성되고, 절연막이 상기 제 1 도전막 위에 형성된다. 다음에, 마스크가 상기 절연막 위에 형성되고, 상기 절연막 및 상기 제 1 도전막이 상기 절연층들(243a 및 243b) 및 상기 제 1 도전층들(242a 및 242b)로 에칭된다(도 4b 참조).
여기서, 상기 제 2 도전막, 상기 제 1 도전막, 및 상기 절연막이 실시형태 1에 기술된 상기 제 2 도전막, 상기 제 1 도전막, 및 상기 절연막의 재료들 및 성막 방법들과 유사한 재료들 및 성막 방법들을 이용하여 형성될 수 있다. 실시형태 1은 상기 상세들에 대해 참조될 수 있다. 상기 제 1 도전막 및 상기 제 2 도전막은 에칭 선택성을 보장할 수 있는 재료들을 이용하여 형성되는 것이 바람직함을 유념한다. 이 실시형태에서, 예를 들면, 질화 몰리브덴막이 상기 제 2 도전막으로서 형성되고, 티타늄막이 상기 제 1 도전막으로서 형성된다.
상기 절연층들(243a 및 243b)은 상기 절연막 위에 형성된 마스크로의 에칭에 의해 형성된다. 습식 에칭 또는 건식 에칭이 상기 절연막의 에칭시에 이용될 수 있고, 습식 에칭 및 건식 에칭이 조합하여 이용될 수 있다. 상기 에칭 조건들(예를 들면, 에칭 가스, 에천트, 에칭 시간, 및 온도)은 상기 절연막이 원하는 형상들로 에칭될 수 있도록 상기 재료에 의존하여 적합하게 설정된다. 트랜지스터의 채널 길이(L)의 감소를 위해 건식 에칭이 이용되는 것이 바람직함을 유념한다. 건식 에칭에 이용된 에칭 가스로서, 예를 들면, 육불화 황(SF6), 삼불화 질소(NF3), 트리플루오로메탄(CHF3), 또는 옥타플루오로사이클로부탄(C4F8)과 같은 불소를 함유한 가스, 테트라플루오로메탄(CF4)과 수소의 혼합 가스 등이 이용될 수 있다. 또한, 희가스(예를 들면, 헬륨(He), 아르곤(Ar), 또한 크세논(Xe)), 일산화 탄소, 이산화 탄소 등이 상기 가스에 첨가될 수 있다.
상기 제 1 도전막이 상기 절연막의 에칭을 위해 이용된 마스크를 이용하여 에칭된다; 따라서, 상기 제 1 도전층들(242a 및 242b)이 형성된다(도 4b 참조). 상기 제 1 도전막이 에칭될 때, 상기 제 2 도전막에 대한 상기 제 1 도전막의 에칭 선택성을 보장하는 에칭 재료(에천트 또는 에칭 가스)가 이용된다. 대안적으로, 상기 제 1 도전막의 에칭 전에 상기 마스크가 제거될 수 있고, 상기 제 1 도전막은 상기 절연층(243a) 및 상기 절연층(243b)을 마스크들로서 이용하여 에칭될 수 있다.
상기 제 1 도전막은 습식 에칭 또는 건식 에칭에 의해 에칭될 수 있다. 대안적으로, 습식 에칭 및 건식 에칭이 조합하여 이용될 수 있다. 상기 에칭 조건들(예를 들면, 에칭 가스, 에천트, 에칭 시간, 및 온도)은 상기 제 1 도전막이 원하는 형상들로 에칭될 수 있도록 상기 재료에 의존하여 적합하게 설정된다. 상기 트랜지스터의 채널 길이(L)의 감소를 위해 상기 건식 에칭이 이용되는 것이 바람직함을 유념한다. 이 실시형태에서, 테트라플루오로메탄(CF4), 염소(Cl2), 및 산소(O2)의 혼합 가스, 테트라플루오로메탄(CF4) 및 산소(O2)의 혼합 가스, 육불화 황(SF6), 염소(Cl2), 및 산소(O2)의 혼합 가스, 또는 육불화 황(SF6) 및 산소(O2)의 혼합 가스가 상기 제 1 도전막의 에칭을 위해 이용되는 에칭 가스로서 이용된다.
상기 절연층(243a) 및 상기 절연층(243b)이 제공되고, 그에 의해 상기 소스 전극 또는 상기 드레인 전극과 나중에 형성될 산화물 반도체층 사이의 접촉의 영역(예를 들면, 접촉 면적)이 용이하게 제어될 수 있다. 즉, 상기 소스 전극 또는 상기 드레인 전극의 저항이 용이하게 제어될 수 있고 단-채널 효과가 효과적으로 억제될 수 있다.
다음에, 절연막(252)이 상기 절연층(243a), 상기 절연층(243b), 및 노출된 제 2 도전막(245)을 피복하도록 형성된다(도 4c 참조). 상기 절연막(252)은 CVD법 또는 스퍼터링법에 의해 형성될 수 있다. 상기 절연막(252)은 산화 실리콘, 질화 실리콘, 산화질화 실리콘, 산화 알루미늄 등을 함유하는 것이 바람직하다. 상기 절연막(252)은 단층 구조 또는 적층 구조를 가질 수 있다.
다음에, 상기 측벽 절연층들(252a 및 252b)이 상기 제 1 도전층(242a)과 상기 제 1 도전층(242b) 사이의 영역에서 상기 제 2 도전막(245) 위에 형성된다(도 4d 참조). 상기 측벽 절연층들(252a 및 252b)은 상기 절연막(252)에 대한 이방성이 높은 에칭 처리를 수행함으로써 자기-정합적으로 형성될 수 있다. 여기서, 건식 에칭이 이방성이 높은 에칭으로서 바람직하다. 에칭 가스로서, 트리플루오로메탄(CHF3) 또는 옥타플루오로사이클로부탄(C4F8)과 같은 불소를 함유한 가스가 예로서 이용될 수 있다. 대안적으로, 헬륨(He) 또는 아르곤(Ar)과 같은 희가스가 상기 가스에 첨가될 수 있다. 또한, 고주파수 전압이 기판에 인가되는 RIE(reactive ion etching)을 건식 에칭으로서 이용하는 것이 바람직하다.
다음에, 상기 제 2 도전막(245)이 상기 제 2 도전층들(245a 및 245b)을 형성하기 위해 마스크들로서 상기 측벽 절연층들(252a 및 252b)을 이용하여 선택적으로 에칭된다(도 4e 참조). 이 에칭 단계에서, 상기 제 2 도전층(245a) 및 상기 제 1 도전층(242a)이 적층되는 소스 전극 및 상기 제 2 도전층(245b) 및 상기 제 1 도전층(242b)이 적층되는 드레인 전극이 형성된다. 상기 제 2 도전막(245)은 상기 측벽 절연층들(252a 및 252b)이 마스크들로서 이용되는 것을 제외하고 실시형태 1에 기술된 방식과 유사한 방식으로 에칭될 수 있음을 유념한다.
상기 트랜지스터(260)의 상기 채널 길이(L)가 상기 제 2 도전층(245a)의 하단부와 상기 제 2 도전층(245b)의 하단부 사이의 간격에 따라 결정된다. 적합한 채널 길이(L)가 상기 트랜지스터(260)의 사용에 따라 다르지만, 상기 채널 길이(L)는 예를 들면 10nm 내지 1000nm, 바람직하게 20nm 내지 400nm일 수 있다.
이 실시형태에 기술된 상기 트랜지스터를 제작하는 단계들에서, 상기 제 2 도전막(245)은 상기 측벽 절연층(252a) 및 상기 측벽 절연층(252b)을 이용하여 에칭된다. 따라서, 상기 제 2 도전층(245a)에서, 상기 제 1 도전층(242a)의 상기 측벽을 넘어 채널 길이 방향으로 신장하는 상기 영역의 길이(LS)는 상기 측벽 절연층(252a)의 채널 길이 방향으로의 하면의 길이와 실질적으로 동일하다. 유사하게, 상기 제 2 도전층(245b)에서, 상기 제 1 도전층(242b)의 상기 측벽을 넘어 채널 길이 방향으로 신장하는 상기 영역의 길이(LD)는 상기 측벽 절연층(252b)의 채널 길이 방향으로의 하면의 길이와 실질적으로 동일하다. 상기 측벽 절연층들(252a 및 252b)이 상기 절연막(252)에 대한 에칭 처리에 의해 자기-정합적으로 형성되기 때문에, LS 및 LD는 상기 절연막(252)의 두께에 따라 결정된다. 즉, 상기 트랜지스터(260)의 상기 채널 길이(L)는 상기 절연막(252)의 두께를 제어함으로써 미세하게 제어될 수 있다. 예를 들면, 상기 트랜지스터(260)의 상기 채널 길이(L)는 마스크의 형성시 노광에 이용되는 노광 장치의 최소 공정 치수보다 작아질 수 있다. 따라서, 상기 절연막(252)의 두께는 상기 트랜지스터(260)의 원하는 채널 길이(L), 상기 제 2 도전층들(245a 및 245b)를 가공하기 위해 이용되는 노광 장치의 해상도 등에 따라 결정될 수 있다.
다음에, 상기 산화물 반도체층(244)이 상기 절연층들(243a 및 243b) 및 상기 측벽 절연층들(252a 및 252b)을 피복하도록 상기 제 2 도전층(245a) 및 상기 제 2 도전층(245b)과 접하여 형성된다(도 4f 참조).
상기 산화물 반도체층(244)은 실시형태 1에 기술된 상기 산화물 반도체층(144)의 재료 및 방법과 유사한 재료 및 방법을 이용하여 형성될 수 있다. 또한, 상기 산화물 반도체층(244)은 열 처리(제 1 열 처리)를 받는 것이 바람직하다. 실시형태 1은 상기 상세들에 대해 참조될 수 있다. 상기 제 1 열 처리가 수행된 후에, 열 처리(제 2 열 처리)가 불활성 가스 분위기 또는 산소 분위기에서 수행되는 것이 바람직하다. 실시형태 1은 상기 상세들에 대해 참조될 수 있다.
상기 트랜지스터(260)의 상기 소스 전극에서, 상기 제 1 도전층(242a)의 상기 측면을 넘어 채널 길이 방향으로 신장하는 상기 제 2 도전층(245a)의 영역의 측면은 상기 산화물 반도체층(244)과 접함을 유념한다. 상기 드레인 전극에서, 상기 제 1 도전층(242b)의 상기 측면을 넘어 채널 길이 방향으로 신장하는 상기 제 2 도전층(245b)의 영역의 측면은 상기 산화물 반도체층(244)과 접한다. 따라서, 상기 제 1 도전층들(242a 및 242b)의 두께보다 작은 두께를 가진 상기 제 2 도전층들(245a 및 245b)의 상기 측면들은 상기 산화물 반도체층(244)과 접하고, 그에 의해 상기 소스 전극과 상기 산화물 반도체층(244) 사이 또는 상기 드레인 전극과 상기 산화물 반도체층(244)의 접촉 면적이 감소될 수 있고, 상기 소스 전극 또는 상기 드레인 전극의 저항이 상기 산화물 반도체층(244)의 주변에서 증가될 수 있다. 따라서, 상기 트랜지스터(260)의 상기 채널 길이(L)가 단축될 때에도, 상기 소스 전극과 상기 드레인 전극 사이의 전계가 완화될 수 있고 단-채널 효과가 억제될 수 있다. 또한, 상기 제 2 도전층이 상기 제 1 도전층보다 높은 저항을 가진 재료를 이용하여 형성될 때, 저항이 더욱 효과적으로 증가될 수 있고, 이것이 바람직하다. 개시된 발명의 기술적 개념이 소스 전극 또는 드레인 전극의 고저항 영역을 형성하는 것이고, 따라서 상기 소스 전극 또는 상기 드레인 전극은 상기 제 2 도전층(245a) 또는 상기 제 2 도전층(245b)의 상기 측면들에서만 상기 산화물 반도체층(244)과 정확하게 접할 필요가 없음을 유념한다.
따라서, 상기 산화물 반도체층(244)을 포함하는 상기 트랜지스터(260)가 제작될 수 있다.
이 실시형태에 기술된 상기 트랜지스터(260)의 상기 채널 길이(L)는 상기 측벽 절연층들(252a 및 252b)을 형성하기 위한 상기 절연막(252)의 두께에 따라 미세하게 제어될 수 있다. 따라서, 상기 트랜지스터(260)의 상기 채널 길이(L)가 단축될 수 있고, 반도체 장치의 미세화가 상기 절연막(252)의 두께를 적합하게 설정함으로써 용이하게 달성될 수 있다.
이 실시형태에 기술된 상기 트랜지스터(260)에서, 상기 측벽 절연층(252a)이 상기 제 1 도전층(242a)의 상기 측면을 넘어 채널 길이 방향으로 신장하는 상기 제 2 도전층(245a)의 영역 위에 제공되고, 상기 측벽 절연층(252b)이 상기 제 1 도전층(242b)의 상기 측면을 넘어 채널 길이 방향으로 신장하는 상기 제 2 도전층(245b)의 영역 위에 제공되고, 그에 의해 상기 산화물 반도체층(244) 및 상기 게이트 절연층(246)의 피복성이 개선될 수 있고, 따라서 성막 불량 등이 방지될 수 있다.
또한, 이 실시형태에 기술된 상기 트랜지스터(260)에서, 상기 제 2 도전층(245a)은 상기 제 1 도전층(242a)의 상기 측면을 넘어 채널 길이 방향으로 신장하는 영역을 가지고, 상기 제 2 도전층(245b)은 상기 제 1 도전층(242b)의 상기 측면을 넘어 채널 길이 방향으로 신장하는 영역을 가져서, 상기 산화물 반도체층(244)의 상기 채널 형성 영역과 접하는 상기 소스 전극 및 상기 드레인 전극의 영역들의 주변이 고저항 영역이 된다; 따라서, 상기 소스 전극과 상기 드레인 전극 사이의 전계가 완화될 수 있고, 임계 전압의 열화와 같은 단-채널 효과가 억제될 수 있다.
따라서, 개시된 발명의 일 실시형태에서, 미세화가 가진 문제들이 해결될 수 있다. 결과적으로, 상기 트랜지스터의 크기가 충분히 감소될 수 있다. 상기 트랜지스터의 상기 크기가 충분히 감소될 때, 상기 반도체 장치의 크기도 또한 감소될 수 있고, 따라서, 일 기판으로부터 제작되는 반도체 장치들의 수가 증가된다. 따라서, 반도체 장치 당 제작 비용이 감소된다. 상기 반도체 장치가 미세화되기 때문에, 종래의 반도체 장치의 크기와 유사한 크기를 가진 반도체 장치는 개선된 기능들을 가질 수 있다. 또한, 채널 길이의 감소로 인해 고속 동작, 전력 소비의 열화 등과 같은 효과들이 얻어질 수 있다. 즉, 산화물 반도체를 포함하는 트랜지스터의 미세화는 개시된 발명의 일 실시형태에 따라 달성될 수 있고 이에 따른 다양한 효과들도 또한 얻어질 수 있다.
<트랜지스터(270) 및 트랜지스터(280)의 제작 단계들의 예들>
다음에, 도 3b에 도시된 상기 트랜지스터(270)의 제작 단계들의 예가 기술될 것이다. 여기서, 각각의 단계의 상세들은 상기 트랜지스터(260)의 상기 제작 단계들과 유사하다. 또한, 도 3c에 도시된 상기 트랜지스터(280)는, 상기 절연층들(243a 및 243b)이 상기 산화물 반도체층(244)과 접하는 적어도 일부의 영역들에서 만곡-형상을 가진 영역들을 가지는 것을 제외하고 상기 트랜지스터(270)의 제작 단계들과 유사한 방식으로 형성된다.
먼저, 상기 도전막이 상기 기판(200) 위에 형성되고, 그 후에 상기 도전막이 상기 게이트 전극(248)으로 에칭된다. 다음에, 상기 게이트 절연층(246)은 상기 게이트 전극(248)을 피복하도록 형성된다.
다음에, 상기 제 1 도전막은 상기 게이트 절연층(246) 위에 형성되고, 마스크가 상기 제 1 도전막 위에 형성되고, 상기 제 1 도전막은 상기 제 1 도전층들(242a 및 242b)로 에칭된다.
다음에, 상기 제 2 도전막이 상기 제 1 도전층들(242a 및 242b) 및 상기 게이트 절연층(246) 위에 형성되고, 상기 절연막은 상기 제 2 도전막 위에 형성된다.
다음에, 상기 절연막 위에 마스크가 형성되고, 상기 절연막이 상기 절연층들(243a 및 243b)을 형성하기 위해 상기 마스크를 이용하여 에칭된다.
여기서, 도 3b에 도시된 상기 구성은 상기 제 1 도전층들(242a 및 242b)이 형성된 다음 상기 제 2 도전층들(245a 및 245b)이 형성된다는 점에서 도 3a에 도시된 구성과 상이하다. 상기 제 1 도전층들(242a 및 242b)의 형성 후에 상기 제 2 도전막이 형성되어 에칭될 때, 상기 제 2 도전막에 대한 상기 제 1 도전막의 에칭 선택성이 확보될 필요가 없어서 상기 제 1 도전막 및 상기 제 2 도전막의 재료들의 선택의 폭을 광범위하게 한다.
다음에, 상기 제 2 도전막은 상기 제 2 도전층들(245a 및 245b)을 형성하기 위해 상기 절연층들(243a 및 243b)을 형성하기 위해 이용되는 상기 마스크를 이용하여 에칭된다. 상기 절연막 및 상기 제 2 도전막은 동일한 에칭 가스를 이용하여 연속으로 에칭될 수 있다. 대안적으로, 상기 마스크가 제거된 다음, 상기 제 2 도전막이 상기 절연층들(243a 및 243b)을 마스크들로서 이용하여 에칭될 수 있다.
다음에, 상기 산화물 반도체막은 상기 절연층들(243a 및 243b) 및 상기 게이트 절연층(246) 위에 스퍼터링법에 의해 형성된다. 그 후에, 상기 산화물 반도체막 위에 마스크가 형성되고, 상기 산화물 반도체막은 상기 산화물 반도체층(244)을 형성하기 위해 상기 마스크를 이용하여 에칭된다.
따라서, 상기 산화물 반도체층(244)을 포함하는 상기 트랜지스터(270)가 제작될 수 있다.
상기 제 2 도전층들(245a 및 245b)의 형성 후에 Ar 가스를 이용한 역 스퍼터링이 상기 절연층들(243a 및 243b)에 대해 수행될 때, 상기 절연층들(243a 및 243b)은 나중에 형성될 상기 산화물 반도체층(244)과 접하는 영역들의 적어도 일부에 만곡된 형상들을 가질 수 있음을 유념한다. 상기 절연층들(243a 및 243b)이 상기 산화물 반도체층(244)과 접하는 상기 영역들의 적어도 일부에 만곡된 형상을 가질 때, 상기 산화물 반도체층(244)의 피복성이 개선될 수 있고 접속해제가 방지될 수 있다.
따라서, 도 3c에 도시된 상기 트랜지스터(280)가 제작될 수 있다.
이 실시형태에 기술된 구성들, 방법들 등이 다른 실시형태들에 기술된 구성들, 방법들 등 중 어느 것과 적합하게 조합될 수 있다.
(실시형태 3)
이 실시형태에서, 상기 실시형태들에 기술된 상기 반도체 장치의 구성 및 제작 공정과 상이한 반도체 장치의 구성 및 제작 공정이 도 5a 및 도 5b 및 도 6a 내지 도 6e를 참조하여 기술될 것이다.
<반도체 장치의 구성예>
도 5a 및 도 5b의 각각은 반도체 장치의 예로서 트랜지스터의 단면 구성을 도시한다. 도 5a 및 도 5b에서, 개시된 발명의 일 실시형태들의 상기 트랜지스터들로서 톱 게이트형 트랜지스터들이 도시된다.
도 5a에 도시된 트랜지스터(380)는 기판(300) 위에, 산화물 반도체층(344a), 상기 산화물 반도체층(344a) 상에서 이와 접하여 제공되는 절연층(350a), 상기 절연층(350a) 위에 제공되는 소스 전극(341a) 및 드레인 전극(341b), 상기 소스 전극(341a) 및 상기 드레인 전극(341b) 위에 제공되는 게이트 절연층(346), 및 상기 게이트 절연층(346) 위에 제공되는 게이트 전극(348)을 포함한다.
도 5a에 도시된 상기 트랜지스터(380)에서, 상기 산화물 반도체층(344a)의 측면들이 상기 소스 전극(341a) 및 상기 드레인 전극(341b)과 접한다. 또한, 상기 산화물 반도체층(344a)의 상기 측면들의 상단부들은 상기 절연층(350a)의 측면들의 하단부들과 일치하고, 상기 산화물 반도체층(344a)은 상기 산화물 반도체층(344a) 위의 상기 절연층(350a)을 개재시켜 상기 소스 전극(341a) 및 상기 드레인 전극(341b)과 중첩한다. 즉, 상기 산화물 반도체층(344a)은 상기 소스 전극(341a) 및 상기 드레인 전극(341b)과 상기 측면들에서만 접한다.
대안적으로, 도 5b에 도시된 트랜지스터(390)에서와 같이, 상기 소스 전극(341a)이 제 2 도전층(345a) 및 상기 제 1 도전층(342a)과 이 순서로 적층되는 구조를 가지고, 상기 드레인 전극(341b)이 제 2 도전층(345b) 및 상기 제 1 도전층(342b)과 이 순서로 적층되는 구조를 가지는 구조가 이용될 수 있다.
<트랜지스터의 제작 단계들의 예>
도 5a에 도시된 상기 트랜지스터를 제작하는 단계들의 예가 도 6a 내지 도 6e를 참조하여 하기에 기술될 것이다.
먼저, 산화물 반도체층(344)이 스퍼터링법에 의해 절연 표면을 가진 기판(300) 위에 형성되고, 상기 산화물 반도체층(344) 위에 절연층(350)이 형성된다(도 6a 참조).
여기서, 실시형태 1에 기술된 상기 기판(100)과 유사한 기판이 상기 기판(300)으로서 이용될 수 있다. 상기 산화물 반도체층(344)은 실시형태 1에 기술된 상기 산화물 반도체층(144)의 재료 및 성막법과 유사한 재료 및 성막법을 이용하여 형성될 수 있다. 상기 절연층(350)은 실시형태 1에 기술된 상기 절연층(150)의 재료 및 성막법과 유사한 재료 및 성막법을 이용하여 형성될 수 있다. 실시형태 1은 상기 상세들에 대해 참조될 수 있다.
다음에, 상기 산화물 반도체층(344) 및 상기 절연층(350)이 섬형 상기 산화물 반도체층(344a) 및 섬형 절연층(350a)을 형성하기 위해 마스크 등을 이용한 에칭과 같은 방법에 의해 선택적으로 에칭된다(도 6b 참조).
상기 산화물 반도체층(344a) 및 상기 절연층(350a)은 실시형태 1에 기술된 상기 산화물 반도체층(144a) 및 상기 절연층(150a)을 형성하기 위한 에칭에 대한 방법과 유사한 방법에 의해 형성될 수 있다. 실시형태 1은 상기 상세들에 대해 참조될 수 있다.
다음에, 상기 기판(300) 및 상기 절연층(350a) 위에, 상기 산화물 반도체층(344a)의 측면들과 접하도록 형성되고, 그 후에 상기 소스 전극(341a) 및 상기 드레인 전극(341b)으로 선택적으로 에칭된다(도 6c 참조).
상기 소스 전극(341a) 및 상기 드레인 전극(341b)은 실시형태 1에 기술된 상기 소스 전극(141a) 및 상기 드레인 전극(141b)의 재료 및 성막법과 유사한 재료 및 성막법을 이용하여 형성될 수 있다. 실시형태 1은 상기 상세들에 대해 참조될 수 있다.
여기서, 상기 소스 전극(341a)의 측면과 상기 소스 전극(341a)측 상의 상기 산화물 반도체층(344a)의 상기 측면 사이의 채널 길이 방향의 거리는 0.1㎛ 이하가 바람직하다. 유사하게, 상기 드레인 전극(341b)의 측면과 상기 드레인 전극(341b)측 상의 상기 산화물 반도체층(344a)의 상기 측면 사이의 채널 길이 방향의 거리는 0.1㎛ 이하가 바람직하다. 이러한 구조로, 상기 게이트 전극(348)의 전계는 상기 산화물 반도체층(344a)에 대해 충분히 동작하게 될 수 있다.
또한, 실시형태 1에 기술된 바와 같이, 상기 소스 전극(341a) 및 상기 드레인 전극(341b)이 될 상기 도전막이 제 1 도전막 및 제 2 도전막이 순차적으로 적층되는 구조를 가질 때, 도 5b에 도시된 트랜지스터(390)에서와 같이, 상기 소스 전극(341a)은 상기 제 2 도전층(345a) 및 상기 제 1 도전층(342a)이 이 순서로 적층되는 구조를 가질 수 있고, 상기 드레인 전극(341b)은 상기 제 2 도전층(345b) 및 상기 제 1 도전층(342b)이 이 순서로 적층되는 구조를 가질 수 있다. 상기 제 1 도전층들(342a 및 342b) 및 상기 제 2 도전층들(345a 및 345b)은 실시형태 1에 기술된 상기 제 1 도전층들(142a 및 142b) 및 상기 제 2 도전층들(145a 및 145b)의 재료들 및 성막법들과 유사한 재료들 및 성막법들을 이용하여 형성될 수 있다. 따라서, 실시형태 1은 상기 상세들에 대해 참조될 수 있다.
다음에, 상기 게이트 절연층(346)이 상기 절연층(350a), 상기 소스 전극(341a), 및 상기 드레인 전극(341b)을 피복하도록 형성된다(도 6d 참조).
상기 게이트 절연층(346)은 실시형태 1에 기술된 상기 게이트 절연층(146)의 재료 및 성막법과 유사한 재료 및 성막법을 이용하여 형성될 수 있다. 따라서, 실시형태 1은 상기 상세들에 대해 참조될 수 있다.
다음에, 상기 게이트 절연층(346) 위에 도전막이 형성된 다음, 상기 게이트 전극(348)으로 선택적으로 에칭된다(도 6e 참조). 여기서, 상기 게이트 전극(348)은 상기 섬형 산화물 반도체층(344a)과 중첩하는 영역에 형성된다.
상기 게이트 전극(248)은 실시형태 1에 기술된 상기 게이트 전극(148)의 재료 및 성막법과 유사한 재료 및 성막법을 이용하여 형성될 수 있다. 따라서, 실시형태 1은 상기 상세들에 대해 참조될 수 있다.
상기 단계들을 통해, 상기 산화물 반도체층(344a)을 포함하는 상기 트랜지스터(380)가 완성된다.
따라서, 상기 산화물 반도체층(344a)의 상기 측면들은 상기 소스 전극(341a) 및 상기 드레인 전극(341b)과 접하고, 그에 의해 상기 소스 전극(341a)과 상기 산화물 반도체층(344a) 사이의 접촉 면적 및 상기 드레인 전극(341b)과 상기 산화물 반도체층(344a) 사이의 접촉 면적이 감소될 수 있다. 따라서, 접촉 계면의 접촉 저항이 증가될 수 있다.
이 실시형태에 기술된 상기 트랜지스터(380)에서, 상기 산화물 반도체층(344a)은 상기 소스 전극(341a) 및 상기 드레인 전극(341b)과 상기 측면들에서만 접하고, 상기 소스 전극(341a)과 상기 산화물 반도체층(344a) 사이의 접촉 저항 및 상기 드레인 전극(341b)과 상기 산화물 반도체층(344a) 사이의 접촉 저항이 증가되고, 그에 의해 상기 산화물 반도체층(344a)에 인가된 전계가 완화될 수 있고, 임계 전압의 열화와 같은 단-채널 효과가 억제될 수 있다.
따라서, 개시된 발명의 일 실시형태에서, 미세화가 가진 문제들이 해결될 수 있다. 결과적으로, 상기 트랜지스터의 크기가 충분히 감소될 수 있다. 상기 트랜지스터의 상기 크기가 충분히 감소될 때, 상기 반도체 장치의 크기도 또한 감소될 수 있고, 따라서, 일 기판으로부터 제작되는 반도체 장치들의 수가 증가된다. 따라서, 반도체 장치 당 제작 비용이 감소된다. 상기 반도체 장치가 미세화되기 때문에, 종래의 반도체 장치의 크기와 유사한 크기를 가진 반도체 장치는 개선된 기능들을 가질 수 있다. 또한, 채널 길이의 감소로 인해 고속 동작, 전력 소비의 열화 등과 같은 효과들이 얻어질 수 있다. 즉, 산화물 반도체를 포함하는 트랜지스터의 미세화는 개시된 발명의 일 실시형태에 따라 달성될 수 있고 이에 따른 다양한 효과들도 또한 얻어질 수 있다.
이 실시형태에 기술된 구성들, 방법들 등이 다른 실시형태들에 기술된 구성들, 방법들 등 중 어느 것과 적합하게 조합될 수 있다.
(실시형태 4)
이 실시형태에서, 상기 실시형태들과 상이한 개시된 발명의 일 실시형태에 따른 반도체 장치의 구성 및 제작 공정이 도 7 및 도 8a 내지 도 8d를 참조하여 기술될 것이다.
<반도체 장치의 구성예>
도 7에 도시된 트랜지스터(460)가 반도체 장치의 구성예이다. 상기 트랜지스터(460)는 기판(400) 위에 제공된 산화물 반도체층(444a), 상기 산화물 반도체층(444a) 위에 제공된 게이트 절연층(446a), 상기 게이트 절연층(446a) 위에 제공된 게이트 전극(448), 및 상기 산화물 반도체층(444a)과 접하여 제공되는 소스 전극(442a) 및 드레인 전극(442b)을 포함한다. 또한, 층간 절연층(453)은 상기 트랜지스터(460)를 피복하도록 제공된다.
도 7에 도시된 상기 트랜지스터(460)에서, 절연층(450)이 상기 게이트 전극(448)의 상면과 접하여 제공된다. 또한, 측벽 절연층들(452a 및 452b)이 상기 게이트 전극(448)의 측면들과 접하여 제공된다.
도 7에 도시된 상기 트랜지스터(460)에서, 상기 산화물 반도체층(444a)은 상기 산화물 반도체층(444a)의 길이(채널 형성 영역에서 캐리어 흐름에 대한 방향으로의 길이)가 상기 게이트 절연층(446a)의 길이보다 길도록, 또는 상기 산화물 반도체층(444a)의 길이가 상기 게이트 절연층(446a)의 길이와 실질적으로 동일하도록 형성될 수 있다.
<반도체 장치의 제작 단계들의 예>
다음에, 도 7에 도시된 상기 트랜지스터(460)의 제작 단계들의 예가 기술될 것이다. 상기 단계들의 상세들은 다른 실시형태들의 상세들과 동일하다.
먼저, 산화물 반도체막(444), 절연막(446), 도전막, 및 절연막이 상기 기판(400) 위에 이 순서로 형성된다. 그 후에, 상기 게이트 전극(448) 및 상기 절연층(450)을 형성하기 위해 상기 마스크를 이용하여 최상부의 절연막이 선택적으로 에칭된다(도 8a 참조). 상기 실시형태들은 상기 상세들에 대해 참조될 수 있다. 상기 절연막(446) 및 상기 절연층(450)은 에칭 선택성을 가진 재료들을 이용하여 형성되는 것이 바람직하다.
다음에, 적어도 상기 게이트 전극(448) 및 상기 절연층(450)을 피복하도록 절연층이 형성된다. 상기 절연층은 상기 측벽 절연층들(452a 및 452b)을 형성하기 위해 이방성이 높은 에칭 처리를 받는다(도 8b 참조). 상기 측벽 절연층들(452a 및 452b)은 상기 절연막(446)의 재료에 대한 에칭 선택성을 갖는 재료를 이용하여 형성되는 것이 바람직함을 유념한다. 상기 실시형태들은 상기 상세들에 대해 참조될 수 있다.
다음에, 상기 산화물 반도체막(444) 및 상기 절연막(446)은 상기 산화물 반도체층(444a) 및 상기 게이트 절연층(446a)을 형성하기 위해 상기 절연층(450) 및 상기 측벽 절연층들(452a 및 452b)을 마스크들로서 이용하여 선택적으로 에칭된다(도 8c 참조). 여기서, 상기 절연막(446) 및 상기 산화물 반도체막(444)은 집합적으로 한번 에칭될 수 있거나, 또는 상기 절연막(446) 및 상기 산화물 반도체막(444)은 개별적으로 에칭될 수 있다. 상기 측벽 절연층들(452a 및 452b)은 에칭 처리의 조건들에 의존하여 리세스될 수 있다. 그 경우, 나중에 형성될 상기 소스 전극(442a) 및 상기 드레인 전극(442b)이 상기 산화물 반도체층(444a)의 상면의 일부와 접한다. 상기 실시형태들은 상기 상세들에 대해 참조될 수 있다.
다음에, 상기 산화물 반도체층(444a), 상기 게이트 절연층(446a), 상기 절연층(450), 상기 측벽 절연층들(452a 및 452b) 등을 피복하도록, 상기 층간 절연층(453)이 상기 기판(400) 위에 형성된다. 그 후에, 상기 산화물 반도체층(444a)에 도달하는 개구부들이 상기 층간 절연층(453)에 형성되고, 그 후에 상기 산화물 반도체층(444a)에 접속되는 상기 소스 전극(442a) 및 상기 드레인 전극(442b)이 형성된다(도 8d 참조). 상기 층간 절연층(453)은 CMP 처리 등에 의해 편평한 표면을 가지도록 형성되는 것이 바람직함을 유념한다. 상기 층간 절연층(453)이 평탄한 표면을 가질 때, 나중에 형성될 상기 소스 전극(442a) 및 상기 드레인 전극(442b)이 형성되는 것이 바람직하다. 여기서, 개구부들이 상기 층간 절연층(453)에 형성되고, 그 후에 상기 소스 전극(442a) 및 상기 드레인 전극(442b)이 형성되지만, 상기 층간 절연층(453)이 형성되기 전에 상기 소스 전극(442a) 및 상기 드레인 전극(442b)이 형성될 수 있음을 유념한다. 상기 실시형태들은 상기 층간 절연층, 상기 소스 전극, 상기 드레인 전극 등의 상기 상세들에 대해 참조될 수 있다.
상기 단계들을 통해, 상기 산화물 반도체층(444a)을 포함하는 상기 트랜지스터(460)가 제작될 수 있다.
이 실시형태에 기술된 이러한 구성으로, 소스 전극 또는 상기 드레인 전극과, 상기 산화물 반도체층 사이의 접촉의 영역(예를 들면, 접촉 면적)이 용이하게 제어될 수 있다. 즉, 상기 소스 전극 또는 상기 드레인 전극의 저항이 용이하게 제어될 수 있고, 단-채널 효과가 효과적으로 억제될 수 있다.
따라서, 개시된 발명의 일 실시형태에서, 미세화가 가진 문제들이 해결될 수 있다. 결과적으로, 상기 트랜지스터의 크기가 충분히 감소될 수 있다. 상기 트랜지스터의 상기 크기가 충분히 감소될 때, 상기 반도체 장치의 크기도 또한 감소될 수 있고, 따라서, 일 기판으로부터 제작되는 반도체 장치들의 수가 증가된다. 따라서, 반도체 장치 당 제작 비용이 감소된다. 상기 반도체 장치가 미세화되기 때문에, 종래의 반도체 장치의 크기와 유사한 크기를 가진 반도체 장치는 개선된 기능들을 가질 수 있다. 또한, 채널 길이의 감소로 인해 고속 동작, 전력 소비의 열화 등과 같은 효과들이 얻어질 수 있다. 즉, 산화물 반도체를 포함하는 트랜지스터의 미세화는 개시된 발명의 일 실시형태에 따라 달성될 수 있고 이에 따른 다양한 효과들도 또한 얻어질 수 있다.
이 실시형태에 기술된 구성들, 방법들 등이 다른 실시형태들에 기술된 구성들, 방법들 등 중 어느 것과 적합하게 조합될 수 있다.
(실시형태 5)
이 실시형태에서, 개시된 발명의 일 실시형태에 따른 반도체 장치의 응용예들이 도 9a1, 도 9a2, 및 도 9b를 참조하여 기술될 것이다. 여기서, 메모리 장치의 예가 기술될 것이다. 회로도에서, "OS"는 상기 트랜지스터가 산화물 반도체를 포함하는 것을 나타내기 위해 트랜지스터 옆에 병기된다.
도 9a1에 도시된 상기 반도체 장치에서, 제 1 배선(1st Line)이 트랜지스터(500)의 소스 전극에 전기적으로 접속되고, 제 2 배선(2nd Line)이 트랜지스터(500)의 드레인 전극에 전기적으로 접속된다. 제 3 배선(3rd Line)이 트랜지스터(510)의 소스 전극 및 드레인 전극 중 하나에 전기적으로 접속되고, 제 4 배선(4th Line)이 상기 트랜지스터(510)의 게이트 전극에 전기적으로 접속된다. 상기 트랜지스터(500)의 게이트 전극 및 상기 트랜지스터(510)의 상기 소스 전극 및 상기 드레인 전극 중 다른 하나가 용량 소자(520)의 전극들 중 하나에 전기적으로 접속되고, 제 5 배선(5th Line)이 상기 용량 소자(520)의 상기 전극들 중 다른 하나에 전기적으로 접속된다.
여기서, 상기 산화물 반도체를 포함하는 트랜지스터는 상기 트랜지스터(510)로서 이용된다. 산화물 반도체를 포함하는 트랜지스터는 상당히 작은 오프-상태 전류의 특성을 가진다. 이러한 이유로, 상기 트랜지스터(500)의 상기 게이트 전극의 전위가 상기 트랜지스터(510)를 오프 상태로 함으로써 매우 장시간 동안 유지될 수 있다. 상기 용량 소자(520)의 제공은 상기 트랜지스터(500)의 상기 게이트 전극에 대한 전하의 유지 및 저장된 데이터의 판독을 용이하게 한다.
상기 트랜지스터(500)에 관한 특정 제약이 없음을 유념한다. 데이터 판독의 속도를 증가시키는 점에서, 예를 들면 단결정 실리콘을 포함하는 트랜지스터와 같이 높은 스위칭 레이트를 가진 트랜지스터를 이용하는 것이 바람직하다.
대안적으로, 상기 용량 소자(520)가 제공되지 않는 구조가 도 9b에 도시된 바와 같이 이용될 수 있다.
도 9a1에 도시된 상기 반도체 장치는 상기 트랜지스터(500)의 상기 게이트 전극의 전위가 유지될 수 있는 특징을 이용하고, 그에 의해 데이터의 기록, 저장 및 판독이 다음과 같다.
먼저, 데이터의 기록 및 저장이 기술될 것이다. 먼저, 상기 제 4 배선의 전위가 상기 트랜지스터(510)가 온 상태가 되는 전위로 설정되어, 상기 트랜지스터(510)가 온 상태가 된다. 따라서, 상기 제 3 배선의 전위가 상기 트랜지스터(500)의 상기 게이트 전극 및 상기 용량 소자(520)에 공급된다. 즉, 상기 트랜지스터(500)의 상기 게이트 전극에 미리 결정된 전하가 주어진다(기록). 여기서, 2개의 상이한 전위들의 공급을 위한 전하들 중 하나(이후, 저전위의 공급을 위한 전하를 전하 QL이라고 하고 고전위의 공급을 위한 전하를 전하 QH라고 함)가 상기 트랜지스터(500)의 상기 게이트 전극에 주어진다. 저장 용량을 개선하기 위해 3개 이상의 상이한 전위들을 제공하는 전하들이 인가될 수 있음을 유념한다. 그 후에, 상기 제 4 배선의 전위는 상기 트랜지스터(510)가 오프 상태가 되는 전위로 설정되어, 상기 트랜지스터(510)가 오프 상태가 된다. 따라서, 상기 트랜지스터(500)의 상기 게이트 전극에 주어진 상기 전하가 유지된다(유지).
상기 트랜지스터(510)의 상기 오프-상태 전류가 상당히 작기 때문에, 상기 트랜지스터(500)의 상기 게이트 전극의 상기 전하가 장시간 동안 유지된다.
다음에, 데이터의 판독이 기술될 것이다. 미리 결정된 전위(정전위)가 상기 제 1 배선에 공급되는 동안 상기 제 5 배선에 적합한 전위(판독 전위)를 공급함으로써, 상기 제 2 배선의 전위는 상기 트랜지스터(500)의 상기 게이트 전극에 유지된 전하량에 의존하여 가변한다. 이것은 일반적으로, 상기 트랜지스터(500)가 n-채널 트랜지스터일 때, QH가 상기 트랜지스터(500)의 상기 게이트 전극에 주어지는 경우의 겉보기 임계 전압 Vth_H가 QL이 상기 트랜지스터(500)의 상기 게이트 전극에 주어질 때의 겉보기 임계 전압 Vth_L보다 낮기 때문이다. 여기서, 겉보기 임계 전압은 상기 제 5 배선의 전위를 나타내며, 이것은 상기 트랜지스터(500)를 온 상태로 만들기 위해 필요하다. 따라서, 상기 제 5 배선의 전위는 Vth_H와 Vth_L사이의 중간인 전위 V0로 설정되고, 그에 의해 상기 트랜지스터(500)의 상기 게이트 전극에 주어진 전하가 결정될 수 있다. 예를 들면, 기록시에 QH가 주어지는 경우에, 상기 제 5 배선의 전위가 V0(> Vth_H)로 설정될 때, 상기 트랜지스터(500)는 온 상태가 된다. 기록시에 QL이 주어지는 경우에, 상기 제 5 배선의 전위가 V0(< Vth_L)로 설정될 때, 상기 트랜지스터(500)는 오프 상태로 남아있다. 따라서, 저장된 데이터는 상기 제 2 배선의 전위에 의해 판독될 수 있다.
메모리 셀들이 어레이 상으로 이용되는 경우에, 원하는 메모리 셀들의 데이터만이 판독되어야 함을 유념한다. 따라서, 미리 결정된 메모리 셀의 데이터가 판독되고 다른 메모리 셀들의 데이터가 판독되지 않도록 하기 위해, 상기 트랜지스터(500)가 상기 메모리 셀들 사이에 병렬로 접속되는 경우에, 상기 게이트 전극의 상태에 상관없이 상기 트랜지스터(500)가 오프 상태가 되게 하는 전위, 즉 Vth_H보다 낮은 전위가 데이터가 판독되지 않는 상기 메모리 셀들의 제 5 라인들에 주어질 수 있다. 상기 트랜지스터들(500)이 메모리 셀들 사이에 직렬로 접속되는 경우, 상기 게이트 전극의 상태에 상관없이 상기 트랜지스터(500)가 온 상태가 되게 하는 전위, 즉 Vth_L보다 높은 전위가 상기 제 5 라인들에 주어질 수 있다.
다음에, 데이터의 재기록이 기술될 것이다. 데이터의 재기록은 데이터의 기록 및 저장의 방식과 유사한 방식으로 수행된다. 즉, 상기 제 4 배선의 전위는 상기 트랜지스터(510)가 온 상태가 되는 전위로 설정되어, 상기 트랜지스터(510)가 온 상태가 된다. 따라서, 상기 제 3 배선의 전위(새로운 데이터에 관련된 전위)가 상기 트랜지스터(500)의 상기 게이트 전극 및 상기 용량 소자(520)에 주어진다. 그 후에, 상기 제 4 배선의 전위는 상기 트랜지스터(510)가 오프 상태가 되는 전위로 설정되고, 그에 의해 상기 트랜지스터(510)가 오프 상태가 된다. 따라서, 새로운 데이터에 관련된 전하가 상기 트랜지스터(500)의 상기 게이트 전극에 주어진다.
개시된 발명에 따른 상기 반도체 장치에서, 데이터는 상술된 바와 같이 데이터의 다른 기록에 의해 직접 재기록될 수 있다. 따라서, 플래시 메모리 등에 필요한 고전압을 이용하여 플로팅 게이트로부터 전하의 추출이 불필요하고, 따라서 소거 동작에 기인되는 동작 속도의 감소가 억제될 수 있다. 즉, 상기 반도체 장치의 고속 동작이 실현될 수 있다.
상기 트랜지스터(510)의 상기 소스 전극 또는 상기 드레인 전극이 상기 트랜지스터(500)의 상기 게이트 전극에 전기적으로 접속되고, 그에 의해 비휘발성 메모리 소자에 이용되는 플로팅 게이트 트랜지스터의 플로팅 게이트의 효과와 유사한 효과를 가지는 것을 유념한다. 따라서, 상기 트랜지스터(510)의 상기 소스 전극 또는 상기 드레인 전극이 상기 트랜지스터(500)의 상기 게이트 전극에 전기적으로 접속되는 부위가 일부 경우들에서 플로팅 게이트부 FG라고 칭해진다. 상기 트랜지스터(510)가 오프 상태일 때, 상기 플로팅 게이트부 FG는 절연체에 임베딩되는 것으로 간주될 수 있고, 따라서 상기 플로팅 게이트부 FG에 전하가 유지된다. 산화물 반도체를 포함하는 상기 트랜지스터(510)의 오프-상태 전류의 양이 실리콘 반도체 등을 포함하는 트랜지스터의 오프-상태 전류의 양의 10만분의 1 이하이다; 따라서, 상기 트랜지스터(510)의 누설 전류로 인한 상기 플로팅 게이트부 FG에 축적된 전하의 손실은 무시할 만하다. 즉, 산화물 반도체를 포함하는 상기 트랜지스터(510)로, 전력이 공급되지 않는 경우에도 데이터를 저장할 수 있는 비휘발성 메모리 장치가 실현될 수 있다.
예를 들면, 상기 트랜지스터(510)의 상기 오프-상태 전류가 실온에서 10zA(1zA(젭토암페어)는 1 × 10-21A) 이하이고 상기 용량 소자(520)의 용량 값이 대략 10fF일 때, 데이터는 104초 이상 저장될 수 있다. 저장 시간이 트랜지스터 특성들 및 용량 값에 의존한다는 것은 말할 필요도 없다.
또한, 그 경우, 종래의 플로팅 게이트 트랜지스터에서 지적되는 게이트 절연막(터널 절연막)의 열화의 문제는 존재하지 않는다. 즉, 통상적으로 문제로서 간주되어 온 전자의 플로팅 상태로의 주입으로 인한 게이트 절연막의 열화가 해결될 수 있다. 이것은 원리적으로 기록 횟수들에 관한 제약이 없음을 의미한다. 또한, 종래의 플로팅 게이트 트랜지스터의 기록 또는 소거에 필요한 고전압이 불필요하다.
도 9a1에 도시된 상기 반도체 장치의 트랜지스터들과 같은 구성요소들은 도 9a2에 도시된 저항 소자 및 용량 소자를 포함하는 것으로 간주될 수 있다. 즉, 도 9a2에서, 상기 트랜지스터(500) 및 상기 용량 소자(520)는 저항 소자 및 용량 소자를 포함하는 것으로 각각 간주된다. R1 및 C1은 상기 용량 소자(520)의 저항값 및 용량 값을 각각 표시한다. 상기 저항값 R1은 상기 용량 소자(520)에 포함된 절연층에 의존하는 저항값에 대응한다. R2 및 C2는 상기 트랜지스터(500)의 저항값 및 용량 값을 각각 표시한다. 상기 저항값 R2는 상기 트랜지스터(500)가 온 상태일 때의 시간에서 게이트 절연층에 의존하는 저항값에 대응한다. 상기 용량 값 C2는 소위 게이트 용량(상기 게이트 전극과 상기 소스 전극 및 상기 드레인 전극의 각각 사이에 형성된 용량 및 상기 게이트 전극과 상기 채널 형성 영역 사이에 형성된 용량)의 용량 값에 대응한다.
상기 트랜지스터(510)가 오프 상태인 경우의 상기 소스 전극과 상기 드레인 전극 사이의 저항값(또한 유효 저항이라고 칭해짐)이 ROS일 때, 전하 유지 기간(또한 데이터 저장 기간이라고 칭해짐)은 상기 트랜지스터(510)가 충분히 작고 ROS가 R1 이하이고 ROS가 R2 이하인 조건들 하에서 상기 트랜지스터(510)의 오프-상태 전류에 의해 주로 결정된다.
한편, 상기 조건들이 만족되지 않을 때, 상기 트랜지스터(510)의 상기 오프-상태 전류가 충분히 작은 경우에도 상기 유지 기간을 충분히 확보하는 것이 어렵다. 이것은 상기 트랜지스터(510)의 상기 오프-상태 전류 이외의 누설 전류(예를 들면, 상기 소스 전극과 상기 드레인 전극 사이에 생성된 누설 전류)가 크기 때문이다. 따라서, 이 실시형태에 개시된 상기 반도체 장치는 상기 관계를 만족하는 것이 바람직하다고 할 수 있다.
C1이 C2 이상인 것이 바람직하다. C1이 더 클 때, 상기 제 5 배선의 전위는 상기 제 5 배선에 의해 상기 플로팅 게이트부 FG의 전위를 제어할 때 상기 플로팅 게이트부 FG에 효율적으로 인가될 수 있다; 따라서, 상기 제 5 배선에 인가되는 전위들(예를 들면, 판독 전위와 비판독 전위) 사이의 전위차가 억제될 수 있다.
상기 관계가 만족될 때, 더욱 바람직한 반도체 장치가 실현될 수 있다. R1 및 R2가 상기 트랜지스터(500)의 상기 게이트 절연층 및 상기 용량 소자(520)의 상기 절연층에 의해 제어됨을 유념한다. 이것은 또한 C1 및 C2에도 적용된다. 따라서, 상기 게이트 절연층의 재료, 두께 등은 상기 관계를 만족시키도록 적합하게 설정되는 것이 바람직하다.
이 실시형태에 기술된 상기 반도체 장치에서, 상기 플로팅 게이트부 FG는 플래시 메모리 등의 플로팅 게이트 트랜지스터의 플로팅 게이트와 유사한 효과를 가지지만, 이 실시형태의 상기 플로팅 게이트부 FG는 상기 플래시 메모리 등의 상기 플로팅 게이트의 특징과 본질적으로 상이한 특징을 가진다. 플래시 메모리의 경우에, 제어 게이트에 인가된 전압이 높기 때문에, 상기 전위가 인접 셀의 플로팅 게이트에 영향을 미치는 것을 방지하기 위해 셀들 사이에 적당한 거리를 유지하는 것이 필요하다. 이것은 상기 반도체 장치의 높은 집적화를 위한 방해 요인들 중 하나이다. 상기 요인은 플래시 메모리의 기본 원리에 기인하며, 고전계를 인가할 때 터널링 전류가 흐른다.
또한, 플래시 메모리의 상기 원리로 인해, 절연막의 열화가 진행하고 따라서 재기록의 횟수(대략 104 내지 105회)에 관한 제약의 다른 문제가 발생한다.
개시된 발명에 따른 상기 반도체 장치는 산화물 반도체를 포함하는 트랜지스터의 스위칭에 의해 동작되고 터널링 전류에 의한 전하 주입의 상술된 원리를 이용하지 않는다. 즉, 플래시 메모리와 달리 전하 주입을 위한 고전계는 불필요하다. 따라서, 인접 셀에 대한 제어 게이트로부터의 고전계의 영향을 고려할 필요가 없으며, 이것은 고집적화를 용이하게 한다.
또한, 터널링 전류에 의한 전하 주입의 원리가 이용되지 않기 때문에, 메모리 셀의 열화에 대한 원인이 없다. 즉, 개시된 발명에 따른 상기 반도체 장치는 플래시 메모리보다 높은 내구성 및 신뢰성을 가진다.
또한, 플래시 메모리에 비해, 고전계가 불필요하고 큰 주변 회로(승압 회로와 같은)가 불필요하다는 이점이 있다.
상기 용량 소자(520)에 포함된 상기 절연층의 비유전률 εr1이 상기 트랜지스터(500)의 게이트 용량을 구성하는 상기 절연층의 비유전률 εr2와 상이한 경우에, C1이 C2 이상이고 관계 2·S2가 S1 이상임(바람직하게 S2는 S1 이상임)을 만족하기가 용이하며, 여기서 S1은 상기 용량 소자(520)에 포함된 상기 절연층의 면적이고, S2는 상기 트랜지스터(500)의 상기 게이트 용량을 구성하는 상기 절연층의 면적이다. 특히, 예를 들면, 산화 하프늄과 같은 고유전률(high-k) 재료로 이루어진 막 또는 산화 하프늄과 같은 고유전률(high-k) 재료로 이루어진 막 및 산화물 반도체로 이루어진 막의 적층이 상기 용량 소자(520)에 포함된 상기 절연층에 이용되어, εr1이 10 이상, 바람직하게 15 이상으로 설정되고, 산화 실리콘이 상기 트랜지스터(500)의 상기 게이트 용량을 구성하는 상기 절연층에 이용되어, εr2가 3 내지 4로 설정된다.
이러한 구성들의 조합은 개시된 발명에 따른 상기 반도체 장치의 더 높은 집적화를 가능하게 한다.
전자들이 다수 캐리어들인 n-채널 트랜지스터가 상기 기술에 이용되고, 정공들이 다수 캐리어들인 p-채널 트랜지스터가 상기 n-채널 트랜지스터 대신에 이용될 수 있다는 것은 말할 필요가 없음을 유념한다.
상술된 바와 같이, 개시된 발명의 일 실시형태에 따른 반도체 장치는, 오프 상태에서의 소스와 드레인 사이의 누설 전류(오프-상태 전류)가 작은 기록 트랜지스터, 상기 기록 트랜지스터의 것과 상이한 반도체 재료로 이루어진 판독 트랜지스터, 및 용량 소자를 포함하는 비휘발성 메모리 셀을 가진다.
상기 기록 트랜지스터의 상기 오프-상태 전류는 주변 온도(예를 들면, 25℃)에서 100zA(1 × 10-19A) 이하, 바람직하게 10zA(1 × 10-20A) 이하, 더욱 바람직하게 1zA(1 × 10-21A) 이하이다. 일반적인 실리콘 반도체의 경우에, 상술된 바와 같은 작은 오프-상태 전류를 달성하는 것이 어렵다. 그러나, 적합한 조건 하에서 산화물 반도체를 가공함으로써 획득된 트랜지스터에서, 작은 오프-상태 전류가 달성될 수 있다. 따라서, 산화물 반도체를 포함하는 트랜지스터가 상기 기록 트랜지스터로서 이용되는 것이 바람직하다.
또한, 산화물 반도체를 포함하는 트랜지스터는 작은 서브스레스홀드 스윙(S값)을 가져서, 이동도가 비교적 낮은 경우에도 스위칭 레이트가 충분히 높아질 수 있다. 따라서, 상기 트랜지스터를 상기 기록 트랜지스터로서 이용함으로써, 상기 플로팅 게이트부 FG에 주어지는 기록 펄스의 상승은 매우 급격해질 수 있다. 또한, 오프-상태 전류가 작고 상기 플로팅 게이트부 FG에 유지된 전하량이 감소될 수 있다. 즉, 산화물 반도체를 포함하는 트랜지스터를 상기 기록 트랜지스터로서 이용함으로써, 데이터의 재기록이 고속으로 수행될 수 있다.
상기 판독 트랜지스터에 대해, 오프-상태 전류에 관한 특정 제약은 없지만, 상기 판독 속도를 증가시키기 위해 고속으로 동작하는 트랜지스터를 이용하는 것이 바람직하다. 예를 들면, 1ns 이하의 스위칭 레이트를 가진 트랜지스터가 상기 판독 트랜지스터로서 이용되는 것이 바람직하다.
상기 기록 트랜지스터를 온 상태로 함으로써 데이터가 상기 메모리 셀에 기록되어, 상기 기록 트랜지스터의 소스 전극 및 드레인 전극 중 하나, 상기 용량 소자의 전극들 중 하나, 및 상기 판독 트랜지스터의 게이트 전극이 전기적으로 접속되는 상기 플로팅 게이트부 FG에 전위가 공급되고, 그 후에 상기 기록 트랜지스터를 오프 상태로 하여, 미리 결정된 양의 전하가 상기 플로팅 게이트부 FG에서 유지된다. 여기서, 상기 기록 트랜지스터의 상기 오프-상태 전류는 매우 작다; 따라서, 상기 플로팅 게이트부 FG에 공급된 전하는 장시간 동안 유지된다. 오프-상태 전류가 예를 들면 실질적으로 0일 때, 종래의 DRAM에 필요한 리프레시 동작이 불필요하거나, 리프레시 동작의 빈도가 상당히 낮아질 수 있다(예를 들면, 대략 한달 또는 일년에 한번). 따라서, 반도체 장치의 전력 소비가 충분히 감소될 수 있다.
또한, 상기 메모리 셀에 새로운 데이터의 덮어쓰기에 의해 데이터가 직접 재기록될 수 있다. 플래시 메모리 등에서 필요한 소거 동작이 따라서 불필요하다; 따라서, 소거 동작으로 인한 동작 속도의 감소가 억제될 수 있다. 즉, 상기 반도체 장치의 고속 동작이 실현될 수 있다. 또한, 데이터를 기록 및 소거하기 위해 종래의 플로팅 게이트 트랜지스터에 필요한 고전압이 불필요하다; 따라서, 상기 반도체 장치의 전력 소비가 더욱 감소될 수 있다. 이 실시형태에 따른 상기 메모리 셀에 인가된 가장 높은 전압(동시에 상기 메모리 셀의 각각의 단자들에 인가된 가장 높은 전위와 가장 낮은 전위 간의 차)은 2개의 단계들(1 비트)의 데이터가 기록되는 경우의 각각의 메모리 셀에서, 5V 이하, 바람직하게 3V 이하일 수 있다.
개시된 발명에 따른 상기 반도체 장치에 제공된 상기 메모리 셀은 적어도 상기 기록 트랜지스터, 상기 판독 트랜지스터, 및 상기 용량 소자를 포함할 수 있다. 또한, 상기 용량 소자의 면적이 작을 때에도 상기 메모리 셀이 동작할 수 있다. 따라서, 각각의 메모리 셀의 면적은 예를 들면 각각의 메모리 셀에 6개의 트랜지스터들을 필요로 하는 SRAM에 비해 충분히 작을 수 있다; 따라서, 상기 반도체 장치에서 상기 메모리 셀들이 고밀도로 배치될 수 있다.
종래의 플로팅 게이트 트랜지스터에서, 기록 동작 동안 게이트 절연막(터널 절연막)에서 전하가 이동하여, 상기 게이트 절연막(터널 절연막)의 열화가 회피될 수 있다. 반대로, 본 발명의 일 실시형태에 따른 상기 메모리 셀에서, 기록 트랜지스터의 동작을 스위칭함으로써 데이터가 기록된다; 따라서, 통상적으로 문제로서 인식되어 온 게이트 절연막의 열화가 회피될 수 있다. 이것은 원리적으로 기록의 횟수에 관한 제약이 없고 기록 내성이 매우 높다는 것을 의미한다. 예를 들면, 본 발명의 일 실시형태에 따른 상기 메모리 셀에서, 데이터가 1× 109회 이상(10억 이상) 기록된 후에도 전류-전압 특성이 저하되지 않는다.
또한, 상기 메모리 셀의 상기 기록 트랜지스터로서 산화물 반도체를 포함하는 트랜지스터를 이용하는 경우에, 상기 메모리 셀의 상기 전류-전압 특성은 예를 들면, 산화물 반도체가 일반적으로 넓은 에너지 갭(예를 들면 In-Ga-Zn-O-계 산화물 반도체의 경우에 3.0eV 내지 3.5eV)과 극히 소수의 열적으로 여기된 캐리어들을 가지기 때문에 150℃의 고온에서도 저하되지 않는다.
독창적 연구의 결과로서, 본 발명자들은 상기 특성들이 150℃의 고온에서도 열화되지 않고 오프-상태 전류가 극히 작은 100zA 이하인 점에서 산화물 반도체를 포함하는 트랜지스터가 우수한 특성들을 가진다는 것을 처음으로 발견하는데 성공하였다. 개시된 발명의 일 실시형태에 따라, 상기 메모리 셀의 상기 기록 트랜지스터로서 이러한 우수한 특성들을 가지는 트랜지스터를 이용함으로써 새로운 특징을 갖는 반도체 장치가 제공된다.
개시된 발명의 일 실시형태에 따라, 산화물 반도체를 포함하는 트랜지스터에서, 불량들이 방지되고, 양호한 특성들이 유지되고, 미세화가 달성될 수 있다. 이러한 트랜지스터를 이용하여, 상기 상술된 바와 같은 우수한 메모리 장치가 고도로 집적화될 수 있다.
이 실시형태에 기술된 구성들, 방법들 등이 다른 실시형태들에 기술된 구성들, 방법들 등 중 어느 것과 적합하게 조합될 수 있다.
(실시형태 6)
이 실시형태에서, 개시된 발명의 일 실시형태에 따른 반도체 장치의 응용예들이 도 10a 및 도 10b 및 도 11a 내지 도 11c를 참조하여 기술될 것이다.
도 10a 및 도 10b는 도 9a1에 도시된 복수의 반도체 장치들(이후, 또한 메모리 셀들(550)이라고 칭해짐)을 각각 포함하는 반도체 장치들의 회로도들이다. 도 10a는 상기 메모리 셀들(550)이 직렬로 접속되는 소위 NAND 반도체 장치의 회로도이고, 도 10b는 상기 메모리 셀들(550)이 병렬로 접속되는 소위 NOR 반도체 장치의 회로도이다.
도 10a의 상기 반도체 장치는 소스선 SL, 비트선 BL, 제 1 신호선 S1, m개의 제 2 신호선들 S2, m개의 워드선들 WL, 및 m(행들)(수직 방향으로) × 1(열)(수평 방향으로)의 매트릭스로 배치되는 복수의 메모리 셀들 550(1, 1) 내지 550(m, 1)을 포함한다. 도 10a에서, 하나의 소스선 SL과 하나의 비트선 BL이 상기 반도체 장치에 제공되지만, 개시된 발명의 일 실시형태는 이에 제한되지 않음을 유념한다. 상기 반도체 장치는 n개의 소스선들 SL 및 n개의 비트선들 BL을 포함할 수 있어서, 상기 메모리 셀들이 m(행들)(수직 방향으로) × n(열)(수평 방향으로)의 매트릭스로 배치되는 메모리 셀이 형성된다.
상기 메모리 셀들(550)의 각각에서, 상기 트랜지스터(500)의 게이트 전극, 상기 트랜지스터(510)의 소스 전극 및 드레인 전극 중 하나, 및 상기 용량 소자(520)의 전극들 중 하나가 서로 전기적으로 접속된다. 상기 제 1 신호선 S1과 상기 트랜지스터(510)의 소스 전극 및 드레인 전극 중 다른 하나가 서로 전기적으로 접속되고, 상기 제 2 신호선 S2와 상기 트랜지스터(510)의 게이트 전극이 서로 전기적으로 접속된다. 상기 워드선 WL과 상기 용량 소자(520)의 상기 전극들 중 다른 하나가 서로 전기적으로 접속된다.
또한, 상기 메모리 셀(550)에 포함된 상기 트랜지스터(500)의 상기 소스 전극이 인접한 메모리 셀(550)에서의 상기 트랜지스터(500)의 상기 드레인 전극에 전기적으로 접속된다. 상기 메모리 셀(550)에 포함된 상기 트랜지스터(500)의 상기 드레인 전극이 인접한 메모리 셀(550)에서의 상기 트랜지스터(500)의 상기 소스 전극에 전기적으로 접속된다. 단부들 중 하나에 제공되는 직렬로 접속된 상기 복수의 메모리 셀들의 상기 메모리 셀(550)에 포함된 상기 트랜지스터(500)의 상기 드레인 전극이 상기 비트선에 전기적으로 접속됨을 유념한다. 또한, 다른 단부에 제공되는 직렬로 접속된 상기 복수의 메모리 셀들의 상기 메모리 셀(550)에 포함된 상기 트랜지스터(500)의 상기 소스 전극이 상기 소스선에 전기적으로 접속된다.
도 10a에서의 상기 반도체 장치에서, 기록 동작 및 판독 동작이 각각의 행에서 수행된다. 상기 기록 동작은 다음과 같이 수행된다. 상기 트랜지스터(510)가 온 상태가 되는 전위가 기록이 수행되는 행의 상기 제 2 신호선 S2에 공급되어, 기록이 수행되는 행의 상기 트랜지스터(510)는 온 상태가 된다. 따라서, 상기 제 1 신호선 S1의 전위는 지정된 행의 상기 트랜지스터(500)의 상기 게이트 전극에 공급되어, 상기 게이트 전극에 미리 결정된 전하가 주어진다. 따라서, 지정된 행의 상기 메모리 셀에 데이터가 기록될 수 있다.
또한, 상기 판독 동작이 다음과 같이 수행된다. 먼저, 상기 트랜지스터(500)의 상기 게이트 전극에 주어진 전하에 상관없이 상기 트랜지스터(500)가 온 상태가 되는 전위가 판독이 수행되는 행 이외의 행들의 상기 워드선들 WL에 공급되어, 판독이 수행되는 행 이외의 행들의 상기 트랜지스터들(500)이 온 상태가 된다. 그 후에, 상기 트랜지스터(500)의 상기 게이트 전극의 전하에 의존하여 상기 트랜지스터(500)의 온 상태 또는 오프 상태가 결정되는 전위(판독 전위)가 판독이 수행되는 행의 상기 워드선 WL에 공급된다. 그 후에, 정전위가 상기 소스선 SL에 공급되어, 상기 비트선 BL에 접속된 판독 회로(도시되지 않음)가 동작된다. 여기서, 판독이 수행되는 상기 행의 상기 트랜지스터들(500)을 제외하고 상기 소스선 SL과 상기 비트선 BL 사이의 상기 복수의 트랜지스터들(500)이 온 상태가 된다; 따라서, 상기 소스선 SL과 상기 비트선 BL 사이의 도전성은 판독이 수행되는 상기 행의 상기 트랜지스터들(500)의 상태(온 상태 또는 오프 상태)에 의해 결정된다. 판독이 수행되는 상기 트랜지스터(500)의 도전성은 상기 트랜지스터들(500)의 상기 게이트 전극들에서의 전하에 의존한다. 따라서, 상기 비트선 BL의 전위가 따라서 변한다. 상기 판독 회로로 상기 비트선 BL의 상기 전위를 판독함으로써, 상기 지정된 행의 상기 메모리 셀들로부터 데이터가 판독될 수 있다.
도 10b에 도시된 상기 반도체 장치는 n개의 소스선들 SL, n개의 비트선들 BL, n개의 제 1 신호선들 S1, m개의 제 2 신호선들 S2, m개의 워드선들 WL, 및 m(행들)(수직 방향으로) × n(열)(수평 방향으로)의 매트릭스로 배치되는 복수의 메모리 셀들 550(1, 1) 내지 550(m, n)을 포함하는 메모리 셀 어레이(560)를 포함한다. 상기 트랜지스터(500)의 게이트 전극, 상기 트랜지스터(510)의 상기 소스 전극 및 상기 드레인 전극 중 하나, 및 상기 용량 소자(520)의 전극들 중 하나가 서로 전기적으로 접속된다. 상기 소스선 SL과 상기 트랜지스터(500)의 소스 전극이 서로 전기적으로 접속된다. 상기 비트선 BL과 상기 트랜지스터(500)의 드레인 전극이 서로 전기적으로 접속된다. 상기 제 1 신호선 S1과 상기 트랜지스터(510)의 상기 소스 전극 및 상기 드레인 전극 중 다른 하나가 서로 전기적으로 접속되고, 상기 제 2 신호선 S2와 상기 트랜지스터(510)의 게이트 전극이 서로 전기적으로 접속된다. 상기 워드선 WL과 상기 용량 소자(520)의 상기 전극들 중 다른 하나가 서로 전기적으로 접속된다.
도 10b에서의 상기 반도체 장치에서, 기록 동작 및 판독 동작이 각각의 행에서 수행된다. 상기 기록 동작은 도 10a에 도시된 상기 반도체 장치의 방식과 유사한 방식으로 수행된다. 상기 판독 동작이 다음과 같이 수행된다. 먼저, 상기 트랜지스터(500)의 상기 게이트 전극에 주어진 전하에 상관없이 상기 트랜지스터(500)가 오프 상태가 되는 전위가 판독이 수행되는 행 이외의 행들의 상기 워드선들 WL에 공급되어, 판독이 수행되는 행 이외의 행들의 상기 트랜지스터들(500)이 오프 상태가 된다. 그 후에, 상기 트랜지스터(500)의 상기 게이트 전극에서의 전하에 의존하여 상기 트랜지스터(500)의 온 상태 또는 오프 상태가 결정되는 전위(판독 전위)가 판독이 수행되는 행의 상기 워드선 WL에 공급된다. 그 후에, 정전위가 상기 소스선 SL에 공급되어, 상기 비트선 BL에 접속된 판독 회로(도시되지 않음)가 동작된다. 여기서, 상기 소스선들 SL과 상기 비트선들 BL 사이의 도전성은 판독이 수행되는 상기 행의 상기 트랜지스터들(500)의 상태(온 상태 또는 오프 상태)에 의해 결정된다. 즉, 상기 비트선 BL의 전위는 판독이 수행되는 상기 트랜지스터(500)의 상기 게이트 전극에서의 전하에 의존한다. 상기 판독 회로로 상기 비트선 BL의 상기 전위를 판독함으로써, 상기 지정된 행의 상기 메모리 셀들로부터 데이터가 판독될 수 있다.
상기 메모리 셀들(550)의 각각에 저장될 수 있는 데이터의 양이 상기 기술에서 1 비트이지만, 이 실시형태에서의 상기 메모리 장치의 구성은 이에 제한되지 않는다. 상기 메모리 셀들(550)의 각각에 저장되는 데이터의 양은 상기 트랜지스터(500)의 상기 게이트 전극에 공급되도록 3개 이상의 전위들을 준비함으로써 증가될 수 있다. 예를 들면, 상기 트랜지스터(500)의 상기 게이트 전극에 공급될 전위들의 수가 4인 경우, 상기 메모리 셀들의 각각에 2개의 비트들의 데이터가 저장될 수 있다.
다음에, 도 10a 및 도 10b에서의 상기 반도체 장치들 등에 이용될 수 있는 판독 회로들의 예들이 도 11a 내지 도 11c를 참조하여 기술될 것이다.
도 11a는 판독 회로의 개략을 도시한다. 상기 판독 회로는 트랜지스터 및 감지 증폭 회로를 포함한다.
데이터의 판독시, 데이터가 판독되는 메모리 셀이 접속되는 비트선에 단자 A가 접속된다. 또한, 상기 단자 A의 전위가 제어되도록 상기 트랜지스터의 게이트 전극에 바이어스 전위 Vbias가 인가된다.
상기 메모리 셀(550)의 저항은 저장된 데이터에 의존하여 변한다. 특히, 선택된 메모리 셀(550) 내의 상기 트랜지스터(500)가 온 상태일 때, 상기 메모리 셀(550)은 저저항을 가지는 반면, 선택된 메모리 셀(550) 내의 상기 트랜지스터(500)가 오프 상태일 때 상기 메모리 셀(550)은 고저항을 가진다.
상기 메모리 셀(550)이 고저항을 가질 때, 상기 단자 A의 전위는 참조 전위 Vref보다 높고, 상기 감지 증폭 회로는 상기 단자 A의 전위에 대응하는 전위를 출력한다. 한편, 상기 메모리 셀(550)이 저저항을 가질 때, 상기 단자 A의 전위는 참조 전위 Vref보다 낮고, 상기 감지 증폭 회로는 상기 단자 A의 전위에 대응하는 전위를 출력한다.
따라서, 상기 판독 회로를 이용함으로써, 상기 메모리 셀(550)로부터 데이터가 판독될 수 있다. 이 실시형태의 상기 판독 회로는 예들 중 하나임을 유념한다. 대안적으로, 다른 알려진 회로가 이용될 수 있다. 상기 판독 회로는 프리차지 회로를 포함할 수 있다. 상기 참조 전위 Vref 대신에, 참조용 비트선이 상기 감지 증폭 회로에 접속될 수 있다.
도 11b는 감지 증폭기 회로들의 예인 차동 감지 증폭기를 도시한다. 상기 차동 감지 증폭기는 입력 단자 Vin(+), 입력 단자 Vin(-), 및 출력 단자 Vout를 구비하고, Vin(+)와 Vin(-) 사이의 차를 증폭한다. Vin(+) > Vin(-)일 때, Vout의 출력은 거의 높은 반면, Vin(+) < Vin(-)일 때, Vout의 출력은 거의 낮다. 상기 차동 감지 증폭기가 상기 판독 회로에 이용되는 경우에, Vin(+) 및 Vin(-) 중 하나가 상기 입력 단자 A에 접속되고, 상기 참조 전위 Vref가 Vin(+) 및 Vin(-) 중 다른 하나에 공급된다.
도 11c는 감지 증폭기 회로들의 예인 래치 감지 증폭기를 도시한다. 상기 래치 감지 증폭기는 입력/출력 단자들 V1 및 V2와 제어 신호들 Sp 및 Sn을 위한 입력 단자들을 구비한다. 먼저, 상기 제어 신호들 Sp 및 Sn은 High 및 Low로 각각 설정되고, 전원 전위(Vdd)가 인터럽트된다. 그 후에, 비교될 전위들이 V1 및 V2에 인가된다. 그 후에, 상기 제어 신호들 Sp 및 Sn은 Low 및 High로 각각 설정되고, 전원 전위(Vdd)가 공급된다. 비교될 상기 전위들 V1in 및 V2in이 V1in > V2in을 만족하는 경우, 상기 V1의 출력은 High이고, 상기 V2의 출력은 Low인 반면, 상기 전위들이 V1in < V2in을 만족하는 경우, 상기 V1의 출력은 Low이고, 상기 V2의 출력은 High이다. 이러한 관계를 이용하여, V1in과 V2in의 차가 증폭될 수 있다. 상기 래치 감지 증폭기가 상기 판독 회로에 이용되는 경우에, V1 및 V2 중 하나가 스위치를 통해 상기 출력 단자 및 상기 단자 A에 접속되고, 상기 참조 전위 Vref가 V1 및 V2 중 다른 하나에 공급된다.
이 실시형태에 기술된 구성들, 방법들 등이 다른 실시형태들에 기술된 구성들, 방법들 등 중 어느 것과 적합하게 조합될 수 있다.
(실시형태 7)
이 실시형태에서, 상기 실시형태들에 기술된 상기 반도체 장치가 전자 기기들에 적용되는 경우가 도 12a 내지 도 12f를 참조하여 기술된다. 상술된 반도체 장치가 컴퓨터, 휴대 전화기(또한 휴대 전화 또는 휴대 전화 장치라고 칭해짐), 휴대 정보 단말기(휴대용 게임기, 오디오 재생 장치 등), 디지털 카메라, 디지털 비디오 카메라, 전자 페이퍼, 텔레비전 세트(또한 텔레비전 또는 텔레비전 수신기라고 칭해짐) 등과 같은 전자 기기들에 적용되는 경우가 기술될 것이다.
도 12a는 하우징(601), 하우징(602), 표시부(603), 키보드(604) 등을 포함하는 노트북 개인용 컴퓨터를 도시한다. 상기 하우징들(601 및 602)의 각각에, 상기 실시형태들 중 어느 것에 기술된 상기 미세화된 반도체 장치가 제공된다. 따라서, 소형, 고속 동작, 및 저전력 소비의 특성들을 가진 노트북 개인용 컴퓨터가 실현될 수 있다.
도 12b는 표시부(613), 외부 인터페이스(615), 조작 버튼들(614) 등이 제공된 본체(611)를 포함하는 휴대 정보 단말기(PDA)를 도시한다. 또한, 상기 휴대 정보 단말기 등을 제어하는 스타일러스(612)가 제공된다. 상기 본체(611)에, 상기 실시형태들 중 어느 것에 기술된 상기 미세화된 반도체 장치가 제공된다. 따라서, 소형, 고속 동작, 및 저전력 소비의 특성들을 가진 휴대 정보 단말기가 실현될 수 있다.
도 12c는 전자 페이퍼가 장착되고 하우징(621) 및 하우징(623)의 2개의 하우징들을 포함하는 전자 서적(620)을 도시한다. 상기 하우징(621) 및 상기 하우징(623)에는 표시부(625) 및 표시부(627)가 각각 구비된다. 상기 하우징(621)은 힌지(637)에 의해 상기 하우징(623)과 결합되어, 상기 전자 서적(620)이 상기 힌지(637)를 축으로 이용하여 개폐될 수 있다. 상기 하우징(621)에는 전원 버튼(631), 조작 키들(633), 스피커(635) 등이 구비된다. 상기 하우징(621) 및 상기 하우징(623) 중 적어도 하나에, 상기 실시형태들 중 어느 것에 기술된 상기 미세화된 반도체 장치가 제공된다. 따라서, 소형, 고속 동작, 및 저전력 소비의 특성들을 가진 전자 서적이 실현될 수 있다.
도 12d는 하우징(640) 및 하우징(641)의 2개의 하우징들을 포함하는 휴대 전화기를 도시한다. 또한, 도 12d에 도시된 바와 같이 이들이 전개되는 상태의 상기 하우징들(640 및 641)은 하나가 다른 하나 위에 겹치도록 슬라이딩될 수 있다. 따라서, 상기 휴대 전화기의 크기가 감소될 수 있고, 이것은 상기 휴대 전화기를 휴대하기 적합하게 한다. 상기 하우징(641)은 표시 패널(642), 스피커(643), 마이크로폰(644), 포인팅 디바이스(646), 카메라 렌즈(647), 외부 접속 단자(648) 등을 포함한다. 상기 하우징(640)은 상기 휴대 전화기를 충전하기 위한 태양 전지(649), 외부 메모리 슬롯(650) 등을 포함한다. 상기 표시 패널(642)은 터치 패널로서의 기능을 가진다. 화상들로서 표시되는 복수의 조작 키들(645)은 도 12d에서 점선으로 도시된다. 또한, 안테나가 상기 하우징(641)에 내장된다. 상기 하우징들(640 및 641) 중 적어도 하나에, 상기 실시형태들 중 어느 것에 기술된 상기 미세화된 반도체 장치가 제공된다. 따라서, 소형, 고속 동작, 및 저전력 소비의 특성들을 가진 휴대 전화기가 실현될 수 있다.
도 12e는 본체(661), 표시부(667), 접안부(663), 조작 스위치(664), 표시부(665), 배터리(666) 등을 포함하는 디지털 카메라를 도시한다. 상기 본체(661)에, 상기 실시형태들 중 어느 것에 기술된 상기 미세화된 반도체 장치가 제공된다. 따라서, 소형, 고속 동작, 및 저전력 소비의 특성들을 가진 디지털 카메라가 실현될 수 있다.
도 12f는 하우징(671), 표시부(673), 스탠드(675) 등을 포함하는 텔레비전 장치(670)를 도시한다. 상기 텔레비전 장치(670)는 상기 하우징(671)의 조작 스위치 또는 원격 제어기(680)로 조작될 수 있다. 상기 실시형태들 중 어느 것에 기술된 상기 미세화된 반도체 장치가 상기 하우징(671) 및 상기 원격 제어기(680) 장착된다. 따라서, 소형, 고속 동작, 및 저전력 소비의 특성들을 가진 텔레비전 세트가 실현될 수 있다.
상술된 바와 같이, 상기 실시형태들에 따른 반도체 장치가 이 실시형태에 도시된 상기 전자 기기들 상에 장착된다. 따라서, 소형, 고속 동작, 및 저전력 소비의 특성들을 가진 전자 기기가 실현될 수 있다.
이 출원은 2010년 2월 5일 일본 특허청에 출원된 일본 특허 출원 일련번호 제2010-024636호에 기초하며, 그 전체 내용들은 본 명세서에 참조로서 포함된다.
100: 기판, 141a: 소스 전극, 141b: 드레인 전극, 142a: 제 1 도전층, 142b: 제 1 도전층, 144: 산화물 반도체층, 144a: 산화물 반도체층, 145a: 제 2 도전층, 145b: 제 2 도전층, 146: 게이트 절연층, 148: 게이트 전극, 150: 절연층, 150a: 절연층, 180: 트랜지스터, 190: 트랜지스터, 200: 기판, 242a: 제 1 도전층, 242b: 제 1 도전층, 243a: 절연층, 243b: 절연층, 244: 산화물 반도체층, 245: 도전막, 245a: 제 2 도전층, 245b: 제 2 도전층, 246: 게이트 절연층, 248: 게이트 전극, 252: 절연막, 252a: 측벽 절연층, 252b: 측벽 절연층, 260: 트랜지스터, 270: 트랜지스터, 280: 트랜지스터, 300: 기판, 344:산화물 반도체층, 346:게이트 절연층, 348: 게이트 전극, 350: 절연층, 380: 트랜지스터, 390: 트랜지스터, 341a: 소스 전극, 341b: 드레인 전극, 342a: 제 1 도전층, 342b: 제 1 도전층, 344a: 산화물 반도체층, 345a: 제 2 도전층, 345b: 제 2 도전층, 350a: 절연층, 400: 기판, 444: 산화물 반도체막, 446: 절연막, 448: 게이트 전극, 450: 절연층, 453: 층간 절연층, 460: 트랜지스터, 442a: 소스 전극, 442b: 드레인 전극, 444a: 산화물 반도체층, 446a: 게이트 절연층, 452a: 측벽 절연층, 452b: 측벽 절연층, 500: 트랜지스터, 510: 트랜지스터, 520: 용량 소자, 550: 메모리 셀, 560: 메모리 셀 어레이, 601: 하우징, 602: 하우징, 603: 표시부, 604: 키보드, 611: 본체, 612: 스타일러스, 613: 표시부, 614: 조작 버튼, 615: 외부 인터페이스, 620: 전자 서적, 621: 하우징, 623: 하우징, 625: 표시부, 627: 표시부, 631: 전원 버튼, 633: 조작 키, 635: 스피커, 637: 힌지, 640: 하우징, 641: 하우징, 641: 표시 패널, 643: 스피커, 644: 마이크로폰, 645: 조작 키, 646: 포인팅 디바이스, 647: 카메라 렌즈, 648: 외부 접속 단자, 649: 태양 전지, 650: 외부 메모리 슬롯, 661: 본체, 663: 접안부, 664: 조작 스위치, 665: 표시부, 666: 배터리, 667: 표시부, 670: 텔레비전 장치, 671: 하우징, 673: 표시부, 675: 스탠드, 680: 원격 제어기
Claims (2)
- 절연 표면 위에 접하는 산화물 반도체층과,
상기 산화물 반도체층 위의 게이트 절연층과,
상기 게이트 절연층 위의 게이트 전극과,
상기 게이트 전극의 측면과 접하는 영역을 갖는 제 1 절연층과,
상기 제 1 절연층 위에 위치하고, 개구부를 갖는 제 2 절연층과,
상기 개구부에 위치하고, 상기 산화물 반도체층의 측면 및 상면과 접하는 영역을 갖는 제 1 도전층을 갖고,
상기 게이트 절연층의 상단과, 상기 제 1 절연층의 하단은 일치하고 있고,
상기 제 1 도전층은, 상기 제 1 절연층과 접하는 영역을 갖고,
상기 제 1 도전층은, 상기 절연 표면 위에 접하는 영역을 갖는 것을 특징으로 하는, 반도체 장치. - 절연 표면 위에 접하는 산화물 반도체층과,
상기 산화물 반도체층 위의 게이트 절연층과,
상기 게이트 절연층 위의 게이트 전극과,
상기 게이트 전극의 측면과 접하는 영역을 갖는 제 1 절연층과,
상기 제 1 절연층 위에 위치하고, 개구부를 갖는 제 2 절연층과,
상기 개구부에 위치하고, 상기 산화물 반도체층의 측면 및 상면과 접하는 영역을 갖는 제 1 도전층을 갖고,
상기 게이트 절연층의 상단과, 상기 제 1 절연층의 하단은 일치하고 있고,
상기 제 1 도전층은, 상기 게이트 절연층의 측면과 접하는 영역을 갖고,
상기 제 1 도전층은, 상기 절연 표면 위에 접하는 영역을 갖는 것을 특징으로 하는, 반도체 장치.
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