KR102001902B1 - 칩 회로용 초저압 이단 환형 전압 제어 발진기 - Google Patents

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Abstract

본 발명은 칩 회로용 초저압 이단 환형 전압 제어 발진기에 관한 것으로, 이단 지연 유닛을 포함하고, 상기 발진기는 처음과 끝이 서로 연결되어 있는 두 개의 지연 유닛을 포함하고, 상기 발진기는 지연 유닛의 지연 시간을 조절하는 것을 통해 작업 주파수를 조절하고;
지연 유닛은 PMOS트랜지스터 M1, M2, M3, M4, NMOS트랜지스터 M5, M6, M7, M8 및 부하 콘덴서(CL)를 포함한다. 본 발명의 이단 환형 압력 제어 발진기는 서브스트레이트 피드포워드 바이어스 구조를 사용하고 트랜지스터 역치 전압을 줄이고 전원 전압을 줄이고 전력 소모를 줄인다. 동시에 비교적 큰 조절 범위를 가지고 특히 저전원 전압에서 작업하는 시스템에 적합하다.

Description

칩 회로용 초저압 이단 환형 전압 제어 발진기{A TYPE OF ULTRA LOW VOLTAGE TWO STAGE RING VOLTAGE CONTROLLED OSCILLATOR FOR CHIP CIRCUITS}
본 발명은 발진기 기술 분야이고 구체적으로 말하면, 칩 회로용 초저압 이단 환형 전압 제어 발진기에 관한 것이다.
전압 제어 발진기는 아날로그 회로와 디지털 회로의 중요한 조성 모듈이다. 전압 제어 발진기는 여러 가지 다양한 실현 방식이 있고, 환형 발진기와 전통적인 LC발진기를 비교하면 칩 면적 더욱 작고 또한 더욱 큰 조절 범위를 갖는다. 만약 환형 발진기가 이단 지연으로 구성되면 그것은 고 주파수에서 작업할 수 있고, 또한 직교 출력을 제공한다.
현대 CMOS공정에서 기술특징 크기와 전원 전압은 스케일 다운되어 부품의 안정성을 유지해야 한다. 환형 발진기에 대해 말하자면, 트랜지스터의 고역치 전압으로 인해 그것은 0.5V의 전원 전압에서 정상 작업하기 어렵다. MOS트랜지스터의 의 서브스트레이트(substrate)가 순바이어스에 연결되는 것은 트랜지스터 역치 전압을 낮추는 효과적인 방법이다. 디자인에서 서브스트레이트 순바이어스 기술은 국부 정피드백을 갖는 지연 유닛에 응용된다.
따라서 종래 기술은 큰 진보가 시급하다.
본 발명은 전술한 문제점을 감안하여 이루어진 칩 회로용 초저압 이단 환형 전압 제어 발진기를 제공하는 것을 목적으로 한다.
본 발명이 해결하는 기술문제는, 종래기술의 상기 결함에 대해, 처음과 끝이 서로 연결되어 있는 두 개의 지연 유닛을 포함하고, 상기 발진기는 지연 유닛의 지연 시간을 조절하는 것을 통해 작업 주파수를 조절하고;
지연 유닛은 PMOS트랜지스터 M1, M2, M3, M4, NMOS트랜지스터 M5, M6, M7, M8 및 부하 콘덴서(CL)를 포함하는, 칩 회로용 초저압 이단 환형 전압 제어 발진기를 제공하는 것이다.
본 발명에 따른 초저압 이단 환형 전압 제어 발진기에서, PMOS트랜지스터 M2, M4의 서브스트레이트는 접지되고, PMOS 트랜지스터 M1, M3의 서브스트레이트는 제어 전압(Vc)에 연결되고, PMOS트랜지스터 M1, M3의 게이트 전극은 접지되고, PMOS트랜지스터 M1, M3 소스전극은 VDD에 연결되고, PMOS트랜지스터 M1, M3 드레인 전극은 PMOS 트랜지스터 M2, M4의 게이트 전극과 드레인 전극에 연결되고; NMOS트랜지스터 M5와 NMOS트랜지스터 M6은 각각 지연 유닛의 정의 상과 역상 차분 입력단으로 되고, NMOS트랜지스터 M7와 NMOS트랜지스터 M8의 소스 드레인 전극은 각각 NMOS트랜지스터 M5와 NMOS 트랜지스터 M6의 소스 드레인 전극은 서로 연결되고, NMOS트랜지스터 M7게이트 전극은 NMOS트랜지스터 M6의 드레인 전극에 연결되고, NMOS트랜지스터 M8의 게이트 전극은 NMOS트랜지스터 M5의 드레인 전극에 연결되고; NMOS트랜지스터 M5의 드레인 전극은 역상 출력단으로 되고, NMOS트랜지스터 M6의 드레인 전극은 정의 상 출력단으로 되고, 출력단은 부하 컨덴서 CL에 연결되고; NMOS트랜지스터의 서브스트레이트 단은 바이어스 전압(VB)에 연결된다.
본 발명의 칩 회로용 초저압 이단 환형 전압 제어 발진기를 실시하면, 아래 유익한 효과가 있다. 서브스트레이트 순 바이어스 구조를 사용하면 트랜지스터 역치 전압을 낮추고 전원 전압을 낮추고 전력 소모를 줄인다; 이단 구조이고, 회로 구조는 간단하고 면적이 비교적 작으며 실현 및 집성되기 쉽다; LC발진기 구조에 비교하면 이단 환형 발진기 회로는 비교적 큰 동조 범위를 갖는다.
아래 도면 및 실시예를 결합하여 본 발명에 대해 추가로 설명한다. 도면에서:
도 1은 MOS트랜지스터 역치값 전압은 서브스트레이트 바이어스 전압에 따라 변화하는 개략도이다;
도 2는 초저압 이단 환형 전압 제어 발진기 VCO 구조도이다;
도 3은 초저압 이단 환형 전압 제어 발진기 지연 유닛 구조도이다;
도 4는 전압 제어 발진기 주파수가 제어 전압에 따른 변화 개략도이다.
도 1은 MOS트랜지스터 역치 전압이 서브스트레이트 바이어스 전압에 따른 변화 개략도이다. 서브스트레이트 순바이어스 기술은 MOS트랜지스터의 역치 전압을 효과적으로 낮출 수 있다.
0.18umRF CMOS공정을 예로 들면, NMOS와 PMOS트랜지스터의 역치 전압은 약+/-0.5V이고, 전원 전압이 0.5V인 경우, 이 역치 전압은 회로의 성능을 크게 제한한다. 순바이어스 MOS 트랜지스터의 서브스트레이트를 통해 역치 전압을 줄일 수 있다. 0.18um RF CMOS공정에서, 깊은 N트랩을 사용하는 것을 통하여 민감한 모의 회로와 서브스트레이트 잡음을 격리하므로 서브스트레이트에 연결된 NMOS트랜지스터이든지 아니면 PMOS트랜지스터이든지 모두 서브스트레이트 순 바이어스를 통해 역치 전압을 줄일 수 있다.
서브스트레이트 순 바이어스의 PMOS트랜지스터 역치 전압(Vthp)은
Figure 112018033148901-pat00001
(1)
Figure 112019043336889-pat00002
은 소스 라인 전압(
Figure 112019043336889-pat00003
)이 0인 경우의
Figure 112019043336889-pat00004
이고,
Figure 112019043336889-pat00005
는 벌크 효과 계수이고,
Figure 112019043336889-pat00006
는 페르미 전위이다. 따라서, 역치 전압은
Figure 112019043336889-pat00007
증가에 따라 감소되고, PMOS트랜지스터 역치 전압은 서브스트레이트 바이어스 전압에 따라 도 1과 같이 변화된다. 도 1로부터 알 수 있듯이, PMOS트랜지스터의 서브스트레이트의 바이어스 전압이 500mV에서 0V로 변화 시, PMOS트랜지스터의 역치 전압은 -500mV에서 -366mV로 변화된다. NMOS트랜지스터의 서브스트레이트 바이어스 전압 V c 가 0V에서 0.5V로 변화 시, NMOS트랜지스터의 역치 전압(Vthn)은 531mV에서 423mV로 변화된다. 이는 MOS트랜지스터가 초저 전원 전압에서 작업하는 것이 아주 효과적이다.
도 2를 참고하면, 초저압 이단 환형 전압 제어 발진기 VCO구조도이고, 처음과 끝이 서로 연결되어 있는, 두 개의 동일한 지연 유닛으로 이루어진다.
도 3을 참고하면, 초저압 양단 환형 전압 제어 발진기 지연 유닛 구조도이다. 지연 유닛은 PMOS트랜지스터 M1, M2, M3, M4, NMOS트랜지스터 M5, M6, M7, M8 및 부하 콘덴서(CL)을 포함한다. 본 발명에서 설계된 환형 발진기, 구체적으로 실시 시 0.18um RF공정을 기초로 디자인한다. PMOS트랜지스터 M2, M4의 서브스트레이트는 접지되고 PMOS 트랜지스터 M1, M3의 서브스트레이트는 제어 전압(Vc)에 연결되고, PMOS트랜지스터 M1, M3의 게이트 전극은 접지되고, PMOS트랜지스터 M1, M3 소스전극은 VDD에 연결되고, PMOS트랜지스터 M1, M3 드레인 전극은 PMOS 트랜지스터 M2, M4의 게이트 전극과 드레인 전극에 연결되고; NMOS트랜지스터 M5와 NMOS트랜지스터 M6은 각각 지연 유닛의 정의 상과 역상 차분 입력단으로 되고, NMOS트랜지스터 M7와 NMOS트랜지스터 M8의 소스 드레인 전극은 각각 NMOS트랜지스터 M5와 NMOS 트랜지스터 M6의 소스 드레인 전극은 서로 연결되고, NMOS트랜지스터 M7게이트 전극은 NMOS트랜지스터 M6의 드레인 전극에 연결되고, NMOS트랜지스터 M8의 게이트 전극은 NMOS트랜지스터 M5의 드레인 전극에 연결되고; NMOS트랜지스터 M5의 드레인 전극은 역상 출력단으로 되고, NMOS트랜지스터 M6의 드레인 전극은 정의 상 출력단으로 되고, 출력단은 부하 컨덴서(CL)에 연결되고; NMOS트랜지스터의 서브스트레이트단은 바이어스 전압VB에 연결된다.
도 4를 참고하면, 전압 제어 발진기 주파수는 제어 전압에 따라 변화하는 개략도이다. 도 4는 제어 전압 변화 시, 전압 제어 발진기의 주파수 변화 범위를 제시하였다. 도 4에서 알 수 있듯이, 제어전압(Vc)가 0V에서 0.5V로 변화 시, 상기 VCO의 작업 주파수 조절 범위는 392MHz에서 88MHz에 이르고, VCO 증익은 -608MHz/V이다.
본 발명은 이상 실시예의 설계를 통해 서브스트레이트 순 바이어스 구조를 사용하여 트랜지스터 역치 전압을 낮추고, 전원 전압을 줄이고 전력 소모를 줄일 수 있고; 이단 구조, 회로 구조는 간단하고, 면적이 비교적 작으며 실현하고 집성하기 쉽다.
본 발명은 특정 실시예에 따라 서술한 것이나 해당 분야의 당업자는 본 발명의 범위를 벗어나지 않는 경우, 각종 변화와 동등한 치환을 진행할 수 있다. 그 밖에, 본 발명 기술이 특정 장소에 적응하기 위하여, 본 발명에 대해 여러 가지 수정을 진행할 수 있으나 그 보호범위를 벗어나지 않을 수 있다. 따라서 본 발명은 여기서 공개한 특정 실시예에 한정되지 않으나 청구보호범위에 속하는 실시예를 포함한다.

Claims (2)

  1. 처음과 끝이 서로 연결되어 있는 두 개의 지연 유닛을 포함하고, 발진기는 상기 지연 유닛의 지연 시간을 조절하는 것을 통해 작업 주파수를 조절하고;
    상기 지연 유닛은 PMOS트랜지스터 M1, M2, M3, M4, NMOS트랜지스터 M5, M6, M7, M8, 정의 상과 역상 차분 입력단 및 부하 콘덴서(CL)를 포함하고,
    PMOS트랜지스터 M2, M4의 서브스트레이트(substrate)는 접지되고, PMOS 트랜지스터 M1, M3의 서브스트레이트는 제어 전압(Vc)에 연결되고, PMOS트랜지스터 M1, M3의 게이트 전극은 접지되고, PMOS트랜지스터 M1, M3 소스전극은 VDD에 연결되고, PMOS트랜지스터 M1 드레인 전극은 PMOS 트랜지스터 M2의 게이트 전극과 드레인 전극에 연결되고; PMOS트랜지스터 M3 드레인 전극은 PMOS 트랜지스터 M4의 게이트 전극과 드레인 전극에 연결되고; NMOS트랜지스터 M5와 NMOS트랜지스터 M6은 각각 지연 유닛의 정의 상과 역상 차분 입력단으로 되고, NMOS트랜지스터 M7와 NMOS트랜지스터 M8의 소스 전극은 각각 NMOS트랜지스터 M5와 NMOS 트랜지스터 M6의 소스 전극에 서로 연결되고, NMOS트랜지스터 M7와 NMOS트랜지스터 M8의 드레인 전극은 각각 NMOS트랜지스터 M5와 NMOS 트랜지스터 M6의 드레인 전극에 서로 연결되고, NMOS트랜지스터 M7 게이트 전극은 NMOS트랜지스터 M6의 드레인 전극에 연결되고, NMOS트랜지스터 M8의 게이트 전극은 NMOS트랜지스터 M5의 드레인 전극에 연결되고; NMOS트랜지스터 M5의 드레인 전극은 역상 출력단으로 되고, NMOS트랜지스터 M6의 드레인 전극은 정의 상 출력단으로 되고, 상기 역상 출력단 및 정의 상 출력단은 부하 컨덴서(CL)에 각각 연결되고; NMOS트랜지스터의 서브스트레이트단은 바이어스 전압(VB)에 연결되는 것을 특징으로 하는,
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