TWI653821B - 用於芯片電路的超低壓環形壓控震盪器 - Google Patents

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Abstract

本發明涉及一種用於芯片電路的超低壓環形壓控震盪器，其特徵在於，包括兩級延遲單元，所述震盪器包括兩個首尾相接的延遲單元，透過調節延遲單元的延遲時間調整工作頻率。本發明兩級環形壓控震盪器，採用襯底前饋偏置結構，降低電晶體閾值電壓，降低電源電壓，減小功耗，同時具有較大的調諧範圍，特別適合於低電源電壓工作的系統。

Description

用於芯片電路的超低壓環形壓控震盪器
本發明涉及震盪器技術領域，更具體地說，涉及一種超低壓兩級環形壓控震盪器。
壓控震盪器是類比電路和數位電路的重要組成模組。壓控震盪器有很多種不同的實現方式，環形震盪器與傳統的LC震盪器相比，佔用更小的晶片面積並且具有更大的調節範圍。如果環形震盪器由兩級延遲構成，那麼它能夠在高頻下工作，並且提供正交輸出。
現代CMOS工藝中，技術特徵尺寸和電源電壓需要成比例縮小以維持器件的穩定性。對於環形震盪器來說，由於電晶體的高閾值電壓，它很難在0.5V的電源電壓下正常工作。MOS電晶體的襯底連接正向偏置是降低電晶體閾值電壓的有效方法。在設計中，襯底正向偏置技術被應用於帶有局部正回饋的延遲單元中。
因此，現有技術亟待有很大的進步。
本發明解決的技術問題在於，針對現有技術的上述的缺陷，提供一種超低壓環形壓控震盪器，包括：包括兩級延遲單元，所述震盪器透過調節 延遲單元的延遲時間調整工作頻率；延遲單元包括PMOS電晶體M1、M2、M3、M4，NMOS管M5、M6、M7、M8，及負載電容CL。
在本發明所述的超低壓環形壓控震盪器中，PMOS電晶體M2、M4的襯底接地，PMOS電晶體M1、M3的襯底連接控制電壓Vc，PMOS電晶體M1、M3的柵極接地，PMOS電晶體M1、M3源極接VDD，PMOS電晶體M1、M3漏極連接PMOS電晶體M2、M4的柵極和漏極；NMOS電晶體M5和NMOS電晶體M6分別作為延遲單元的正相和反相差分輸入端，NMOS電晶體M7和NMOS電晶體M8的源漏極分別與NMOS電晶體M5和NMOS電晶體M6的源漏極相連，NMOS電晶體M7柵極接NMOS電晶體M6的漏極，NMOS電晶體M8的柵極接NMOS電晶體M5的漏極；NMOS電晶體M5的漏極作為反相輸出端，NMOS電晶體M6的漏極作為正相輸出端，輸出端接負載電容CL；NMOS電晶體的襯底端連接偏置電壓VB。
實施本發明的超低壓環形壓控震盪器，具有以下有益效果：採用襯底正向偏置結構，降低電晶體閾值電壓，降低電源電壓，減小功耗；兩級結構，電路結構簡單，面積較小，易於實現與集成；與LC震盪器結構相比，兩級環形震盪器電路具有大的調諧範圍。
圖1MOS電晶體閾值電壓隨襯底電壓Vc的示意圖；圖2A為超低壓環形壓控震盪器結構的示意圖；圖2B為超低壓環形壓控震盪器延遲單元結構的示意圖；以及圖3為壓控震盪器頻率變化的示意圖。
茲為便於更進一步對本發明之構造、使用及其特徵有更深一層明確、詳實的認識與瞭解，爰舉出較佳實施例，配合圖式詳細說明如下：
請參閱圖1，為MOS電晶體閾值電壓隨襯底電壓Vc變化圖。襯底正向偏置技術可以有效降低了MOS電晶體的閾值電壓。
以0.18um RF CMOS工藝為例，NMOS和PMOS電晶體的閾值電壓約+/-0.5V，當電源電壓為0.5V時，這個閾值電壓會大大限制電路的性能。透過正向偏置MOS電晶體的襯底能夠降低閾值電壓。在0.18um RF CMOS工藝下，透過使用深N阱來將敏感的類比電路與襯底雜訊隔離，所以不管是襯底連接的NMOS電晶體還是PMOS電晶體都可以透過襯底正向偏置降低閾值電壓。
襯底正向偏置的PMOS電晶體閾值電壓(Vthp)可以表示為：
|Vthp0|是源襯電壓(Vsb)為0時的|Vthp|,γ是體效應係數，|φ f|是費米勢。因此，閾值電壓|Vth|隨著Vsb的增加而減小，PMOS電晶體閾值電壓隨襯底偏置電壓變化如圖1所示。由圖1可知，當PMOS電晶體的襯底偏置電壓從500mV到0V變化時，PMOS電晶體的閾值電壓從-500mV到-366mV變化。當NMOS電晶體的襯底偏置電壓Vc從0V到0.5V變化時，NMOS電晶體的閾值電壓(Vthn)從531mV到423mV變化。這對MOS電晶體工作在超低電源電壓下十分有效。
請參閱圖2A，為超低壓環形壓控震盪器結構，由兩個相同的延遲單元組成。延遲單元如圖2B所示。PMOS電晶體M2、M4的襯底接地，PMOS電晶體M1、M3的襯底連接控制電壓Vc，PMOS電晶體M1、M3的柵極接地，PMOS電晶體M1、M3源極接VDD，PMOS電晶體M1、M3漏極連接PMOS電晶體M2、 M4的柵極和漏極；NMOS電晶體M5和NMOS電晶體M6分別作為延遲單元的正相和反相差分輸入端，NMOS電晶體M7和NMOS電晶體M8的源漏極分別與NMOS電晶體M5和NMOS電晶體M6的源漏極相連，NMOS電晶體M7柵極接NMOS電晶體M6的漏極，NMOS電晶體M8的柵極接NMOS電晶體M5的漏極；NMOS電晶體M5的漏極作為反相輸出端，NMOS電晶體M6的漏極作為正相輸出端，輸出端接負載電容CL；而每一個NMOS電晶體M5、M6、M7、M8的襯底端連接偏置電壓VB。
請參閱圖2B，為超低壓環形壓控震盪器延遲單元結構。本發明提出設計的環形震盪器，具體實施時基於0.18um RF工藝進行設計。圖3給出了控制電壓變化時，壓控震盪器的頻率變化範圍。從圖3可以看出，當控制電壓Vc從0V到0.5V變化時，該VCO的工作頻率調節範圍是從392MHz到88MHz，VCO增益為-608MHz/V。
本發明透過以上實施例的設計，可以做到採用襯底正向偏置結構，降低電晶體閾值電壓，降低電源電壓，減小功耗；兩級結構，電路結構簡單，面積較小，易於實現與集成。
上述所舉實施例，僅用為方便說明本發明並非加以限制，在不離本發明精神範疇，熟悉此一行業技藝人士依本發明申請專利範圍及創作說明所作之各種簡易變形與修飾，均仍應含括於以下申請專利範圍中。

Claims (1)

  1. 一種用於芯片電路的超低壓環形壓控震盪器，包含：兩級延遲單元，所述震盪器透過調節延遲單元的延遲時間調整工作頻率，延遲單元包括PMOS電晶體M1、M2、M3、M4，NMOS管M5、M6、M7、M8，及負載電容CL；其中，PMOS電晶體M2、M4的襯底接地，PMOS電晶體M1、M3的襯底連接控制電壓Vc，PMOS電晶體M1、M3的柵極接地，PMOS電晶體M1、M3源極接VDD，PMOS電晶體M1、M3漏極連接PMOS電晶體M2、M4的柵極和漏極，NMOS電晶體M5和NMOS電晶體M6分別作為延遲單元的正相和反相差分輸入端，NMOS電晶體M7和NMOS電晶體M8的源漏極分別與NMOS電晶體M5和NMOS電晶體M6的源漏極相連，NMOS電晶體M7柵極接NMOS電晶體M6的漏極，NMOS電晶體M8的柵極接NMOS電晶體M5的漏極，NMOS電晶體M5的漏極作為反相輸出端，NMOS電晶體M6的漏極作為正相輸出端，輸出端接負載電容CL，而每一個NMOS電晶體M5、M6、M7、M8的襯底端連接偏置電壓VB。
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* Cited by examiner, † Cited by third party
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US6218892B1 (en) 1997-06-20 2001-04-17 Intel Corporation Differential circuits employing forward body bias
US20060114044A1 (en) 2004-11-30 2006-06-01 Svilen Mintchev Differential delay cell having controllable amplitude output

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Title
L. S. de Paula, S. Bampi, E. Fabris and A. A. Susin, "A High Swing Low Power CMOS Differential Voltage-Controlled Ring Oscillator," 2007 14th IEEE International Conference on Electronics, Circuits and Systems, Marrakech, 2007, pp. 498-501.

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