KR101991437B1 - 반도체 메모리 장치 및 그의 동작방법 - Google Patents

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Abstract

반도체 메모리 장치의 동작 방법은 제1 페이지의 메모리 셀들에 저장된 데이터를 독출하는 단계, 독출된 데이터에 대해 제1 비트 수를 최대 정정 가능 비트 수로 하는 제1 에러 비트 정정(ECC) 처리를 실시하고, 데이터의 에러 비트 수가 제1 비트 수를 초과하는 경우, 제1 비트 수보다 큰 제2 비트 수를 최대 정정 가능 비트 수로 하는 제2 에러 비트 정정 처리를 실시하는 에러 비트 정정 처리 루프를 실시하는 단계, 에러 비트 정정 처리 루프 실시 결과 데이터의 에러 비트 수가 최대 정정 가능 비트 수 이하인 경우, 그 때까지 실시된 에러 비트 정정 처리 횟수를 저장하는 단계, 및 저장된 에러 비트 정정 처리 횟수가 설정된 횟수 이상인 경우 정정된 데이터를 상기 제1 페이지의 메모리 셀들에 프로그램하는 단계를 포함한다.

Description

반도체 메모리 장치 및 그의 동작방법{Semiconductor memory device and Operating method thereof}
본 발명은 반도체 메모리 장치 및 그의 동작 방법에 관한 것으로 특히, 데이터 리텐션 특성을 향상시킬 수 있는 반도체 메모리 장치 및 그의 동작 방법에 관한 것이다.
도 1은 반도체 메모리 장치의 메모리 셀에 저장된 데이터의 리텐션 특성을 설명하기 위한 도면이다.
일반적으로 메모리 셀에 데이터를 저장하기 위해서 프로그램 동작을 실시하여 메모리 셀의 문턱전압을 상승시킨다. 프로그램 동작에 의해 메모리 셀의 문턱전압이 상승하면 메모리 셀에 '0' 데이터가 저장된 것이고, 문턱전압이 상승하지 않은 메모리 셀들에는 '1' 데이터가 저장된 것으로 본다(a).
프로그램 동작 시 컨트롤 게이트에 고전압을 인가하면, FN 터널링에 의해 플로팅 게이트에 전자가 유입되어 메모리 셀의 문턱전압이 상승한다.
그러나 시간이 지남에 따라 메모리 셀의 플로팅 게이트로부터 전자가 유출된다. 이로 인해 메모리 셀의 문턱전압이 낮아지게 되고 이에 따라 메모리 셀들의 문턱전압 분포가 넓어지게 된다.
이렇게 될 경우 프로그램 상태의 메모리 셀들의 문턱전압 분포와 프로그램되지 않은 상태의 메모리 셀들의 문턱전압 분포가 겹치는 부분이 생긴다(b).
이로 인해 리드 동작 시 잘못된 데이터가 독출되는 문제점이 발생한다.
본 발명의 실시예는 리프레시(refresh) 동작을 통해 메모리 셀의 데이터 리텐션 특성을 향상시킬 수 있다.
반도체 메모리 장치의 동작 방법은 제1 페이지의 메모리 셀들에 저장된 데이터를 독출하는 단계, 독출된 데이터에 대해 제1 비트 수를 최대 정정 가능 비트 수로 하는 제1 에러 비트 정정(ECC) 처리를 실시하고, 상기 데이터의 에러 비트 수가 상기 제1 비트 수를 초과하는 경우, 상기 제1 비트 수보다 큰 제2 비트 수를 최대 정정 가능 비트 수로 하는 제2 에러 비트 정정 처리를 실시하는 에러 비트 정정 처리 루프를 실시하는 단계, 상기 에러 비트 정정 처리 루프 실시 결과 상기 데이터의 에러 비트 수가 최대 정정 가능 비트 수 이하인 경우, 그 때까지 실시된 에러 비트 정정 처리 횟수를 저장하는 단계, 및 저장된 에러 비트 정정 처리 횟수가 설정된 횟수 이상인 경우 정정된 데이터를 상기 제1 페이지의 메모리 셀들에 프로그램하는 단계를 포함한다.
반도체 메모리 장치의 동작 방법은 (a) N (N은 정수)개의 페이지들 중 제1 페이지의 메모리 셀들에 저장된 데이터를 독출하는 단계, (b) 독출된 데이터에 대해 제1 비트 수를 최대 정정 가능 비트 수로 하는 제1 에러 비트 정정 처리를 실시하고, 상기 데이터의 에러 비트 수가 상기 제1 비트 수를 초과하는 경우, 상기 제1 비트 수보다 큰 제2 비트 수를 최대 정정 가능 비트 수로 하는 제2 에러 비트 정정 처리를 실시하는 에러 비트 정정 처리 루프를 실시하는 단계, (c) 상기 에러 비트 정정 처리 루프 실시 결과 상기 데이터의 에러 비트 수가 최대 정정 가능 비트 수 이하인 경우, 그 때까지 실시된 에러 비트 정정 처리 횟수를 저장하는 단계, 및 (d) 상기 N개의 페이지들 중 제2 내지 제N 페이지들에 대해 (a) 내지 (c) 단계를 실시하는 단계를 포함한다.
반도체 메모리 장치의 동작 방법은 제1 페이지의 메모리 셀들에 저장된 데이터를 독출하는 단계, 독출된 데이터에 대해 제1 비트 수를 최대 정정 가능 비트 수로 하는 제1 에러 비트 정정 처리를 실시하고, 상기 데이터의 에러 비트 수가 상기 제1 비트 수를 초과하는 경우, 상기 제1 비트 수보다 큰 제2 비트 수를 최대 정정 가능 비트 수로 하는 제2 에러 비트 정정 처리를 실시하는 에러 비트 정정 처리 루프를 실시하는 단계, 및 상기 에러 비트 정정 처리 루프 실시 결과 상기 데이터의 에러 비트 수가 최대 정정 가능 비트 수 이하인 경우, 정정된 데이터를 상기 제1 페이지의 메모리 셀들에 프로그램하는 단계를 포함한다.
반도체 메모리 장치는 다수의 메모리 셀들을 포함하는 메모리 어레이, 상기 메모리 셀들로부터 데이터를 독출하거나 상기 메모리 셀들에 데이터를 프로그램하도록 구성된 쓰기/읽기 회로, 및 상기 쓰기/읽기 회로에 의해 상기 다수의 메모리 셀들 중 제1 페이지의 메모리 셀들로부터 독출된 데이터에 대해 제1 비트 수를 최대 정정 가능 비트 수로 하는 제1 에러 비트 정정 처리를 실시하고 상기 데이터의 에러 비트 수가 상기 제1 비트 수를 초과하는 경우 상기 제1 비트 수보다 큰 제2 비트 수를 최대 정정 가능 비트 수로 하는 제2 에러 비트 정정 처리를 실시하는 에러 비트 정정 처리 루프를 실시하여, 상기 데이터의 에러 비트 수가 최대 정정 가능 비트 수 이하가 될 때까지 실시된 에러 비트 정정 처리 횟수를 저장하는 ECC 컨트롤러를 포함한다.
반도체 메모리 장치는 다수의 메모리 셀들을 포함하는 메모리 어레이, 상기 메모리 셀들로부터 데이터를 독출하거나 상기 메모리 셀들에 데이터를 프로그램하도록 구성된 쓰기/읽기 회로, 및 상기 쓰기/읽기 회로에 의해 상기 다수의 메모리 셀들 중 제1 페이지의 메모리 셀들로부터 독출된 데이터에 대해 제1 비트 수를 최대 정정 가능 비트 수로 하는 제1 에러 비트 정정 처리를 실시하고 상기 데이터의 에러 비트 수가 상기 제1 비트 수를 초과하는 경우 상기 제1 비트 수보다 큰 제2 비트 수를 최대 정정 가능 비트 수로 하는 제2 에러 비트 정정 처리를 실시하는 에러 비트 정정 처리 루프를 실시하여, 상기 데이터의 에러 비트 수가 최대 정정 가능 비트 수 이하가 된 경우 정정된 데이터를 상기 제1 페이지의 메모리 셀들에 프로그램하도록 상기 쓰기/읽기 회로를 제어하는 ECC 컨트롤러를 포함한다.
본 발명의 실시예는 리프레시 동작을 통해 메모리 셀의 데이터 리텐션 특성을 향상시킬 수 있다. 또한 프로그램/소거 사이클링 횟수 증가로 인해 메모리 셀이 받는 영향을 감소시킬 수 있다.
리프레시 동작을 블록 단위가 아닌 페이지 단위로 실시함으로써 리프레시 동작의 실시를 최소화하여 리프레시 동작에 소요되는 시간을 줄이면서 초기 문턱전압 분포보다 더 좋은 문턱전압 분포를 얻을 수 있다.
본 발명 실시예는 전기적으로 소거 및 프로그램이 가능한 모든 메모리 소자들 및 이러한 메모리 소자들이 포함되는 노트북, PDAs, 휴대폰 등의 포터블(portable) 전자기기와 컴퓨터 바이오스(computer bios), 프린터, 유에스비(usb) 저장장치 등에 적용이 가능하다.
도 1은 반도체 메모리 장치의 메모리 셀에 저장된 데이터의 리텐션 특성을 설명하기 위한 도면이다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 3은 도 2에 도시된 ECC 컨트롤러의 에러 비트 정정 알고리즘을 설명하기 위한 회로도이다.
도 4 내지 도 7은 본 발명의 제1 내지 제4 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 2를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치(200)는 다수의 메모리 블록들(MB)을 포함하는 메모리 어레이(210), 메모리 블록(MB)의 선택된 페이지에 포함된 메모리 셀들의 프로그램 동작, 리드 동작을 수행하도록 구성된 쓰기/읽기 회로(220), 에러 비트 정정 처리를 수행하고 쓰기/읽기 회로(220)를 제어하도록 구성된 ECC 컨트롤러(230)(ECC: Error Correction Coding)를 포함한다. NAND 플래시 메모리 장치의 경우, 쓰기/읽기 회로(220)는 전압 공급 회로, 페이지 버퍼 그룹, 열 선택 회로, 입출력 회로 등(미도시)을 포함할 수 있다.
메모리 어레이(210)는 복수의 메모리 블록들(MB)을 포함한다.
각각의 메모리 블록은 비트라인들(BL1~BLk)과 공통 소스 라인(CSL) 사이에 연결된 다수의 스트링들을 포함한다. 즉, 스트링들은 대응하는 비트 라인들(BL1~BLk)과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결된다. 각각의 스트링은 소스가 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(C11~Cn1), 그리고 드레인이 비트라인(BL1)에 연결되는 드레인 셀렉트 트랜지스터(DST)를 포함한다. 메모리 셀들(C11~Cn1)은 셀렉트 트랜지스터들(SST, DST) 사이에 직렬로 연결된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(C11~Cn1)의 게이트들은 워드라인들(WL1~WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다.
낸드 플래시 메모리 장치에서 메모리 블록에 포함된 메모리 셀들은 페이지 단위로 구분할 수 있다. 예를 들어, 하나의 워드라인(예, WL1)에 연결된 메모리 셀들(C11~C1k)이 하나의 페이지(PAGE1)를 구성한다. 이러한 페이지는 프로그램 동작 또는 리드 동작의 기본 단위가 된다. 하나의 페이지(PAGE1)를 구성하는 메모리 셀들(C11~C1k)은 일반 메모리 셀들과 스페어 셀들(및 플래그 셀들)로 구분될 수 있다. 일반 메모리 셀들은 일반 데이터를 저장하기 위한 메모리 셀들이고 스페어 셀들(및 플래그 셀들)은 메모리 장치의 상태 정보 등을 저장하기 위한 메모리 셀들이다.
쓰기/읽기 회로(220)는 메모리 셀들로부터 데이터를 독출하는 리드 동작을 실시하거나 메모리 셀들에 데이터를 저장하는 프로그램 동작을 실시하도록 구성된다. 쓰기/읽기 회로(220)가 실시하는 리드 동작 및 프로그램 동작은 반도체 메모리 장치 특히, 불휘발성 메모리 장치의 리드 동작 및 프로그램 동작과 동일하기 때문에 자세한 설명은 생략하기로 한다.
ECC 컨트롤러(230)는 쓰기/읽기 회로(220)에 의해 다수의 메모리 셀들 중 제1 페이지(PAGE1)의 메모리 셀들로부터 독출된 데이터에 대해 에러 비트 정정 처리 루프를 반복 실시한다. 상세하게는, ECC 컨트롤러(230)는 제1 비트 수를 최대 정정 가능 비트 수로 하는 제1 에러 비트 정정 처리(제1 ECC 처리)를 실시한다. 데이터의 에러 비트 수가 제1 비트 수를 초과하는 경우 에러 비트 정정이 불가능하기 때문에 제1 비트 수보다 큰 제2 비트 수를 최대 정정 가능 비트 수로 하는 제2 에러 비트 정정 처리(제2 ECC 처리)를 실시한다. 그리고 데이터의 에러 비트 수가 최대 정정 가능 비트 수 이하가 될 때까지 실시된 에러 비트 정정 처리 횟수를 저장한다.
ECC 컨트롤러(230)는 저장된 에러 비트 정정 처리 횟수(ECC 처리 횟수)가 설정된 횟수 이상인 경우 정정된 데이터를 제1 페이지(PAGE1)의 메모리 셀들에 프로그램하도록 쓰기/읽기 회로(220)를 제어한다. 따라서 메모리 셀에 프로그램 동작을 실시한 후 시간의 경과로 인해 메모리 셀의 문턱전압이 낮아지는 경우에 에러 비트 정정 처리(ECC 처리)에 따라 해당 페이지에 정정된 데이터를 다시 프로그램함으로써 데이터 리텐션 특성을 향상시킬 수 있다.
ECC 컨트롤러(230)는 ECC 처리가 무한정 반복되는 것을 방지하기 위해, 에러 비트 정정 처리 루프를 실시하는 동안, 에러 비트 정정 처리 실시 횟수가 미리 설정된 최대 에러 비트 정정 처리 횟수에 도달하는 경우 동작을 종료할 수 있다.
ECC 컨트롤러(230)는 에러 비트 정정 처리 횟수를 제1 페이지의 스페어 셀 또는 플래그 셀에 저장하도록 쓰기/읽기 회로(220)를 제어하고, 부팅 시 또는 백 그라운드 오퍼레이션 제1 페이지의 에러 비트 정정 처리 횟수를 독출하도록 쓰기/읽기 회로(220)를 제어하며, 제1 페이지의 에러 비트 정정 처리 횟수가 설정된 횟수 이상인 경우 정정된 데이터를 제1 페이지의 메모리 셀들에 프로그램하도록 쓰기/읽기 회로(220)를 제어할 수 있다.
ECC 컨트롤러(230)는 에러 비트 정정 처리 횟수를 저장하는 대신에, 에러 비트 정정 처리 루프의 실시 결과 데이터의 에러 비트 수가 최대 정정 가능 비트 수 이하가 되면 정정된 데이터를 바로 제1 페이지의 메모리 셀들에 프로그램하도록 쓰기/읽기 회로(220)를 제어할 수 있다.
ECC 컨트롤러(230)는 반도체 메모리 장치 외부에 별도의 컨트롤러로서 존재할 수 있다. 즉, 메모리 어레이(210)와 쓰기/읽기 회로(220)는 메모리 장치 내부에 존재하고, ECC 컨트롤러(230)는 반도체 메모리 장치 외부에서 반도체 메모리 장치의 동작을 제어하도록 구성될 수 있다.
ECC 컨트롤러(230)는 제1 에러 비트 정정 처리시에는 제1 리드 전압들을 기준으로 리드 동작을 실시하고, 제1 에러 비트 정정 처리 시의 최대 정정 가능 비트 수인 제1 비트 수보다 더 큰 제2 비트 수를 최대 정정 가능 비트 수로 갖기 위해 제2 에러 비트 정정 처리시에는 제1 리드 전압들 보다 많은 수의 제2 리드 전압들을 기준으로 리드 동작을 실시한다. 이에 대해서는 이하에 좀 더 상세히 설명하기로 한다.
도 3은 도 2에 도시된 ECC 컨트롤러의 에러 비트 정정 알고리즘을 설명하기 위한 회로도이다.
일반적으로 에러 비트 정정 알고리즘을 통해 정정할 수 있는 최대 정정 가능 비트 수는 정해져 있다.
도 3을 참조하면, 도 2에 도시된 ECC 컨트롤러는 최대 정정 가능 비트 수를 증가시키기 위해 소프트 ECC 알고리즘을 이용하여 ECC 처리를 수행한다.
일반적인 ECC 처리(하드 ECC 알고리즘)시에는 1페이지의 메모리 셀들의 데이터를 하나의 리드 전압 예를 들면 제1 리드전압(R1)을 기준으로 독출한 후 산술 연산을 통해 에러 비트를 정정한다(a). 리드 동작을 1회 실시하기 때문에 동작에 소요되는 시간은 짧지만 최대 정정 가능 비트 수는 제한적이다.
2비트 소프트 ECC 처리 시에는 1페이지의 메모리 셀들의 데이터를 제1 내지 제3 리드전압(R1~R3)을 기준으로 독출한 후 확률 연산을 통해 에러 비트를 정정한다(b). 리드 동작을 3회 실시하기 때문에 동작에 소요되는 시간은 길어지지만 최대 정정 가능 비트 수는 일반 ECC 처리 시에 비해 증가된다.
3비트 소프트 ECC 처리 시에는 1페이지의 메모리 셀들의 데이터를 제1 내지 제7 리드전압(R1~R7)을 기준으로 독출한 후 확률 연산을 통해 에러 비트를 정정한다(c). 리드 동작을 7회 실시하기 때문에 동작에 소요되는 시간은 매우 길어지지만 최대 정정 가능 비트 수는 2비트 소프트 ECC 처리 시에 비해 더 증가된다.
이와 같은 방식으로 N 비트 소프트 ECC 처리 시에는 1페이지의 메모리 셀들의 데이터를 제1 내지 제2N-1 리드전압(R1~R2N-1)을 기준으로 독출한 후 확률 연산을 통해 에러 비트를 정정한다(d). 이와 같이, 소프트 ECC 알고리즘은 최대 정정 가능 비트 수를 증가시킬 수 있다는 장점이 있지만, 최대 정정 가능 비트 수를 증가시키기 위해서는 리드 동작 실시 횟수가 증가되어야 하므로 동작에 소요되는 시간이 점점 증가하여 전체적인 메모리의 성능이 저하되는 단점이 있다. 따라서 이러한 소프트 ECC 알고리즘을 적절하게 활용할 필요성이 있다.
도 4 내지 도 7은 본 발명의 제1 내지 제4 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 4를 참조하면, 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 동작 방법에서는 우선 다수의 페이지들 중 제1 페이지의 메모리 셀들에 저장된 데이터를 독출한다(410).
그 다음, 독출된 데이터에 대해 ECC 처리 루프를 실시한다(420, 430, 440, 450).
즉, 제1 비트 수를 최대 정정 가능 비트 수로 하는 제1 ECC 처리를 실시하여 ECC가 패스되었는지를 확인한다(420). 데이터의 에러 비트 수가 제1 비트 수를 초과하는 경우 ECC는 페일된 것이고 이 때는 ECC 처리 횟수를 카운트한다(430). 그 다음 ECC 처리 횟수가 최대 ECC 처리 허용 횟수에 도달하였는지를 판단한다(440). 이는 ECC 처리를 무한정 반복하여 동작 소요 시간이 증가되는 것을 방지하기 위한 것이다. ECC 컨트롤러에서 최대 ECC 처리 허용 횟수를 미리 설정할 수 있다. ECC 처리 횟수가 최대 ECC 처리 허용 횟수에 도달한 경우에는 더 이상의 ECC 처리가 의미가 없으므로 제1 페이지가 포함된 메모리 블록 전체를 배드 블록으로 처리한다(460). ECC 처리 횟수가 최대 ECC 처리 허용 횟수에 도달하지 않은 경우에는 ECC 정정 가능 비트 수를 제2 비트 수로 증가시킨 후(450), 제2 ECC 처리를 수행한다.
이 때, ECC 정정 가능 비트 수를 증가시키기 위해 도 3에서 설명한 소프트 ECC 알고리즘을 사용할 수 있다. 즉, 제1 ECC 처리는 제1 리드 전압들을 기준으로 리드 동작을 실시하고, 제2 ECC 처리는 제1 리드 전압들 보다 많은 수의 제2 리드 전압들을 기준으로 리드 동작을 실시한다.
ECC 처리 루프 실시 결과 데이터의 에러 비트 수가 최대 정정 가능 비트 수 이하인 경우, 그 때까지 카운트된 ECC 처리 횟수를 저장한다(470). 예를 들어, 데이터의 에러 비트 수가 제1 비트 수보다는 크고 제2 비트 수보다는 작은 경우에는 ECC 처리가 2회 실시되었으므로 ECC 처리 횟수를 2회로 저장한다.
도 5를 참조하면, 저장된 ECC 처리 횟수가 설정치 이상인지를 확인하여(510), 설정치 이상인 경우 ECC 처리된 데이터로 제1 페이지에 프로그램 동작을 수행한다(520). 저장된 ECC 처리 횟수가 설정치 미만인 경우에는 데이터를 재프로그램할 필요가 없으므로 동작을 종료한다. 설정치는 ECC 컨트롤러에 의해 미리 설정된 수치이다.
이와 같이, 메모리 셀에 프로그램 동작을 실시한 후 시간의 경과로 인해 메모리 셀의 문턱전압이 낮아지는 경우에 ECC 처리 횟수에 따라 해당 페이지에 정정된 데이터를 다시 프로그램함으로써 데이터 리텐션 특성을 향상시킬 수 있다.
도 6을 참조하면, 제1 페이지의 메모리 셀들에 대해 ECC 처리 루프를 실시하여 ECC 처리 횟수를 저장한 후에(470), 해당 페이지가 마지막 페이지인지를 확인한다(610). 해당 페이지가 마지막 페이지인 경우에는 동작을 종료하고, 마지막 페이지가 아닌 경우에는 다음 페이지의 데이터를 독출한다(620). 그 다음 단계 420으로 돌아가 ECC 처리 루프를 실시한다.
이와 같이 함으로써 메모리 블록의 모든 페이지들에 대해 각 페이지의 ECC 처리 횟수를 저장할 수 있다. 도 2에서 설명한 바와 같이, 각 페이지의 ECC 처리 횟수는 각 페이지의 스페어 셀 또는 플래그 셀에 저장될 수 있다.
저장된 각 페이지의 ECC 처리 횟수는 부팅 시 또는 백 그라운드 오퍼레이션 시에 독출될 수 있다.
도 7을 참조하면, 제1 페이지의 스페어 셀 또는 플래그 셀에 대해 리드 동작을 실시하여 제1 페이지의 ECC 처리 횟수를 독출한다(710).
그 다음, ECC 처리 횟수가 설정치 이상인지를 확인하여(720), 설정치 이상인 경우에는 ECC 처리된 데이터(정정 데이터)로 해당 페이지에 프로그램 동작을 실시한다(730).
그 다음, 해당 페이지가 마지막 페이지인지를 확인하고(740), 마지막 페이지가 아닌 경우에는 다음 페이지의 ECC 처리 횟수를 독출한다(750). 그리고 단계 720으로 돌아간다. 마지막 페이지인 경우에는 동작을 종료한다.
독출된 ECC 처리 횟수가 설정치 미만인 경우에는 데이터를 재프로그램할 필요가 없으므로 동작을 종료한다.
이와 같이 함으로써 다수의 페이지들 중 ECC 처리 횟수가 설정된 횟수 이상인 페이지들에 대해서는 각 페이지의 메모리 셀들에 각 페이지의 정정된 데이터를 프로그램할 수 있다. 따라서 다수의 페이지들의 메모리 셀들의 리텐션 특성을 향상시킬 수 있다.
도 5 내지 도 7에서는 ECC 처리 횟수를 저장한 후에 ECC 처리 횟수가 설정된 횟수 이상인 경우에 데이터를 재프로그램하는 것을 설명하였지만, ECC 처리 횟수를 저장하지 않고, 데이터의 에러 비트 수가 최대 정정 가능 비트 수 이하인 경우 바로 정정된 데이터를 메모리 셀에 재프로그램하는 것도 가능하다.
또한, 본 발명의 실시예에서는 소프트 ECC 알고리즘을 이용하여 ECC 처리를 복수 회 실시함으로써 최대 정정 가능 비트 수를 증가시키는 것을 설명하였지만, 1회의 ECC 처리 동작에서 본 발명을 적용하는 것도 가능하다. 즉, 최대 정정 가능 비트 수보다 적은 에러 비트 수를 임계치로서 미리 설정해두고, ECC 처리 도중 에러 비트 수가 임계치 이상이 되면 정정된 데이터로 해당 페이지를 재프로그램할 수 있다. 따라서 현 시점보다 시간이 지난 후에 ECC 페일이 날 가능성이 있는 페이지를 정정된 데이터로 미리 재프로그램함으로써 데이터 리텐션 특성을 향상시킬 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있는 것이다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
210: 메모리 어레이 MB: 메모리 블록
PAGE 1~PAGE n: 제1 페이지~제n 페이지
220: 쓰기/읽기 회로
230: ECC 컨트롤러

Claims (17)

  1. 제1 페이지의 메모리 셀들에 저장된 데이터를 독출하는 단계;
    독출된 데이터에 대해 제1 비트 수를 최대 정정 가능 비트 수로 하는 제1 에러 비트 정정(ECC) 처리를 실시하고, 상기 데이터의 에러 비트 수가 상기 제1 비트 수를 초과하는 경우, 상기 제1 비트 수보다 큰 제2 비트 수를 최대 정정 가능 비트 수로 하는 제2 에러 비트 정정 처리를 실시하는 에러 비트 정정 처리 루프를 실시하는 단계;
    상기 에러 비트 정정 처리 루프 실시 결과 상기 데이터의 에러 비트 수가 최대 정정 가능 비트 수 이하인 경우, 그 때까지 실시된 에러 비트 정정 처리 횟수를 저장하는 단계; 및
    저장된 에러 비트 정정 처리 횟수가 설정된 횟수 이상인 경우 정정된 데이터를 상기 제1 페이지의 메모리 셀들에 프로그램하는 단계를 포함하는 반도체 메모리 장치의 동작 방법으로서,
    상기 설정된 횟수는 최대 에러 비트 정정 처리 허용 횟수보다 작은 값인, 반도체 메모리 장치의 동작 방법.
  2. (a) N (N은 정수)개의 페이지들 중 제1 페이지의 메모리 셀들에 저장된 데이터를 독출하는 단계;
    (b) 독출된 데이터에 대해 제1 비트 수를 최대 정정 가능 비트 수로 하는 제1 에러 비트 정정 처리를 실시하고, 상기 데이터의 에러 비트 수가 상기 제1 비트 수를 초과하는 경우, 상기 제1 비트 수보다 큰 제2 비트 수를 최대 정정 가능 비트 수로 하는 제2 에러 비트 정정 처리를 실시하는 에러 비트 정정 처리 루프를 실시하는 단계;
    (c) 상기 에러 비트 정정 처리 루프 실시 결과 상기 데이터의 에러 비트 수가 최대 정정 가능 비트 수 이하인 경우, 그 때까지 실시된 에러 비트 정정 처리 횟수를 저장하는 단계;
    (d) 상기 N개의 페이지들 중 제2 내지 제N 페이지들에 대해 (a) 내지 (c) 단계를 실시하는 단계; 및
    (e) 상기 에러 비트 정정 처리 횟수가 설정된 횟수 이상인 페이지들의 메모리 셀들에 각 페이지의 정정된 데이터를 프로그램하는 단계를 포함하고,
    상기 설정된 횟수는 최대 에러 비트 정정 처리 허용 횟수보다 작은 값인 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  3. 제1 페이지의 메모리 셀들에 저장된 데이터를 독출하는 단계;
    독출된 데이터에 대해 제1 비트 수를 최대 정정 가능 비트 수로 하는 제1 에러 비트 정정 처리를 실시하고, 상기 데이터의 에러 비트 수가 상기 제1 비트 수를 초과하는 경우, 상기 제1 비트 수보다 큰 제2 비트 수를 최대 정정 가능 비트 수로 하는 제2 에러 비트 정정 처리를 실시하는 에러 비트 정정 처리 루프를 실시하는 단계; 및
    상기 에러 비트 정정 처리 루프 실시 결과 상기 데이터의 에러 비트 수가 최대 정정 가능 비트 수 이하이고, 상기 제1 페이지의 메모리 셀들에 저장된 데이터에 대한 에러 비트 정정 처리 횟수가 설정된 횟수 이상인 경우, 정정된 데이터를 상기 제1 페이지의 메모리 셀들에 프로그램하는 단계를 포함하는 반도체 메모리 장치의 동작 방법으로서,
    상기 설정된 횟수는 최대 에러 비트 정정 처리 허용 횟수보다 작은 값인 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 에러 비트 정정 처리는 제1 리드 전압들을 기준으로 리드 동작을 실시하고,
    상기 제2 에러 비트 정정 처리는 상기 제1 리드 전압들 보다 많은 수의 제2 리드 전압들을 기준으로 리드 동작을 실시하는 반도체 메모리 장치의 동작 방법.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 에러 비트 정정 처리 루프를 실시하는 단계에서, 에러 비트 정정 처리 실시 횟수가 상기 최대 에러 비트 정정 처리 허용 횟수에 도달하는 경우 동작을 종료하는 반도체 메모리 장치의 동작 방법.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서, 상기 에러 비트 정정 처리 횟수를 상기 제1 페이지의 스페어 셀 또는 플래그 셀에 저장하는 반도체 메모리 장치의 동작 방법.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서, 각 페이지의 에러 비트 정정 처리 횟수를 각 페이지의 스페어 셀 또는 플래그 셀에 저장하는 반도체 메모리 장치의 동작 방법.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서, 부팅 시 또는 백 그라운드 오퍼레이션 시 각 페이지의 에러 비트 정정 처리 횟수를 독출하는 반도체 메모리 장치의 동작 방법.
  9. 삭제
  10. 다수의 메모리 셀들을 포함하는 메모리 어레이;
    상기 메모리 셀들로부터 데이터를 독출하거나 상기 메모리 셀들에 데이터를 프로그램하도록 구성된 쓰기/읽기 회로; 및
    상기 쓰기/읽기 회로에 의해 상기 다수의 메모리 셀들 중 제1 페이지의 메모리 셀들로부터 독출된 데이터에 대해 제1 비트 수를 최대 정정 가능 비트 수로 하는 제1 에러 비트 정정 처리를 실시하고 상기 데이터의 에러 비트 수가 상기 제1 비트 수를 초과하는 경우 상기 제1 비트 수보다 큰 제2 비트 수를 최대 정정 가능 비트 수로 하는 제2 에러 비트 정정 처리를 실시하는 에러 비트 정정 처리 루프를 실시하여, 상기 데이터의 에러 비트 수가 최대 정정 가능 비트 수 이하가 될 때까지 실시된 에러 비트 정정 처리 횟수를 저장하는 ECC 컨트롤러를 포함하는 반도체 메모리 장치장치로서,
    상기 ECC 컨트롤러는 저장된 에러 비트 정정 처리 횟수가 설정된 횟수 이상인 경우 정정된 데이터를 상기 제1 페이지의 메모리 셀들에 프로그램하도록 상기 쓰기/읽기 회로를 제어하고,
    상기 설정된 횟수는 최대 에러 비트 정정 처리 허용 횟수보다 작은 값인 것을 특징으로 하는 반도체 메모리 장치.
  11. 삭제
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서, 상기 ECC 컨트롤러는
    상기 에러 비트 정정 처리 루프를 실시하는 동안, 에러 비트 정정 처리 실시 횟수가 상기 최대 에러 비트 정정 처리 허용 횟수에 도달하는 경우 동작을 종료하는 반도체 메모리 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서, 상기 ECC 컨트롤러는
    상기 에러 비트 정정 처리 횟수를 상기 제1 페이지의 스페어 셀 또는 플래그 셀에 저장하도록 상기 쓰기/읽기 회로를 제어하는 반도체 메모리 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서, 상기 ECC 컨트롤러는
    부팅 시 또는 백 그라운드 오퍼레이션 시 상기 제1 페이지의 에러 비트 정정 처리 횟수를 독출하도록 상기 쓰기/읽기 회로를 제어하는 반도체 메모리 장치.
  15. 삭제
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서, 상기 ECC 컨트롤러는
    상기 제1 에러 비트 정정 처리는 제1 리드 전압들을 기준으로 리드 동작을 실시하고,
    상기 제2 에러 비트 정정 처리는 상기 제1 리드 전압들 보다 많은 수의 제2 리드 전압들을 기준으로 리드 동작을 실시하는 반도체 메모리 장치.
  17. 다수의 메모리 셀들을 포함하는 메모리 어레이;
    상기 메모리 셀들로부터 데이터를 독출하거나 상기 메모리 셀들에 데이터를 프로그램하도록 구성된 쓰기/읽기 회로; 및
    상기 쓰기/읽기 회로에 의해 상기 다수의 메모리 셀들 중 제1 페이지의 메모리 셀들로부터 독출된 데이터에 대해 제1 비트 수를 최대 정정 가능 비트 수로 하는 제1 에러 비트 정정 처리를 실시하고 상기 데이터의 에러 비트 수가 상기 제1 비트 수를 초과하는 경우 상기 제1 비트 수보다 큰 제2 비트 수를 최대 정정 가능 비트 수로 하는 제2 에러 비트 정정 처리를 실시하는 에러 비트 정정 처리 루프를 실시하여,
    상기 데이터의 에러 비트 수가 최대 정정 가능 비트 수 이하가 되고 그 때까지 실시된 에러 비트 정정 처리 횟수가 설정된 횟수 이상인 경우 정정된 데이터를 상기 제1 페이지의 메모리 셀들에 프로그램하도록 상기 쓰기/읽기 회로를 제어하는 ECC 컨트롤러를 포함하고,
    상기 설정된 횟수는 최대 에러 비트 정정 처리 허용 횟수보다 작은 값인 것을 특징으로 하는 반도체 메모리 장치.
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