KR101974191B1 - 반도체 장치 및 그 형성방법 - Google Patents

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Abstract

본 기술은 반도체 장치 및 그 형성방법을 포함한다. 본 기술에 포함된 반도체 장치는, 일면에 패드를 노출하는 개구부가 형성된 반도체 구조물과, 상기 개구부에 형성되어 상기 반도체 구조물의 일면을 평탄화시키는 제1 도전층과, 상기 제1 도전층을 포함한 상기 반도체 구조물의 일면의 일부분 상에 프린트된 전도성 패턴을 포함한다.

Description

반도체 장치 및 그 형성방법{SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}
본 발명은 반도체 장치 및 그 형성방법에 관한 것으로, 보다 상세하게는 범프 또는 재배선 등의 전도성 패턴을 갖는 반도체 장치 및 그 형성방법에 관한 것이다.
오늘날 전자 산업의 추세는 경량화, 소형화, 고속화, 다기능화, 고성능화되고 높은 신뢰성을 갖는 제품을 저렴하게 제조하는 것이며, 이와 같은 제품 설계의 목표 달성을 가능하게 하는 중요한 기술 중의 하나가 바로 패키지 조립 기술이다.
패키지 조립 기술은 집적회로가 형성된 반도체 칩을 외부 환경으로부터 보호하고 반도체 칩을 기판상에 용이하게 실장 가능하도록 하여 반도체 칩의 동작 신뢰성을 확보하기 위한 것으로, 반도체 칩을 패키지로 조립하기 위하여 반도체 칩 상에 범프, 재배선 등의 전도성 패턴을 형성하고 있다.
범프 및 재배선 등의 전도성 패턴의 형성 방법으로 포토리소그래피 공정이 가장 일반적으로 사용되고 있다. 포토리소그래피 공정을 이용한 전도성 패턴 형성 과정을 살펴보면, 먼저 패드가 위치하는 반도체 칩의 활성면 상에 접착층 및 씨드층을 차례로 형성하고, 씨드층 상에 포토레지스트를 도포하고, 씨드층이 일부 노출되도록 노광 및 현상 공정으로 포토레지스트를 패터닝하고, 패터닝된 포토레지스트에 의한 노출 부위에 전해 도금 공정으로 범프 및 재배선 등의 전도성 패턴을 형ㅅ성한 후, 포토레지스트를 제거하고, 전도성 패턴을 마스크로 씨드층 및 접착층을 식각한다.
전술한 바와 같이, 포토리소그래피 공정의 경우 전도성 패턴을 형성하기 위해서 접착층 및 씨드층 형성 공정, 포토레지스트 도포 공정, 노광 공정, 현상 공정, 전해 도금 공정, 포토레지스트 제거 공정, 씨드층 및 접착층 식각 공정 등의 여러 단계의 공정을 거쳐야 하므로, 제조 공정이 복잡하고 제조 비용이 비싼 문제점이 있다.
본 발명의 실시예들은 단순한 공정으로 제조 가능하며 기계적, 전기적으로 향상된 신뢰성을 갖는 반도체 장치 및 그 형성방법을 제공한다.
본 발명의 실시예에 따른 반도체 장치는, 일면에 패드를 노출하는 개구부가 형성된 반도체 구조물과, 상기 개구부에 형성되어 상기 반도체 구조물의 일면을 평탄화시키는 제1 도전층과, 상기 제1 도전층을 포함한 상기 반도체 구조물의 일면의 일부분 상에 프린트된 전도성 패턴을 포함한다.
상기 제1 도전층은 Ni, Ni 합금, Au, Au 합금, Pt, Pt 합금으로 이루어진 군으로부터 선택된 적어도 하나 이상을 포함할 수 있다.
상기 전도성 패턴은 범프, 재배선 중 어느 하나를 포함할 수 있다. 상기 전도성 패턴은 Ag 페이스트, Ag 페이스트와 폴리머를 포함하는 전도성 물질, Cu 페이스트와 폴리머를 포함하는 전도성 물질로 이루어진 군으로부터 선택된 어느 하나를 포함할 수 있다.
상기 반도체 구조물은 반도체 칩, 인쇄회로기판 중 어느 하나를 포함할 수 있다.
상기 반도체 장치는, 상기 전도성 패턴 상에 형성된 제2 도전층을 더 포함할 수 있다. 상기 제2 도전층은 무전해 도금층일 수 있다. 상기 제2 도전층은 상기 전도성 패턴 상에 상기 전도성 패턴을 감싸도록 형성될 수 있다. 한편, 상기 제2 도전층은 상기 전도성 패턴의 일부분 상에만 형성될 수도 있다. 상기 제2 도전층은 Ni, Ni 합금, Au, Au 합금, Pt, Pt 합금으로 이루어진 군으로부터 선택된 적어도 하나 이상을 포함할 수 있다.
상기 반도체 장치는, 상기 제2 도전층과 전기적으로 연결된 접속 전극을 갖는 추가 반도체 구조물을 더 포함할 수 있으며, 상기 추가 반도체 구조물은 반도체 칩, 인쇄회로기판 중 어느 하나를 포함할 수 있다.
상기 반도체 장치는, 상기 제2 도전층과 상기 추가 반도체 구조물의 접속 전극을 전기적으로 연결하는 전도성 연결 부재를 더 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치의 형성방법은, 일면에 패드를 노출하는 개구부가 형성된 반도체 구조물을 마련하는 단계와, 상기 개구부에 제1 도전층을 형성하여 상기 반도체 구조물의 일면을 평탄화시키는 단계와, 롤 프린트 공정으로 상기 제1 도전층을 포함한 상기 반도체 구조물의 일면의 일부분 상에 전도성 패턴을 형성하는 단계를 포함할 수 있다.
상기 제1 도전층을 형성하는 단계는 상기 개구부를 포함한 상기 반도체 구조물의 일면 상에 도금층을 형성하여 상기 개구부를 매립하는 단계와, 상기 도금층이 상기 개구부 내부에만 남도록 상기 도금층을 연마하는 단계를 포함할 수 있다.
한편, 상기 제1 도전층을 형성하는 단계는 전도성 페이스트로 상기 개구부를 채우는 단계와, 상기 개구부에 채워진 상기 전도성 페이스트를 소결시키는 단계를 포함할 수도 있다.
상기 제1 도전층은 Ni, Ni 합금, Au, Au 합금, Pt, Pt 합금으로 이루어진 군으로부터 선택된 적어도 하나 이상을 포함할 수 있다.
상기 전도성 패턴을 형성하는 단계는, 상기 전도성 패턴에 대응하는 패턴이 음각으로 형성된 클라세의 음각 부위에 전도성 잉크 조성물의 패턴을 형성하는 단계와, 상기 클라세에 롤러를 접촉시켜 상기 클라세 상의 상기 전도성 잉크 조성물의 패턴을 상기 롤러 상에 전사시키는 단계와, 상기 롤러 상의 상기 전도성 잉크 조성물의 패턴을 상기 제1 도전층을 포함한 상기 반도체 구조물의 일면 상에 전사시키는 단계로 이루어진 단위 사이클 공정을 포함하며, 상기 단위 사이클 공정을 적어도 1회 이상 반복 실시하는 방식으로 수행될 수 있다.
한편, 상기 전도성 패턴을 형성하는 단계는, 전도성 잉크 조성물을 롤러에 도포하는 단계와, 상기 전도성 패턴에 대응하는 패턴이 음각으로 형성된 클라세를 상기 롤러에 접촉시켜 상기 전도성 패턴에 대응되는 전도성 잉크 조성물의 패턴을 상기 롤러 상에 형성하는 단계와, 상기 롤러 상의 전도성 잉크 조성물의 패턴을 상기 제1 도전층을 포함한 상기 반도체 구조물의 일면 상에 전사시키는 단계로 이루어진 단위 사이클 공정을 포함하며, 상기 단위 사이클 공정을 적어도 1회 이상 반복 실시하는 방식으로 수행될 수도 있다.
상기 전도성 패턴을 형성하는 단계 후에 상기 전도성 패턴을 소결시키는 단계를 더 포함할 수 있다.
상기 전도성 패턴은 범프, 재배선 중 어느 하나를 포함할 수 있다.
상기 전도성 패턴은 Ag 페이스트, Ag 페이스트와 폴리머를 포함하는 전도성 물질, Cu 페이스트와 폴리머를 포함하는 전도성 물질로 이루어진 군으로부터 선택된 어느 하나를 포함할 수 있다.
상기 전도성 패턴을 형성하는 단계 후, 상기 전도성 패턴 상에 제2 도전층을 형성하는 단계를 더 포함할 수 있다.
상기 제2 도전층을 형성하는 단계는 무전해 도금 공정을 이용하여 수행될 수 있고, 상기 제2 도전층은 Ni, Ni 합금, Au, Au 합금, Pt, Pt 합금으로 이루어진 군으로부터 선택된 적어도 하나 이상을 포함할 수 있다.
상기 제2 도전층을 형성하는 단계는 상기 제2 도전층이 상기 전도성 패턴의 전표면 상에 형성되도록 수행될 수 있다. 한편, 상기 제2 도전층을 형성하는 단계는 상기 제2 도전층이 상기 전도성 패턴의 일부분 상에만 형성되도록 수행될 수도 있다.
본 기술에 의하면, 제1 도전층에 의하여 평탄화된 표면상에 전도성 패턴(범프 또는 재배선) 형성을 위한 롤 프린트 공정이 수행되므로, 전도성 패턴의 들뜸, 박리 현상과 같은 결함 발생이 방지되어 기계적인 신뢰성이 향상된다. 또한, 전도성 패턴 상에 솔더와의 접합성이 우수한 제2 도전층이 형성되어 솔더와의 접합성이 향상되므로 전기적 신뢰성이 향상된다. 더욱이, 기계적 및 전기적 신뢰성이 확보되지 않아 사용이 어려웠던 롤 프린트 공정을 범프 및 재배선 형성에 이용할 수 있게 되므로, 제조 공정의 단순화 및 제조 비용 절감의 효과를 얻을 수 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 2는 본 발명의 제2 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 3 내지 도 9는 본 발명의 제3 실시예에 따른 반도체 장치의 형성방법을 설명하기 위한 단면도들이다.
도 10은 본 발명의 실시예들에 따른 반도체 장치를 구비한 전자 장치를 도시한 사시도이다.
도 11은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 예를 보여주는 블럭도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치는 반도체 구조물(100), 제1 도전층(200), 전도성 패턴(300)을 포함한다. 그 외에, 제2 도전층(400), 추가 반도체 구조물(500) 및 전도성 연결부재(600)를 더 포함한다.
반도체 구조물(100)은 일면(110) 및 일면(110)과 대향하는 타면(120)을 가지며, 반도체 구조물(100)의 일면(110)에는 패드(130)를 노출하는 개구부(140)가 형성되어 있다. 도면부호 150은 보호막을 나타낸다. 본 실시예에서, 반도체 구조물(100)은 반도체 칩으로 구성된다. 이와 달리, 반도체 구조물(100)은 인쇄회로기판일 수도 있다.
본 실시예에서, 전도성 패턴(300)은 롤 프린트(roll print) 공정으로 형성된다.
롤 프린트 공정은, 롤러(roller)에 소망하는 패턴에 대응되는 잉크 조성물의 패턴을 형성하고 롤러를 베이스(base)에 접촉시키어 롤러 상의 잉크 조성물의 패턴을 베이스 상에 전사(transfer)하여 패턴을 형성하는 방법으로, 잉크 조성물의 패턴을 베이스 상에 바로 전사(transfer)하여 패턴을 형성하므로 공정이 단순하고 제조 비용이 저렴한 장점을 갖는다. 그러나, 롤 프린트 공정은 패턴 전사가 이루어지는 베이스의 표면 평탄도가 보장되지 않는 경우에 패턴 들뜸, 박리 현상 등의 기계적인 결함이 발생되는 바, 패턴 전사가 이루어지는 베이스의 평탄도가 보장되어야만 롤 프린트 공정의 기계적 신뢰성을 담보할 수 있다. 그런데, 반도체 구조물(100)의 일면(110)에는 패드(130)를 노출시키기 위한 개구부(140)가 형성되어 있어 표면 평탄도가 떨어지는 바, 롤 프린트 공정 적용시 기계적 신뢰성을 담보할 수 없다.
이에, 본 실시예에서는 개구부(140)에 제1 도전층(200)을 형성하여 반도체 구조물(100)의 일면(110)을 평탄화시킨다. 즉, 제1 도전층(200)은 개구부(140)로 인해 발생된 단차를 제거하여 반도체 구조물(100)의 일면(110)을 평탄화시키기 위한 것으로서, 개구부(140)를 채우도록 형성된다.
제1 도전층(200)의 재료로는 Ni, Ni 합금, Au, Au 합금, Pt, Pt 합금으로 이루어진 군으로부터 선택된 적어도 하나 이상을 포함할 수 있다.
전도성 패턴(300)은 롤 프린트 공정을 이용하여 제1 도전층(200)을 포함한 반도체 구조물(100)의 일면(110)의 일부분 상에 형성된다. 본 실시예에서, 전도성 패턴(300)은 범프로 구성된다. 도면으로 도시한 실시예에서는, 전도성 패턴(300)의 폭이 개구부(140)의 폭과 거의 동일한 경우를 도시 및 설명하였지만, 전도성 패턴(300)의 폭은 개구부(140)의 폭보다 크거나, 작을 수도 있다.
그리고, 전도성 패턴(300)은 1회의 롤 프린트 공정을 통해 형성된 단일 프린트층일 수도 있고, 상기 단일 프린트층이 적어도 2층 이상 적층된 구조를 가질 수 있다.
전도성 패턴(300)은 Ag 페이스트, Ag 페이스트와 폴리머를 포함하는 전도성 물질, Cu 페이스트와 폴리머를 포함하는 전도성 물질로 이루어진 군으로부터 선택된 어느 하나를 포함할 수 있다. 1회의 롤 프린팅 공정을 통해 형성된 단일 프린트층의 두께는 폴리머가 포함된 전도성 물질을 사용하는 경우가 폴리머가 포함되지 않은 전도성 물질을 사용하는 경우에 비하여 2~10배 정도 두껍다. 따라서, 형성하고자 하는 전도성 패턴(300)의 두께가 두꺼운 경우에는 폴리머를 포함하는 전도성 물질을 사용할 수 있다.
롤 프린트 공정에 의해 형성된 전도성 패턴(300)은 솔더와의 접합성이 떨어지므로, 무전해 도금 공정으로 전도성 패턴(300) 상에 제2 도전층(400)을 형성한다. 본 실시예에서, 제2 도전층(400)은 전도성 패턴(300)의 전표면 상에 전도성 패턴(300)을 감싸도록 형성되고, Ni, Ni 합금, Au, Au 합금, Pt, Pt 합금으로 이루어진 군으로부터 선택된 적어도 하나 이상을 포함할 수 있다.
추가 반도체 구조물(500)은 반도체 구조물(100)과 마주하는 일측면(510) 및 일측면(510)과 대향하는 타측면(520)을 가지며, 추가 반도체 구조물(500)의 일측면(510)에는 제2 도전층(400)과 전기적으로 연결된 접속 전극(530)이 형성된다. 본 실시예에서, 추가 반도체 구조물(500)은 인쇄회로기판으로 구성된다. 미설명된 도면부호 540은 볼랜드를, 550은 솔더볼을 나타낸다.
비록, 본 실시예에서는 추가 반도체 구조물(500)이 인쇄회로기판인 경우를 도시 및 설명하였으나, 추가 반도체 구조물(500)은 반도체 칩일 수도 있다.
전도성 연결부재(600)는 제2 도전층(400)과 추가 반도체 구조물(500)의 접속 전극(530) 사이에 형성되어, 제2 도전층(400)과 접속 전극(530)을 전기적으로 연결한다. 전도성 연결부재(600)는 솔더를 포함할 수 있다.
도 2는 본 발명의 제2 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 2를 참조하면, 본 발명의 제2 실시예에 따른 반도체 장치는 반도체 구조물(100), 제1 도전층(200) 및 전도성 패턴(300)을 포함한다. 그 외에, 제2 도전층(400), 추가 반도체 구조물(500), 전도성 연결부재(600) 및 접착부재(700)를 더 포함한다.
반도체 구조물(100)은 일면(110) 및 일면(110)과 대향하는 타면(120)을 가지며, 반도체 구조물(100)의 일면(110)에는 패드(130)를 노출하는 개구부(140)가 형성되어 있다. 미설명된 도면부호 150은 보호막을 나타낸다.
본 실시예에서, 반도체 구조물(100)은 반도체 칩으로 구성된다. 이와 달리, 반도체 구조물(100)은 인쇄회로기판일 수도 있다.
제1 도전층(200)은 개구부(140)로 인해 발생된 단차를 제거하여 반도체 구조물(100)의 일면(110)을 평탄화시키기 위한 것으로서, 개구부(140)를 채우도록 형성된다. 제1 도전층(200)의 재료로는 Ni, Ni 합금, Au, Au 합금, Pt, Pt 합금으로 이루어진 군으로부터 선택된 적어도 하나 이상을 포함할 수 있다.
전도성 패턴(300)은 롤 프린트 공정에 의하여 제1 도전층(200)을 포함한 반도체 구조물(100)의 일면(110)의 일부분 상에 형성된다. 본 실시예에서, 전도성 패턴(300)은 재배선으로 구성되며, 전도성 패턴(300)의 일단부(310)는 제1 도전층(200)과 연결되고 일단부(310)와 대향하는 전도성 패턴(300)의 타단부(320)는 반도체 구조물(100)의 일면(110)의 가장자리에 배치된다. 그리고, 전도성 패턴(300)을 포함한 반도체 구조물(100)의 일면(110) 상에는 전도성 패턴(300)의 타단부(320)를 노출하는 절연막(800)이 형성되어 있다.
전도성 패턴(300)은 1회의 롤 프린트 공정을 통해 형성된 단일 프린트층일 수도 있고, 상기 단일 프린트층이 적어도 2층 이상 적층된 구조를 가질 수 있다.
전도성 패턴(300)은 Ag 페이스트, Ag 페이스트와 폴리머를 포함하는 전도성 물질,는 Cu 페이스트와 폴리머를 포함하는 전도성 물질로 이루진 군으로부터 선택된 적어도 하나 이상을 포함할 수 있다. 1회의 롤 프린팅 공정을 통해 형성되는 단일 프린트층의 두께는 폴리머가 포함된 전도성 물질을 사용하는 경우가 폴리머가 포함되지 않은 전도성 물질을 사용하는 경우에 비하여 2~10배 정도 두껍다. 따라서, 형성하고자 하는 전도성 패턴(300)의 두께가 두꺼운 경우에는 폴리머를 포함하는 전도성 물질을 사용할 수 있다.
본 실시예에서, 제2 도전층(400)은 절연막(800)에 의해 노출된 전도성 패턴(300)의 타단부(320) 상에 형성된다. 제2 도전층(400)은, 예컨데 절연막(800)에 의해 노출된 전도성 패턴(300)의 타단부(320) 표면으로부터 성장된 무전해 도금층일 수 있으며, Ni, Ni 합금, Au, Au 합금, Pt, Pt 합금으로 이루어진 군으로부터 선택된 적어도 하나 이상을 포함할 수 있다.
그리고, 반도체 구조물(100)의 타면(120)은 접착부재(700)를 매개로 추가 반도체 구조물(500) 상에 부착된다.
추가 반도체 구조물(500)은 반도체 구조물(100)과 마주하는 일측면(510) 및 일측면(510)과 대향하는 타측면(520)을 가지며, 추가 반도체 구조물(500)의 일측면(510)에는 제2 도전층(400)과 전기적으로 연결된 접속 전극(530)이 형성되어 있다. 본 실시예에서, 추가 반도체 구조물(500)은 인쇄회로기판으로 구성된다. 미설명된 도면부호 540은 볼랜드를, 550은 솔더볼을 나타낸다. 비록, 본 실시예에서는, 추가 반도체 구조물(500)이 인쇄회로기판인 경우를 도시 및 설명하였으나, 추가 반도체 구조물(500)은 반도체 칩일 수도 있다.
전도성 연결부재(600)는 제2 도전층(400)과 추가 반도체 구조물(500)의 접속 전극(530) 사이에 형성되어 제2 도전층(400)과 접속 전극(530)을 전기적으로 연결한다. 본 실시예에서, 전도성 연결부재(600)는 와이어를 포함할 수 있다.
이하, 전술한 반도체 장치의 형성방법을 설명하면 다음과 같다.
도 3 내지 도 9는 본 발명의 제3 실시예에 따른 반도체 장치의 형성방법을 설명하기 위한 단면도들이다.
도 3을 참조하면, 일면(110)에 패드(130)를 노출하는 개구부(140)가 형성된 반도체 구조물(100)의 개구부(140)에 제1 도전층(200)을 형성하여 개구부(140)로 인해 발생된 단차를 제거하고 반도체 구조물(100)의 일면(110)을 평탄화시킨다.
제1 도전층(200)은, 예컨데 도 4에 도시된 바와 같이, 무전해 도금 공정 또는 전해도금 공정 등을 이용하여 개구부(140)를 포함한 반도체 구조물(100)의 일면(110) 상에 도전층(200A)을 형성하여 개구부(140)를 매립하고, 개구부(140) 내부에만 남도록 CMP(Chemical Mechanical Polishing) 등으로 도전층(200A)을 연마하는 방식으로 형성될 수 있다. 도면 부호 PAD는 CMP 장비의 연마 패드를 나타낸다.
이와 달리, 도 5에 도시된 바와 같이, 제1 도전층(200)은, 반도체 구조물(100)의 일면(110)에 스퀴저(squeeger, SQ)를 이용하여 전도성 페이스(200B)를 스퀴즈하여 개구부(140)를 채우고, 개구부(140)에 채워진 전도성 페이스트를 소결(sintering)시키는 방식으로 형성될 수도 있다.
제1 도전층(200)은 Ni, Ni 합금, Au, Au 합금, Pt, Pt 합금으로 이루어진 군으로부터 선택된 적어도 하나 이상을 포함할 수 있다.
도 6을 참조하면, 롤 프린트 공정을 이용하여 제1 도전층(200)을 포함한 반도체 구조물(100)의 일면(110)의 일부분 상에 전도성 패턴(300)을 형성한다.
상기 롤 프린트 공정은, 예를 들어 도 7에 도시된 바와 같이 전도성 패턴에 대응하는 패턴이 음각으로 형성된 클라세(30)의 음각 부위에 전도성 잉크 조성물을 채워 전도성 잉크 조성물의 패턴(40)을 형성하고 롤러(20) 외면의 블랭킷(21)을 클라세(30)에 접촉시켜 클라세(30)의 음각 부위에 형성된 전도성 잉크 조성물의 패턴(40)을 블랭킷(21) 상에 전사한 다음, 블랭킷(21)을 반도체 구조물(100) 상에 접촉시키어 블랭킷(21) 상의 전도성 잉크 조성물의 패턴(40)을 반도체 구조물(100) 상에 전사하는 방식으로 수행될 수 있다.
한편, 상기 롤 프린트 공정은 도 8에 도시된 바와 같이, 롤러(20)의 블랭킷(21) 상에 전도성 잉크 조성물(40A)을 도포하고 전도성 패턴에 대응하는 패턴이 음각으로 형성된 클라세(30)를 블랭킷(21)에 접촉시켜 전도성 패턴 형성에 필요없는 전도성 잉크 조성물(40A)을 선택적으로 제거하여 블랭킷(21) 상에 전도성 패턴에 대응되는 전도성 잉크 조성물의 패턴(40)을 형성한 다음, 블랭킷(21)을 반도체 구조물(100) 상에 접촉시키어 블랭킷(21) 상의 전도성 잉크 조성물의 패턴(40)을 반도체 구조물(100) 상에 전사하는 방식으로 수행될 수도 있다.
그리고, 반도체 구조물(100) 상에 전사되는 패턴의 두께가 소망하는 두께가 될 때까지 상기 롤 프린트 공정을 1회 이상 반복 실시하여, 전도성 패턴(300)을 형성한다.
상기 제1 도전층(200)에 의하여 개구부(140)로 인해 발생된 단차가 제거된 표면 상에 롤 프린트 공정이 수행되므로, 전도성 패턴(300)의 들뜸, 박리 현상 등의 불량이 발생되지 않는다.
전도성 패턴(300)은 Ag 페이스트, Ag 페이스트와 폴리머를 포함하는 전도성 물질, Cu 페이스트와 폴리머를 포함하는 전도성 물질로 이루어진 군으로부터 선택된 어느 하나를 포함할 수 있다.
한편, 전도성 패턴(300)을 형성하는 단계 후에는 소결 공정(sintering process)을 수행할 수도 있다. 소결 공정은, 예컨데 약 250℃의 온도에서 10~40분간 수행될 수 있다.
도 9를 참조하면, 전도성 패턴(300) 상에 전도성 패턴(300)을 감싸도록 제2 도전층(400)을 형성한다. 제2 도전층(400)은 예를 들어, 무전해 도금 공정으로 전도성 패턴(300)의 표면으로부터 무전해 도전층을 성장시키어 형성할 수 있으며, 제2 도전층(400)의 재료로는 Ni, Ni 합금, Au, Au 합금, Pt, Pt 합금으로 이루어진 군으로부터 선택된 적어도 하나 이상을 포함할 수 있다. 산화 방지를 위해서는 제2 도전층(400)은 Au로 피복된 구조를 갖는 것이 좋다. 예컨데, 제2 도전층(400)은 Ni/Au의 적층막으로 형성하는 것이 좋다.
이후, 제2 도전층(400) 상에 솔더와 같은 전도성 연결부재(600)를 형성하고 전도성 연결부재(600)를 매개로 제2 도전층(400)이 추가 반도체 구조물(500)의 접속 전극(530)과 전기적으로 연결되도록 반도체 구조물(100)을 추가 반도체 구조물(500) 상에 실장하여 도 1에 도시된 반도체 장치를 형성한다.
비록, 본 실시예에서는 전도성 패턴(300)를 범프로 형성하고 제2 도전층(400)을 전도성 패턴(300)을 감싸도록 형성하고, 제2 도전층(400)과 추가 반도체 구조물(500)의 접속 전극(530)을 솔더로 이루어진 전도성 연결부재(600)를 매개로 전기적으로 연결하는 경우를 도시 및 설명하였으나, 도 2에 도시된 바와 같이 전도성 패턴(300)을 재배선으로 형성하고 제2 도전층(400)을 전도성 패턴(300)의 일부분 상에만 형성하고, 제2 도전층(400)과 추가 반도체 구조물(500)의 접속 전극(530)을 와이어로 이루어진 전도성 연결부재(600)를 매개로 전기적으로 연결하여 도 2에 도시된 반도체 장치를 형성할 수도 있다.
전술한 실시예들에 의하면, 제1 도전층(200)에 의하여 평탄화된 표면상에 전도성 패턴(300) 형성을 위한 롤 프린트 공정이 수행되므로, 전도성 패턴(300)의 들뜸, 박리 현상과 같은 결함 발생이 방지되어 기계적인 신뢰성이 향상된다. 또한, 전도성 패턴(300) 상에 솔더와의 접합성이 우수한 제2 도전층(400)이 형성되어 솔더와의 접합성이 향상되므로 전기적 신뢰성이 향상된다. 또한, 기계적 및 전기적 신뢰성이 확보되지 않아 사용이 어려웠던 롤 프린트 공정을 범프 및 재배선 등의 전도성 패턴(300) 형성에 사용할 수 있으므로, 종래에 사용되던 포토리소그래피 공정 등에 비해 공정이 단순화되고 제조비용이 절감된다.
상술한 반도체 장치는 다양한 전자 장치에 적용될 수 있다.
도 10은 본 발명의 실시예들에 따른 반도체 장치를 구비한 전자 장치를 도시한 사시도이다.
도 10을 참조하면, 본 발명의 실시예들에 따른 반도체 장치는 휴대폰과 같은 전자 장치(1000)에 응용될 수 있다. 본 실시예들에 따른 반도체 장치는 단순한 공정으로 저렴하게 제조 가능하고 향상된 기계적 및 전기적 신뢰성을 가지므로, 전자 장치(1000)의 가격 경쟁력 향상 및 신뢰성 개선에 유리하다. 전자 장치는 도 10에 도시된 휴대폰에 한정되는 것이 아니며, 가령 모바일 전자 기기, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 포터블 멀티미디어 플레이어(PMP), 엠피쓰리(MP3) 플레이어, 캠코더, 웹 태블릿(web tablet), 무선 전화기, 네비게이션, 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant) 등 다양한 전자 기기를 포함할 수 있다.
도 11은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 예를 보여주는 블럭도이다.
도 11을 참조하면, 전자 시스템(1300)은 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)를 포함할 수 있다. 상기 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)는 버스(1350, bus)를 통하여 결합될 수 있다. 상기 버스(1350)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(1310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(1310) 및 기억 장치(1330)는 본 발명에 따른 반도체 장치를 포함할 수 있다. 상기 입출력 장치(1320)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(1330)는 데이터를 저장하는 장치이다. 상기 기억 장치(1330)는 데이터 및/또는 상기 제어기(1310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(1330)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 상기 기억 장치(1330)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 SSD(Solid State Drive)로 구성될 수 있다. 이 경우 전자 시스템(1300)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다. 상기 전자 시스템(1300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1340)를 더 포함할 수 있다. 상기 인터페이스(1340)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(1340)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 상기 전자 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIP), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 반도체 구조물
200 : 제1 도전층
300 : 전도성 패턴
400 : 제2 도전층

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  14. 일면에 패드를 노출하는 개구부가 형성된 반도체 구조물을 마련하는 단계;
    상기 개구부를 포함한 상기 반도체 구조물의 일면 상에 제1 도전층을 형성하여 상기 개구부를 매립하는 단계;
    상기 개구부 내부에만 남도록 상기 제1 도전층을 연마하여 상기 반도체 구조물의 일면을 평탄화시키는 단계;및
    Ag 페이스트와 폴리머를 포함하는 전도성 물질, Cu 페이스트와 폴리머를 포함하는 전도성 물질로 이루어진 군으로부터 선택된 어느 하나를 이용한 롤 프린트 공정으로 상기 연마된 반도체 구조물의 일면의 일부분 상에 상기 제1 도전층에 연결되는 전도성 패턴을 형성하는 단계;를 포함하는 반도체 장치의 형성방법.
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  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제14 항에 있어서, 상기 제1 도전층은 Ni, Ni 합금, Au, Au 합금, Pt, Pt 합금으로 이루어진 군으로부터 선택된 적어도 하나 이상을 포함하는 것을 특징으로 하는 반도체 장치의 형성방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제14 항에 있어서, 상기 전도성 패턴을 형성하는 단계는, 상기 전도성 패턴에 대응하는 패턴이 음각으로 형성된 클라세의 음각 부위에 전도성 잉크 조성물의 패턴을 형성하는 단계;
    상기 클라세에 롤러를 접촉시켜 상기 클라세 상의 상기 전도성 잉크 조성물의 패턴을 상기 롤러 상에 전사시키는 단계; 및
    상기 롤러 상의 상기 전도성 잉크 조성물의 패턴을 상기 제1 도전층을 포함한 상기 반도체 구조물의 일면 상에 전사시키는 단계로 이루어진 단위 사이클 공정을 포함하며,
    상기 단위 사이클 공정을 적어도 1회 이상 반복 실시하는 방식으로 수행되는 것을 특징으로 하는 반도체 장치의 형성방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14항에 있어서, 상기 전도성 패턴을 형성하는 단계는,
    전도성 잉크 조성물을 롤러에 도포하는 단계;
    상기 전도성 패턴에 대응하는 패턴이 음각으로 형성된 클라세를 상기 롤러에 접촉시켜 상기 전도성 패턴에 대응되는 전도성 잉크 조성물의 패턴을 상기 롤러 상에 형성하는 단계;및
    상기 롤러 상의 전도성 잉크 조성물의 패턴을 상기 제1 도전층을 포함한 상기 반도체 구조물의 일면 상에 전사시키는 단계로 이루어진 단위 사이클 공정을 포함하며,
    상기 단위 사이클 공정을 적어도 1회 이상 반복 실시하는 방식으로 수행되는 것을 특징으로 하는 반도체 장치의 형성방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제14 항에 있어서, 상기 전도성 패턴을 형성하는 단계 후, 상기 전도성 패턴을 소결시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 형성방법.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제14 항에 있어서, 상기 전도성 패턴은 범프 및 재배선 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 장치의 형성방법.
  22. 삭제
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제14 항에 있어서, 상기 전도성 패턴을 형성하는 단계 후, 상기 전도성 패턴 상에 제2 도전층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 형성방법.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제23 항에 있어서, 상기 제2 도전층을 형성하는 단계는 무전해 도금 공정을 이용하여 수행되는 것을 특징으로 하는 반도체 장치의 형성방법.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제23 항에 있어서, 상기 제2 도전층은 Ni, Ni 합금, Au, Au 합금, Pt, Pt 합금으로 이루어진 군으로부터 선택된 적어도 하나 이상을 포함하는 것을 특징으로 하는 반도체 장치의 형성방법.
  26. ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈
    제23 항에 있어서, 상기 제2 도전층을 형성하는 단계는 상기 제2 도전층이 상기 전도성 패턴의 전표면 상에 형성되도록 수행되는 것을 특징으로 하는 반도체 장치의 형성방법.
  27. ◈청구항 27은(는) 설정등록료 납부시 포기되었습니다.◈
    제23 항에 있어서, 상기 제2 도전층을 형성하는 단계는 상기 제2 도전층이 상기 전도성 패턴의 일부분 상에만 형성되도록 수행되는 것을 특징으로 하는 반도체 장치의 형성방법.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101144610B1 (ko) * 2011-08-02 2012-05-11 한국기계연구원 투명 전극의 전도성 메쉬 매설 방법
TWI550525B (zh) * 2015-05-22 2016-09-21 南茂科技股份有限公司 導線圖案形成方法、指紋感測電路板及其製作方法
US9859241B1 (en) 2016-09-01 2018-01-02 International Business Machines Corporation Method of forming a solder bump structure

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08187927A (ja) * 1994-11-09 1996-07-23 Nippon Oil Co Ltd 印刷による転写方法
TW594962B (en) * 2003-01-30 2004-06-21 Yu-Nung Shen Semiconductor chip package structure and method
JP2008235555A (ja) * 2007-03-20 2008-10-02 Shinko Electric Ind Co Ltd 電子装置の製造方法及び基板及び半導体装置
TWI347643B (en) 2007-06-13 2011-08-21 Advanced Semiconductor Eng Under bump metallurgy structure and die structure using the same and method of manufacturing die structure
JP5372346B2 (ja) * 2007-07-18 2013-12-18 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法
US8558379B2 (en) * 2007-09-28 2013-10-15 Tessera, Inc. Flip chip interconnection with double post
KR100980296B1 (ko) * 2008-06-30 2010-09-06 주식회사 하이닉스반도체 회로 배선을 갖는 회로 기판, 이의 제조 방법 및 회로배선을 갖는 반도체 패키지
US8097953B2 (en) * 2008-10-28 2012-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional integrated circuit stacking-joint interface structure
CN102482522A (zh) * 2009-08-28 2012-05-30 Lg化学株式会社 导电金属油墨组合物和形成导电图形的方法
US8659155B2 (en) 2009-11-05 2014-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming copper pillar bumps
KR101678054B1 (ko) * 2010-06-28 2016-11-22 삼성전자 주식회사 반도체 패키지 및 그 반도체 패키지 제조방법
US8610267B2 (en) * 2010-07-21 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing delamination between an underfill and a buffer layer in a bond structure
KR101151255B1 (ko) * 2010-11-22 2012-06-15 앰코 테크놀로지 코리아 주식회사 반도체 칩의 재배선층 형성 장치 및 방법
KR101906408B1 (ko) * 2011-10-04 2018-10-11 삼성전자주식회사 반도체 패키지 및 그 제조 방법

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