KR20130123725A - 적층 반도체 패키지 및 그 제조방법 - Google Patents

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KR20130123725A
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Abstract

적층 반도체 패키지 및 그 제조방법이 개시되어 있다. 개시된 적층 반도체 패키지는, 제1 면 및 상기 제1 면과 대향하는 제2 면을 가지며 상기 제1 면에 형성된 본딩 패드와 상기 제1면 및 상기 제2 면을 관통하는 제1 관통 전극을 갖는 제1 반도체 칩; 상기 1 반도체 칩의 제2 면상에 적층되며 상기 제1 반도체 칩과 마주하는 제3 면에 형성된 제2 본딩 패드와 상기 제3 면 및 상기 제3 면과 대향하는 제4면을 관통하고 상기 제1 관통 전극과 전기적으로 연결된 제2 관통 전극을 갖는 제2 반도체 칩; 상기 적층된 제1,제2 반도체 칩을 감싸도록 형성되며 상기 제1 반도체 칩의 제1 면과 인접한 상기 제1 관통 전극의 일단부를 노출하는 개구를 갖는 몰드부를 포함한다.

Description

적층 반도체 패키지 및 그 제조방법{STACKED SEMICONDUCTOR PACKAGE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는 적층 반도체 패키지 및 그 제조방법에 관한 것이다.
반도체 산업에서 집적회로에 대한 패키지 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전되어 왔으며, 최근 들어서는 전기/전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라 칩 적층에 대한 다양한 기술이 개발되고 있다.
반도체 산업에서 말하는 "적층"이란 적어도 2개 이상의 반도체 칩 또는 반도체 패키지를 수직으로 쌓아 올리는 것으로서, 이러한 적층 기술에 의하면 메모리 소자의 경우에는 반도체 집적 공정에서 구현 가능한 메모리 용량보다 2배 이상의 메모리 용량을 갖도록 할 수 있다. 또한, 적층 반도체 패키지는 메모리 용량 증대는 물론 실장 밀도 및 실장 면적 사용의 효율성 측면에서 이점을 갖는다. 때문에, 적층 반도체 패키지에 대한 연구 및 개발이 가속화되고 있는 실정이다.
적층 반도체 패키지의 하나로, 최근 반도체 칩 내에 관통 전극(Through Silicon Via, TSV)를 형성해서 상, 하부 반도체 칩간 물리적 및 전기적인 연결을 이루도록 한 적층 반도체 패키지가 제안되었다. 이러한 관통 전극을 이용한 적층 반도체 패키지의 제작 과정은 다음과 같다.
웨이퍼 레벨에서 각 반도체 칩의 윈하는 부위에 식각 공정을 통해 홀을 형성하고, 도금 공정으로 홀 내부에 금속 재질의 관통 전극을 형성한다. 이후, 웨이퍼의 전면(front surface)에 캐리어 기판을 부착한 상태에서 웨이퍼의 후면(back surface)을 백그라인딩하여 관통 전극을 노출시킨 다음, 캐리어 기판을 떼어내고 웨이퍼를 쏘잉하여 웨이퍼 내의 반도체 칩들을 개별화시킨다. 그리고, 회로 패턴을 구비한 기판상에 개별화된 반도체 칩들을 관통 전극을 이용해서 적어도 2개 이상 적층하여 적층 반도체 패키지를 형성한다.
이 같은, 관통 전극을 이용한 적층 반도체 패키지는 전기적 연결이 관통 전극을 통해 이루어지므로 빠른 동작 속도 및 소형화가 가능하다는 장점을 갖는다.
그러나, 반도체 칩이 백그라인딩 공정을 통해 매우 얇은 두께로 가공된 상태로 적층되기 때문에 반도체 칩에 휨이 발생되어 적층이 어렵고, 적층 과정에서 반도체 칩에 크랙이 발생하여 적층 반도체 패키지의 수율이 저하되는 문제점이 있었다.
본 발명의 목적은 적층 반도체 패키지 제작 과정에서 발생하는 반도체 칩의 휨 및 크랙을 방지하여 수율을 향상시킬 수 있는 적층 반도체 패키지를 제공하는 데 있다.
본 발명의 다른 목적은 상기 적층 반도체 패키지 제조방법을 제공하는 데 있다.
본 발명의 일 견지에 따른 적층 반도체 패키지는, 제1 면 및 상기 제1 면과 대향하는 제2 면을 가지며 상기 제1 면에 형성된 본딩 패드와 상기 제1면 및 상기 제2 면을 관통하는 제1 관통 전극을 갖는 제1 반도체 칩; 상기 1 반도체 칩의 제2 면상에 적층되며 상기 제1 반도체 칩과 마주하는 제3 면에 형성된 제2 본딩 패드와 상기 제3 면 및 상기 제3 면과 대향하는 제4면을 관통하고 상기 제1 관통 전극과 전기적으로 연결된 제2 관통 전극을 갖는 제2 반도체 칩; 상기 적층된 제1,제2 반도체 칩을 감싸도록 형성되며 상기 제1 반도체 칩의 제1 면과 인접한 상기 제1 관통 전극의 일단부를 노출하는 개구를 갖는 몰드부를 포함한다.
상기 몰드부는 상기 제1 반도체 칩의 제1 면을 감싸고 상기 제1 관통 전극의 일단부를 노출하는 상기 개구를 갖는 제1 몰드부;및 상기 제2 반도체 칩의 제4 면 및 상기 제1,제2 반도체 칩의 측면을 감싸도록 형성된 제2 몰드부를 포함할 수 있다.
상기 적층 반도체 패키지는, 상기 제1 관통 전극과 상기 제2 관통 전극 사이에 형성된 전도성 연결 부재;및 상기 제1 반도체 칩과 제2 반도체 칩 사이에 형성된 접착 부재를 더 포함할 수 있다. 이와 달리, 상기 적층 반도체 패키지는, 상기 제1 관통 전극과 상기 제2 관통 전극 사이 및 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에 개재된 이방성 도전 부재(Anisortropic conductive material)를 더 포함할 수도 있다.
상기 적층 반도체 패키지는, 상기 몰드부에 의해 노출된 상기 제1 관통 전극의 일단부 상에 장착되는 외부접속단자를 더 포함할 수 있다.
이와 달리, 상기 적층 반도체 패키지는, 상기 몰드부 상에 형성되며 상기 몰드부에 의해 노출된 상기 제1 관통 전극의 일단부와 전기적으로 연결되는 재배선; 상기 재배선을 포함하는 상기 몰드부 상에 형성되며 상기 재배선의 일부를 노출하는 절연층; 및 상기 절연층에 의해 노출된 상기 재배선 상에 장착되는 외부접속단자를 더 포함할 수도 있고, 상기 몰드부에 의해 노출된 제1 관통 전극의 일단부와 전기적으로 연결되는 접속 전극을 갖는 구조체를 더 포함할 수도 있다.
상기 구조체는 인쇄회로기판, 인터포저 및 반도체 패키지 중 어느 하나를 포함할 수 있다.
본 발명의 다른 견지에 따른 적층 반도체 패키지 제조방법은, 각각 제1 본딩 패드를 구비하는 복수개의 제1 반도체 칩들이 형성된 제1 웨이퍼에 상기 제1 본딩 패드가 위치하는 상기 각 제1 반도체 칩들의 제1 면을 관통하는 제1 관통 전극을 형성하는 단계; 상기 제1 웨이퍼 상에 상기 제1 반도체 칩들의 제1 면을 덮는 제1 몰드부를 형성하는 단계; 상기 각 제1 반도체 칩들의 제1 면과 대향하는 제2 면으로 상기 제1 관통 전극을 노출시키는 단계; 각각 제2 본딩 패드를 구비하며 상기 제2 본딩 패드가 위치하는 제3 면을 관통하고 상기 제3 면과 대향하는 제4 면에 도달하지 않는 깊이로 제2 관통 전극이 형성된 복수개의 제2 반도체 칩들을 포함하는 제2 웨이퍼를 상기 제2 관통 전극이 상기 제1 관통 전극과 전기적으로 연결되도록 상기 제1 웨이퍼 상에 적층하는 단계; 상기 각 제2 반도체 칩들의 제4 면으로 상기 제2 관통 전극을 노출시키는 단계; 상기 제1,제2 반도체 칩들을 개별화하는 단계; 상기 적층된 제1,제2 반도체 칩들을 포함한 상기 제1 몰드부 상에 제2 몰드부를 형성하는 단계;및 상기 제1 몰드부를 일부 제거하여 상기 제1 관통 전극의 일단부를 노출시키는 단계를 포함한다.
상기 제2 웨이퍼를 상기 제1 웨이퍼 상에 적층하는 단계는, 상기 제1 관통 전극과 상기 제2 관통 전극 사이에 개재되는 전도성 연결 부재 및 상기 제1 웨이퍼와 상기 제2 웨이퍼 사이에 개재되는 접착 부재를 매개로 상기 제1 웨이퍼와 상기 제2 웨이퍼를 부착하는 방식으로 수행될 수 있다.
이와 달리, 상기 제2 웨이퍼를 상기 제1 웨이퍼 상에 적층하는 단계는, 상기 제1 관통 전극과 상기 제2 관통 전극 사이 및 상기 제1 웨이퍼 및 제2 웨이퍼 사이에 개재되는 이방성 도전 필름을 매개로 상기 제1 웨이퍼와 상기 제2 웨이퍼를 부착하는 방식으로 수행될 수도 있다.
상기 각 제1 반도체 칩들의 제2 면으로 상기 제1 관통 전극을 노출시키는 단계는, 상기 각 제1 반도체 칩들의 제2 면으로 상기 제1 관통 전극이 노출되도록 상기 제1 반도체 칩들의 제2면에 대응되는 상기 제1 웨이퍼의 후면을 식각하는 방식으로 수행될 수 있다.
상기 각 제2 반도체 칩들의 제4 면으로 상기 제2 관통 전극을 노출시키는 단계는, 상기 각 제2 반도체 칩들의 제4 면으로 상기 제2 관통 전극이 노출되도록 상기 제2 반도체 칩들의 제4 면에 대응되는 상기 제2 웨이퍼의 후면을 식각하는 방식으로 수행될 수 있다.
상기 제1 몰드부를 일부 제거하여 상기 제1 관통 전극의 일단부를 노출시키는 단계는 상기 제1 관통 전극의 일단부가 노출되도록 상기 제1 몰드부를 식각하는 방식으로 수행될 수 있다.
상기 제1 관통 전극의 일단부를 노출시키는 단계 후에, 상기 제1 몰드부에 의해 노출된 상기 제1 관통 전극의 일단부에 외부접속단자를 장착하는 단계; 및 상기 제1,제2 몰드부를 절단하여 반도체 패키지를 개별화시키는 단계를 더 포함할 수 있다.
상기 제1 관통 전극의 일단부를 노출시키는 단계 후에, 상기 제1,제2 몰드부를 절단하여 반도체 패키지를 개별화시키는 단계; 및 상기 제1 몰드부에 의해 노출된 상기 제1 관통 전극의 일단부가 구조체의 접속 전극과 전기적으로 연결되도록 상기 개별화된 반도체 패키지를 상기 구조체 상에 실장하는 단계를 더 포함할 수 있다.
상기 구조체는 인쇄회로기판, 인터포저 및 반도체 패키지 중 어느 하나로 형성될 수 있다.
상기 제1 관통 전극의 일단부를 노출시키는 단계 후에, 상기 제1 몰드부 상에 상기 제1 몰드부에 의해 노출된 상기 제1 관통 전극의 일단부와 전기적으로 연결되는 재배선을 형성하는 단계; 상기 재배선을 포함한 상기 제1 몰드부 상에 상기 재배선을 일부 노출하는 절연층을 형성하는 단계; 및 상기 제1,제2 몰드부, 상기 재배선 및 상기 절연층을 절단하여 반도체 패키지를 개별화시키는 단계를 더 포함할 수 있다.
본 발명에 따르면, 적층 반도체 패키지의 제조 공정 중에 발생되는 반도체 칩의 휨 및 크랙이 방지되어 수율이 향상된다.
도 1은 본 발명의 제1 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 2는 본 발명의 제2 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 3은 본 발명의 제3 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 4는 본 발명의 제4 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 5는 본 발명의 제5 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 6a 내지 도 6j는 본 발명의 실시예에 따른 적층 반도체 패키지 제조방법을 제조 순서에 따라 도시한 단면도들이다.
도 7은 본 발명에 따른 적층 반도체 패키지를 구비한 전자 장치를 도시한 사시도이다.
도 8은 본 발명에 따른 적층 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.
도 1은 본 발명의 제1 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 적층 반도체 패키지는 제1,제2 반도체 칩(10, 20) 및 몰드부(50)를 포함한다. 그 외에, 외부접속단자(60)를 더 포함할 수 있다.
제1 반도체 칩(10)은 제1 면(10A), 제1 면(10A)과 대향하는 제2 면(10B), 제1면(10A) 및 제2 면(10B)을 연결하는 측면(10C)을 가지며, 제1 회로부(11), 제1 본딩 패드(12) 및 관통 전극(30)을 포함한다.
제1 회로부(11)는 데이터를 저장 및 처리하기 위한 트랜지스터, 커패시터 및 저항 등과 같은 소자를 포함하며, 제1 본딩 패드(12)는 외부와의 연결을 위한 제1 회로부(11)의 전기적인 접점으로써 제1 반도체 칩(10)의 제1 면(10A)에 형성된다.
제1 관통 전극(30)은 제1 반도체 칩(10)의 제1 면(10A) 및 제2 면(10B)을 관통하며, 제1 회로부(11)와 전기적으로 연결된다. 본 실시예에서, 제1 관통 전극(30)은 제1 본딩 패드(12)를 관통한다. 이와 달리, 제1 관통 전극(30)은 제1 본딩 패드(12)를 관통하지 않고 제1 회로부(11)를 관통할 수도 있다.
본 실시예에서, 제1 반도체 칩(10)의 제1 면(10A)과 인접한 제1 관통 전극(30)의 일단부는 제1 반도체 칩(10)의 제1 면(10A)으로부터 지정된 높이만큼 돌출되고, 제1 반도체 칩(10)의 제2 면(10B)과 인접한 제1 관통 전극(30)의 타단부는 제1 반도체 칩(10)의 제2 면(10B)으로 노출된다.
제1 관통 전극(30)과 제1 반도체 칩(10) 사이에는 제1 씨드층(31)이 더 형성될 수 있다.
제2 반도체 칩(20)은 제1 반도체 칩(10)의 제2 면(10B) 상에 적층된다.
제2 반도체 칩(20)은 제1 반도체 칩(10)의 제2 면(10B)과 마주하는 제3 면(20A), 제3 면(20A)과 대향하는 제4 면(20B), 제3 면(20A) 및 제4 면(20B)을 연결하는 측면(20C)을 가지며, 제2 회로부(21), 제2 본딩 패드(22) 및 제2 관통 전극(40)을 포함한다.
제2 회로부(21)는 데이터를 저장 및 처리하기 위한 트랜지스터, 커패시터 및 저항 등과 같은 소자를 포함하며, 제2 본딩 패드(22)는 외부와의 연결을 위한 제2 회로부(21)의 전기적인 접점으로써 제2 반도체 칩(20)의 제3 면(20A)에 형성된다.
제2 관통 전극(40)은 제2 반도체 칩(20)의 제3 면(20A) 및 제4 면(20B)을 관통하며, 제2 회로부(21)와 전기적으로 연결된다. 본 실시예에서, 제2 관통 전극(40)은 제2 본딩 패드(22)를 관통한다. 이와 달리, 제2 관통 전극(40)은 제2 본딩 패드(22)를 관통하지 않고 제2 회로부(21)를 관통할 수도 있다.
제2 반도체 칩(20)의 제3 면(20A)과 인접한 제2 관통 전극(40)의 일측 단부는 제2 반도체 칩(20)의 제3 면(20A)으로부터 지정된 높이만큼 돌출되고 제1 관통 전극(30)의 타단부와 전기적으로 연결되며, 제2 반도체 칩(20)의 제4 면(20B)과 인접한 제2 관통 전극(40)의 타측 단부는 제2 반도체 칩의 제4 면(20C)으로 노출된다. 제2 관통 전극(40)과 제2 반도체 칩(20) 사이에는 제2 씨드층(41)이 더 형성될 수 있다.
그리고, 제1 관통 전극(30)과 제2 관통 전극(40) 사이에는 솔더 페이스트와 같은 전도성 연결 부재(미도시)가 형성되고, 제1 반도체 칩(10)과 제2 반도체 칩(20) 사이에는 비전도성 페이스트(non-conductive paste)와 같은 접착 부재(70)가 형성된다. 이와 달리, 제1 반도체 칩(10)과 제2 반도체 칩(20) 사이 및 제1 관통 전극(30)과 제2 관통 전극(40) 사이에는 이방성 도전 부재(anisotropic conductive material)가 형성될 수도 있다.
몰드부(50)는 제1 몰드부(51) 및 제2 몰드부(52)를 포함한다.
제1 몰드부(51)는 제1 반도체 칩(10)의 제1 면(10A)을 감싸도록 형성되며 제1 관통 전극(30)의 일단부를 노출하는 개구를 갖는다. 제2 몰드부(52)는 제2 반도체 칩(20)의 제4 면(20B) 및 제1,제2 반도체 칩(10,20)의 측면(10C,20C)을 감싸도록 형성된다. 몰드부(50)는 에폭시 몰드 컴파운드(Expoxy Mold Compound, EMC)를 포함할 수 있다.
외부접속단자(60)는 몰드부(50)에 의해 노출된 제1 관통 전극(30)의 일단부 상에 장착된다. 본 실시예에서, 외부접속단자(60)는 솔더볼로 형성된다.
도 2는 본 발명의 제2 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 2를 참조하면, 본 발명의 제2 실시예에 따른 적층 반도체 패키지는, 몰드부(50)에 의해 노출된 제1 관통 전극(30)의 일단부 상에 장착되는 외부접속단자(60)를 포함하는 제1 실시예와 달리, 몰드부(50)에 의해 노출된 제1 관통 전극(30)의 일단부에 전기적으로 연결되는 재배선(80)과, 재배선(80)을 포함하는 몰드부(50) 상에 형성되며 재배선(80)의 일부를 노출하는 절연층(90) 및 절연층(90)에 의해 노출된 재배선(80) 상에 장착되는 외부접속단자(60)를 포함한다. 상기 외부접속단자(60)는 솔더볼을 포함한다.
도 3은 본 발명의 제3 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 3을 참조하면, 본 발명의 제3 실시예에 따른 적층 반도체 패키지는, 몰드부(50)에 의해 노출된 제1 관통 전극(30)의 일단부 상에 장착되는 외부접속단자(60)를 포함하는 제1 실시예와 달리, 몰드부(50)에 의해 노출된 제1 관통 전극(30)의 일단부와 전기적으로 연결되는 접속 전극(102)을 갖는 구조체(100)를 포함한다. 본 실시예에서, 구조체(100)는 인쇄회로기판(Printed Circuit Board, PCB)으로 형성된다.
제1 관통 전극(30)과 구조체(100)의 접속 전극(102)은 전도성 연결 부재(200)에 의하여 전기적으로 연결된다. 그리고, 몰드부(50)와 구조체(100) 사이에는 접착 부재(300)가 형성되어 있다.
도 3에서 미설명된 도면부호 104은 볼랜드를, 106는 볼랜드(104)에 장착되는 외부접속단자를 나타낸다.
도 3을 통해 설명된 제3 실시예에서는 구조체(100)가 인쇄회로기판(PCB)인 경우를 나타내었으나, 구조체(100)는 반도체 패키지(semiconductor package) 또는 인터포저(interposer)일 수도 있다. 이러한 형태의 적층 반도체 패키지는 도 4 및 도 5를 참조로 하는 이하의 설명을 통해 보다 명백해질 것이다.
도 4는 본 발명의 제4 실시예에 따른 적층 반도체 패키지를 나타낸 단면도이다.
도 4를 참조하면, 본 발명의 제4 실시예에 따른 적층 반도체 패키지는, 구조체(100)가 인쇄회로기판으로 구성되는 제3 실시예에 따른 적층 반도체 패키지와 달리, 구조체(100)가 반도체 패키지로 구성된다.
상기 반도체 패키지는, 상면에 몰드부(50)에 의해 노출된 제1 관통 전극(30)의 일단부와 전기적으로 연결된 접속 전극(420)들을 구비하고 하면에 볼랜드(440)를 구비하는 기판(400)과, 접속 전극(420) 안쪽 기판(400) 상면 상에 실장되는 반도체 칩(500)을 포함한다. 반도체 칩(500)은 기판(400)과 와이어(600)를 이용하여 전기적으로 연결되고 몰드 부재(700)에 의해 고정된다. 미설명된 도면부호 460은 볼랜드(440)에 장착되는 외부접속단자를 나타낸다.
제1 관통 전극(30)의 일단부와 구조체(100)의 접속 전극(420)은 전도성 연결 부재(200)를 매개로 전기적으로 연결된다. 본 실시예에서, 전도성 연결 부재(200)는 솔더볼로 형성된다. 이와 달리, 전도성 연결 부재(200)는 리드선으로 형성될 수도 있다.
도 5는 본 발명의 제5 실시예에 따른 적층 반도체 패키지를 나타낸 단면도이다.
도 5를 참조하면, 본 발명의 제5 실시예에 따른 적층 반도체 패키지는, 구조체(100)가 인쇄회로기판으로 구성되는 제3 실시예에 따른 적층 반도체 패키지와 달리, 구조체(100)가 인터포저로 구성된다.
상기 인터포저는 인터포저 몸체(800), 인터포저 몸체(800)의 상면 및 하면을 관통하고 상기 몰드부(50)에 의해 노출된 제1 관통 전극(30)의 일단부와 전기적으로 연결되는 접속 전극(820)을 포함한다. 제1 관통 전극(30)의 일단부와 구조체(100)의 접속 전극(820)은 전도성 연결 부재(200)를 매개로 전기적으로 연결된다.
도시하지 않았지만, 적층 반도체 패키지는 인터포저에 실장된 후에, 인터포저를 매개로 다른 반도체 구조물, 예를 들어, 반도체 패키지, 메인 보드 등에 실장된다.
도 6a 내지 도 6j는 본 발명의 실시예에 따른 적층 반도체 패키지 제조방법을 제조 순서에 따라 도시한 단면도들이다.
도 6a를 참조하면, 적층 반도체 패키지를 제조하기 위해서는 먼저 복수개의 제1 반도체 칩(10)들 및 제1 반도체 칩(10)들을 분할하는 스크라이브 라인 영역(scribe lane region, SLR1)을 갖는 제1 웨이퍼(W1)를 마련한다.
제1 웨이퍼(W1) 상에 형성된 각 제1 반도체 칩(10)들의 제1 면(10A) 상에는 제1 회로부(11) 및 제1 본딩 패드(12)가 형성된다. 제1 회로부(11)는 데이터를 저장 및 처리하기 위한 트랜지스터, 커패시터 및 저항 등과 같은 소자를 포함하며, 제1 본딩 패드(12)는 외부와의 연결을 위한 제1 회로부(11)의 전기적인 접점에 해당된다.
그 다음, 제1 웨이퍼(W1)에 각 제1 반도체 칩(10)들의 제1 면(10A)을 관통하는 제1 블라인드 비아홀(blind via hole, 13)을 형성한다. 제1 블라인드 비아홀(13)은 제1 반도체 칩(10)의 제1 면(10A)으로부터 측정된 제1 회로부(11)의 두께보다는 크고 제1 반도체 칩(10)의 두께보다는 작은 깊이로 형성된다.
제1 블라인드 비아홀(13)은 드릴링 공정, 레이저 드릴링 공정 및 사진 식각 공정 중 어느 하나에 의해 형성될 수 있다. 본 실시예에서, 제1 블라인드 비아홀(13)은 제1 본딩 패드(12)를 관통하도록 형성된다. 이와 달리, 제1 블라인드 비아홀(13)은 제1 본딩 패드(12)를 관통하지 않고 제1 회로부(11)를 관통하도록 형성될 수도 있다.
도 6b를 참조하면, 제1 반도체 칩(10)의 제1 면(10A) 및 제1 블라인드 비아홀(13)에 의하여 형성된 제1 반도체 칩(10)의 내측면 상에 제1 씨드층(31)을 형성한다. 제1 씨드층(31)은 화학기상증착(Chemical Vapor Deposition, CVD) 공정과 같은 박막 증착 공정에 의하여 형성될 수 있다.
그 다음, 제1 씨드층(31) 상에 제1 블라인드 비아홀(13)을 노출하는 개구를 갖는 포토레지스트 패턴(PR)을 형성하고, 포토레지스트 패턴(PR)을 마스크로 제1 씨드층(31) 상에 제1 블라인드 비아홀(13)을 채우는 제1 관통 전극(30)을 형성한다. 본 실시예에서, 제1 관통 전극(30)은 도금 공정에 의해 형성된다. 이와 달리, 제1 관통 전극(30)은 물리화학기상(Physical Vapor deposition, PVD) 증착 공정 등에 의해 형성될 수도 있다.
도 6c를 참조하면, 에싱 공정(ashing process) 또는 스트립 공정(strip process)으로 포토레지스트 패턴(PR)을 제거한 후에, 포토레지스트 패턴(PR)의 제거로 노출되는 제1 씨드층(31)을 식각 공정을 이용하여 제거한다.
도 6d를 참조하면, 제1 웨이퍼(W1) 상에 제1 반도체 칩(10)들의 제1 면(10A)을 덮도록 제1 몰드부(51)를 형성한다. 제1 몰드부(51)는 에폭시 몰드 컴파운드(EMC)로 형성될 수 있다.
도 6e를 참조하면, 제1 반도체 칩(10)들의 제1 면(10A)과 대향하는 제2 면(10B)으로 제1 관통 전극(30)이 노출되도록, 제1 반도체 칩(10)들의 제2 면(10B)에 대응되는 제1 웨이퍼(W1)의 후면을 백그라인딩 공정 또는 에치백 공정으로 식각하여 제1 웨이퍼(W1)의 두께를 감소시킨다.
제1 웨이퍼(W1) 상에 제1 몰드부(51)가 형성되어 있기 때문에, 제1 웨이퍼(W1)의 두께가 감소되더라도 제1 웨이퍼(W1) 및 제1 웨이퍼(W1) 상에 마련된 제1 반도체 칩(10)들에 휨 및 크랙이 발생되지 않는다.
도 6f를 참조하면, 제2 본딩 패드(22) 갖는 복수개의 제2 반도체 칩(20)들이 형성된 제2 웨이퍼(W2)에 제2 본딩 패드(22)가 위치하는 각 제2 반도체 칩(20)들의 제3 면(20A)을 관통하는 제2 블라인드 비아홀(blind via hole, 23)을 형성하고, 제2 블라인드 비아홀(23)에 제2 씨드층(41)을 개재하여 제2 관통 전극(40)을 형성한다. 미설명된 도면부호 SLR2는 제2 반도체 칩(20)들 사이에 형성되는 스크라이브 라인 영역을 나타낸다.
그 다음, 제2 반도체 칩(20)의 제3 면(20A)과 인접한 제2 관통 전극(40)의 일측 단부가 제1 반도체 칩(10)의 제2 면(10B)으로 노출된 제1 관통 전극(30)의 단부와 전기적으로 연결되도록, 제1 웨이퍼(W1) 상에 제2 웨이퍼(W2)를 적층한다.
본 실시예에서, 제1 웨이퍼(W1) 및 제2 웨이퍼(W2)는 제1 관통 전극(30)과 제2 관통 전극(40) 사이에 개재되는 전도성 연결 부재(미도시) 및 제1 반도체 칩(10)들과 제2 반도체 칩(20)들 사이에 개재되는 접착 부재(70)를 매개로 전기적 및 물리적으로 부착된다. 상기 전도성 연결 부재는 솔더 페이스트를 포함하고, 접착 부재는 비전도성 페이스트를 포함할 수 있다. 이와 달리, 상기 제1 웨이퍼(W1) 및 제2 웨이퍼(W2)는 제1 관통 전극(30)과 제2 관통 전극(40) 사이 및 제1 반도체 칩(10)들과 제2 반도체 칩(20)들 사이에 개재되는 이방성 도전 부재를 매개로 전기적 및 물리적으로 부착될 수도 있다.
도 6g를 참조하면, 제2 반도체 칩(20)의 제4 면(30B)으로 제2 관통 전극(40)이 노출되도록, 제2 반도체 칩(20)들의 제4 면(30B)에 대응되는 제2 웨이퍼(W2)의 후면를 백그라인딩 공정 또는 에치백 공정에 의해 식각하여 제2 웨이퍼(W2)의 두께를 감소시킨다.
제2 웨이퍼(W2)가 제1 웨이퍼(W2) 상에 부착되어 있기 때문에 제2 웨이퍼(W2)의 두께가 감소되더라도 제2 웨이퍼(W2) 및 제2 웨이퍼(W2) 내에 마련된 제2 반도체 칩(20)들에 휨 및 크랙이 발생되지 않는다.
도 6h를 참조하면, 제1, 제2 웨이퍼(W1, W2)의 스크라이브 라인 영역(SLR1, SLR2)을 절단하다.
도 6i를 참조하면, 적층된 제1,제2 반도체 칩(10,20)을 포함한 제1 몰드부(51) 상에 제2 몰드부(52)를 형성한다. 제2 몰드부(52)는 에폭시 몰드 컴파운드(EMC)로 형성될 수 있다.
도 6j를 참조하면, 제1 몰드부(51)를 연마 공정 또는 에치백 공정으로 식각하여 제1 반도체 칩(10)의 제1 면(10A)과 인접한 제1 관통 전극(30)의 일단부를 노출시킨다.
그 다음, 노출된 제1 관통 전극(30)의 일단부에 외부접속단자(60)를 장착하고, 다이아몬드 블레이드 또는 레이저 컷팅 장치에 의해 제1,제2 몰드부(51,52)를 절단하여 도 1에 도시된 적층 반도체 패키지를 제조한다.
한편, 제1 관통 전극(30)의 일단부를 노출시킨 후에, 제1 몰드부(51) 상에 제1 몰드부(51)에 의해 노출된 제1 관통 전극(30)의 일단부와 전기적으로 연결되는 재배선(80)을 형성하고 재배선(80)을 포함한 제1 몰드부(51) 상에 재배선(80)의 일부를 노출시키는 절연층(90)을 형성한 후에, 절연층(90)에 의해 노출된 재배선(80) 상에 외부접속단자(60)를 장착할 수도 있다. 그런 다음, 다이아몬드 블레이드 또는 레이저 컷팅 장치에 의해 제1,제2 몰드부(51,52), 재배선(80) 및 절연층(90)을 절단하여 도 2에 도시된 적층 반도체 패키지를 제조한다.
이와 달리, 제1 관통 전극(30)의 일단부를 노출시킨 후에, 제1, 제2 몰드부(51,52)를 절단하여 반도체 패키지를 개별화시키고, 제1 몰드부(51)에 의해 노출된 제1 관통 전극(30)의 일단부가 구조체(100)의 접속 전극(102)과 전기적으로 연결되도록 개별화된 반도체 패키지를 구조체(100) 상에 실장하여, 도 3 내지 도 5에 도시된 적층 반도체 패키지를 제조할 수도 있다. 구조체(100)는 인쇄회로기판(도 3), 반도체 패키지(도 4) 및 인터포저(도 5) 중 어느 하나일 수 있다.
도 7은 본 발명에 따른 적층 반도체 패키지를 구비한 전자 장치를 도시한 사시도이다.
도 7을 참조하면, 본 발명의 실시예에 따른 적층 반도체 패키지는 휴대폰과 같은 전자 장치(1000)에 응용될 수 있다. 본 실시예의 적층 반도체 패키지는 불량 개선의 장점을 가지므로, 전자 장치(1000)의 신뢰성 향상에 유리하다. 전자 장치는 도 7에 도시된 휴대폰에 한정되는 것이 아니며, 가령 모바일 전자 기기, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 포터블 멀티미디어 플레이어(PMP), 엠피쓰리(MP3) 플레이어, 캠코더, 웹 태블릿(web tablet), 무선 전화기, 네비게이션, 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant) 등 다양한 전자 기기를 포함할 수 있다.
도 8는 본 발명에 따른 적층 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
도 8을 참조하면, 전자 시스템(1300)은 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)를 포함할 수 있다. 상기 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)는 버스(1350, bus)를 통하여 결합될 수 있다. 상기 버스(1350)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(1310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(1310) 및 기억 장치(1330)는 본 발명에 따른 적층 반도체 패키지를 포함할 수 있다. 상기 입출력 장치(1320)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(1330)는 데이터를 저장하는 장치이다. 상기 기억 장치(1330)는 데이터 및/또는 상기 제어기(1310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(1330)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 상기 기억 장치(1330)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 SSD(Solide State Drive)로 구성될 수 있다. 이 경우 전자 시스템(1300)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다. 상기 전자 시스템(1300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1340)를 더 포함할 수 있다. 상기 인터페이스(1340)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(1340)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 상기 전자 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIP), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10, 20 : 제1,제1 반도체 칩
30, 40 : 제1, 제2 관통 전극
50 : 몰드부

Claims (18)

  1. 제1 면 및 상기 제1 면과 대향하는 제2 면을 가지며 상기 제1 면에 형성된 본딩 패드와 상기 제1면 및 상기 제2 면을 관통하는 제1 관통 전극을 갖는 제1 반도체 칩;
    상기 1 반도체 칩의 제2 면상에 적층되며 상기 제1 반도체 칩과 마주하는 제3 면에 형성된 제2 본딩 패드와 상기 제3 면 및 상기 제3 면과 대향하는 제4면을 관통하고 상기 제1 관통 전극과 전기적으로 연결된 제2 관통 전극을 갖는 제2 반도체 칩;
    상기 적층된 제1,제2 반도체 칩을 감싸도록 형성되며 상기 제1 반도체 칩의 제1 면과 인접한 상기 제1 관통 전극의 일단부를 노출하는 개구를 갖는 몰드부를 포함하는 적층 반도체 패키지.
  2. 제1 항에 있어서, 상기 몰드부는 상기 제1 반도체 칩의 제1 면을 감싸고 상기 제1 관통 전극의 일단부를 노출하는 상기 개구를 갖는 제1 몰드부;및
    상기 제2 반도체 칩의 제4 면 및 상기 제1,제2 반도체 칩의 측면을 감싸도록 형성된 제2 몰드부를 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  3. 제1 항에 있어서, 상기 제1 관통 전극과 상기 제2 관통 전극 사이에 형성된 전도성 연결 부재;및
    상기 제1 반도체 칩과 제2 반도체 칩 사이에 형성된 접착 부재를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  4. 제1 항에 있어서, 상기 제1 관통 전극과 상기 제2 관통 전극 사이 및 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에 개재된 이방성 도전 부재(Anisortropic conductive material)를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  5. 제1 항에 있어서, 상기 몰드부에 의해 노출된 상기 제1 관통 전극의 일단부 상에 장착되는 외부접속단자를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  6. 제1 항에 있어서, 상기 몰드부 상에 형성되며 상기 몰드부에 의해 노출된 상기 제1 관통 전극의 일단부와 전기적으로 연결되는 재배선;
    상기 재배선을 포함하는 상기 몰드부 상에 형성되며 상기 재배선의 일부를 노출하는 절연층; 및
    상기 절연층에 의해 노출된 상기 재배선 상에 장착되는 외부접속단자를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  7. 제 1항에 있어서, 상기 몰드부에 의해 노출된 제1 관통 전극의 일단부와 전기적으로 연결되는 접속 전극을 갖는 구조체를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  8. 제 7항에 있어서, 상기 구조체는 인쇄회로기판, 인터포저 및 반도체 패키지 중 어느 하나를 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  9. 각각 제1 본딩 패드를 구비하는 복수개의 제1 반도체 칩들이 형성된 제1 웨이퍼에 상기 제1 본딩 패드가 위치하는 상기 각 제1 반도체 칩들의 제1 면을 관통하는 제1 관통 전극을 형성하는 단계;
    상기 제1 웨이퍼 상에 상기 제1 반도체 칩들의 제1 면을 덮는 제1 몰드부를 형성하는 단계;
    상기 각 제1 반도체 칩들의 제1 면과 대향하는 제2 면으로 상기 제1 관통 전극을 노출시키는 단계;
    각각 제2 본딩 패드를 구비하며 상기 제2 본딩 패드가 위치하는 제3 면을 관통하고 상기 제3 면과 대향하는 제4 면에 도달하지 않는 깊이로 제2 관통 전극이 형성된 복수개의 제2 반도체 칩들을 포함하는 제2 웨이퍼를 상기 제2 관통 전극이 상기 제1 관통 전극과 전기적으로 연결되도록 상기 제1 웨이퍼 상에 적층하는 단계;
    상기 각 제2 반도체 칩들의 제4 면으로 상기 제2 관통 전극을 노출시키는 단계;
    상기 제1,제2 반도체 칩들을 개별화하는 단계;
    상기 적층된 제1,제2 반도체 칩들을 포함한 상기 제1 몰드부 상에 제2 몰드부를 형성하는 단계;및
    상기 제1 몰드부를 일부 제거하여 상기 제1 관통 전극의 일단부를 노출시키는 단계를 포함하는 적층 반도체 패키지 제조방법.
  10. 제 9항에 있어서, 상기 제2 웨이퍼를 상기 제1 웨이퍼 상에 적층하는 단계는, 상기 제1 관통 전극과 상기 제2 관통 전극 사이에 개재되는 전도성 연결 부재 및 상기 제1 웨이퍼와 상기 제2 웨이퍼 사이에 개재되는 접착 부재를 매개로 상기 제1 웨이퍼와 상기 제2 웨이퍼를 부착하는 방식으로 수행되는 것을 특징으로 하는 적층 반도체 패키지 제조방법.
  11. 제 9항에 있어서, 상기 제2 웨이퍼를 상기 제1 웨이퍼 상에 적층하는 단계는, 상기 제1 관통 전극과 상기 제2 관통 전극 사이 및 상기 제1 웨이퍼 및 제2 웨이퍼 사이에 개재되는 이방성 도전 필름을 매개로 상기 제1 웨이퍼와 상기 제2 웨이퍼를 부착하는 방식으로 수행되는 것을 특징으로 하는 적층 반도체 패캐지 제조방법.
  12. 제 9항에 있어서, 상기 각 제1 반도체 칩들의 제2 면으로 상기 제1 관통 전극을 노출시키는 단계는, 상기 각 제1 반도체 칩들의 제2 면으로 상기 제1 관통 전극이 노출되도록 상기 제1 반도체 칩들의 제2면에 대응되는 상기 제1 웨이퍼의 후면을 식각하는 방식으로 수행되는 것을 특징으로 하는 적층 반도체 패키지 제조방법.
  13. 제 9항에 있어서, 상기 각 제2 반도체 칩들의 제4 면으로 상기 제2 관통 전극을 노출시키는 단계는, 상기 각 제2 반도체 칩들의 제4 면으로 상기 제2 관통 전극이 노출되도록 상기 제2 반도체 칩들의 제4 면에 대응되는 상기 제2 웨이퍼의 후면을 식각하는 방식으로 수행되는 것을 특징으로 하는 적층 반도체 패키지 제조방법.
  14. 제 9항에 있어서, 상기 제1 몰드부를 일부 제거하여 상기 제1 관통 전극의 일단부를 노출시키는 단계는 상기 제1 관통 전극의 일단부가 노출되도록 상기 제1 몰드부를 식각하는 방식으로 수행되는 것을 특징으로 하는 적층 반도체 패키지 제조방법.
  15. 제 9항에 있어서, 상기 제1 관통 전극의 일단부를 노출시키는 단계 후에, 상기 제1 몰드부에 의해 노출된 상기 제1 관통 전극의 일단부에 외부접속단자를 장착하는 단계; 및
    상기 제1,제2 몰드부를 절단하여 반도체 패키지를 개별화시키는 단계를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지 제조방법.
  16. 제 9항에 있어서, 상기 제1 관통 전극의 일단부를 노출시키는 단계 후에, 상기 제1,제2 몰드부를 절단하여 반도체 패키지를 개별화시키는 단계; 및
    상기 제1 몰드부에 의해 노출된 상기 제1 관통 전극의 일단부가 구조체의 접속 전극과 전기적으로 연결되도록 상기 개별화된 반도체 패키지를 상기 구조체 상에 실장하는 단계를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지 제조방법.
  17. 제 16항에 있어서, 상기 구조체는 인쇄회로기판, 인터포저 및 반도체 패키지 중 어느 하나로 형성하는 것을 특징으로 하는 적층 반도체 패키지 제조방법.
  18. 제 9항에 있어서, 상기 제1 관통 전극의 일단부를 노출시키는 단계 후에, 상기 제1 몰드부 상에 상기 제1 몰드부에 의해 노출된 상기 제1 관통 전극의 일단부와 전기적으로 연결되는 재배선을 형성하는 단계;
    상기 재배선을 포함한 상기 제1 몰드부 상에 상기 재배선을 일부 노출하는 절연층을 형성하는 단계; 및
    상기 제1,제2 몰드부, 상기 재배선 및 상기 절연층을 절단하여 반도체 패키지를 개별화시키는 단계를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지 제조방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101917247B1 (ko) * 2012-05-03 2018-11-09 에스케이하이닉스 주식회사 적층 반도체 패키지 및 그 제조방법
KR101936405B1 (ko) * 2013-06-11 2019-04-03 에스케이하이닉스 주식회사 적층 반도체 패키지 및 이의 제조방법
US9698121B2 (en) * 2014-01-27 2017-07-04 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and structures for packaging semiconductor dies
US20210043545A1 (en) * 2019-08-07 2021-02-11 Nanya Technology Corporation Semiconductor device and manufacturing method thereof
CN117012653A (zh) * 2022-04-27 2023-11-07 长鑫存储技术有限公司 一种半导体器件的制备方法及半导体器件
CN115360171B (zh) * 2022-10-20 2023-01-31 甬矽电子(宁波)股份有限公司 扇入型封装结构及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100022960A (ko) * 2007-04-27 2010-03-03 스미토모 베이클리트 컴퍼니 리미티드 반도체 웨이퍼의 접합 방법 및 반도체 장치의 제조 방법
KR20100039692A (ko) * 2008-10-08 2010-04-16 주식회사 하이닉스반도체 적층 반도체 패키지 및 이의 제조 방법
KR20100109241A (ko) * 2009-03-31 2010-10-08 삼성전자주식회사 칩 적층 패키지 및 그 제조방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3398721B2 (ja) * 1999-05-20 2003-04-21 アムコー テクノロジー コリア インコーポレーティド 半導体パッケージ及びその製造方法
JP2001077301A (ja) * 1999-08-24 2001-03-23 Amkor Technology Korea Inc 半導体パッケージ及びその製造方法
KR20100033012A (ko) * 2008-09-19 2010-03-29 주식회사 하이닉스반도체 반도체 패키지 및 이를 갖는 적층 반도체 패키지
US8508954B2 (en) * 2009-12-17 2013-08-13 Samsung Electronics Co., Ltd. Systems employing a stacked semiconductor package
KR101917247B1 (ko) * 2012-05-03 2018-11-09 에스케이하이닉스 주식회사 적층 반도체 패키지 및 그 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100022960A (ko) * 2007-04-27 2010-03-03 스미토모 베이클리트 컴퍼니 리미티드 반도체 웨이퍼의 접합 방법 및 반도체 장치의 제조 방법
KR20100039692A (ko) * 2008-10-08 2010-04-16 주식회사 하이닉스반도체 적층 반도체 패키지 및 이의 제조 방법
KR20100109241A (ko) * 2009-03-31 2010-10-08 삼성전자주식회사 칩 적층 패키지 및 그 제조방법

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