JP5372346B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、半導体チップに配線基板が実装されてなる半導体装置及びその製造方法に関する。
従来の半導体装置は、例えば特許文献１に開示されているように、半導体チップの主面上にエラストマを介してフレキシブル配線基板を配置している。そして、半導体チップの電極パッドと配線基板の開口部に配置された配線のリード部は電気的に接続され、配線基板の他面には外部端子を有し、配線基板の開口部内に配置された半導体チップの電極パッドとリード部は絶縁性樹脂からなる封止体で覆われる構成となっている。
このような従来の半導体装置においては、半導体チップの電極パッドと配線基板のリード部とを、配線基板に設けられた開口部にて接続するように構成されているため、半導体チップの電極パッドの直下近傍には、外部端子を配置できない構造となっている。
特開平９−２６０５３６号公報
年々、半導体装置の動作速度は高速化されており、半導体チップの電極パッドからの距離、例えば配線の引き回し距離が長くなると、動作速度の遅延を生じる恐れがある。そのため、良好な電気特性を得るために、半導体装置の配線引き回し距離の大幅な短縮が求められている。
また半導体チップの電極パッドの直下近傍に外部端子を配置できないため、配線基板の半導体チップの搭載されるエリア内に配置される外部端子が少なくなる恐れもあった。半導体装置の外部端子数は増えてきており、配線基板の半導体チップの搭載されるエリア外に外部端子を配置する必要が生じてしまい、配線基板の面積が大きくなる恐れがある。この配線基板の面積が大きくなることによっては、半導体装置のパッケージサイズの大型化につながってしまう。さらに、配線基板の面積が大きくなることによって、配線基板の製造における１ショットあたりの取り数が減少し、配線基板のコストアップにつながってしまう。
また従来の半導体装置においては、半導体装置の２次実装の信頼性を向上するため、半導体チップをエラストマ（弾性部材）を介して配線基板に搭載するように構成されている。しかしながら、エラストマを介して半導体チップを配線基板に搭載することにより、熱膨張係数の差による応力を緩和し、２次実装の信頼性を向上できるが、エラストマは高価な材料であるため、半導体装置の製造コストが高くなってしまう。
さらに従来の半導体装置においては、ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方式により、フレキシブルな配線基板に半導体チップを搭載するため、シート寸法公差やうねりの影響により、必要な搭載精度が得られない、もしくは高価な搭載設備が必要となる恐れがあった。また半導体装置の電極パッドや配線等は狭ピッチ化してきており、搭載精度を向上させる必要性も高くなっている。
そこで、本発明は、１ショットあたりの取り数の減少を抑制するとともに、良好な電気特性を得、かつ半導体チップに作用する応力を緩和して信頼性の向上した半導体装置を提供することを目的とする。
上記目的を達成するため本発明の半導体装置は、略四角形の板状で、該略四角形の対向する２辺の各中点を結ぶ中心線に沿って一列又は二列で配置された複数の電極パッドを主面に有する半導体チップと、半導体チップの電極パッド上に設けられた複数のバンプ電極と、半導体チップの主面側に配置され、半導体チップの端部から少なくとも５０μｍ以上離間するとともに、長辺が前記半導体チップの中心線に沿うように半導体チップの主面の中央領域に位置された略長方形状の配線基板と、配線基板上に設けられ、複数のバンプ電極に配線基板の配線を介して電気的に接続された複数の外部端子と、半導体チップと配線基板との間に設けられ、バンプ電極と配線との接続部を覆う絶縁性の封止部と、半導体チップの主面とは反対の面に設けられた保護層と、を備える。
本発明によれば、１ショットあたりの取り数の減少を抑制することができ、良好な電気特性を得ることができ、さらには半導体チップに作用する応力を緩和して信頼性を向上させることができる。
次に、本発明の実施形態について図面を参照して詳細に説明する。
［第１の実施形態］
図１及び図２は、本実施形態におけるＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）型の半導体装置１のパッケージ構造を示す図である。図１は側断面図であり、図２は平面図である。また、図３は、本発明の実施形態１である半導体装置のマザーボードへの実装形態を示す図である。
本発明の一実施形態である半導体装置１は、図１及び図２に示すように、略四角形の板状で、主面２ａに所定の回路が形成された半導体チップ２を有している。半導体チップ２の主面２ａ側の中心線２ｄ上に一列で配置された複数の電極パッド３を有している。また電極パッド３を除く、半導体チップ２の主面２ａ上には絶縁性のパッシベーション膜４が形成され、半導体チップの回路形成面を保護している。半導体チップ２は例えばマイクロプロセッサ等のような論理回路またはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等のような記憶回路等の回路が形成されている。
また半導体チップ２上に形成された複数の電極パッド３上には、後述する配線基板に接続するためのバンプ電極５がそれぞれ形成されている。バンプ電極５は、例えば電極パッド３上に、溶融され先端にボールが形成されたワイヤを超音波熱圧着し、該ワイヤを引きちぎることにより形成される。
半導体チップ２の主面２ａ側には、半導体チップ２の面積より小さい面積で構成された配線基板６が配置されている。配線基板６は、例えばテープ状の配線基板であり、ポリイミド樹脂等からなるテープ基材７に、後述する外部端子を接続するための複数のランド８と、該ランド８と半導体チップ２の電極パッド３上に形成されたバンプ電極５とを接続するための配線９が形成されている。ランド８等の接続部位を除く、テープ基材７の表面上には、絶縁性の保護膜であるソルダーレジスト１０が設けられている。
配線基板６は、バンプ電極５と、導電性材料１１、例えば半田等を介して配線に電気的に接続されることで、半導体チップ２の略中央領域に搭載されている。本実施形態では、バンプ電極５が中心線２ｄ上に一列に設けられているため、半導体チップ２の長手方向に沿って長方形に形成されている。そして配線基板６の端部６ｂ、６ｃと半導体チップ２の端部２ｂ、２ｃとの間には離間領域２ｂ1、２ｃ1が形成されている。離間領域２ｂ1、２ｃ1は少なくとも５０μｍ以上の幅を有する。図２に示す例では配線基板６の端部６ｂから半導体チップ２の端部２ｂの間の離間領域２ｂ1は５０μｍである。なお、中央領域とは、半導体チップ２の主面２ａ上における離間領域２ｂ1、２ｃ1に囲まれた領域を指す。
このように半導体チップ２の端部２ｂ、２ｃより５０μｍ以上離間するように配線基板６を搭載することで、半導体ウエハのダイシング時に回転研削するダイシングブレードが配線基板６に接触しないようにすることができ、配線基板６の剥がれ等を防止できる。また配線基板６の四隅は、面取り部１２が形成されており、配線基板６が剥がれ難くなるように構成されている。なお、面取り部１２は図に示すようなＲ面取りの他、どのような切り欠き形状としてもよく、Ｃ面取りとしてもよい。
なお、半導体チップ２の配線基板６を搭載する部位は、中央領域以外でも良い。しかしながら、熱応力等により半導体チップ２にソリが生じた場合等でも、中央領域はソリの影響を受け難く、信頼性を高めることができるため、配線基板６は半導体チップ２の中央領域に搭載するのが好ましい。
また、配線基板６は４辺とも半導体チップ２の領域内に配置され、半導体チップ２の面積より小さく形成しているため、１ショットあたりの配線基板６の取り数を増やすことができ、半導体装置１の２次実装時の応力も緩和できる。
配線基板６に設けられたランド８上には、マザーボード１３等へ実装するための複数の外部端子１４が格子状に配置されている。外部端子１４は、例えば半田等からなるボールをランド８上にフラックスを介して搭載し、リフローすることで形成される。外部端子１４は、例えば０．３５ｍｍ径の大きさで、０．５ｍｍピッチで配置されることで、配線基板上に効率よく配置できる。また、外部端子１４を小さい面積の配線基板６に集約して配置することで、配線基板６上の配線も短くすることもでき、半導体装置の電気特性も向上できる。
また半導体チップ２と配線基板６との間には、絶縁性の封止材としてアンダーフィル材１５が設けられている。アンダーフィル材１５は、少なくともバンプ電極と配線との接続部（接続パッド）１６を覆うように構成されていれば良いが、本実施形態では、半導体チップにテープ状の配線基板が撓むことなく搭載するために、半導体チップと配線基板との間を覆うように設けられている。
このように、主面２ａに複数の電極パッド３が設けられた半導体チップ２と、半導体チップ２の電極パッド３上に設けられた複数のバンプ電極５と、半導体チップ２の主面２ａ側に配置され、半導体チップ２の端部２ｂ、２ｃから少なくとも５０μｍ以上離間するように半導体チップ２の主面２ａの中央領域内に位置された配線基板６と、配線基板６上に設けられ、複数のバンプ電極５に配線基板６の配線を介して電気的に接続された複数の外部端子１４と、半導体チップ２と配線基板６との間に設けられ、少なくともバンプ電極５と配線との接続部を覆うアンダーフィル材１５による封止部とからなる半導体装置を構成することにより、リアルチップサイズの半導体装置を実現できる。
また配線基板６の面積が半導体チップ２より小さいため、１ショット当たりの配線基板の取り数を多くでき、半導体装置のコストを低減できる。さらに配線基板６を半導体チップ２より小さい面積とすることで、半導体装置１の２次実装時に応力がかかる半導体チップ２の端部２ｂ、２ｃ近傍を避けて配線基板６を搭載することができるため、半導体装置１にかかる応力を緩和することができる。さらに配線基板６が半導体チップ２よりも小さいため、半導体チップ２と配線基板６との間へのアンダーフィル材１５の注入も容易になる。また配線基板６を半導体チップ２より小さく構成したことにより、マザーボード１３への実装部の面積も小さくできる。さらに配線基板６上の配線を短く構成できるため、半導体装置１の電気特性も向上できる。
また半導体チップ２の切断領域にレジン等を設けない構造としているため、ダイシング時の切断性能を向上し、かつレジン等に含まれるフィラーに起因するダイシングブレードの磨耗を防止でき、ダイシングブレードの消費を抑制できる。
また上述したように配線基板６を半導体チップ２の面積より小さく構成することにより、図３に示すようにマザーボード１３への実装面積を低減することができる。これによりマザーボード１３の空き領域に、チップコンデンサ等の小型の受動部品１７を搭載でき、マザーボードの小型化にも寄与できる。
図４は、半導体チップ２のバンプ電極５と配線基板６との接続構造の変形例を示す図であり、配線基板６のバンプ電極５に対応した位置にそれぞれ凹部１８が設けられている。凹部１８はバンプ電極５が配置される程度の大きさであれば良い。凹部１８には、配線基板６の外部端子側の表層配線が露出するように構成されており、バンプ電極５は導電性材料１１を介して、配線基板６の外部端子側の表層配線に接続される。これにより半導体装置１をさらに薄型化することができる。
また凹部１８内の表層配線には、Ｃｕ／Ｎｉ／Ａｕのメッキ１９が設けられており、半導体チップ２と配線基板６との電気的接続を良好にできる。また電気的接続部に凹部１８を設けたことにより半導体チップと配線基板との接着面積を大きくできる。
図５は、多層配線基板を用いた場合の接続構造の変形例である。図４と同様に配線基板のバンプ電極に対応した部位に凹部１８を設け、凹部１８内に配線が露出するように構成するように、多層配線基板を用いることで、さらに半導体装置の高さを抑えて、高密度な配線が可能となる。
次に、本実施形態の半導体装置の製造方法に関して説明する。
図６〜図８は本実施形態の半導体装置の製造フローを示す図である。図６〜図８を参照して、本発明の一実施形態である半導体装置の製造方法について説明する。
まず半導体装置１の製造に用いられる半導体ウエハ２０は、例えば単結晶引き上げ法等により形成されたシリコンのインゴットをスライスして得られる円盤状の基板の主面に拡散等の工程を通じて、所望の回路及び電極パッドを形成したものが準備される。
半導体ウエハ２０は、図６に示すように、枠状の治具２１に粘着性を有する耐熱テープ２２を貼り渡し、該耐熱テープ２２に裏面を貼着固定される。半導体ウエハ２０に設けられた半導体チップ２には、それぞれ複数の電極パッド３が形成されており、図７（ａ）に示すように、電極パッド３上にバンプ電極５が形成される。バンプ電極５は、例えば電極パッド３上に、溶融され先端にボールが形成されたワイヤを超音波熱圧着し、該ワイヤを引きちぎることで形成される。尚、バンプ電極は、メッキ等で形成してもよい。
バンプ形成後、半導体ウエハ２０は図７（ｂ）に示すように、それぞれの半導体チップ２のバンプ電極５を覆うように封止材、例えばアンダーフィル材１５が選択的に塗布される。アンダーフィル材１５は、例えば半導体ウエハ２０のバンプ形成領域に開口を有するマスク２３を搭載し、アンダーフィル材１５をスキージ２４で開口部に流し込むことで、選択的に形成できる。尚、アンダーフィル材１５は、半導体ウエハ２０へのスピンナー塗布により全面に形成するように構成しても良い。スピンナー塗布の場合は、より効率的にアンダーフィル材１５を半導体ウエハ上に均一な厚さで形成できる。
また前述したように半導体チップ２の面積より小さい面積で構成され、複数のランド８と、該ランド８と半導体チップ２の電極パッド３上に形成されたバンプ電極５と接続するための所望の配線が形成された配線基板６が予め準備されている。配線基板６のバンプ電極５との接続部には、予め導電性材料１１、例えば半田等が設けられている。
配線基板６は、図７（ｃ）に示すように、吸着コレット２５等に吸着された状態で、半導体チップ２の電極パッド３と配線基板の接続部（接続パッド）１６を位置合せし、配線基板の接続部（接続パッド）１６とバンプ電極５とを、導電性材料１１を介して電気的に接続することで、半導体チップ２上に搭載される。配線基板６の搭載は、図８に示すように、予めウエハバーンイン等の検査結果等に基づき、半導体ウエハ２０上の良品と判定された半導体チップ２のみに配線基板６が搭載される。このように不良判定された半導体チップ２に配線基板６を搭載しないことにより、配線基板６を搭載する工程の処理効率を向上できる。また配線基板６を効率良く利用できることでコスト低減にもつながる。
また配線基板６を搭載するための吸着コレット２５に加熱機構を設け、配線基板６を搬送すると共に配線基板６を加熱することで、効率的に配線基板６を搭載するように構成しても良い。
配線基板６を半導体チップ２上に搭載することで、電極パッド３を覆うように選択的に塗布された封止材であるアンダーフィル材１５が広がり、半導体チップ２と配線基板６との隙間を覆う。このように、バンプ電極５と配線基板６との接合部、及び半導体チップ２と配線基板６の隙間をアンダーフィル材１５で覆うことで、接合部の保護し、配線基板を撓むことなく接着固定することができる。尚、アンダーフィル材１５は、配線基板６を半導体チップ２に搭載した後、配線基板６と半導体チップ２の隙間から、絶縁性のアンダーフィル材を注入することで形成しても良い。
配線基板６の搭載された半導体チップ２は、ボールマウント工程に移行され、図７（ｄ）に示すように配線基板６上のランド８に導電性のボールが搭載され、複数の外部端子１４が形成される。ボールマウント工程では、配線基板６上のランド８の配置に合わせて複数の吸着孔が形成されたマウントツール２６を用いて、例えば半田等からなるボール２７を吸着孔に保持し、保持されたボール２７にフラックスを転写形成し、配線基板６上のランド８に一括搭載することで形成される。ボール搭載後、リフローすることで固定され、ランド上に外部端子が形成される。
その後、半導体ウエハ２０はダイシング工程に移行され、図７（ｅ）に示すように個々の半導体チップ２毎に切断分離される。ダイシング工程では、例えばダイシングテーブル上に載置され、高速回転のダイシングブレード２８により半導体チップ間のダイシングライン２９を回転研削し切断する。
例えば、配線基板６は、その端部６ｂ、６ｃが、半導体チップ２の端部２ｂ、２ｃから５０μｍ以上離間するように搭載されている。このように半導体チップ２の端部から５０μｍ以上離して配線基板６を搭載することにより、ダイシング時に配線基板６の端部の剥がれを低減することができる。
そして図７（ｆ）に示すように、耐熱テープ２２の下方から、ピックアップ装置の突き上げ手段３０により、半導体チップ２を突き上げて耐熱テープ２２から剥離させ、配線基板６の搭載された半導体チップ２をピックアップする。これにより、図１に示すようなリアルチップサイズの半導体装置１が得られる。
このように半導体チップ２の面積より小さい面積の配線基板を用いて、ウエハ状態で製造することで効率よく、半導体装置１を製造できる。また、半導体チップ２の面積より小さい面積の配線基板６を用いているため、１ショット当たりの取り数を多くできることとなり、半導体装置１のコスト低減が可能となる。また半導体ウエハの良品チップにのみ配線基板６を搭載することで、効率的に配線基板６を搭載することができる。
また半導体チップ２の端部２ｂ、２ｃから５０μｍ以上離間して配線基板６を搭載するため、ダイシング時にダイシングブレードに接触することなく良好に切断できる。また本実施形態の半導体装置１においては、半導体チップ２の切断領域にレジン等を設けない構造としているため、ダイシング時の切断性能を向上し、かつレジン等に含まれるフィラーに起因するダイシングブレードの磨耗を防止でき、ダイシングブレードの消費を抑制できる。
［第２の実施形態］
図９は、本実施形態の半導体装置１のパッケージ構造を示す側断面図である。図１０は、本実施形態の半導体装置１を裏面側から見た斜視図である。
本実施形態の半導体装置１は、第１の実施形態と同様に、略四角形の板状で、主面２ａに所定の回路が形成された半導体チップ２を有している。半導体チップ２の主面２ａ側の略中央領域に、例えば中央領域に一列で配置された複数の電極パッド３を有している。また電極パッドを除く、半導体チップ２の主面２ａ上には絶縁性のパッシベーション膜４が形成され、半導体チップ２の回路形成面を保護している。
また半導体チップ２上に形成された複数の電極パッド３上には、第１の実施形態と同様に、配線基板６に接続するためのバンプ電極５がそれぞれ形成されている。半導体チップ２の主面２ａの上方には、半導体チップ２の面積より小さい面積で構成された配線基板６が配置されている。配線基板６は、例えばテープ状の配線基板であり、ポリイミド樹脂等からなるテープ基材７に、後述する外部端子を接続するための複数のランド８と、該ランド８と半導体チップ２の電極パッド上に形成されたバンプ電極５とを接続するための配線９が形成されている。ランド８等の接続部位を除く、テープ基材７の表面上には、絶縁性の保護膜、例えばソルダーレジスト１０が設けられている。
そして配線基板６は、バンプ電極５と、導電性材料１１を介して配線に電気的に接続されることで、半導体チップ２の略中央領域に搭載されている。本実施形態では、バンプ電極５が中央領域に一列に設けられているため、半導体チップ２の長手方向に沿って長方形に形成されている。また配線基板６の四隅は、面取り部１２が形成されており、配線基板６が剥がれ難くなるように構成されている。
本実施形態の特徴としては、第１の実施形態の構成の他に、半導体チップ２の主面２ａとは反対側の面（他面）に絶縁性の保護部材（第１の保護部材）３１を全面に設けた構成である。保護部材３１は、例えばエポキシ樹脂等が用いられる。保護部材３１は、例えば半導体ウエハの裏面研磨（バックグラインド）工程後、スピンナー塗布により液状樹脂を塗布することで、半導体ウエハの裏面全面に均一な厚さで形成される。
図９に示すように、半導体チップ２の他面側に絶縁性の樹脂からなる第１の保護部材３１を設けたことにより、半導体チップ２の割れ、欠けを低減できる。さらに第１の保護部材３１を有色材料で構成することで、図１０に示すように半導体チップの他面側に形成されるマークを鮮明に表示できるようになる。
このように、主面２ａに複数の電極パッド３が設けられた半導体チップ２と、半導体チップ２の電極パッド３上に設けられた複数のバンプ電極５と、半導体チップ２の主面２ａ側に配置され、かつ半導体チップ２の面積より小さい面積の配線基板６と、配線基板６上に設けられ、複数のバンプ電極５に、配線基板６の配線を介して電気的に接続された複数の外部端子１４と、半導体チップ２と配線基板６との間に設けられ、少なくともバンプ電極５と配線との接続部を覆うアンダーフィル材１５からなる封止部材と、半導体チップ２の主面２ａと対向する面側に、半導体チップ２の裏面を覆うように設けた第１の保護部材とから半導体装置１を構成することにより、リアルチップサイズの半導体装置１を実現でき、かつチップ裏面を保護することができる。また半導体チップ２の裏面、全面に有色の保護部材を形成したことで、半導体チップ２の裏面に形成されるマークを鮮明に表示することができる。
また配線基板６が小さくなり、１ショット当たりの取り数を多くできるため、半導体装置１のコスト低減できる。さらに配線基板６をチップより小さい面積とすることで、チップにかかる応力を低減することができる。さらに配線基板６が小さいため、半導体チップ２と配線基板６との間へのアンダーフィル材１５を注入も容易になる。また配線基板６を小さくしたことにより、マザーボード１３への実装部の面積も小さくできる。さらに配線基板６上の配線を短く構成できるため、半導体装置１の電気特性も向上できる。
また半導体チップ２の切断領域にレジン等を設けない構造としているため、ダイシング時の切断性能を向上し、かつレジン等に含まれるフィラーに起因するダイシングブレードの磨耗を防止でき、ダイシングブレードの消費を抑制できる。
次に図１１を参照して、本実施形態の半導体装置１の製造方法について説明する。
まず実施形態１と同様に、所望の回路及び電極パッド３が形成された半導体ウエハ２０が準備される。
半導体ウエハ２０は、図１１（ａ）に示すように、主面、つまりは回路形成面をＢＧテープ３２に貼着固定する。その後、バックグラインド工程により半導体ウエハの他面側を研磨し、図１１（ｂ）に示すように、半導体ウエハ２０を７５０μｍ程度の厚さまで薄型化する。
バックグラインド後、半導体ウエハ２０は、図１１（ｃ）に示すように、ＢＧテープ３２に貼着固定された状態で、半導体ウエハ２０の他面、全面に第１の保護部材３１が形成される。第１の保護部材３１は、例えば絶縁性のポッティング用レジンをスピンナー塗布することで全面に形成する。スピンナー塗布により形成することで、保護部材が均一な厚さで形成できる。半導体ウエハの裏面に第１の保護部材を形成したことで、バックグラインド工程で薄型化された半導体ウエハの取扱い性や搬送が容易になる。
次に裏面に第１の保護部材３１が形成された半導体ウエハ２０は、第１の実施形態と同様に、半導体チップ２の電極パッド３にバンプ電極５が形成され、半導体チップ２のバンプ電極５を覆うように封止材、例えばアンダーフィル材１５が選択的に塗布される。
また前述したように半導体チップ２の面積より小さい面積で構成され、複数のランド８と、該ランド８と半導体チップ２の電極パッド３上に形成されたバンプ電極５と接続するための所望の配線が形成された配線基板６が予め準備されている。配線基板６は、第１の実施形態と同様に、半導体チップ２上に搭載される。配線基板６を半導体チップ２上に搭載することで、電極パッド３を覆うように選択的に塗布された封止材が広がり、半導体チップ２と配線基板６との隙間を覆う。配線基板６の搭載された半導体チップ２は、配線基板６上のランド８に導電性のボールが搭載され、複数の外部端子１４が形成される。
その後、半導体ウエハはダイシング工程に移行され、個々の半導体チップ毎に切断分離される。ここで、半導体ウエハ２０の切断と共に、半導体ウエハ２０の裏面に形成された第１の保護部材３１も切断分離する。
個々のチップ毎に切断分離した後、ＢＧテープ３２にＵＶ照射することで粘着力を低下させる。そして粘着力の低下したＢＧテープ３２の下方から、ピックアップ装置の突き上げ手段により、半導体チップ２の裏面を突き上げＢＧテープ３２から剥離させ、配線基板６の搭載された半導体チップ２をピックアップする。ここで、本実施形態では、半導体チップ２の裏面に第１の保護部材３１を設けている。このため、ピックアップ時に、半導体チップ２の裏面を直接的に突き上げることが無くなるため、半導体チップの割れ、欠けを低減することができる。
また半導体チップ２の面積より小さい面積の配線基板６を用いて、ウエハ状態で製造することで効率良く半導体装置１を製造できる。また、半導体チップ２の面積より小さい面積の配線基板６を用いているため、１ショット当たりの取り数を多くでき、半導体装置１のコスト低減が可能となる。
また本実施形態の半導体装置１においては、半導体チップの切断領域にレジン等を設けない構造としているため、ダイシング時の切断性能を向上し、かつレジン等に含まれるフィラーに起因するダイシングブレードの磨耗を防止でき、ダイシングブレードの消費を抑制できる。
［第３の実施形態］
図１２は、本実施形態の半導体装置のパッケージ構造を示す断面図である。
本実施形態の半導体装置１は、第１の実施形態または第２の実施形態の半導体装置の構成の他に、半導体チップ２の主面２ａ側において、配線基板６が搭載された位置を除いた部位に、絶縁性の第２の保護部材３３を設けている。換言すれば、第２の保護部材３３が、配線基板６が搭載された領域を包囲するように形成されていることにより、半導体装置１の回路面を保護することができる。これにより半導体チップ２の割れ、欠け等を防止することができる。
図１３は、本実施形態の半導体装置の変形例を示す断面図である。
本実施形態では、前述した封止部材と第２の保護部材３３とを同一の材料で、スピンナー塗布により一括形成するように構成される。図１４に示すように、半導体ウエハへのバンプ電極形成後に、スピンナー塗布によりアンダーフィル材１５を半導体ウエハの主面に形成してから配線基板６を搭載するように構成したことにより、封止部の形成と共に第２の保護部材を効率よく形成することができる。
以上、本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、本実施形態では、中央領域に１列の電極パッドが配列された半導体チップに適用した場合について説明したが、図１５に示すような中央領域に２列の電極パッドが配列された半導体チップ、図１６に示すような中央領域に十字状に電極パッドが配列された半導体チップにも適用可能である。
また、本発明は図１７に示すような中央領域のうちの周辺部分に電極パッドが配列された半導体装置にも適用可能である。
さらに、図１８に示すように、本発明は配線基板６の他にこの配線基板６よりも面積が小さい小配線基板６’を中央領域に搭載した半導体装置にも適用可能である。なお、本発明は、小配線基板６’が複数搭載されているものであっても当然適用可能である。
また、図１９に示すように、本発明は、複数の配線基板６を中央領域に搭載した半導体装置にも適用可能である。
また本実施形態ではテープ状の配線基板を用いた場合について説明したが、ガラスエポキシ基板等のリジット基板を用いても良い。
さらに、本実施形態では、ＢＧＡタイプの半導体装置に適用した場合について説明したが、ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）、ＭＣＰ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）、ＳｉＰ（Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ）等、配線基板を用いる半導体装置に適用可能である。
本発明の第１の実施形態における半導体装置の側断面図である。 本発明の第１の実施形態における半導体装置の平面図である。 本発明の第１の実施形態における半導体装置のマザーボードへの実装形態を示す図である。 半導体チップのバンプ電極と配線基板との接続構造の変形例を示す図である。 多層配線基板を用いた場合の接続構造の変形例を示す図である。 治具により保持された状態の半導体ウエハを示す模式図である。 本発明の第１の実施形態における半導体装置の製造工程を示す工程図である。 良品と判定された半導体チップのみに配線基板が搭載されている状態を示す模式図である。 本発明の第２の実施形態における半導体装置の側断面図である。 本発明の第２の実施形態における半導体装置を裏面側からみた斜視図である。 本発明の第２の実施形態における半導体装置の製造工程を示す工程図である。 本発明の第３の実施形態における半導体装置の側断面図である。 本発明の第３の実施形態の半導体装置において、封止部材と第２の保護部材とを同一の材料でスピンナー塗布により一括形成した例を示す側断面図である。 図１３に示す半導体装置の製造工程を示す工程図である。 中央領域に２列の電極パッドが配列された半導体チップを搭載した本発明の半導体装置の平面図である。 中央領域に十字状に電極パッドが配列された半導体チップを搭載した本発明の半導体装置の平面図である。 中央領域に十字状に電極パッドが配列された半導体チップを搭載した本発明の半導体装置の平面図である。 配線基板及び小配線基板を半導体チップの中央領域に搭載した半導体装置の平面図である。 複数の配線基板を半導体チップの中央領域に搭載した半導体装置の平面図である。
符号の説明
１ 半導体装置
２ 半導体チップ
２ａ 主面
３ 電極パッド
２ｂ、２ｃ 端部
５ バンプ電極
６ 配線基板
１４ 外部端子
１５ アンダーフィル材

Claims (14)

  1. 略四角形の板状で、該略四角形の対向する２辺の各中点を結ぶ中心線に沿って一列又は二列で配置された複数の電極パッドを主面に有する半導体チップと、
    前記半導体チップの前記電極パッド上に設けられた複数のバンプ電極と、
    前記半導体チップの前記主面側に配置され、前記半導体チップの端部から少なくとも５０μｍ以上離間するとともに、長辺が前記半導体チップの前記中心線に沿うように前記半導体チップの前記主面の中央領域に位置された略長方形状の配線基板と、
    前記配線基板上に設けられ、前記複数のバンプ電極に前記配線基板の配線を介して電気的に接続された複数の外部端子と、
    前記半導体チップと前記配線基板との間に設けられ、前記バンプ電極と前記配線との接続部を覆う絶縁性の封止部と、
    前記半導体チップの主面とは反対の面に設けられた保護層と、を備える半導体装置。
  2. 前記配線基板は、四角形に形成され、角部が面取り加工されている、請求項１に記載の半導体装置。
  3. 前記配線基板が、前記半導体チップ上に複数配置されている、請求項１または２に記載の半導体装置。
  4. 前記配線基板は、フレキシブル配線基板である、請求項１ないし３のいずれか１項に記載の半導体装置。
  5. 前記配線基板は、前記バンプ電極に対応する位置に凹部が設けられ、該凹部が前記外部端子側の表層配線に電気的に接続されている、請求項１ないし４のいずれか１項に記載の半導体装置。
  6. 前記半導体チップは、前記主面側に第２の保護部材を有する、請求項１ないし５のいずれか１項に記載の半導体装置。
  7. 前記第２の保護部材は前記配線基板が設けられた領域を包囲するように形成されている請求項６に記載の半導体装置。
  8. 主面に所定の回路と複数の電極パッドとを備えた略四角形状の半導体チップであって、該略四角形の対向する２辺の各中点を結ぶ中心線に沿って前記複数の電極パッドが一列又は二列で配置されている、半導体チップが形成された半導体ウエハを準備する工程と、
    前記半導体ウエハの主面とは反対の面の全面に保護層を形成する工程と、
    前記複数の電極パッドにバンプ電極を形成する工程と、
    前記半導体チップの面積より小さい面積であり、かつ前記半導体チップ上に形成された前記複数の電極パッドにそれぞれに対応したランド部と、前記電極パッドと前記ランド部とを電気的に接続するための配線とを有する略長方形状の配線基板を準備する工程と、
    前記半導体ウエハ上に形成された前記半導体チップのうち良品と判定された前記半導体チップに、前記半導体チップの前記バンプ電極と、前記ランドと電気的に接続された前記配線とを電気的に接続するとともに、長辺が前記半導体チップの前記中心線に沿うように前記配線基板を搭載する工程と、
    前記配線基板の搭載された前記半導体ウエハを個々の前記半導体チップ毎に切断して分離し、分離された該半導体チップをピックアップする工程とを有する半導体装置の製造方法。
  9. 前記配線基板を搭載する工程より前に、前記半導体ウエハの前記複数の電極パッドに封止材を塗布し、前記配線基板を搭載する工程にて前記半導体チップと前記配線基板との接合部に絶縁性の封止部を形成する、請求項８に記載の半導体装置の製造方法。
  10. 前記封止材の塗布工程は、前記半導体ウエハ上にマスクを搭載し、前記電極パッドに選択的に前記封止材を塗布する、請求項９に記載の半導体装置の製造方法。
  11. 前記封止材の塗布工程は、前記半導体ウエハに前記封止材をスピンナー塗布することで形成する、請求項９または１０に記載の半導体装置の製造方法。
  12. 前記配線基板の複数の前記ランド部に導電性のボールを搭載することで外部端子を形成する工程を含む、請求項８ないし１１のいずれか１項に記載の半導体装置の製造方法。
  13. 前記配線基板は、前記半導体チップの端部から少なくとも５０μｍ以上離間するように前記半導体チップの前記主面の領域内に搭載される、請求項８ないし１２のいずれか１項に記載の半導体装置の製造方法。
  14. 前記半導体チップをピックアップする工程は、前記配線基板が搭載された前記半導体チップのみをピックアップする、請求項８ないし１３のいずれか１項に記載の半導体装置の製造方法。
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