KR102076152B1 - 적층 세라믹 커패시터 및 적층 세라믹 커패시터 실장 기판 - Google Patents

적층 세라믹 커패시터 및 적층 세라믹 커패시터 실장 기판 Download PDF

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Abstract

본 발명의 일 실시형태는 복수의 유전체 층을 포함하며, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 갖는 세라믹 본체; 상기 세라믹 본체의 제1 측면으로 인출되는 제1 리드부를 가지는 제1 내부전극; 상기 복수의 유전체 층 중 적어도 하나 이상의 유전체 층을 사이에 두고 상기 제1 내부전극과 대향하여 배치되며, 상기 제1 측면으로 인출되는 제2 리드부를 가지는 제2 내부전극; 상기 제1 내부전극 및 제2 내부전극과 각각 연결되는 제1 외부전극 및 제2 외부전극; 상기 제2 외부전극과 연결되는 제1 도전성 패턴; 및 상기 제1 외부전극과 연결되는 제2 도전성 패턴; 을 포함하는 적층 세라믹 커패시터를 제공할 수 있다.

Description

적층 세라믹 커패시터 및 적층 세라믹 커패시터 실장 기판{Multi-layered ceramic capacitor and board for mounting the same}
본 발명은 적층 세라믹 커패시터 및 적층 세라믹 커패시터가 실장된 기판에 관한 것이다.
일반적으로 커패시터, 인턱터, 압전체 소자, 바리스터 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 본체, 본체 내부에 형성된 내부전극 및 상기 내부전극과 접속되도록 세라믹 본체 표면에 설치된 외부전극을 구비한다.
세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체층, 일 유전체층을 사이에 두고 대향 배치되는 내부전극, 상기 내부전극에 전기적으로 접속된 외부전극을 포함한다.
적층 세라믹 커패시터는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.
최근에는 전자제품이 소형화 및 다기능화됨에 따라 칩 부품 또한 소형화 및 고기능화되는 추세이므로, 적층 세라믹 커패시터도 크기가 작고, 용량이 크며 고 신뢰성의 제품이 요구되고 있다.
일본 공개 특허공보 제1998-289837호
본 발명은 적층 세라믹 커패시터 및 적층 세라믹 커패시터가 실장된 기판을 제공하고자 한다.
본 발명의 일 실시형태는 복수의 유전체 층을 포함하며, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 갖는 세라믹 본체; 상기 세라믹 본체의 제1 측면으로 인출되는 제1 리드부를 가지는 제1 내부전극; 상기 복수의 유전체 층 중 적어도 하나 이상의 유전체 층을 사이에 두고 상기 제1 내부전극과 대향하여 배치되며, 상기 제1 측면으로 인출되는 제2 리드부를 가지는 제2 내부전극; 상기 제1 내부전극 및 제2 내부전극과 각각 연결되는 제1 외부전극 및 제2 외부전극; 상기 제2 외부전극과 연결되는 제1 도전성 패턴; 및 상기 제1 외부전극과 연결되는 제2 도전성 패턴; 을 포함하는 적층 세라믹 커패시터를 제공할 수 있다.
상기 제1 내부전극의 길이를 a1, 상기 제1 도전성 패턴이 상기 제2 외부전극과 연결되는 영역의 길이를 a2라고 할 때, 0.1≤a2/a1≤0.3을 만족할 수 있다.
상기 제2 내부전극의 길이를 b1, 상기 제2 도전성 패턴이 상기 제1 외부전극과 연결되는 영역의 길이를 b2라고 할 때, 0.1≤b2/b1≤0.3을 만족할 수 있다.
상기 제1 내부전극과 상기 제1 도전성 패턴 사이의 거리를 d1, 상기 제2 내부전극과 상기 제2 도전성 패턴 사이의 거리를 d2라고 할 때, d1 및 d2는 20㎛ 내지 50㎛일 수 있다.
상기 제1 도전성 패턴은 상기 복수의 유전체 층 중 상기 제1 내부전극이 형성된 유전체 층에 형성되며, 상기 제2 도전성 패턴은 상기 복수의 유전체 층 중 상기 제2 내부전극이 형성된 유전체 층에 형성될 수 있다.
상기 제1 도전성 패턴은 상기 제2 리드부와 중첩되는 영역을 가지며, 상기 제2 도전성 패턴은 상기 제1 리드부와 중첩되는 영역을 가질 수 있다.
상기 제1 도전성 패턴 및 제2 도전성 패턴은 한 변이 상기 제1 측면으로 노출되는 사다리꼴 형상일 수 있다.
상기 제1 도전성 패턴 및 제2 도전성 패턴은 한 변이 상기 제1 측면으로 노출되는 삼각형 형상일 수 있다.
상기 제1 도전성 패턴 및 제2 도전성 패턴은 한 변이 상기 제1 측면으로 노출되며, 내부전극과 인접한 변이 호의 형상을 가질 수 있다.
상기 제1 도전성 패턴 및 제2 도전성 패턴은 상기 제1 측면으로 노출되는 제1 변 및 상기 제1 변과 마주보는 제2 변을 포함하는 다각형 형상이며, 상기 제2 변의 길이는 제1 변의 길이보다 짧을 수 있다.
상기 제1 내부전극은 상기 제2 측면으로 인출되는 제3 리드부를 더 포함하고 상기 제2 내부전극은 상기 제2 측면으로 인출되는 제4 리드부를 더 포함할 수 있다.
상기 제1 리드부 및 제2 리드부는 서로 중첩되는 영역을 가질 수 있다.
상기 제1 외부전극 및 제2 외부전극은 상기 제1 측면에서 상기 제1 및 제2 주면 중 어느 한 면으로 연장되어 형성될 수 있다.
상기 제1 외부전극 및 제2 외부전극은 상기 제1 측면에서 상기 제1 및 제2 주면과 제2 측면으로 연장되어 형성될 수 있다.
상기 적층 세라믹 커패시터는 상기 제1 측면에 형성된 절연층을 더 포함할 수 있다.
본 발명의 다른 일 실시형태는 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및 상기 인쇄회로기판 위에 설치된 적층 세라믹 커패시터;를 포함하며, 상기 적층 세라믹 커패시터는 복수의 유전체 층을 포함하고, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 갖는 세라믹 본체, 상기 세라믹 본체의 제1 측면으로 인출되는 제1 리드부를 가지는 제1 내부전극, 상기 복수의 유전체 층 중 적어도 하나 이상의 유전체 층을 사이에 두고 상기 제1 내부전극과 대향하여 배치되며, 상기 제1 측면으로 인출되는 제2 리드부를 가지는 제2 내부전극, 상기 제1 내부전극 및 제2 내부전극과 각각 연결되는 제1 외부전극 및 제2 외부전극, 상기 제2 외부전극과 연결되는 제1 도전성 패턴; 및 상기 제1 외부전극과 연결되는 제2 도전성 패턴; 을 포함하는 적층 세라믹 커패시터의 실장 기판을 제공할 수 있다.
본 발명에 의하면 내부전극과 외부전극의 접촉성이 향상된 적층 세라믹 커패시터 및 적층 세라믹 커패시터가 실장된 기판을 제공할 수 있다.
도 1는 본 발명 실시형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도 2는 본 발명 일 실시형태에 따른 적층 세라믹 커패시터의 세라믹 본체에 대한 분해 사시도이다.
도 3a 내지 도 3g는 본 발명 일 실시형태에 따른 적층 세라믹 커패시터의 내부전극 및 도전성 패턴의 구조를 나타내는 평면도이다.
도 4는 도 1의 A-A' 단면도이다.
도 5a 내지 도 5b는 본 발명 실시형태에 따른 적층세라믹 커패시터의 세라믹 본체 및 외부전극을 나타내는 사시도이다.
도 6은 본 발명 실시형태에 따른 적층세라믹 커패시터의 세라믹 본체, 외부전극 및 절연층을 나타내는 사시도이다.
도 7은 본 발명 다른 일 실시형태에 따른 적층 세라믹 커패시터의 실장 기판을 개략적으로 나타내는 사시도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
적층 세라믹 커패시터(100)
본 발명의 일 실시형태는 복수의 유전체 층(111)을 포함하며, 서로 마주보는 제1, 제2 주면(5, 6), 서로 마주보는 제1, 제2 측면(1, 2) 및 서로 마주보는 제1, 제2 단면(3, 4)을 갖는 세라믹 본체(110); 상기 세라믹 본체의 제1 측면으로 인출되는 제1 리드부(121a)를 가지는 제1 내부전극(121); 상기 복수의 유전체 층 중 적어도 하나 이상의 유전체 층을 사이에 두고 상기 제1 내부전극과 대향하여 배치되며, 상기 제1 측면으로 인출되는 제2 리드부(122a)를 가지는 제2 내부전극(122); 상기 제1 내부전극 및 제2 내부전극과 각각 연결되는 제1 외부전극(131) 및 제2 외부전극(132); 상기 제2 외부전극과 연결되는 제1 도전성 패턴(123); 및 상기 제1 외부전극과 연결되는 제2 도전성 패턴(124); 을 포함하는 적층 세라믹 커패시터를 제공할 수 있다.
이하, 첨부된 도면을 참조하여 본 실시형태를 상세히 설명한다.
도 1는 본 발명 실시형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도 2는 본 발명 일 실시형태에 따른 적층 세라믹 커패시터의 세라믹 본체에 대한 분해 사시도이다.
도 1을 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터는 세라믹 본체(110); 제1 외부전극 및 제2 외부전극(131, 132);을 포함할 수 있다.
상기 세라믹 본체(110)는 두께 방향으로 서로 대향하는 제1 주면(5) 및 제2 주면(6)과 폭 방향으로 서로 대향하면서 상기 제1 주면 및 제2 주면을 연결하는 제1 측면(1) 및 제2 측면(2) 그리고 길이방향으로 서로 대향하면서 상기 제1 주면 및 제2 주면을 연결하는 제1 단면(3) 및 제2 단면(4)을 가질 수 있다.
상기 세라믹 본체(110)의 형상에 특별히 제한은 없지만, 도시된 바와 같이 상기 세라믹 본체(110)는 육면체 형상으로 이루어질 수 있다. 칩 소성 시 세라믹 분말의 소성 수축으로 인하여, 세라믹 본체(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.
상기 세라믹 본체(110)는 세라믹 본체의 분해 사시도인 도 2에 나타난 바와 같이 복수의 유전체 층(111)과 유전체 층(111)상에 형성된 제1 및 제2 내부전극(121, 122) 및 제1 및 제2 도전성 패턴(123, 124)을 포함하며, 내부전극 및 도전성 패턴이 형성된 복수의 유전체 층이 적층되어 형성될 수 있다. 또한 제1 및 제2 내부전극(121, 122)은 일 유전체 층(111)을 사이에 두고 서로 대향하도록 배치될 수 있다.
본 발명의 일 실시형태에 따르면, y-방향은 세라믹 본체의 두께 방향으로서, 내부전극이 유전체 층을 사이에 두고 적층되는 방향이며, x-방향은 세라믹 본체의 길이 방향이며, z-방향은 세라믹 본체의 폭 방향일 수 있다.
여기서 '두께 방향'은 유전체 층을 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
상기 세라믹 본체(110)는 복수의 유전체 층(111)을 적층한 다음 소성하여 형성되며, 이러한 세라믹 본체(110)의 형상, 치수 및 유전체 층(111)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
또한, 상기 세라믹 본체(110)를 형성하는 복수의 유전체 층(111)은 소결된 상태로서, 인접하는 유전체 층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
상기 제1 및 제2 내부전극(121, 122)은 특별히 제한되지 않으며, 예를 들어, 팔라듐(Pd), 팔라듐-은(Pd-Ag) 합금 등의 귀금속 재료 및 니켈(Ni), 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
한편, 상기 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 유전체 층(111) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성될 수 있다.
도 3a 내지 도 3g는 본 발명 실시형태에 따른 적층 세라믹 커패시터의 내부전극 및 도전성 패턴의 구조를 나타내는 평면도이다.
본 발명의 제1 및 제2 내부전극(121, 122)은 세라믹 본체의 외부면으로 노출되어 제1 및 제2 외부전극과 전기적으로 접속하는 제1 및 제2 리드부(121a, 122a)를 각각 포함할 수 있다.
상기 제1 및 제2 리드(121a, 122a)부는 세라믹 본체의 적어도 하나 이상의 측면으로 노출될 수 있으며 본 발명의 적층 세라믹 커패시터의 내부전극은 다양한 형태로 변형될 수 있다.
상기 제1 및 제2 리드부(121a, 122a)부는 도 3a와 같이 상기 세라믹 본체의 제1 측면(1)으로 노출될 수 있다.
나아가 상기 제1 및 제2 내부전극은 도 3b와 같이 제1 측면으로 노출되는 제1 및 제2 리드부 및 제2 측면으로 노출되는 제3 및 제4 리드부를 포함하도록 형성될 수 있다. 즉, 제1 내부전극은 제1 측면으로 노출되는 제1 리드부 및 제2 측면으로 노출되는 제3 리드부를 포함하며, 제2 내부전극은 제1 측면으로 노출되는 제2 리드부 및 제2 측면으로 노출되는 제4 리드부를 포함할 수 있다.
나아가 도 3c를 참조하면 상기 제1 및 제2 리드부(121a, 122a)의 세라믹 본체의 적어도 일 측면으로 노출된 영역은 중첩되는 영역을 가지도록 형성될 수 있다. 도 3c와 같이 제1 및 제2 리드부가 중첩되는 영역을 가지는 경우, 리드부의 중첩되는 영역에 의해 추가적인 용량이 형성되므로 고용량의 적층 세라믹 커패시터의 제공이 가능하다.
상기 제1 및 제2 내부전극(121, 122)은 중간에 배치된 유전체 층(111)에 의해 서로 전기적으로 절연될 수 있다.
즉, 제1 및 제2 내부 전극(121, 122)은 세라믹 본체(110)의 측면을 통해 노출된 제1 및 제2 리드부(121a, 122a)를 통해 제1 및 제2 외부 전극(131, 132)과 각각 전기적으로 연결될 수 있다.
따라서, 제1 및 제2 외부 전극(131, 132)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적되고, 이때 적층 세라믹 커패시터(100)의 정전 용량은 제1 및 제2 내부 전극(121, 122)의 서로 중첩되는 영역의 면적과 비례하게 된다.
나아가 본 발명의 적층 세라믹 커패시터는 제2 외부전극(132)과 연결되는 제1 도전성 패턴(123) 및 제1 외부전극(132)과 연결되는 제2 도전성 패턴(124)을 포함할 수 있다.
도 3a 내지 도 3g는 본 발명 일 실시형태에 따른 적층 세라믹 커패시터의 내부전극 및 도전성 패턴의 구조를 나타내는 평면도이다.
상기 제1 및 제2 도전성 패턴(123, 124)은 제1 및 제2 내부전극(121, 122)과 정전 용량을 형성하지 않고 제1 및 제2 외부전극(131, 132)과 연결되어 제1 및 제2 내부전극과 제1 및 제2 외부전극 사이의 접촉성을 향상시킬 수 있다.
상기 제1 도전성 패턴(123)은 제2 내부전극(122)의 제2 리드부(122a)와 중첩되는 영역을 가져 제2 내부전극(122)과 제2 외부전극(132)의 접촉성을 향상시킬 수 있으며, 상기 제2 도전성 패턴(124)은 제1 내부전극(121)의 제1 리드부(121a)와 중첩되는 영역을 가져 제1 내부전극(121)과 제1 외부전극(131)의 접촉성을 향상시킬 수 있다.
또한 상기 제1 도전성 패턴(123)과 상기 제1 내부전극(121)은 서로 동일한 유전체 층에 형성될 수 있으며, 상기 제2 도전성 패턴(124)과 상기 제2 내부전극(122) 역시 동일한 유전체 층 상에 형성될 수 있다. 상기와 같이 도전성 패턴과 내부전극을 동일 평면에 형성함으로써 도전성 패턴으로 인하여 예측하지 못한 추가용량이 발생하는 것을 막을 수 있으며, 도전성 패턴 형성 공정을 단순화할 수 있다. 또한 도전성 패턴 형성을 위한 추가의 유전체 층이 필요하지 않아 적층 세라믹 커패시터의 두께를 증가시키지 않고도 외부전극과 내부전극의 접촉성을 개선할 수 있다.
나아가 상기 제1 도전성 패턴(123)과 상기 제2 도전성 패턴(124)은 제1 및 제2 내부전극이 중첩되는 영역과 제1 및 제2 리드부가 형성된 영역 사이에서 두께 방향으로 발생하는 단차를 감소시킬 수 있다.
즉 제1 및 제2 도전성 패턴이 형성되어 있지 않은 경우, 제1 및 제2 리드부가 형성된 영역에서의 내부전극 적층 수는 제1 및 제2 내부전극이 중첩되는 영역에서의 내부전극 적층 수의 1/2이므로 두께 방향에서 단차가 발생하게 된다. 즉 제1 리드부가 인출되는 영역으로는 제2 리드부가 인출되지 않으며, 제2 리드부가 인출되는 영역으로는 제1 리드부가 인출되지 않으므로 단차가 발생한다.
하지만 본 발명과 같이 제1 내부전극이 형성된 유전체 층에서 제1 리드부가 인출되지 않은 영역에 제1 내부전극과 접하지 않도록 제1 도전성 패턴을 형성하고 제2 내부전극이 형성된 유전체 층에서 제2 리드부가 인출되지 않은 영역에 제2 내부전극과 접하지 않도록 제2 도전성 패턴을 형성하여 제1 및 제2 리드부가 형성된 영역에서의 단차를 해소할 수 있으며, 이로 인하여 고 신뢰성의 적층 세라믹 커패시터의 제공이 가능하다.
나아가 도 3a 내지 도 3g에 도시된 바와 같이 상기 제1 및 제2 도전성 패턴은 상기 제1 내부전극의 길이를 a1, 상기 제1 도전성 패턴이 상기 제2 외부전극과 연결되는 영역의 길이를 a2라고 할 때, 0.1≤a2/a1≤0.3을 만족할 수 있으며,상기 제2 내부전극의 길이를 b1, 상기 제2 도전성 패턴이 상기 제1 외부전극과 연결되는 영역의 길이를 b2라고 할 때, 0.1≤b2/b1≤0.3을 만족하도록 형성될 수 있다.
상기 a2/a1 과 b2/b1의 의미는 유사하므로 이하 본 발명의 상세한 설명에서는 a2/a1을 기준으로 설명하며 추가 설명이 없는 경우 a2/a1에 관한 설명은 b2/b1에 관한 설명을 포함하는 것으로 이해될 수 있다.
상기 a2/a1가 0.1 미만인 경우, 외부전극과 내부전극 사이의 접촉성을 향상시키는 효과가 나타나지 않으며, 0.3을 초과하는 경우 외부전극에 전압 인가시 양극에서 전극금속 이온이 용출하여 전해 부식하는 현상(Sn migration)의 발생이 증가할 수 있다.
sn magration 발생 시 양극에서 용출된 이온은 음극에서 침상 결정으로 석출되며, 음극에서 석출된 침상 결정이 반대 전극(양극)과 접촉되면 단락이나 절연파괴게 발생하는 문제가 있다.
또한 a2/a1가 0.3을 초과하는 경우, 내부전극의 리드부와 도전성 패턴 간의 번짐으로 인한 쇼트율이 증가하는 문제가 발생할 수 있다.
또한 상기 제1 내부전극과 상기 제1 도전성 패턴 사이의 거리를 d1, 상기 제2 내부전극과 상기 제2 도전성 패턴 사이의 거리를 d2라고 할 때, d1 및 d2는 20㎛ 내지 50㎛ 일 수 있다.
d1 및 d2가 20㎛ 미만인 경우 내부전극과 도전성 패턴 사이의 거리가 지나치게 가까워 내부전극 또는 도전성 패턴의 번짐으로 인한 쇼트 발생율이 매우 높았으며, d1 및 d2가 50㎛를 초과하는 경우 내부전극과 도전성 패턴 사이에서 단차가 발생할 수 있다. 또한 d1 및 d2가 50㎛를 초과하는 경우 제1 및 제2 내부전극의 상대적 면적 감소로 제1 및 제2 내부전극의 중첩면적이 감소하고 이로 인해 용량이 감소하는 문제가 발생할 수 있다.
또한 상기 제1 및 제2 도전성 패턴은 도 3a에 도시된 바와 같이 제1 및 제2 내부전극과 접하지 않으면서 제1 및 제2 리드부와 동일한 형상을 가질 수 있다. 상기 제1 및 제2 도전성 패턴은 한 변이 세라믹 본체의 제1 측면으로 노출되는 직사각형의 형상을 가질 수 있다.
나아가 상기 제1 및 제2 도전성 패턴은 도 3d 내지 도 3g에 도시된 바와 같이 제1 측면으로 노출되는 변보다 제1 및 제2 내부전극과 인접한 변의 길이가 짧게 형성될 수 있다.
구체적으로 상기 제1 도전성 패턴 및 제2 도전성 패턴은 한 변이 상기 제1 측면으로 노출되는 사다리꼴 형상(도 3d), 한 변이 상기 제1 측면으로 노출되는 삼각형 형상(도 3e) 또는 한 변이 상기 제1 측면으로 노출되며, 내부전극과 인접한 변이 호의 형상(도 3f)을 가지는 도형일 수 있다.
또한 도 3g와 같이 상기 제1 도전성 패턴 및 제2 도전성 패턴이 제1 측면으로 노출되는 제1 변 및 상기 제1 변과 마주보는 제2 변을 포함하는 다각형 형상인 경우 상기 제2 변의 길이는 제1 변의 길이보다 짧을 수 있다.
상기 도 3d 내지 도 3g와 같이 제1 및 제2 도전성 패턴의 제1 및 제2 내부전극과 인접하는 변의 길이가 제1 측면으로 노출되는 길이보다 짧게 형성되는 경우 제1 및 제2 외부전극과 제1 및 제2 도전성 패턴이 접하는 길이는 유지하면서 제1 및 제2 내부전극과 인접하는 영역의 길이를 감소시킬 수 있어 내부전극 및 도전성 패턴의 번짐으로 인한 쇼트 발생을 감소시킬 수 있다.
상기 제1 및 제2 도전성 패턴은 이제 제한되는 것은 아니나, 팔라듐(Pd), 팔라듐-은(Pd-Ag) 합금 등의 귀금속 재료 및 니켈(Ni), 구리(Cu) 중 하나 이상을 포함할 수 있으며 상기 제1 및 제2 내부전극과 동일한 물질로 형성될 수 있다.
도 4는 도 1의 A-A' 단면도이다.
도 4에 도시된 바와 같이 제1 내부전극(121)과 접하도록 제1 측면에 제1 외부전극(131)이 형성되고, 제1 도전성 패턴(123)과 접하도록 제1 측면에 제2 외부전극(132)이 형성될 수 있다. 도시되지 않았으나, 상기 제2 외부전극(132)은 제2 내부전극(122)과 접하며 상기 제1 외부전극(131)은 제2 도전성 패턴(124)과 접하도록 형성된다.
도 5a 내지 도 5b는 본 발명 실시형태에 따른 적층세라믹 커패시터의 세라믹 본체 및 외부전극의 변형 형태를 나타내는 사시도이다.
제1 외부전극(131)은 상기 제1 내부전극과 전기적으로 접속하고, 상기 제1 측면 또는 제2 측면 중 적어도 일면에서 상기 제1, 제2 주면 및 제2 측면 중 적어도 일면으로 연장되어 형성되며, 제2 외부전극(132)은 상기 제2 내부전극과 전기적으로 접속하고, 상기 제1 측면 또는 제2 측면 중 적어도 일면에서 상기 제1, 제2 주면 및 제2 측면 중 적어도 일면으로 연장되어 형성될 수 있다.
구체적으로 상기 제1 및 제2 외부전극(131, 132)은 상기 제1 측면에서 상기 제1 및 제2 주면 중 어느 한 면으로 연장되어 형성되거나(도 5a), 상기 제1 및 제2 주면으로 연장되어 형성되거나(미도시), 상기 제1 및 제2 주면 중 어느 한 면과 제2 측면으로 연장(미도시)될 수 있다.
상기 제1 및 제2 외부전극(131, 132)은 상기 제1 측면에서 상기 제1, 제2 주면 및 제 2 측면으로 연장되어 형성될 수 있으며, 이 경우 상기 제1 및 제2 외부전극은 한글 자음 'ㅁ'자 형상(도 5b)일 수 있다.
나아가 상기 제1 및 제2 외부전극은 제1 및 제2 단면과 접하면서 제1 및 제2 측면 중 적어도 하나 이상의 측면에서 제1 또는 제2 주면 중 적어도 하나 이상의 주면으로 연장될 수 있을 뿐 아니라 제1 및 제2 단면과 일정 간격 이격된 형상으로 형성될 수 있다.(미도시)
상술한 외부전극의 형태는 적절히 변경할 수 있으며, 이에 한정되는 것은 아니다.
상기 제1 및 제2 외부전극(131, 132)은 내부전극과 동일한 재질의 도전성 물질로 형성될 수 있으나 이에 제한되지는 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 등으로 형성될 수 있다.
상기 제1 및 제2 외부전극(131, 132)은 상기 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.
도 6은 본 발명 실시형태에 따른 적층세라믹 커패시터의 세라믹 본체, 외부전극 및 절연층을 나타내는 사시도이다.
도 6을 참조하면, 도 3c의 실시형태와 같이 상기 제1 및 제2 리드부(121a, 122a)의 세라믹 본체의 적어도 일 측면으로 노출된 영역이 서로 중첩되는 영역을 가지는 경우, 내부전극의 보호 및 쇼트 방지를 위해 외부전극이 형성되지 않은 제1 및 제2 리드부의 노출된 영역에는 절연층(140)이 형성될 수 있다.
이에 제한되는 것은 아니나 상기 절연층(140)은 유기수지, 세라믹, 무기필러, 글라스 또는 이들의 혼합물을 포함할 수 있다.
본 발명에 의하면 상술한 내부전극의 형상, 도전성 패턴의 형성, 외부전극의 형상 및 절연층의 형상에 대해 자유로운 조합이 가능하다.
적층 세라믹 커패시터의 실장 기판(200)
본 발명의 다른 일 실시형태는 상부에 제1 및 제2 전극 패드(221, 222)를 갖는 인쇄회로기판(210); 및 상기 인쇄회로기판 위에 설치된 적층 세라믹 커패시터(100);를 포함하며, 상기 적층 세라믹 커패시터(100)는 복수의 유전체 층(111)을 포함하고, 서로 마주보는 제1, 제2 주면(5, 6), 서로 마주보는 제1, 제2 측면(1, 2) 및 서로 마주보는 제1, 제2 단면(3, 4)을 갖는 세라믹 본체(110); 상기 세라믹 본체의 제1 측면으로 인출되는 제1 리드부(121a)를 가지는 제1 내부전극(121); 상기 복수의 유전체 층 중 적어도 하나 이상의 유전체 층을 사이에 두고 상기 제1 내부전극과 대향하여 배치되며, 상기 제1 측면으로 인출되는 제2 리드부(122a)를 가지는 제2 내부전극(122); 상기 제1 내부전극 및 제2 내부전극과 각각 연결되는 제1 외부전극(131) 및 제2 외부전극(132); 상기 제2 외부전극과 연결되는 제1 도전성 패턴(123); 및 상기 제1 외부전극과 연결되는 제2 도전성 패턴(124); 을 포함하는 적층 세라믹 커패시터의 실장 기판을 제공할 수 있다
도 7은 본 발명 일 실시형태에 따른 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 개략적으로 도시한 사시도이다.
도 7을 참조하면, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터(100)의 실장 기판(200)은 적층 세라믹 커패시터(100)가 실장되는 인쇄회로기판(210)과, 인쇄회로기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221, 222)를 포함한다.
이때, 적층 세라믹 커패시터(100)의 제1 및 제2 외부 전극(131, 132)이 각각 제1 및 제2 전극 패드(221, 222) 위에 접촉되게 위치한 상태에서 솔더링(230)에 의해 인쇄회로기판(210)과 전기적으로 연결될 수 있다.
본 실시형태에서 인쇄회로기판(210)에 실장되는 적층 세라믹 커패시터(100)는 상술한 적층 세라믹 커패시터에 관한 설명과 중복되므로 그 설명을 생략하도록 한다.
실험 예
하기 표 1은 적층 세라믹 커패시터의 제1 내부전극의 길이를 a1, 상기 제1 도전성 패턴이 상기 제2 외부전극과 연결되는 영역의 길이를 a2라고 할 때, a2/a1 값에 따른 쇼트 발생율, Sn migration 발생여부 및 외부전극과 내부전극의 접촉성을 테스트한 결과를 나타낸다.
제2 내부전극의 길이를 b1, 상기 제2 도전성 패턴이 상기 제1 외부전극과 연결되는 영역의 길이를 b2라고 할 때, 각 실험 예에서 b1은 a1과 동일하게 하였으며, b2는 a2와 동일하게 하여 테스트하였다.
또한 하기 표 2는 제1 내부전극과 제1 도전성 패턴 사이의 거리를 d1이라고 할 때, d1 값에 따른 쇼트 발생율과 제1 및 제2 내부전극의 중첩 면적을 나타내는 데이터이다. 제2 내부전극과 제2 도전성 패턴 사이의 거리를 d2라고 할 때, 본 실험 예에서 d1 및 d2는 동일하게 하여 테스트하였다.
표 1 및 표 2에 나타난 적층 세라믹 커패시터는 하기와 같은 단계로 제작되었다.
우선, 평균 입경이 0.1㎛인 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 1.05㎛ 내지 0.95㎛의 두께로 제조된 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체 층을 형성하게 된다.
다음으로, 니켈 입자 평균 크기가 0.1 내지 0.2㎛이며, 40 내지 50 중량부의 니켈 분말을 포함하는 내부전극용 도전성 페이스트를 마련하였다. 또한 도전성 패턴 형성을 위한 도전성 페이스트로 상기 내부전극용 도전성 페이스트를 사용하였다.
상기 그린시트 상에 상기 내부전극용 도전성 페이스트를 스크린 인쇄공법으로 도포하여 본 발명 실시형태로 내부전극 및 도전성 패턴을 형성한 후 200층 이상 적층하여 적층체를 만들었다.
상기 내부전극 및 도전성 패턴이 노출된 길이 비(a2/a1)와 내부전극과 도전성 패턴 사이의 거리(d1)는 하기 표 1 및 표 2에 나타난 바와 같이 설계하여 제작하였다.
특히 표 1의 적층 세라믹 커패시터의 형성 시 내부전극과 도전성 패턴 사이의 거리(d1)는 30㎛로 하였으며, 표 2의 적층 세라믹 커패시터의 형성시 내부전극 및 도전성 패턴이 노출된 길이 비(a2/a1)는 0.3으로 하였다.
이후 상기 적층체를 압착, 절단하여 0603(길이*폭) 규격으로서, 칩을 만들며, 상기 칩들을 H2 0.1%이하의 환원 분위기의 온도 1050~1200℃에서 소성하였다.
상기 칩은 소성 전에 연마 장치에 의해 각 모서리 및 꼭짓점 지점에 대하여 연마 공정이 수행되었다.
이후 제1 측면에 제1 및 제2 외부전극을 형성하고 적층 세라믹 커패시터의 특성을 평가하였다.
샘플 a2/a1 쇼트 발생률(%) Sn migration(%) 접촉성(%)
1* 0.05 0 0 62.0
2 0.1 0 0 83.0
3 0.15 0 0 87.0
4 0.2 0 0 90.0
5 0.25 0 0 92.0
6 0.3 0 0 91.0
7* 0.35 25.7 16.8 92.0
8* 0.4 70.2 31.8 89.0
9* 0.45 94.0 62.3 91.0
10* 0.5 100.0 0 92.0
* : 비교 예
상기 표 1에 나타난 바와 같이 a2/a1이 0.1 미만인 경우(샘플 1) 접촉성이 현저히 저하되는 결과가 나타났으며, a2/a1이 0.3을 초과하는 경우(샘플 7 내지 10) 접촉성은 양호하나 쇼트 발생률 및 Sn migration의 발생률이 높아지는 문제가 발생하는 것을 알 수 있다.
따라서 a2/a1는 0.1≤a2/a1≤0.3을 만족하도록 형성되는 것이 바람직하다.
샘플 d1(㎛) 쇼트 발생률(%) 내부전극 중첩 면적(%)
11* 5 99.6 100
12* 10 85.3 93.5
13 20 10.3 91.8
14 30 0 90.0
15 40 0 88.3
16 50 0 86.6
17* 60 0 84.8
18* 70 0 83.1
19* 80 0 81.4
20* 90 0 79.7
21* 100 0 77.9
* : 비교예
상기 내부전극 중첩 면적은 d1이 5㎛ 일 때를 기준(100%)으로 하여 측정되었다.
상기 표 2에 나타난 바와 같이 d1이 20㎛ 미만인 경우 내부전극과 도전성 패턴 사이의 거리가 가까워 쇼트가 빈번히 발생하였으며, 50㎛를 초과하는 경우 내부전극 중첩 면적이 85% 미만이 되어 고용량의 확보가 어려워진다.
또한 d1이 50㎛를 초과하는 경우 내부전극과 도전성 패턴 사이에서 단차가 발생하기 시작하였다.
따라서 내부전극과 도전성 패턴 사이의 거리는 20㎛ 내지 50㎛로 설계되는 것이 바람직함을 알 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100 : 적층 세라믹 커패시터
110 : 세라믹 본체
111 : 유전체 층
121, 122 : 제1 및 제2 내부전극
131, 132 : 외부 전극
200 : 실장 기판
210 : 인쇄회로기판
221, 222 : 제1 및 제2 전극 패드
230 : 솔더링

Claims (16)

  1. 복수의 유전체 층을 포함하며, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 갖는 세라믹 본체;
    상기 세라믹 본체의 제1 측면으로 인출되는 제1 리드부를 가지는 제1 내부전극;
    상기 복수의 유전체 층 중 적어도 하나 이상의 유전체 층을 사이에 두고 상기 제1 내부전극과 대향하여 배치되며, 상기 제1 측면으로 인출되는 제2 리드부를 가지는 제2 내부전극;
    상기 제1 내부전극 및 제2 내부전극과 각각 연결되는 제1 외부전극 및 제2 외부전극;
    상기 제2 외부전극과 연결되는 제1 도전성 패턴; 및
    상기 제1 외부전극과 연결되는 제2 도전성 패턴; 을 포함하고,
    상기 제1 도전성 패턴은 상기 복수의 유전체 층 중 상기 제1 내부전극이 형성된 유전체 층에 형성되며, 상기 제2 도전성 패턴은 상기 복수의 유전체 층 중 상기 제2 내부전극이 형성된 유전체 층에 형성되며,
    상기 제1 내부전극의 길이를 a1, 상기 제1 도전성 패턴이 상기 제2 외부전극과 연결되는 영역의 길이를 a2라고 할 때, 0.1≤a2/a1≤0.3을 만족하고,
    상기 제2 내부전극의 길이를 b1, 상기 제2 도전성 패턴이 상기 제1 외부전극과 연결되는 영역의 길이를 b2라고 할 때, 0.1≤b2/b1≤0.3을 만족하고,
    상기 제1 도전성 패턴 및 제2 도전성 패턴은 상기 제1 측면으로 노출되는 제1 변 및 상기 제1 변과 마주보는 제2 변을 포함하는 다각형 형상이며, 상기 제2 변의 길이는 제1 변의 길이보다 짧은 적층 세라믹 커패시터.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 제1 내부전극과 상기 제1 도전성 패턴 사이의 거리를 d1, 상기 제2 내부전극과 상기 제2 도전성 패턴 사이의 거리를 d2라고 할 때, d1 및 d2는 20㎛ 내지 50㎛인 적층 세라믹 커패시터.
  5. 삭제
  6. 제1항에 있어서,
    상기 제1 도전성 패턴은 상기 세라믹 본체의 제1 및 제2 단면으로 노출되지 않고 상기 제2 리드부와 중첩되는 영역을 가지며,
    상기 제2 도전성 패턴은 상기 세라믹 본체의 제1 및 제2 단면으로 노출되지 않고 상기 제1 리드부와 중첩되는 영역을 가지는 적층 세라믹 커패시터.
  7. 복수의 유전체 층을 포함하며, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 갖는 세라믹 본체;
    상기 세라믹 본체의 제1 측면으로 인출되는 제1 리드부를 가지는 제1 내부전극;
    상기 복수의 유전체 층 중 적어도 하나 이상의 유전체 층을 사이에 두고 상기 제1 내부전극과 대향하여 배치되며, 상기 제1 측면으로 인출되는 제2 리드부를 가지는 제2 내부전극;
    상기 제1 내부전극 및 제2 내부전극과 각각 연결되는 제1 외부전극 및 제2 외부전극;
    상기 제2 외부전극과 연결되는 제1 도전성 패턴; 및
    상기 제1 외부전극과 연결되는 제2 도전성 패턴; 을 포함하고,
    상기 제1 도전성 패턴은 상기 복수의 유전체 층 중 상기 제1 내부전극이 형성된 유전체 층에 형성되며, 상기 제2 도전성 패턴은 상기 복수의 유전체 층 중 상기 제2 내부전극이 형성된 유전체 층에 형성되며,
    상기 제1 내부전극의 길이를 a1, 상기 제1 도전성 패턴이 상기 제2 외부전극과 연결되는 영역의 길이를 a2라고 할 때, 0.1≤a2/a1≤0.3을 만족하고,
    상기 제2 내부전극의 길이를 b1, 상기 제2 도전성 패턴이 상기 제1 외부전극과 연결되는 영역의 길이를 b2라고 할 때, 0.1≤b2/b1≤0.3을 만족하고,
    상기 제1 도전성 패턴 및 제2 도전성 패턴은 한 변이 상기 제1 측면으로 노출되는 사다리꼴 형상인 적층 세라믹 커패시터.
  8. 복수의 유전체 층을 포함하며, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 갖는 세라믹 본체;
    상기 세라믹 본체의 제1 측면으로 인출되는 제1 리드부를 가지는 제1 내부전극;
    상기 복수의 유전체 층 중 적어도 하나 이상의 유전체 층을 사이에 두고 상기 제1 내부전극과 대향하여 배치되며, 상기 제1 측면으로 인출되는 제2 리드부를 가지는 제2 내부전극;
    상기 제1 내부전극 및 제2 내부전극과 각각 연결되는 제1 외부전극 및 제2 외부전극;
    상기 제2 외부전극과 연결되는 제1 도전성 패턴; 및
    상기 제1 외부전극과 연결되는 제2 도전성 패턴; 을 포함하고,
    상기 제1 도전성 패턴은 상기 복수의 유전체 층 중 상기 제1 내부전극이 형성된 유전체 층에 형성되며, 상기 제2 도전성 패턴은 상기 복수의 유전체 층 중 상기 제2 내부전극이 형성된 유전체 층에 형성되며,
    상기 제1 내부전극의 길이를 a1, 상기 제1 도전성 패턴이 상기 제2 외부전극과 연결되는 영역의 길이를 a2라고 할 때, 0.1≤a2/a1≤0.3을 만족하고,
    상기 제2 내부전극의 길이를 b1, 상기 제2 도전성 패턴이 상기 제1 외부전극과 연결되는 영역의 길이를 b2라고 할 때, 0.1≤b2/b1≤0.3을 만족하고,
    상기 제1 도전성 패턴 및 제2 도전성 패턴은 한 변이 상기 제1 측면으로 노출되는 삼각형 형상인 적층 세라믹 커패시터.
  9. 복수의 유전체 층을 포함하며, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 갖는 세라믹 본체;
    상기 세라믹 본체의 제1 측면으로 인출되는 제1 리드부를 가지는 제1 내부전극;
    상기 복수의 유전체 층 중 적어도 하나 이상의 유전체 층을 사이에 두고 상기 제1 내부전극과 대향하여 배치되며, 상기 제1 측면으로 인출되는 제2 리드부를 가지는 제2 내부전극;
    상기 제1 내부전극 및 제2 내부전극과 각각 연결되는 제1 외부전극 및 제2 외부전극;
    상기 제2 외부전극과 연결되는 제1 도전성 패턴; 및
    상기 제1 외부전극과 연결되는 제2 도전성 패턴; 을 포함하고,
    상기 제1 도전성 패턴은 상기 복수의 유전체 층 중 상기 제1 내부전극이 형성된 유전체 층에 형성되며, 상기 제2 도전성 패턴은 상기 복수의 유전체 층 중 상기 제2 내부전극이 형성된 유전체 층에 형성되며,
    상기 제1 내부전극의 길이를 a1, 상기 제1 도전성 패턴이 상기 제2 외부전극과 연결되는 영역의 길이를 a2라고 할 때, 0.1≤a2/a1≤0.3을 만족하고,
    상기 제2 내부전극의 길이를 b1, 상기 제2 도전성 패턴이 상기 제1 외부전극과 연결되는 영역의 길이를 b2라고 할 때, 0.1≤b2/b1≤0.3을 만족하고,
    상기 제1 도전성 패턴 및 제2 도전성 패턴은 한 변이 상기 제1 측면으로 노출되며, 내부전극과 인접한 변이 호의 형상을 가지는 적층 세라믹 커패시터.
  10. 삭제
  11. 제1항에 있어서,
    상기 제1 내부전극은 상기 제2 측면으로 인출되는 제3 리드부를 더 포함하고 상기 제2 내부전극은 상기 제2 측면으로 인출되는 제4 리드부를 더 포함하는 적층 세라믹 커패시터.
  12. 제1항에 있어서,
    상기 제1 리드부 및 제2 리드부는 서로 중첩되는 영역을 가지는 적층 세라믹 커패시터.
  13. 제1항에 있어서,
    상기 제1 외부전극 및 제2 외부전극은 상기 제1 측면에서 상기 제1 및 제2 주면 중 어느 한 면으로 연장되어 형성되는 적층 세라믹 커패시터.
  14. 제1항에 있어서,
    상기 제1 외부전극 및 제2 외부전극은 상기 제1 측면에서 상기 제1 및 제2 주면과 제2 측면으로 연장되어 형성되는 적층 세라믹 커패시터.
  15. 제1항에 있어서,
    상기 제1 측면에 형성된 절연층을 더 포함하는 적층 세라믹 커패시터.
  16. 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및
    상기 인쇄회로기판 위에 설치된 적층 세라믹 커패시터;를 포함하며,
    상기 적층 세라믹 커패시터는 복수의 유전체 층을 포함하고, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 갖는 세라믹 본체, 상기 세라믹 본체의 제1 측면으로 인출되는 제1 리드부를 가지는 제1 내부전극, 상기 복수의 유전체 층 중 적어도 하나 이상의 유전체 층을 사이에 두고 상기 제1 내부전극과 대향하여 배치되며, 상기 제1 측면으로 인출되는 제2 리드부를 가지는 제2 내부전극, 상기 제1 내부전극 및 제2 내부전극과 각각 연결되는 제1 외부전극 및 제2 외부전극, 상기 제2 외부전극과 연결되는 제1 도전성 패턴; 및 상기 제1 외부전극과 연결되는 제2 도전성 패턴; 을 포함하는 제 1항의 적층 세라믹 커패시터의 실장 기판.



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