KR101943087B1 - 다중위상클럭생성회로 - Google Patents

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Abstract

다중위상클럭생성회로는 외부클럭에 응답하여 제1 내부클럭 및 제2 내부클럭을 반전버퍼링하여 제3 내부클럭 및 제4 내부클럭을 생성하는 제1 클럭버퍼부; 및 상기 외부클럭에 응답하여 제3 내부클럭 및 제4 내부클럭을 반전버퍼링하여제1 내부클럭 및 제2 내부클럭을 생성하는 제2 클럭버퍼부를 포함한다.

Description

다중위상클럭생성회로{MULTI PHASE CLOCK GENERATION CIRCUIT}
본 발명은 다수의 위상을 갖는 내부클럭을 생성하는 멀티위상클럭생성회로에 관한 것이다.
최근 반도체메모리장치의 고속동작을 위해 다중 위상을 갖는 다수의 내부클럭을 생성하고, 내부클럭들을 이용하여 데이터를 입출력시키고 있다. 예들 들어, 각각 90°만큼 위상차를 갖는 4개의 내부클럭들을 생성하여 데이터 입출력에 사용함으로써, 외부클럭에 따라 데이터 입출력하는 경우보다 고속동작을 구현하는 방법이 있다.
다중 위상을 갖는 내부클럭들은 다수개의 D-플립플롭들을 이용하여 생성할 수 있다. 0°와 90°의 위상을 갖는 2개의 내부클럭을 생성하기 위해서는 2개의 D-플립플롭과 인버터들이 필요하고, 180°와 270°의 위상을 갖는 2개의 내부클럭을 생성하기 위해서는 2개의 D-플립플롭과 인버터들이 별도로 필요하다. 그런데, D-플립플롭들을 이용하여 생성된 내부클럭들은 D-플립플롭과 인버터들을 통한 내부 지연시간으로 인해 반도체메모리장치의 고속동작을 위해 필요한 마진이 충분히 확보되지 않는다. 이 경우 데이터가 제대로된 타이밍에 입출력되지 않아 정상적인 반도체메모리장치의 동작이 수행되지 않게 된다.
본 발명은 고속동작을 위해 다수의 위상을 갖는 내부클럭들을 생성하는 다중위상클럭생성회로를 제공한다.
이를 위해 본 발명은 외부클럭에 응답하여 제1 내부클럭 및 제2 내부클럭을 반전버퍼링하여 제3 내부클럭 및 제4 내부클럭을 생성하는 제1 클럭버퍼부; 및 상기 외부클럭에 응답하여 제3 내부클럭 및 제4 내부클럭을 반전버퍼링하여제1 내부클럭 및 제2 내부클럭을 생성하는 제2 클럭버퍼부를 포함하는 다중위상클럭생성회로를 제공한다.
또한, 본 발명은 외부클럭의 제1 에지에 동기하여 제1 내부클럭을 반전버퍼링하여 제2 내부클럭을 생성하는 제1 버퍼; 상기 외부클럭의 상기 제1 에지에 동기하여 상기 제2 내부클럭을 반전버퍼링하여 제3 내부클럭을 생성하는 제2 버퍼; 외부클럭의 제2 에지에 동기하여 제3 내부클럭을 반전버퍼링하여 제4 내부클럭을 생성하는 제3 버퍼; 및 상기 외부클럭의 상기 제2 에지에 동기하여 상기 제4 내부클럭을 반전버퍼링하여 제1 내부클럭을 생성하는 제4 버퍼를 포함하는 다중위상클럭생성회로를 제공한다.
본 발명에 의하면 외부클럭의 에지에 동기되어 내부클럭들의 레벨천이 시점을 동일하게 구현하여 충분한 마진을 확보함으로써, 고속동작에 필요한 다수의 위상을 갖는 내부클럭들을 생성할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 다중위상클럭생성회로의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 다중위상클럭생성회로에 포함된 제1 클럭버퍼부의 일 실시예에 따른 회로도이다.
도 3은 도 1에 도시된 다중위상클럭생성회로에 포함된 제2 클럭버퍼부의 일 실시예에 따른 회로도이다.
도 4는 도 1 내지 3에 도시된 다중위상클럭생성회로의 동작을 설명하기 위한 타이밍도이다.
도 5는 본 발명의 다른 실시예에 따른 다중위상클럭생성회로의 구성을 도시한 블럭도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 다중위상클럭생성회로의 구성을 도시한 블럭도이다.
도 1에 도시된 바와 같이, 본 실시예에 따른 다중위상클럭생성회로는 제1 클럭버퍼부(1) 및 제2 클럭버퍼부(2)를 포함한다. 제1 클럭버퍼부(1)는 외부클럭(CLK) 및 반전외부클럭(CLKB)에 응답하여 제1 내부클럭(ICLKRA) 및 제2 내부클럭(ICLKRB)을 버퍼링하여 제3 내부클럭(ICLKFA) 및 제4 내부클럭(ICLKFB)을 생성한다. 제2 클럭버퍼부(2)는 외부클럭(CLK) 및 반전외부클럭(CLKB)에 응답하여 제3 내부클럭(ICLKFA) 및 제4 내부클럭(ICLKFB)을 버퍼링하여 제1 내부클럭(ICLKRA) 및 제2 내부클럭(ICLKRB)을 생성한다.
좀 더 구체적으로, 제1 클럭버퍼부(1)는 외부클럭(CLK)의 폴링에지('반전외부클럭(CLKB)의 라이징에지'에 대응)에 동기하여 제1 내부클럭(ICLKRA)을 반전버퍼링하여 제4 내부클럭(ICLKFB)을 생성한다. 또한, 제1 클럭버퍼부(1)는 외부클럭(CLK)의 폴링에지('반전외부클럭(CLKB)의 라이징에지'에 대응)에 동기하여 제2 내부클럭(ICLKRB)을 반전버퍼링하여 제3 내부클럭(ICLKFA)을 생성한다.
좀 더 구체적으로, 제2 클럭버퍼부(2)는 외부클럭(CLK)의 라이징에지('반전외부클럭(CLKB)의 폴링에지'에 대응)에 동기하여 제3 내부클럭(ICLKFA)을 반전버퍼링하여 제1 내부클럭(ICLKRA)을 생성한다. 또한, 제2 클럭버퍼부(2)는 외부클럭(CLK)의 라이징에지('반전외부클럭(CLKB)의 폴링에지'에 대응)에 동기하여 제4 내부클럭(ICLKFB)을 반전버퍼링하여 제2 내부클럭(ICLKRB)을 생성한다.
외부클럭(CLK) 및 반전외부클럭(CLKB)은 반도체메모리장치 외부에서 인가되는 클럭으로, 메모리컨트롤러 등 외부 반도체메모리장치에서 인가될 수 있다. 본 실시예에 따른 다중위상클럭생성회로에서 생성되는 제1 내부클럭(ICLKRA), 제2 내부클럭(ICLKRB), 제3 내부클럭(ICLKFA) 및 제4 내부클럭(ICLKFB)은 각각 90°만큼 위상차를 갖도록 생성된다. 예를 들어, 제1 내부클럭(ICLKRA)을 기준으로 제3 내부클럭(ICLKFA)은 90°만큼 지연된 위상을 갖고, 제2 내부클럭(ICLKRB)은 180°만큼 지연된 위상을 갖으며, 제4 내부클럭(ICLKFB)은 270°만큼 지연된 위상을 갖도록 설정된다.
도 2는 제1 클럭버퍼부(1)의 일 실시예에 따른 회로도이다.
도 2에 도시된 바와 같이, 제1 클럭버퍼부(1)는 제1 버퍼부(11), 제2 버퍼부(12), 제1 래치부(13), 제1 초기화소자(14) 및 제2 초기화소자(15)로 구성된다.
제1 버퍼부(11)는 구동전압(VP)과 노드(nd11) 사이에 연결되어 제1 내부클럭(ICLKRA)에 응답하여 턴온되는 PMOS 트랜지스터(P11)와, 노드(nd11)와 노드(nd12) 사이에 연결되어 외부클럭(CLK)에 응답하여 턴온되는 PMOS 트랜지스터(P12)와, 노드(nd12)와 노드(nd13) 사이에 연결되어 반전외부클럭(CLKB)에 응답하여 턴온되는 NMOS 트랜지스터(N11)와, 노드(nd13)와 접지전압(VSS) 사이에 연결되어 제1 내부클럭(ICLKRA)에 응답하여 턴온되는 NMOS 트랜지스터(N12)로 구성된다. 이와 같은 구성의 제1 버퍼부(11)는 외부클럭(CLK)의 폴링에지('반전외부클럭(CLKB)의 라이징에지'에 대응)에 동기하여 제1 내부클럭(ICLKRA)을 반전버퍼링하여 제4 내부클럭(ICLKFB)을 생성한다. 여기서, 구동전압(VP)은 반도체메모리장치 내부에서 생성되는 내부전압이거나 반도체메모리장치 외부에서 인가되는 외부전압으로 설정될 수 있다.
제2 버퍼부(12)는 구동전압(VP)과 노드(nd14) 사이에 연결되어 제2 내부클럭(ICLKRB)에 응답하여 턴온되는 PMOS 트랜지스터(P13)와, 노드(nd14)와 노드(nd15) 사이에 연결되어 외부클럭(CLK)에 응답하여 턴온되는 PMOS 트랜지스터(P14)와, 노드(nd15)와 노드(nd16) 사이에 연결되어 반전외부클럭(CLKB)에 응답하여 턴온되는 NMOS 트랜지스터(N13)와, 노드(nd16)와 접지전압(VSS) 사이에 연결되어 제2 내부클럭(ICLKRB)에 응답하여 턴온되는 NMOS 트랜지스터(N14)로 구성된다. 이와 같은 구성의 제2 버퍼부(12)는 외부클럭(CLK)의 폴링에지('반전외부클럭(CLKB)의 라이징에지'에 대응)에 동기하여 제2 내부클럭(ICLKRB)을 반전버퍼링하여 제3 내부클럭(ICLKFA)을 생성한다.
제1 래치부(13)는 노드(nd12) 및 노드(nd15) 사이에 연결되어, 노드(nd12) 및 노드(nd15)의 전압을 래치한다. 제1 초기화소자(14)는 반전리셋신호(RSTB)에 응답하여 노드(nd12)를 구동전압(VP)으로 구동한다. 제2 초기화소자(15)는 리셋신호(RST)에 응답하여 노드(nd15)를 접지전압(VSS)으로 구동한다. 리셋신호(RST)는 반도체메모리장치의 초기화 동작 시 로직하이레벨로 인가되고, 반전리셋신호(RSTB)는 반도체메모리장치의 초기화 동작 시 로직로우레벨로 인가된다.
도 3은 제2 클럭버퍼부(2)의 일 실시예에 따른 회로도이다.
도 3에 도시된 바와 같이, 제2 클럭버퍼부(2)는 제3 버퍼부(21), 제4 버퍼부(22), 제2 래치부(23), 제3 초기화소자(24) 및 제4 초기화소자(25)로 구성된다.
제3 버퍼부(21)는 구동전압(VP)과 노드(nd21) 사이에 연결되어 제3 내부클럭(ICLKFA)에 응답하여 턴온되는 PMOS 트랜지스터(P21)와, 노드(nd21)와 노드(nd22) 사이에 연결되어 반전외부클럭(CLKB)에 응답하여 턴온되는 PMOS 트랜지스터(P22)와, 노드(nd22)와 노드(nd23) 사이에 연결되어 외부클럭(CLK)에 응답하여 턴온되는 NMOS 트랜지스터(N21)와, 노드(nd23)와 접지전압(VSS) 사이에 연결되어 제3 내부클럭(ICLKFA)에 응답하여 턴온되는 NMOS 트랜지스터(N22)로 구성된다. 이와 같은 구성의 제3 버퍼부(21)는 외부클럭(CLK)의 라이징에지('반전외부클럭(CLKB)의 폴링에지'에 대응)에 동기하여 제3 내부클럭(ICLKFA)을 반전버퍼링하여 제1 내부클럭(ICLKRA)을 생성한다.
제4 버퍼부(22)는 구동전압(VP)과 노드(nd24) 사이에 연결되어 제4 내부클럭(ICLKFB)에 응답하여 턴온되는 PMOS 트랜지스터(P23)와, 노드(nd24)와 노드(nd25) 사이에 연결되어 반전외부클럭(CLKB)에 응답하여 턴온되는 PMOS 트랜지스터(P24)와, 노드(nd25)와 노드(nd26) 사이에 연결되어 외부클럭(CLK)에 응답하여 턴온되는 NMOS 트랜지스터(N23)와, 노드(nd26)와 접지전압(VSS) 사이에 연결되어 제4 내부클럭(ICLKFB)에 응답하여 턴온되는 NMOS 트랜지스터(N24)로 구성된다. 이와 같은 구성의 제4 버퍼부(22)는 외부클럭(CLK)의 라이징에지('반전외부클럭(CLKB)의 폴링에지'에 대응)에 동기하여 제4 내부클럭(ICLKFB)을 반전버퍼링하여 제2 내부클럭(ICLKRB)을 생성한다.
제2 래치부(23)는 노드(nd22) 및 노드(nd25) 사이에 연결되어, 노드(nd22) 및 노드(nd25)의 전압을 래치한다. 제3 초기화소자(24)는 리셋신호(RST)에 응답하여 노드(nd22)를 접지전압(VSS)으로 구동한다. 제4 초기화소자(25)는 반전리셋신호(RSTB)에 응답하여 노드(nd25)를 구동전압(VP)으로 구동한다.
이상 도 1 및 도 3에 도시된 구성으로 구현되는 다중위상클럭생성회로의 동작을 도 4를 참고하여 살펴보면 다음과 같다.
우선, 초기화동작을 위해 t11 내지 t12 구간에서 리셋신호(RST)가 로직하이레벨로 인가되고, 반전리셋신호(RSTB)가 로직로우레벨로 인가되면, 제1 내부클럭(ICLKRA) 및 제3 내부클럭(ICLKFA)은 로직로우레벨로 초기화되고, 제2 내부클럭(ICLKRB) 및 제4 내부클럭(ICLKFB)은 로직하이레벨로 초기화된다.
다음으로, t12 시점에서 외부클럭(CLK)의 라이징에지('반전외부클럭(CLKB)의 폴링에지'에 대응)에 동기하여 제3 내부클럭(ICLKFA)이 반전버퍼링되어 제1 내부클럭(ICLKRA)으로 전달되고, 제4 내부클럭(ICLKFB)이 반전버퍼링되어 제2 내부클럭(ICLKRB)으로 전달된다. 따라서, 제1 내부클럭(ICLKRA)은 로직로우레벨에서 로직하이레벨로 천이하고, 제2 내부클럭(ICLKRB)은 로직하이레벨에서 로직로우레벨로 천이한다.
다음으로, t13 시점에서 외부클럭(CLK)의 폴링에지('반전외부클럭(CLKB)의 라이징에지'에 대응)에 동기하여 제1 내부클럭(ICLKRA)이 반전버퍼링되어 제4 내부클럭(ICLKFB)으로 전달되고, 제2 내부클럭(ICLKRB)을 반전버퍼링되어 제3 내부클럭(ICLKFA)으로 전달된다. 따라서, 제4 내부클럭(ICLKFB)은 로직하이레벨에서 로직로우레벨로 천이하고, 제3 내부클럭(ICLKFA)은 로직로우레벨에서 로직하이레벨로 천이한다.
이상 살펴본 바와 같이, 외부클럭(CLK)의 라이징에지('반전외부클럭(CLKB)의 폴링에지'에 대응)에서는 제1 내부클럭(ICLKRA) 및 제2 내부클럭(ICLKRB)이 동시에 레벨천이하고, 외부클럭(CLK)의 폴링에지('반전외부클럭(CLKB)의 라이징에지'에 대응)에서는 제4 내부클럭(ICLKFB) 및 제3 내부클럭(ICLKFA)이 동시에 레벨천이한다. 이와 같은 동작 결과 본 실시예에 따른 다중위상클럭생성회로에서 생성되는 제1 내부클럭(ICLKRA), 제2 내부클럭(ICLKRB), 제3 내부클럭(ICLKFA) 및 제4 내부클럭(ICLKFB)은 각각 90°만큼 위상차를 갖도록 생성된다. 좀 더 구체적으로, 제1 내부클럭(ICLKRA)을 기준으로 제3 내부클럭(ICLKFA)은 90°만큼 지연된 위상을 갖고, 제2 내부클럭(ICLKRB)은 180°만큼 지연된 위상을 갖으며, 제4 내부클럭(ICLKFB)은 270°만큼 지연된 위상을 갖도록 설정된다.
이상을 정리하면 본 실시예에 따른 다중위상클럭생성회로는 도 2에 도시된 제1 버퍼부(11) 및 제2 버퍼부(12)를 통해 외부클럭(CLK)의 폴링에지에 동기하여 제4 내부클럭(ICLKFB) 및 제3 내부클럭(ICLKFA)을 동시에 레벨천이 시키고, 도 3에 도시된 제3 버퍼부(21) 및 제4 버퍼부(22)를 통해 외부클럭(CLK)의 라이징에지에 동기하여 제1 내부클럭(ICLKRA) 및 제2 내부클럭(ICLKRB)을 동시에 레벨천이 시킨다. 따라서, 복수의 D-플립플롭 및 인버터들을 통해 내부클럭들을 지연시켜 생성하는 경우와 비교할 때 내부지연시간을 제거하여 반도체메모리장치의 고속동작을 위한 충분한 마진을 확보할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 다중위상클럭생성회로의 구성을 도시한 블럭도이다.
도 5에 도시된 바와 같이, 본 실시예에 따른 다중위상클럭생성회로는 제1 버퍼(30), 제2 버퍼(31), 제3 버퍼(32), 제4 버퍼(33), 제1 래치(34), 제2 래치(35), 제1 초기화소자(36), 제2 초기화소자(37), 제3 초기화소자(38) 및 제4 초기화소자(39)로 구성된다.
제1 버퍼(30)는 외부클럭(CLK)의 폴링에지('반전외부클럭(CLKB)의 라이징에지'에 대응)에 동기하여 제1 내부클럭(ICLKRA)을 반전버퍼링하여 제4 내부클럭(ICLKFB)을 생성한다.
제2 버퍼(31)는 외부클럭(CLK)의 라이징에지('반전외부클럭(CLKB)의 폴링에지'에 대응)에 동기하여 제4 내부클럭(ICLKFB)을 반전버퍼링하여 제2 내부클럭(ICLKRB)을 생성한다.
제3 버퍼(32)는 외부클럭(CLK)의 폴링에지('반전외부클럭(CLKB)의 라이징에지'에 대응)에 동기하여 제2 내부클럭(ICLKRB)을 반전버퍼링하여 제3 내부클럭(ICLKFA)을 생성한다.
제4 버퍼(33)는 외부클럭(CLK)의 라이징에지('반전외부클럭(CLKB)의 폴링에지'에 대응)에 동기하여 제3 내부클럭(ICLKFA)을 반전버퍼링하여 제1 내부클럭(ICLKRA)을 생성한다.
제1 래치(34)는 노드(nd31)와 노드(nd33) 사이에 연결되어, 노드(nd31)와 노드(nd33)의 전압을 래치한다. 노드(nd31)에서는 제1 내부클럭(ICLKRA)이 출력되고, 노드(nd33)에서는 제2 내부클럭(ICLKRB)이 출력된다.
제2 래치(35)는 노드(nd32)와 노드(nd34) 사이에 연결되어, 노드(nd32)와 노드(nd34)의 전압을 래치한다. 노드(nd32)에서는 제4 내부클럭(ICLKFB)이 출력되고, 노드(nd34)에서는 제3 내부클럭(ICLKFA)이 출력된다.
제1 초기화소자(36)는 리셋신호(RST)에 응답하여 제1 내부클럭(ICLKRA)을 로직로우레벨로 초기화한다. 제2 초기화소자(37)는 반전리셋신호(RSTB)에 응답하여 제4 내부클럭(ICLKFB)을 로직하이레벨로 초기화한다. 제3 초기화소자(38)는 반전리셋신호(RSTB)에 응답하여 제2 내부클럭(ICLKRB)을 로직하이레벨로 초기화한다. 제4 초기화소자(39)는 리셋신호(RST)에 응답하여 제3 내부클럭(ICLKFA)을 로직로우레벨로 초기화한다.
이상 살펴본 바와 같이 구성된 본 실시예에 따른 다중위상클럭생성회로는 제1 버퍼(30) 및 제3 버퍼(32)를 통해 외부클럭(CLK)의 폴링에지에 동기하여 제4 내부클럭(ICLKFB) 및 제3 내부클럭(ICLKFA)을 동시에 레벨천이 시키고, 제2 버퍼(31) 및 제4 버퍼(33)를 통해 외부클럭(CLK)의 라이징에지에 동기하여 제1 내부클럭(ICLKRA) 및 제2 내부클럭(ICLKRB)을 동시에 레벨천이 시킨다. 따라서, 복수의 D-플립플롭 및 인버터들을 통해 내부클럭들을 지연시켜 생성하는 경우와 비교할 때 내부지연시간을 제거하여 반도체메모리장치의 고속동작을 위한 충분한 마진을 확보할 수 있다.
1: 제1 클럭버퍼부 2: 제2 클럭버퍼부
11: 제1 버퍼부 12: 제2 버퍼부
13: 제1 래치부 14: 제1 초기화소자
15: 제2 초기화소자 21: 제3 버퍼부
22: 제4 버퍼부 23: 제2 래치부
24: 제3 초기화소자 25: 제4 초기화소자
30: 제1 버퍼 31: 제2 버퍼
32: 제3 버퍼 33: 제4 버퍼
34: 제1 래치 35: 제2 래치
36: 제1 초기화소자 37: 제2 초기화소자
38: 제3 초기화소자 39: 제4 초기화소자

Claims (27)

  1. 외부클럭에 응답하여 제1 내부클럭 및 제2 내부클럭을 반전버퍼링하여 제3 내부클럭 및 제4 내부클럭을 생성하는 제1 클럭버퍼부; 및
    상기 외부클럭에 응답하여 상기 제3 내부클럭 및 상기 제4 내부클럭을 반전버퍼링하여 상기 제1 내부클럭 및 상기 제2 내부클럭을 생성하는 제2 클럭버퍼부를 포함하되, 상기 제1 클럭버퍼부는 상기 외부클럭의 제1 에지에 동기하여 상기 제1 내부클럭을 반전버퍼링하여 상기 제4 내부클럭을 제1 노드로 출력하는 제1 버퍼부 및 상기 외부클럭의 상기 제1 에지에 동기하여 상기 제2 내부클럭을 반전버퍼링하여 상기 제3 내부클럭을 제2 노드로 출력하는 제2 버퍼부를 포함하는 다중위상클럭생성회로.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 제1 클럭버퍼부는 상기 외부클럭의 제1 에지에 동기하여 상기 제1 내부클럭을 반전버퍼링하여 상기 제4 내부클럭을 생성하는 다중위상클럭생성회로.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서, 상기 제1 클럭버퍼부는 상기 외부클럭의 상기 제1 에지에 동기하여 상기 제2 내부클럭을 반전버퍼링하여 상기 제3 내부클럭을 생성하는 다중위상클럭생성회로.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서, 상기 제2 클럭버퍼부는 상기 외부클럭의 제2 에지에 동기하여 상기 제3 내부클럭을 반전버퍼링하여 상기 제1 내부클럭을 생성하는 다중위상클럭생성회로.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서, 상기 제2 클럭버퍼부는 상기 외부클럭의 상기 제2 에지에 동기하여 상기 제4 내부클럭을 반전버퍼링하여 상기 제2 내부클럭을 생성하는 다중위상클럭생성회로.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서, 상기 제1 에지는 상기 외부클럭의 폴링에지이고, 상기 제2 에지는 상기 외부클럭의 라이징에지인 다중위상클럭생성회로.
  7. 삭제
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 제1 클럭버퍼부는
    상기 제1 노드와 상기 제2 노드 사이에 연결되어, 상기 제1 노드 및 상기 제2 노드의 전압을 래치하는 래치부를 더 포함하는 다중위상클럭생성회로.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서, 상기 제1 클럭버퍼부는
    반도체메모리장치의 초기화동작 시 상기 제1 노드의 전압을 초기화하는 제1 초기화소자; 및
    상기 반도체메모리장치의 초기화동작 시 상기 제2 노드의 전압을 초기화하는 제2 초기화소자를 더 포함하는 다중위상클럭생성회로.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서, 상기 제1 초기화소자는 반전리셋신호에 응답하여 상기 제1 노드를 구동전압으로 초기화하고, 상기 제2 초기화소자는 리셋신호에 응답하여 상기 제2 노드를 접지전압으로 초기화하는 다중위상클럭생성회로.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서, 상기 구동전압은 상기 반도체메모리장치 내부에서 생성되는 내부전압 또는 상기 반도체메모리장치 외부에서 인가되는 외부전압인 다중위상클럭생성회로.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 제2 클럭버퍼부는
    상기 외부클럭의 제2 에지에 동기하여 상기 제3 내부클럭을 반전버퍼링하여 상기 제1 내부클럭을 제3 노드로 출력하는 제3 버퍼부; 및
    상기 외부클럭의 상기 제2 에지에 동기하여 상기 제4 내부클럭을 반전버퍼링하여 상기 제2 내부클럭을 제4 노드로 출력하는 제4 버퍼부를 포함하는 다중위상클럭생성회로.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서, 상기 제2 클럭버퍼부는
    상기 제3 노드와 상기 제4 노드 사이에 연결되어, 상기 제3 노드 및 상기 제4 노드의 전압을 래치하는 래치부를 더 포함하는 다중위상클럭생성회로.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서, 상기 제2 클럭버퍼부는
    반도체메모리장치의 초기화동작 시 상기 제3 노드의 전압을 초기화하는 제1 초기화소자; 및
    상기 반도체메모리장치의 초기화동작 시 상기 제4 노드의 전압을 초기화하는 제2 초기화소자를 더 포함하는 다중위상클럭생성회로.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서, 상기 제1 초기화소자는 리셋신호에 응답하여 상기 제3 노드를 접지전압으로 초기화하고, 상기 제2 초기화소자는 반전리셋신호에 응답하여 상기 제4 노드를 구동전압으로 초기화하는 다중위상클럭생성회로.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서, 상기 구동전압은 상기 반도체메모리장치 내부에서 생성되는 내부전압 또는 상기 반도체메모리장치 외부에서 인가되는 외부전압인 다중위상클럭생성회로.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 제3 내부클럭은 상기 제1 내부클럭보다 90°만큼 지연된 위상을 갖고, 상기 제2 내부클럭은 상기 제1 내부클럭보다 180°만큼 지연된 위상을 갖으며, 상기 제4 내부클럭은 상기 제1 내부클럭보다 270°만큼 지연된 위상을 갖는 다중위상클럭생성회로.
  18. 외부클럭의 제1 에지에 동기하여 제1 내부클럭을 반전버퍼링하여 제4 내부클럭을 생성하는 제1 버퍼;
    상기 외부클럭의 제2 에지에 동기하여 상기 제4 내부클럭을 반전버퍼링하여 제2 내부클럭을 생성하는 제2 버퍼;
    상기 외부클럭의 상기 제1 에지에 동기하여 상기 제2 내부클럭을 반전버퍼링하여 제3 내부클럭을 생성하는 제3 버퍼; 및
    상기 외부클럭의 상기 제2 에지에 동기하여 상기 제3 내부클럭을 반전버퍼링하여 상기 제1 내부클럭을 생성하는 제4 버퍼를 포함하는 다중위상클럭생성회로.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서, 상기 제3 내부클럭은 상기 제1 내부클럭보다 90°만큼 지연된 위상을 갖고, 상기 제2 내부클럭은 상기 제1 내부클럭보다 180°만큼 지연된 위상을 갖으며, 상기 제4 내부클럭은 상기 제1 내부클럭보다 270°만큼 지연된 위상을 갖는 다중위상클럭생성회로.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서, 상기 제1 에지는 상기 외부클럭의 폴링에지이고, 상기 제2 에지는 상기 외부클럭의 라이징에지인 다중위상클럭생성회로.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서, 상기 제1 내부클럭이 출력되는 제1 노드와 상기 제2 내부클럭이 출력되는 제2 노드 사이에 연결되어, 상기 제1 노드와 상기 제2 노드의 전압을 래치하는 제1 래치를 더 포함하는 다중위상클럭생성회로.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제 21 항에 있어서, 상기 제4 내부클럭이 출력되는 제3 노드와 상기 제3 내부클럭이 출력되는 제4 노드 사이에 연결되어, 상기 제3 노드와 상기 제4 노드의 전압을 래치하는 제2 래치를 더 포함하는 다중위상클럭생성회로.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제 22 항에 있어서, 반도체메모리장치의 초기화동작 시 상기 제1 노드의 전압을 초기화하는 제1 초기화소자를 더 포함하는 다중위상클럭생성회로.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제 23 항에 있어서, 상기 반도체메모리장치의 초기화동작 시 상기 제2 노드의 전압을 초기화하는 제2 초기화소자를 더 포함하는 다중위상클럭생성회로.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제 24 항에 있어서, 상기 반도체메모리장치의 초기화동작 시 상기 제3 노드의 전압을 초기화하는 제3 초기화소자를 더 포함하는 다중위상클럭생성회로.
  26. ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈
    제 25 항에 있어서, 상기 반도체메모리장치의 초기화동작 시 상기 제4 노드의 전압을 초기화하는 제4 초기화소자를 더 포함하는 다중위상클럭생성회로.
  27. ◈청구항 27은(는) 설정등록료 납부시 포기되었습니다.◈
    제 26 항에 있어서, 상기 제1 및 제4 초기화소자는 리셋신호에 응답하여 상기 제1 및 제4 노드를 접지전압으로 초기화하고, 상기 제2 및 제3 초기화소자는 반전리셋신호에 응답하여 상기 제2 및 제3 노드를 구동전압으로 초기화하는 다중위상클럭생성회로.
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