KR101933277B1 - 필름형 반도체 밀봉 부재, 이를 이용하여 제조된 반도체 패키지 및 그 제조방법 - Google Patents

필름형 반도체 밀봉 부재, 이를 이용하여 제조된 반도체 패키지 및 그 제조방법 Download PDF

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Abstract

본 발명은, 유리 직물로 이루어진 제1층; 상기 제1층의 상부에 형성되고, 제1에폭시 수지 및 제1무기 충전제를 포함하는 제2층; 상기 제1층의 하부에 형성되고, 제2에폭시 수지 및 제2무기 충전제를 포함하는 제3층을 포함하며, 상기 제3층의 두께가 상기 제2층의 두께보다 두꺼운 필름형 반도체 밀봉 부재, 이를 이용하여 제조된 반도체 패키지 및 그 제조방법에 관한 것이다.

Description

필름형 반도체 밀봉 부재, 이를 이용하여 제조된 반도체 패키지 및 그 제조방법{FILM-TYPE SEMICONDUCTOR ENCAPSULATION MEMBER, SEMICONDUCTOR PACKAGE PREPARED BY USING THE SAME AND METHOD FOR MANUFACTURING THEREOF}
본 발명은 필름형 반도체 밀봉 부재, 이를 이용하여 제조된 반도체 패키지 및 그 제조방법에 관한 것이다. 보다 상세하게는 대면적 적용이 가능하고, 휨 발생이 적으며, 내로우 갭 필링(Narrow Gap Pilling) 특성이 우수하여, 웨이퍼 레벨 패키징 또는 패널 레벨 패키징 공정에 적합한 필름형 반도체 밀봉 부재, 이를 이용하여 제조된 반도체 패키지 및 그 제조방법에 관한 것이다.
반도체 소자를 수분이나 기계적 충격 등의 외부 환경으로부터 보호하기 위한 목적으로 에폭시 수지 조성물로 반도체 소자를 밀봉하는 방법이 상업적으로 행해지고 있다. 종래에는 반도체 소자 밀봉 시에 웨이퍼를 절단(Dicing)하여 반도체 칩(chip)을 제조한 후, 반도체 칩 단위로 패키징이 이루어졌으나, 최근에 절단되지 않은 웨이퍼 상태 또는 이보다 큰 패널 상태에서 패키징을 수행한 다음, 반도체 칩으로 절단(dicing)하는 공정이 개발되었다. 일반적으로, 전자의 방법을 칩 스케일 패키징(Chip Scale Package, CSP), 후자의 공정을 웨이퍼 레벨 패키징(Wafer Level Packaging, WLP) 및 패널 레벨 패키징(Panel Level Packaging, PLP)이라고 한다.
웨이퍼 레벨 패키징은 칩 스케일 패키징 공정에 비해 공정이 단순하고, 패키지 두께가 얇아 반도체 실장 공간을 감소시킬 수 있다는 장점이 있다. 그러나 웨이퍼 레벨 패키징이나 패널 레벨 패키징의 경우, 개개의 칩을 밀봉하는 칩 스케일 패키징에 비해 제막 면적이 넓기 때문에 웨이퍼 또는 패널과 봉지재의 열 팽창율 차이로 인한 휨(Warpage)이 크게 발생한다는 문제점이 있다. 휨이 발생할 경우, 후속 공정의 수율 및 웨이퍼 핸들링에 영향을 미치게 된다. 또한, 현재 웨이퍼 레벨 패키징이나 패널 레벨 패키징의 밀봉재로는 주로 액상 타입의 에폭시 수지 또는 실리콘 수지가 사용되고 있으나, 액상 타입의 조성물의 경우 무기 충전물의 함량이 낮고, 수지도 액상의 단분자를 사용하기 때문에 밀봉 후 반도체 패키지의 신뢰성이 취약하다는 문제점이 있다.
따라서, 웨이퍼 레벨 패키징 또는 패널 레벨 패키징 적용 시에도 휨 발생이 적고, 우수한 신뢰성을 구현할 수 있는 반도체 밀봉 부재의 개발이 요구되고 있다.
관련 선행기술이 한국공개특허 제2014-0064638호에 개시되어 있다.
본 발명의 목적은 휨 발생이 적고, 우수한 신뢰성을 구현할 수 있으며, 웨이퍼 레벨 패키징 또는 패널 레벨 패키징 공정에 적합한 필름용 반도체 밀봉 부재를 제공하는 것이다.
본 발명의 다른 목적은 유동성이 우수하여 내로우 갭 필링(Narrow Gap Pilling) 특성이 우수한 필름용 반도체 밀봉 부재를 제공하는 것이다.
본 발명의 또 다른 목적은 상기 필름용 반도체 밀봉 부재를 이용한 반도체 패키지 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 상기 필름용 반도체 밀봉 부재로 밀봉된 반도체 패키지를 제공하는 것이다.
일 측면에서, 본 발명은, 유리 직물로 이루어진 제1층; 상기 제1층의 상부에 형성되고, 제1에폭시 수지 및 제1무기 충전제를 포함하는 제2층; 상기 제1층의 하부에 형성되고, 제2에폭시 수지 및 제2무기 충전제를 포함하는 제3층을 포함하며, 상기 제3층의 두께가 상기 제2층의 두께보다 두꺼운 필름형 반도체 밀봉 부재를 제공한다. 이때, 상기 제3층의 두께는 상기 제2층의 두께의 2배 이상인 것이 바람직하다.
한편, 상기 제1무기충전제는 최대 입경이 상기 유리 직물의 공극 면적의 1/2 이하일 수 있으며, 상기 제2무기 충전제의 최대 입경은 상기 제3층의 두께의 1/2 이하일 수 있다. 상기 제1무기 충전제와 제2무기 충전제의 최대 입경은 서로 동일하거나 상이할 수 있다.
일 구체예에서, 상기 제3층은 최대 입경이 상이한 2종 이상의 무기 충전제를 포함할 수 있으며, 이때, 상기 제3층은 최대 입경이 큰 무기 충전제들이 분포한 제1영역 및 최대 입경이 작은 무기 충전제들이 분포한 제2영역으로 이루어질 수 있다.
다른 측면에서, 본 발명은 상기 본 발명에 따른 필름형 반도체 밀봉 부재를 이용하여 반도체 소자를 밀봉하는 단계를 포함하는 반도체 패키지 제조 방법을 제공한다.
상기 밀봉은 컴프레션 몰딩(Compression Molding)법, 또는 라미네이션(Lamination)법에 의해 수행될 수 있다.
일 구체예에서, 상기 반도체 패키지 제조 방법은, 상기 반도체 패키지 제조 방법은, 일면에 임시 고정 부재가 부착된 캐리어 부재를 준비하는 단계; 상기 임시 고정 부재 상에 다수의 반도체 칩을 배열하는 단계; 상기 필름형 반도체 밀봉 부재를 이용하여 상기 반도체 칩 상에 밀봉층을 형성하는 단계; 상기 밀봉층과 임시 고정 부재를 분리하는 단계; 상기 다수의 반도체 칩 상에 재배선층을 포함하는 기판을 형성하는 단계; 상기 기판의 하부에 외부 접속 단자를 형성하는 단계; 및 다이싱 공정을 통해 개별 반도체 패키지를 형성하는 단계를 포함하는 것일 수 있다.
또 다른 측면에서, 본 발명은 상기 본 발명에 따른 필름형 반도체 밀봉 부재를 이용하여 밀봉된 반도체 패키지를 제공한다. 이때, 상기 반도체 패키지는 플립 칩 방식의 반도체 칩, 와이어 본딩 방식의 반도체 칩 또는 이들의 조합을 포함할 수 있다. 또한, 상기 반도체 패키지는 적어도 2개 이상의 이종의 반도체 칩들을 포함할 수 있다.
일 구체예에서, 상기 반도체 패키지는, 재배선층을 포함하는 기판; 상기 재배선층 상부에 배치되는 적어도 하나 이상의 반도체 칩; 상기 본 발명에 따른 필름형 반도체 밀봉 부재를 이용하여 상기 반도체 칩을 봉지하도록 형성되는 밀봉층; 및 상기 기판의 하부에 형성되는 외부 접속 단자를 포함한다.
본 발명에 따른 반도체 밀봉 부재는 필름형으로 형성되어 대면적으로 적용되는 웨이퍼 레벨 패키징 및 패널 레벨 패키징에 유용하게 적용될 수 있다.
본 발명에 따른 반도체 밀봉 부재는 유리 직물을 포함하여 우수한 강성을 가지므로, 이를 이용하여 반도체 패키지를 제조할 경우, 우수한 신뢰성을 구현할 수 있다.
본 발명에 따른 반도체 밀봉 부재는 유리 직물의 하부에 유동성이 우수하고, 두꺼운 수지층을 포함하기 때문에, 내로우 갭 필링 특성이 우수하고, 몰딩 시에 와이어의 손상을 최소화할 수 있다.
도 1은 본 발명에 따른 반도체 밀봉 부재의 일 실시예를 도시한 도면이다.
도 2는 본 발명에 따른 반도체 밀봉 부재의 다른 실시예를 도시한 도면이다.
도 3은 본 발명에 따른 반도체 패키지의 일 실시예를 도시한 도면이다.
도 4는 본 발명에 따른 반도체 패키지의 다른 실시예를 도시한 도면이다.
도 5는 본 발명에 따른 반도체 패키지의 또 다른 실시예를 도시한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명을 보다 구체적으로 설명한다. 다만, 하기 도면은 본 발명에 대한 이해를 돕기 위해 제공되는 것일 뿐, 본 발명이 하기 도면에 의해 한정되는 것은 아니다.
또한, 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서에서 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수 있다.
'상부', '상면', '하부', '하면' 등과 같은 위치 관계는 도면을 기준으로 기재된 것일 뿐, 절대적인 위치 관계를 나타내는 것은 아니다. 즉, 관찰하는 위치에 따라, '상부'와 '하부' 또는 '상면'과 '하면'의 위치가 서로 변경될 수 있다.
반도체 밀봉 부재
먼저, 본 발명에 따른 반도체 밀봉 부재에 대해 설명한다.
도 1 및 도 2에는 본 발명에 따른 반도체 밀봉 부재의 실시예들이 도시되어 있다. 도 1 및 도 2에 도시된 바와 같이, 본 발명에 따른 반도체 밀봉 부재는 유리 직물로 이루어진 제1층(10), 상기 제1층의 상부에 형성되는 제2층(20) 및 상기 제1층의 하부에 형성되는 제3층(30)을 포함한다.
상기 유리 직물은 유리 섬유(12)들이 직조되어 형성되는 직물로, 상기 유리 직물을 구성하는 유리 섬유의 재질은 특별히 제한되지 않는다. 예를 들면, 상기 유리 직물은 E유리, C유리, A유리, S유리, D유리, NE유리, T유리, H유리 등으로 형성될 수 있으며, 이들 중에서도 E유리 또는 S유리가 특히 바람직하다.
상기 유리 직물의 두께는 10 내지 50㎛, 바람직하게는 15 내지 35 ㎛일 수 있다. 상기 범위에서, 필름형 반도체 밀봉 부재의 제작이 용이하다.
다음으로, 상기 제2층(20)은 유리 직물로 이루어진 제1층(10)의 상부에 형성되며, 제1에폭시 수지(24)와 제1무기 충전제(22)을 포함하는 제1에폭시 수지 조성물에 의해 형성된다.
상기 제1에폭시 수지(24)로는 2개 이상의 에폭시기를 포함하는 에폭시 수지가 사용될 수 있으며, 특별히 제한되지 않는다. 예를 들면, 상기 제1에폭시 수지(24)는, 페놀 또는 알킬 페놀류와 히드록시벤즈알데히드와의 축합물을 에폭시화함으로써 얻어지는 에폭시 수지, 페놀노볼락형 에폭시 수지, 크레졸노볼락형 에폭시 수지, 다관능형 에폭시 수지, 나프톨노볼락형 에폭시 수지, 비스페놀Ａ/비스페놀F/비스페놀AD의 노볼락형 에폭시 수지, 비스페놀Ａ/비스페놀F/비스페놀AD의 글리시딜에테르, 비스히드록시비페닐계 에폭시 수지, 디시클로펜타디엔계 에폭시 수지　등을 들 수 있다. 보다 구체적으로는, 상기 에폭시 수지는 크레졸노볼락형 에폭시 수지, 다관능형 에폭시 수지, 페놀아랄킬형 에폭시 수지, 바이페닐형 에폭시 수지 등일 수 있다.
한편, 상기 제1무기충전제(22)로는, 반도체 밀봉재에 사용되는 일반적인 무기 충전제들이 제한없이 사용될 수 있으며, 특별히 한정되지 않는다. 예를 들면, 상기 제1무기충전제로는 실리카, 탄산칼슘, 탄산마그네슘, 알루미나, 세리아, 마그네시아, 클레이(clay), 탈크(talc), 규산칼슘, 산화티탄, 산화안티몬, 유리섬유 등이 사용될 수 있다. 이들은 단독 또는 혼합하여 사용될 수 있다. 이 중에서도 실리카가 특히 바람직하다.
한편, 상기 제1무기충전제는 최대 입경이 상기 유리 직물의 공극 면적의 1/2 이하, 바람직하게는 유리 직물의 공극 면적의 1/3 이하인 것이 바람직하다. 제1무기 충전제의 최대 입경이 유리 직물의 공극 면적의 1/2를 초과하는 경우에, 제1무기 충전제에 의해 유리 직물의 공극이 막혀 성형 시 유동성이 떨어질 수 있기 때문이다.
구체적으로는, 상기 제1무기 충전제는 최대 입경이 0.5 내지 20㎛, 바람직하게는 1 내지 10㎛일 수 있다. 한편, 상기 제2층(20)은 제1에폭시 수지(24)를 5 내지 80중량%, 바람직하게는 15 내지 70중량%, 더 바람직하게는 25 내지 60중량%로 포함하고, 상기 제1무기 충전제(22)를 1 내지 95중량%, 바람직하게는 5 내지 70중량%, 더 바람직하게는 10 내지 50중량%로 포함할 수 있다. 상기 범위에서 반도체 밀봉 부재의 유동성 및 기계적 물성을 적절하게 확보할 수 있다.
상기 제2층(20)은 그 두께가 5 내지 40㎛, 바람직하게는 10 내지 30㎛일 수 있다.
다음으로, 상기 제3층(30)은 유리 직물로 이루어진 제1층(10)의 하부에 형성되며, 제2에폭시 수지(34)와 제2무기 충전제(32)을 포함하는 제2에폭시 수지 조성물에 의해 형성된다.
상기 제2에폭시 수지(34)로는 2개 이상의 에폭시기를 포함하는 에폭시 수지가 사용될 수 있으며, 특별히 제한되지 않는다. 예를 들면, 상기 제2에폭시 수지(34)는, 페놀 또는 알킬 페놀류와 히드록시벤즈알데히드와의 축합물을 에폭시화함으로써 얻어지는 에폭시 수지, 페놀노볼락형 에폭시 수지, 크레졸노볼락형 에폭시 수지, 다관능형 에폭시 수지, 나프톨노볼락형 에폭시 수지, 비스페놀Ａ/비스페놀F/비스페놀AD의 노볼락형 에폭시 수지, 비스페놀Ａ/비스페놀F/비스페놀AD의 글리시딜에테르, 비스히드록시비페닐계 에폭시 수지, 디시클로펜타디엔계 에폭시 수지　등을 들 수 있다. 보다 구체적으로는, 상기 에폭시 수지는 크레졸노볼락형 에폭시 수지, 다관능형 에폭시 수지, 페놀아랄킬형 에폭시 수지, 바이페닐형 에폭시 수지 등일 수 있다.
상기 제2에폭시 수지(34)는 상기 제1에폭시 수지(24)와 동일하거나 상이할 수 있다.
또한, 상기 제2에폭시 수지(34)는 상이한 2종 이상의 수지를 포함할 수 있다. 제2에폭시 수지(34)가 2종 이상의 에폭시 수지를 포함할 경우, 상기 에폭시 수지는 서로 다른 영역에 존재할 수 있다. 예를 들면, 상기 제3층은 상기 제2층을 형성하는 제1에폭시 수지와 동일한 에폭시 수지와 상기 제1에폭시 수지와 상이한 에폭시 수지를 포함할 수 있으며, 이 경우, 제1에폭시 수지와 동일한 에폭시 수지가 제3층의 상부, 즉, 유리 직물에 근접한 영역에 배치되고, 상기 제1에폭시 수지와 상이한 에폭시 수지는 제3층의 하부에 배치될 수 있다.
한편, 상기 제2무기충전제(32)로는, 반도체 밀봉재에 사용되는 일반적인 무기 충전제들이 제한없이 사용될 수 있으며, 특별히 한정되지 않는다. 예를 들면, 상기 제1무기충전제로는 실리카, 탄산칼슘, 탄산마그네슘, 알루미나, 세리아, 마그네시아, 클레이(clay), 탈크(talc), 규산칼슘, 산화티탄, 산화안티몬, 유리섬유 등이 사용될 수 있다. 이들은 단독 또는 혼합하여 사용될 수 있다. 이 중에서도 실리카가 특히 바람직하다.
한편, 상기 제2무기충전제(32)의 최대 입경은 상기 제3층(30)의 두께의 1/2 이하, 바람직하게는 1/3 이하일 수 있다. 제2무기 충전제의 최대 입경이 제3층의 두께의 1/2를 초과할 경우, 성형성 및 충진성이 저하될 수 있다.
구체적으로는, 상기 제2무기 충전제는 최대 입경이 0.5 내지 60㎛, 바람직하게는 1 내지 30㎛일 수 있다.
한편, 상기 제1무기 충전제와 제2무기 충전제의 최대 입경은 서로 동일하거나 상이할 수 있다.
또한, 상기 제3층(30)은 제2에폭시 수지(34)를 5 내지 80중량%, 바람직하게는 15 내지 70중량%, 더 바람직하게는 25 내지 60중량%로 포함하고, 상기 제2무기 충전제(32)를 1 내지 95중량%, 바람직하게는 5 내지 70중량%, 더 바람직하게는 10 내지 50중량%로 포함할 수 있다. 상기 범위에서 성형성이 우수한 효과가 있다.
한편, 본 발명에 있어서, 상기 제3층(30)은 그 두께가 상기 제2층(20)에 비해 두껍게 형성된다. 바람직하게는 상기 제3층(30)의 두께가 제2층(20)의 두께의 2배 이상, 더 바람직하게는 2배 내지 5배일 수 있다. 본 발명과 같이 유리 직물의 하부에 형성되는 층을 두껍게 형성할 경우, 성형 시에 반도체 칩의 손상을 최소화할 수 있으며, 밀봉 부재의 유동성이 향상되어 내로우 갭 필링 특성이 향상된다.
구체적으로는, 상기 제3층(30)은 그 두께가 50 내지 425㎛, 바람직하게는 40 내지 210㎛일 수 있다. 제3층의 두께가 상기 범위를 만족할 경우, 우수한 유동성 및 패키지 충전성을 확보할 수 있다.
한편, 상기 제3층(30)은 도 1에 도시된 바와 같이, 최대 입경이 동일한 1종의 무기 충전제를 포함할 수도 있고, 도 2에 도시된 바와 같이, 최대 입경이 상이한 2종 이상의 무기 충전제를 포함할 수도 있다.
상기 제3층이 크기가 상이한 2종 이상의 무기 충전제를 포함할 경우에, 상기 제3층은 최대 입경이 큰 무기 충전제들이 분포하는 제1영역(30a) 및 최대 입경이 작은 무기 충전제들이 분포한 제2영역(30b)으로 구분될 수 있다. 도 2에는 최대 입경이 큰 무기 충전제들이 제3층의 하부에 위치하는 것으로 도시되어 있으나, 이에 한정되는 것은 아니며, 크기가 큰 무기 충전제들이 제3층의 상부에 위치하고, 크기가 작은 무기 충전제들이 제3층의 하부에 위치할 수도 있다.
한편, 상기 제1영역(30a) 및 제2영역(30b)의 매트릭스가 되는 에폭시 수지는 서로 동일하거나 상이할 수 있다. 예를 들면, 상기 제1영역(30a)에는 제2층의 제1에폭시 수지와 동일한 에폭시 수지가 포함되고, 상기 제2영역(30b)에는 제1에폭시 수지와 상이한 에폭시 수지가 포함될 수 있다.
한편, 상기 제2층(20) 및 제3층(30)을 형성하는 제1에폭시 수지 조성물 및 제2에폭시 수지 조성물은, 상기한 에폭시 수지 및 무기 충전제 이외에, 경화제, 경화촉진제, 커플링제, 이형제 및 착색제 등을 더 포함할 수 있다.
이때, 상기 경화제로는 반도체 밀봉 부재에 일반적으로 사용되는 경화제들이 제한없이 사용될 수 있으며, 예를 들면, 페놀아랄킬형 페놀수지,　페놀노볼락형 페놀수지, 자일록(xylok)형 페놀수지, 크레졸 노볼락형 페놀수지, 나프톨형 페놀수지, 테르펜형 페놀수지, 다관능형 페놀수지, 디시클로펜타디엔계 페놀수지, 비스페놀 A와 레졸로부터 합성된 노볼락형　페놀수지, 트리스(하이드록시페닐)메탄, 디하이드록시바이페닐을 포함하는 다가 페놀 화합물, 무수 말레인산　및　무수　프탈산을 포함하는 산무수물, 메타페닐렌디아민, 디아미노디페닐메탄, 디아미노디페닐설폰　등의 방향족 아민　등이 사용될 수 있으나, 이에 한정되는 것은 아니다.
상기 경화제는 포함되는 에폭시 수지 조성물의 총 중량에 대하여, 1 내지 40중량%, 바람직하게는 3 내지 35중량%로 포함될 수 있다.
상기 경화 촉진제는 에폭시 수지와 경화제의 반응을 촉진하기 위한 것으로, 예를 들면, 3급 아민, 유기금속화합물, 유기인화합물, 이미다졸, 및 붕소화합물 등이 사용 가능하다. 3급 아민에는 벤질디메틸아민, 트리에탄올아민, 트리에틸렌디아민, 디에틸아미노에탄올, 트리(디메틸아미노메틸)페놀, 2-2-(디메틸아미노메틸)페놀, 2,4,6-트리스(디아미노메틸)페놀과 트리-2-에틸헥실산염 등이 사용될 수 있다. 경화 촉진제의 사용량은 에폭시 수지 조성물 총 중량에 대하여　0.01중량% 내지 2중량% 정도일 수 있으며, 구체적으로 0.02중량% 내지 1.5중량% 정도, 더욱 구체적으로 0.05중량% 내지 1중량% 정도일 수 있다.　상기의 범위에서 에폭시 수지 조성물의 경화를 촉진하고 또한, 경화도도 좋은 장점이 있다.
상기 커플링제는 에폭시 수지와 무기 충전제 사이에서 반응하여 계면 강도를 향상시키기 위한 것으로, 예를 들면, 실란 커플링제일 수 있다. 상기 실란 커플링제는 에폭시 수지와 무기 충전제 사이에서 반응하여, 에폭시 수지와 무기 충전제의 계면 강도를 향상시키는 것이면 되고, 그 종류가 특별히 한정되지 않는다. 상기 실란 커플링제의 구체적인 예로는 에폭시실란, 아미노실란, 우레이도실란, 머캅토실란 등을 들 수 있다. 상기 커플링제는 단독으로 사용할 수 있으며 병용해서 사용할 수도 있다.
상기 커플링제는 에폭시 수지 조성물 총 중량에 대해 0.01중량% 내지 5 중량% 정도, 바람직하게는 0.05중량% 내지 3 중량% 정도, 더욱 바람직하게는 0.1중량% 내지 2 중량% 정도의 함량으로 포함될 수 있다. 상기 범위에서 에폭시 수지 조성물 경화물의 강도가 향상된다.
상기 이형제로는 파라핀계 왁스, 에스테르계 왁스, 고급 지방산, 고급 지방산 금속염, 천연 지방산 및 천연 지방산 금속염으로 이루어진 군으로부터 선택되는 1종 이상을 사용할 수 있다.
상기 이형제는 에폭시수지 조성물 중 0.1 내지 1중량%로 포함될 수 있다.
상기 착색제는 반도체 소자 밀봉재의 레이저 마킹을 위한 것으로, 당해 기술 분야에 잘 알려져 있는 착색제들이 사용될 수 있으며, 특별히 제한되지 않는다. 예를 들면, 상기 착색제는 카본 블랙, 티탄블랙, 티탄 질화물, 인산수산화구리(dicopper hydroxide phosphate), 철산화물, 운모 중 하나 이상을 포함할 수 있다.
상기 착색제는 에폭시 수지 조성물 총 중량에 대해 0.01중량% 내지 5 중량% 정도, 바람직하게는 0.05중량% 내지 3 중량% 정도, 더욱 바람직하게는 0.1중량% 내지 2 중량% 정도의 함량으로 포함될 수 있다.
이외에도, 본 발명의 에폭시 수지 조성물은　본 발명의 목적을 해하지 않는 범위에서 변성 실리콘 오일, 실리콘 파우더, 및 실리콘 레진 등의 응력완화제; Tetrakis[methylene-3-(3,5-di-tertbutyl-4-hydroxyphenyl)propionate]methane 등의 산화방지제;등을　필요에 따라 추가로 함유할 수 있다.
상기와 같은 본 발명에 따른 반도체 밀봉 부재는, 예를 들면, 제1이형 필름 상에 유리 직물을 배치한 후 상기 유리 직물 상에 제1에폭시 수지 조성물을 코팅하고, 건조시켜 제1필름을 형성하고, 제2이형 필름 상에 제2에폭시 수지 조성물을 코팅하고, 건조시켜 제2필름을 형성한 후, 상기 제1필름과 제2필름을 합지하는 방법으로 제조될 수 있다. 이때, 상기 합지는, 예를 들면, 접착제나 점착제와 같은 접착 부재를 이용하여 수행될 수도 있고, 압력이나 온도를 가해 제1필름과 제2필름을 라미네이션하는 방법으로 수행될 수도 있다.
상기와 같은 방법을 통해 제조된 본 발명의 반도체 밀봉 부재는 필름 형태를 가지기 때문에 웨이퍼 레벨 패키징 또는 패널 레벨 패키징과 같은 대면적 공정에 유용하게 사용될 수 있다.
또한, 본 발명에 따른 반도체 밀봉 부재는 유리 직물을 포함하기 때문에 높은 강성을 가져 신뢰성이 높은 반도체 패키지를 제조할 수 있다.
또한, 본 발명에 따른 반도체 밀봉 부재는 유리 직물의 하부에 형성되는 제3층을 두껍게 형성함으로써, 밀봉 성형 시에 우수한 유동성, 성형성, 단차 매립성 및 충진성을 나타낸다.
반도체 패키지 제조방법
다음으로, 본 발명에 따른 반도체 패키지 제조방법에 대해 설명한다.
본 발명에 따른 반도체 패키지 제조 방법은 상기한 본 발명에 따른 필름형 반도체 밀봉 부재를 이용하여 반도체 소자를 밀봉하는 단계를 포함하는 것을 그 특징으로 한다.
이때, 상기 밀봉은, 당해 기술 분야에서 일반적으로 사용되는 반도체 밀봉 방법들, 예를 들면, 컴프레션 몰딩(Compression Molding)법, 또는 라미네이션(Lamination)법 등에 의해 수행될 수 있다.
일 구체예에서, 상기 반도체 패키지 제조 방법은, 웨이퍼 레벨 패키징 또는 패널 레벨 패키징 후 재배선층을 형성하는 방법에 의해 이루어질 수 있다. 구체적으로는, 다음과 같은 방법을 통해 반도체 패키지를 제조할 수 있다.
먼저, 캐리어 웨이퍼 또는 캐리어 패널와 같은 캐리어 부재의 일면에 점착 테이프(Adhesive Tape) 또는 열 이형 테이프(Thermal release Tape)와 같은 임시 고정 부재를 부착하여, 일면에 임시 고정 부재가 부착된 캐리어 부재를 준비한다.
그런 다음, 픽-앤드-플레이스(pick-and-place)와 같은 공정을 이용하여, 상기 임시 고정 부재 상에 다수의 반도체 칩을 재배열(Reconfiguration)시킨다.
반도체칩들의 재배열이 완료되면, 상기한 본 발명의 필름형 반도체 밀봉 부재를 상기 반도체 칩 상에 배치한 후, 컴프레션 또는 라미네이션 등의 방법으로 성형하여 밀봉층을 형성한다. 이때, 상기 성형 온도는 밀봉 부재의 종류에 따라 달라질 수 있으나, 대체로 120 내지 170℃ 정도에서 수행될 수 있다.
한편, 반도체 칩이 밀봉층 성형 공정에서 이동하는 것을 방지하기 위해, 상기 밀봉층 형성 전에 프리 베이킹(pre-baking) 공정을 실시할 수 있으며, 이때, 상기 프리 베이킹 온도는 100 ~ 150℃ 정도, 바람직하게는 110~130℃ 일 수 있다.
상기와 같은 방법으로 밀봉층이 형성된 후에, 밀봉층과 임시 고정 부재를 분리한다. 상기 분리는, 예를 들면, 온도를 상승시켜 점착 테이프에 기포가 발생하도록 하는 방법 등에 의해 이루어질 수 있으나, 이에 한정되는 것은 아니다.
다음으로, 상기 반도체 칩 상에 재배선층(Re-Distribution Layer, RDL)을 포함하는 기판을 형성한다. 상기 재배선층을 포함하는 기판은 반도체칩 상에 유전체층과 금속층을 교대로 적층함으로써 형성될 수 있다. 이때, 상기 유전체층은 예를 들면 감광성 폴리이미드 등으로 이루어질 수 있고, 상기 금속층은 예를 들면, 구리 등으로 이루어질 수 있으나. 이에 한정되는 것은 아니며, 당해 기술 분야에서 사용되는 다양한 재질의 유전체층 및 금속층들이 제한없이 사용될 수 있다. 또한, 상기 재배선층은, 예를 들면, 폴리벤조아졸과 같은 포토레지스트 등으로 이루어질 수 있으나 이에 한정되는 것은 아니며, 당해 기술 분야에서 사용되는 다양한 재배선층 형성 물질들이 제한 없이 사용될 수 있다.
그런 다음, 상기 기판의 하부에 솔더볼과 같은 외부 접속 단자를 형성하고, 다이싱 공정을 통해 개별 반도체 패키지를 형성한다.
반도체 패키지
다음으로, 본 발명에 따른 반도체 패키지에 대해 설명한다. 도 3 내지 도 5에는 본 발명에 따른 반도체 패키지의 실시예들이 도시되어 있다.
도 3 내지 도 5에 도시된 바와 같이, 본 발명에 따른 반도체 패키지는 상기 본 발명에 따른 필름형 반도체 밀봉 부재를 이용하여 밀봉된 것을 그 특징으로 한다.
구체적으로는, 본 발명에 따른 반도체 패키지는, 기판(300), 적어도 하나 이상의 반도체 칩(200a, 200b)과, 본 발명에 따른 필름형 반도체 밀봉 부재로 형성된 밀봉층(100) 및 외부 접속 단자(400)를 포함한다.
상기 기판(300)은 반도체 칩(200a, 200b)를 지지하고, 반도체 칩(200a, 200b)에 전기 신호를 부여하기 위한 것으로, 당해 기술 분야에서 일반적으로 사용되는 반도체 실장용 기판들이 제한없이 사용될 수 있다. 예를 들면, 상기 기판(300)은 회로 기판, 리드 프레임 기판 또는 재배선층(redistribution layer)을 포함하는 기판일 수 있다.
상기 회로 기판은 절연성을 갖는 물질, 예를 들면 에폭시 수지나 폴리이미드와 같은 열 경화성 필름, 액정 폴리에스테르 필름이나 폴리아미드 필름과 같은 내열성 유기 필름이 부착된 평판으로 이루어질 수 있다. 상기 회로 기판에는 회로 패턴이 형성되며, 상기 회로 패턴은 전원 공급을 위한 전원 배선과 접지 배선 및 신호 전송을 위한 신호 배선 등을 포함한다. 상기 각 배선들은 층간 절연막에 의해 서로 구분되어 배치될 수 있다. 구체적으로는, 상기 회로 기판은 회로 패턴이 인쇄 공정에 의해 형성된 인쇄회로기판(Printed Circuit Board, PCB)일 수 있다.
상기 리드 프레임 기판은 니켈, 철, 구리, 니켈 합금, 철 합금, 동 합금 등과 같은 금속 재질로 이루어질 수 있다. 상기 리드 프레임 기판은, 반도체 칩을 탑재하기 위한 반도체 칩 탑재부와 반도체 칩의 전극부와 전기적으로 연결된 접속 단자부를 포함할 수 있으나, 이에 한정되는 것은 아니며, 당해 기술 분야에 알려진 다양한 구조 및 재질의 리드 프레임 기판이 제한 없이 사용될 수 있다.
상기 재배선층을 포함하는 기판은, 도 3 및 도 5에 도시된 바와 같이, 유전체층(310)과 금속층(320)이 교대로 적층된 적층체의 최외층에 재배선층(Re-Distribution Layer, RDL)(330)이 형성된 기판이다. 상기 유전체층(310)은 예를 들면 감광성 폴리이미드 등으로 이루어질 수 있고, 상기 금속층(320)은 예를 들면, 구리 등으로 이루어질 수 있으나. 이에 한정되는 것은 아니며, 당해 기술 분야에서 사용되는 다양한 재질의 유전체층 및 금속층들이 제한없이 사용될 수 있다. 또한, 상기 재배선층은, 예를 들면, 폴리벤조아졸과 같은 포토레지스트 등으로 이루어질 수 있으나 이에 한정되는 것은 아니며, 당해 기술 분야에서 사용되는 다양한 재배선층 형성 물질들이 제한 없이 사용될 수 있다.
상기 기판(300) 상에는 적어도 하나 이상의 반도체 칩(200a, 200b)이 실장된다. 기판 상에 실장되는 반도체 칩의 개수는 특별히 한정되지 않으며, 예를 들면, 도 3 또는 도 4에 도시된 바와 같이, 하나의 기판에 2개 이상의 반도체 칩이 실장될 수도 있고, 도 5에 도시된 바와 같이, 하나의 기판에 하나의 반도체 칩이 실장될 수도 있다.
상기 반도체 칩 실장 방법은, 특별히 한정되지 않으며, 당해 기술 분야에 알려진 반도체 칩 실장 기술이 제한 없이 사용될 수 있다. 예를 들면, 상기 반도체 칩은 플립 칩(flip chip) 방식 반도체칩(200b) 또는 와이어 본딩(wire bonding) 방식의 반도체 칩(200a) 또는 이들의 조합일 수 있다.
플립 칩 방식은 반도체 칩의 아랫면에 범프(bump)를 형성하고, 상기 범프를 이용하여 반도체 칩를 회로 기판에 융착시키는 방식이며, 와이어 본딩 방식은 반도체 칩의 전극부와 기판을 금속 와이어로 전기적으로 연결시키는 방법이다.
한편, 본 발명에 따른 반도체 패키지는 도 3에 도시된 바와 같이, 동종의 반도체칩을 2 이상 포함하도록 구성될 수도 있고, 도 4에 도시된 바와 같이, 이종의 반도체 칩을 포함하도록 구성될 수도 있다.
다음으로, 상기 밀봉층(100)은 반도체 칩(200a, 200b)을 외부 환경으로부터 보호하기 위한 것으로, 상기한 본 발명에 따른 필름형 반도체 밀봉 부재를 이용하여 형성된다. 상기 필름형 반도체 밀봉 부재에 대해서는 상술하였으므로, 구체적인 설명은 생략한다.
한편, 상기 기판(300)의 하면, 즉, 반도체 칩이 실장된 면의 반대면에는 기판(300)과 외부 전원을 전기적으로 연결하기 위한 외부 접속 단자(400)가 구비된다. 상기 접속 단자는 당해 기술 분야에 잘 알려진 다양한 구조의 접속 단자들, 예를 들면, 리드(lead), 볼 그리드 어레이(Ball Grid Array) 등이 제한없이 사용될 수 있다.
일 구체예에 따르면, 본 발명에 따른 반도체 패키지는, 도 3에 도시된 바와 같이, 재배선층을 포함하는 기판, 상기 재배선층 상부에 배치되는 적어도 하나 이상의 반도체 칩, 상기 반도체 칩을 봉지하도록 형성되는 밀봉층 및 상기 기판의 하부에 형성되는 외부 접속 단자를 포함하며, 이때, 상기 밀봉층은 본 발명에 따른 필름형 밀봉 부재에 의해 형성된다.
10, 110: 제1층
20, 120 : 제2층
30, 130 : 제3층
100 : 밀봉층
200a, 200b : 반도체칩
300 : 기판
400 : 외부 접속단자

Claims (14)

  1. 유리 직물로 이루어진 제1층;
    상기 제1층의 상부에 형성되고, 제1에폭시 수지 및 제1무기 충전제를 포함하는 제2층; 및
    상기 제1층의 하부에 형성되고, 제2에폭시 수지 및 제2무기 충전제를 포함하는 제3층을 포함하며,
    상기 제3층의 두께가 상기 제2층의 두께보다 두껍고,
    상기 제1무기충전제의 최대 입경이 상기 유리 직물의 공극 면적의 1/2 이하인 필름형 반도체 밀봉 부재.
  2. 제1항에 있어서,
    상기 제3층의 두께는 상기 제2층의 두께의 2배 이상인 필름형 반도체 밀봉 부재.
  3. 삭제
  4. 제1항에 있어서,
    상기 제2무기 충전제의 최대 입경은 상기 제3층의 두께의 1/2 이하인 필름형 반도체 밀봉 부재.
  5. 제1항에 있어서,
    제1무기 충전제와 제2무기 충전제의 최대 입경은 서로 동일하거나 상이한 필름형 반도체 밀봉 부재.
  6. 제1항에 있어서,
    상기 제3층은 최대 입경이 상이한 2종의 무기 충전제를 포함하는 것인 필름형 반도체 밀봉 부재.
  7. 제6항에 있어서,
    상기 제3층은 최대 입경이 큰 무기 충전제들이 분포한 제1영역 및 최대 입경이 작은 무기 충전제들이 분포한 제2영역으로 이루어지는 것인 필름형 반도체 밀봉 부재.
  8. 청구항 1, 2, 및 4 내지 7 중 어느 한 항의 필름형 반도체 밀봉 부재를 이용하여 반도체 소자를 밀봉하는 단계를 포함하는 반도체 패키지 제조 방법.
  9. 제8항에 있어서,
    상기 밀봉은 컴프레션 몰딩(Compression Molding)법 또는 라미네이션(Lamination)법에 의해 수행되는 것인 반도체 패키지 제조 방법.
  10. 제8항에 있어서,
    상기 반도체 패키지 제조 방법은,
    일면에 임시 고정 부재가 부착된 캐리어 부재를 준비하는 단계;
    상기 임시 고정 부재 상에 다수의 반도체 칩을 배열하는 단계;
    상기 필름형 반도체 밀봉 부재를 이용하여 상기 반도체 칩 상에 밀봉층을 형성하는 단계;
    상기 밀봉층과 임시 고정 부재를 분리하는 단계;
    상기 다수의 반도체 칩 상에 재배선층을 포함하는 기판을 형성하는 단계;
    상기 기판의 하부에 외부 접속 단자를 형성하는 단계; 및
    다이싱 공정을 통해 개별 반도체 패키지를 형성하는 단계를 포함하는 것인 반도체 패키지 제조방법.
  11. 청구항 1, 2, 및 4 내지 7 중 어느 한 항의 필름형 반도체 밀봉 부재를 이용하여 밀봉된 반도체 패키지.
  12. 제11항에 있어서,
    상기 반도체 패키지는 플립 칩 방식의 반도체 칩, 와이어 본딩 방식의 반도체 칩 또는 이들의 조합을 포함하는 것인 반도체 패키지.
  13. 제11항에 있어서,
    상기 반도체 패키지는 적어도 2개 이상의 이종의 반도체 칩들을 포함하는 것인 반도체 패키지.
  14. 재배선층을 포함하는 기판;
    상기 재배선층 상부에 배치되는 적어도 하나 이상의 반도체 칩;
    청구항 1, 2, 및 4 내지 7 중 어느 한 항의 필름형 반도체 밀봉 부재를 이용하여 상기 반도체 칩을 봉지하도록 형성되는 밀봉층; 및
    상기 기판의 하부에 형성되는 외부 접속 단자를 포함하는 것인 반도체 패키지.
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