KR101918639B1 - 반도체 장치 및 그의 형성방법 - Google Patents

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Abstract

반도체 장치를 형성하는 방법이 개시된다. 상기 방법은 실리콘 기판 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 금속 질화막을 포함하는 게이트를 형성하고, 상기 게이트 양측의 상기 실리콘 기판에 소스 드레인을 형성하고, 상기 게이트의 측벽에 측벽 스페이서를 형성하고, 그리고 상기 소스 드레인 상에 금속 실리사이드막을 형성하는 것을 포함한다. 상기 금속 실리사이드막을 형성하는 것은 금속을 상기 소스 드레인 상에 제공하고, 열처리 공정을 수행하여 상기 금속과 실리콘을 반응시키고, 그리고 전기분해된 황산을 사용하여 미반응된 상기 금속의 잔류물을 제거하는 것을 포함한다.

Description

반도체 장치 및 그의 형성방법{SEMICONDUCTOR DEVICE AND FORMING THE SAME}
본 발명은 반도체 장치 및 그의 형성방법에 관한 것으로, 더욱 상세하게는 금속 게이트를 갖는 반도체 장치 및 그의 형성방법에 관한 것이다.
전계 효과 트랜지스터(이하, 트랜지스터라 함)는 반도체 장치를 구성하는 중요한 요소들 중에 하나이다. 통상적으로, 트랜지스터는 반도체 기판에 서로 이격되어 형성된 소스 및 드레인과, 소스 및 드레인 사이의 채널의 상부를 덮는 게이트를 포함한다. 소스 및 드레인은 도펀트 이온을 반도체 기판에 주입하여 형성되고, 게이트는 반도체 기판과 게이트 사이에 개재된 게이트 절연막에 의하여 채널과 절연된다. 이러한 트랜지스터는 반도체 소자 내에서 스위칭 소자 및/또는 논리회로를 구성하는 단일 요소 등으로 널리 사용되고 있다.
최근에, 반도체 장치는 점점 고속화되고 있다. 이에 반하여, 반도체 소자의 고집적화 경향이 더욱 심화되어 트랜지스터의 크기가 점점 미세화되고 있다. 이에 따라, 트랜지스터의 턴 온 전류량(turn-on current)이 감소되어 트랜지스터의 동작 속도가 저하되고 있다. 또한, 트랜지스터의 드레인 영역(또는 소스 영역)과 콘택 구조체간의 접촉저항이 증가되어 트랜지스터의 동작 속도가 저하될 수 있다. 이러한 요인들에 의하여 반도체 소자의 동작 속도가 저하될 수 있다. 따라서, 고집적화된 트랜지스터의 동작 속도를 향상시키기 위하여, 게이트의 저항을 줄이는 것이 요구된다. 게이트의 저항을 줄이기 위하여 금속을 포함하는 게이트가 사용된다.
본 발명의 개념에 따른 일 과제는 신뢰성이 향상된 금속 게이트를 갖는 반도체 장치를 제공하기 위한 것이다.
본 발명의 개념에 따른 다른 과제는 신뢰성이 향성된 금속 게이트를 갖는 반도체 장치의 형성방법을 제공하기 위한 것이다.
본 발명은 반도체 장치의 형성방법을 제공한다. 상기 방법은 실리콘 기판 상에 게이트 절연막을 형성하고; 상기 게이트 절연막 상에 금속 질화막을 포함하는 게이트를 형성하고; 상기 게이트 양측의 상기 실리콘 기판에 소스 드레인을 형성하고; 상기 게이트의 측벽에 측벽 스페이서를 형성하고; 그리고 상기 소스 드레인 상에 금속 실리사이드막을 형성하는 것을 포함할 수 있다. 상기 금속 실리사이드막을 형성하는 것은 니켈을 상기 소스 드레인 상에 제공하고; 열처리 공정을 수행하여 상기 금속막과 실리콘을 반응시키고; 그리고 전기분해된 황산을 사용하여 미반응된 상기 니켈의 잔류물을 제거하는 것을 포함할 수 있다.
상기 측벽 스페이서는 상기 금속 질화막의 적어도 일부분을 노출하고, 상기 전기분해된 황산은 상기 노출된 금속 질화막을 남길 수 있다.
상기 방법은 상기 게이트 및 상기 금속 실리사이드막을 덮는 층간 절연막을 형성하고; 상기 층간 절연막을 식각하여 상기 금속 실리사이드막을 노출하는 오프닝을 형성하고; 그리고 상기 전기분해된 황산을 사용하여, 상기 오프닝 내의 잔류물을 세정하는 것을 더 포함할 수 있다.
상기 전기분해된 황산을 제조하는 것은 수소를 분리하는 공정을 포함한다.
상기 전기분해된 황산의 제조를 위한 황산용액은 실질적으로 과산화수소수를 포함하지 않는다.
상기 방법은 실리콘 기판 상에 게이트 절연막 및 게이트를 형성하고; 상기 게이트를 덮는 층간 절연막을 형성하고; 상기 층간 절연막을 패터닝하여, 상기 게이트 적어도 일측의 상기 실리콘 기판을 노출하는 제1 오프닝을 형성하고; 그리고 상기 제1 오프닝 내에 금속 실리사이드막을 형성하는 것을 포함할 수 있다. 상기 금속 실리사이드막을 형성하는 것은 상기 제1 오프닝 내에 제1 금속막을 제공하고; 열처리 공정을 수행하여, 상기 제1 금속막과 실리콘을 반응시키고; 그리고 전기분해된 황산을 사용하여, 미반응된 상기 제1 금속막의 잔류물을 제거하는 것을 포함할 수 있다.
상기 게이트를 형성하는 것은: 상기 실리콘 기판 상에 게이트 트렌치를 갖는 몰드 절연막을 형성하고; 그리고 상기 게이트 트렌치 내에 게이트를 형성하는 것을 포함한다. 상기 게이트는 순차적으로 적층된 금속 질화막 및 제2 금속막을 포함할 수 있다.
상기 게이트는 금속 질화막 및 상기 금속 질화막 상의 폴리실리콘막을 포함하고, 상기 제1 금속막은 니켈을 포함할 수 있다.
상기 방법은 NMOS 영역 및 PMOS 영역을 포함하는 실리콘 기판에 활성영역을 정의하는 소자분리 절연막을 형성하고; 상기 활성 영역 상에 게이트 절연막을 형성하고; 상기 게이트 절연막 상에 제1 금속막을 포함하는 게이트를 형성하고; 상기 게이트의 측벽에 측벽 스페이서를 형성하고; 그리고 상기 게이트 양측의 상기 활성영역에 금속 실리사이드막을 형성하는 것을 포함할 수 있다. 상기 금속 실리사이드막을 형성하는 것은 제2 금속막을 상기 활성영역 상에 제공하고; 열처리 공정을 수행하여 상기 제2 금속막과 실리콘을 반응시키고; 그리고 전기분해된 황산을 사용하여 상기 제1 금속막을 남기면서 미반응된 상기 제2 금속막의 잔류물을 제거하는 것을 포함할 수 있다.
상기 제1 금속막은 텅스텐, 몰리브덴, 티타늄 질화막, 텅스텐 질화막 또는 탄탈 질화막을 포함할 수 있다.
상기 제2 금속막은 니켈을 포함할 수 있다.
상기 방법은 상기 PMOS 영역의 활성영역의 적어도 일부를 노출하는 마스크 패턴을 형성하고; 그리고 상기 노출된 활성 영역 상에 게르마늄을 포함하는 막을 형성하는 것을 더 포함할 수 있다. 상기 활성영역을 노출하는 것은, 상기 노출된 활성 영역에 인접한 소자분리 절연막의 가장자리의 일 부분을 리세스하여 제1 함몰부(dent)를 형성하는 것을 포함할 수 있다. 상기 제1 금속막의 일부는 상기 제1 함몰부로 연장하고, 상기 측벽 스페이서는 상기 제1 함몰부에서 상기 제1 금속막의 일부를 노출할 수 있다. 상기 NMOS 영역의 활성영역에 인접한 소자분리 절연막의 가장자리의 다른 부분을 리세스하여 제2 함몰부(dent)를 형성하는 것을 더 포함하고, 상기 제1 함몰부의 깊이는 상기 제2 함몰부의 것보다 깊을 수 있다.
상기 방법은 상기 활성영역에 인접한 소자분리 절연막의 가장자리의 일 부분을 리세스하여 함몰부(dent)를 형성하는 것을 더 포함하고, 상기 제1 금속막의 일부는 상기 함몰부로 연장하고, 상기 측벽 스페이서는 상기 함몰부에서 상기 제1 금속막의 일부를 노출할 수 있다.
상기 방법은 실리콘 기판의 활성영역 상에 게이트 절연막을 형성하고; 상기 게이트 절연막 상에 제1 금속을 포함하는 게이트를 형성하고; 상기 게이트의 측벽에 측벽 스페이서를 형성하고; 그리고 상기 게이트 양측의 활성영역 상에 금속 실리사이드막을 형성하는 것을 포함할 수 있다. 상기 금속 실리사이드막을 형성하는 것은 제2 금속을 상기 활성영역에 제공하고; 열처리 공정을 수행하여 상기 제2 금속과 실리콘을 반응시키고; 그리고 상기 제1 금속 보다 상기 제2 금속의 식각율이 높거나 같은 용액을 사용하여, 미반응된 상기 제2 금속의 잔류물을 제거하는 것을 포함할 수 있다.
상기 방법은 실리콘 기판의 활성영역 상에 게이트 절연막을 형성하고; 상기 게이트 절연막 상에 제1 금속을 포함하는 게이트를 형성하고; 상기 게이트의 측벽에 측벽 스페이서를 형성하고; 그리고 상기 게이트 양측의 활성영역 상에 금속 실리사이드막을 형성하는 것을 포함할 수 있다. 상기 금속 실리사이드막을 형성하는 것은 제2 금속을 상기 활성영역에 제공하고; 제1 열처리 공정을 수행하여 상기 제2 금속과 실리콘을 반응시키고; 상기 제1 열처리 후, 전기분해된 황산을 사용하여 미반응된 상기 제2 금속의 잔류물을 제거하고; 그리고 상기 제1 열처리 공정 보다 높은 온도의 제2 열처리 공정을 수행하는 것을 포함할 수 있다.
상기 방법은 상기 제2 열처리 후, 상기 전기분해된 황산 또는 왕수를 사용하여 미반응된 상기 제2 금속의 잔류물을 추가적으로 제거하는 것을 더 포함할 수 있다.
본 발명은 반도체 장치를 제공한다. 상기 장치는 PMOS 영역 및 NMOS 영역을 포함하고, 활성 영역을 정의하는 소자분리 절연막이 형성된 실리콘 기판; 상기 활성 영역 상의 게이트 절연막; 상기 게이트 절연막 상의 금속막을 포함하는 게이트; 상기 게이트 양측의 상기 활성 영역의 소스 드레인; 상기 게이트 측벽의 측벽 스페이서; 그리고 상기 소스 드레인 상의 금속 실리사이드막을 포함할 수 있다. 상기 금속막은 상기 활성 영역에 인접한 소자분리 절연막의 가장자리에 형성된 함몰부로 연장하고, 상기 측벽 스페이서는 상기 함몰부에서 상기 금속막의 일부를 노출하는 두께를 가질 수 있다.
상기 PMOS 영역에서, 상기 활성 영역의 상부는 실리콘 게르마늄막을 포함하고, 상기 PMOS 영역에서의 함몰부는 상기 NMOS 영역에서의 함몰부보다 깊을 수 있다.
상기 PMOS 영역에서, 상기 함물부의 상부면은 상기 실리콘 게르마늄막의 하부면보다 낮을 수 있다.
본 발명의 개념에 따르면, 금속을 포함하는 게이트를 갖는 트랜지스터의 금속 실리사이드 형성시, 전기분해된 황산을 사용하여 미반응 금속 잔류물을 제거한다. 전기분해된 황산은 미반응 금속 잔류물 보다 게이트의 금속을 식각하는 속도가 느리다. 따라서, 트랜지스터의 금속 실리사이드 형성을 위한 미반응 금속 잔류물의 제거 동안, 상기 게이트에 포함된 금속이 제거되지 않고 잔류할 수 있다. 이에 따라, 금속을 포함하는 게이트를 갖는 트랜지스터를 포함하는 반도체 장치의 신뢰성이 향상될 수 있다.
도 1은 본 발명의 일 실시예들에 따른 반도체 장치의 레이아웃의 예이다.
도 2 내지 도 12는 본 발명의 실시예들에 따른 반도체 장치의 형성방법을 나타내는 것으로, 도 1의 I-I' 선 및 II-II' 선에 대응되는 단면도들이다.
도 13a는 본 발명의 개념에 따라 형성된 트랜지스터의 TEM 이미지이고, 도 13b는 일반적인 기술에 따라 형성된 트랜지스터의 TEM 이미지이다.
도 14는 본 발명의 개념에 따라 형성된 반도체 장치와 일반적인 기술에 따라 형성된 반도체 장치의 불량 수를 도시한 그래프이다.
도 15 내지 도 18은 본 발명의 실시예들에 따른 반도체 장치의 형성방법을 나타내는 단면도들이다.
도 19 내지 도 25는 본 발명의 실시예들에 따른 반도체 장치의 형성방법을 나타내는 단면도들이다.
도 26은 본 발명의 실시예들에 따른 반도체 장치의 레이아웃의 예이다.
도 27a 내지 도 41a는 본 발명의 다른 실시예들에 따른 반도체 장치의 형성방법을 나타내는 것으로, 도 26의 I-I' 선 및 II-II' 선에 대응되는 단면도들이다.
도 27b 내지 도 41b는 본 발명의 실시예들에 따른 반도체 장치의 형성방법을 나타내는 것으로, 도 26의 III-III' 선 및 IV-IV' 선에 대응되는 단면도들이다.
도 42는 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 장치를 포함하는 전자 장치의 일 예를 나타내는 개략 블록도이다.
도 43은 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 44는 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 장치를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "연결되어" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 "바로 위에" 있다거나 "직접 연결되어" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에"와 "직접 ~사이에" 등도 마찬가지로 해석될 수 있다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다. 또한, "적어도 하나"는 최소한 하나와 동일한 의미로 사용되며 하나 또는 그 이상을 선택적으로 지칭할 수 있다.
본 발명의 설명에서, "실질적으로 함유하지 않는다"라는 것은 미량을 함유하는 것으로 이해될 수 있다.
본 발명의 실시예들에서 설명되는 반도체 장치는 메모리 반도체 장치, 비메모리 반도체 장치 또는 이들을 구동하는 구동장치일 수 있다.
이하, 도면들을 참조하여, 본 발명의 개념 및 이에 따른 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 레이아웃의 일 예이다. 도 1을 참조하여, 본 발명의 개념에 따른 반도체 장치는 기판에 형성된 활성영역(active area; 11)을 포함한다. 게이트(G)가 상기 활성영역(11)을 가로지를 수 있다.
이하, 본 발명의 일 실시예들에 따른 반도체 장치의 형성방법이 설명된다. 도 2 내지 도 12는 본 발명의 일 실시예들에 따른 반도체 장치의 형성방법을 나타내는 것으로, 도 1의 I-I' 선 및 II-II' 선에 대응되는 단면도들이다.
도 2를 참조하여, 기판(10)이 제공된다. 상기 기판(10)은 실리콘 기판일 수 있다. 상기 기판(10)은 단결정 실리콘막, SOI(silicon on insulator) 또는 실리콘 게르마늄(SiGe)을 구비하는 그룹에서 선택된 하나를 포함할 수 있다. 상기 기판(10)은 제1 도전형, 예를 들면 P형 도전형을 가질 수 있다.
상기 기판(10) 상에 제1 마스크 패턴(23)이 형성된다. 상기 제1 마스크 패턴(23)은 실리콘 질화막을 포함할 수 있다. 상기 실리콘 질화막은 CVD 방법으로 형성될 수 있다. 상기 제1 마스크 패턴(23)과 상기 기판(10) 사이에 버퍼 산화막(21)이 형성될 수 있다. 상기 버퍼 산화막(21)은 예를 들면, 열산화막일 수 있다.
상기 제1 마스크 패턴(23)을 사용하여, 상기 기판(10)을 식각하여 트렌치(12)를 형성할 수 있다. 소자분리 절연막(13)이 상기 트렌치(12)를 채우도록 형성된다. 상기 소자분리 절연막(13)은 실리콘 산화막을 포함할 수 있다. 상기 트렌치(12)와 상기 소자분리 절연막(13) 사이에 라이너 질화막이 형성될 수 있다. 상기 라이너 질화막의 형성 전에 상기 트렌치(12)의 내벽에 열산화막이 형성될 수 있다. 상기 제1 마스크 패턴(23)이 노출될 때까지, 상기 소자분리 절연막(13)을 평탄화하여, 상기 트렌치(12)를 채운다. 상기 평탄화는, 예를 들어 화학적 기계적 연마 공정에 의하여 수행될 수 있다. 상기 소자분리 절연막(13)은 상기 활성영역(11)을 정의한다. 상기 활성영역(11)은 그의 상부면이 평탄한 구조 또는 평탄면으로부터 돌출된 핀을 갖는 핀 구조로 형성될 수 있다.
도 3을 참조하여, 상기 마스크 패턴(23) 및 상기 버퍼 산화막(21)을 제거하여, 상기 활성영역(11)을 노출한다. 상기 마스크 패턴(23) 및 상기 버퍼 산화막(21)의 제거 공정은 습식 식각 공정에 의하여 수행될 수 있다. 상기 마스크 패턴(23) 및 상기 버퍼 산화막(21)의 제거 공정에 의하여, 상기 소자분리 절연막(13) 또한 식각된다. 특히, 상기 활성영역(11)에 인접한 상기 소자분리 절연막(13)의 가장자리가 더 식각되어, 제1 함몰부(D1)가 형성될 수 있다. 상기 제1 함몰부(D1)는 상기 소자분리 절연막(13)의 상부면 보다 낮게 리세스될 수 있다. 상기 제1 함몰부(D1)의 상부면은 상기 활성영역(11)의 상부면 보다 낮을 수 있다.
도 4를 참조하여, 상기 활성영역의 표면에 자연산화막이 형성될 수 있으므로, 자연산화막을 제거하기 위한 세정 공정이 진행될 수 있다. 상기 세정 공정은, 예를 들어 불산을 포함하는 용액을 사용하여 수행될 수 있다. 이 경우, 상기 소자분리 절연막(13)은 더 식각되어 리세스될 수 있다. 상기 제1 함몰부(D1)의 상부면은 더욱 낮아질 수 있다.
도 5를 참조하여, 게이트 절연막(31)이 형성된다. 상기 게이트 절연막(31)은 산화물, 질화물, 산화질화물, 금속실리케이트(metal silicate) 및 고유전상수를 갖는 절연성 고융점 금속 산화물(e.g., 하프늄산화물 또는 알루미늄산화물 등) 중에서 선택된 적어도 하나를 포함할 수 있다. 바람직하게는, 상기 게이트 절연막(41)은 고융점 금속 산화막, 고융점 금속 실리콘 산화막 또는 고융점 금속 실리콘 산질화막을 포함할 수 있다. 더욱 바람직하게는, 상기 게이트 절연막(31)은 하프늄 산화막, 하프늄 실리콘 산화막 또는 하프늄 금속 실리콘 산질화막을 포함할 수 있다.
도 6을 참조하여, 상기 게이트 절연막(31) 상에 게이트막(32)이 형성된다. 상기 게이트막(32)은 제1 금속막(33)을 포함할 수 있다. 상기 제1 금속막(33)은, 예를 들어 예를 들어 텅스텐, 몰리브덴, 티타늄 질화물, 텅스텐 질화물 또는 탄탈늄 질화물을 포함할 수 있다. 상기 게이트막(32)은 상기 제1 금속막(33) 상의 폴리실리콘막(35)을 더 포함할 수 있다. 상기 폴리실리콘막(35)은 불순물로 도핑될 수 있다. 상기 제1 금속막(33) 및 상기 폴리실리콘막(35)은 스퍼터링 방법으로 형성될 수 있다. 상기 폴리실리콘막(35)의 두께는 상기 제1 금속막(33)의 두께보다 두꺼울 수 있다.
도 7을 참조하여, 상기 게이트막(32)이 패터닝되어, 게이트(G)가 형성된다. 상기 게이트(G)의 말단은 상기 제1 함몰부(D1)로 연장할 수 있다. 측벽 스페이서(37)가 상기 게이트(G)의 측벽을 덮는다. 상기 측벽 스페이서(37)는 실리콘 산화막 및/또는 실리콘 질화막을 포함할 수 있다.
도 8을 참조하여, 상기 게이트(G)를 마스크로 상기 활성영역(11)에 불순물 이온을 주입하여, 소스 드레인(S/D)을 형성한다. 제2 금속막(51)이 상기 활성영역(11) 및 상기 게이트(G) 상에 제공된다. 상기 제2 금속막(51)은 니켈을 포함할 수 있다. 상기 제2 금속막(51)은 1 ~ 15wt%의 백금을 더 포함할 수 있다. 상기 제2 금속막(51)은 수백 Å의 두께를 가질 수 있다. 상기 제2 금속막(51) 상에 티타늄 질화막(미도시)이 추가적으로 형성될 수 있다.
도 9를 참조하여, 상기 제2 금속막(51)을 열처리하여 제1 금속 실리사이드막(53)을 형성한다. 상기 제1 금속 실리사이드막(53)은 상기 기판(10)의 실리콘 또는 상기 게이트(G)의 폴리실리콘막(35)이 상기 제2 금속막(51)과 반응하여 형성될 수 있다. 상기 제1 금속 실리사이드막(53)은 상기 게이트(G) 양측의 상기 활성영역(11) 및 상기 게이트(G) 상에 형성된다. 상기 열처리 공정은 제1 열처리 공정 및 상기 제1 열처리 공정에 후속하는 제2 열처리 공정을 포함할 수 있다. 상기 제1 열처리 공정은 200 ~ 350℃의 온도에서 수행될 수 있다. 상기 제1 열처리 공정은 퍼니스 열처리 공정일 수 있다. 상기 제2 금속막(51)의 대부분은 상기 제1 열처리 공정에 의하여 상기 제1 금속 실리사이드막(53)으로 변환되지만, 일부는 실리콘과 반응하지 않은 상태로 잔존할 수 있다. 이러한 미반응된 상기 금속의 잔류물(52)은 불량의 원인이 되므로 제거되어야 한다. 일반적으로 상기 미반응된 금속의 잔류물(52)을 제거하기 위하여 질산 및 염산을 포함하는 왕수(aqua regia)가 사용될 수 있으나, 상기 낮은 온도의 제1 열처리 공정에 의한 상기 제1 금속 실리사이드막(53)은 상기 왕수에 의하여 손상될 수 있다. 때문에 이 경우, 상기 왕수는 사용될 수 없다. 본 발명의 개념에 따르면, 상기 제1 열처리 공정이 수행된 후, 상기 미반응된 상기 금속의 잔류물(52)의 제거를 위하여 전기분해된 황산(electrolyzed sulfuric acid; ESA)이 이용된다.
상기 제2 열처리 공정은 상기 제1 열처리 공정보다 높은 온도에서 수행된다. 상기 제2 열처리 공정은 대략 400℃ 이상의 온도에서 수행될 수 있다. 이에 따라, 상기 제1 금속 실리사이드막(53)은 모노 실리사이드막(mono silicide layer)으로 변환된다. 상기 제2 열처리 공정은 레이저 열처리 공정 및 할로겐 열처리 공정에 의하여 수행될 수 있다.
도 10을 참조하여, 상기 제2 열처리 공정 이후, 상기 미반응된 금속의 잔류물(52)을 추가적으로 제거한다. 상기 미반응된 금속의 잔류물(52)의 제거를 위하여 상기 전기분해된 황산 또는 상기 왕수가 이용될 수 있다.
상기 전기분해된 황산을 제조하는 공정이 설명된다. 반응식 1을 참조하여, 황산과 물이 섞인 황산용액이 전기분해된다.
[반응식 1]
H2SO4 = 2H+ + SO4 2 -
상기 황산용액이 전기분해되어 생성된 SO4 2 -가 식각에 사용된다. 본 발명에서, 전기분해된 황산은 SO4 2 -을 포함하는 것으로 이해될 수 있다. 황산이 전기분해됨에 따라 발생되는 이온화된 수소(예를 들면, H+)는 H2로 변환되어 분리된다. 상기 황산용액은 과산화수소수를 실질적으로 함유하지 않는다. 상기 황산용액의 온도는 대략 130 내지 180℃이다. 따라서, 상기 제1 금속 실리사이드막을 위한 금속(예를 들면 니켈 등)에 대한 상기 전기분해된 황산의 식각율은, 상기 게이트에 사용되는 금속(예를 들면, 텅스텐, 몰리브덴, 티타늄 질화물, 텅스텐 질화물 또는 탄탈늄 질화물 등)에 대한 것과 비교하여 비슷하거나 낮다. 상기 제1 금속 실리사이드막을 위한 금속(예를 들면 니켈 등) 보다 하프늄 산화막, 하프늄 실리콘 산화막 또는 하프늄 금속 실리콘 산질화막에 대한 상기 전기분해된 황산의 식각율은 매우 낮다.
반면, 반응식 2를 참조하여, 일반적인 황산을 포함하는 용액(이하, SPM이라 칭한다)은 과산화수소수와 황산을 사용하여 제조된다.
[반응식 2]
H2SO4 + H2O2 = 2H+ + SO5 2 - + H2O
H2O2 = H+ + HO2 -
상기 SPM은 peroxymonosulfuric acid을 주로 포함한다. 상기 SPM은 이온화된 수소(H+)와 hydroperoxyl(HO2 -)을 추가적으로 포함한다. 상기 이온화된 수소(H+)와 상기 hydroperoxyl(HO2 -)는 금속막, 특히 금속 질화막(예를 들면, 티타늄 질화막 등)을 강하게 식각할 수 있다. 상기 SPM에 의한 상기 게이트에 사용되는 금속의 식각율은 상기 전기분해된 황산에 의한 것 보다 매우 크다. 예를 들어, 상기 SPM에 의한 티타늄 질화막의 식각율은 상기 전기분해된 황산에 의한 것 보다 100배 이상 크다. 때문에, 금속막을 포함하는 게이트가 이미 형성되어 있는 경우, 상기 미반응된 금속의 잔류물을 제거하기 위하여 상기 SPM 보다 상기 전기분해된 황산을 사용하는 것이 바람직하다.
상기 전기분해된 황산 대신 다른 식각용액이 사용될 수 있을 것이다. 바람직하게는, 상기 미반응된 금속의 잔류물의 제거 동안, 상기 게이트를 위한 금속이 제거되지 않으면 좋을 것이다. 환언하면, 상기 금속 실리사이드막을 위한 금속의 식각율에 대한 상기 게이트를 위한 금속의 식각율의 비가, 적은 것이 바람직하다. 본 발명의 개념에 따른 식각용액의 식각율은 상기 금속 실리사이드막을 위한 금속 보다 상기 게이트를 위한 금속이 같거나 낮을 수 있다.
도 11을 참조하여, 층간 절연막(60)이 형성되어, 상기 게이트(G) 및 상기 제1 금속 실리사이드막(53)을 덮는다. 상기 층간 절연막(60)은 실리콘 산화막일 수 있다. 상기 층간 절연막(60)을 패터닝하여, 상기 제1 금속 실리사이드막(53) 및 상기 게이트(G)의 상부면을 노출하는 제1 오프닝들(61a, 61b)이 형성된다.
상기 전기분해된 황산을 사용하여, 상기 오프닝들 내의 잔류물을 제거할 수 있다. 상기 오프닝들(61a, 61b) 내에 콘택 플러그(69)가 형성될 수 있다. 상기 콘택 플러그(69)는 텅스텐일 수 있다.
도 12를 참조하여, 상기 제1 금속막(33)의 일부분의 폭이 상기 폴리실리콘막(35)의 폭보다 클 수 있다. 상기 제1 금속막(33)의 상기 일부분은 상기 소자분리막 (특히, 상기 제1 함몰부(D1))상에 제공될 수 있다. 상기 폴리실리콘막(35)과 상기 제1 금속막(33)이 동일한 공정에서 연속적으로 식각되기 때문이다. 상기 제1 함몰부(D1)에서의 상기 제1 금속막(33)의 두께가 증가하면, 상기 제1 함몰부(D1)에서 식각되지 않고 남겨지는 상기 제1 금속막(33)의 량이 증가할 수 있다. 더욱이, 반도체 장치의 고집적화에 따라 게이트의 길이 뿐만 아니라 상기 측벽 스페이서(37) 두께 또한 감소할 수 있다. 이에 따라, 상기 측벽 스페이서(37)는 상기 제1 함몰부(D1)에서 상기 제1 금속막(33)의 일부를 노출할 가능성이 있다. 상기 측벽 스페이서(37)는 상기 제1 금속막(33)의 적어도 일부를 노출하는 두께를 가질 수 있다.
상기 측벽 스페이서막(37)이 상기 제1 금속막(33)을 완전하게 덮지 못하여 상기 제1 금속막(33)이 상기 전기분해된 황산에 노출되더라도, 상기 제1 금속막(33)은 제거되지 않고 잔존할 수 있다. 반면, 일반적인 SPM은 미반응 금속 잔류물의 제거에는 효과적이지만, 상기 제1 금속막(33) 또한 제거할 수 있는 문제점이 있다. 이와 같이, 상기 전기분해된 황산을 사용하여 미반응 금속 잔류물을 제거하면, 상기 게이트(G)의 금속막이 제거되지 않아 반도체 장치의 불량의 발생이 억제될 수 있다.
도 13a는 본 발명의 개념에 따라 전기분해된 황산을 사용하여 형성된 게이트의 TEM 이미지이고, 도 13b는 일반적인 기술에 따라 일반적인 SPM을 사용하여 형성된 게이트의 TEM 이미지이다. 상기 게이트 절연막은 하프늄 실리콘 산화막, 상기 제1 금속막은 티타늄 질화막이었다. 도시된 바와 같이, 본 발명의 개념에 따른 전기분해된 황산을 사용한 경우에는 상기 게이트를 구성하는 티타늄 질화막이 잔존하지만, 일반적인 SPM을 사용한 경우에는 상기 게이트를 구성하는 티타늄 질화막이 제거되었다. 상기 티타늄 질화막이 제거되어 트랜지스터가 동작하지 않는 불량이 발생할 수 있다.
도 14는 본 발명의 개념에 따라 전기분해된 황산을 사용하여 형성된 반도체 장치(a)와 일반적인 기술에 따라 SPM을 사용하여 형성된 반도체 장치(b)의 불량 수를 도시한 그래프이다. 도시된 바와 같이, 전기분해된 황산을 사용한 경우(a)는 SPM을 사용한 경우(b) 보다 불량수가 97% 만큼 감소되었다.
도 10 및 도 12를 재차 참조하여 본 발명의 실시예들에 따른 반도체 장치가 설명된다.
본 발명의 실시예들에 따른 반도체 장치는 기판(10) 상에 게이트 절연막(31)을 개재하여 제공된 게이트(G), 상기 게이트 양측의 소스 드레인(S/D), 상기 게이트 측벽의 측벽 스페이서(37)를 포함한다.
상기 기판(10)은 단결정 실리콘막, SOI(silicon on insulator) 또는 실리콘 게르마늄(SiGe)을 구비하는 그룹에서 선택된 하나를 포함할 수 있다. 상기 기판(10)은 제1 도전형, 예를 들면 P형 도전형을 가질 수 있다. 활성영역(11)을 정의하는 소자분리 절연막(13)이 상기 기판(10)에 제공된다.
상기 소자분리 절연막(13)은 STI막(shallow trench isolation layer)일 수 있다. 상기 소자분리 절연막(13)은 상기 활성영역(11)에 인접하여 제1 함몰부(D1)를 가질 수 있다. 상기 제1 함몰부(D1)는 상기 활성영역(11)에 인접한 소자분리 절연막(13)의 가장자리의 일 부분이 리세스된 것일 수 있다. 상기 제1 함몰부(D1)의 상부면은 상기 활성영역(11)의 상부면 보다 낮을 수 있다.
상기 게이트(G)가 상기 활성영역(11) 상에 제공되어, 상기 소자분리 절연막(13) 상으로 연장될 수 있다. 상기 게이트(G)는 차례로 적층된 제1 금속막(33), 및 폴리실리콘막(35)을 포함할 수 있다. 상기 제1 금속막(33)은 금속(예를 들면, 텅스텐 또는 몰리브덴 등) 또는 도전성 금속 질화물(예를 들면, 티타늄 질화물, 텅스텐 질화물 또는 탄탈늄 질화물 등)을 포함할 수 있다.
상기 게이트 절연막(31)은 산화물, 질화물, 산화질화물, 금속실리케이트(metal silicate) 및 고유전상수를 갖는 절연성 고융점 금속 산화물(ex, 하프늄산화물 또는 알루미늄산화물 등) 중에서 선택된 적어도 하나를 포함할 수 있다. 바람직하게는, 상기 게이트 절연막(31)은 고융점 금속 실리콘 산화막 또는 고융점 금속 실리콘 산질화막을 포함할 수 있다. 더욱 바람직하게는, 상기 게이트 절연막(31)은 하프늄 실리콘 산화막 또는 하프늄 금속 실리콘 산질화막을 포함할 수 있다.
제1 금속 실리사이드막(53)이 상기 소스 드레인(S/D) 및 상기 게이트(G) 상에 제공된다. 상기 제1 금속 실리사이드막(53)은 니켈을 포함할 수 있다. 상기 제1 금속 실리사이드막(53)은 백금을 더 포함할 수 있다.
상기 측벽 스페이서(37)는 상기 게이트(G)의 측벽을 덮는다. 상기 측벽 스페이서(37)는 실리콘 산화막 및/또는 실리콘 질화막을 포함할 수 있다.
상기 게이트(G)의 상기 제1 금속막(33)의 일부는 상기 제1 함몰부(D1)로 연장할 수 있다. 상기 제1 금속막(33)의 일부분(특히, 상기 제1 함몰부(D1)에서)은 상기 폴리실리콘막(35) 보다 큰 폭을 가질 수 있다. 상기 반도체 장치의 고집적화에 따라 상기 게이트(G)의 길이 뿐만 아니라 상기 측벽 스페이서(37)의 두께도 감소할 수 있다. 이에 따라, 상기 측벽 스페이서(37)는 상기 게이트(G)의 상기 제1 금속막의 적어도 일부를 노출하는 두께를 가질 수 있다. 상기 측벽 스페이서(37)는 상기 제1 함몰부(D1)로 연장된 상기 게이트(G)의 상기 제1 금속막(33)의 적어도 일부를 노출하도록 완전하게 덮지 못할 수 있다. 또한, 상기 폴리실리콘막(35)의 두께는 상기 제1 금속막(33)의 두께 보다 클 수 있다.
상기 소스 드레인(S/D)은 n형 또는 p형의 도펀트가 상기 기판에 도핑되어 제공될 수 있다.
도 15 내지 도 18은 본 발명의 실시예들에 따른 반도체 장치의 형성방법을 설명하는 단면들이다.
도 15를 참조하여, 기판(10) 상에 게이트 절연막(31) 및 게이트(G)가 제공된다. 상기 게이트 절연막(31) 및 상기 게이트(G)는 도 2 내지 도 7을 참조하여 전술한 실시예들과 같은 방법으로 형성될 수 있다. 상기 게이트 절연막(31)은 산화물, 질화물, 산화질화물, 금속실리케이트 및 고유전상수를 갖는 절연성 고융점 금속 산화물(ex, 하프늄산화물 또는 알루미늄산화물 등) 중에서 선택된 적어도 하나를 포함할 수 있다. 바람직하게는, 상기 게이트 절연막(31)은 고융점 금속 실리콘 산화막 또는 고융점 금속 실리콘 산질화막을 포함할 수 있다. 더욱 바람직하게는, 상기 게이트 절연막(31)은 하프늄 실리콘 산화막 또는 하프늄 금속 실리콘 산질화막을 포함할 수 있다. 상기 게이트(G)는 차례로 적층된 제1 금속막(33), 및 폴리실리콘막(35)을 포함할 수 있다. 상기 제1 금속막(33)은 금속(예를 들면, 텅스텐 또는 몰리브덴 등) 또는 도전성 금속 질화물(예를 들면, 티타늄 질화물, 텅스텐 질화물 또는 탄탈늄 질화물 등)을 포함할 수 있다.
측벽 스페이서(37)가 상기 게이트(G)의 측벽에 형성된다. 상기 측벽 스페이서(37)는 실리콘 산화막 및/또는 실리콘 질화막을 포함할 수 있다. 층간 절연막(60)이 형성되어, 상기 게이트(G)를 덮는다. 상기 층간 절연막(60)은 실리콘 산화막일 수 있다.
상기 층간 절연막(60)을 패터닝하여, 상기 소스 드레인(S/D)의 적어도 일부를 노출하는 제2 오프닝(62a) 및 상기 게이트(G)의 상부면을 노출하는 제3 오프닝(62b)이 형성된다. 상기 전기분해된 황산을 사용하여, 상기 제2 및 제3 오프닝들(62a, 62b) 내의 잔류물을 제거할 수 있다.
도 16을 참조하여, 제3 금속막(54)이 상기 제2 및 제3 오프닝들(62a, 62b)에 제공된다. 상기 제3 금속막(54)은 니켈을 포함할 수 있다. 상기 제3 금속막(54)은 1 ~ 15wt%의 백금을 더 포함할 수 있다. 상기 제3 금속막(54)은 수백 Å의 두께를 가질 수 있다. 상기 제3 금속막(54) 상에 티타늄 질화막(미도시)이 추가적으로 형성될 수 있다.
도 17을 참조하여, 상기 제3 금속막(54)을 열처리하여 제2 금속 실리사이드막(55)을 형성한다. 상기 제2 금속 실리사이드막(55)은 상기 기판(10)의 실리콘 또는 상기 게이트(G)의 폴리실리콘막이 상기 제3 금속막(54)과 반응하여 형성될 수 있다. 상기 제3 금속 실리사이드막(55)은 상기 소스 드레인(S/D) 및 상기 게이트(G) 상에 형성된다. 상기 열처리 공정은 도 9를 참조하여 설명된 제1 및 제2 열처리 공정을 포함할 수 있다. 전술한 바와 같이, 미반응된 금속의 잔류물이 잔존할 수 있다. 상기 제1 및 제2 열처리 공정들 이후, 상기 미반응된 금속의 잔류물을 제거한다. 본 발명의 개념에 따르면, 상기 미반응된 금속의 잔류물의 제거를 위하여 전술한 전기분해된 황산이 이용된다.
도 18을 참조하여, 상기 제2 및 제3 오프닝들(62a, 62b) 내에 콘택 플러그(69)가 형성된다. 상기 콘택 플러그(69)는 텅스텐일 수 있다.
본 실시예들에서는, 상기 제3 금속 실리사이드막(55)이 소스 및 드레인 중 하나에만 형성되는 것을 도시하고 있으나, 이에 한정되지 않는다. 예를 들어, 상기 제3 금속 실리사이드막(55)이 소스 및 드레인 양측 모두에 형성될 수 있다.
도 19 내지 도 25는 본 발명의 실시예들에 따른 반도체 장치의 형성방법을 설명하는 단면도들이다.
도 19 내지 도 22를 참조하여, 기판(10) 상에 상기 기판을 노출하는 게이트 트렌치(25)를 갖는 몰드 절연막(20)이 형성된다. 상기 몰드 절연막(20)은, 예를 들어 실리콘 산화막일 수 있다. 상기 게이트 트렌치(25)를 갖는 몰드 절연막(20)의 형성방법이, 예를 들어 설명된다.
도 19를 재차 참조하여, 도 2 내지 도 4를 참조하여 설명된 기판(10) 상에 순차적으로 적층된 제1 게이트 절연막(31a), 더미 게이트(34) 및 하드 마스크 패턴(36)이 형성될 수 있다. 상기 제1 게이트 절연막(31a)은 실리콘 산화막일 수 있다. 상기 더미 게이트(34)는 폴리실리콘막일 수 있다. 상기 하드 마스크 패턴(36)은 실리콘 산화막일 수 있다. 상기 더미 게이트(34) 및 상기 하드 마스크 패턴(36)의 측벽에 측벽 스페이서(37)가 형성될 수 있다. 상기 측벽 스페이서(37)는 실리콘 산화막 및/또는 실리콘 질화막을 포함할 수 있다. 상기 더미 게이트(34) 양측의 상기 기판에 소스 드레인(S/D)을 형성한다.
도 20을 재차 참조하여, 상기 기판(10), 상기 측벽 스페이서(37) 및 상기 하드 마스크 패턴(36)을 덮는 라이너막(38)이 형성될 수 있다. 상기 라이너막(38)은 실리콘 산화막 및/또는 실리콘 질화막일 수 있다. 상기 라이너막(38) 상에 몰드 절연막(20)이 형성된다.
도 21 및 도 22를 재차 참조하여, 평탄화 공정을 수행하여, 상기 더미 게이트(34)를 노출한다. 이때, 상기 하드 마스크 패턴(36)은 제거된다. 상기 더미 게이트(34)를 선택적으로 제거한다. 이에 따라, 상기 게이트 트렌치(25)를 갖는 몰드 절연막(20)이 형성된다. 상기 제1 게이트 절연막(31a)이 노출될 수 있다.
도 23을 참조하여, 제2 게이트 절연막(31b)이 형성된다. 상기 제2 게이트 절연막(31b)은 실리콘질화물, 실리콘산화질화물, 금속실리케이트(metal silicate) 및 고유전상수를 갖는 절연성 고융점 금속 산화물(ex, 하프늄산화물 또는 알루미늄산화물 등) 중에서 선택된 적어도 하나를 포함할 수 있다. 바람직하게는, 상기 제2 게이트 절연막(31b)은 고융점 금속 산화막, 고융점 금속 실리콘 산화막 또는 고융점 금속 실리콘 산질화막을 포함할 수 있다. 더욱 바람직하게는, 상기 제2 게이트 절연막(31b)은 하프늄 산화막, 하프늄 실리콘 산화막 또는 하프늄 금속 실리콘 산질화막을 포함할 수 있다. 상기 제1 게이트 절연막(31a)은 도 19에서 설명된 공정에서 형성되지 않고, 상기 게이트 트렌치(25)가 노출하는 상기 기판(10)을 열처리하여 형성될 수 있다. 게이트 절연막(31)은 상기 제1 게이트 절연막(31a) 및 상기 제2 게이트 절연막(31b)을 포함한다.
상기 게이트 절연막(31) 상에 게이트(G)가 형성된다. 상기 게이트(G)는 상기 게이트 트렌치(25)의 적어도 일부를 채우도록 게이트 물질을 증착하고, 상기 몰드 절연막(20)을 노출하도록 평탄화하여 형성될 수 있다. 상기 게이트(G)는 순차적으로 적층된 금속 질화막(33) 및 제4 금속막(36)을 포함할 수 있다. 상기 금속 질화막(33)은 티타늄 질화막 또는 탄탈늄 질화막일 수 있다. 상기 제4 금속막(36)은, 예를 들어 순차적으로 적층된 티타늄 및 알루미늄일 수 있다.
도 24를 참조하여, 층간 절연막(60)이 형성되어, 상기 게이트(G)를 덮는다. 상기 층간 절연막(60)은 실리콘 산화막일 수 있다. 상기 층간 절연막(60)을 패터닝하여 상기 게이트(G)의 적어도 일측의 상기 기판(10)을 노출하는 제4 오프닝(63)을 형성할 수 있다. 이때, 상기 게이트(G)는 상기 층간 절연막(60)에 의하여 덮혀 있다.
도 25를 참조하여, 도 16 내지 도 18을 참조하여 설명된 방법과 같이, 상기 제4 오프닝(63)에 의하여 노출된 상기 기판(10)에 제3 금속 실리사이드막(55)을 형성한다. 상기 제3 오프닝(63) 내에 콘택 플러그(69)가 형성될 수 있다. 상기 콘택 플러그(69)는 텅스텐일 수 있다. 본 실시예들에서는, 상기 제3 금속 실리사이드막(55)이 소스 및 드레인 중 하나에만 형성되는 것을 도시하고 있으나, 이에 한정되지 않는다. 예를 들어, 상기 제3 금속 실리사이드막(55)이 소스 및 드레인 양측 모두에 형성될 수 있다.
본 실시예들의 방법은 20nm 이하의 게이트 길이를 갖는 트랜지스터를 형성하는 것에 유용하다.
도 26은 본 발명의 실시예들에 따른 반도체 장치의 레이아웃의 예이다.
도 26을 참조하여, 본 발명의 개념에 따른 반도체 장치는 제1 영역(A) 및 상기 제1 영역(A)과 분리된 제2 영역(B)을 포함한다. 상기 제1 영역(A)에서의 기판은 N-웰을 가질 수 있다. 상기 제1 영역(A)은 예를 들어, PMOS 트랜지스터가 형성될 수 있는 PMOS 영역(region)일 수 있다. 상기 제2 영역(B)에서의 기판은 P-웰을 가질 수 있다. 상기 제2 영역(B)은 예를 들어, NMOS 트랜지스터가 형성될 수 있는 NMOS 영역일 수 있다.
게이트(G)가 상기 제1 영역(A) 및 상기 제2 영역(B)의 활성영역(11)을 가로지를 수 있다. 층간 절연막(미도시)이 상기 게이트(G)를 덮도록 형성된다.
도 27a 내지 도 41a는 본 발명의 다른 실시예들에 따른 반도체 장치의 형성방법을 나타내는 것으로, 도 26의 I-I' 선 및 II-II' 선에 대응되는 단면도들이다. 도 27b 내지 도 41b는 본 발명의 실시예들에 따른 반도체 장치의 형성방법을 나타내는 것으로, 도 26의 III-III' 선 및 IV-IV' 선에 대응되는 단면도들이다. 도 27b 내지 도 41b의 구성요소의 크기 및 비율은 도 27a 내지 도 41a와 다를 수 있다.
도 26, 도 27a 및 도 27b을 참조하여, 상기 제1 영역(A) 및 상기 제2 영역(B)을 포함하는 기판(10)이 제공된다. 상기 기판(10)은 실리콘 기판일 수 있다. 상기 기판(10)은 단결정 실리콘막 또는 SOI(silicon on insulator)를 포함할 수 있다. 상기 기판(10)은 제1 도전형, 예를 들면 P형 도전형을 가질 수 있다.
상기 기판(10)에 상기 활성영역(11)을 정의하는 소자분리 절연막(13)이 형성된다. 도 2를 참조하여 설명한 바와 같이, 상기 소자분리 절연막(13)은 상기 기판(10)에 트렌치를 형성하고 절연막을 채우는 방법(예를 들면, STI)으로 형성될 수 있다. 상기 절연막은 실리콘 산화막을 포함할 수 있다. 상기 트렌치와 상기 실리콘 산화막 사이에 라이너 질화막이 형성될 수 있다. 상기 라이너 질화막의 형성 전에 상기 트렌치의 내면에 열산화막이 형성될 수 있다. 도 3 및 도 4를 참조하여 설명된 바와 같이, 상기 활성영역(11)에 인접한 상기 소자분리 절연막(13)의 가장자리에 제1 함몰부(미도시)가 형성될 수 있다. 상기 제1 함몰부의 상부면은 상기 활성영역(11)의 상부면 및 상기 소자분리 절연막(13)의 상부면 보다 낮을 수 있다.
도 28a 및 도 28b를 참조하여, 제2 마스크막(25)이 형성된다. 상기 제2 마스크막(25)은 실리콘 질화막일 수 있다. 상기 실리콘 질화막은 CVD 방법으로 형성될 수 있다. 상기 제2 마스크막(25)과 상기 기판(10) 사이에 버퍼 산화막(21)이 형성될 수 있다. 상기 버퍼 산화막(21)은 예를 들면, 열산화막일 수 있다.
도 29a 및 도 29b를 참조하여, 상기 제1 영역(A)의 적어도 일부를 노출하는 포토마스크 패턴(27)이 형성된다. 상기 포토마스크 패턴(27)은 상기 제2 영역(B)을 덮을 수 있다. 예를 들어, 상기 포토마스크 패턴(27)은 상기 제1 영역(A)의 채널영역 또는 소스 드레인 만을 선택적으로 노출할 수 있다. 상기 포토마스크 패턴(27)은 상기 제1 영역(A)의 활성영역에 인접한 소자분리 절연막(13)의 일 부분을 추가적으로 노출할 수 있다.
도 30a, 도 30b, 도 31a 및 도 31b를 참조하여, 상기 포토마스크 패턴(27)을 사용하여 상기 제2 마스크막(25)을 식각함으로써, 제2 마스크 패턴(26)이 형성된다. 상기 제2 마스크막(25)의 식각은 건식 식각 공정을 통하여 수행될 수 있다. 이에 따라, 상기 포토마스크 패턴(27)에 의하여 덮히지 않은 된 제1 영역(A)의 활성영역이 노출될 수 있다. 도면에 도시되지는 않지만, 상기 노출된 제1 영역(A)의 활성영역 또한 리세스될 수 있다. 상기 노출된 제1 영역(A)의 활성영역을 리세스하는 것은 상기 제2 마스크 패턴(26)을 사용하는 식각 공정에 의하여 수행될 수 있다.
상기 제1 영역(A)의 활성영역이 노출됨과 함께, 상기 제1 영역(A)의 노출된 활성영역에 인접한 소자분리 절연막(13)의 가장자리의 일 부분이 노출될 수 있다. 이에 따라, 상기 제1 영역(A)의 노출된 활성 영역에 인접한 소자분리 절연막(13)의 가장자리의 일 부분이 식각되어, 상기 제1 함몰부보다 깊은 제2 함몰부(D2)가 형성될 수 있다. 상기 제2 함몰부(D2)의 상부면은 상기 노출된 활성영역의 상부면 보다 낮을 수 있다. 상기 제2 함몰부(D2)의 상부면은 상기 소자분리 절연막(13)의 상부면 보다 낮을 수 있다.
도 32a 및 도 32b를 참조하여, 상기 노출된 활성영역의 표면에 자연산화막이 형성될 수 있으므로, 자연산화막을 제거하기 위한 세정 공정이 진행될 수 있다. 상기 활성영역의 표면에 고품질의 에피택셜막을 성장시키기 위해 자연산화막과 같은 분술물을 제거하는 세정 공정을 진행하는 것이 바람직하다. 상기 세정 공정은, 예를 들어 불산을 포함하는 용액을 사용하여 수행될 수 있다. 이 경우, 상기 노출된 활성영역에 인접한 소자분리 절연막(13)의 가장자리의 일 부분이 더 리세스될 수 있다. 즉, 상기 제2 함몰부(D2)의 상부면은 더욱 낮아질 수 있다.
상기 노출된 활성영역 상에 실리콘 게르마늄막(14)이 선택적으로 형성된다. 상기 실리콘 게르마늄막(14)을 형성하기 위한 반응 소스는 실리콘 소스 및 게르마늄 소스를 포함할 수 있다. 예를 들어, 상기 실리콘 소스는 사일레인(Silane; SiH4), 다이사일레인(Disilane; Si2H6), 다이클로로사일레인(Dichlorosilane; SiH2Cl2), 삼염화실란(SiHCl3) 및/또는 사염화규소(SiCl4)일 수 있다. 상기 게르마늄 소스는 사수소화 게르마늄(Germanium Tetrahydride: GeH4)일 수 있다. 상기 반응 소스는 도펀트 소스를 더 포함할 수 있다. 예를 들어, 상기 도펀트 소스는 포스핀(phosphine; PH3), 다이보레인(diborane; B2H6) 또는 아사인(arsine; AsH3)일 수 있다.
상기 실리콘 게르마늄막(14)의 상부면의 높이는 상기 제2 영역(B)의 활성영역의 높이 보다 높다.
도 33a 및 도 33b를 참조하여, 상기 제2 마스크 패턴(26)이 제거된다. 상기 제2 마스크 패턴(26)을 제거하는 것은 습식 식각 공정, 예를 들어 인산을 사용하는 습식식각 공정으로 수행될 수 있다. 상기 제2 마스크 패턴(26)이 제거되는 동안, 상기 제2 영역(B)의 활성영역에 인접한 소자분리 절연막(13)의 가장자리의 다른 부분이 리세스되어, 제3 함몰부(D3)가 형성될 수 있다. 이와 동시에, 상기 제2 함몰부(D2)의 상부면은 더욱 낮아질 수 있다. 이에 따라, 상기 제2 함몰부(D2)의 상부면은 상기 제3 함몰부(D3)의 상부면 보다 낮을 수 있다. 상기 제2 함몰부(D2)의 상부면은 상기 실리콘 게르마늄막(14)의 하부면 보다 낮을 수 있다. 상기 제2 함몰부(D2)와 상기 실리콘 게르마늄막(14)의 상부면의 높이 차이는 상기 제3 함몰부(D3)와 상기 제2 영역(B)의 활성영역의 상부면의 높이 차이 보다 크다.
도 34a 및 도 34b를 참조하여, 게이트 절연막(41)이 형성된다. 상기 게이트 절연막(41)은 산화물, 질화물, 산화질화물, 금속실리케이트(metal silicate) 및 고유전상수를 갖는 절연성 고융점 금속 산화물(e.g, 하프늄산화물 또는 알루미늄산화물등) 중에서 선택된 적어도 하나를 포함할 수 있다. 바람직하게는, 상기 게이트 절연막(41)은 고융점 금속 실리콘 산화막 또는 고융점 금속 실리콘 산질화막을 포함할 수 있다. 더욱 바람직하게는, 상기 게이트 절연막(41)은 하프늄 실리콘 산화막 또는 하프늄 금속 실리콘 산질화막을 포함할 수 있다.
도 35a, 도 35b, 도 36a 및 도 36b를 참조하여, 상기 게이트 절연막(41) 상에 게이트(G)가 형성된다. 상기 게이트(G)는 금속을 포함할 수 있다. 상기 게이트(G)는 폴리실리콘막을 더 포함할 수 있다. 상기 게이트(G)의 형성 공정이 보다 상세하게 설명된다.
도 35a 및 도 35b를 참조하여, 상기 게이트 절연막(41) 상에 제6 금속막(43)이 형성된다. 상기 제6 금속막(43)은, 예를 들어 예를 들어 텅스텐, 몰리브덴, 티타늄 질화물, 텅스텐 질화물 또는 탄탈늄 질화물을 포함할 수 있다. 상기 제6 금속막(43) 상에 제3 마스크 패턴(29)이 형성된다. 상기 제3 마스크 패턴(29)은 포토레지스트 패턴일 수 있다. 상기 제3 마스크 패턴(29)은 상기 제2 영역(B)의 제6 금속막(43)을 노출할 수 있다. 상기 제3 마스크 패턴(29)을 사용하여 상기 노출된 제6 금속막(43)을 식각할 수 있다. 상기 제6 금속막(43)은 상기 제1 영역(A) 상에만 남겨질 수 있다.
도 36a 및 도 36b를 참조하여, 상기 제3 마스크 패턴(29)은 제거되고, 금속 산화막(44), 예를 들면 란타늄 산화막이 형성될 수 있다. 상기 금속 산화막(44)은 상기 제1 영역(A)의 제1 금속막(43) 및 상기 제2 영역(B)의 게이트 절연막(41)을 덮을 수 있다. 제7 금속막(45)이 상기 금속 산화막(44) 상에 형성될 수 있다. 상기 제7 금속막(45)은 상기 제6 금속막(43)과 동일한 물질일 수 있다. 폴리실리콘막(47)이 상기 제7 금속막(45) 상에 형성된다. 상기 제6 금속막(43), 상기 금속 산화막(44), 상기 제7 금속막(45) 및 상기 폴리실리콘막(47)은 스퍼터링 방법으로 형성될 수 있다. 상기 폴리실리콘막(47)의 두께는 상기 제6 및 제7 금속막들의 두께의 합 보다 두꺼울 수 있다.
도 37a 및 도 37b를 참조하여, 상기 게이트(G)가 패터닝된다. 패터닝된 게이트(G)의 말단은 상기 제2 및 제3 함몰부들(D2, D3)로 연장할 수 있다.
도 38a 및 도 38b를 참조하여, 상기 게이트(G)를 마스크로 상기 활성영역(11)에 불순물 이온을 주입하여, 소스 드레인(S/D)을 형성한다. 도시된 것과는 달리, 상기 소스 드레인(S/D)의 상기 실리콘 게르마늄막(14)은 제거될 수 있다.
측벽 스페이서(49)가 상기 게이트(G)의 측벽에 형성된다. 상기 측벽 스페이서(49)는 실리콘 산화막 및/또는 실리콘 질화막을 포함할 수 있다. 상기 게이트(G)가 상기 함몰부들(D2, D3)로 연장됨에 따라, 상기 측벽 스페이서(49)가 상기 게이트(G)의 측벽을 완전하게 덮지 못할 수 있다.
더욱이, 도 39a 및 도 39b에 도시된 바와 같이, 상기 제6 및 제7 금속막들(43, 45)의 일부분(특히, 상기 제2 및 제3 함몰부(D2, D3)에서)의 폭이 상기 폴리실리콘막(47)의 폭보다 클 수 있다. 상기 폴리실리콘막(47)과 상기 제6 및 제7 금속막들(43, 45)이 동일한 공정에서 연속적으로 식각되기 때문이다. 상기 제6 및 제7 금속막들(43, 45)이 상기 함몰부들(D2, D3)로 연장 됨에 따라. 상기 함몰부들에서의 상기 제6 및 제7 금속막들(43, 45)의 두께가 증가하여, 상기 함몰부들에서 식각되지 않고 남겨지는 제6 및 제7 금속막들의 량이 증가할 수 있다. 더욱이, 반도체 장치의 고집적화에 따라 게이트의 길이 뿐만 아니라 상기 측벽 스페이서(49)의 두께도 감소할 수 있다. 이에 따라, 상기 측벽 스페이서(49)는 상기 함몰부들(D2, D3)에서 상기 제6 및 제7 금속막들(43, 45)의 일부를 노출할 가능성이 있다.
도 40a 및 도 40b를 참조하여, 제8 금속막(56)이 상기 활성영역(11) 및 상기 게이트(G) 상에 제공된다. 상기 제8 금속막(56)은 니켈을 포함할 수 있다. 상기 제8 금속막(56)은 1 ~ 15wt%의 백금을 더 포함할 수 있다. 상기 제8 금속막(56)은 수백 Å의 두께를 가질 수 있다. 상기 제8 금속막(56) 상에 티타늄 질화막(미도시)이 추가적으로 형성될 수 있다.
도 41a 및 도 41b를 참조하여, 상기 제8 금속막(56)을 열처리하여 제4 및 제5 금속 실리사이드막들(57, 58)을 형성한다. 상기 제4 및 제5 금속 실리사이드막들(57, 58)은 상기 기판(10)의 실리콘 또는 상기 게이트(G)의 폴리실리콘막(47)이 상기 제8 금속막(56)과 반응하여 형성될 수 있다. 상기 제4 금속 실리사이드막(57)은 상기 게이트(G) 양측의 상기 활성영역에 형성된다. 상기 제5 금속 실리사이드막(58)은 상기 게이트(G) 상에 형성된다. 상기 열처리 공정 및 미반응된 금속의 잔류물의 제거는 도 9 및 도 10을 참조하여 설명된 것과 유사할 수 있다.
상기 금속 실리사이드막들을 위한 금속(예를 들면 니켈 등)에 대하여, 상기 전기분해된 황산과 상기 SPM의 식각율은 비슷할 수 있다. 반면, 상기 게이트에 사용되는 금속(예를 들면, 텅스텐, 몰리브덴, 티타늄 질화물, 텅스텐 질화물 또는 탄탈늄 질화물 등)에 대하여, 상기 전기분해된 황산의 식각율은 상기 SPM의 것에 비하여 매우 낮다. 이에 따라, 도 39a에 도시된 바와 같이, 상기 측벽 스페이서막(49)이 상기 제6 및 제7 금속막들(43, 45)을 덮지 못하여 상기 전기분해된 황산에 노출되더라도 상기 제6 및 제7 금속막들(43, 45)은 제거되지 않고 잔존할 수 있다. 반면, 일반적인 SPM은 미반응 금속 잔류물의 제거에는 효과적이지만, 상기 제6 및 제7 금속막들(43, 45) 또한 제거될 수 있다.
이와 같이, 상기 전기분해된 황산을 사용하여 미반응 금속 잔류물을 제거할 때, 상기 게이트(G)의 금속은 제거되지 않아 반도체 장치의 불량의 발생이 억제될 수 있다.
도 41a 및 도 41b를 재차 참조하여 본 발명의 실시예들에 따른 반도체 장치가 설명된다.
본 발명의 실시예들에 따른 반도체 장치는 기판(10) 상에 게이트 절연막(41)을 개재하여 제공된 게이트(G), 상기 게이트 양측의 소스 드레인(S/D), 상기 게이트 측벽의 측벽 스페이서(49)를 포함한다.
상기 기판(10)은 단결정 실리콘막 또는 SOI(silicon on insulator)를 포함할 수 있다. 상기 기판(10)은 제1 도전형, 예를 들면 P형 도전형을 가질 수 있다. 상기 기판(10)은 제1 영역(A) 및 제2 영역(B)을 포함할 수 있다. 상기 제1 영역(A)에서의 기판은 N-웰을 가질 수 있다. 상기 제1 영역(A)은 예를 들어, PMOS 트랜지스터가 형성될 수 있는 PMOS 영역일 수 있다. 상기 제2 영역(B)에서의 기판은 P-웰을 가질 수 있다. 상기 제2 영역(B)은 예를 들어, NMOS 트랜지스터가 형성될 수 있는 NMOS 영역일 수 있다. 상기 기판(10)에 활성 영역(11)을 정의하는 소자분리 절연막(13)이 제공된다.
상기 제1 영역(A)에서, 상기 활성영역(11)의 상부는 금속-반도체 화합물층(14)을 포함할 수 있다. 상기 금속-반도체 화합물층(14)은 실리콘 게르마늄으로 형성될 수 있다. 예를 들어, 상기 금속-반도체 화합물층(14) 내의 실리콘량 및 게르마늄량을 합한 값에 대한 게르마늄량의 비율은 15% 내지 100%일 수 있다. 상기 금속-반도체 화합물층(14)은 상기 제1 영역(A)의 상기 활성영역(11) 전체를 덮을 수 있다. 이와는 달리, 상기 금속-반도체 화합물층(14)은 상기 제1 영역(A)의 채널 영역 또는 상기 제1 영역(A)의 소스 드레인(S/D)에 선택적으로 형성될 수 있다.
상기 게이트(G)가 상기 활성영역(11) 상에 제공되어, 상기 소자분리 절연막(13) 상으로 연장될 수 있다. 상기 게이트(G)는 차례로 적층된 금속막 및 폴리실리콘막(47)을 포함할 수 있다. 상기 금속막은 금속(예를 들면, 텅스텐, 몰리브덴 등) 또는 도전성 금속 질화물(예를 들면, 티타늄 질화물, 텅스텐 질화물 또는 탄탈늄 질화물 등)을 포함할 수 있다.
상기 게이트(G)의 하부(lower portion)는 트랜지스터가 요구하는 일함수를 갖는 도전성 물질로 형성될 수 있다. 상기 제1 영역(A)의 게이트(G)는 순차적으로 적층된 제6 금속막(43), 금속 산화막(44), 제7 금속막(45) 및 폴리실리콘막(47)을 포함할 수 있다. 상기 제2 영역(B)의 게이트(G)는 순차적으로 적층된 금속 산화막(44), 제7 금속막(45) 및 폴리실리콘막(47)을 포함할 수 있다. 상기 제6 및 제7 금속막들(43, 45)은, 예를 들어 텅스텐, 몰리브덴, 티타늄 질화물, 텅스텐 질화물 또는 탄탈늄 질화물 등을 포함할 수 있다. 예를 들어, 상기 제1 영역(A)의 게이트(G)는 순차적으로 적층된 제1 티타늄 질화막(43), 란타늄 산화막(44), 제2 티타늄 질화막(45) 및 폴리실리콘막(47)을 포함할 수 있다. 예를 들어, 상기 제2 영역(B)의 게이트(G)는 순차적으로 적층된 상기 란타늄 산화막(44), 상기 제2 티타늄 질화막(45) 및 폴리실리콘막(47)을 포함할 수 있다. 상기 란타늄 산화막(44)은, 상기 제1 영역(A)에서 상기 게이트 절연막(41)과 이격되고, 상기 제2 영역(B)에서 상기 티타늄 질화막들 내에 제공(embedded)되는 것으로 이해할 수 있다. 상기 함몰부들(D2, D3)에서, 상기 제6 및 제7 금속막들은 상기 폴리실리콘막 보다 큰 폭을 가질 수 있다. 상기 폴리실리콘막의 두께는 상기 금속막들의 두께의 합 보다 클 수 있다.
상기 게이트 절연막(41)은 산화물, 질화물, 산화질화물, 금속실리케이트(metal silicate) 및 고유전상수를 갖는 절연성 고융점 금속 산화물(ex, 하프늄산화물 또는 알루미늄산화물등) 중에서 선택된 적어도 하나를 포함할 수 있다. 바람직하게는, 상기 게이트 절연막(41)은 고융점 금속 실리콘 산화막 또는 고융점 금속 실리콘 산질화막을 포함할 수 있다. 더욱 바람직하게는, 상기 게이트 절연막(41)은 하프늄 실리콘 산화막 또는 하프늄 금속 실리콘 산질화막을 포함할 수 있다.
상기 측벽 스페이서(49)는 상기 게이트(G)의 측벽을 덮는다. 상기 측벽 스페이서(49)는 실리콘 산화막 및/또는 실리콘 질화막을 포함할 수 있다.
상기 소스 드레인(S/D)은 n형 또는 p형의 도펀트가 상기 기판에 도핑되어 제공될 수 있다. 상기 제1 영역(A)에서, 상기 소스 드레인(S/D)은 p형의 도펀트가 상기 기판에 도핑되어 제공될 수 있다. 상기 제2 영역(B)에서, 상기 소스 드레인(S/D)은 n형의 도펀트가 상기 기판에 도핑되어 제공될 수 있다.
제4 및 제5 금속 실리사이드막들(57, 58)이 상기 소스 드레인(S/D) 및 상기 게이트(G) 상에 각각 제공된다. 상기 제4 및 제5 금속 실리사이드막들(57, 58)은 니켈을 포함할 수 있다. 상기 제4 및 제5 금속 실리사이드막들(57, 58)은 1 ~ 15wt%의 백금을 더 포함할 수 있다.
상기 소자분리 절연막(13)은 STI막(shallow trench isolation layer)일 수 있다. 상기 소자분리 절연막(13)은 상기 활성영역(11)에 인접하여 제2 및 제3 함몰부들(D2, D3)을 가질 수 있다. 상기 제2 함몰부(D2)은 상기 제1 영역(A)의 소자분리 절연막(13)의 가장자리의 일 부분이 리세스된 것일 수 있다. 상기 제3 함몰부(D3)은 상기 제2 영역(B)의 소자분리 절연막(13)의 가장자리의 다른 부분이 리세스된 것일 수 있다. 상기 제2 함몰부(D2)의 상부면은 상기 제3 함몰부(D3)의 상부면 보다 낮을 수 있다.
상기 게이트(G)의 상기 제6 및 제7 금속막들(43, 45)의 일부는 상기 함몰부들(D2, D3)로 연장할 수 있다. 상기 반도체 장치의 고집적화에 따라 상기 게이트(G)의 길이 뿐만 아니라 상기 측벽 스페이서의 두께도 감소할 수 있다. 이에 따라, 상기 측벽 스페이서(49)는 상기 게이트의 상기 금속막들의 적어도 일부를 노출하는 두께를 가질 수 있다. 상기 측벽 스페이서(49)는 상기 함몰부들(D2, D3)로 연장된 상기 게이트의 상기 금속막들의 적어도 일부를 노출하도록 완전하게 덮지 못할 수 있다.
본 실시예들의 게이트는 도시된 바와는 달리, 도 19 내지 도 25를 참조하여 설명된 방법으로 형성된 구조를 가질 수 있다.
도 42는 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 장치를 포함하는 전자 장치의 일 예를 나타내는 개략 블록도이다.
도 42를 참조하면, 본 발명의 실시예들에 따른 전자 장치(1100)는 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
상기 전자 장치(1100)는 랩탑 컴퓨터, 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 다른 전자 제품에 적용될 수 있다.
도 43은 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 43을 참조하면, 상기 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 중앙 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 중앙 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스트(SSD, Solid State Disk)로도 구현될 수 있다.
도 44는 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 장치를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 44를 참조하면, 본 발명의 실시예들에 따른 반도체 장치들 중 적어도 하나는 메모리 시스템(1310) 내에 장착될 수 있고, 상기 메모리 시스템(1310)은 정보 처리 시스템(1300)에 장착된다. 본 발명의 개념에 의한 실시 예들에 따른 정보 처리 시스템(1300)은 상기 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 상기 메모리 시스템(1310)은 메모리 소자(1311) 및 상기 메모리 소자(1311)의 전반적인 동작을 제어하는 메모리 컨트롤러(1312)를 포함할 수 있다. 상기 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 상기 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 상기 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명의 개념에 의한 실시 예들에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명의 개념에 의한 실시 예들에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명의 개념에 의한 실시 예들에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (46)

  1. 실리콘 기판 상에 게이트 절연막을 형성하고;
    상기 게이트 절연막 상에 금속 질화막을 포함하는 게이트를 형성하고;
    상기 게이트 양측의 상기 실리콘 기판에 소스 드레인을 형성하고;
    상기 게이트의 측벽에 상기 금속 질화막의 적어도 일부분을 노출하는 측벽 스페이서를 형성하고; 그리고
    상기 소스 드레인 상에 금속 실리사이드막을 형성하는 것을 포함하되,
    상기 금속 실리사이드막을 형성하는 것은:
    니켈을 상기 소스 드레인 상에 제공하고;
    열처리 공정을 수행하여 상기 니켈과 실리콘을 반응시키고; 그리고
    전기분해된 황산을 사용하여 미반응된 상기 니켈의 잔류물을 제거하는 것을 포함하되,
    상기 전기분해된 황산은 상기 노출된 금속 질화막을 남기는 반도체 장치의 형성방법.
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  3. 청구항 1에 있어서,
    상기 게이트는 상기 금속 질화막 상의 폴리실리콘막을 더 포함하고,
    상기 금속 질화막의 일부분의 폭은 상기 폴리실리콘막의 폭보다 큰 반도체 장치의 형성방법.
  4. 청구항 1에 있어서,
    상기 금속 질화막은 티타늄 질화막 또는 탄탈늄 질화막인 반도체 장치의 형성방법.
  5. 청구항 1에 있어서,
    상기 게이트 절연막은 고융점 금속 산화막, 고융점 금속 실리콘 산화막 또는 고융점 금속 실리콘 산질화막을 포함하는 반도체 장치의 형성방법.
  6. 청구항 5에 있어서,
    상기 게이트 절연막은 하프늄 산화막, 하프늄 실리콘 산화막 또는 하프늄 금속 실리콘 산질화막을 포함하는 반도체 장치의 형성방법.
  7. 청구항 1에 있어서,
    상기 게이트 및 상기 금속 실리사이드막을 덮는 층간 절연막을 형성하고;
    상기 층간 절연막을 식각하여 상기 금속 실리사이드막을 노출하는 오프닝을 형성하고; 그리고
    상기 전기분해된 황산을 사용하여, 상기 오프닝 내의 잔류물을 세정하는 것을 더 포함하는 반도체 장치의 형성방법.
  8. 청구항 1에 있어서,
    상기 전기분해된 황산을 제조하는 것은 수소를 분리하는 공정을 포함하는 반도체 장치의 형성방법.
  9. 청구항 8에 있어서,
    상기 전기분해된 황산의 제조를 위한 황산용액은 실질적으로 과산화수소수를 포함하지 않는 반도체 장치의 형성방법.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9837322B2 (en) 2013-05-28 2017-12-05 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement and method of forming
US10256150B2 (en) * 2017-04-03 2019-04-09 International Business Machines Corporation Fabricating Fin-based split-gate high-drain-voltage transistor by work function tuning
KR20190034822A (ko) * 2017-09-25 2019-04-03 삼성전자주식회사 반도체 장치
CN107978519A (zh) * 2017-11-16 2018-05-01 长江存储科技有限责任公司 三维nand中的金属钨栅的制造方法
US10916431B2 (en) * 2019-04-16 2021-02-09 International Business Machines Corporation Robust gate cap for protecting a gate from downstream metallization etch operations
KR20220075859A (ko) * 2020-11-30 2022-06-08 삼성전자주식회사 반도체 메모리 장치
KR20220085482A (ko) * 2020-12-15 2022-06-22 삼성전자주식회사 반도체 소자

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100178763A1 (en) * 2009-01-13 2010-07-15 Kenji Narita Method and apparatus for fabricating semiconductor device
US20110298055A1 (en) * 2005-04-04 2011-12-08 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method for the same

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08291351A (ja) 1995-04-19 1996-11-05 Hitachi Metals Ltd Ｆｅ−Ｎｉ系合金薄板およびその製造方法
JP2001010817A (ja) 1999-06-24 2001-01-16 Sumitomo Metal Mining Co Ltd 硫酸銅の製造方法
US6332970B1 (en) 1999-10-22 2001-12-25 Barry W. Coffey Electrolytic method of and compositions for stripping electroless nickel
FI109922B (fi) 1999-12-21 2002-10-31 Outokumpu Oy Menetelmä arseenin poistamiseksi rikkihappoisesta liuoksesta
US20030146191A1 (en) 2002-02-07 2003-08-07 Ho-Ming Tong Etching method for nickel-vanadium alloy
US6627527B1 (en) * 2002-10-10 2003-09-30 Taiwan Semiconductor Manufacturing Company Method to reduce metal silicide void formation
KR100505044B1 (ko) 2002-12-17 2005-07-29 삼성전자주식회사 세정액 및 이를 이용한 반도체 장치의 세정방법
KR100889362B1 (ko) * 2004-10-19 2009-03-18 삼성전자주식회사 다층 유전체막으로 이루어진 트랜지스터 및 그 제조 방법
JP2007266497A (ja) 2006-03-29 2007-10-11 Kurita Water Ind Ltd 半導体基板洗浄システム
CN101197281A (zh) * 2006-12-05 2008-06-11 中芯国际集成电路制造(上海)有限公司 半导体器件中硅化物接触的制造方法
KR20100056271A (ko) 2008-11-19 2010-05-27 주식회사 하이닉스반도체 반도체소자의 게이트 형성방법
KR20110001583A (ko) 2009-06-30 2011-01-06 주식회사 하이닉스반도체 반도체 소자의 제조방법
JP5148576B2 (ja) 2009-09-25 2013-02-20 株式会社東芝 洗浄方法
JP5106523B2 (ja) 2009-12-16 2012-12-26 株式会社東芝 エッチング処理方法、微細構造体の製造方法、およびエッチング処理装置
CN102194674A (zh) * 2010-03-12 2011-09-21 中芯国际集成电路制造(上海)有限公司 一种自对准金属硅化物制造方法
US8828851B2 (en) * 2012-02-01 2014-09-09 Stmicroeletronics, Inc. Method to enable the formation of silicon germanium channel of FDSOI devices for PFET threshold voltage engineering

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110298055A1 (en) * 2005-04-04 2011-12-08 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method for the same
US20100178763A1 (en) * 2009-01-13 2010-07-15 Kenji Narita Method and apparatus for fabricating semiconductor device

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