KR20190034822A - 반도체 장치 - Google Patents

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KR20190034822A
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gate electrode
electrode layer
gate
layer
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홍형석
김석훈
이인희
이혜란
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삼성전자주식회사
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Abstract

반도체 장치가 제공된다. 반도체 장치는, NMOS 영역 및 PMOS 영역을 포함하는 기판, NMOS 영역에 배치되는 제1 트랜지스터로, 제1 게이트 스택 및 제1 게이트 스택의 적어도 일측에 배치되는 제1 소오스/드레인 영역을 포함하는 제1 트랜지스터 및 PMOS 영역에 배치되는 제2 트랜지스터로, 제2 게이트 스택 및 제2 게이트 스택의 적어도 일측에 배치되는 제2 소오스/드레인 영역을 포함하는 제2 트랜지스터를 포함하고, 제1 게이트 스택은, 순차적으로 적층된(laminated) 제1 고유전율 절연막, 제1 두께를 갖는 제1 게이트 전극층, 제2 게이트 전극층, 제3 게이트 전극층 및 제1 실리콘층을 포함하고, 제2 게이트 스택은, 순차적으로 적층된 제2 고유전율 절연막, 제1 두께보다 큰 제2 두께를 갖는 제4 게이트 전극층, 제5 게이트 전극층, 제6 게이트 전극층 및 제2 실리콘층을 포함하고, 제2 게이트 전극층 및 제5 게이트 전극층은, 란탄(lanthanum) 계열의 물질을 포함한다.

Description

반도체 장치 {Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
DRAM(dynamic random access memory) 등의 반도체 메모리 소자는 셀 어레이(cell array) 영역과 주변 영역 또는, 코어-페리(core-peri) 영역을 포함할 수 있다. 특히, 주변 영역 또는, 코어-페리(core-peri) 영역은, PMOS 트랜지스터가 형성되는 영역과, NMOS 트랜지스터가 형성되는 영역을 포함할 수 있다. 최근에는, PMOS 트랜지스터가 형성되는 영역과 NMOS 트랜지스터가 형성되는 영역 각각에, 서로 다른 구조를 갖는 게이트 구조체를 배치하고 있다.
본 발명이 해결하고자 하는 기술적 과제는 동작 특성이 향상된 반도체 장치 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 장치는, NMOS 영역 및 PMOS 영역을 포함하는 기판, NMOS 영역에 배치되는 제1 트랜지스터로, 제1 게이트 스택 및 제1 게이트 스택의 적어도 일측에 배치되는 제1 소오스/드레인 영역을 포함하는 제1 트랜지스터 및 PMOS 영역에 배치되는 제2 트랜지스터로, 제2 게이트 스택 및 제2 게이트 스택의 적어도 일측에 배치되는 제2 소오스/드레인 영역을 포함하는 제2 트랜지스터를 포함하고, 제1 게이트 스택은, 순차적으로 적층된(laminated) 제1 고유전율 절연막, 제1 두께를 갖는 제1 게이트 전극층, 제2 게이트 전극층, 제3 게이트 전극층 및 제1 실리콘층을 포함하고, 제2 게이트 스택은, 순차적으로 적층된 제2 고유전율 절연막, 제1 두께보다 큰 제2 두께를 갖는 제4 게이트 전극층, 제5 게이트 전극층, 제6 게이트 전극층 및 제2 실리콘층을 포함하고, 제2 게이트 전극층 및 제5 게이트 전극층은, 란탄(lanthanum) 계열의 물질을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 장치는, 매립 게이트 구조체를 포함하는 셀 어레이 영역과, 서로 다른 도전형을 갖는 NMOS 영역 및 PMOS 영역을 포함하는 주변 영역을 포함하는 기판, 상기 NMOS 영역에 배치되는 제1 트랜지스터로, 제1 게이트 스택, 상기 제1 게이트 스택의 적어도 일측에 배치되는 제1 소오스/드레인 영역, 및 상기 제1 게이트 스택의 아래에 배치되는 제1 채널 영역을 포함하는 제1 트랜지스터 및 상기 PMOS 영역에 배치되는 제2 트랜지스터로, 제2 게이트 스택, 상기 제2 게이트 스택의 적어도 일측에 배치되는 제2 소오스/드레인 영역, 및 상기 제2 게이트 스택의 아래에 배치되는 제2 채널 영역을 포함하는 제2 트랜지스터를 포함하고, 상기 제1 게이트 스택은, 순차적으로 적층된(laminated) 제1 고유전율 절연막, 제1 두께를 갖는 제1 게이트 전극층, 제2 게이트 전극층, 제3 게이트 전극층 및 제1 실리콘층을 포함하고, 상기 제2 게이트 스택은, 순차적으로 적층된 제2 고유전율 절연막, 상기 제1 두께보다 큰 제2 두께를 갖는 제4 게이트 전극층, 제5 게이트 전극층, 제6 게이트 전극층 및 제2 실리콘층을 포함하고, 상기 제1 채널 영역과 상기 제2 채널 영역은 서로 다른 물질을 포함하고, 상기 제2 게이트 전극층 및 상기 제5 게이트 전극층은, 란탄(lanthanum) 원소를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 장치는, NMOS 영역 및 PMOS 영역을 포함하는 기판, 상기 NMOS 영역에, 상기 기판 상에 배치되는 제1 게이트 스택, 상기 제1 게이트 스택 아래에 배치되는 제1 채널 영역, 상기 PMOS 영역에, 상기 기판 상에 배치되는 제2 게이트 스택 및 상기 제2 게이트 스택 아래에 배치되고, 상기 제1 채널 영역과 상이한 물질을 포함하는 제2 채널 영역을 포함하고, 상기 제1 게이트 스택은, 순차적으로 적층된(laminated) 제1 고유전율 절연막, 제1 게이트 전극층, 제2 게이트 전극층, 제3 게이트 전극층 및 제1 실리콘층을 포함하고, 상기 제2 게이트 스택은, 순차적으로 적층된 제2 고유전율 절연막, 제4 게이트 전극층, 제5 게이트 전극층, 제6 게이트 전극층 및 제2 실리콘층을 포함하고, 상기 제2 채널 영역은 저마늄(germanium) 원소를 포함하고, 상기 제1 게이트 전극층 및 상기 제4 게이트 전극층은 동일한 금속 원소를 포함하고, 상기 제2 게이트 전극층은, 란탄(lanthanum) 원소를 포함하고, 상기 제5 게이트 전극층은, 란탄 원소와 알루미늄(aluminium) 원소 중 어느 하나를 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 4 각각은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 5는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 기판의 평면도이다.
도 6은 도 5의 제1 영역(R1)의 확대도이다.
도 7 내지 도 10 각각은 도 5 및 도 6의 A-A'와, 도 5의 B-B'를 따라 절단한 단면도이다.
도 11 내지 도 24는 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
이하에서, 도 1을 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 1을 참조하면, 기판(100)은 NMOS 영역(RN)과 PMOS 영역(RP)을 포함할 수 있다. NMOS 영역(RN)과 PMOS 영역(RP)은 서로 분리된 영역일 수도 있고, 서로 연결된 영역일 수도 있다.
NMOS 영역(RN)과 PMOS 영역(RP) 각각에는, 서로 다른 도전형의 트랜지스터가 배치될 수 있다. 예를 들어, NMOS 영역(RN)에는 NMOS 트랜지스터가 형성될 수 있다. 또한, PMOS 영역(RP)에는 PMOS 트랜지스터가 형성될 수 있다.
기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
기판(100)은, 소자 분리막(110)을 포함할 수 있다. 소자 분리막(110)은, 기판(100) 내에 복수개가 배치될 수 있다. 소자 분리막(110)은 예를 들어, 기판(100) 내에 형성되어, NMOS 영역(RN)과 PMOS 영역(RP)을 각각 정의할 수 있다. 또한, 소자 분리막(110) 중 서로 인접하는 소자 분리막(110) 사이에는, 적어도 하나의 트랜지스터가 배치될 수도 있다.
소자 분리막(110)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 소자 분리막(110)은 한 종류의 절연 물질로 이루어지는 단일층일 수도 있고, 여러 종류의 절연 물질들의 조합으로 이루어지는 다중층일 수도 있다.
NMOS 영역(RN)에는, 제1 트랜지스터가 배치될 수 있다. 제1 트랜지스터는, 제1 게이트 스택(G1), 제1 게이트 스페이서(171), 제1 소오스/드레인 영역(105)을 포함할 수 있다. 제1 트랜지스터는, n형의 평면 트랜지스터일 수 있다.
제1 게이트 스페이서(171)는, 제1 게이트 스택(G1)의 적어도 일측에 배치될 수 있다. 예를 들어, 제1 게이트 스페이서(171)는, 제1 게이트 스택(G1)의 양 측에 배치될 수 있다.
제1 게이트 스페이서(171)는, 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄산질화물(SiOCN), 실리콘 탄질화물(SiCN) 또는 이들의 조합 중 하나를 포함할 수 있다.
제1 게이트 스택(G1)은, 순차적으로 적층된(laminated) 제1 고유전율 절연막(131), 제1 게이트 전극층(141), 제2 게이트 전극층(142), 제3 게이트 전극층(143) 및 제1 실리콘층(151)을 포함할 수 있다. 제1 게이트 전극층(141), 제2 게이트 전극층(142), 제3 게이트 전극층(143) 및 제1 실리콘층(151)은, 제1 게이트 스페이서(171) 사이에 배치될 수 있다.
몇몇 실시예에서, 제1 게이트 스택(G1)은, 제1 계면 절연막(121)을 더 포함할 수 있다. 제1 계면 절연막(121)은, 제1 고유전율 절연막(131)과 기판(100) 사이에 배치될 수 있다. 제1 계면 절연막(121)은 유전율(k)이 9 이하인 저유전 물질층, 예를 들어, 실리콘 산화막(k는 약 4) 또는 실리콘 산질화막(산소 원자 및 질소 원자 함량에 따라 k는 약 4~8)을 포함할 수 있다.
몇몇 실시예에서, 제1 고유전율 절연막(131)은, 제1 게이트 스페이서(171)와, 제1 게이트 전극층(141), 제2 게이트 전극층(142) 및 제3 게이트 전극층(143) 각각의 측벽 사이로 비연장, 즉 연장되지 않을 수 있다.
제1 고유전율 절연막(131)은, 예를 들어, 실리콘보다 높은 유전 상수를 갖는 고유전율(high-k dielectric) 물질을 포함할 수 있다. 제1 고유전율 절연막(131)은, 예를 들어, 하프늄 산화물(HfO), 하프늄 실리케이트(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaO), 란타늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리케이트(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 또는 납 스칸듐 탄탈륨 산화물(PbScTaO) 또는 이들의 조합을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 게이트 전극층(141)은 제1 고유전율 절연막(131) 상에 배치될 수 있다. 제1 게이트 전극층(141)은, 예를 들어, 제1 고유전율 절연막(131)의 직접 위(directly on)에 배치될 수 있다. 따라서, 몇몇 실시예에서, 제1 고유전율 절연막(131)과 제1 게이트 전극층(141) 사이에 다른 층이 개재되지 않을 수 있다.
제1 게이트 전극층(141)은 제1 두께(THK1)를 가질 수 있다. 여기서 제1 두께(THK1)는, 기판(100)의 상면으로부터 수직인 방향으로 측정된 값일 수 있다. 예를 들어, 제1 두께(THK1)는, 제1 고유전율 절연막(131)과 제1 게이트 전극층(141)의 경계로부터, 제1 게이트 전극층(141)과 제2 게이트 전극층(142)의 경계까지 측정된 값일 수 있다.
제1 게이트 전극층(141)은, 예를 들어, 티타늄(titanium) 원소와 탄탈륨(tantalum) 원소 중 어느 하나를 포함할 수 있다. 몇몇 실시예에서, 제1 게이트 전극층(141)은, 티타늄 질화물 및 탄탈륨 질화물 중 어느 하나를 포함할 수 있다.
제2 게이트 전극층(142)은 제1 게이트 전극층(141) 상에 배치될 수 있다. 제2 게이트 전극층(142)은, 예를 들어, 제1 게이트 전극층(141)의 직접 위에 배치될 수 있다. 따라서, 몇몇 실시예에서, 제1 게이트 전극층(141)과 제2 게이트 전극층(142) 사이에 다른 층이 개재되지 않을 수 있다.
제2 게이트 전극층(142)은, 예를 들어, 란탄(lanthanum) 계열의 물질을 포함할 수 있다. 제2 게이트 전극층(142)은, 예를 들어, 란탄 원소를 포함할 수 있다. 몇몇 실시예에서, 제2 게이트 전극층(142)은, 란탄막, 란탄 산화막, 란탄 질화막 및 란탄 산질화막 중 적어도 하나를 포함할 수 있다.
도 1에서, 제2 게이트 전극층(142)의 두께가 제1 두께(THK1)보다 작은 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 반도체 장치의 제조 공정에 따라, 제2 게이트 전극층(142)의 두께는 다양해 질 수 있음은 물론이다.
제3 게이트 전극층(143)은 제2 게이트 전극층(142) 상에 배치될 수 있다. 제3 게이트 전극층(143)은, 예를 들어, 제2 게이트 전극층(142)의 직접 위에 배치될 수 있다. 따라서, 몇몇 실시예에서, 제2 게이트 전극층(142)과 제3 게이트 전극층(143) 사이에 다른 층이 개재되지 않을 수 있다.
제3 게이트 전극층(143)은, 예를 들어, 티타늄(titanium) 원소와 탄탈륨(tantalum) 원소 중 어느 하나를 포함할 수 있다. 몇몇 실시예에서, 제3 게이트 전극층(143)은, 티타늄 질화물을 포함할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제3 게이트 전극층(143)은, TiSiN, 텅스텐, 텅스텐 실리사이드, 또는 이들의 조합을 포함할 수도 있다.
제1 실리콘층(151)은, 제3 게이트 전극층(143) 상에 배치될 수 있다. 제1 실리콘층(151)은, 예를 들어, 제3 게이트 전극층(143)의 직접 위에 배치될 수 있다. 따라서, 몇몇 실시예에서, 제1 실리콘층(151)과 제3 게이트 전극층(143) 사이에 다른 층이 개재되지 않을 수 있다.
제1 실리콘층(151)은, 예를 들어, 폴리실리콘을 포함할 수 있다.
몇몇 실시예에서, 제1 게이트 스택(G1)은 제1 하드 마스크 패턴(161)을 더 포함할 수 있다. 제1 하드 마스크 패턴(161)은, 제1 실리콘층(151) 상에 배치될 수 있다. 제1 하드 마스크 패턴(161)은, 예를 들어, 실리콘 질화물을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 소오스/드레인 영역(105)은 제1 게이트 스택(G1)의 적어도 일측에 배치될 수 있다. 제1 소오스/드레인 영역(105)은, 예를 들어, 기판(100) 내에 배치될 수 있다. 제1 소오스/드레인 영역(105)은, 기판(100)의 일부 영역에 주입된 불순물을 포함할 수 있다. 예를 들어, 제1 소오스/드레인 영역(105)은, 기판(100)에 포함된 물질과 동일한 물질 또는, 인장 스트레스 물질을 포함할 수 있다. 예를 들어, 기판(100)이 Si일 때, 제1 소오스/드레인 영역(105)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC)을 포함할 수 있다.
제1 채널 영역은, 제1 게이트 스택(G1)의 아래에 배치되고, 제1 소오스/드레인 영역(105)의 사이에 배치되는 기판(100) 내의 일부 영역일 수 있다. 제1 채널 영역은 예를 들어, 기판(100)에 포함된 물질과 동일한 물질을 포함할 수 있다.
PMOS 영역(RP)에는, 제2 트랜지스터가 배치될 수 있다. 제2 트랜지스터는, 제2 게이트 스택(G2), 제2 게이트 스페이서(172), 제2 소오스/드레인 영역(107)을 포함할 수 있다. 제2 트랜지스터는, p형의 평면 트랜지스터일 수 있다.
제2 게이트 스페이서(172)는, 제2 게이트 스택(G2)의 적어도 일측에 배치될 수 있다. 예를 들어, 제2 게이트 스페이서(172)는, 제2 게이트 스택(G2)의 양 측에 배치될 수 있다. 제2 게이트 스페이서(172)는, 예를 들어, 제1 게이트 스페이서(171)와 동일한 물질을 포함할 수 있다.
제2 게이트 스택(G2)은, 순차적으로 적층된 제2 고유전율 절연막(132), 제4 게이트 전극층(144), 제5 게이트 전극층(145), 제6 게이트 전극층(146) 및 제2 실리콘층(152)을 포함할 수 있다. 제4 게이트 전극층(144), 제5 게이트 전극층(145), 제6 게이트 전극층(146) 및 제2 실리콘층(152)은, 제2 게이트 스페이서(172) 사이에 배치될 수 있다.
몇몇 실시예에서, 제2 게이트 스택(G2)은, 제2 계면 절연막(122)을 더 포함할 수 있다. 제2 계면 절연막(122)은, 제2 고유전율 절연막(132)과 기판(100) 사이에 배치될 수 있다. 제2 계면 절연막(122)은, 예를 들어, 제1 계면 절연막(121)과 동일한 물질을 포함할 수 있다.
몇몇 실시예에서, 제2 고유전율 절연막(132)은, 제2 게이트 스페이서(172)와, 제4 게이트 전극층(144), 제5 게이트 전극층(145), 제6 게이트 전극층(146) 각각의 측벽 사이로 비연장, 즉 연장되지 않을 수 있다. 제2 고유전율 절연막(132)은, 예를 들어, 제1 고유전율 절연막(131)과 동일한 물질을 포함할 수 있다. 제2 고유전율 절연막(132)은, 예를 들어, 제1 고유전율 절연막(131)과 동일 레벨에서 형성된 것일 수 있다. 여기서, "동일 레벨"이라 함은 동일한 제조 공정에 의해 형성되는 것을 의미하는 것이다.
제4 게이트 전극층(144)은 제2 고유전율 절연막(132) 상에 배치될 수 있다. 제4 게이트 전극층(144)은, 예를 들어, 제2 고유전율 절연막(132)의 직접 위(directly on)에 배치될 수 있다. 따라서, 몇몇 실시예에서, 제2 고유전율 절연막(132)과 제4 게이트 전극층(144) 사이에 다른 층이 개재되지 않을 수 있다.
제4 게이트 전극층(144)은 제2 두께(THK2)를 가질 수 있다. 여기서 제2 두께(THK2)는, 기판(100)의 상면으로부터 수직인 방향으로 측정된 값일 수 있다. 예를 들어, 제2 두께(THK2)는, 제2 고유전율 절연막(132)과 제4 게이트 전극층(144)의 경계로부터, 제4 게이트 전극층(144)과 제5 게이트 전극층(145)의 경계까지 측정된 값일 수 있다. 몇몇 실시예에서, 제4 게이트 전극층(144)의 제2 두께(THK2)는, 제1 게이트 전극층(141)의 제1 두께(THK1)보다 클 수 있다.
제4 게이트 전극층(144)은, 예를 들어, 티타늄(titanium) 원소와 탄탈륨(tantalum) 원소 중 어느 하나를 포함할 수 있다. 몇몇 실시예에서, 제4 게이트 전극층(144)은, 제1 게이트 전극층(141)에 포함된 금속 원소와 동일한 금속 원소를 포함할 수 있다. 몇몇 실시예에서, 제4 게이트 전극층(144)은, 티타늄 질화물 및 탄탈륨 질화물 중 어느 하나를 포함할 수 있다.
제5 게이트 전극층(145)은 제4 게이트 전극층(144) 상에 배치될 수 있다. 제5 게이트 전극층(145)은, 예를 들어, 제4 게이트 전극층(144)의 직접 위에 배치될 수 있다. 따라서, 몇몇 실시예에서, 제4 게이트 전극층(144)과 제5 게이트 전극층(145) 사이에 다른 층이 개재되지 않을 수 있다.
제5 게이트 전극층(145)은, 예를 들어, 란탄(lanthanum) 계열의 물질을 포함할 수 있다. 제5 게이트 전극층(145)은, 예를 들어, 란탄 원소를 포함할 수 있다. 몇몇 실시예에서, 제5 게이트 전극층(145)은, 란탄막, 란탄 산화막, 란탄 질화막 및 란탄 산질화막 중 적어도 하나를 포함할 수 있다. 몇몇 실시예에서, 제5 게이트 전극층(145)은, 제2 게이트 전극층(142)과 동일한 물질을 포함할 수 있다. 이 경우, 제5 게이트 전극층(145)은, 제2 게이트 전극층(142)과 동일 레벨에서 형성된 것일 수 있다.
제6 게이트 전극층(146)은, 제5 게이트 전극층(145) 상에 배치될 수 있다. 제6 게이트 전극층(146)은, 예를 들어, 제5 게이트 전극층(145)의 직접 위에 배치될 수 있다. 따라서, 몇몇 실시예에서, 제5 게이트 전극층(145)과 제6 게이트 전극층(146) 사이에 다른 층이 개재되지 않을 수 있다.
제6 게이트 전극층(146)은, 예를 들어, 티타늄(titanium) 원소와 탄탈륨(tantalum) 원소 중 어느 하나를 포함할 수 있다. 몇몇 실시예에서, 제6 게이트 전극층(146)은, 티타늄 질화물을 포함할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제6 게이트 전극층(146)은, TiSiN, 텅스텐, 텅스텐 실리사이드, 또는 이들의 조합을 포함할 수도 있다. 몇몇 실시예에서, 제6 게이트 전극층(146)은, 제3 게이트 전극층(143)과 동일한 물질을 포함할 수 있다. 이 경우, 제6 게이트 전극층(146)은, 제3 게이트 전극층(143)과 동일 레벨에서 형성된 것일 수 있다.
제2 실리콘층(152)은, 제6 게이트 전극층(146) 상에 배치될 수 있다. 제2 실리콘층(152)은, 예를 들어, 제6 게이트 전극층(146)의 직접 위에 배치될 수 있다. 따라서, 몇몇 실시예에서, 제2 실리콘층(152)과 제6 게이트 전극층(146) 사이에 다른 층이 개재되지 않을 수 있다.
제2 실리콘층(152)은, 예를 들어, 제1 실리콘층(151)과 동일한 물질을 포함할 수 있다. 이 경우, 제2 실리콘층(152)은, 제1 실리콘층(151)과 동일 레벨에서 형성된 것일 수 있다.
몇몇 실시예에서, 제2 게이트 스택(G2)은 제2 하드 마스크 패턴(162)을 더 포함할 수 있다. 제2 하드 마스크 패턴(162)은, 제2 실리콘층(152) 상에 배치될 수 있다. 제2 하드 마스크 패턴(162)은 제1 하드 마스크 패턴(161)과 동일한 물질을 포함할 수 있다. 이 경우, 제2 하드 마스크 패턴(162)은 제1 하드 마스크 패턴(161)과 동일 레벨에서 형성된 것일 수 있다.
제2 소오스/드레인 영역(107)은 제2 게이트 스택(G2)의 적어도 일측에 배치될 수 있다. 제2 소오스/드레인 영역(107)은, 예를 들어, 기판(100) 내에 배치될 수 있다. 제2 소오스/드레인 영역(107)은, 기판(100)의 일부 영역에 주입된 불순물을 포함할 수 있다.
제2 채널 영역(101)은, 제2 트랜지스터, 즉 p형 트랜지스터를 위해 기판(100) 내에 배치될 수 있다. 제2 채널 영역(101)은, 제1 채널 영역과 상이한 물질을 포함할 수 있다. 제2 채널 영역(101)은, 예를 들어, 저마늄(germanium) 원소를 포함할 수 있다. 몇몇 실시예에서, 제2 채널 영역(101)은, 실리콘 저마늄(SiGe)을 포함할 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치의 제1 게이트 전극층(141)은, 제1 고유전율 절연막(131)과 제2 게이트 전극층(142) 사이에 배치되고, 제4 게이트 전극층(144)은 제2 고유전율 절연막(132)과 제5 게이트 전극층(145) 사이에 배치될 수 있다. 제1 게이트 전극층(141)과 제4 게이트 전극층(144)의 배치로 인해, 트랜지스터에 포함되는 산화막의 총 두께는 감소될 수 있다. 예를 들어, 제2 게이트 전극층(142)과 제5 게이트 전극층(145)이 란탄 산화물을 포함하는 경우, 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제1 게이트 전극층(141) 및 제4 게이트 전극층(144)은 란탄 산화물을 포함하는 층과 고유전율 물질을 포함하는 층 사이에 배치되므로, 란탄 산화물이 고유전율 물질을 포함하는 층에 확산된 후 일부가 남게되는 현상을 방지할 수 있다.
또한, 예를 들어, 제2 게이트 전극층(142) 이 란탄 산화물을 포함하는 경우, 본 발명의 몇몇 실시예들에 따른 반도체 장치의 NMOS 영역(RN)에 배치되는 트랜지스터의 문턱 전압에 대해 제2 게이트 전극층(142) 이 미치는 영향을 감소시킬 수 있다. 예를 들어, 란탄 산화물은 NMOS 영역(RN)에 배치되는 트랜지스터의 문턱 전압을 낮출 수 있다. 이 때, NMOS 영역(RN)에 배치되는 트랜지스터의 문턱 전압은, 란탄 산화물이 포함되는 층의 두께에 민감할 수 있다. 란탄 산화물이 포함되는 층의 두께에 따라 NMOS 영역(RN)에 배치되는 트랜지스터의 문턱 전압이 변화되는 경우, 반도체 장치의 신뢰성에 문제가 있을 수 있다. 제2 게이트 전극층(142)과 제1 고유전율 절연막(131) 사이에 장치의 제1 게이트 전극층(141)이 배치됨으로써, NMOS 영역(RN)에 배치되는 트랜지스터의 문턱 전압이 란탄 산화물이 포함되는 층의 두께에 민감한 정도를 감소시킬 수 있다.이하에서, 도 2를 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다. 설명의 편의를 위해, 앞서 설명한 것과 중복되는 것은 생략한다.
도 2는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2를 참조하면, 기판(100)의 NMOS 영역(RN)에는, 도 1의 제1 게이트 스택(G1), 제1 게이트 스페이서(171), 제1 소오스/드레인 영역(105)을 포함하는 제1 트랜지스터가 배치될 수 있다.
기판(100)의 PMOS 영역(RP)에는, 제3 트랜지스터가 배치될 수 있다. 제3 트랜지스터는, 제3 게이트 스택(G3), 제2 게이트 스페이서(172), 제2 소오스/드레인 영역(107)을 포함할 수 있다. 제3 트랜지스터는, p형의 평면 트랜지스터일 수 있다.
제3 게이트 스택(G3)은, 순차적으로 적층된 제2 고유전율 절연막(132), 제7 게이트 전극층(147), 제5 게이트 전극층(145), 제6 게이트 전극층(146) 및 제2 실리콘층(152)을 포함할 수 있다. 제7 게이트 전극층(147), 제5 게이트 전극층(145), 제6 게이트 전극층(146) 및 제2 실리콘층(152)은, 제2 게이트 스페이서(172) 사이에 배치될 수 있다.
몇몇 실시예에서, 제2 고유전율 절연막(132)은, 제2 게이트 스페이서(172)와, 제7 게이트 전극층(147), 제5 게이트 전극층(145), 제6 게이트 전극층(146) 각각의 측벽 사이로 비연장, 즉 연장되지 않을 수 있다.
제7 게이트 전극층(147), 제5 게이트 전극층(145), 제6 게이트 전극층(146) 및 제2 실리콘층(152)은, 제2 게이트 스페이서(172) 사이에 배치될 수 있다. 제7 게이트 전극층(147)은, 순차적으로 적층된(laminated) 제1 금속층(144_1), 제2 금속층(144_2) 및 제3 금속층(144_3)을 포함할 수 있다. 제2 금속층(144_2)은, 제1 금속층(144_1)의 직접 위에 배치될 수 있고, 제3 금속층(144_3)은 제2 금속층(144_2)의 직접 위에 배치될 수 있다.
제7 게이트 전극층(147)의 두께는, 제3 두께(THK3)일 수 있다. 제3 두께(THK3)는, 제2 고유전율 절연막(132)과 제1 금속층(144_1)의 경계로부터, 제3 금속층(144_3)과 제5 게이트 전극층(145)의 경계까지 측정된 값일 수 있다. 제3 두께(THK3)는, 제1 두께(THK1)보다 클 수 있다.
몇몇 실시예에서, 제1 금속층(144_1) 및 제3 금속층(144_3)은 동일한 금속 물질을 포함할 수 있다. 또는, 몇몇 실시예에서, 제1 금속층(144_1) 및 제3 금속층(144_3) 각각은, 티타늄(titanium) 원소와 탄탈륨(tantalum) 원소 중 어느 하나를 포함할 수 있다.
제2 금속층(144_2)은, 제1 금속층(144_1) 및 제3 금속층(144_3)에 포함되는 물질과 상이한 물질을 포함할 수 있다. 예를 들어, 제2 금속층(144_2)은, 알루미늄(aluminum) 원소를 포함할 수 있다.
제5 게이트 전극층(145)은, 제3 금속층(144_3)의 직접 위에 배치될 수 있다.
이하에서, 도 3을 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다. 설명의 편의를 위해, 앞서 설명한 것과 중복되는 것은 생략한다.
도 3은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 3을 참조하면, NMOS 영역(RN)에는, 제4 트랜지스터가 배치될 수 있다. 제4 트랜지스터는, 제4 게이트 스택(G4), 제1 게이트 스페이서(171), 제1 소오스/드레인 영역(105)을 포함할 수 있다. 제4 트랜지스터는, n형의 평면 트랜지스터일 수 있다.
제4 게이트 스택(G4)은, 순차적으로 적층된 제1 고유전율 절연막(131), 제1 게이트 전극층(141), 제2 게이트 전극층(142), 제8 게이트 전극층(148) 및 제1 실리콘층(151)을 포함할 수 있다. 제1 게이트 전극층(141), 제2 게이트 전극층(142), 제8 게이트 전극층(148) 및 제1 실리콘층(151)은, 제1 게이트 스페이서(171) 사이에 배치될 수 있다.
몇몇 실시예에서, 제1 고유전율 절연막(131)은, 제1 게이트 스페이서(171)와, 제1 게이트 전극층(141), 제2 게이트 전극층(142), 제8 게이트 전극층(148) 각각의 측벽 사이로 비연장, 즉 연장되지 않을 수 있다.
제8 게이트 전극층(148)은, 제2 게이트 전극층(142) 상에 배치될 수 있다. 제8 게이트 전극층(148)은, 예를 들어, 제2 게이트 전극층(142)의 직접 위에 배치될 수 있다. 따라서, 몇몇 실시예에서, 제2 게이트 전극층(142)과 제8 게이트 전극층(148) 사이에 다른 층이 개재되지 않을 수 있다.
제8 게이트 전극층은, 제4 금속층(143_4), 제5 금속층(143_5) 및 제6 금속층(143_6)을 포함할 수 있다. 제6 금속층(143_6)은, 제4 금속층(143_4)과 제5 금속층(143_5) 사이에 개재될 수 있다. 제6 금속층(143_6)은 제4 금속층(143_4)의 직접 위에 배치될 수 있고, 제5 금속층(143_5)은 제6 금속층(143_6)의 직접 위에 배치될 수 있다.
몇몇 실시예에서, 제4 금속층(143_4) 및 제5 금속층(143_5)은 동일한 금속 물질을 포함할 수 있다. 또는, 몇몇 실시예에서, 제4 금속층(143_4) 및 제5 금속층(143_5) 각각은, 티타늄(titanium) 원소와 탄탈륨(tantalum) 원소 중 어느 하나를 포함할 수 있다.
제6 금속층(143_6)은, 제4 금속층(143_4) 및 제5 금속층(143_5)에 포함되는 물질과 상이한 물질을 포함할 수 있다. 예를 들어, 제6 금속층(143_6)은, 알루미늄(aluminum) 원소를 포함할 수 있다.
기판(100)의 PMOS 영역(RP)에는, 제5 트랜지스터가 배치될 수 있다. 제5 트랜지스터는, 제5 게이트 스택(G5), 제2 게이트 스페이서(172), 제2 소오스/드레인 영역(107)을 포함할 수 있다. 제5 트랜지스터는, p형의 평면 트랜지스터일 수 있다.
제5 게이트 스택(G5)은, 순차적으로 적층된 제2 고유전율 절연막(132), 제4 게이트 전극층(144), 제9 게이트 전극층(149), 제6 게이트 전극층(146) 및 제2 실리콘층(152)을 포함할 수 있다. 제4 게이트 전극층(144), 제9 게이트 전극층(149), 제6 게이트 전극층(146) 및 제2 실리콘층(152)은, 제2 게이트 스페이서(172) 사이에 배치될 수 있다.
몇몇 실시예에서, 제2 고유전율 절연막(132)은, 제2 게이트 스페이서(172)와, 제4 게이트 전극층(144), 제9 게이트 전극층(149), 제6 게이트 전극층(146) 각각의 측벽 사이로 비연장, 즉 연장되지 않을 수 있다.
제4 게이트 전극층(144)은 제4 두께(THK4)를 가질 수 있다. 도 1의 제2 게이트 스택(G2)의 제4 게이트 전극층(144)과, 도 3의 제4 게이트 전극층(144)은 실질적으로 동일한 것일 수 있다. 다만, 도 3의 제4 게이트 전극층(144)의 제4 두께(THK4)는, 도 1의 제4 게이트 전극층(144)의 제2 두께(THK2)보다 작을 수 있다.
제9 게이트 전극층(149)은 제4 게이트 전극층(144)의 직접 위에 배치될 수 있다. 제9 게이트 전극층(149)은, 예를 들어, 제6 금속층(143_6)에 포함된 물질과 동일한 물질을 포함할 수 있다. 제9 게이트 전극층(149)은, 예를 들어, 제6 금속층(143_6)과 동일 레벨에서 형성된 것일 수 있다.
제6 게이트 전극층(146)은 제9 게이트 전극층(149)의 직접 위에 배치될 수 있다.
이하에서, 도 4를 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다. 설명의 편의를 위해, 앞서 설명한 것과 중복되는 것은 생략한다.
도 4는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 4를 참조하면, 기판(100)의 NMOS 영역(RN)에는, 제6 트랜지스터가 배치될 수 있다. 제6 트랜지스터는, 제6 게이트 스택(G6), 제1 게이트 스페이서(171), 제1 소오스/드레인 영역(105)을 포함할 수 있다. 제6 트랜지스터는, n형의 평면 트랜지스터일 수 있다.
제6 게이트 스택(G6)은 순차적으로 적층된 제1 고유전율 절연막(131), 제1 게이트 전극층(141), 제2 게이트 전극층(142), 제3 게이트 전극층(143) 및 제1 실리콘층(151)을 포함할 수 있다. 제1 게이트 전극층(141), 제2 게이트 전극층(142), 제3 게이트 전극층(143) 및 제1 실리콘층(151)은, 제1 게이트 스페이서(171) 사이에 배치될 수 있다.
몇몇 실시예에서, 제1 고유전율 절연막(131)은, 제1 게이트 스페이서(171)와, 제1 게이트 전극층(141), 제2 게이트 전극층(142), 제3 게이트 전극층(143) 각각의 측벽 사이로 비연장, 즉 연장되지 않을 수 있다.
제3 게이트 전극층(143)은, 도 1의 제3 게이트 전극층(143)과 실질적으로 동일한 것일 수 있다. 다만, 도 4의 제3 게이트 전극층(143)의 두께는, 도 1의 제3 게이트 전극층(143)의 두께보다 두꺼울 수 있다.
기판(100)의 PMOS 영역(RP)에는, 제7 트랜지스터가 배치될 수 있다. 제7 트랜지스터는, 제7 게이트 스택(G7), 제2 게이트 스페이서(172), 제2 소오스/드레인 영역(107)을 포함할 수 있다. 제7 트랜지스터는, p형의 평면 트랜지스터일 수 있다.
제7 게이트 스택(G7)은, 순차적으로 적층된 제2 고유전율 절연막(132), 제4 게이트 전극층(144) 및 제2 실리콘층(152)을 포함할 수 있다. 제4 게이트 전극층(144) 및 제2 실리콘층(152)은, 제2 게이트 스페이서(172) 사이에 배치될 수 있다.
몇몇 실시예에서, 제2 고유전율 절연막(132)은, 제2 게이트 스페이서(172)와, 제4 게이트 전극층(144) 및 제2 실리콘층(152) 각각의 측벽 사이로 비연장, 즉 연장되지 않을 수 있다.
제4 게이트 전극층(144)은 제5 두께(THK5)를 가질 수 있다. 도 1의 제2 게이트 스택(G2)의 제4 게이트 전극층(144)과, 도 3의 제4 게이트 전극층(144), 및 도 4의 제4 게이트 전극층(144)은 실질적으로 동일한 것일 수 있다. 또한, 제4 게이트 전극층(144)의 제5 두께(THK5)는, 도 1의 제4 게이트 전극층(144)의 제2 두께(THK2)와 실질적으로 동일할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제4 게이트 전극층(144)의 제5 두께(THK5)는, 도 1의 제4 게이트 전극층(144)의 제2 두께(THK2)와 상이할 수도 있음은 물론이다.
이하에서, 도 5 내지 도 7을 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다. 설명의 편의를 위해, 앞서 설명한 것과 중복되는 것은 생략한다.
도 5는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 기판(도 7의 100)의 평면도이다.
도 5를 참조하면, 기판(도 7의 100)은 제1 영역(R1) 및 제2 영역(R2)을 포함할 수 있다. 제1 영역(R1)은 제2 영역(R2)에 의해서 둘러싸일 수 있다. 예를 들어, 제2 영역(R2)은 제1 방향(X)과 제2 방향(Y)이 형성하는 수평면의 평면뷰에서 제1 영역(R1)을 둘러쌀 수 있다. 제1 영역(R1)은 셀 어레이(cell array) 영역일 수 있다. 제2 영역(R2)은 주변 영역 또는, 코어-페리(core-peri) 영역일 수 있다. 제1 영역(R1)은 메모리 장치의 메모리 셀이 배열되는 영역일 수 있다. 제2 영역(R2)은 메모리 셀 영역을 둘러싸고, 메모리 셀의 동작을 컨트롤 하는 트랜지스터들이 형성되는 영역일 수 있다.
도 6은 도 5의 제1 영역(R1)의 확대도이다.
도 6을 참조하면, 제1 영역(R1)은 워드 라인(WL), 비트 라인(BL), 스토리지 노드 컨택(BC), 비트 라인 컨택(DC) 등을 포함할 수 있다.
액티브 영역(ACT)은 제4 방향(DR1)으로 연장되어 형성되고, 워드 라인(WL)은 제4 방향(DR1)과 제1 예각(θ1)을 이루는 제2 방향(Y)으로 연장되어 형성되고, 비트 라인(BL)은 제4 방향(DR1)과 제2 예각(θ2)을 이루는 제1 방향(X)으로 연장되어 형성될 수 있다.
여기서, "특정 방향과 다른 특정 방향이 소정 각도를 이룬다"고 할 경우의 각도는, 2개의 방향들이 교차됨으로써 생기는 2개의 각도들 중 작은 각도를 의미한다. 예를 들어, 2개의 방향들이 교차됨으로써 생길 수 있는 각이 120°와, 60°일 경우, 60°를 의미한다. 따라서, 도 6에 도시된 바와 같이, 제4 방향(DR1)과 제2 방향(Y)이 이루는 각은 제1 예각(θ1)이고, 제4 방향(DR1)과 제1 방향(X)이 이루는 각은 제2 예각(θ2)이 될 수 있다.
이와 같이, 제1 예각(θ1) 및/또는 제2 예각(θ2)이 예각을 이루도록 하는 이유는, 메모리 셀의 집적도를 높이기 위함일 수 있다. 즉, 액티브 영역(ACT)의 크기를 줄이면서, 비트 라인(BL), 액티브 영역(ACT) 및 커패시터를 연결하는 스토리지 노드 컨택(BC) 사이의 간격을 확보하기 위함일 수 있다. 제1 예각(θ1) 및 제2 예각(θ2)은 예를 들어, 각각 45°, 45°이거나, 30°, 60°이거나, 60°, 30°일 수 있으나, 이에 한정되는 것은 아니다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 메모리 셀의 형태일 수 있다. 도 7에서는 메모리 셀의 일 예로서 DRAM(Dynamic Random Access Memory) 셀을 도시하였으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 7은 도 5 및 도 6의 A-A'와, 도 5의 B-B'를 따라 절단한 단면도이다. 도 7에서는 도시의 명확성을 위해, 워드 라인(WL, 320)만을 도시하였다.
도 7을 참조하면, 기판(100)의 제1 영역(R1) 내에, 매립 게이트 트렌치(300)가 형성될 수 있다. 매립 게이트 트렌치(300)는 소자 분리막(110)과 접할 수 있다. 매립 게이트 트렌치(300)는 소자 분리막(110)의 일부를 식각하여 형성될 수도 있으나, 이에 제한되는 것은 아니다.
매립 게이트 절연막(310)은 매립 게이트 트렌치(300)의 바닥면 및 측면을 따라 형성될 수 있다. 매립 게이트 절연막(310)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 또는 고유전율 물질 중 적어도 하나를 포함할 수 있다. 예를 들어, 고유전율 물질은 HfO2, HfSiO4, HfAlO, ZrO2, ZrSiO4, TaO2, Ta2O5, Al2O3를 포함할 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
매립 게이트 전극(320)은 매립 게이트 절연막(310) 상에서 매립 게이트 트렌치(300)의 일부를 채우도록 배치될 수 있다. 매립 게이트 전극(320)은 도전성 물질, 예를 들면 텅스텐 또는 티타늄 질화물을 포함할 수 있다. 매립 게이트 전극(320)은 예를 들면 텅스텐 또는 티타늄 질화물 각각이 포함되는 다중막을 포함할 수도 있다. 이 때, 매립 게이트 전극(320)은 워드 라인(도 6의 WL)과 동일한 구성 요소일 수 있다.
매립 게이트 캡핑막(330)은, 매립 게이트 전극(320) 및 매립 게이트 절연막(310)이 채우고 남은 매립 게이트 트렌치(300)의 나머지 부분을 완전히 채울 수 있다. 매립 게이트 캡핑막(330)은 매립 게이트 전극(320) 상에 배치될 수 있다. 이 때, 매립 게이트 캡핑막(330)의 측면은 매립 게이트 절연막(310) 상에 배치될 수 있다.
이로써, 매립 게이트 트렌치(300), 매립 게이트 절연막(310), 매립 게이트 전극(320) 및 매립 게이트 캡핑막(330)을 포함하는 매립 게이트 구조체(BCAT(buried cell array transistor))가 형성될 수 있다.
기판(100)의 제2 영역(R2)은, NMOS 영역(RN) 및 PMOS 영역(RP)을 포함할 수 있다. 몇몇 실시예에서, 기판(100)의 제2 영역(R2)에는 도 1을 참조하여 설명한 제1 트랜지스터 및 제2 트랜지스터가 배치될 수 있다. 도 1의 제1 트랜지스터 및 제2 트랜지스터는, 제1 영역(R1)의 메모리 셀의 동작을 컨트롤할 수 있다.
이하에서, 도 5, 도 6 및 도 8을 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다. 설명의 편의를 위해, 앞서 설명한 것과 중복되는 것은 생략한다.
도 8은 도 5 및 도 6의 A-A'와, 도 5의 B-B'를 따라 절단한 단면도이다. 도 8에서는 도시의 명확성을 위해, 워드 라인(WL, 320)만을 도시하였다.
도 5, 도 6 및 도 8을 참조하면, 기판(100)의 제1 영역(R1) 내에 도 7을 참조하여 설명한 매립 게이트 구조체가 배치될 수 있다. 또한, 기판(100)의 제2 영역(R2)에는, 도 2를 참조하여 설명한 제1 트랜지스터 및 제3 트랜지스터가 배치될 수 있다. 도 2의 제1 트랜지스터 및 제3 트랜지스터는, 제1 영역(R1)의 메모리 셀의 동작을 컨트롤할 수 있다.
이하에서, 도 5, 도 6 및 도 9를 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다. 설명의 편의를 위해, 앞서 설명한 것과 중복되는 것은 생략한다.
도 9는 도 5 및 도 6의 A-A'와, 도 5의 B-B'를 따라 절단한 단면도이다. 도 9에서는 도시의 명확성을 위해, 워드 라인(WL, 320)만을 도시하였다.
도 5, 도 6 및 도 9를 참조하면, 기판(100)의 제1 영역(R1) 내에 도 7을 참조하여 설명한 매립 게이트 구조체가 배치될 수 있다. 또한, 기판(100)의 제2 영역(R2)에는, 도 3을 참조하여 설명한 제4 트랜지스터 및 제5 트랜지스터가 배치될 수 있다. 도 3의 제4 트랜지스터 및 제5 트랜지스터는, 제1 영역(R1)의 메모리 셀의 동작을 컨트롤할 수 있다.
이하에서, 도 5, 도 6 및 도 10을 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다. 설명의 편의를 위해, 앞서 설명한 것과 중복되는 것은 생략한다.
도 10은 도 5 및 도 6의 A-A'와, 도 5의 B-B'를 따라 절단한 단면도이다. 도 10에서는 도시의 명확성을 위해, 워드 라인(WL, 320)만을 도시하였다.
도 5, 도 6 및 도 10을 참조하면, 기판(100)의 제1 영역(R1) 내에 도 7을 참조하여 설명한 매립 게이트 구조체가 배치될 수 있다. 또한, 기판(100)의 제2 영역(R2)에는, 도 4를 참조하여 설명한 제6 트랜지스터 및 제7 트랜지스터가 배치될 수 있다. 도 4의 제6 트랜지스터 및 제7 트랜지스터는, 제1 영역(R1)의 메모리 셀의 동작을 컨트롤할 수 있다.
이하에서, 도 1, 도 11 내지 도 14를 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법에 대해 설명한다. 설명의 명확성을 위해, 앞서 설명한 것과 중복되는 것은 생략한다.
도 11 내지 도 14는 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 11을 참조하면, 제1 채널 영역, 제2 채널 영역(101), 소자 분리막(110), 제1 소오스/드레인 영역(105) 및 제2 소오스/드레인 영역(107)을 포함하는 기판(100)이 제공될 수 있다.
프리 계면 절연막(120p), 프리 고유전율 절연막(130p), 제1 프리 게이트 전극층(1401p)은, 기판(100)의 NMOS 영역(RN) 및 PMOS 영역(RP) 상에 순차적으로 적층되도록 형성될 수 있다.
프리 계면 절연막(120p)은, 예를 들어, 도 1을 참조하여 설명한 제1 계면 절연막(121)과 동일한 물질을 포함할 수 있다. 프리 고유전율 절연막(130p)은, 예를 들어, 도 1을 참조하여 설명한 제1 고유전율 절연막(131)과 동일한 물질을 포함할 수 있다. 제1 프리 게이트 전극층(1401p)은, 예를 들어, 도 1을 참조하여 설명한 제1 게이트 전극층(141) 및 제4 게이트 전극층(144)과 동일한 물질을 포함할 수 있다.
도 12를 참조하면, 제1 마스크(201)는, 기판(100)의 PMOS 영역(RP)의 제1 프리 게이트 전극층(1401p) 상에 형성될 수 있다. 제1 마스크(201)에 의해 덮여지지 않은 NMOS 영역(RN)의 제1 프리 게이트 전극층(1401p)의 부분은, 프리 고유전율 절연막(130p)과 제1 프리 게이트 전극층(1401p)의 식각 선택성을 이용하여, 제거될 수 있다.
도 13을 참조하면, 도 12의 제1 마스크(201)가 제거된 후, NMOS 영역(RN)과 PMOS 영역(RP)에 제2 프리 게이트 전극층(1402p), 제3 프리 게이트 전극층(1403p), 제4 프리 게이트 전극층(1404p), 프리 실리콘층(150p) 및 프리 하드 마스크층(160p)이 순차적으로 형성되어, 적층 구조체가 형성될 수 있다. 여기서 적층 구조체는, NMOS 영역(RN)과 PMOS 영역(RP)의 제2 프리 게이트 전극층(1402p), 제3 프리 게이트 전극층(1403p), 제4 프리 게이트 전극층(1404p), 프리 실리콘층(150p) 및 프리 하드 마스크층(160p) 뿐만 아니라, 프리 계면 절연막(120p) 및 프리 고유전율 절연막(130p)을 포함할 수 있다.
예를 들어, NMOS 영역(RN)에 형성되는 제2 프리 게이트 전극층(1402p)의 부분은, 프리 고유전율 절연막(130p)의 직접 위에 형성될 수 있다. 한편, 예를 들어, PMOS 영역(RP)에 형성되는 제2 프리 게이트 전극층(1402p)의 부분은 제1 프리 게이트 전극층(1401p)의 직접 위에 형성될 수 있다. 제1 프리 게이트 전극층(1401p) 및 제2 프리 게이트 전극층(1402p)은, 예를 들어, 동일 물질을 포함할 수 있다.
예를 들어, NMOS 영역(RN)에 형성되는 제3 프리 게이트 전극층(1403p)의 부분은, 제2 프리 게이트 전극층(1402p)의 직접 위에 형성될 수 있다. 한편, PMOS 영역(RP)에 형성되는 제3 프리 게이트 전극층(1403p)의 부분은, 예를 들어, 제2 프리 게이트 전극층(1402p)의 직접 위에 형성될 수 있다. 제3 프리 게이트 전극층(1403p)은, 예를 들어, 도 1을 참조하여 설명한 제2 게이트 전극층(142) 및 제5 게이트 전극층(145)과 동일한 물질을 포함할 수 있다.
예를 들어, NMOS 영역(RN) 및 PMOS 영역(RP)에 형성되는 제4 프리 게이트 전극층(1404p)은, 제3 프리 게이트 전극층(1403p)의 직접 위에 형성될 수 있다. 제4 프리 게이트 전극층(1404p)은, 예를 들어, 도 1을 참조하여 설명한 제3 게이트 전극층(143) 및 제6 게이트 전극층(146)과 동일한 물질을 포함할 수 있다.
예를 들어, NMOS 영역(RN) 및 PMOS 영역(RP)에 형성되는 프리 실리콘층(150p)은, 제4 프리 게이트 전극층(1404p)의 직접 위에 형성될 수 있다. 프리 실리콘층(150p)은, 예를 들어, 도 1을 참조하여 설명한 제1 실리콘층(151) 및 제2 실리콘층(152)과 동일한 물질을 포함할 수 있다.
예를 들어, NMOS 영역(RN) 및 PMOS 영역(RP)에 형성되는 프리 하드 마스크층(160p)은, 프리 실리콘층(150p)의 직접 위에 형성될 수 있다. 프리 하드 마스크층(160p)은, 예를 들어, 도 1을 참조하여 설명한 제1 하드 마스크 패턴(161) 및 제2 하드 마스크 패턴(162)과 동일한 물질을 포함할 수 있다.
NMOS 영역(RN)에 형성된 프리 하드 마스크층(160p)의 부분 상에는 제2 마스크(202)가 형성될 수 있고, PMOS 영역(RP)에 형성된 프리 하드 마스크층(160p)의 부분 상에는 제3 마스크(203)가 형성될 수 있다.
도 14를 참조하면, 제1 게이트 스택(G1)과 제2 게이트 스택(G2)이 형성될 수 있다.
제1 게이트 스택(G1)은, 도 13의 제2 마스크(202)와 중첩되지 않는 적층 구조체의 부분을, 기판(100)의 상면이 노출될 때까지 제거함으로써 형성될 수 있다. 제2 게이트 스택(G2)은, 도 13의 제3 마스크(203)와 중첩되지 않는 적층 구조체의 부분을, 기판(100)의 상면이 노출될 때까지 제거함으로써 형성될 수 있다.
예를 들어, NMOS 영역(RN)의 제1 계면 절연막(121) 및 PMOS 영역(RP)의 제2 계면 절연막(122)은, 프리 계면 절연막(120p)이 패터닝되어 형성될 수 있다. NMOS 영역(RN)의 제1 고유전율 절연막(131) 및 PMOS 영역(RP)의 제2 고유전율 절연막(132)은, 프리 고유전율 절연막(130p)이 패터닝되어형성될 수 있다.
제1 게이트 전극층(141)은, NMOS 영역(RN)의 제2 프리 게이트 전극층(1402p)이 패터닝되어 형성될 수 있다. 제4 게이트 전극층(144)은 PMOS 영역(RP)의 제1 프리 게이트 전극층(1401p) 및 제2 프리 게이트 전극층(1402p)이 패터닝되어 형성될 수 있다.
NMOS 영역(RN)의 제2 게이트 전극층(142) 및 PMOS 영역(RP)의 제5 게이트 전극층(145)은, 제3 프리 게이트 전극층(1403p)이 패터닝되어 형성될 수 있다. NMOS 영역(RN)의 제3 게이트 전극층(143) 및 PMOS 영역의 제6 게이트 전극층(146)은 제4 프리 게이트 전극층(1404p)이 패터닝되어 형성될 수 있다. NMOS 영역(RN)의 제1 실리콘층(151) 및 PMOS 영역(RP)의 제2 실리콘층(152)은 프리 실리콘층(150p)이 패터닝되어 형성될 수 있다. NMOS 영역(RN)의 제1 하드 마스크 패턴(161) 및 PMOS 영역(RP)의 제2 하드 마스크 패턴(162)은 프리 하드 마스크층(160p)이 패터닝되어 형성될 수 있다.
도 1을 참조하면, 제1 게이트 스택(G1)의 적어도 일측에 제1 게이트 스페이서(171)가 형성될 수 있다. 또한, 제2 게이트 스택(G2)의 적어도 일측에 제2 게이트 스페이서(172)가 형성될 수 있다.
이하에서, 도 2, 도 15 내지 도 18을 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법에 대해 설명한다. 설명의 명확성을 위해, 앞서 설명한 것과 중복되는 것은 생략한다.
도 15 내지 도 18은 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 15를 참조하면, 기판(100)의 NMOS 영역(RN) 및 PMOS 영역(RP) 상에, 프리 계면 절연막(120p), 프리 고유전율 절연막(130p), 제5 프리 게이트 전극층(1405p) 및 제6 프리 게이트 전극층(1406p)이 순차적으로 적층되도록 형성될 수 있다.
제5 프리 게이트 전극층(1405p)은, 예를 들어, 도 2를 참조하여 설명한 제1 금속층(144_1)과 동일한 물질을 포함할 수 있다. 제6 프리 게이트 전극층(1406p)은, 예를 들어, 도 2를 참조하여 설명한 제2 금속층(144_2)과 동일한 물질을 포함할 수 있다.
도 16을 참조하면, 제1 마스크(201)는, 기판(100)의 PMOS 영역(RP)의 제6 프리 게이트 전극층(1406p) 상에 형성될 수 있다. 제1 마스크(201)에 의해 덮여지지 않은 NMOS 영역(RN)의 제5 프리 게이트 전극층(1405p) 및 제6 프리 게이트 전극층(1406p)의 부분은, 프리 고유전율 절연막(130p)과 제5 프리 게이트 전극층(1405p) 및 제6 프리 게이트 전극층(1406p)의 식각 선택성을 이용하여, 제거될 수 있다.
도 17을 참조하면, 도 16의 제1 마스크(201)가 제거된 후, NMOS 영역(RN)과 PMOS 영역(RP)에 제2 프리 게이트 전극층(1402p), 제3 프리 게이트 전극층(1403p), 제4 프리 게이트 전극층(1404p), 프리 실리콘층(150p) 및 프리 하드 마스크층(160p)이 순차적으로 형성되어, 적층 구조체가 형성될 수 있다.
PMOS 영역(RP)에 형성되는 제2 프리 게이트 전극층(1402p)의 부분은 제6 프리 게이트 전극층(1406p)의 직접 위에 형성될 수 있다. 제2 프리 게이트 전극층(1402p)은, 예를 들어, 도 2를 참조하여 설명한 제1 게이트 전극층(141) 및 제3 금속층(144_3)과 동일한 물질을 포함할 수 있다.
도 18을 참조하면, 제1 게이트 스택(G1)과 제3 게이트 스택(G3)이 형성될 수 있다. 제3 게이트 스택(G3)은, 도 17의 제3 마스크(203)와 중첩되지 않는 적층 구조체의 부분을, 기판(100)의 상면이 노출될 때까지 제거함으로써 형성될 수 있다.
예를 들어, 제1 금속층(144_1) 및 제2 금속층(144_2)은, PMOS 영역(RP)의 제5 프리 게이트 전극층(1405p) 및 제6 프리 게이트 전극층(1406p) 각각이 패터닝되어 형성될 수 있다. NMOS 영역(RN)의 제1 게이트 전극층(141) 및 PMOS 영역(RP)의 제3 금속층(144_3)은 제2 프리 게이트 전극층(1402p)이 패터닝되어 형성될 수 있다.
도 2를 참조하면, 제3 게이트 스택(G3)의 적어도 일측에 제2 게이트 스페이서(172)가 형성될 수 있다.
이하에서, 도 3, 도 19 내지 도 22를 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법에 대해 설명한다. 설명의 명확성을 위해, 앞서 설명한 것과 중복되는 것은 생략한다.
도 19 내지 도 22는 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 19를 참조하면, 기판(100)의 NMOS 영역(RN) 및 PMOS 영역(RP) 상에, 프리 계면 절연막(120p), 프리 고유전율 절연막(130p), 제1 프리 게이트 전극층(1401p), 제3 프리 게이트 전극층(1403p) 및 제4 프리 게이트 전극층(1404p)이 순차적으로 적층되도록 형성될 수 있다.
도 20을 참조하면, 제4 마스크(204)는, 기판(100)의 NMOS 영역(RN)의 제4 프리 게이트 전극층(1404p) 상에 형성될 수 있다. 제4 마스크(204)에 의해 덮여지지 않은 PMOS 영역(RP)의 제1 프리 게이트 전극층(1401p), 제3 프리 게이트 전극층(1403p) 및 제4 프리 게이트 전극층(1404p)의 부분은, 프리 고유전율 절연막(130p)과 제1 프리 게이트 전극층(1401p), 제3 프리 게이트 전극층(1403p) 및 제4 프리 게이트 전극층(1404p)의 식각 선택성을 이용하여, 제거될 수 있다.
도 21을 참조하면, 도 20의 제4 마스크(204)가 제거된 후, NMOS 영역(RN)과 PMOS 영역(RP)에 제7 프리 게이트 전극층(1407p), 제8 프리 게이트 전극층(1408p), 제9 프리 게이트 전극층(1409p), 프리 실리콘층(150p) 및 프리 하드 마스크층(160p)이 순차적으로 형성되어, 적층 구조체가 형성될 수 있다.
NMOS 영역(RN)에 형성되는 제7 프리 게이트 전극층(1407p)의 부분은 제4 프리 게이트 전극층(1404p)의 직접 위에 형성될 수 있다. 제4 프리 게이트 전극층(1404p)과 제7 프리 게이트 전극층(1407p)은, 예를 들어, 동일한 물질을 포함할 수 있다. PMOS 영역(RP)에 형성되는 제7 프리 게이트 전극층(1407p)의 부분은 프리 고유전율 절연막(130p)의 직접 위에 형성될 수 있다.
제8 프리 게이트 전극층(1408p)은, 제7 프리 게이트 전극층(1407p)의 직접 위에 형성될 수 있다. 제8 프리 게이트 전극층(1408p)은, 예를 들어, 도 3을 참조하여 설명한 제6 금속층(143_6) 및 제9 게이트 전극층(149)과 동일한 물질을 포함할 수 있다.
제9 프리 게이트 전극층(1409p)은, 제8 프리 게이트 전극층(1408p)의 직접 위에 형성될 수 있다. 제9 프리 게이트 전극층(1409p)은, 예를 들어, 도 3을 참조하여 설명한 제5 금속층(143_5) 및 제6 게이트 전극층(146)과 동일한 물질을 포함할 수 있다.
도 22를 참조하면, 제4 게이트 스택(G4)과 제5 게이트 스택(G5)이 형성될 수 있다. 제4 게이트 스택(G4)은, 도 21의 제2 마스크(202)와 중첩되지 않는 적층 구조체의 부분을, 기판(100)의 상면이 노출될 때까지 제거함으로써 형성될 수 있다.
예를 들어, 제4 금속층(143_4)은 NMOS 영역(RN)의 제4 프리 게이트 전극층(1404p) 및 제7 프리 게이트 전극층(1407p)이 패터닝되어 형성될 수 있다. 제6 금속층(143_6) 및 제5 금속층(143_5)은 NMOS 영역(RN)의 제8 프리 게이트 전극층(1408p) 및 제9 프리 게이트 전극층(1409p) 각각이 패터닝되어 형성될 수 있다.
제4 게이트 전극층(144), 제9 게이트 전극층(149) 및 제6 게이트 전극층(146) 각각은, PMOS 영역의 제7 프리 게이트 전극층(1407p), 제8 프리 게이트 전극층(1408p) 및 제9 프리 게이트 전극층(1409p) 각각이 패터닝되어 형성될 수 있다.
도 3을 참조하면, 제4 게이트 스택(G4)의 적어도 일측에 제1 게이트 스페이서(171)가 형성될 수 있다. 또한, 제5 게이트 스택(G5)의 적어도 일측에 제2 게이트 스페이서(172)가 형성될 수 있다.
이하에서, 도 4, 도 20, 도 23 및 도 24를 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법에 대해 설명한다. 설명의 명확성을 위해, 앞서 설명한 것과 중복되는 것은 생략한다.
도 23 및 도 24는 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다. 도 23은 도 20을 참조하여 설명한 반도체 장치의 제조 공정이 수행된 후의 NMOS 영역(RN)과 PMOS 영역(RP)을 나타내는 도면이다.
도 23을 참조하면, 도 20의 제4 마스크(204)가 제거된 후, NMOS 영역(RN)과 PMOS 영역(RP)에 제10 프리 게이트 전극층(1410p), 프리 실리콘층(150p) 및 프리 하드 마스크층(160p)이 순차적으로 형성되어, 적층 구조체가 형성될 수 있다.
NMOS 영역(RN)에 형성되는 제10 프리 게이트 전극층(1410p)의 부분은 제4 프리 게이트 전극층(1404p)의 직접 위에 형성될 수 있다. PMOS 영역(RP)에 형성되는 제10 프리 게이트 전극층(1410p)의 부분은 프리 고유전율 절연막(130p)의 직접 위에 형성될 수 있다. 제10 프리 게이트 전극층(1410p)은, 제4 프리 게이트 전극층(1404p)과 동일한 물질을 포함할 수 있다.
도 24를 참조하면, 제6 게이트 스택(G6)과 제7 게이트 스택(G7)이 형성될 수 있다. 제6 게이트 스택(G6)은, 도 23의 제3 마스크(203)와 중첩되지 않는 적층 구조체의 부분을, 기판(100)의 상면이 노출될 때까지 제거함으로써 형성될 수 있다.
제3 게이트 전극층(143)은 NMOS 영역의 제4 프리 게이트 전극층(1404p)과 제10 프리 게이트 전극층(1410p)이 패터닝되어 형성될 수 있다. 제4 게이트 전극층(144)은 PMOS 영역(RP)의 제10 프리 게이트 전극층(1410p)이 패터닝되어 형성될 수 있다.
도 4를 참조하면, 제6 게이트 스택(G6)의 적어도 일측에 제1 게이트 스페이서(171)가 형성될 수 있다. 또한, 제7 게이트 스택(G7)의 적어도 일측에 제2 게이트 스페이서(172)가 형성될 수 있다.
이상 본 발명의 몇몇 실시예들에 따른 반도체 장치를 제조하는 방법에 대해 설명하였으나, 이에 제한되는 것은 아니다. 예를 들어, 본 발명의 몇몇 실시예들에 따른 반도체 장치는, 상술한 반도체 장치의 제조 방법과 상이한 방법을 통해 제조될 수 있음은 물론이다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 RN: NMOS 영역
RP: PMOS 영역 G1: 제1 게이트 스택
105: 제1 소오스/드레인 영역 131: 제1 고유전율 절연막
141: 제1 게이트 전극층 142: 제2 게이트 전극층
143: 제3 게이트 전극층 151: 제1 실리콘층

Claims (20)

  1. NMOS 영역 및 PMOS 영역을 포함하는 기판;
    상기 NMOS 영역에 배치되는 제1 트랜지스터로, 제1 게이트 스택 및 상기 제1 게이트 스택의 적어도 일측에 배치되는 제1 소오스/드레인 영역을 포함하는 제1 트랜지스터; 및
    상기 PMOS 영역에 배치되는 제2 트랜지스터로, 제2 게이트 스택 및 상기 제2 게이트 스택의 적어도 일측에 배치되는 제2 소오스/드레인 영역을 포함하는 제2 트랜지스터를 포함하고,
    상기 제1 게이트 스택은, 순차적으로 적층된(laminated) 제1 고유전율 절연막, 제1 두께를 갖는 제1 게이트 전극층, 제2 게이트 전극층, 제3 게이트 전극층 및 제1 실리콘층을 포함하고,
    상기 제2 게이트 스택은, 순차적으로 적층된 제2 고유전율 절연막, 상기 제1 두께보다 큰 제2 두께를 갖는 제4 게이트 전극층, 제5 게이트 전극층, 제6 게이트 전극층 및 제2 실리콘층을 포함하고,
    상기 제2 게이트 전극층 및 상기 제5 게이트 전극층은, 란탄(lanthanum) 계열의 물질을 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 트랜지스터는, 상기 제1 게이트 스택의 적어도 일측에 배치되는 제1 게이트 스페이서를 더 포함하고,
    상기 제1 내지 제3 게이트 전극층 및 상기 제1 실리콘층은, 상기 제1 게이트 스페이서 사이에 배치되고,
    상기 제1 고유전율 절연막은 상기 제1 게이트 스페이서와 상기 제1 내지 제3 게이트 전극층의 측벽 사이로 비연장되고,
    상기 제2 트랜지스터는, 상기 제2 게이트 스택의 적어도 일측에 배치되는 제2 게이트 스페이서를 더 포함하고,
    상기 제4 내지 제6 게이트 전극층 및 상기 제2 실리콘층은, 상기 제2 게이트 스페이서 사이에 배치되고,
    상기 제2 고유전율 절연막은 상기 제2 게이트 스페이서와 상기 제4 내지 제6 게이트 전극층의 측벽 사이로 비연장되는 반도체 장치.
  3. 제 1항에 있어서,
    상기 제4 게이트 전극층은, 순차적으로 적층된(laminated) 제1 금속층, 제2 금속층 및 제3 금속층을 포함하고,
    상기 제2 금속층은, 상기 제1 금속층 및 상기 제3 금속층에 포함되는 물질과 상이한 물질을 포함하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 제2 게이트 전극층 및 제5 게이트 전극층 각각은 란탄막, 란탄 산화막, 란탄 질화막 및 란탄 산질화막 중 적어도 하나를 포함하는 반도체 장치.
  5. 제 1항에 있어서,
    상기 제1 게이트 전극층은, 상기 제1 고유전율 절연막의 직접 위(directly on)에 배치되고,
    상기 제4 게이트 전극층은, 상기 제2 고유전율 절연막의 직접 위에 배치되는 반도체 장치.
  6. 제 1항에 있어서,
    상기 기판은 셀 어레이 영역과 주변 영역을 포함하고,
    상기 NMOS 영역 및 상기 PMOS 영역은 상기 주변 영역에 포함되고,
    상기 셀 어레이 영역은, 매립 게이트 구조체를 포함하는 반도체 장치.
  7. 매립 게이트 구조체를 포함하는 셀 어레이 영역과, 서로 다른 도전형을 갖는 NMOS 영역 및 PMOS 영역을 포함하는 주변 영역을 포함하는 기판;
    상기 NMOS 영역에 배치되는 제1 트랜지스터로, 제1 게이트 스택, 상기 제1 게이트 스택의 적어도 일측에 배치되는 제1 소오스/드레인 영역, 및 상기 제1 게이트 스택의 아래에 배치되는 제1 채널 영역을 포함하는 제1 트랜지스터; 및
    상기 PMOS 영역에 배치되는 제2 트랜지스터로, 제2 게이트 스택, 상기 제2 게이트 스택의 적어도 일측에 배치되는 제2 소오스/드레인 영역, 및 상기 제2 게이트 스택의 아래에 배치되는 제2 채널 영역을 포함하는 제2 트랜지스터를 포함하고,
    상기 제1 게이트 스택은, 순차적으로 적층된(laminated) 제1 고유전율 절연막, 제1 두께를 갖는 제1 게이트 전극층, 제2 게이트 전극층, 제3 게이트 전극층 및 제1 실리콘층을 포함하고,
    상기 제2 게이트 스택은, 순차적으로 적층된 제2 고유전율 절연막, 상기 제1 두께보다 큰 제2 두께를 갖는 제4 게이트 전극층, 제5 게이트 전극층, 제6 게이트 전극층 및 제2 실리콘층을 포함하고,
    상기 제1 채널 영역과 상기 제2 채널 영역은 서로 다른 물질을 포함하고,
    상기 제2 게이트 전극층 및 상기 제5 게이트 전극층은, 란탄(lanthanum) 원소를 포함하는 반도체 장치.
  8. 제 7항에 있어서,
    상기 제1 트랜지스터는, 상기 제1 게이트 스택의 적어도 일측에 배치되는 제1 게이트 스페이서를 더 포함하고,
    상기 제1 내지 제3 게이트 전극층 및 상기 제1 실리콘층은, 상기 제1 게이트 스페이서 사이에 배치되고,
    상기 제1 고유전율 절연막은 상기 제1 게이트 스페이서와 상기 제1 내지 제3 게이트 전극층의 측벽 사이로 비연장되고,
    상기 제2 트랜지스터는, 상기 제2 게이트 스택의 적어도 일측에 배치되는 제2 게이트 스페이서를 더 포함하고,
    상기 제4 내지 제6 게이트 전극층 및 상기 제2 실리콘층은, 상기 제2 게이트 스페이서 사이에 배치되고,
    상기 제2 고유전율 절연막은 상기 제2 게이트 스페이서와 상기 제4 내지 제6 게이트 전극층의 측벽 사이로 비연장되는 반도체 장치.
  9. 제 7항에 있어서,
    상기 제1 게이트 전극층은, 상기 제1 고유전율 절연막의 직접 위(directly on)에 배치되고,
    상기 제4 게이트 전극층은, 상기 제2 고유전율 절연막의 직접 위에 배치되는 반도체 장치.
  10. 제 7항에 있어서,
    상기 제4 게이트 전극층은, 순차적으로 적층된(laminated) 제1 금속층, 제2 금속층 및 제3 금속층을 포함하고,
    상기 제2 금속층은, 상기 제1 금속층 및 상기 제3 금속층에 포함되는 물질과 상이한 물질을 포함하는 반도체 장치.
  11. 제 7항에 있어서,
    상기 제2 게이트 전극층 및 제5 게이트 전극층 각각은 란탄막, 란탄 산화막, 란탄 질화막 및 란탄 산질화막 중 적어도 하나를 포함하는 반도체 장치.
  12. 제 7항에 있어서,
    상기 제1 게이트 전극층은, 상기 제1 고유전율 절연막의 직접 위(directly on)에 배치되고,
    상기 제4 게이트 전극층은, 상기 제2 고유전율 절연막의 직접 위에 배치되는 반도체 장치.
  13. 제 7항에 있어서,
    상기 제2 채널 영역은 상기 기판과 다른 물질을 포함하는 반도체 장치.
  14. NMOS 영역 및 PMOS 영역을 포함하는 기판;
    상기 NMOS 영역에, 상기 기판 상에 배치되는 제1 게이트 스택;
    상기 제1 게이트 스택 아래에 배치되는 제1 채널 영역;
    상기 PMOS 영역에, 상기 기판 상에 배치되는 제2 게이트 스택; 및
    상기 제2 게이트 스택 아래에 배치되고, 상기 제1 채널 영역과 상이한 물질을 포함하는 제2 채널 영역을 포함하고,
    상기 제1 게이트 스택은, 순차적으로 적층된(laminated) 제1 고유전율 절연막, 제1 게이트 전극층, 제2 게이트 전극층, 제3 게이트 전극층 및 제1 실리콘층을 포함하고,
    상기 제2 게이트 스택은, 순차적으로 적층된 제2 고유전율 절연막, 제4 게이트 전극층, 제5 게이트 전극층, 제6 게이트 전극층 및 제2 실리콘층을 포함하고,
    상기 제2 채널 영역은 저마늄(germanium) 원소를 포함하고,
    상기 제1 게이트 전극층 및 상기 제4 게이트 전극층은 동일한 금속 원소를 포함하고,
    상기 제2 게이트 전극층은, 란탄(lanthanum) 원소를 포함하고,
    상기 제5 게이트 전극층은, 란탄 원소와 알루미늄(aluminium) 원소 중 어느 하나를 포함하는 반도체 장치.
  15. 제 14항에 있어서,
    상기 제2 게이트 전극층은 란탄막, 란탄 산화막, 란탄 질화막 및 란탄 산질화막 중 적어도 하나를 포함하는 반도체 장치.
  16. 제 14항에 있어서,
    상기 제1 게이트 전극층은, 상기 제1 고유전율 절연막의 직접 위(directly on)에 배치되고,
    상기 제4 게이트 전극층은, 상기 제2 고유전율 절연막의 직접 위에 배치되는 반도체 장치.
  17. 제 14항에 있어서,
    상기 제4 게이트 전극층은, 순차적으로 적층된(laminated) 제1 금속층, 제2 금속층 및 제3 금속층을 포함하고,
    상기 제2 금속층은, 상기 제1 금속층 및 상기 제3 금속층에 포함되는 물질과 상이한 물질을 포함하는 반도체 장치.
  18. 제 17항에 있어서,
    상기 제5 게이트 전극층이 란탄 원소를 포함하는 경우, 상기 제3 금속층은 알루미늄 원소를 포함하는 반도체 장치.
  19. 제 14항에 있어서,
    상기 제3 게이트 전극층은, 제4 금속층, 제5 금속층 및 상기 제4 금속층과 상기 제5 금속층 사이에 개재되는 제6 금속층을 포함하고,
    상기 제6 금속층은, 상기 제4 금속층 및 상기 제5 금속층에 포함되는 물질과 상이한 물질을 포함하는 반도체 장치.
  20. 제 19항에 있어서,
    상기 제6 금속층 및 상기 제5 게이트 전극층은, 알루미늄(aluminium) 원소를 포함하는 반도체 장치.
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