KR101874207B1 - 시간 영역 기반의 오피 앰프 및 이를 사용하는 아날로그 필터 - Google Patents

시간 영역 기반의 오피 앰프 및 이를 사용하는 아날로그 필터 Download PDF

Info

Publication number
KR101874207B1
KR101874207B1 KR1020160176963A KR20160176963A KR101874207B1 KR 101874207 B1 KR101874207 B1 KR 101874207B1 KR 1020160176963 A KR1020160176963 A KR 1020160176963A KR 20160176963 A KR20160176963 A KR 20160176963A KR 101874207 B1 KR101874207 B1 KR 101874207B1
Authority
KR
South Korea
Prior art keywords
voltage
delay
phase
output
current
Prior art date
Application number
KR1020160176963A
Other languages
English (en)
Other versions
KR20180073285A (ko
Inventor
유창식
김경민
Original Assignee
한양대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한양대학교 산학협력단 filed Critical 한양대학교 산학협력단
Priority to KR1020160176963A priority Critical patent/KR101874207B1/ko
Publication of KR20180073285A publication Critical patent/KR20180073285A/ko
Application granted granted Critical
Publication of KR101874207B1 publication Critical patent/KR101874207B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/32—Modifications of amplifiers to reduce non-linear distortion
    • H03F1/3223—Modifications of amplifiers to reduce non-linear distortion using feed-forward
    • H03F1/3229—Modifications of amplifiers to reduce non-linear distortion using feed-forward using a loop for error extraction and another loop for error subtraction
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45475—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using IC blocks as the active amplifying circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H11/00—Networks using active elements
    • H03H11/02—Multiple-port networks
    • H03H11/04—Frequency selective two-port networks
    • H03H11/0422—Frequency selective two-port networks using transconductance amplifiers, e.g. gmC filters

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Amplifiers (AREA)
  • Pulse Circuits (AREA)

Abstract

시간 영역에 기반한 OP 앰프, 특히 아날로그 필터에 사용될 수 있는 OP 앰프가 개시된다. 상기 OP 앰프는 전압 영역의 입력 전압에 따라 시간 영역의 신호를 출력하는 제 1 신호 변환부 및 상기 제 1 신호 변환부에 의해 출력된 시간 영역의 신호를 이용하여 전압 영역의 출력 전압을 발생시키는 제 2 신호 변환부를 포함한다.

Description

시간 영역 기반의 오피 앰프 및 이를 사용하는 아날로그 필터{OPERATIONAL AMPLIFIER BASED ON TIME DOMAIN AND ANALOG FILTER USING THE SAME}
본 발명은 시간 영역 기반의 OP 앰프 및 이를 사용하는 아날로그 필터에 관한 것이다.
CMOS공정이 스케일 다운됨에 따라 아날로그 필터를 설계하는데 제한사항을 완화시키기 위해 VCO를 이용하여 적분기를 설계하였다. 페이즈가 주파수를 적분한 값이라는 사실을 이용하여 입력된 전압을 VCO를 이용하여 주파수로 변환하였다.
이어서, 주파수로부터 페이즈를 추출하였으며, 상기 추출된 페이즈를 전압으로 변환시켜 적분기의 동작을 수행시켰다. 그러나, 이러한 방법은 선형성이 저하되는 문제점이 있다.
KR 2002-0058435 A
본 발명은 시간 영역에 기반한 OP 앰프 및 이를 사용하는 아날로그 필터를 제공하는 것이다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 OP 앰프는 전압 영역의 입력 전압에 따라 시간 영역의 신호를 출력하는 제 1 신호 변환부; 및 상기 제 1 신호 변환부에 의해 출력된 시간 영역의 신호를 이용하여 전압 영역의 출력 전압을 발생시키는 제 2 신호 변환부를 포함한다.
본 발명의 다른 실시예에 따른 OP 앰프는 복수의 스테이지들을 포함한다. 상기 각 스테이지들은 전압 영역의 입력 전압에 따라 시간 영역의 신호를 출력하는 제 1 신호 변환부; 및 상기 제 1 신호 변환부에 의해 출력된 시간 영역의 신호를 이용하여 전압 영역의 출력 전압을 발생시키는 제 2 신호 변환부를 포함한다. 여기서, 상기 스테이지들로부터 출력된 출력 전압들의 합에 해당하는 전압이 최종 출력 전압으로 발생된다.
본 발명의 또 다른 실시예에 따른 OP 앰프는 전압 또는 전류의 제어에 따라 클록의 위상을 지연시키는 지연부; 및 상기 지연부로부터 출력된 위상 지연된 클록에 따라 출력 전압을 출력하는 전압 출력부를 포함한다. 여기서, 상기 출력 전압은 상기 위상 지연된 클록의 위상 지연 정도에 따라 달라진다.
본 발명의 일 실시예에 따른 아날로그 필터는 OP 앰프를 포함한다. 상기 OP 앰프는 전압 영역의 입력 전압에 따라 시간 영역의 신호를 출력하는 제 1 신호 변환부; 및 상기 제 1 신호 변환부에 의해 출력된 시간 영역의 신호를 이용하여 전압 영역의 출력 전압을 발생시키는 제 2 신호 변환부를 포함한다.
본 발명에 따른 시간 영역에 기반한 OP 앰프로서 아날로그 필터에 사용될 수 있다. 따라서, CMOS 공정이 스케일 다운될지라도 아날로그 필터를 설계하는 제한 사항이 감소할 수 있다. 결과적으로, CMOS 공정 발달에 따라 발생하는 설계의 어려움을 해결할 수 있다.
도 1은 본 발명의 일 실시예에 따른 OP 앰프의 구조를 도시한 블록도이다.
도 2는 본 발명의 일 실시예에 따른 OP 앰프의 구조를 도시한 회로도이다.
도 3은 본 발명의 일 실시예에 따른 VCDL의 구조를 도시한 회로도이다.
도 4는 본 발명의 일 실시예에 따른 지연 셀을 도시한 회로도이다.
도 5는 도 2의 OP 앰프에서의 신호들의 동작을 도시한 타이밍 다이어그램이다.
도 6은 본 발명의 일 실시예에 따른 8-phase 클록을 사용하는 OP 앰프를 도시한 회로도이다.
도 7은 본 발명의 일 실시예에 따른 필터를 도시한 회로도이다.
본 명세서에서 사용되는 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "구성된다" 또는 "포함한다" 등의 용어는 명세서상에 기재된 여러 구성 요소들, 또는 여러 단계들을 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다. 또한, 명세서에 기재된 "...부", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
본 발명은 새로운 구조의 연산 증폭기(Operational Amplifier, OP 앰프)에 관한 것으로서, 전압 영역에서 동작하였던 종래의 OP 앰프와 달리 시간 영역에서 동작할 수 있다. 이러한 OP 앰프는 아날로그 필터에 사용될 수 있다.
CMOS 공정이 발전하여 스케일 다운(Scale down)됨에 따라 아날로그 필터를 구현하는 데 많은 제한 사항이 존재하였으며, 이를 해결하기 위하여 종래 기술에서는 VCO를 이용하였다. 그러나, VCO를 이용하는 종래 기술은 선형성을 저하시켰다.
반면에, 본 발명은 시간 영역에서 동작하는 OP 앰프를 이용하여 아날로그 필터를 구현할 수 있다. 이 경우, CMOS 공정이 스케일 다운될지라도 아날로그 필터를 설계하는 제한 사항이 감소할 수 있다. 결과적으로, 본 발명의 OP 앰프를 사용하면 CMOS 공정 발달에 따라 발생하는 설계의 어려움을 해결할 수 있다.
이하, 본 발명의 다양한 실시예들을 첨부된 도면을 참조하여 상술하겠다.
도 1은 본 발명의 일 실시예에 따른 OP 앰프의 구조를 도시한 블록도이다.
도 1을 참조하면, 본 실시예의 OP 앰프는 아날로그 필터에 사용될 수 있으며, 시간 영역에서 동작할 수 있다. 특히, 본 실시예의 OP 앰프는 트랜지스터 앰프 구조를 가지는 종래의 OP 앰프와 전혀 다른 구조를 가진다.
일 실시에에 따르면, OP 앰프는 제 1 신호 변환부(100) 및 제 2 신호 변환부(102)를 포함할 수 있다.
제 1 신호 변환부(100)는 전압 영역의 신호를 시간 영역의 신호로 변환하는 역할을 수행한다.
일 실시예에 따르면, 제 1 신호 변환부(100)는 전압 영역의 신호인 입력 전압(VIN)에 따라 시간 영역에서 동작하는 위상 지연된 클록(Clock, CLK)을 출력시킬 수 있다. 여기서, 클록(CLK)은 샘플링 클록(sampling clock)일 수 있다.
일 실시예에 따르면, 제 1 신호 변환부(100)는 전압 제어 지연 라인(Voltage Controlled Delay Line, VCDL)일 수 있다. 이 경우, 제 1 신호 변환부(100)는 입력되는 클록의 위상을 지연시키고, 위상이 지연된 클록을 출력시킬 수 있다.
제 1 신호 변환부(100)는 클록의 위상을 지연시킨다는 점에서 지연부로 명명될 수도 있다.
다른 실시예에 따르면, 제 1 신호 변환부(100)는 전압이 아닌 전류에 의해 제어되는 전류 제어 지연 라인(Current Controlled Delay Line, CCDL)일 수 있다.
제 2 신호 변환부(102)는 제 1 신호 변환부(100)에 의해 출력된 시간 영역의 신호를 전압 영역의 신호로 변환하는 역할을 수행한다. 예를 들어, 제 2 신호 변환부(102)는 시간 영역의 클록을 이용하여 전압 영역의 출력 전압(VOUT)을 출력할 수 있으며, 이 것은 도 5에서 보여진다.
제 2 신호 변환부(102)는 출력 전압(VOUT)을 출력한다는 점에서 전압 출력부로 명명될 수도 있다.
일 실시예에 따르면, 제 2 신호 변환부(102)는 위상 검출기(Phase Detector, PD) 및 차지 펌프(Charge Pump, CP)를 포함할 수 있다.
정리하면, 본 실시예의 OP 앰프는 전압 영역의 신호를 이용하여 시간 영역의 신호를 출력하고, 상기 출력된 시간 영역의 신호를 이용하여 다시 전압 영역의 신호를 출력할 수 있다. 이러한 구조의 OP 앰프를 아날로그 필터에 사용하면, CMOS 공정이 스케일 다운될지라도 많이 제한 사항없이 아날로그 필터를 설계할 수 있다.
이하, 본 발명의 OP 앰프의 실제적인 회로 구조를 첨부된 도면들을 참조하여 상술하겠다.
도 2는 본 발명의 일 실시예에 따른 OP 앰프의 구조를 도시한 회로도이고, 도 3은 본 발명의 일 실시예에 따른 VCDL의 구조를 도시한 회로도이다. 도 4는 본 발명의 일 실시예에 따른 지연 셀을 도시한 회로도이고, 도 5는 도 2의 OP 앰프에서의 신호들의 동작을 도시한 타이밍 다이어그램이다.
도 2를 참조하면, 본 실시예의 OP 앰프의 제 1 신호 변환부(100)는 전압-전류 변환부(200) 및 2개의 VCDL들(202 및 204)을 포함할 수 있다. 여기서, 전압-전류 변환부(200) 및 2개의 VCDL들(202 및 204)은 OP 앰프의 이득(Gain) 및 대역폭(Bandwidth)을 고려하여 설정될 수 있다.
제 2 신호 변환부(102)는 위상 검출기(PD, 206) 및 차지 펌프(CP, 208)를 포함할 수 있다.
전압-전류 변환부(200)는 입력 전압(VIN)을 전류로 변환하는 역할을 수행한다. 여기서, 상기 전류는 VCDL들(202 및 204)의 동작을 제어하기 위해 사용된다.
VCDL들(202 및 204)은 입력 클록(CLK), 예를 들어 샘플링 클록의 위상을 지연시키는 역할을 수행하며, 도 5에서 확인할 수 있다. 구체적으로는, VCDL들(202 및 204)은 전압-전류 변환부(200)로부터 출력되는 전류의 세기에 따라 입력 클록(CLK)의 위상을 지연시킨다. 즉, OP 앰프의 제어기(미도시)는 입력 전압(VIN)을 제어하여 원하는 위상으로 클록(CLK)의 위상을 지연시킬 수 있다.
일 실시예에 따르면, VCDL들(202 및 204)은 도 3에 도시된 바와 같이 차동 구조(Differential structure)를 가질 수 있다.
도 3을 참조하여 구체적으로 살펴보면, 제 1 VCDL(202)은 직렬 연결된 2개의 지연 셀들(Delay cells, 300a 및 302a)을 포함하고, 제 2 VCDL(204) 또한 직렬 연결된 2개의 지연 셀들(300b 및 302b)을 포함한다. 여기서, 지연 셀들(300a, 300b, 302a 및 302b)은 해당 클록을 지연시킬 수 있다.
VCDL들(202 및 204)의 제 1 지연 셀(300a 및 300b)의 양극 입력단들로 입력 클록(CLK)이 입력되고, 음극 입력단들로 입력 클록 바(
Figure 112016126368760-pat00001
)가 입력된다.
제 1 VCDL(202)의 제 1 지연 셀(300a)은 입력 전압(VINP)에 해당하는 전류(IOUTP)에 의해 제어되고, 제 2 VCDL(204)의 제 1 지연 셀(300b)은 입력 전압(VINN)에 해당하는 전류(IOUTN)에 의해 제어된다. 결과적으로, 제 1 지연 셀(300a)은 입력 전압(VINP)에 해당하는 전류(IOUTP)에 따라 클록(CLK)의 위상을 가변시키고, 제 2 지연 셀(300b)은 입력 전압(VINN)에 해당하는 전류(IOUTN)에 따라 클록(CLK)의 위상을 가변시킨다.
제 1 지연 셀(300a)로부터 출력된 클록은 제 2 지연 셀(302a)에 의해 위상이 지연되고, 제 1 지연 셀(300b)로부터 출력된 클록은 제 2 지연 셀(302b)에 의해 위상이 지연된다. 여기서, 제 2 지연 셀(302a)은 입력 전압(VINP)에 해당하는 전류(IOUTP)에 따라 제 1 지연 셀(300a)로부터 출력된 클록의 위상을 지연시키고, 제 2 지연 셀(300b)은 입력 전압(VINN)에 해당하는 전류(IOUTN)에 따라 제 1 지연 셀(300b)로부터 출력된 클록의 위상을 지연시킨다.
제 1 VCDL(202)의 제 2 지연 셀(302a)은 클록의 위상을 지연시키고, 지연된 위상을 가지는 클록을 출력시킨다. 또한, 제 2 VCDL(204)의 제 2 지연 셀(302b)은 클록의 위상을 지연시키고, 지연된 위상을 가지는 클록을 출력시킨다.
요컨대, VCDL들(202 및 204)은 차동 구조를 가지면서 지연 셀들(300a, 300b, 302a 및 302b)을 이용하여 입력 클록(CLK)을 지연시키며, 입력 전압(VIN)에 따라 클록(CLK)의 위상을 지연시켜 출력한다. 즉, VCDL들(202 및 204)로 이루어진 제 1 신호 변환부(100)는 전압 영역의 입력 전압(VIN)을 이용하여 위상이 지연된 시간 영역의 클록(CLK)을 출력시킨다.
일 실시예에 따르면, 각 지연 셀들(300a, 300b, 302a 및 302b)은 도 4에 도시된 바와 같이 2개의 인버터들(400 및 402) 및 인버터들(400 및 402)과 연결된 래치(404)로 이루어질 수 있다.
한편, 위에서는 VCDL들(202 및 204)이 각기 2개의 지연 셀들을 포함하였으나, 1개 또는 3개 이상의 지연 셀들을 포함할 수도 있다. 다만, VCDL(202 또는 204)이 3개 이상의 지연 셀들을 포함할 경우, 지연 셀들은 동일한 전압 또는 전류에 의해 제어될 수 있다. 즉, 각 지연 셀들은 클록의 위상을 지연시키는 정도가 동일할 수 있다.
다른 실시예에 따르면, VCDL 대신 CCDL이 사용될 수 있다.
제 2 신호 변환부(102)는 시간 영역의 신호를 전압 영역의 신호로 다시 변환하는 역할을 수행한다. 예를 들어, 제 2 신호 변환부(102)는 위상 지연된 클록을 이용하여 출력 전압(VOUT)을 출력시킨다.
일 실시예에 따르면, 제 2 신호 변환부(102)는 위상 검출기(206) 및 차지 펌프(208)를 포함할 수 있다.
위상 검출기(206)는 VCDL들(202 및 204)로부터 출력된 클록의 위상 지연 정도를 검출하며, 검출 결과를 차지 펌프(208)로 전송한다.
차지 펌프(208)는 위상 검출기(206)로부터 전송된 검출 결과에 따라 클록의 위상 지연 정도에 해당하는 출력 전압(VOUT)을 출력시킨다. 다만, 출력 전압(VOUT)은 입력 전압(VIN)보다 큰 전압일 수 있다. 즉, 입력 전압(VIN)은 OP 앰프에 의해 증폭된다.
정리하면, 본 실시예의 OP 앰프는 전압-전류 변환부(200) 및 VCDL들(202 및 204)을 이용하여 전압 영역의 입력 전압에 따라 시간 영역의 위상 지연된 클록을 출력하고, 위상 검출기(206) 및 차지 펌프(208)를 이용하여 클록의 지연된 위상에 해당하는 출력 전압을 출력한다.
예를 들어, 입력 전압(VIN)이 큰 경우, VCDL들(202 및 204)은 클록의 위상을 크게 지연시키며, 그 결과 큰 값을 가지는 출력 전압(VOUT)이 발생한다. 반면에, 입력 전압(VIN)이 작은 경우, VCDL들(202 및 204)은 클록의 위상을 작게 지연시키며, 그 결과 작은 값을 가지는 출력 전압(VOUT)이 발생한다.
한편, 위의 OP 앰프는 사용되는 클록의 주파수에 따라 성능이 변할 수 있다. 따라서, 낮은 주파수의 클록을 사용하며 동일한 성능을 실현할 수 있는 OP 앰프를 구현하기 위하여 하기 도 6과 같이 다중 위상(multi-phase) 클록을 사용할 수도 있다.
도 6은 본 발명의 일 실시예에 따른 8-phase 클록을 사용하는 OP 앰프를 도시한 회로도이다.
도 6을 참조하면, 본 실시예의 OP 앰프는 다중 위상 클록, 예를 들어 8-위상 클록을 사용할 수 있다.
구체적으로는, OP 앰프는 다중 스테이지들(600a, 600b, 600c 및 600d)을 포함하며, 각 스테이지(600a, 600b, 600c 및 600d)는 전압-전류 변환부, 2개의 VCDL들, 2개의 위상 검출기들(PD) 및 2개의 차지 펌프들(CP)을 포함할 수 있다.
도 2의 OP 앰프와 달리, 각 스테이지(600a, 600b, 600c 및 600d)의 VCDL들 각각에 2개의 클록들이 입력된다. 여기서, 상기 클록들은 예를 들어 180도 위상 차이를 가질 수 있다. 결과적으로, 8개의 클록들이 4개의 스테이지들(600a, 600b, 600c 및 600d)의 VCDL들에 입력된다.
각 VCDL들은 2개의 클록들의 위상을 지연시키고, 위상 지연된 클록들을 각기 위상 검출기들로 제공한다. 여기서, 예를 들어 제 1 클록(CLK[0])에 해당하는 위상 지연된 클록들이 제 1 위상 검출기(PD1)로 입력되고, 예를 들어 제 5 클록(CLK[4])에 해당하는 위상 지연된 클록들이 제 2 위상 검출기(PD2)로 입력된다.
물론, 상기 VCDL들은 상기 전압-전류 변환부에 의해 제어된다.
제 1 위상 검출기(PD1)는 제 1 클록(CLK[0])의 위상 지연 정도를 검출하며, 제 1 차지 펌프(CP1)는 상기 검출된 위상 지연 정도에 따라 출력 전압을 출력한다. 이 경우, 모든 스테이지들의 출력 전압들이 합하지고, 합해진 전압이 최종 출력 전압(VOUTP)이 출력된다.
제 2 위상 검출기(PD2)는 제 5 클록(CLK[4])의 위상 지연 정도를 검출하며, 제 2 차지 펌프(CP2)는 상기 검출된 위상 지연 정도에 따라 출력 전압을 출력한다. 이 경우, 모든 스테이지들의 출력 전압들이 합하지고, 합해진 전압이 최종 출력 전압(VOUTN)이 출력된다.
정리하면, 본 실시예의 OP 앰프는 하나의 클록의 위상이 아닌 다중 클록 위상을 사용하며, 복수의 스테이지들(600a, 600b, 600c 및 600d)을 통하여 구현할 수 있다.
도 7은 본 발명의 일 실시예에 따른 필터를 도시한 회로도이다.
도 1 내지 도 6에서 설명한 OP 앰프들(700 및 702)은 도 7에 도시된 바와 같이 필터로 사용될 수 있다. 도 7은 시간 영역 기반 OP 앰프를 사용한 아날로그 필터를 보여준다.
다만, 본 실시예의 OP 앰프는 위의 구조의 필터뿐만 아니라 다양한 구조의 필터에 사용될 수 있다.
한편, 전술된 실시예의 구성 요소는 프로세스적인 관점에서 용이하게 파악될 수 있다. 즉, 각각의 구성 요소는 각각의 프로세스로 파악될 수 있다. 또한 전술된 실시예의 프로세스는 장치의 구성 요소 관점에서 용이하게 파악될 수 있다.
상기한 본 발명의 실시예는 예시의 목적을 위해 개시된 것이고, 본 발명에 대한 통상의 지식을 가지는 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가가 가능할 것이며, 이러한 수정, 변경 및 부가는 하기의 특허청구범위에 속하는 것으로 보아야 할 것이다.
100 : 제 1 신호 변환부 102 : 제 2 신호 변환부
200 : 전압-전류 변환부 202 : VCDL
204 : VCDL 206 : 위상 검출기
208 : 차지 펌프 300a, 300b : 제 1 지연 셀
302a, 302b : 제 2 지연 셀

Claims (15)

  1. 전압 영역의 입력 전압에 따라 시간 영역의 신호를 출력하는 제 1 신호 변환부; 및
    상기 제 1 신호 변환부에 의해 출력된 시간 영역의 신호를 이용하여 전압 영역의 출력 전압을 발생시키는 제 2 신호 변환부를 포함하되,
    상기 제 1 신호 변환부는,
    입력 전압을 전류로 변환하는 전압-전류 변환부; 및
    2개의 지연 라인들을 포함하되,
    상기 각 지연 라인들로 클록이 입력되고, 상기 지연 라인들은 상기 전압-전류 변환부로부터 출력된 전류에 따라 상기 입력된 클록의 위상을 지연시키며, 상기 지연 라인들은 차동 구조를 가지는 것을 특징으로 하는 OP 앰프.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서, 상기 각 지연 라인은 직렬로 연결된 2개의 지연 셀들을 포함하되,
    상기 지연 셀들은 상기 전압-전류 변환부로부터 출력된 전류에 의해 제어되는 것을 특징으로 하는 OP 앰프.
  5. 제1항에 있어서, 상기 제 2 신호 변환부는,
    상기 지연 라인들로부터 출력된 클록의 위상 지연 정도를 검출하는 위상 검출기; 및
    상기 검출된 위상 지연 정도에 해당하는 출력 전압을 출력하는 차지 펌프를 포함하는 것을 특징으로 하는 OP 앰프.
  6. 복수의 스테이지들을 포함하며,
    상기 각 스테이지들은,
    전압 영역의 입력 전압에 따라 시간 영역의 신호를 출력하는 제 1 신호 변환부; 및
    상기 제 1 신호 변환부에 의해 출력된 시간 영역의 신호를 이용하여 전압 영역의 출력 전압을 발생시키는 제 2 신호 변환부를 포함하되,
    상기 스테이지들로부터 출력된 출력 전압들의 합에 해당하는 전압이 최종 출력 전압으로 발생되며,
    상기 제 1 신호 변환부는,
    입력 전압을 전류로 변환하는 전압-전류 변환부; 및
    2개의 지연 라인들을 포함하고,
    상기 각 지연 라인들로 2개의 클록들이 입력되고, 상기 지연 라인들은 상기 전압-전류 변환부로부터 출력된 전류에 따라 상기 입력된 클록들의 위상을 지연시키며, 상기 지연 라인들은 차동 구조를 가지는 것을 특징으로 하는 OP 앰프.
  7. 삭제
  8. 삭제
  9. 제6항에 있어서, 상기 2개의 클록들은 180도 위상 차이를 가지는 것을 특징으로 하는 OP 앰프.
  10. 제6항에 있어서, 상기 제 2 신호 변환부는,
    상기 지연 라인들로부터 출력된 클록의 위상 지연 정도를 검출하는 복수의 위상 검출기들; 및
    상기 검출된 위상 지연 정도에 해당하는 출력 전압을 출력하는 복수의 차지 펌프들을 포함하되,
    상기 위상 검출기들 중 하나는 상기 지연 라인들로 입력된 클록들 중 하나에 해당하는 위상 지연된 클록의 위상 지연 정도를 검출하고, 다른 위상 검출기는 상기 지연 라인들로 입력된 클록들 중 다른 클록에 해당하는 위상 지연된 클록의 위상 지연 정도를 검출하는 것을 특징으로 하는 OP 앰프.
  11. 전압 또는 전류의 제어에 따라 클록의 위상을 지연시키는 지연부; 및
    상기 지연부로부터 출력된 위상 지연된 클록에 따라 출력 전압을 출력하는 전압 출력부를 포함하되,
    상기 출력 전압은 상기 위상 지연된 클록의 위상 지연 정도에 따라 달라지며, 상기 지연부는 차동 구조를 가지는 지연 라인들을 포함하는 것을 특징으로 하는 OP 앰프.
  12. 제11항에 있어서,
    입력 전압을 상기 전류로 변환하는 전압-전류 변환부를 더 포함하되,
    상기 지연부는 상기 전압-전류 변환부로부터 출력된 전류에 따라 상기 클록의 위상을 지연시키는 것을 특징으로 하는 OP 앰프.
  13. 삭제
  14. 제11항에 있어서, 상기 전압 출력부는,
    상기 지연 라인들로부터 출력된 클록의 위상 지연 정도를 검출하는 위상 검출기; 및
    상기 검출된 위상 지연 정도에 해당하는 출력 전압을 출력하는 차지 펌프를 포함하는 것을 특징으로 하는 OP 앰프.
  15. OP 앰프를 포함하되,
    상기 OP 앰프는,
    전압 영역의 입력 전압에 따라 시간 영역의 신호를 출력하는 제 1 신호 변환부; 및
    상기 제 1 신호 변환부에 의해 출력된 시간 영역의 신호를 이용하여 전압 영역의 출력 전압을 발생시키는 제 2 신호 변환부를 포함하며,
    상기 제 1 신호 변환부는,
    입력 전압을 전류로 변환하는 전압-전류 변환부; 및
    2개의 지연 라인들을 포함하되,
    상기 각 지연 라인들로 클록이 입력되고, 상기 지연 라인들은 상기 전압-전류 변환부로부터 출력된 전류에 따라 상기 입력된 클록의 위상을 지연시키며, 상기 지연 라인들은 차동 구조를 가지는 것을 특징으로 하는 것을 특징으로 하는 아날로그 필터.



KR1020160176963A 2016-12-22 2016-12-22 시간 영역 기반의 오피 앰프 및 이를 사용하는 아날로그 필터 KR101874207B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020160176963A KR101874207B1 (ko) 2016-12-22 2016-12-22 시간 영역 기반의 오피 앰프 및 이를 사용하는 아날로그 필터

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160176963A KR101874207B1 (ko) 2016-12-22 2016-12-22 시간 영역 기반의 오피 앰프 및 이를 사용하는 아날로그 필터

Publications (2)

Publication Number Publication Date
KR20180073285A KR20180073285A (ko) 2018-07-02
KR101874207B1 true KR101874207B1 (ko) 2018-07-03

Family

ID=62914247

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160176963A KR101874207B1 (ko) 2016-12-22 2016-12-22 시간 영역 기반의 오피 앰프 및 이를 사용하는 아날로그 필터

Country Status (1)

Country Link
KR (1) KR101874207B1 (ko)

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
B. Drost 외, "Analog Filter Design Using Ring Oscillator Integrators," IEEE Journal of Solid-State Circuits, vol. 47, no. 12, pp. 3120-3129, 2012. 12.*
C.-W. Hsu 외, "A 40MHz 4th-order Active-UGB-RC Filter using VCO-Based Amplifiers with Zero Compensation," 40th European Solid State Circuits Conference (ESSCIRC), pp. 359-362, 2014. 09.*

Also Published As

Publication number Publication date
KR20180073285A (ko) 2018-07-02

Similar Documents

Publication Publication Date Title
KR101694926B1 (ko) 고속 시리얼라이저/디시리얼라이저에 대한 정확한 클럭 위상 신호들을 생성하기 위한 회로
JP4523599B2 (ja) 信号のダイナミックレンジを増加するための複数の信号利得を有するデータ信号増幅器及びプロセッサ
US9537492B2 (en) Sampled analog loop filter for phase locked loops
US9673972B2 (en) Phase interpolator
GB2561287A (en) Class D amplifier circuit
JP5233882B2 (ja) チョッパアンプ
JP2002026726A (ja) 半導体集積回路
US10911004B2 (en) Sampled moving average notch filter for ripple reduction in chopper stabilized operational amplifiers
US8130048B2 (en) Local oscillator
KR101874207B1 (ko) 시간 영역 기반의 오피 앰프 및 이를 사용하는 아날로그 필터
KR101960180B1 (ko) 연산 증폭기 이득 보상 기능을 가지는 이산-시간 적분기 회로
US10555269B2 (en) Amplifier circuit having controllable output stage
US9729157B2 (en) Variable clock phase generation method and system
WO2016095447A1 (zh) 一种用于迟滞模式降压转换器的锁频方法和装置
KR101630602B1 (ko) 지연 고정 루프 회로 및 지연 고정 루프 회로의 동작 방법
US11693066B2 (en) Signal processing circuit for reducing ripple in an output signal of a spinning current hall sensor and signal processing method
KR102024997B1 (ko) 시간 영역 기반 오피 앰프
US9312849B2 (en) Analog signal soft switching control with precise current steering generator
KR102167955B1 (ko) 부분 샘플링 수신 장치 및 그 동작 방법
Huang et al. A 155-MHz BiCMOS automatic gain control amplifier
US20060192594A1 (en) Linear phase detector with multiplexed latches
JP2012253529A (ja) Ｃｄｒ回路
KR101537378B1 (ko) 연속적인 펄스를 이용한 시간 증폭 방법 및 이를 이용한 시간 증폭기
JP5789912B2 (ja) 周波数検出装置
JP2006005660A (ja) フィードバック制御回路

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant