KR101874207B1 - Operational amplifier based on time domain and analog filter using the same - Google Patents

Operational amplifier based on time domain and analog filter using the same Download PDF

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Abstract

시간 영역에 기반한 OP 앰프, 특히 아날로그 필터에 사용될 수 있는 OP 앰프가 개시된다. 상기 OP 앰프는 전압 영역의 입력 전압에 따라 시간 영역의 신호를 출력하는 제 1 신호 변환부 및 상기 제 1 신호 변환부에 의해 출력된 시간 영역의 신호를 이용하여 전압 영역의 출력 전압을 발생시키는 제 2 신호 변환부를 포함한다. An operational amplifier based on the time domain, in particular an OP amplifier, which can be used for an analog filter, is disclosed. The OP amplifier includes a first signal converter for outputting a signal in a time domain according to an input voltage in a voltage domain, and a second signal converter for generating an output voltage in a voltage domain using a signal in the time domain outputted by the first signal converter. 2 signal converting unit.

Description

시간 영역 기반의 오피 앰프 및 이를 사용하는 아날로그 필터{OPERATIONAL AMPLIFIER BASED ON TIME DOMAIN AND ANALOG FILTER USING THE SAME}[0001] OPERATIONAL AMPLIFIER BASED ON TIME DOMAIN AND ANALOG FILTER USING THE SAME [0002]

본 발명은 시간 영역 기반의 OP 앰프 및 이를 사용하는 아날로그 필터에 관한 것이다. The present invention relates to a time domain based OP amplifier and an analog filter using the same.

CMOS공정이 스케일 다운됨에 따라 아날로그 필터를 설계하는데 제한사항을 완화시키기 위해 VCO를 이용하여 적분기를 설계하였다. 페이즈가 주파수를 적분한 값이라는 사실을 이용하여 입력된 전압을 VCO를 이용하여 주파수로 변환하였다. As the CMOS process is scaled down, the integrator is designed using a VCO to mitigate the limitations of designing the analog filter. Using the fact that the phase is a frequency-integrated value, the input voltage is converted to frequency using the VCO.

이어서, 주파수로부터 페이즈를 추출하였으며, 상기 추출된 페이즈를 전압으로 변환시켜 적분기의 동작을 수행시켰다. 그러나, 이러한 방법은 선형성이 저하되는 문제점이 있다. A phase was then extracted from the frequency, and the extracted phase was converted to a voltage to perform the operation of the integrator. However, this method has a problem that the linearity is deteriorated.

KRKR 2002-00584352002-0058435 AA

본 발명은 시간 영역에 기반한 OP 앰프 및 이를 사용하는 아날로그 필터를 제공하는 것이다.The present invention provides an OP amplifier based on a time domain and an analog filter using the OP amplifier.

상기한 바와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 OP 앰프는 전압 영역의 입력 전압에 따라 시간 영역의 신호를 출력하는 제 1 신호 변환부; 및 상기 제 1 신호 변환부에 의해 출력된 시간 영역의 신호를 이용하여 전압 영역의 출력 전압을 발생시키는 제 2 신호 변환부를 포함한다. In order to achieve the above object, an OP amplifier according to an embodiment of the present invention includes a first signal converter for outputting a time domain signal according to an input voltage in a voltage region; And a second signal converter for generating an output voltage of the voltage region using the signal of the time domain outputted by the first signal converter.

본 발명의 다른 실시예에 따른 OP 앰프는 복수의 스테이지들을 포함한다. 상기 각 스테이지들은 전압 영역의 입력 전압에 따라 시간 영역의 신호를 출력하는 제 1 신호 변환부; 및 상기 제 1 신호 변환부에 의해 출력된 시간 영역의 신호를 이용하여 전압 영역의 출력 전압을 발생시키는 제 2 신호 변환부를 포함한다. 여기서, 상기 스테이지들로부터 출력된 출력 전압들의 합에 해당하는 전압이 최종 출력 전압으로 발생된다. An OP amplifier according to another embodiment of the present invention includes a plurality of stages. Each of the stages includes a first signal converter for outputting a time domain signal according to an input voltage of a voltage region; And a second signal converter for generating an output voltage of the voltage region using the signal of the time domain outputted by the first signal converter. Here, a voltage corresponding to the sum of output voltages output from the stages is generated as a final output voltage.

본 발명의 또 다른 실시예에 따른 OP 앰프는 전압 또는 전류의 제어에 따라 클록의 위상을 지연시키는 지연부; 및 상기 지연부로부터 출력된 위상 지연된 클록에 따라 출력 전압을 출력하는 전압 출력부를 포함한다. 여기서, 상기 출력 전압은 상기 위상 지연된 클록의 위상 지연 정도에 따라 달라진다. According to another aspect of the present invention, there is provided an operational amplifier including: a delay unit delaying a phase of a clock according to control of a voltage or a current; And a voltage output unit for outputting an output voltage according to a phase delayed clock output from the delay unit. Here, the output voltage varies depending on the phase delay of the phase delayed clock.

본 발명의 일 실시예에 따른 아날로그 필터는 OP 앰프를 포함한다. 상기 OP 앰프는 전압 영역의 입력 전압에 따라 시간 영역의 신호를 출력하는 제 1 신호 변환부; 및 상기 제 1 신호 변환부에 의해 출력된 시간 영역의 신호를 이용하여 전압 영역의 출력 전압을 발생시키는 제 2 신호 변환부를 포함한다. An analog filter according to an embodiment of the present invention includes an operational amplifier. Wherein the operational amplifier comprises: a first signal conversion unit for outputting a signal in a time domain according to an input voltage in a voltage region; And a second signal converter for generating an output voltage of the voltage region using the signal of the time domain outputted by the first signal converter.

본 발명에 따른 시간 영역에 기반한 OP 앰프로서 아날로그 필터에 사용될 수 있다. 따라서, CMOS 공정이 스케일 다운될지라도 아날로그 필터를 설계하는 제한 사항이 감소할 수 있다. 결과적으로, CMOS 공정 발달에 따라 발생하는 설계의 어려움을 해결할 수 있다. And can be used for an analog filter as an OP amplifier based on the time domain according to the present invention. Thus, even though the CMOS process is scaled down, the limitations of designing the analog filter can be reduced. As a result, it is possible to solve the design difficulties caused by the CMOS process development.

도 1은 본 발명의 일 실시예에 따른 OP 앰프의 구조를 도시한 블록도이다.
도 2는 본 발명의 일 실시예에 따른 OP 앰프의 구조를 도시한 회로도이다.
도 3은 본 발명의 일 실시예에 따른 VCDL의 구조를 도시한 회로도이다.
도 4는 본 발명의 일 실시예에 따른 지연 셀을 도시한 회로도이다.
도 5는 도 2의 OP 앰프에서의 신호들의 동작을 도시한 타이밍 다이어그램이다.
도 6은 본 발명의 일 실시예에 따른 8-phase 클록을 사용하는 OP 앰프를 도시한 회로도이다.
도 7은 본 발명의 일 실시예에 따른 필터를 도시한 회로도이다. 1 is a block diagram showing the structure of an operational amplifier according to an embodiment of the present invention.
2 is a circuit diagram showing the structure of an operational amplifier according to an embodiment of the present invention.
3 is a circuit diagram showing the structure of a VCDL according to an embodiment of the present invention.
4 is a circuit diagram illustrating a delay cell according to an embodiment of the present invention.
5 is a timing diagram showing the operation of the signals in the OP amplifier of FIG.
6 is a circuit diagram showing an operational amplifier using an 8-phase clock according to an embodiment of the present invention.
7 is a circuit diagram showing a filter according to an embodiment of the present invention.

본 명세서에서 사용되는 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "구성된다" 또는 "포함한다" 등의 용어는 명세서상에 기재된 여러 구성 요소들, 또는 여러 단계들을 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다. 또한, 명세서에 기재된 "...부", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.As used herein, the singular forms "a", "an" and "the" include plural referents unless the context clearly dictates otherwise. In this specification, the terms "comprising ", or" comprising "and the like should not be construed as necessarily including the various elements or steps described in the specification, Or may be further comprised of additional components or steps. Also, the terms "part," " module, "and the like described in the specification mean units for processing at least one function or operation, which may be implemented in hardware or software or a combination of hardware and software .

본 발명은 새로운 구조의 연산 증폭기(Operational Amplifier, OP 앰프)에 관한 것으로서, 전압 영역에서 동작하였던 종래의 OP 앰프와 달리 시간 영역에서 동작할 수 있다. 이러한 OP 앰프는 아날로그 필터에 사용될 수 있다. The present invention relates to an operational amplifier (OP amplifier) of a new structure, and it can operate in a time domain unlike a conventional OP amplifier operated in a voltage region. These OP amplifiers can be used for analog filters.

CMOS 공정이 발전하여 스케일 다운(Scale down)됨에 따라 아날로그 필터를 구현하는 데 많은 제한 사항이 존재하였으며, 이를 해결하기 위하여 종래 기술에서는 VCO를 이용하였다. 그러나, VCO를 이용하는 종래 기술은 선형성을 저하시켰다. As the CMOS process is developed and scaled down, there are many limitations in implementing an analog filter. To solve this problem, a VCO is used in the prior art. However, the prior art using a VCO has reduced linearity.

반면에, 본 발명은 시간 영역에서 동작하는 OP 앰프를 이용하여 아날로그 필터를 구현할 수 있다. 이 경우, CMOS 공정이 스케일 다운될지라도 아날로그 필터를 설계하는 제한 사항이 감소할 수 있다. 결과적으로, 본 발명의 OP 앰프를 사용하면 CMOS 공정 발달에 따라 발생하는 설계의 어려움을 해결할 수 있다. On the other hand, the present invention can implement an analog filter using an OP amplifier operating in a time domain. In this case, even though the CMOS process is scaled down, the limitations of designing the analog filter can be reduced. As a result, the use of the OP amplifier of the present invention can solve the design difficulties caused by the development of the CMOS process.

이하, 본 발명의 다양한 실시예들을 첨부된 도면을 참조하여 상술하겠다. Hereinafter, various embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 OP 앰프의 구조를 도시한 블록도이다. 1 is a block diagram showing the structure of an operational amplifier according to an embodiment of the present invention.

도 1을 참조하면, 본 실시예의 OP 앰프는 아날로그 필터에 사용될 수 있으며, 시간 영역에서 동작할 수 있다. 특히, 본 실시예의 OP 앰프는 트랜지스터 앰프 구조를 가지는 종래의 OP 앰프와 전혀 다른 구조를 가진다. Referring to FIG. 1, the operational amplifier of this embodiment can be used for an analog filter and can operate in a time domain. In particular, the OP amplifier of this embodiment has a completely different structure from the conventional OP amplifier having the transistor amplifier structure.

일 실시에에 따르면, OP 앰프는 제 1 신호 변환부(100) 및 제 2 신호 변환부(102)를 포함할 수 있다. According to one embodiment, the OP amplifier may include a first signal conversion unit 100 and a second signal conversion unit 102.

제 1 신호 변환부(100)는 전압 영역의 신호를 시간 영역의 신호로 변환하는 역할을 수행한다. The first signal converter 100 converts the voltage domain signal into a time domain signal.

일 실시예에 따르면, 제 1 신호 변환부(100)는 전압 영역의 신호인 입력 전압(VIN)에 따라 시간 영역에서 동작하는 위상 지연된 클록(Clock, CLK)을 출력시킬 수 있다. 여기서, 클록(CLK)은 샘플링 클록(sampling clock)일 수 있다. According to one embodiment, the first signal converter 100 may output a clock (CLK) having a phase delay that operates in a time domain according to an input voltage V IN , which is a signal of a voltage region. Here, the clock CLK may be a sampling clock.

일 실시예에 따르면, 제 1 신호 변환부(100)는 전압 제어 지연 라인(Voltage Controlled Delay Line, VCDL)일 수 있다. 이 경우, 제 1 신호 변환부(100)는 입력되는 클록의 위상을 지연시키고, 위상이 지연된 클록을 출력시킬 수 있다. According to one embodiment, the first signal converter 100 may be a voltage controlled delay line (VCDL). In this case, the first signal converter 100 may delay the phase of the input clock and output a clock whose phase is delayed.

제 1 신호 변환부(100)는 클록의 위상을 지연시킨다는 점에서 지연부로 명명될 수도 있다. The first signal converter 100 may be termed a delay unit in that it delays the phase of the clock.

다른 실시예에 따르면, 제 1 신호 변환부(100)는 전압이 아닌 전류에 의해 제어되는 전류 제어 지연 라인(Current Controlled Delay Line, CCDL)일 수 있다. According to another embodiment, the first signal conversion unit 100 may be a current controlled delay line (CCDL) controlled by a current other than a voltage.

제 2 신호 변환부(102)는 제 1 신호 변환부(100)에 의해 출력된 시간 영역의 신호를 전압 영역의 신호로 변환하는 역할을 수행한다. 예를 들어, 제 2 신호 변환부(102)는 시간 영역의 클록을 이용하여 전압 영역의 출력 전압(VOUT)을 출력할 수 있으며, 이 것은 도 5에서 보여진다. The second signal converter 102 converts the time domain signal output from the first signal converter 100 into a voltage domain signal. For example, the second signal converter 102 can output the output voltage V OUT of the voltage region using the clock in the time domain, which is shown in FIG.

제 2 신호 변환부(102)는 출력 전압(VOUT)을 출력한다는 점에서 전압 출력부로 명명될 수도 있다. The second signal converter 102 may be referred to as a voltage output unit in that it outputs the output voltage V OUT .

일 실시예에 따르면, 제 2 신호 변환부(102)는 위상 검출기(Phase Detector, PD) 및 차지 펌프(Charge Pump, CP)를 포함할 수 있다. According to one embodiment, the second signal conversion unit 102 may include a phase detector (PD) and a charge pump (CP).

정리하면, 본 실시예의 OP 앰프는 전압 영역의 신호를 이용하여 시간 영역의 신호를 출력하고, 상기 출력된 시간 영역의 신호를 이용하여 다시 전압 영역의 신호를 출력할 수 있다. 이러한 구조의 OP 앰프를 아날로그 필터에 사용하면, CMOS 공정이 스케일 다운될지라도 많이 제한 사항없이 아날로그 필터를 설계할 수 있다. In summary, the OP amplifier of this embodiment outputs a signal in the time domain using the signal in the voltage domain, and can output the signal in the voltage domain again using the signal in the output time domain. Using this type of op amp in an analog filter allows the analog filter to be designed without much restriction, even if the CMOS process is scaled down.

이하, 본 발명의 OP 앰프의 실제적인 회로 구조를 첨부된 도면들을 참조하여 상술하겠다. Hereinafter, the practical circuit structure of the OP amplifier of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 일 실시예에 따른 OP 앰프의 구조를 도시한 회로도이고, 도 3은 본 발명의 일 실시예에 따른 VCDL의 구조를 도시한 회로도이다. 도 4는 본 발명의 일 실시예에 따른 지연 셀을 도시한 회로도이고, 도 5는 도 2의 OP 앰프에서의 신호들의 동작을 도시한 타이밍 다이어그램이다. FIG. 2 is a circuit diagram showing the structure of an OP amplifier according to an embodiment of the present invention, and FIG. 3 is a circuit diagram showing a structure of a VCDL according to an embodiment of the present invention. FIG. 4 is a circuit diagram illustrating a delay cell according to an embodiment of the present invention, and FIG. 5 is a timing diagram illustrating operation of signals in the OP amplifier of FIG.

도 2를 참조하면, 본 실시예의 OP 앰프의 제 1 신호 변환부(100)는 전압-전류 변환부(200) 및 2개의 VCDL들(202 및 204)을 포함할 수 있다. 여기서, 전압-전류 변환부(200) 및 2개의 VCDL들(202 및 204)은 OP 앰프의 이득(Gain) 및 대역폭(Bandwidth)을 고려하여 설정될 수 있다. Referring to FIG. 2, the first signal conversion unit 100 of the OP amplifier of the present embodiment may include a voltage-current conversion unit 200 and two VCDLs 202 and 204. Here, the voltage-current conversion unit 200 and the two VCDLs 202 and 204 may be set in consideration of the gain and bandwidth of the OP amplifier.

제 2 신호 변환부(102)는 위상 검출기(PD, 206) 및 차지 펌프(CP, 208)를 포함할 수 있다. The second signal converter 102 may include a phase detector (PD) 206 and a charge pump (CP) 208.

전압-전류 변환부(200)는 입력 전압(VIN)을 전류로 변환하는 역할을 수행한다. 여기서, 상기 전류는 VCDL들(202 및 204)의 동작을 제어하기 위해 사용된다. The voltage-current conversion unit 200 converts the input voltage V IN into a current. Here, the current is used to control the operation of the VCDLs 202 and 204.

VCDL들(202 및 204)은 입력 클록(CLK), 예를 들어 샘플링 클록의 위상을 지연시키는 역할을 수행하며, 도 5에서 확인할 수 있다. 구체적으로는, VCDL들(202 및 204)은 전압-전류 변환부(200)로부터 출력되는 전류의 세기에 따라 입력 클록(CLK)의 위상을 지연시킨다. 즉, OP 앰프의 제어기(미도시)는 입력 전압(VIN)을 제어하여 원하는 위상으로 클록(CLK)의 위상을 지연시킬 수 있다. The VCDLs 202 and 204 serve to delay the phase of the input clock (CLK), for example, the sampling clock, and can be seen in FIG. More specifically, the VCDLs 202 and 204 delay the phase of the input clock CLK according to the intensity of the current output from the voltage-current converter 200. That is, a controller (not shown) of the OP amplifier can control the input voltage V IN to delay the phase of the clock CLK to a desired phase.

일 실시예에 따르면, VCDL들(202 및 204)은 도 3에 도시된 바와 같이 차동 구조(Differential structure)를 가질 수 있다. According to one embodiment, the VCDLs 202 and 204 may have a differential structure as shown in FIG.

도 3을 참조하여 구체적으로 살펴보면, 제 1 VCDL(202)은 직렬 연결된 2개의 지연 셀들(Delay cells, 300a 및 302a)을 포함하고, 제 2 VCDL(204) 또한 직렬 연결된 2개의 지연 셀들(300b 및 302b)을 포함한다. 여기서, 지연 셀들(300a, 300b, 302a 및 302b)은 해당 클록을 지연시킬 수 있다. 3, the first VCDL 202 includes two delay cells (Delay cells, 300a and 302a) connected in series, and the second VCDL 204 also includes two delay cells 300b and 300b connected in series. 302b. Here, the delay cells 300a, 300b, 302a, and 302b may delay the corresponding clock.

VCDL들(202 및 204)의 제 1 지연 셀(300a 및 300b)의 양극 입력단들로 입력 클록(CLK)이 입력되고, 음극 입력단들로 입력 클록 바(

Figure 112016126368760-pat00001
)가 입력된다. The input clock CLK is input to the positive input terminals of the first delay cells 300a and 300b of the VCDLs 202 and 204 and the input clock signal CLK is input to the negative input terminals
Figure 112016126368760-pat00001
).

제 1 VCDL(202)의 제 1 지연 셀(300a)은 입력 전압(VINP)에 해당하는 전류(IOUTP)에 의해 제어되고, 제 2 VCDL(204)의 제 1 지연 셀(300b)은 입력 전압(VINN)에 해당하는 전류(IOUTN)에 의해 제어된다. 결과적으로, 제 1 지연 셀(300a)은 입력 전압(VINP)에 해당하는 전류(IOUTP)에 따라 클록(CLK)의 위상을 가변시키고, 제 2 지연 셀(300b)은 입력 전압(VINN)에 해당하는 전류(IOUTN)에 따라 클록(CLK)의 위상을 가변시킨다. The first delay cell 300a of the first VCDL 202 is controlled by the current IOUTP corresponding to the input voltage V INP and the first delay cell 300b of the second VCDL 204 is controlled by the input And is controlled by the current I OUTN corresponding to the voltage V INN . As a result, the first delay cell 300a varies the phase of the clock CLK according to the current I OUTP corresponding to the input voltage V INP and the second delay cell 300b changes the phase of the input voltage V INN The phase of the clock CLK is varied in accordance with the current I OUTN corresponding to the current I OUTN .

제 1 지연 셀(300a)로부터 출력된 클록은 제 2 지연 셀(302a)에 의해 위상이 지연되고, 제 1 지연 셀(300b)로부터 출력된 클록은 제 2 지연 셀(302b)에 의해 위상이 지연된다. 여기서, 제 2 지연 셀(302a)은 입력 전압(VINP)에 해당하는 전류(IOUTP)에 따라 제 1 지연 셀(300a)로부터 출력된 클록의 위상을 지연시키고, 제 2 지연 셀(300b)은 입력 전압(VINN)에 해당하는 전류(IOUTN)에 따라 제 1 지연 셀(300b)로부터 출력된 클록의 위상을 지연시킨다. The clock output from the first delay cell 300a is delayed in phase by the second delay cell 302a and the clock output from the first delay cell 300b is delayed in phase by the second delay cell 302b, do. Here, the second delay cell 302a delays the phase of the clock output from the first delay cell 300a according to the current I OUTP corresponding to the input voltage V INP , Delays the phase of the clock output from the first delay cell 300b according to the current I OUTN corresponding to the input voltage V INN .

제 1 VCDL(202)의 제 2 지연 셀(302a)은 클록의 위상을 지연시키고, 지연된 위상을 가지는 클록을 출력시킨다. 또한, 제 2 VCDL(204)의 제 2 지연 셀(302b)은 클록의 위상을 지연시키고, 지연된 위상을 가지는 클록을 출력시킨다. The second delay cell 302a of the first VCDL 202 delays the phase of the clock and outputs a clock having a delayed phase. Also, the second delay cell 302b of the second VCDL 204 delays the phase of the clock and outputs a clock having a delayed phase.

요컨대, VCDL들(202 및 204)은 차동 구조를 가지면서 지연 셀들(300a, 300b, 302a 및 302b)을 이용하여 입력 클록(CLK)을 지연시키며, 입력 전압(VIN)에 따라 클록(CLK)의 위상을 지연시켜 출력한다. 즉, VCDL들(202 및 204)로 이루어진 제 1 신호 변환부(100)는 전압 영역의 입력 전압(VIN)을 이용하여 위상이 지연된 시간 영역의 클록(CLK)을 출력시킨다. In other words, the VCDLs 202 and 204 delay the input clock CLK using the delay cells 300a, 300b, 302a and 302b while having a differential structure, and output the clock CLK according to the input voltage V IN . And outputs it. That is, the first signal converter 100 including the VCDLs 202 and 204 outputs the clock CLK in the time domain in which the phase is delayed using the input voltage V IN of the voltage region.

일 실시예에 따르면, 각 지연 셀들(300a, 300b, 302a 및 302b)은 도 4에 도시된 바와 같이 2개의 인버터들(400 및 402) 및 인버터들(400 및 402)과 연결된 래치(404)로 이루어질 수 있다. According to one embodiment, each of the delay cells 300a, 300b, 302a and 302b is coupled to a latch 404 connected to two inverters 400 and 402 and inverters 400 and 402, Lt; / RTI >

한편, 위에서는 VCDL들(202 및 204)이 각기 2개의 지연 셀들을 포함하였으나, 1개 또는 3개 이상의 지연 셀들을 포함할 수도 있다. 다만, VCDL(202 또는 204)이 3개 이상의 지연 셀들을 포함할 경우, 지연 셀들은 동일한 전압 또는 전류에 의해 제어될 수 있다. 즉, 각 지연 셀들은 클록의 위상을 지연시키는 정도가 동일할 수 있다. On the other hand, in the above, the VCDLs 202 and 204 each include two delay cells, but may also include one or more delay cells. However, if the VCDL 202 or 204 includes more than two delay cells, the delay cells can be controlled by the same voltage or current. That is, each delay cell may have the same degree of delay in phase of the clock.

다른 실시예에 따르면, VCDL 대신 CCDL이 사용될 수 있다. According to another embodiment, CCDL may be used instead of VCDL.

제 2 신호 변환부(102)는 시간 영역의 신호를 전압 영역의 신호로 다시 변환하는 역할을 수행한다. 예를 들어, 제 2 신호 변환부(102)는 위상 지연된 클록을 이용하여 출력 전압(VOUT)을 출력시킨다. The second signal converter 102 converts the time domain signal into a voltage domain signal. For example, the second signal converter 102 outputs the output voltage V OUT using the phase-delayed clock.

일 실시예에 따르면, 제 2 신호 변환부(102)는 위상 검출기(206) 및 차지 펌프(208)를 포함할 수 있다. According to one embodiment, the second signal converter 102 may include a phase detector 206 and a charge pump 208.

위상 검출기(206)는 VCDL들(202 및 204)로부터 출력된 클록의 위상 지연 정도를 검출하며, 검출 결과를 차지 펌프(208)로 전송한다. The phase detector 206 detects the degree of phase delay of the clock output from the VCDLs 202 and 204 and transmits the detection result to the charge pump 208.

차지 펌프(208)는 위상 검출기(206)로부터 전송된 검출 결과에 따라 클록의 위상 지연 정도에 해당하는 출력 전압(VOUT)을 출력시킨다. 다만, 출력 전압(VOUT)은 입력 전압(VIN)보다 큰 전압일 수 있다. 즉, 입력 전압(VIN)은 OP 앰프에 의해 증폭된다. The charge pump 208 outputs an output voltage V OUT corresponding to the phase delay of the clock according to the detection result transmitted from the phase detector 206. However, the output voltage V OUT may be higher than the input voltage V IN . That is, the input voltage V IN is amplified by the OP amplifier.

정리하면, 본 실시예의 OP 앰프는 전압-전류 변환부(200) 및 VCDL들(202 및 204)을 이용하여 전압 영역의 입력 전압에 따라 시간 영역의 위상 지연된 클록을 출력하고, 위상 검출기(206) 및 차지 펌프(208)를 이용하여 클록의 지연된 위상에 해당하는 출력 전압을 출력한다. In summary, the operational amplifier of the present embodiment outputs a time-domain phase-delayed clock in accordance with the input voltage of the voltage region using the voltage-current conversion unit 200 and the VCDLs 202 and 204, And the charge pump 208 to output an output voltage corresponding to the delayed phase of the clock.

예를 들어, 입력 전압(VIN)이 큰 경우, VCDL들(202 및 204)은 클록의 위상을 크게 지연시키며, 그 결과 큰 값을 가지는 출력 전압(VOUT)이 발생한다. 반면에, 입력 전압(VIN)이 작은 경우, VCDL들(202 및 204)은 클록의 위상을 작게 지연시키며, 그 결과 작은 값을 가지는 출력 전압(VOUT)이 발생한다. For example, when the input voltage V IN is large, the VCDLs 202 and 204 greatly delay the phase of the clock, resulting in an output voltage V OUT with a large value. On the other hand, when the input voltage V IN is small, the VCDLs 202 and 204 delay the phase of the clock small, resulting in an output voltage V OUT with a small value.

한편, 위의 OP 앰프는 사용되는 클록의 주파수에 따라 성능이 변할 수 있다. 따라서, 낮은 주파수의 클록을 사용하며 동일한 성능을 실현할 수 있는 OP 앰프를 구현하기 위하여 하기 도 6과 같이 다중 위상(multi-phase) 클록을 사용할 수도 있다. On the other hand, the above operational amplifier can vary in performance depending on the frequency of the clock used. Accordingly, a multi-phase clock may be used as shown in FIG. 6 in order to implement an operational amplifier that uses a low frequency clock and can achieve the same performance.

도 6은 본 발명의 일 실시예에 따른 8-phase 클록을 사용하는 OP 앰프를 도시한 회로도이다. 6 is a circuit diagram showing an operational amplifier using an 8-phase clock according to an embodiment of the present invention.

도 6을 참조하면, 본 실시예의 OP 앰프는 다중 위상 클록, 예를 들어 8-위상 클록을 사용할 수 있다. Referring to FIG. 6, the operational amplifier of this embodiment can use a multi-phase clock, for example, an 8-phase clock.

구체적으로는, OP 앰프는 다중 스테이지들(600a, 600b, 600c 및 600d)을 포함하며, 각 스테이지(600a, 600b, 600c 및 600d)는 전압-전류 변환부, 2개의 VCDL들, 2개의 위상 검출기들(PD) 및 2개의 차지 펌프들(CP)을 포함할 수 있다. Specifically, the OP amplifier includes multiple stages 600a, 600b, 600c and 600d, and each stage 600a, 600b, 600c and 600d includes a voltage-to-current converter, two VCDLs, (PD) and two charge pumps (CP).

도 2의 OP 앰프와 달리, 각 스테이지(600a, 600b, 600c 및 600d)의 VCDL들 각각에 2개의 클록들이 입력된다. 여기서, 상기 클록들은 예를 들어 180도 위상 차이를 가질 수 있다. 결과적으로, 8개의 클록들이 4개의 스테이지들(600a, 600b, 600c 및 600d)의 VCDL들에 입력된다. 2, two clocks are input to each of the VCDLs of the stages 600a, 600b, 600c, and 600d. Here, the clocks may have a phase difference of, for example, 180 degrees. As a result, eight clocks are input to the VCDLs of the four stages 600a, 600b, 600c and 600d.

각 VCDL들은 2개의 클록들의 위상을 지연시키고, 위상 지연된 클록들을 각기 위상 검출기들로 제공한다. 여기서, 예를 들어 제 1 클록(CLK[0])에 해당하는 위상 지연된 클록들이 제 1 위상 검출기(PD1)로 입력되고, 예를 들어 제 5 클록(CLK[4])에 해당하는 위상 지연된 클록들이 제 2 위상 검출기(PD2)로 입력된다. Each VCDL delays the phase of the two clocks and provides phase-delayed clocks to the phase detectors, respectively. Here, for example, the clocks whose phases are delayed corresponding to the first clock CLK [0] are input to the first phase detector PD1. For example, the clocks whose phases are delayed corresponding to the fifth clock CLK [4] Are input to the second phase detector PD2.

물론, 상기 VCDL들은 상기 전압-전류 변환부에 의해 제어된다. Of course, the VCDLs are controlled by the voltage-current converter.

제 1 위상 검출기(PD1)는 제 1 클록(CLK[0])의 위상 지연 정도를 검출하며, 제 1 차지 펌프(CP1)는 상기 검출된 위상 지연 정도에 따라 출력 전압을 출력한다. 이 경우, 모든 스테이지들의 출력 전압들이 합하지고, 합해진 전압이 최종 출력 전압(VOUTP)이 출력된다. The first phase detector PD1 detects the phase delay degree of the first clock CLK [0], and the first charge pump CP1 outputs the output voltage according to the detected phase delay degree. In this case, the output voltages of all the stages are summed, and the summed voltage is output as the final output voltage (V OUTP ).

제 2 위상 검출기(PD2)는 제 5 클록(CLK[4])의 위상 지연 정도를 검출하며, 제 2 차지 펌프(CP2)는 상기 검출된 위상 지연 정도에 따라 출력 전압을 출력한다. 이 경우, 모든 스테이지들의 출력 전압들이 합하지고, 합해진 전압이 최종 출력 전압(VOUTN)이 출력된다. The second phase detector PD2 detects the phase delay degree of the fifth clock CLK [4], and the second charge pump CP2 outputs the output voltage according to the detected phase delay degree. In this case, the output voltages of all the stages are summed, and the summed voltage is outputted as the final output voltage V OUTN .

정리하면, 본 실시예의 OP 앰프는 하나의 클록의 위상이 아닌 다중 클록 위상을 사용하며, 복수의 스테이지들(600a, 600b, 600c 및 600d)을 통하여 구현할 수 있다. In summary, the OP amplifier of this embodiment uses multiple clock phases rather than one clock phase, and can be implemented through a plurality of stages 600a, 600b, 600c and 600d.

도 7은 본 발명의 일 실시예에 따른 필터를 도시한 회로도이다. 7 is a circuit diagram showing a filter according to an embodiment of the present invention.

도 1 내지 도 6에서 설명한 OP 앰프들(700 및 702)은 도 7에 도시된 바와 같이 필터로 사용될 수 있다. 도 7은 시간 영역 기반 OP 앰프를 사용한 아날로그 필터를 보여준다. The OP amplifiers 700 and 702 described in FIGS. 1 to 6 may be used as a filter as shown in FIG. Figure 7 shows an analog filter using a time domain based op amp.

다만, 본 실시예의 OP 앰프는 위의 구조의 필터뿐만 아니라 다양한 구조의 필터에 사용될 수 있다. However, the operational amplifier of this embodiment can be used not only for the above-described filter but also for various types of filters.

한편, 전술된 실시예의 구성 요소는 프로세스적인 관점에서 용이하게 파악될 수 있다. 즉, 각각의 구성 요소는 각각의 프로세스로 파악될 수 있다. 또한 전술된 실시예의 프로세스는 장치의 구성 요소 관점에서 용이하게 파악될 수 있다.On the other hand, the components of the above-described embodiment can be easily grasped from a process viewpoint. That is, each component can be identified as a respective process. Further, the process of the above-described embodiment can be easily grasped from the viewpoint of the components of the apparatus.

상기한 본 발명의 실시예는 예시의 목적을 위해 개시된 것이고, 본 발명에 대한 통상의 지식을 가지는 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가가 가능할 것이며, 이러한 수정, 변경 및 부가는 하기의 특허청구범위에 속하는 것으로 보아야 할 것이다. It will be apparent to those skilled in the art that various modifications, additions and substitutions are possible, without departing from the spirit and scope of the invention as defined by the appended claims. Should be regarded as belonging to the following claims.

100 : 제 1 신호 변환부 102 : 제 2 신호 변환부
200 : 전압-전류 변환부 202 : VCDL
204 : VCDL 206 : 위상 검출기
208 : 차지 펌프 300a, 300b : 제 1 지연 셀
302a, 302b : 제 2 지연 셀100: first signal conversion unit 102: second signal conversion unit
200: voltage-current conversion unit 202: VCDL
204: VCDL 206: phase detector
208: charge pump 300a, 300b: first delay cell
302a, 302b: a second delay cell

Claims (15)

전압 영역의 입력 전압에 따라 시간 영역의 신호를 출력하는 제 1 신호 변환부; 및
상기 제 1 신호 변환부에 의해 출력된 시간 영역의 신호를 이용하여 전압 영역의 출력 전압을 발생시키는 제 2 신호 변환부를 포함하되,
상기 제 1 신호 변환부는,
입력 전압을 전류로 변환하는 전압-전류 변환부; 및
2개의 지연 라인들을 포함하되,
상기 각 지연 라인들로 클록이 입력되고, 상기 지연 라인들은 상기 전압-전류 변환부로부터 출력된 전류에 따라 상기 입력된 클록의 위상을 지연시키며, 상기 지연 라인들은 차동 구조를 가지는 것을 특징으로 하는 OP 앰프.A first signal converter for outputting a time domain signal according to an input voltage of a voltage region; And
And a second signal converter for generating an output voltage in a voltage region using the signal in the time domain outputted by the first signal converter,
Wherein the first signal converter comprises:
A voltage-current converter for converting an input voltage into a current; And
Comprising two delay lines,
A clock is input to each of the delay lines, and the delay lines delay the phase of the input clock according to a current output from the voltage-current conversion unit, and the delay lines have a differential structure. Amplifier. 삭제delete 삭제delete 제1항에 있어서, 상기 각 지연 라인은 직렬로 연결된 2개의 지연 셀들을 포함하되,
상기 지연 셀들은 상기 전압-전류 변환부로부터 출력된 전류에 의해 제어되는 것을 특징으로 하는 OP 앰프.2. The method of claim 1, wherein each delay line comprises two delay cells connected in series,
And the delay cells are controlled by a current output from the voltage-current conversion unit. 제1항에 있어서, 상기 제 2 신호 변환부는,
상기 지연 라인들로부터 출력된 클록의 위상 지연 정도를 검출하는 위상 검출기; 및
상기 검출된 위상 지연 정도에 해당하는 출력 전압을 출력하는 차지 펌프를 포함하는 것을 특징으로 하는 OP 앰프.The apparatus of claim 1, wherein the second signal converter comprises:
A phase detector for detecting a phase delay of the clock output from the delay lines; And
And a charge pump for outputting an output voltage corresponding to the detected phase delay degree. 복수의 스테이지들을 포함하며,
상기 각 스테이지들은,
전압 영역의 입력 전압에 따라 시간 영역의 신호를 출력하는 제 1 신호 변환부; 및
상기 제 1 신호 변환부에 의해 출력된 시간 영역의 신호를 이용하여 전압 영역의 출력 전압을 발생시키는 제 2 신호 변환부를 포함하되,
상기 스테이지들로부터 출력된 출력 전압들의 합에 해당하는 전압이 최종 출력 전압으로 발생되며,
상기 제 1 신호 변환부는,
입력 전압을 전류로 변환하는 전압-전류 변환부; 및
2개의 지연 라인들을 포함하고,
상기 각 지연 라인들로 2개의 클록들이 입력되고, 상기 지연 라인들은 상기 전압-전류 변환부로부터 출력된 전류에 따라 상기 입력된 클록들의 위상을 지연시키며, 상기 지연 라인들은 차동 구조를 가지는 것을 특징으로 하는 OP 앰프.Comprising a plurality of stages,
Each of the stages includes:
A first signal converter for outputting a time domain signal according to an input voltage of a voltage region; And
And a second signal converter for generating an output voltage in a voltage region using the signal in the time domain outputted by the first signal converter,
A voltage corresponding to a sum of output voltages output from the stages is generated as a final output voltage,
Wherein the first signal converter comprises:
A voltage-current converter for converting an input voltage into a current; And
Two delay lines,
Wherein two clocks are input to the respective delay lines, the delay lines delay the phases of the clocks inputted in accordance with the current outputted from the voltage-current conversion unit, and the delay lines have a differential structure OP amplifier. 삭제delete 삭제delete 제6항에 있어서, 상기 2개의 클록들은 180도 위상 차이를 가지는 것을 특징으로 하는 OP 앰프.7. The operational amplifier of claim 6, wherein the two clocks have a 180 degree phase difference. 제6항에 있어서, 상기 제 2 신호 변환부는,
상기 지연 라인들로부터 출력된 클록의 위상 지연 정도를 검출하는 복수의 위상 검출기들; 및
상기 검출된 위상 지연 정도에 해당하는 출력 전압을 출력하는 복수의 차지 펌프들을 포함하되,
상기 위상 검출기들 중 하나는 상기 지연 라인들로 입력된 클록들 중 하나에 해당하는 위상 지연된 클록의 위상 지연 정도를 검출하고, 다른 위상 검출기는 상기 지연 라인들로 입력된 클록들 중 다른 클록에 해당하는 위상 지연된 클록의 위상 지연 정도를 검출하는 것을 특징으로 하는 OP 앰프. 7. The apparatus of claim 6, wherein the second signal converter comprises:
A plurality of phase detectors for detecting a phase delay degree of a clock output from the delay lines; And
And a plurality of charge pumps for outputting an output voltage corresponding to the detected degree of phase delay,
One of the phase detectors detects a phase delay degree of a phase delayed clock corresponding to one of the clocks input to the delay lines, and the other phase detector detects a phase of a clock corresponding to another clock among the clocks input to the delay lines And detects the phase delay of the phase-delayed clock. 전압 또는 전류의 제어에 따라 클록의 위상을 지연시키는 지연부; 및
상기 지연부로부터 출력된 위상 지연된 클록에 따라 출력 전압을 출력하는 전압 출력부를 포함하되,
상기 출력 전압은 상기 위상 지연된 클록의 위상 지연 정도에 따라 달라지며, 상기 지연부는 차동 구조를 가지는 지연 라인들을 포함하는 것을 특징으로 하는 OP 앰프.A delay unit for delaying the phase of the clock according to the control of the voltage or the current; And
And a voltage output unit for outputting an output voltage according to a phase delayed clock output from the delay unit,
Wherein the output voltage varies according to a degree of phase delay of the phase delayed clock, and the delay unit includes delay lines having a differential structure. 제11항에 있어서,
입력 전압을 상기 전류로 변환하는 전압-전류 변환부를 더 포함하되,
상기 지연부는 상기 전압-전류 변환부로부터 출력된 전류에 따라 상기 클록의 위상을 지연시키는 것을 특징으로 하는 OP 앰프.12. The method of claim 11,
And a voltage-to-current converter converting the input voltage into the current,
And the delay unit delays the phase of the clock according to the current output from the voltage-current conversion unit. 삭제delete 제11항에 있어서, 상기 전압 출력부는,
상기 지연 라인들로부터 출력된 클록의 위상 지연 정도를 검출하는 위상 검출기; 및
상기 검출된 위상 지연 정도에 해당하는 출력 전압을 출력하는 차지 펌프를 포함하는 것을 특징으로 하는 OP 앰프.12. The voltage conversion circuit according to claim 11,
A phase detector for detecting a phase delay of the clock output from the delay lines; And
And a charge pump for outputting an output voltage corresponding to the detected phase delay degree. OP 앰프를 포함하되,
상기 OP 앰프는,
전압 영역의 입력 전압에 따라 시간 영역의 신호를 출력하는 제 1 신호 변환부; 및
상기 제 1 신호 변환부에 의해 출력된 시간 영역의 신호를 이용하여 전압 영역의 출력 전압을 발생시키는 제 2 신호 변환부를 포함하며,
상기 제 1 신호 변환부는,
입력 전압을 전류로 변환하는 전압-전류 변환부; 및
2개의 지연 라인들을 포함하되,
상기 각 지연 라인들로 클록이 입력되고, 상기 지연 라인들은 상기 전압-전류 변환부로부터 출력된 전류에 따라 상기 입력된 클록의 위상을 지연시키며, 상기 지연 라인들은 차동 구조를 가지는 것을 특징으로 하는 것을 특징으로 하는 아날로그 필터.



Including OP amplifiers,
The OP amplifier includes:
A first signal converter for outputting a time domain signal according to an input voltage of a voltage region; And
And a second signal converter for generating an output voltage of the voltage region using the signal of the time domain outputted by the first signal converter,
Wherein the first signal converter comprises:
A voltage-current converter for converting an input voltage into a current; And
Comprising two delay lines,
A clock is input to each of the delay lines, the delay lines delay the phase of the input clock according to the current output from the voltage-current conversion unit, and the delay lines have a differential structure Features an analog filter.



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