JP5789912B2 - Frequency detector - Google Patents
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Description
本発明は、半導体集積回路に用いられる周波数検出装置に関するものである。 The present invention relates to a frequency detection device used in a semiconductor integrated circuit.
従来、周波数分析装置として、信号源より出力される信号をチャープ変調する変調部と、変調後の信号をデジタル信号にして伸張し、周波数ごとに異なる遅延量で分散出力するデジタル分散遅延回路部と、出力された信号の周波数を各信号の遅延量に基づいて検出する周波数検出部とを備えたものがある(例えば、特許文献1参照)。 Conventionally, as a frequency analyzer, a modulation unit that chirp-modulates a signal output from a signal source, a digital distributed delay circuit unit that expands the modulated signal as a digital signal, and distributes and outputs with a different delay amount for each frequency And a frequency detector that detects the frequency of the output signal based on the delay amount of each signal (for example, see Patent Document 1).
しかしながら、このような周波数分析装置においては、信号をチャープ変調する変調部に表面弾性波素子を用いているため、半導体基板への集積化が困難という問題があった。 However, such a frequency analysis apparatus has a problem that it is difficult to integrate it into a semiconductor substrate because a surface acoustic wave element is used in a modulation unit that chirp-modulates a signal.
本発明は上記のような問題を解決するためになされたもので、半導体基板に容易に集積化できる周波数検出装置を得ることを目的とする。 The present invention has been made to solve the above-described problems, and an object thereof is to obtain a frequency detection device that can be easily integrated on a semiconductor substrate.
本発明に係る周波数検出装置は、半導体基板上に集積される周波数検出装置であって、制御電圧を供給する遅延制御電圧源と、前記制御電圧に基づいて遅延量が変化する遅延素子から構成され、前記遅延制御電圧源の制御電圧に基づいて遅延量が変化するリングオッシレータとを有し、前記遅延制御電圧源の制御電圧の出力を一定に保つPLL回路と、入力信号を矩形波信号に変換する信号変換手段と、前記半導体基板上において前記制御電圧に対して前記リングオッシレータの遅延素子と同じ遅延特性を有する遅延素子から構成される遅延量の異なる複数の遅延部を有し、前記矩形波信号を前記制御電圧に基づいてそれぞれ遅延させる信号遅延手段と、前記矩形波信号の位相および前記信号遅延手段で遅延された複数の遅延矩形波信号のそれぞれの位相を比較する位相比較手段と、前記位相比較手段の比較結果をそれぞれ直流電圧に変換する電圧変換手段と、前記直流電圧を予め設定した所定電圧とそれぞれ比較する比較手段と、前記比較手段による比較結果の組合せおよび予め設定した電圧と周波数の特性に基づいて前記入力信号の周波数を検出する周波数検出手段とを備えることを特徴とする。 A frequency detection device according to the present invention is a frequency detection device integrated on a semiconductor substrate, and includes a delay control voltage source that supplies a control voltage, and a delay element that changes a delay amount based on the control voltage. A ring oscillator that changes a delay amount based on a control voltage of the delay control voltage source, a PLL circuit that keeps the output of the control voltage of the delay control voltage source constant, and an input signal as a rectangular wave signal A signal conversion means for converting, and a plurality of delay units having different delay amounts each including a delay element having the same delay characteristics as the delay element of the ring oscillator with respect to the control voltage on the semiconductor substrate , A signal delay means for delaying the rectangular wave signal based on the control voltage, and a phase of the rectangular wave signal and a plurality of delayed rectangular wave signals delayed by the signal delay means. A phase comparison means for comparing each phase; a voltage conversion means for converting the comparison result of the phase comparison means into a DC voltage; a comparison means for comparing the DC voltage with a predetermined voltage; and the comparison Frequency detection means for detecting the frequency of the input signal based on a combination of comparison results by means and characteristics of a preset voltage and frequency.
本発明によれば、入力信号を矩形波信号に変換した後PLL回路から出力される制御電圧に基づいて遅延させ、矩形波信号およびこれを遅延させた遅延矩形波信号の位相差を直流電圧に変換し、予め設定した電圧と周波数の特性に基づいて入力信号の周波数を検出することにより、表面弾性波素子を用いることなく半導体基板に容易に集積化できる周波数検出装置を得ることができる。 According to the present invention, the input signal is converted into a rectangular wave signal and then delayed based on the control voltage output from the PLL circuit, and the phase difference between the rectangular wave signal and the delayed rectangular wave signal obtained by delaying the rectangular wave signal is changed to a DC voltage. By converting and detecting the frequency of the input signal based on the preset voltage and frequency characteristics, a frequency detection device that can be easily integrated on a semiconductor substrate without using a surface acoustic wave device can be obtained.
実施の形態1.
本発明を実施するための実施の形態1における周波数検出装置1を図1ないし図3を用いて説明する。図1において、周波数検出装置1は半導体基板2上に信号入力端子4から入力された信号を矩形波信号に変換するリミッタアンプ5すなわち信号変換手段と、2つに分岐された矩形波信号を増幅するバッファアンプ6a、6bと、制御電圧に応じてバッファアンプ6aからの矩形波信号を遅延させる遅延素子部7すなわち信号遅延手段と、遅延素子部7からの遅延矩形波信号とバッファアンプ6bからの矩形波信号の位相差を比較するXOR論理ゲートで構成された位相比較器8すなわち位相比較手段と、位相比較した結果得られる位相差パルスを直流電圧に平滑化するローパスフィルタ9(以下、LPF9と称する)すなわち電圧変換手段と、直流電圧をデジタル信号に変換するAD変換器10と、予め設定した電圧と周波数の特性データに基づいてデジタル化した電圧値に対応する周波数を検出する電圧周波数コンバータ11すなわち周波数検出手段と、検出した周波数を半導体基板2の外部に出力する出力端子12とを備えている。
A
制御電圧は外部基準信号源14と、位相比較器15と、ループフィルタ16を備えたPLL回路3により出力が一定となるようにフィードバック制御され、半導体基板2に設けられた制御電圧入力端子18を介して遅延素子部7に印加されている。また、PLL回路3のフィードバック経路途中には、遅延素子部7と同じく自身の制御電圧により遅延量が変化するN段のリングオッシレータ19と、ループフィルタ16の出力を安定的に供給するレギュレータ等の遅延制御電圧源17が設けられている。
The control voltage is feedback-controlled so that the output becomes constant by the PLL circuit 3 including the external
遅延素子部7およびリングオッシレータ19は、制御電圧に対して同じ遅延特性を有する遅延素子70aで構成されている。遅延素子部7は遅延量がTdとなるように複数個の遅延素子70aを直列接続したもので、リングオッシレータ19は(N−1)個の遅延素子70aと、遅延特性が同じでインバータ出力する1つの遅延素子70bとをリング状に接続したものである。なお、遅延素子70bはリングオッシレータ19を発振できれば良く、奇数個であればいくつでも良い。この場合、遅延素子70a、70bの合計数がN個となるように調整する。
The delay element unit 7 and the
次に、動作について説明する。
入力端子4から入力された信号はリミッタアンプ5で入力信号と同じ周期Tsigの矩形波信号に変換され、2つに分岐された後にバッファアンプ6a、6bにてそれぞれ増幅される。バッファアンプ6aで増幅された矩形波信号は遅延素子部7にて遅延量Tdだけ遅延され、遅延矩形波信号として位相比較器8に伝達される。
一方、バッファアンプ6bで増幅された矩形波信号はそのまま位相比較器8に伝達され、位相比較器8はこれら2つの信号の位相差を比較して、矩形の位相差パルス信号を出力する。
Next, the operation will be described.
The signal input from the
On the other hand, the rectangular wave signal amplified by the buffer amplifier 6b is directly transmitted to the
ここで、遅延量Tdの期間に矩形波信号が最大n周期分(ただし、nは正の整数)含まれるとすると、残り時間ΔTdは次式で表すことができる。 Here, assuming that a rectangular wave signal is included for a maximum of n periods (where n is a positive integer) in the period of the delay amount Td, the remaining time ΔTd can be expressed by the following equation.
このΔTdが矩形波入力信号の半周期よりも短い、すなわち0≦ΔTd<Tsig/2のとき、図2(a)に示すようにパルス幅ΔTdの位相差パルス信号がTsigの期間に2回出力される。
これに対し、ΔTdが矩形波入力信号の半周期よりも長い、すなわちTsig/2≦ΔTd<Tsigのときは図2(b)に示すように、パルス幅(Tsig−ΔTd)の位相差パルス信号がTsigの期間に2回出力される。
When this ΔTd is shorter than a half cycle of the rectangular wave input signal, that is, 0 ≦ ΔTd <Tsig / 2, a phase difference pulse signal having a pulse width ΔTd is output twice during a period of Tsig as shown in FIG. Is done.
On the other hand, when ΔTd is longer than a half cycle of the rectangular wave input signal, that is, when Tsig / 2 ≦ ΔTd <Tsig, as shown in FIG. 2B, a phase difference pulse signal having a pulse width (Tsig−ΔTd). Are output twice during the period of Tsig.
位相比較器8から出力された位相差パルス信号は図2の一点鎖線に示すように、LPF9により直流電圧に平滑化される。位相比較器8から出力される位相差パルス信号の最大出力電圧を1としてLPF9で平滑化された直流電圧を規格化すると、0≦ΔTd<Tsig/2の場合は数2、Tsig/2≦ΔTd<Tsigの場合は数3の各式で表すことができる。なお、Fsig(=1/Tsig)は矩形波入力信号の周波数である。
The phase difference pulse signal output from the
図3は上記2式をグラフ化したものである。周波数Fsigと直流電圧は比例関係にあることから、周波数FsigはnFd/2≦Fsig<[(n+1)/2]Fd(ただし、Fd=1/Td)の範囲であれば直流電圧の値により一意に決まる。 FIG. 3 is a graph of the above two formulas. Since the frequency Fsig and the DC voltage are in a proportional relationship, the frequency Fsig is unique depending on the value of the DC voltage as long as nFd / 2 ≦ Fsig <[(n + 1) / 2] Fd (where Fd = 1 / Td). It is decided.
LPF9で直流電圧に平滑化された信号はAD変換器10にてデジタル信号に変換され、電圧周波数コンバータ11に入力される。電圧周波数コンバータ11は予め設定された電圧と周波数の特性データに基づいて、デジタル化した電圧値に対応する周波数を入力信号の周波数として検出し、出力端子12を介して半導体基板2外部に出力する。ただし、検出可能な範囲はAD変換器10に予め設定された周波数範囲nFd/2≦Fsig<[(n+1)/2]Fdに限る。
The signal smoothed to a DC voltage by the
ここで、遅延素子部7に印加される制御電圧の動作について説明する。
上記のとおり、制御電圧はPLL回路3によりフィードバック制御されている。PLL回路3に設けられた位相比較器15は外部基準信号源14から入力される周波数frefの信号と、リングオッシレータ19で発振する周波数fの信号の位相を比較して位相差パルスを出力する。この位相差パルスはループフィルタ16で直流電圧に平滑化され、制御電圧として制御電圧入力端子18を介してリングオッシレータ19および半導体基板2に設けられた遅延素子部7に印加される。
Here, the operation of the control voltage applied to the delay element unit 7 will be described.
As described above, the control voltage is feedback controlled by the PLL circuit 3. The
リングオッシレータ19を構成する遅延素子70a、70bの遅延量は制御電圧に応じて変化し、この遅延量が変化したリングオッシレータ19により発振した信号は再び位相比較器15に入力される。PLL回路3は外部基準信号源14の信号と位相比較器15にフィードバックされた信号との位相差が一定となったところでロックし、遅延制御電圧源17を介して固定電圧として半導体基板2に出力される。
The delay amounts of the
PLL回路3がロックされると遅延素子70aの遅延量も固定されるため、位相差パルスの出力タイミングが固定され、LPF9で平滑化される直流電圧の値が一定となる。これにより、電圧周波数コンバータ11に入力される電圧値が安定し、入力信号の周波数Fsigを検出できる。
When the PLL circuit 3 is locked, the delay amount of the
この実施の形態によれば、周波数検出装置1は、制御電圧に対して同じ遅延特性を有する遅延素子70a、70bを用いて遅延素子部7およびリングオッシレータ19を構成することにより、入力信号の位相差パルスから得られる直流電圧の値が一定となるため、電圧と周波数の比例特性から周波数を検出することができ、半導体基板2に容易に集積化できる周波数検出装置を得ることができる。
According to this embodiment, the
実施の形態2.
本実施の形態に係る周波数検出装置1Aを図4ないし図6を用いて説明する。図4において、周波数検出装置1Aは実施の形態1と同様に、半導体基板2上に信号入力端子4から入力された信号を矩形波信号に変換するリミッタアンプ5すなわち信号変換手段と、2つに分岐された矩形波信号を増幅するバッファアンプ6a、6bと、制御電圧に応じてバッファアンプ6aからの矩形波信号をそれぞれ異なる遅延量で遅延させる遅延素子部7a〜7cすなわち信号遅延手段と、遅延素子部7a〜7cからの各遅延矩形波信号とバッファアンプ6bからの矩形波信号の位相差をそれぞれ比較するXOR論理ゲートで構成された位相比較器8a〜8cすなわち位相比較手段と、位相比較した結果得られる位相差パルスをそれぞれ直流電圧に平滑化するLPF9a〜9cすなわち電圧変換手段と、LPF9a〜9cの出力が外部から印加される基準電圧源21の電圧より高いか否かを比較して2値出力するコンパレータ20a〜20cすなわち比較手段と、各コンパレータ20a〜20cの比較結果の組合せと予め設定した電圧と周波数の特性データに基づいて入力信号の周波数を検出する電圧周波数コンバータ11aすなわち周波数検出手段と、検出した周波数を半導体基板2の外部に出力する出力端子12とを備えている。
A
制御電圧は外部基準信号源14と、位相比較器15と、ループフィルタ16を備えたPLL回路3により出力が一定となるようにフィードバック制御され、半導体基板2に設けられた制御電圧入力端子18を介して遅延素子部7a〜7cに印加されている。また、PLL回路3のフィードバック経路途中には、遅延素子部7a〜7cと同じく自身の制御電圧により遅延量が変化するN段のリングオッシレータ19と、ループフィルタ16の出力を安定的に供給するレギュレータ等の遅延制御電圧源17が設けられている。
The control voltage is feedback-controlled so that the output becomes constant by the PLL circuit 3 including the external
遅延素子部7a〜7cおよびリングオッシレータ19は、制御電圧に対して同じ遅延特性を有する遅延素子70aで構成されている。遅延素子部7a〜7cはそれぞれ遅延量が1/2Td、Td、2Tdと2のべき乗倍になるように1個又は複数個の遅延素子70aを直列接続したもので、リングオッシレータ19は(N−1)個の遅延素子70aと、遅延特性が同じでインバータ出力する1つの遅延素子70bとをリング状に接続したものである。なお、遅延素子70bはリングオッシレータ19を発振できれば良く、奇数個であればいくつでも良い。この場合、遅延素子70a、70bの合計数がN個となるように調整する。また、遅延素子部7a〜7cの遅延量は2のべき乗倍に限らず、2以上の他の整数のべき乗倍であっても良い。
The
次に、動作について説明する。
入力端子4から入力された信号はリミッタアンプ5で入力信号と同じ周期Tsigの矩形波信号に変換され、2つに分岐された後にバッファアンプ6a、6bにてそれぞれ増幅される。バッファアンプ6aで増幅された矩形波信号はさらに3つに分岐され、遅延素子部7a〜7cにてそれぞれ遅延量1/2Td、Td、2Tdだけ遅延され、遅延矩形波信号として位相比較器8a〜8cに伝達される。
Next, the operation will be described.
The signal input from the
一方、バッファアンプ6bで増幅された矩形波信号はそのまま位相比較器8a〜8cに伝達される。位相比較器8a〜8cは入力された遅延矩形波信号と矩形波信号の位相差をそれぞれ矩形の位相差パルス信号として出力し、これらの位相差パルス信号はそれぞれLPF9a〜9cにて直流電圧に平滑化される。
On the other hand, the rectangular wave signal amplified by the buffer amplifier 6b is directly transmitted to the phase comparators 8a to 8c. The phase comparators 8a to 8c each output the phase difference between the input delayed rectangular wave signal and rectangular wave signal as a rectangular phase difference pulse signal, and these phase difference pulse signals are smoothed to DC voltages by the
LPF9a〜9cから出力される直流電圧を実施の形態1と同様に規格化すると、図5に示すような電圧−周波数特性が得られる。外部から印加する基準電圧源21の電圧を図内破線で示すように規格化電圧の1/2とすると、コンパレータ20a〜20cはそれぞれ、LPF9a〜9cの直流電圧と基準電圧源21の電圧を比較してHigh/Lowの2値で出力する。
When the DC voltages output from the
各コンパレータ20a〜20cの比較結果はコンパレータ20aの出力を最上位とする3bit信号として電圧周波数コンバータ11aに伝達される。電圧周波数コンバータ11aには予め各コンパレータ20a〜20cからの3bit信号に対応する電圧と周波数の特性データが設定されており、入力された3bit信号の値に応じて周波数を検出し、出力端子12を介して半導体基板2の外部に出力される。
The comparison results of the
図6において、例えば3bit信号の出力がLLLの場合、周波数は0〜Fd/8の範囲にあることから、この範囲の最小値にあたる0を入力信号の周波数として出力する。同様に、3bit信号の出力がLLHであればFd/8〜2Fd/8の範囲の最小値にあたるFd/8を出力する。このようにして、0〜Fdの範囲における周波数は8段階のデジタル信号として検出することができる。
なお、ここでは各範囲の最小値を入力信号の周波数として出力したが、各段階を均等に分割できれば良く、最大値や中間値等を出力しても良い。
In FIG. 6, for example, when the output of the 3-bit signal is LLL, the frequency is in the range of 0 to Fd / 8, and therefore 0 corresponding to the minimum value in this range is output as the frequency of the input signal. Similarly, if the output of the 3-bit signal is LLH, Fd / 8 corresponding to the minimum value in the range of Fd / 8 to 2Fd / 8 is output. In this way, the frequency in the range of 0 to Fd can be detected as an 8-stage digital signal.
Although the minimum value in each range is output as the frequency of the input signal here, it is only necessary to divide each stage equally, and the maximum value, intermediate value, etc. may be output.
遅延素子部7a〜7cに印加される制御電圧の動作は実施の形態1と同じであるため説明は省略するが、制御電圧を出力するPLL回路3がロックされると遅延素子70aの遅延量も固定されるため、各位相比較器8a〜8cから出力される位相差パルスの出力タイミングが固定され、LPF9a〜9cにて平滑化される直流電圧が一定となる。これにより、コンパレータ20a〜20cが安定的に2値出力し、電圧周波数コンバータ11aは入力信号の周波数Fsigを検出できる。
Since the operation of the control voltage applied to the
この実施の形態によれば、周波数検出装置1Aは、制御電圧に対して同じ遅延特性を有する遅延素子70a、70bを用いて遅延素子部7a〜7cおよびリングオッシレータ19を構成することにより、入力信号の位相差パルスから得られる直流電圧の値が一定となるため、電圧と周波数の比例特性から周波数を検出することができ、半導体基板2に容易に集積化できる周波数検出装置を得ることができる。
また、遅延素子部7a〜7cの遅延量をそれぞれ2のべき乗倍として各電圧と周波数の比例特性を組合せることにより、入力信号の周波数をデジタル検出することができる。
According to this embodiment, the
Further, the frequency of the input signal can be digitally detected by combining the delay characteristics of the
実施の形態3.
本実施の形態に係る周波数検出装置1Bを図7ないし図9を用いて説明する。図7において、周波数検出装置1Bは実施の形態2と同様に、半導体基板2上に信号入力端子4から入力された信号を矩形波信号に変換するリミッタアンプ5すなわち信号変換手段と、2つに分岐された矩形波信号を増幅するバッファアンプ6a、6bと、制御電圧に応じてバッファアンプ6aからの矩形波信号をそれぞれ異なる遅延量で遅延させる遅延素子部7a〜7dすなわち第1及び第2の信号遅延手段と、遅延素子部7a〜7dからの各遅延矩形波信号とバッファアンプ6bからの矩形波信号の位相差をそれぞれ比較するXOR論理ゲートで構成された位相比較器8a〜8dすなわち第1及び第2の位相比較手段と、位相比較した結果得られる位相差パルスをそれぞれ直流電圧に平滑化するLPF9a〜9dすなわち第1及び第2の電圧変換手段と、LPF9a〜9cの出力が外部から印加される基準電圧源21の電圧より高いか否かを比較して2値出力するコンパレータ20a〜20cすなわち比較手段と、各コンパレータ20a〜20cの比較結果の組合せおよび予め設定した電圧と周波数の特性データに基づいて入力信号の周波数範囲を決定すると共に、LPF9dからの直流電圧をAD変換部10にてデジタル化した値および予め設定した電圧と周波数の特性データに基づいて、決定した周波数範囲から入力信号の周波数を検出する電圧周波数コンバータ11bすなわち周波数検出手段と、検出した周波数を半導体基板2の外部に出力する出力端子12とを備えている。
なお、第1の信号遅延手段を構成する遅延素子部7a〜7cは1つでも良く、この場合は第1の位相比較手段、第1の電圧変換手段、比較手段もそれぞれ遅延素子部の数に対応する1つで構成される。
Embodiment 3 FIG.
A frequency detection apparatus 1B according to the present embodiment will be described with reference to FIGS. In FIG. 7, the frequency detection device 1B includes a
The number of
制御電圧は外部基準信号源14と、位相比較器15と、ループフィルタ16を備えたPLL回路3により出力が一定となるようにフィードバック制御され、半導体基板2に設けられた制御電圧入力端子18を介して遅延素子部7a〜7dに印加されている。また、PLL回路3のフィードバック経路途中には、遅延素子部7a〜7dと同じく自身の制御電圧により遅延量が変化するN段のリングオッシレータ19と、ループフィルタ16の出力を安定的に供給するレギュレータ等の遅延制御電圧源17が設けられている。
The control voltage is feedback-controlled so that the output becomes constant by the PLL circuit 3 including the external
遅延素子部7a〜7dおよびリングオッシレータ19は、制御電圧に対して同じ遅延特性を有する遅延素子70aで構成されている。遅延素子部7a〜7dはそれぞれ遅延量が1/2Td、Td、2Td、4Tdと2のべき乗倍になるように1個又は複数個の遅延素子70aを直列接続したもので、リングオッシレータ19は(N−1)個の遅延素子70aと、遅延特性が同じでインバータ出力する1つの遅延素子70bとをリング状に接続したものである。なお、遅延素子70bはリングオッシレータ19を発振できれば良く、奇数個であればいくつでも良い。この場合、遅延素子70a、70bの合計数がN個となるように調整する。また、遅延素子部7a〜7cの遅延量は2のべき乗倍に限らず、2以上の他の整数のべき乗倍であっても良い。
The
次に、動作について説明する。
入力端子4から入力された信号はリミッタアンプ5で入力信号と同じ周期Tsigの矩形波信号に変換され、2つに分岐された後にバッファアンプ6a、6bにてそれぞれ増幅される。バッファアンプ6aで増幅された矩形波信号はさらに4つに分岐され、遅延素子部7a〜7dにてそれぞれ遅延量1/2Td、Td、2Td、4Tdだけ遅延され、遅延矩形波信号として位相比較器8a〜8dに伝達される。
Next, the operation will be described.
The signal input from the
一方、バッファアンプ6bで増幅された矩形波信号はそのまま位相比較器8a〜8dに伝達される。位相比較器8a〜8dは入力された遅延矩形波信号と矩形波信号の位相差をそれぞれ矩形の位相差パルス信号として出力し、これらの位相差パルス信号はLPF9a〜9dにて直流電圧にそれぞれ平滑化される。
On the other hand, the rectangular wave signal amplified by the buffer amplifier 6b is directly transmitted to the phase comparators 8a to 8d. The phase comparators 8a to 8d each output the phase difference between the input delayed rectangular wave signal and rectangular wave signal as a rectangular phase difference pulse signal, and these phase difference pulse signals are respectively smoothed to DC voltages by the
LPF9a〜9dから出力される直流電圧を実施の形態1と同様に規格化すると、図8に示すような電圧−周波数特性が得られる。外部から印加する基準電圧源21の電圧を図内破線で示すように規格化電圧の1/2とすると、各コンパレータ20a〜20cはLPF9a〜9cの直流電圧と基準電圧源21の電圧をそれぞれ比較してHigh/Lowの2値で出力する。
When the DC voltages output from the
コンパレータ20a〜20cの比較結果はコンパレータ20aの出力を最上位とする3bit信号として、出力端子12を介して電圧周波数コンバータ11bに伝達される。これと同時に、LPF9dで平滑化された直流電圧はAD変換器10にてデジタル化され、電圧周波数コンバータ11bに伝達される。
電圧周波数コンバータ11bには予めコンパレータ20a〜20cからの3bit信号に対応する電圧と周波数の特性に基づいた周波数範囲が設定されており、入力された3bit信号の値に応じて入力信号の周波数範囲が決定される。
The comparison results of the
In the
電圧周波数コンバータ11bには電圧と周波数の特性データも予め設定されており、AD変換器10でデジタル化された直流電圧信号が入力されると、電圧周波数コンバータ11bは上記決定した周波数範囲からこの直流電圧に対応する周波数を入力信号の周波数として特性データ特性から検出する。
Voltage and frequency characteristic data are also set in advance in the
例えば図9において、コンパレータ20a〜20cからの3bit信号がLHHの場合、周波数範囲は2Fd/8〜3Fd/8に決定される。このとき、電圧周波数コンバータ11bはLPF9dの直流電圧をデジタル化した値に対応する周波数を2Fd/8〜3Fd/8の範囲から検出する。
For example, in FIG. 9, when the 3-bit signal from the
図8に示すように、LPF9dの出力電圧はFd/8毎に周期性がある。電圧周波数コンバータ11bは特性データに対応する周波数を基準となる周波数に対して加減算することで入力周波数を検出している。
As shown in FIG. 8, the output voltage of the LPF 9d has a periodicity every Fd / 8. The
例えば、各コンパレータ20a〜20c出力により決定される周波数範囲がmFd/8≦Fsig<(m+1)Fd/8(ただし、mは0以上の偶数)のとき、電圧と周波数は正の比例関係にあることから、図9の加算記号に示すように、特性データに対応する周波数はこの範囲の最小周波数mFd/8に加算され、入力信号の周波数として検出される。
For example, when the frequency range determined by the outputs of the
一方、周波数範囲が(m+1)Fd/8≦Fsig<(m+2)Fd/8のときは電圧と周波数が負の比例関係にあることから、図9の減算記号に示すように、この範囲の最大周波数(m+2)Fd/8から特性データに対応する周波数が減算され、入力信号の周波数として検出される。
このように、各周波数範囲の電圧−周波数特性に応じてLPF9から得られる周波数を特性データに加減算することにより、入力信号の周波数を検出することができる。
On the other hand, when the frequency range is (m + 1) Fd / 8 ≦ Fsig <(m + 2) Fd / 8, the voltage and the frequency are in a negative proportional relationship. Therefore, as shown in the subtraction symbol in FIG. The frequency corresponding to the characteristic data is subtracted from the frequency (m + 2) Fd / 8 and detected as the frequency of the input signal.
Thus, the frequency of the input signal can be detected by adding / subtracting the frequency obtained from the
遅延素子部7a〜7dに印加される制御電圧の動作は実施の形態1と同じであるため説明は省略するが、制御電圧を出力するPLL回路3がロックされると遅延素子70aの遅延量も固定されるため、各位相比較器8a〜8dから出力される位相差パルスの出力タイミングが固定され、LPF9a〜9dで平滑化される直流電圧が一定となる。これにより、コンパレータ20a〜20cの出力が安定し、電圧周波数コンバータ11bは入力信号の周波数範囲を決定できる。さらに、LPF9dの直流電圧をデジタル化した値も安定出力されるため、電圧周波数コンバータ11bは決定した周波数範囲において、LPF9dからの直流電圧に対応する周波数を検出し、入力信号の詳細な周波数情報を得ることができる。
Since the operation of the control voltage applied to the
この実施の形態によれば、周波数検出装置1Bは、制御電圧に対して同じ遅延特性を有する遅延素子70a、70bを用いて遅延素子部7a〜7dおよびリングオッシレータ19を構成することにより、入力信号の位相差パルスから得られる直流電圧の値が一定となるため、電圧と周波数の比例特性から周波数を検出することができ、半導体基板2に容易に集積化できる周波数検出装置を得ることができる。
また、遅延素子部7a〜7cの遅延量をそれぞれ2のべき乗倍として各電圧と周波数の比例特性を組合せることにより、入力信号の周波数範囲を決定し、この周波数範囲において、LPF9dの直流電圧をデジタル化した値に対応する周波数を検出するため、入力信号の詳細な周波数情報を得ることができる。
According to this embodiment, the frequency detection device 1B includes the
Further, the frequency range of the input signal is determined by combining the proportional characteristics of each voltage and frequency by setting the delay amounts of the
1、1A、1B 周波数検出装置
2 半導体基板
3 PLL回路
4 信号入力端子
5 リミッタアンプ
6a、6b バッファアンプ
7、7a〜7d 遅延素子部
8、8a〜8d 位相比較器
9、9a〜9d LPF
10 AD変換器
11、11a、11b 電圧周波数コンバータ
12 出力端子
14 外部基準信号源
15 位相比較器
16 ループフィルタ
17 遅延制御電圧源
18 制御電圧入力端子
19 リングオッシレータ
20a〜20c コンパレータ
21 基準電圧源
70a、70b 遅延素子
DESCRIPTION OF
7,7A~7 d
10
1 4 external
Claims (3)
制御電圧を供給する遅延制御電圧源と、前記制御電圧に基づいて遅延量が変化する遅延素子から構成され、前記遅延制御電圧源の制御電圧に基づいて遅延量が変化するリングオッシレータとを有し、前記遅延制御電圧源の制御電圧の出力を一定に保つPLL回路と、
入力信号を矩形波信号に変換する信号変換手段と、
前記半導体基板上において前記制御電圧に対して前記リングオッシレータの遅延素子と同じ遅延特性を有する遅延素子から構成される遅延量の異なる複数の遅延部を有し、前記矩形波信号を前記制御電圧に基づいてそれぞれ遅延させる信号遅延手段と、
前記矩形波信号の位相および前記信号遅延手段で遅延された複数の遅延矩形波信号のそれぞれの位相を比較する位相比較手段と、
前記位相比較手段の比較結果をそれぞれ直流電圧に変換する電圧変換手段と、
前記直流電圧を予め設定した所定電圧とそれぞれ比較する比較手段と、
前記比較手段による比較結果の組合せおよび予め設定した電圧と周波数の特性に基づいて前記入力信号の周波数を検出する周波数検出手段とを備えることを特徴とする周波数検出装置。 A frequency detection device integrated on a semiconductor substrate,
A delay control voltage source that supplies a control voltage; and a ring oscillator that includes a delay element that changes a delay amount based on the control voltage and that changes a delay amount based on the control voltage of the delay control voltage source. A PLL circuit that keeps the output of the control voltage of the delay control voltage source constant;
Signal converting means for converting the input signal into a rectangular wave signal;
On the semiconductor substrate, the control circuit includes a plurality of delay units having different delay amounts configured from delay elements having the same delay characteristics as the delay elements of the ring oscillator with respect to the control voltage. Signal delay means for delaying each based on
Phase comparison means for comparing the phase of the rectangular wave signal and the phase of each of a plurality of delayed rectangular wave signals delayed by the signal delay means;
Voltage conversion means for converting the comparison result of the phase comparison means into a DC voltage;
Comparison means for comparing the DC voltage with a predetermined voltage set in advance,
Frequency detecting apparatus according to claim Rukoto a frequency detection means for detecting the frequency of the input signal based on the characteristics of voltage and frequency set combination and advance of the comparison result by the comparison means.
制御電圧を供給する遅延制御電圧源と、前記制御電圧に基づいて遅延量が変化する遅延素子から構成され、前記遅延制御電圧源の制御電圧に基づいて遅延量が変化するリングオッシレータとを有し、前記制御電圧の出力を一定に保つPLL回路と、
入力信号を矩形波信号に変換する信号変換手段と、
前記半導体基板上において前記制御電圧に対して前記リングオッシレータの遅延素子と同じ遅延特性を有する遅延素子から構成され、前記矩形波信号を前記制御電圧に基づいて遅延させる第1の信号遅延手段と、
前記矩形波信号および前記第1の信号遅延手段で遅延された遅延矩形波信号の位相を比較する第1の位相比較手段と、
前記第1の位相比較手段の比較結果を直流電圧に変換する第1の電圧変換手段と、
前記直流電圧を予め設定した所定電圧と比較する比較手段と、
前記制御電圧に対して前記リングオッシレータの遅延素子と同じ遅延特性を有する遅延素子から構成され、前記第1の信号遅延手段よりも大きな遅延量を有し、前記矩形波信号を遅延させる第2の信号遅延手段と、
前記矩形波信号および前記第2の信号遅延手段で遅延された遅延矩形波信号の位相を比較する第2の位相比較手段と、
前記第2の位相比較手段の比較結果を直流電圧に変換する第2の電圧変換手段と、
前記比較手段による比較結果および予め設定した電圧と周波数の特性に基づいて前記入力信号の周波数範囲を決定すると共に、前記第2の電圧変換手段により変換された直流電圧および予め設定した電圧と周波数の特性に基づいて、前記周波数範囲から前記入力信号の周波数を検出する周波数検出手段とを備えることを特徴とする周波数検出装置。 A frequency detection device integrated on a semiconductor substrate,
A delay control voltage source that supplies a control voltage; and a ring oscillator that includes a delay element that changes a delay amount based on the control voltage and that changes a delay amount based on the control voltage of the delay control voltage source. A PLL circuit that keeps the output of the control voltage constant;
Signal converting means for converting the input signal into a rectangular wave signal;
A first signal delay unit configured to delay the rectangular wave signal based on the control voltage, the delay element having delay characteristics having the same delay characteristics as the delay element of the ring oscillator with respect to the control voltage on the semiconductor substrate; ,
First phase comparison means for comparing phases of the rectangular wave signal and the delayed rectangular wave signal delayed by the first signal delay means;
First voltage conversion means for converting the comparison result of the first phase comparison means into a DC voltage;
A comparing means for comparing the DC voltage with a predetermined voltage set in advance;
A delay element having the same delay characteristics as the delay element of the ring oscillator with respect to the control voltage, having a delay amount larger than that of the first signal delay means, and delaying the rectangular wave signal; Signal delay means,
Second phase comparison means for comparing the phases of the rectangular wave signal and the delayed rectangular wave signal delayed by the second signal delay means;
Second voltage conversion means for converting the comparison result of the second phase comparison means into a DC voltage;
The frequency range of the input signal is determined based on the comparison result by the comparison means and the characteristics of the preset voltage and frequency, and the DC voltage converted by the second voltage conversion means and the preset voltage and frequency are determined. based on the characteristics, the frequency detection apparatus according to claim Rukoto a frequency detection means for detecting the frequency of the input signal from the frequency range.
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