KR101849578B1

KR101849578B1 - Device for driving display device

Info

Publication number: KR101849578B1
Application number: KR1020110097099A
Authority: KR
Inventors: 김민기; 우정훈
Original assignee: 엘지디스플레이 주식회사
Priority date: 2011-09-26
Filing date: 2011-09-26
Publication date: 2018-06-01
Also published as: KR20130033174A

Abstract

본 발명은 인접한 수평라인의 영상 데이터들이 동일할 경우 제어신호들이 출력되지 않도록 하여 디지털 회로의 동작을 중지시킴으로써 소비 전력을 줄일 수 있는 표시장치의 구동장치 및 표시장치의 구동방법에 관한 것으로, 외부로부터의 제어신호들에 근거하여 영상 데이터들을 데이터 라인들로 공급하는 데이터 드라이버; 및, i번째(i는 자연수) 영상 데이터들과 i-x번째(x는 i보다 작은 자연수) 영상 데이터들의 유사성을 비교하고, 이 비교 결과에 근거하여 상기 제어신호들 중 적어도 어느 하나의 출력을 제어하는 신호출력제어부를 포함함을 특징으로 한다.The present invention relates to a driving apparatus of a display apparatus and a driving method of a display apparatus which can reduce power consumption by stopping the operation of a digital circuit by preventing control signals from being outputted when image data of adjacent horizontal lines are the same, A data driver for supplying the video data to the data lines based on the control signals of the data lines; And comparing the similarity between the i-th (i is a natural number) image data and the ix-th (where x is a natural number smaller than i) image data, and controlling the output of at least one of the control signals based on the comparison result And a signal output control unit.

Description

표시장치용 구동장치 {DEVICE FOR DRIVING DISPLAY DEVICE}TECHNICAL FIELD [0001] The present invention relates to a drive device for a display device,

본 발명은 표시장치에 관한 것으로, 특히 인접한 수평라인의 영상 데이터들이 동일할 경우 제어신호들이 출력되지 않도록 하여 디지털 회로의 동작을 중지시킴으로써 소비 전력을 줄일 수 있는 표시장치의 구동장치에 대한 것이다.The present invention relates to a display apparatus, and more particularly, to a driving apparatus for a display apparatus capable of reducing power consumption by stopping the operation of a digital circuit by preventing control signals from being output when image data of adjacent horizontal lines are the same.

종래의 표시장치는 화면 전체에 동일한 영상을 표시할 때에도, 입력되는 디지털 영상 데이터들을 계속해서 샘플링 및 래치하고 출력하는 과정을 수행한다. 이로 인해 표시하고자 하는 영상들이 동일함에도 불구하고 디지털 회로가 계속해서 동작하게 되어 불필요한 전력 소비가 발생되는 문제점이 있었다.The conventional display device continuously samples, latches, and outputs input digital image data even when the same image is displayed on the entire screen. Therefore, the digital circuit continues to operate even though the images to be displayed are the same, resulting in unnecessary power consumption.

본 발명은 상술된 문제점을 해결하기 위하여 안출한 것으로, 서로 인접한 영상 데이터들이 동일할 경우 제어신호들 중 적어도 하나의 출력을 제한함으로써 디지털 회로에서 소비되는 전력을 획기적으로 줄일 수 있는 표시장치용 구동장치를 제공하는데 그 목적이 있다. SUMMARY OF THE INVENTION The present invention has been made in order to solve the above-described problems, and it is an object of the present invention to provide a display device driving apparatus capable of dramatically reducing power consumed in a digital circuit by limiting at least one output of control signals when adjacent image data are the same. The purpose is to provide.

상술된 목적을 달성하기 위한 본 발명에 따른 표시장치용 구동장치는, 외부로부터의 제어신호들에 근거하여 영상 데이터들을 데이터 라인들로 공급하는 데이터 드라이버; 및, i번째(i는 자연수) 영상 데이터들과 i-x번째(x는 i보다 작은 자연수) 영상 데이터들의 유사성을 비교하고, 이 비교 결과에 근거하여 상기 제어신호들 중 적어도 어느 하나의 출력을 제어하는 신호출력제어부를 포함함을 특징으로 한다.According to an aspect of the present invention, there is provided a driving apparatus for a display device including: a data driver for supplying image data to data lines based on control signals from outside; And comparing the similarity between the i-th (i is a natural number) image data and the ix-th (where x is a natural number smaller than i) image data, and controlling the output of at least one of the control signals based on the comparison result And a signal output control unit.

상기 i번째 영상 데이터들은 i번째 수평라인의 영상 데이터들이며; 그리고, 상기 i-x번째 영상 데이터들은 i-x번째 수평라인의 영상 데이터들인 것을 특징으로 한다.The i-th image data are image data of an i-th horizontal line; The i-xth image data are image data of the (i-x) th horizontal line.

상기 x는 1인 것을 특징으로 한다.And x is 1.

상기 제어신호들 및 상기 영상 데이터들을 상기 데이터 드라이버로 공급하는 타이밍 컨트롤러를 더 포함하며; 상기 신호출력제어부는, 상기 i번째 수평라인의 영상 데이터들과 i-1번째 영상 데이터들을 서로 대응되는 것끼리 비교하여 동일하지 않은 영상 데이터들의 수가 미리 설정된 기준치보다 작거나 같을 경우, 상기 타이밍 컨트롤러로부터의 제어신호들 중 적어도 하나가 상기 데이터 드라이버로 공급되지 않도록 상기 타이밍 컨트롤러의 동작을 제어하는 것을 특징으로 한다.Further comprising: a timing controller for supplying the control signals and the image data to the data driver; The signal output control unit compares the video data of the i-th horizontal line and the (i-1) th video data corresponding to each other, and when the number of unequal video data is less than or equal to a preset reference value, The control unit controls the operation of the timing controller so that at least one of the control signals of the timing controller is not supplied to the data driver.

상기 제어신호들은 상기 영상 데이터들을 샘플링하기 위한 소스샘플링펄스신호들을 생성하는 필요한 소스클럭펄스신호 및 상기 영상 데이터들을 데이터 라인들로 출력하기 위한 소스아웃풋인에이블신호를 포함함을 특징으로 한다.The control signals include a source clock pulse signal for generating source sampling pulse signals for sampling the image data and a source output enable signal for outputting the image data to the data lines.

상기 신호출력제어부는, 상기 i번째 수평라인의 영상 데이터들과 i-1번째 영상 데이터들을 서로 대응되는 것끼리 비교하여 동일하지 않은 영상 데이터들의 수가 상기 기준치보다 작거나 같을 경우, 상기 샘플링펄스신호 및 소스아웃풋인에이블신호 중 적어도 하나가 상기 데이터 드라이버로 공급되지 않도록 상기 타이밍 컨트롤러의 동작을 제어하는 것을 특징으로 한다.The signal output control unit compares the video data of the i-th horizontal line with the i-1th video data, and if the number of unequal video data is less than or equal to the reference value, And controls the operation of the timing controller so that at least one of the source output enable signals is not supplied to the data driver.

상기 신호출력제어부는, 상기 i번째 수평라인의 영상 데이터들과 i-1번째 영상 데이터들을 서로 대응되는 것끼리 비교하여 동일하지 않은 영상 데이터들의 수가 상기 기준치보다 작거나 같을 경우, 차단신호를 생성하고 이를 상기 타이밍 컨트롤러로 공급하여 상기 타이밍 컨트롤러가 상기 샘플링펄스신호 및 소스아웃풋인에이블신호 중 적어도 하나를 상기 데이터 드라이버로 출력하지 않도록 제어하며; 그리고, 상기 i번째 수평라인의 영상 데이터들과 i-1번째 영상 데이터들을 서로 대응되는 것끼리 비교하여 동일하지 않은 영상 데이터들의 수가 상기 기준치보다 클 경우, 상기 차단신호를 생성하지 않음을 특징으로 한다.The signal output control unit compares the video data of the i-th horizontal line with the i-1th video data and generates a blocking signal when the number of unequal video data is less than or equal to the reference value And supplies the sampling pulse signal and the source output enable signal to the timing controller so that the timing controller does not output at least one of the sampling pulse signal and the source output enable signal to the data driver; The image data of the i-th horizontal line and the (i-1) -th image data are compared with each other and the blocking signal is not generated when the number of unequal image data is larger than the reference value .

상기 데이터 드라이버는, 상기 타이밍 컨트롤러로부터 직렬 방식으로 출력되는 영상 데이터들을 병렬 방식으로 출력하는 직렬-병렬 변환부; 상기 직렬-병렬 변환부로부터의 영상 데이터들의 동기화 및 상기 타이밍 콘트롤러로부터의 제어신호들 중 적어도 하나의 동기화를 수행하는 동기화부; 상기 동기화부로부터의 소스클럭펄스신호에 근거하여 다수의 샘플링펄스신호들을 생성하고, 이들 샘플링펄스신호들을 순차적으로 출력하는 쉬프트 레지스터; 상기 쉬프트 레지스터로부터의 샘플링펄스신호들에 근거하여 상기 영상 데이터들을 순차적으로 샘플링하고, 이 샘플링된 영상 데이터들을 상기 소스아웃풋인에이블신호에 따라 동시에 래치하여 출력하는 샘플링래치부; 상기 래치부로부터의 영상 데이터들을 아날로그로 변환하여 출력하는 디지털-아날로그 변환부; 및, 상기 디지털-아날로그 변환부로부터의 영상 데이터들의 극성을 선택하여 상기 데이터 라인들로 출력하는 출력부를 포함함을 특징으로 한다.Wherein the data driver comprises: a serial-to-parallel converter for outputting image data output from the timing controller in a serial manner in a parallel manner; A synchronization unit for synchronizing at least one of the synchronization of the image data from the serial-to-parallel converter and the control signals from the timing controller; A shift register for generating a plurality of sampling pulse signals based on a source clock pulse signal from the synchronization unit, and sequentially outputting the sampling pulse signals; A sampling latch for sequentially sampling the video data based on the sampling pulse signals from the shift register, latching the sampled video data simultaneously according to the source output enable signal, and outputting the sampled video data; A digital-to-analog converter converting image data from the latch unit into analog data and outputting the analog data; And an output unit for selecting the polarity of the image data from the digital-analog converter and outputting the selected data to the data lines.

상기 제어신호들은 소스스타트펄스신호, 캐리신호, 비트반전제어신호, 스캔방향제어신호 및 극성반전제어신호를 더 포함하며; 상기 동기화부는, 상기 소스클럭펄스신호 및 상기 영상 데이터들을 공급받아 상기 영상 데이터들의 동기화를 수행하는 다수의 제 1 동기화 디플립-플롭들; 상기 소스클럭펄스신호 및 상기 소스아웃풋인에이블신호를 공급받아 상기 소스아웃풋인에이블신호의 동기화를 수행하는 제 2 동기화 디플립-플롭; 상기 소스클럭펄스신호 및 상기 비트반전제어신호를 공급받아 상기 비트반전제어신호의 동기화를 수행하는 제 3 동기화 디플립-플롭; 상기 소스클럭펄스신호 및 상기 스캔방향제어신호를 공급받아 상기 스캔방향제어신호의 동기화를 수행하는 제 4 동기화 디플립-플롭; 상기 스캔방향제어신호에 따라 상기 소스스타트펄스신호 및 캐리신호 중 어느 하나를 선택하여 출력하는 멀티플렉서; 상기 멀티플렉서로부터의 출력 및 상기 극성반전제어신호를 공급받아 상기 극성반전제어신호의 1차 동기화를 수행하는 제 5 동기화 디플립-플롭; 및, 상기 제 1 동기화 플립-플롭으로부터의 소스아웃풋인에이블신호 및 상기 제 5 동기화 디플립-플롭으로부터의 극성반전제어신호를 공급받아 상기 극성반전제어신호의 2차 동기화를 수행하는 제 6 동기화 디플립-플롭을 포함함을 특징으로 한다.Wherein the control signals further comprise a source start pulse signal, a carry signal, a bit inversion control signal, a scan direction control signal and a polarity inversion control signal; Wherein the synchronization unit comprises: a plurality of first synchronization flip-flops for receiving the source clock pulse signal and the image data and performing synchronization of the image data; A second synchronization flip-flop for receiving the source clock pulse signal and the source output enable signal and performing synchronization of the source output enable signal; A third synchronization d flip-flop for receiving the source clock pulse signal and the bit inversion control signal to perform synchronization of the bit inversion control signal; A fourth synchronization flip-flop for receiving the source clock pulse signal and the scan direction control signal to perform synchronization of the scan direction control signal; A multiplexer for selecting either one of the source start pulse signal and the carry signal according to the scan direction control signal; A fifth synchronization d flip-flop for receiving the output from the multiplexer and the polarity inversion control signal to perform a first synchronization of the polarity inversion control signal; Flop and a polarity inversion control signal from the fifth synchronization d flip-flop to perform a second synchronization of the polarity inversion control signal, And a flip-flop.

상기 쉬프트 레지스터는, 다수의 샘플링펄스신호들을 순차적으로 출력하는 다수의 스테이지들; 상기 동기화부로부터의 스캔방향제어신호의 논리를 반전시키는 인버터; 상기 타이밍 컨트롤러로부터의 소스스타트펄스신호 및 상기 동기화부로부터의 스캔방향제어신호를 논리곱 연산하는 제 1 논리곱게이트; 상기 인버터로부터의 출력과 상기 캐리신호를 논리곱 연산하는 제 2 논리곱게이트; 인버터로부터의 출력을 기준전압으로 입력받으며, 입력단자가 첫 번째 스테이지의 출력단자에 접속되며, 출력단자가 상기 소스스타트펄스신호가 입력되는 제 1 논리곱게이트의 입력단자에 접속되는 제 1 연산증폭기; 및, 상기 동기화부로부터의 스캔방향제어신호를 기준전압으로 입력받으며, 입력단자가 마지막 번째 스테이지의 출력단자에 접속되며, 출력단자가 상기 캐리신호를 입력받는 제 2 논리곱게이트의 입력단자에 접속되는 제 2 연산증폭기를 포함함을 특징으로 한다.The shift register includes: a plurality of stages sequentially outputting a plurality of sampling pulse signals; An inverter for inverting the logic of the scan direction control signal from the synchronization unit; A first AND gate for ANDing a source start pulse signal from the timing controller and a scan direction control signal from the synchronization unit; A second AND gate for ANDing an output from the inverter and the carry signal; A first operational amplifier receiving an output from an inverter as a reference voltage, an input terminal connected to an output terminal of the first stage, and an output terminal connected to an input terminal of a first AND gate to which the source start pulse signal is input; And a scan direction control signal from the synchronization unit as a reference voltage, wherein the input terminal is connected to the output terminal of the last stage, and the output terminal is connected to the input terminal of the second AND gate for receiving the carry signal And a second operational amplifier.

각 스테이지는, 상기 제 1 논리곱게이트로부터의 출력 및 전단 스테이지로부터의 출력 중 어느 하나와 상기 동기화부로부터의 스캔방향제어신호를 논리곱 연산하는 제 3 논리곱게이트; 상기 타이밍 컨트롤러로부터의 캐리신호 및 후단 스테이지로부터의 출력 중 어느 하나와 상기 인버터로부터의 출력을 논리곱 연산하는 제 4 논리곱게이트; 상기 제 3 논리곱게이트로부터의 출력과 상기 제 4 논리곱게이트로부터의 출력을 논리합 연산하는 논리합게이트; 및, 상기 타이밍 컨트롤러로부터의 소스클럭펄스신호에 따라 상기 논리합게이트로부터의 출력을 지연하여 출력함으로써 샘플링펄스신호를 발생시키는 쉬프팅 디플립-플롭을 포함함을 특징으로 한다.Each stage comprising: a third AND gate for performing an AND operation on any one of the output from the first AND gate and the output from the front stage and the scan direction control signal from the synchronizer; A fourth AND gate for performing a logical AND operation on any one of the carry signal from the timing controller and the output from the rear stage and the output from the inverter; An OR gate for performing an OR operation between an output from the third AND gate and an output from the fourth AND gate; And a shifting D flip-flop for generating a sampling pulse signal by delaying and outputting an output from the OR gate according to a source clock pulse signal from the timing controller.

상기 샘플링래치부는, 상기 쉬프트 레지스터로부터의 샘플링펄스신호들에 따라 상기 동기화부로부터의 영상 데이터들을 순차적으로 샘플링하고, 이 샘플링된 영상 데이터들을 상기 동기화부로부터의 소스아웃풋인에이블신호에 따라 동시에 래치하고 상반된 논리를 갖는 두 종의 영상 데이터들을 동시에 출력하는 다수의 단위샘플링래치들; 및, 상기 단위래치들로부터의 두 종의 영상 데이터들을 공급받고, 상기 동기화부로부터의 비트반전제어신호에 따라 상기 두 종의 영상 데이터들 중 어느 하나를 출력하는 다수의 비트반전멀티플렉서들을 포함함을 특징으로 한다.The sampling latch unit sequentially samples image data from the synchronization unit according to sampling pulse signals from the shift register and simultaneously latches the sampled image data according to a source output enable signal from the synchronization unit A plurality of unit sampling latches simultaneously outputting two kinds of image data having opposite logic; And a plurality of bit inversion multiplexers for receiving two types of image data from the unit latches and outputting one of the two types of image data according to a bit inversion control signal from the synchronization unit .

각 단위샘플링래치는, 상기 샘플링펄스신호에 따라 상기 동기화부로부터의 영상 데이터를 샘플링하는 샘플링 디플립-플롭; 및, 상기 소스아웃풋인에이블신호에 따라 상기 샘플링 디플립플롭으로부터의 샘플링된 영상 데이터를 래치하고 상반된 논리를 갖는 두 종의 영상 데이터들을 동시에 출력하는 래치 디플립-플롭을 포함함을 특징으로 한다.Each unit sampling latch includes: a sampling D flip-flop for sampling image data from the synchronization unit according to the sampling pulse signal; And a latch D flip-flop latching the sampled image data from the sampling D flip-flop in accordance with the source output enable signal and simultaneously outputting two types of image data having opposite logic.

상기 신호출력제어부는, 상기 타이밍 컨트롤러로부터 출력된 i번째 수평라인의 영상 데이터들과 i-1번째 영상 데이터들을 비교함을 특징으로 한다.And the signal output control unit compares the image data of the i-th horizontal line outputted from the timing controller with the (i-1) th image data.

상기 신호출력제어부는, 시스템으로부터 출력되어 상기 타이밍 컨트롤러로 입력되는 i번째 수평라인의 영상 데이터들과 i-1번째 영상 데이터들을 비교함을 특징으로 한다.The signal output control unit compares image data of an i-th horizontal line, which is output from the system and input to the timing controller, with i-1th image data.

삭제delete

본 발명에 따른 표시장치용 구동장치는 다음과 같은 효과를 제공한다.The driving apparatus for a display apparatus according to the present invention provides the following effects.

본 발명에 따른 신호출력제어부는 서로 인접한 수평라인의 영상 데이터들간의 비교를 통해 각 수평라인의 영상 데이터들간의 유사성을 판단하고, 그 판단 결과 서로 인접한 수평라인의 영상 데이터들간이 동일하다고 판단되면 제어신호들 중 적어도 어느 하나가 데이터 드라이버로 공급되지 않도록 하여 결국 이 데이터 드라이버에 구비된 디지털 회로들(예를 들어 플립플롭)이 동작하지 않도록 제어한다. The signal output control unit according to the present invention determines the similarity between the image data of the respective horizontal lines through comparison between the image data of the adjacent horizontal lines, and when it is determined that the image data of the adjacent horizontal lines is the same, At least one of the signals is not supplied to the data driver so that the digital circuits (for example, flip-flops) included in the data driver are not operated.

이렇게 함으로써, 서로 인접한 수평라인의 영상 데이터들이 동일할 때 현재 수평라인의 영상 데이터들을 이전 영상 데이터들로 대체하여 영상을 정상적으로 표시하면서도 상술된 디지털 회로들로부터 불필요하게 소비되는 전력의 누수를 방지할 수 있다.By doing so, when the video data of the adjacent horizontal lines are the same, the video data of the current horizontal line is replaced with the previous video data to normally display the video, while preventing leakage of power unnecessarily consumed from the digital circuits have.

도 1은 본 발명의 제 1 실시예에 따른 표시장치를 나타낸 도면
도 2는 도 1의 신호출력제어부로부터 출력되는 차단신호의 논리에 따른 타이밍 컨트롤러의 동작을 설명하기 위한 도면
도 3은 도 1의 데이터 드라이버의 상세 구성도
도 4는 도 1의 동기화부의 상세 구성도
도 5는 도 1의 쉬프트 레지스터의 상세 구성도
도 6은 도 1의 샘플링래치부의 상세 구성도
도 7은 본 발명에 따른 신호출력제어부에 동작에 따른 소스클럭펄스신호(SCLK) 및 소스아웃풋인에이블 신호의 변화를 설명하기 위한 도면
도 8은 본 발명의 실시예에 따른 신호출력제어부가 적용될 때 전력 소비의 큰 효과를 기대할 수 있는 영상 패턴들을 나타낸 도면
도 9는 모의 실험을 통해 본 발명의 효과를 나타낸 도면
도 10은 본 발명의 제 2 실시예에 따른 표시장치를 나타낸 도면1 is a view showing a display device according to a first embodiment of the present invention;
2 is a diagram for explaining the operation of the timing controller according to the logic of a cut-off signal outputted from the signal output control section of Fig. 1
3 is a detailed configuration diagram of the data driver of FIG.
4 is a detailed configuration diagram of the synchronization unit of FIG.
Fig. 5 is a detailed configuration diagram of the shift register of Fig. 1
6 is a detailed configuration diagram of the sampling latch unit of FIG.
7 is a diagram for explaining a change of a source clock pulse signal SCLK and a source output enable signal according to an operation in a signal output control unit according to the present invention;
8 is a view showing image patterns that can expect a great effect of power consumption when a signal output control unit according to an embodiment of the present invention is applied
9 is a view showing the effect of the present invention through simulation
10 is a view showing a display device according to a second embodiment of the present invention

도 1은 본 발명의 제 1 실시예에 따른 표시장치를 나타낸 도면이다.1 is a view illustrating a display device according to a first embodiment of the present invention.

본 발명의 제 1 실시예에 따른 표시장치는, 도 1에 도시된 바와 같이, 표시부(DSP), 데이터 드라이버(DD), 게이트 드라이버(GD), 타이밍 컨트롤러(TC) 및 신호출력제어부(SOC)를 포함한다.1, the display device according to the first embodiment of the present invention includes a display unit DSP, a data driver DD, a gate driver GD, a timing controller TC, and a signal output control unit (SOC) .

표시부(DSP)는 다수의 화소(PXL)들과, 이들 화소(PXL)들이 화상을 표시하는데 필요한 각종 신호들을 전송하기 위한 다수의 게이트 라인들(GL1 내지 GLn), 다수의 데이터 라인들(DL1 내지 DLm)을 포함한다.The display unit DSP includes a plurality of pixels PXL and a plurality of gate lines GL1 to GLn for transmitting the various signals necessary for displaying the pixels of the pixels PXL, DLm).

이 화소(PXL)들은 매트릭스 형태로 표시부(DSP)에 배열되어 있다. 각 수평라인들(HL1 내지 HLn)에는 m개의 화소들(PXL)이 배열되어 있다. 이 화소(PXL)들은 적색을 표시하는 적색 화소(R), 녹색을 표시하는 녹색 화소(G) 및 청색을 표시하는 청색 화소(B)로 구분된다. 이때, 동일 게이트 라인에 접속되어 서로 인접하여 위치한 세 개의 적색 화소, 녹색 화소 및 청색 화소는 하나의 단위 화소(UPXL)가 된다. 이 단위 화소는 적색 화상, 녹색 화상 및 청색 화상을 혼합하여 하나의 단위 화상을 표시한다.These pixels PXL are arranged in a matrix on the display unit DSP. And m pixels PXL are arranged in each of the horizontal lines HL1 to HLn. These pixels PXL are divided into a red pixel R for displaying red, a green pixel G for displaying green, and a blue pixel B for displaying blue. At this time, three red pixels, green pixels, and blue pixels connected to the same gate line and located adjacent to each other are one unit pixel UPXL. This unit pixel displays one unit image by mixing a red image, a green image, and a blue image.

타이밍 컨트롤러(TC)는 시스템(도시되지 않음)으로부터 수평동기신호(Hsync), 수직동기신호(Vsync), 클럭펄스신호(CLK) 및 영상 데이터들(RGB data)을 공급받는다. 그리고, 입력된 수평동기신호(Hsync), 수직동기신호(Vsync), 및 클럭펄스신호(CLK)를 이용하여 데이터 제어신호 및 게이트 제어신호를 발생한다. The timing controller TC receives a horizontal synchronizing signal Hsync, a vertical synchronizing signal Vsync, a clock pulse signal CLK and image data RGB data from a system (not shown). The data control signal and the gate control signal are generated using the input horizontal synchronizing signal Hsync, vertical synchronizing signal Vsync, and clock pulse signal CLK.

데이터 제어신호는 소스클럭펄스신호(SCLK), 소스스타트펄스신호(SSP), 캐리신호(CR), 소스아웃풋인에이블신호(SOE), 스캔방향제어신호(UP), 비트반전제어신호(REV) 및 극성반전제어신호(POL)를 포함한다. 이 데이터제어신호는 데이터 드라이버(DD)로 공급된다.The data control signal includes a source clock pulse signal SCLK, a source start pulse signal SSP, a carry signal CR, a source output enable signal SOE, a scan direction control signal UP, a bit inversion control signal REV, And a polarity inversion control signal POL. This data control signal is supplied to the data driver DD.

게이트 제어신호는 게이트스타트펄스(GSP), 게이트쉬프트클럭신호(GSC), 게이트아웃풋인에이블신호(GOE)를 포함한다. 이 게이트 제어신호는 게이트 드라이버(GD)로 공급된다.The gate control signal includes a gate start pulse (GSP), a gate shift clock signal (GSC), and a gate output enable signal (GOE). This gate control signal is supplied to the gate driver GD.

신호출력제어부(SOC)는 i번째(i는 자연수) 영상 데이터들과 i-x번째(x는 i보다 작은 자연수) 영상 데이터들의 유사성을 비교하고, 이 비교 결과에 근거하여 상기 제어신호들 중 적어도 어느 하나의 출력을 제어한다. 예를 들어, 이 신호출력제어부(SOC)는 현재 데이터 드라이버(DD)로 공급될 i번째 수평라인의 영상 데이터들(RGB data)과 이전에 데이터 드라이버(DD)로 입력된 i-1번째 영상 데이터들(RGB data)간의 유사성을 비교한다. 이를 위해 이 신호출력제어부(SOC)는 타이밍 컨트롤러(TC)로부터 매 수평기간(1 Horizontal period) 마다 출력되는 영상 데이터들을 수평라인단위로 공급받는다. The signal output control unit SOC compares the i-th image data (i is a natural number) with the ix-th image data (x is a natural number smaller than i), and based on the comparison result, . For example, the signal output control unit SOC controls the image data (RGB data) of the i-th horizontal line to be supplied to the current data driver DD and the i-1th image data (RGB data) (RGB data). To this end, the signal output control unit SOC receives image data output from the timing controller TC every horizontal period (1 horizontal period) on a horizontal line basis.

이때 이 신호출력제어부(SOC)는 i-1번째 수평라인의 영상 데이터들(RGB data)과 i번째 영상 데이터들을 순차적으로 저장하는 라인 메모리들을 포함할 수 있다. 예를 들어 2개의 라인 메모리들을 포함할 수 있는 바, 하나의 라인 메모리에는 i-1번째 수평라인의 영상 데이터들(RGB data)이 저장되고 나머지 하나의 라인 메모리에는 i번째 수평라인의 영상 데이터들(RGB data)이 저장될 수 있다. 신호출력제어부(SOC)는 매 수평기간마다 자신에게 입력되는 한 수평라인의 영상 데이터들(RGB data)을 두 개의 메모리들 중 어느 하나에 저장한다. 이때 이 신호출력제어부(SOC)는 매 수평기간마다 번갈아가며 라인 메모리들을 사용한다. 예를 들어, 두 개의 라인 메모리들이 제 1 및 제 2 라인 메모리라고 가정하면, 홀수 번째 수평기간에 입력된 한 수평라인의 영상 데이터들(RGB data)은 제 1 라인 메모리에 저장되고, 그리고 짝수 번째 수평기간에 입력된 한 수평라인의 영상 데이터들(RGB data)은 제 2 라인 메모리에 저장될 수 있다. 따라서, 이 제 1 라인 메모리에 저장된 한 수평라인의 영상 데이터들(RGB data)과 제 2 라인 메모리에 저장된 한 수평라인의 영상 데이터들(RGB data)은 항상 한 수평기간의 차를 갖게 된다.In this case, the signal output control unit SOC may include line memories for sequentially storing image data (RGB data) of the i-1th horizontal line and i-th image data. (RGB data) of the (i-1) -th horizontal line is stored in one line memory and the image data (RGB data) of the i-th horizontal line is stored in the other line memory. (RGB data) can be stored. The signal output control unit (SOC) stores the image data (RGB data) of one horizontal line input to itself in each horizontal period in one of the two memories. At this time, the signal output control unit (SOC) uses the line memories alternately every horizontal period. For example, assuming that the two line memories are the first and second line memories, the image data (RGB data) of one horizontal line inputted in the odd-numbered horizontal period is stored in the first line memory, The image data (RGB data) of one horizontal line inputted in the horizontal period can be stored in the second line memory. Therefore, the image data (RGB data) of one horizontal line stored in the first line memory and the image data (RGB data) of one horizontal line stored in the second line memory always have a difference in horizontal period.

이 신호출력제어부(SOC)는 i-1번째 수평라인의 영상 데이터들(RGB data)과 i번째 수평라인의 영상 데이터의 유사성을 비교하기 위해, i-1번째 수평라인의 영상 데이터들(RGB data) 각각과 i번째 수평라인의 영상 데이터들(RGB data) 각각을 서로 대응되는 것끼리 비교한다. 예를 들어, i-1 및 i번째 수평라인의 영상 데이터들(RGB data)이 각각 100개의 영상 데이터들로 구성되어 있다면, i-1번째 수평라인의 영상 데이터들(RGB data)에 포함된 p번째 영상 데이터는(p는 1 내지 100 중 어느 하나) i번째 수평라인의 영상 데이터들(RGB data)에 포함된 p번째 영상 데이터와 비교된다. 즉, 위치상으로 볼 때, 상기 i-1번째 수평라인의 영상 데이터들(RGB data)에 포함된 p번째 영상 데이터(이하, 'p_i-1 영상 데이터'로 표기)가 제 1 수평라인내에서 가장 좌측에 위치한 적색 화소에 공급될 데이터라면, 상기 i번째 수평라인의 영상 데이터들(RGB data)에 포함된 p번째 영상 데이터(이하, 'p_i 영상 데이터'로 표기)는 제 2 수평라인내에서 가장 좌측에 위치한 적색 화소에 공급될 데이터가 된다. In order to compare the similarity between the image data (RGB data) of the (i-1) -th horizontal line and the image data of the i-th horizontal line, the signal output control unit (SOC) ) And the image data (RGB data) of the i-th horizontal line are compared with each other. For example, if image data (RGB data) of i-1 and i-th horizontal lines are each composed of 100 pieces of image data, p Th image data (p is any one of 1 to 100) is compared with the p-th image data included in the image data (RGB data) of the i-th horizontal line. That is, the p-th image data (hereinafter, referred to as p_i-1 image data) included in the image data (RGB data) of the (i-1) (Hereinafter, referred to as " p_i image data ") included in the image data (RGB data) of the i-th horizontal line is the data to be supplied to the leftmost red pixel, The data to be supplied to the red pixel located at the leftmost position.

이와 같이, 신호출력제어부(SOC)는 i번째 수평라인의 영상 데이터들(RGB data)과 i-1번째 영상 데이터들을 서로 대응되는 것끼리 비교하여, 서로 동일하지 않은 영상 데이터들의 수를 파악한다. 예를 들어, 상술된 바와 같이 p_i-1 영상 데이터와 p_i 영상 데이터의 비트가 다르면 이 p_i-1 영상 데이터와 p_i 영상 데이터가 서로 동일하지 않은 데이터로 규정할 수 있다. 좀 더 구체적으로, 이 p_i-1 영상 데이터 및 p_i 영상 데이터가 각각 6비트로 구성된 데이터라면, 서로 대응되는 비트들끼리 비교하여 이들 6개의 비트들 중 어느 하나라도 다르면 이 p_i-1 영상 데이터와 p_i 영상 데이터가 서로 동일하지 않은 데이터로 규정할 수도 있다. 반면, 이 p_i-1 영상 데이터 및 p_i 영상 데이터의 모든 비트들이 모두 동일할 경우에만 이 p_i-1 영상 데이터 및 p_i 영상 데이터가 서로 동일하다고 규정할 수 있다. As described above, the signal output control unit SOC compares the video data (RGB data) of the i-th horizontal line and the (i-1) th video data corresponding to each other to determine the number of video data that is not identical to each other. For example, if the bits of the p_i-1 image data and the p_i image data are different as described above, the p_i-1 image data and the p_i image data may be defined as data that is not the same as each other. More specifically, if the p_i-1 image data and the p_i image data are data composed of 6 bits, if the bits corresponding to each other are compared and if any of the six bits are different, the p_i-1 image data and the p_i image Data may be defined as data that are not identical to each other. On the other hand, it can be defined that the p_i-1 image data and the p_i image data are the same only when all bits of the p_i-1 image data and the p_i image data are all the same.

다른 방식으로, 이 p_i-1 영상 데이터 및 p_i 영상 데이터의 서로 대응되는 비트들을 각각 비교하여 이들 6개의 비트들 중 서로 다른 비트들의 수가 미리 설정된 임계치를 초과할 경우 이 p_i-1 영상 데이터와 p_i 영상 데이터가 서로 동일하지 않은 데이터로 규정할 수도 있다. 반면, 이 p_i-1 영상 데이터 및 p_i 영상 데이터의 서로 다른 비트들의 수가 상기 임계치보다 작거나 같을 경우 이 p_i-1 영상 데이터 및 p_i 영상 데이터가 서로 동일하다고 규정할 수 있다.Alternatively, when comparing the corresponding bits of the p_i-1 image data and the p_i image data, if the number of different bits among the six bits exceeds a predetermined threshold value, the p_i-1 image data and the p_i image Data may be defined as data that are not identical to each other. On the other hand, if the number of different bits of the p_i-1 image data and the p_i image data is less than or equal to the threshold value, it can be defined that the p_i-1 image data and the p_i image data are equal to each other.

또 다른 방식으로, 이 p_i-1 영상 데이터 및 p_i 영상 데이터의 서로 대응되는 최상위 비트들만을 비교하여 이들 최상위 비트들 중 어느 하나라도 다를 경우 이 p_i-1 영상 데이터와 p_i 영상 데이터가 서로 동일하지 않은 데이터로 규정할 수도 있다. 예를 들어, p_i-1 영상 데이터 및 p_i 영상 데이터가 각각 6비트의 데이터라면, 서로 대응되는 최상위 3개(또는 2개)의 비트들을 각각 비교하여 이들 3개의 비트들 중 어느 하나라도 다를 경우 나머지 3개(또는 4개)의 비트들간의 동일 여부에 관계없이 이 p_i-1 영상 데이터와 p_i 영상 데이터가 서로 동일하지 않은 데이터로 규정할 수도 있다. 반면, 서로 대응되는 최상위 3개(또는 2개)의 비트들을 각각 비교하여 이들 3개의 비트들이 모두 동일할 때 나머지 3개(또는 4개)의 비트들간의 동일 여부에 관계없이 이 p_i-1 영상 데이터와 p_i 영상 데이터가 서로 동일한 데이터로 규정할 수도 있다.Alternatively, if only the most significant bits corresponding to the p_i-1 image data and the p_i image data are compared, if the p_i-1 image data and the p_i image data are different from each other, Data. For example, if the p_i-1 image data and the p_i image data are respectively 6-bit data, the uppermost three (or two) corresponding bits are compared with each other. If any of the three bits is different, The p_i-1 image data and the p_i image data may be defined as data which are not the same regardless of whether the three (or four) bits are the same or not. On the other hand, when comparing the top three (or two) bits corresponding to each other, the p_i-1 video (or two) bits are compared regardless of whether the remaining three Data and p_i image data may be defined as the same data.

이와 같은 방식으로, 이 신호출력제어부(SOC)는 서로 대응되는 영상 데이터들끼리 비교하여 동일하지 않은 영상 데이터들의 수가 파악되면, 이 파악된 수를 미리 설정된 기준치와 비교한다. 그리고, 그 비교 결과 동일하지 않은 영상 데이터들의 수가 기준치보다 작거나 같으면, 이 신호출력제어부(SOC)는 타이밍 컨트롤러(TC)로부터의 제어신호들 중 적어도 하나가 상기 데이터 드라이버(DD)로 공급되지 않도록 상기 타이밍 컨트롤러(TC)의 동작을 제어한다. 따라서, 이 경우 표시부의 i번째 수평라인의 화소들은 i-1번째 수평라인의 화소들에 공급된 영상 데이터들(아날로그 영상 데이터)을 공급받아 영상을 표시하게 된다. In this manner, the signal output control unit SOC compares the video data corresponding to each other, and when the number of unequal video data is grasped, the signal output control unit SOC compares the grasped number with a preset reference value. If the number of unequal number of image data is less than or equal to a reference value, the signal output control unit SOC controls so that at least one of the control signals from the timing controller TC is not supplied to the data driver DD And controls the operation of the timing controller (TC). Accordingly, in this case, the pixels of the i-th horizontal line of the display unit receive the image data (analog image data) supplied to the pixels of the (i-1) -th horizontal line to display the image.

다시 말하여, 본 발명에서의 신호출력제어부(SOC)는 서로 인접한 수평기간에 출력되는 영상 데이터들간의 유사성을 비교하고, 그 비교 결과 이들 두 수평라인의 영상 데이터들(RGB data)이 동일한 것으로 판정되면 현재 표시될 수평라인의 영상 데이터들(RGB data)이 샘플링되지 않도록 제어한다. 즉, 신호출력제어부(SOC)는, 서로 인접한 수평기간에 출력되는 영상 데이터들간에 변화가 없다면, 데이터 드라이버(DD)가 현재 수평라인의 영상 데이터들(RGB data)에 대한 샘플링을 진행하지 않도록 상기 타이밍 컨트롤러(TC)로부터 데이터 드라이버(DD)로 제공되는 제어신호의 진입을 막는다. 다시 말하여, 이 신호출력제어부(SOC)는 타이밍 컨트롤러(TC)가 현재 수평라인의 영상 데이터들(RGB data)에 대한 샘플링 동작에 관여하는 제어신호를 출력하지 않도록 제어한다.In other words, the signal output control unit (SOC) of the present invention compares similarities between image data output in adjacent horizontal periods, and when the comparison results in that the image data (RGB data) of these two horizontal lines are judged to be the same (RGB data) of the horizontal line to be displayed at present is not sampled. That is, when there is no change in the video data output during the horizontal periods adjacent to each other, the signal output control unit SOC controls the data driver DD so that the data driver DD does not proceed to sampling the video data (RGB data) Thereby preventing the entry of a control signal supplied from the timing controller TC to the data driver DD. In other words, the signal output control unit SOC controls the timing controller TC so as not to output a control signal related to the sampling operation for the image data (RGB data) of the current horizontal line.

특히, 이 신호출력제어부(SOC)는 상술된 제어신호들 중 소스클럭펄스신호(SCLK) 및 소스아웃풋인에이블신호(SOE)들 중 적어도 어느 하나의 출력을 제어한다. 소스클럭펄스신호(SCLK)는 영상 데이터들(RGB data)을 샘플링하기 위한 샘플링펄스신호들을 생성하는데 사용됨과 아울러, 각종 제어신호들간의 동기화를 위해 사용되는 신호이다. 한편, 소스아웃풋인에이블신호(SOE)는 한 수평라인의 영상 데이터들(RGB data)에 대한 래치 및 출력을 제어하는 신호이다.In particular, the signal output control unit SOC controls the output of at least one of the source clock pulse signal SCLK and the source output enable signal SOE among the control signals described above. The source clock pulse signal SCLK is used to generate sampling pulse signals for sampling the image data RGB data, and is used for synchronization between the various control signals. On the other hand, the source output enable signal SOE is a signal for controlling the latch and the output for the image data (RGB data) of one horizontal line.

본 발명에 따른 신호출력제어부(SOC)는 상술된 바와 같이 서로 인접한 수평라인의 영상 데이터들(RGB data)간의 비교를 통해 각 수평라인의 영상 데이터들(RGB data)간의 유사성을 판단하고, 그 판단 결과 서로 인접한 수평라인의 영상 데이터들(RGB data)간이 동일하다고 판단되면 상술된 제어신호들 중 적어도 어느 하나가 데이터 드라이버(DD)로 공급되지 않도록 하여 결국 이 데이터 드라이버(DD)에 구비된 디지털 회로들(예를 들어 플립플롭)이 동작하지 않도록 제어함으로써, 서로 인접한 수평라인의 영상 데이터들(RGB data)이 동일할 때 현재 수평라인의 영상 데이터들(RGB data)을 이전 영상 데이터들로 대체하여 영상을 정상적으로 표시하면서도 상술된 디지털 회로들로부터 불필요하게 소비되는 전력의 누수를 방지할 수 있다.The signal output control unit (SOC) according to the present invention determines the similarity between the image data (RGB data) of each horizontal line through comparison between the image data (RGB data) of the adjacent horizontal lines as described above, If at least one of the above-described control signals is not supplied to the data driver (DD), it is determined that the digital data (RGB data) (RGB data) of the current horizontal line is replaced with the previous image data (RGB data) when the video data (RGB data) of the adjacent horizontal lines are the same by controlling the video data It is possible to prevent leakage of power unnecessarily consumed from the above-described digital circuits while normally displaying the image.

한편, 본 발명에 따른 신호출력제어부(SOC)는 상기 i번째 수평라인의 영상 데이터들(RGB data)과 i-1번째 영상 데이터들을 서로 대응되는 것끼리 비교하여 동일하지 않은 영상 데이터들의 수가 기준치보다 클 경우, 타이밍 컨트롤러(TC)로부터 상술된 소스클럭펄스신호(SCLK) 및 소스아웃풋인에이블신호(SOE)를 포함한 모든 제어신호들이 정상적으로 출력되어 데이터 드라이버(DD)로 공급될 수 있도록 타이밍 컨트롤러(TC)의 출력에 관여하지 않는다.Meanwhile, the signal output control unit (SOC) according to the present invention compares video data (RGB data) of the i-th horizontal line and i-1th video data corresponding to each other, (TC) so that all the control signals including the source clock pulse signal SCLK and the source output enable signal SOE described above can be normally output from the timing controller TC and supplied to the data driver DD, ).

이와 같은 동작을 위해 상술된 신호출력제어부(SOC)는 1비트의 차단신호(OBS)를 생성할 수 있다.For this operation, the above-described signal output control unit (SOC) can generate a 1-bit blocking signal (OBS).

도 2는 도 1의 신호출력제어부(SOC)로부터 출력되는 차단신호(OBS)의 논리에 따른 타이밍 컨트롤러(TC)의 동작을 설명하기 위한 도면이다. 2 is a diagram for explaining the operation of the timing controller TC according to the logic of the shutoff signal OBS output from the signal output control unit (SOC) of FIG.

도 2의 (a)에 도시된 바와 같이, 차단신호(OBS)는 타이밍 컨트롤러(TC)로 공급되는 바, 이 차단신호(OBS)의 논리가 하이(H; 즉, 1)일 때 타이밍 컨트롤러(TC)는 이에 응답하여 상술된 소스클럭펄스신호(SCLK) 및 소스아웃풋인에이블신호(SOE) 중 적어도 어느 하나 또는 이 두 개의 제어신호를 모두 출력하지 않는다. 즉, 소스클럭펄스신호(SCLK) 및 소스아웃풋인에이블신호(SOE) 중 적어도 어느 하나 또는 이 두 개의 제어신호를 제외한 나머지 모든 제어신호들을 데이터 드라이버(DD)로 출력한다. 2 (a), the shutoff signal OBS is supplied to the timing controller TC. When the logic of the shutoff signal OBS is high (H) (i.e., 1), the timing controller TC does not output at least any one of the above-described source clock pulse signal SCLK and the source output enable signal SOE or both control signals in response thereto. That is, at least any one of the source clock pulse signal SCLK and the source output enable signal SOE or all the control signals except the two control signals is outputted to the data driver DD.

반면, 도 2의 (b)에 도시된 바와 같이, 이 차단신호(OBS)의 논리가 로우(L; 즉, 0)일 때 타이밍 컨트롤러(TC)는 이에 응답하여 상술된 소스클럭펄스신호(SCLK) 및 소스아웃풋인에이블신호(SOE)를 포함한 모든 제어신호들을 정상적으로 출력하여 데이터 드라이버(DD)로 공급한다.2 (b), when the logic of the shutoff signal OBS is low (L) (that is, 0), the timing controller TC responds to the above-described source clock pulse signal SCLK ) And the source output enable signal SOE to the data driver DD.

여기서, 상술된 데이터 드라이버(DD)의 구성을 구체적으로 설명하면 다음과 같다.Hereinafter, the configuration of the data driver DD will be described in detail.

도 3은 도 1의 데이터 드라이버(DD)의 상세 구성도이다.3 is a detailed configuration diagram of the data driver DD of FIG.

데이터 드라이버(DD)는, 도 3에 도시된 바와 같이, 직렬-병렬 변환부(STP), 동기화부(SYZ), 쉬프트 레지스터(SR), 샘플링래치부(SL), 디지털-아날로그 변환부(DTA) 및 출력부(OP)를 포함한다.3, the data driver DD includes a serial-parallel converter STP, a synchronizer SYZ, a shift register SR, a sampling latch SL, a digital-analog converter DTA And an output unit OP.

직렬-병렬 변환부(STP)는 타이밍 컨트롤러(TC)로부터 직렬 방식으로 제공되는 영상 데이터들(RGB data)을 병렬 방식으로 변경하여 출력한다.The serial-to-parallel converter (STP) changes image data (RGB data) provided in a serial manner from the timing controller (TC) in a parallel manner and outputs the image data.

동기화부(SYZ)는 직렬-병렬 변환부(STP)로부터의 영상 데이터들(RGB data)의 동기화 및 상기 타이밍 컨트롤러(TC)로부터의 제어신호들 중 적어도 하나의 동기화를 수행한다.The synchronization unit SYZ performs synchronization of at least one of the synchronization of the image data RGB data from the serial-to-parallel converter STP and the control signals from the timing controller TC.

쉬프트 레지스터(SR)는 동기화부(SYZ)로부터의 소스클럭펄스신호(SCLK)에 근거하여 다수의 샘플링펄스신호들을 생성하고, 이들 샘플링펄스신호들을 순차적으로 출력한다.The shift register SR generates a plurality of sampling pulse signals based on the source clock pulse signal SCLK from the synchronization unit SYZ and sequentially outputs these sampling pulse signals.

샘플링래치부(SL)는 쉬프트 레지스터(SR)로부터의 샘플링펄스신호들에 근거하여 영상 데이터들(RGB data)을 순차적으로 샘플링하고, 이 샘플링된 영상 데이터들(RGB data)을 소스아웃풋인에이블신호(SOE)에 따라 동시에 래치하여 출력한다.The sampling latch unit SL sequentially samples image data RGB data based on sampling pulse signals from the shift register SR and outputs the sampled image data RGB data to a source output enable signal (SOE).

디지털-아날로그 변환부(DTA)는 래치부로부터의 영상 데이터들(RGB data)을 아날로그로 변환하여 출력한다. 구체적으로, 이 디지털-아날로그 변환부(DTA)는 자신에게 입력되는 한 수평라인의 디지털 영상 데이터들(RGB data)을 아날로그 값으로 디코딩하고, 그 디코딩된 아날로그값을 근거로 하나의 영상 데이터에 대하여 정극성 영상 데이터와 부극성 영상 데이터를 생성한다. 따라서, 이 디지털-아날로그 변환부(DTA)로부터 출력된 한 수평라인의 아날로그 영상 데이터들은 정극성 및 부극성 중 어느 하나의 극성을 갖는다.The digital-analog converter DTA converts the image data (RGB data) from the latch unit to analog and outputs the converted analog data. Specifically, the digital-analog converter DTA decodes the digital image data (RGB data) of a horizontal line input to the digital-analog converter DTA into an analog value, and outputs the analog image data Thereby generating positive polarity image data and negative polarity image data. Therefore, the analog image data of one horizontal line outputted from the digital-analog converter DTA has either a positive polarity or a negative polarity.

출력부(OP)는 타이밍 컨트롤러(TC)로부터의 극성반전제어신호(POL)에 따라 상기 디지털-아날로그 변환부(DTA)로부터의 정극성 영상 데이터 및 부극성 영상 데이터 중 어느 하나를 선택하여 데이터 라인들(DL1 내지 DLm)로 출력한다.The output unit OP selects either the positive polarity image data or the negative polarity image data from the digital-analog converter DTA according to the polarity inversion control signal POL from the timing controller TC, Lt; RTI ID = 0.0 > DL1 < / RTI >

여기서 도 1의 동기화부(SYZ)를 좀 더 구체적으로 설명한다.Here, the synchronization unit SYZ of FIG. 1 will be described in more detail.

도 4는 도 1의 동기화부(SYZ)의 상세 구성도이다.4 is a detailed configuration diagram of the synchronization unit SYZ of FIG.

동기화부(SYZ)는, 도 4에 도시된 바와 같이, 다수의 제 1 동기화 디플립-플롭(DFY1)들, 제 2 동기화 디플립-플롭(DFY2), 제 3 동기화 디플립-플롭(DFY3), 제 4 동기화 디플립-플롭(DFY4), 제 5 동기화 디플립-플롭(DFY5), 제 6 동기화 디플립-플롭(DFY6) 및 멀티플렉서(MUX)를 포함한다. The synchronization unit SYZ includes a plurality of first synchronization d flip-flops DFY1, a second synchronization d flip-flop DFY2, a third synchronization d flip-flop DFY3, A fourth synchronous D flip-flop DFY4, a fifth synchronous D flip-flop DFY5, a sixth synchronous D flip-flop DFY6, and a multiplexer MUX.

다수의 제 1 동기화 디플립-플롭(DFY1)들은 소스클럭펄스신호(SCLK) 및 영상 데이터들(RGB data)을 공급받아 이 영상 데이터들(RGB data)의 동기화를 수행한다. 즉, 이 제 1 동기화 디플립-플롭(DFY1)들은 소스클럭펄스신호(SCLK)와 영상 데이터들(RGB data)간의 동기화를 수행한다. 한편, 한 수평라인의 영상 데이터들(RGB data)은 전자기간섭(EMI)이 방지되도록 홀수 영상 데이터들(D_od) 및 짝수 영상 데이터들(D_ev)로 구분되어 출력되는 바, 다수의 제 1 동기화 디플립-플롭(DFY1)들 중 어느 하나는 홀수 영상 데이터들(D_od)을 공급받으며, 나머지 하나의 제 1 동기화 디플립-플롭(DFY1)은 짝수 영상 데이터들(D_ev)을 공급받는다. 도 4에 도시된 바와 같이, 홀수 및 짝수 영상 데이터들(D_ev) 각각이 6비트로 구성된다면, 그 홀수 영상 데이터들(D_od)에 포함된 6비트의 홀수 적색 데이터, 6비트의 홀수 녹색 데이터 및 6비트의 홀수 청색 데이터가 각각 18개의 병렬전송라인들을 통해 병렬로 제 1 동기화 디플립-플롭(DFY1)(상측에 위치한 디플립플롭)으로 공급될 수 있는 바, 이와 같은 경우 제 1 동기화 디플립-플롭(DFY1)(상측에 위치한 디플립플롭)은 18개로 구성될 수 있다. 마찬가지로, 짝수 영상 데이터들(D_ev)에 포함된 6비트의 홀수 적색 데이터, 6비트의 홀수 녹색 데이터 및 6비트의 홀수 청색 데이터가 각각 18개의 병렬전송라인들을 통해 병렬로 제 1 동기화 디플립-플롭(DFY1)(하측에 위치한 디플립플롭)으로 공급될 수 있는 바, 이와 같은 경우 제 1 동기화 디플립-플롭(DFY1)(상측에 위치한 디플립플롭)도 18개로 구성될 수 있다. 따라서, 상술된 바와 같은 총 36개의 제 1 동기화 디플립-플롭(DFY1)들이 요구된다. 도 4의 D_odc는 동기화가 수행된 홀수 영상 데이터들(D_odc)을 의미하며, D_evc는 동기화가 수행된 짝수 영상 데이터들(D_evc)을 의미한다.The plurality of first synchronization D flip-flops DFY1 supply the source clock pulse signal SCLK and the image data RGB data to perform synchronization of the image data RGB data. That is, the first synchronization D flip-flops DFY1 perform synchronization between the source clock pulse signal SCLK and the image data (RGB data). On the other hand, the RGB data of one horizontal line are divided into odd-numbered image data D_od and even-numbered image data D_ev so as to prevent electromagnetic interference (EMI) One of the flip-flops DFY1 is supplied with odd-numbered image data D_od and the other one of the first synchronous flip-flops DFY1 is supplied with even-numbered image data D_ev. 4, if each of the odd and even image data D_ev is composed of 6 bits, 6-bit odd-numbered red data, 6-odd odd-numbered green data, and 6-bit odd-numbered green data included in the odd numbered image data D_od Bit odd blue data may be supplied to the first synchronization d flip-flop DFYl (the d flip flop located above) in parallel via each of the 18 parallel transmission lines, in which case the first synchronization d flip- The flip (DFY1) (the flip flop located on the upper side) can be composed of 18 flip-flops. Likewise, the 6-bit odd-numbered red data, the 6-odd odd-numbered green data, and the 6-odd odd-numbered blue data included in the even-numbered image data D_ev are transmitted in parallel through the 18 parallel transmission lines, Flop DFY1 (lower flip flop). In this case, the first synchronization flip-flop DFY1 (the upper flip flop) may also be provided with 18 flip-flops. Therefore, a total of 36 first synchronization d flip-flops DFYl as described above are required. D_odc in FIG. 4 denotes odd-numbered image data (D_odc) synchronized, and D_evc denotes even-numbered image data (D_evc) in which synchronization is performed.

제 2 동기화 디플립-플롭(DFY2)은 소스클럭펄스신호(SCLK) 및 소스아웃풋인에이블신호(SOE)를 공급받아 이 소스아웃풋인에이블신호(SOE)의 동기화를 수행한다. 즉, 제 2 동기화 디플립-플롭(DFY2)은 소스클럭펄스신호(SCLK)와 소스아웃풋인에이블신호(SOE)간의 동기화를 수행한다. 도 4의 SOE_c는 동기화가 수행된 소스아웃풋인에이블신호(SOE_c)를 의미한다.The second synchronization d flip-flop DFY2 receives the source clock pulse signal SCLK and the source output enable signal SOE to perform synchronization of the source output enable signal SOE. That is, the second synchronization D flip-flop DFY2 performs synchronization between the source clock pulse signal SCLK and the source output enable signal SOE. SOE_c in FIG. 4 means a source output enable signal SOE_c in which synchronization is performed.

제 3 동기화 디플립-플롭(DFY3)은 소스클럭펄스신호(SCLK) 및 비트반전제어신호(REV)를 공급받아 이 비트반전제어신호(REV)의 동기화를 수행한다. 즉, 제 3 동기화 디플립-플롭(DFY3)은 소스클럭펄스신호(SCLK)와 비트반전제어신호(REV)간의 동기화를 수행한다. 도 4의 REV_c는 동기화가 수행된 비트반전제어신호(REV_c)를 의미한다.The third synchronization d flip-flop DFY3 receives the source clock pulse signal SCLK and the bit inversion control signal REV and performs synchronization of the bit inversion control signal REV. That is, the third synchronization d flip-flop DFY3 performs synchronization between the source clock pulse signal SCLK and the bit inversion control signal REV. REV_c in FIG. 4 denotes a bit inversion control signal REV_c in which synchronization is performed.

제 4 동기화 디플립-플롭(DFY4)은 소스클럭펄스신호(SCLK) 및 스캔방향제어신호(UP)를 공급받아 이 스캔방향제어신호(UP)의 동기화를 수행한다. 제 4 동기화 디플립-플롭(DFY4)은 소스클럭펄스신호(SCLK)와 스캔방향제어신호(UP)간의 동기화를 수행한다. 도 4의 LTOR은 동기화가 수행된 스캔방향제어신호(LTOR)를 의미한다.The fourth synchronization d flip-flop DFY4 receives the source clock pulse signal SCLK and the scan direction control signal UP and performs synchronization of the scan direction control signal UP. The fourth synchronization d flip-flop DFY4 performs synchronization between the source clock pulse signal SCLK and the scan direction control signal UP. The LTOR in FIG. 4 means a scan direction control signal LTOR in which synchronization is performed.

멀티플렉서(MUX)는 스캔방향제어신호(UP)에 따라 소스스타트펄스신호(SSP) 및 캐리신호(CR) 중 어느 하나를 선택하여 출력한다.The multiplexer MUX selects either the source start pulse signal SSP or the carry signal CR according to the scan direction control signal UP.

제 5 동기화 디플립-플롭(DFY5)은 멀티플렉서(MUX)로부터의 출력 및 극성반전제어신호(POL)를 공급받아 극성반전제어신호(POL)의 1차 동기화를 수행한다.The fifth synchronization d flip-flop DFY5 receives the output from the multiplexer MUX and the polarity inversion control signal POL to perform the primary synchronization of the polarity inversion control signal POL.

제 6 동기화 디플립-플롭(DFY6)은 제 1 동기화 디플립-플롭(DFY1)으로부터의 동기화된 소스아웃풋인에이블신호(SOE_c) 및 제 5 동기화 디플립-플롭(DFY5)으로부터의 극성반전제어신호(POL)를 공급받아 이 극성반전제어신호(POL)의 2차 동기화를 수행한다. 도 4의 POL_c는 2차 동기화가 수행된 극성반전제어신호(POL_c)를 의미한다.The sixth synchronization d flip-flop DFY6 receives the synchronized source output enable signal SOE_c from the first synchronization d flip-flop DFY1 and the polarity inversion control signal DFY5 from the fifth synchronization d flip- (POL) and performs a secondary synchronization of the polarity inversion control signal (POL). POL_c in FIG. 4 denotes a polarity inversion control signal POL_c in which a secondary synchronization is performed.

본 발명에서의 신호출력제어부(SOC)로부터 하이논리의 차단신호(OBS)가 출력되면, 타이밍 컨트롤러(TC)로부터의 소스클럭펄스신호(SCLK) 및 소스아웃풋인에이블신호(SOE)가 공급되지 않으므로, 도 4에 도시된 제 1 동기화 디플립-플롭(DFY1)들, 제 2 동기화 디플립-플롭(DFY2), 제 3 동기화 디플립-플롭(DFY3), 제 4 동기화 디플립-플롭(DFY4), 제 5 동기화 디플립-플롭(DFY5) 및 제 6 동기화 디플립-플롭(DFY6)이 모두 동작을 멈추게 된다. 따라서 본 발명에 따르면 이들 동기화 디플립-플롭들로부터 불필요하게 소비되는 전력의 누수를 방지할 수 있다. 특히, 상술된 바와 같이, 동기화부(SYZ)가 36개의 동기화 디플립-플롭들로 구성될 경우 상당한 양의 소비 전력을 줄일 수 있다.Since the source clock pulse signal SCLK and the source output enable signal SOE are not supplied from the timing controller TC when the shutoff signal OBS of high logic is outputted from the signal output control unit SOC of the present invention Flop DFY1, the second synchronization d flip-flop DFY2, the third synchronization d flip-flop DFY3, the fourth synchronization d flip-flop DFY4, and the fourth synchronization d flip- The fifth synchronization d flip-flop DFY5, and the sixth synchronization d flip-flop DFY6 are all stopped. Therefore, according to the present invention, it is possible to prevent leakage of power unnecessarily consumed from these synchronous D flip-flops. Particularly, as described above, a considerable amount of power consumption can be reduced when the synchronization unit SYZ is composed of 36 synchronization flip-flops.

한편, 도 4에서의 BF는 버퍼로서, 이 버퍼(BF)는 소스샘플링클럭펄스신호(SSC)의 타이밍을 조절하여 소스클럭펄스신호(SCLK)를 생성한다. 이 버퍼(BF)는 타이밍 컨트롤러(TC)의 내부에 형성된다.On the other hand, BF in FIG. 4 is a buffer, and this buffer BF adjusts the timing of the source sampling clock pulse signal SSC to generate the source clock pulse signal SCLK. The buffer BF is formed inside the timing controller TC.

여기서 도 1의 쉬프트 레지스터(SR)를 좀 더 구체적으로 설명한다.Here, the shift register SR of FIG. 1 will be described in more detail.

도 5는 도 1의 쉬프트 레지스터(SR)의 상세 구성도이다.5 is a detailed configuration diagram of the shift register SR of FIG.

쉬프트 레지스터(SR)는, 도 5에 도시된 바와 같이, 다수의 스테이지(ST)들, 인버터(INV), 제 1 논리곱게이트(AG1), 제 2 논리곱게이트(AG2), 제 1 연산증폭기 및 제 2 연산증폭기를 포함한다.The shift register SR includes a plurality of stages ST, an inverter INV, a first AND gate AG1, a second AND gate AG2, a first operational amplifier AG1, And a second operational amplifier.

다수의 스테이지(ST)들은 다수의 샘플링펄스신호들(SP1 내지 SPk)을 순차적으로 출력한다. 이때 현재단 스테이지(ST)는 이전단 스테이지(ST)로부터의 출력(샘플링펄스신호)를 공급받아 세트되고, 다음단 스테이지(ST)로부터의 출력(샘플링펄스신호)를 공급받아 리세트된다.The plurality of stages ST sequentially output a plurality of sampling pulse signals SP1 to SPk. At this time, the current single stage ST is set to receive the output (sampling pulse signal) from the previous stage ST and is supplied with the output (sampling pulse signal) from the next stage ST.

인버터(INV)는 동기화부(SYZ)로부터의 스캔방향제어신호(UP)의 논리를 반전시킨다.The inverter INV inverts the logic of the scan direction control signal UP from the synchronization unit SYZ.

제 1 논리곱게이트(AG1)는 타이밍 컨트롤러(TC)로부터의 소스스타트펄스신호(SSP) 및 동기화부(SYZ)로부터의 스캔방향제어신호(UP)를 논리곱 연산한다.The first AND gate AG1 ANDs the source start pulse signal SSP from the timing controller TC and the scan direction control signal UP from the synchronization unit SYZ.

제 2 논리곱게이트(AG2)는 인버터(INV)로부터의 출력과 타이밍 컨트롤러(TC)로부터의 캐리신호(CR)를 논리곱 연산한다.The second AND gate AG2 performs an AND operation between the output from the inverter INV and the carry signal CR from the timing controller TC.

제 1 연산증폭기는 인버터(INV)로부터의 출력을 기준전압으로 입력받는다. 그리고, 이 제 1 연산증폭기의 입력단자는 첫 번째 스테이지(ST)(가장 좌측에 위치한 스테이지(ST))의 출력단자에 접속되며, 이의 출력단자는 제 1 논리곱게이트(AG1)의 입력단자에 접속된다. 이때 이 출력단자는 소스스타트펄스신호(SSP)가 입력되는 제 1 논리곱게이트(AG1)의 입력단자에 접속된다.The first operational amplifier receives the output from the inverter INV as a reference voltage. The input terminal of the first operational amplifier is connected to the output terminal of the first stage ST (the stage located at the leftmost position) and its output terminal is connected to the input terminal of the first AND gate AG1 do. At this time, this output terminal is connected to the input terminal of the first AND gate AG1 to which the source start pulse signal SSP is input.

제 2 연산증폭기는 동기화부(SYZ)로부터의 스캔방향제어신호(UP)를 기준전압으로 입력받는다. 그리고, 이 제 2 연산증폭기의 입력단자는 마지막 번째 스테이지(ST)(가장 우측에 위치한 스테이지(ST))의 출력단자에 접속되며, 이의 출력단자는 제 2 논리곱게이트(AG2)의 입력단자에 접속된다. 이때 이 출력단자는 캐리신호(CR)를 입력받는 제 2 논리곱게이트(AG2)의 입력단자에 접속된다.The second operational amplifier receives the scan direction control signal UP from the synchronization unit SYZ as a reference voltage. The input terminal of the second operational amplifier is connected to the output terminal of the last stage ST (the stage ST located at the rightmost position), and its output terminal is connected to the input terminal of the second AND gate AG2 do. At this time, this output terminal is connected to the input terminal of the second AND gate AG2 receiving the carry signal CR.

여기서, 각 스테이지(ST)는, 제 3 논리곱게이트(AG3), 제 4 논리곱게이트(AG4), 논리합게이트(OG) 및 쉬프팅 디플립-플롭(DFH)을 포함한다.Here, each stage ST includes a third logical product gate AG3, a fourth logical product gate AG4, an OR gate OG, and a shifting D flip-flop DFH.

제 3 논리곱게이트(AG3)는 전단 스테이지(ST)로부터의 출력과 동기화부(SYZ)로부터의 스캔방향제어신호(LTOR)를 논리곱 연산한다. 단, 첫 번째 스테이지(ST)의 전단에는 스테이지(ST)가 존재하지 않으므로, 이 첫 번째 스테이지(ST)에 구비된 제 3 논리곱게이트(AG3)는 전단 스테이지(ST)로부터의 출력 대신에 제 1 논리곱게이트(AG1)로부터의 출력을 제공받는다. The third AND gate AG3 performs an AND operation between the output from the front stage ST and the scan direction control signal LTOR from the synchronization unit SYZ. However, since the stage ST does not exist in the front stage of the first stage ST, the third AND gate AG3 provided in the first stage ST can be replaced with the third stage, 1 < / RTI > AND gate AG1.

제 4 논리곱게이트(AG4)는 후단 스테이지(ST)로부터의 출력과 인버터(INV)로부터의 출력을 논리곱 연산한다. 단, 첫 번째 스테이지(ST)의 전단에는 스테이지(ST)가 존재하지 않으므로, 이 첫 번째 스테이지(ST)에 구비된 제 4 논리곱게이트(AG4)는 후단 스테이지(ST)로부터의 출력 대신에 타이밍 컨트롤러(TC)로부터의 캐리신호(CR)를 제공받는다.The fourth AND gate AG4 performs an AND operation between the output from the rear stage ST and the output from the inverter INV. However, since the stage ST does not exist in the front stage of the first stage ST, the fourth AND gate AG4 provided in the first stage ST has timing And receives a carry signal CR from the controller TC.

논리합게이트(OG)는 제 3 논리곱게이트(AG3)로부터의 출력과 제 4 논리곱게이트(AG4)로부터의 출력을 논리합 연산한다.The OR gate (OG) performs an OR operation between the output from the third AND gate (AG3) and the output from the fourth AND gate (AG4).

쉬프팅 디플립-플롭(DFH)은 타이밍 컨트롤러(TC)로부터의 소스클럭펄스신호(SCLK)에 따라 논리합게이트(OG)로부터의 출력을 지연하여 출력함으로써 샘플링펄스신호(SP1 내지 SPk 중 어느 하나)를 발생시킨다.The shifting D flip-flop DFH delays and outputs the output from the OR gate OG in accordance with the source clock pulse signal SCLK from the timing controller TC, thereby outputting the sampling pulse signals SP1 through SPk .

각 스테이지(ST)에 구비된 쉬프팅 디플립-플롭(DFH)은 소스클럭펄스신호(SCLK)의 하이구간의 길이에 대응되는 시간만큼 소스스타트펄스신호(SSP)를 쉬프트시켜 샘플링펄스신호를 출력한다. 예를 들어, 첫 번째 스테이지(ST)는 자신의 제 3 논리합게이트(OG)에 입력된 소스스타트펄스신호(SSP)를 소스클럭펄스신호(SCLK)에 따라 쉬프트시킴으로써 샘플링펄스신호를 출력하고, 두 번째 스테이지(ST)는 이 첫 번째 스테이지(ST)로부터의 샘플링펄스신호를 소스스타트펄스신호(SSP)로서 공급받고 이를 소스클럭펄스신호(SCLK)에 따라 쉬프트시킴으로써 샘플링펄스신호를 출력한다.The shifting D flip-flop DFH provided in each stage ST shifts the source start pulse signal SSP by a time corresponding to the length of the high section of the source clock pulse signal SCLK to output a sampling pulse signal . For example, the first stage ST outputs a sampling pulse signal by shifting the source start pulse signal SSP input to its third OR gate OG according to the source clock pulse signal SCLK, Th stage ST receives a sampling pulse signal from the first stage ST as a source start pulse signal SSP and shifts it according to the source clock pulse signal SCLK to output a sampling pulse signal.

이와 같이 구성된 쉬프트 레지스터(SR)는 스캔방향제어신호(LTOR)가 하이일 때 순방향으로 샘플링펄스신호들(SP1 내지 SPk)을 순차적으로 출력하는 반면, 이 스캔방향제어신호(LTOR)가 로우일 때 역방향으로 샘플링펄스신호들(SPk 내지 SP1)을 순차적으로 출력한다. 예를 들어, 스캔방향제어신호(LTOR)가 하이일 때, 가장 좌측에 위치한 스테이지(ST)부터 최초로 샘플링펄스신호(SP1)를 출력하여 가장 우측에 위치한 스테이지(ST)가 가장 늦게 샘플링펄스신호(SPk)를 출력한다. 반면, 이 스캔방향제어신호(LTOR)가 로우일 때, 가장 우측에 위치한 스테이지(ST)부터 최초로 샘플링펄스신호(SPk)를 출력하여 가장 좌측에 위치한 스테이지(ST)가 가장 늦게 샘플링펄스신호(SP1)를 출력한다. 한편, 스캔방향제어신호(LTOR)가 하이일 때 캐리신호(CR)는 로우를 유지하는 반면, 이 스캔방향제어신호(LTOR)가 로우일 때 캐리신호(CR)는 하이를 유지한다.The shift register SR thus configured sequentially outputs the sampling pulse signals SP1 to SPk in the forward direction when the scan direction control signal LTOR is high while when the scan direction control signal LTOR is low And sequentially outputs the sampling pulse signals (SPk to SP1) in the reverse direction. For example, when the scan direction control signal LTOR is high, the sampling pulse signal SP1 is outputted first from the stage ST located at the leftmost position, and the stage ST located at the rightmost position outputs the sampling pulse signal SPk). On the other hand, when the scan direction control signal LTOR is low, the sampling pulse signal SPk is output first from the stage ST located at the rightmost position, and the stage ST located at the leftmost position outputs the sampling pulse signal SP1 ). On the other hand, the carry signal CR maintains a low level when the scan direction control signal LTOR is high, while the carry signal CR maintains high when the scan direction control signal LTOR is low.

본 발명에서의 신호출력제어부(SOC)로부터 하이논리의 차단신호(OBS)가 출력되면, 타이밍 컨트롤러(TC)로부터의 소스클럭펄스신호(SCLK) 및 소스아웃풋인에이블신호(SOE)가 공급되지 않으므로, 도 5에 도시된 쉬프팅 디플립-플롭(DFH)들이 모두 동작을 멈추게 된다. 따라서 본 발명에 따르면 이들 쉬프팅 디플립-플롭(DFH)으로부터 불필요하게 소비되는 전력의 누수를 방지할 수 있다. 특히, 이 쉬프트 레지스터(SR)에 구비된 쉬프팅 디플립-플롭(DFH)의 수는 데이터 라인들(DL1 내지 DLm)의 수에 상당하므로, 이 쉬프팅 디플립-플롭(DFH)의 동작을 중지시킬 경우 상당한 양의 소비 전력을 줄일 수 있다.Since the source clock pulse signal SCLK and the source output enable signal SOE are not supplied from the timing controller TC when the shutoff signal OBS of high logic is outputted from the signal output control unit SOC of the present invention , The shifting D flip-flops DFH shown in FIG. 5 are all stopped. Therefore, according to the present invention, leakage of power unnecessarily consumed from these shifting D flip-flops (DFH) can be prevented. In particular, since the number of shifting D flip-flops DFH provided in the shift register SR corresponds to the number of data lines DL1 through DLm, the operation of the shifting D flip-flop DFH is stopped A considerable amount of power consumption can be reduced.

여기서 도 1의 샘플링래치부(SL)를 좀 더 구체적으로 설명한다.Here, the sampling latch unit SL of FIG. 1 will be described in more detail.

도 6은 도 1의 샘플링래치부(SL)의 상세 구성도이다.6 is a detailed configuration diagram of the sampling latch unit SL of FIG.

하나의 샘플링래치부(SL)는, 도 6에 도시된 바와 같이, 다수의 단위샘플링래치(USL)들 및 다수의 비트반전멀티플렉서(BMUX)들을 포함한다. One sampling latch section SL includes a plurality of unit sampling latches USL and a plurality of bit inversion multiplexers BMUX as shown in Fig.

다수의 단위샘플링래치(USL)들은 쉬프트 레지스터(SR)로부터의 샘플링펄스신호들(SP1 내지 SPk)에 따라 상기 동기화부(SYZ)로부터의 영상 데이터들을 순차적으로 샘플링하고, 이 샘플링된 영상 데이터들을 동기화부(SYZ)로부터의 소스아웃풋인에이블신호(SOE)에 따라 동시에 래치한다. 그리고, 상반된 논리를 갖는 두 종의 영상 데이터들을 동시에 출력한다.The plurality of unit sampling latches USL sequentially sample the image data from the synchronization unit SYZ according to the sampling pulse signals SP1 to SPk from the shift register SR and sequentially synchronize the sampled image data In accordance with the source output enable signal SOE from the unit SYZ. Then, two types of image data having the opposite logic are simultaneously output.

비트반전멀티플렉서(BMUX)들은 단위래치들로부터의 두 종의 영상 데이터들을 공급받고, 동기화부(SYZ)로부터의 비트반전제어신호(REV)에 따라 상기 두 종의 영상 데이터들 중 어느 하나를 출력한다.The bit inversion multiplexers BMUX receive the two kinds of image data from the unit latches and output one of the two types of image data according to the bit inversion control signal REV from the synchronization unit SYZ .

여기서, 각 단위샘플링래치(USL)는 샘플링 디플립-플롭(DFS) 및 래치 디플립-플롭(DFL)을 포함한다.Here, each unit sampling latch USL includes a sampling D flip-flop DFS and a latch D flip-flop DFL.

샘플링 디플-립플롭(DFS)은 샘플링펄스신호(SP1 내지 SPk 중 어느 하나)에 따라 동기화부(SYZ)로부터의 영상 데이터를 샘플링한다.The sampling dipole-dip (DFS) samples the image data from the synchronization unit SYZ according to the sampling pulse signal (any one of SP1 to SPk).

래치 디플립-플롭(DFL)은 소스아웃풋인에이블신호(SOE)에 따라 샘플링 디플립-플롭(DFS)으로부터의 샘플링된 영상 데이터를 래치하고 상반된 논리를 갖는 두 종의 영상 데이터들을 동시에 출력한다. 즉, 이 래치 디플립-플롭(DFL)은 하나의 디지털 영상 데이터 논리가 1이라면, 이와 상반된 논리 0을 갖는 영상 데이터를 생성한다. 그리고, 이 서로 상반된 논리를 갖는 두 종의 영상 데이터를 동시에 출력한다.The latch D flip-flop DFL latches the sampled image data from the sampling D flip-flop DFS according to the source output enable signal SOE and simultaneously outputs two kinds of image data having opposite logic. That is, the latch D flip-flop DFL generates image data having a logic 0 opposite to that when one digital image data logic is 1. Then, two types of image data having mutually opposite logic are simultaneously output.

비트반전멀티플렉서(BMUX)는 래치 디플립-플롭(DFL)으로부터의 두 종의 영상 데이터들을 공급받는다. 그리고, 동기화부(SYZ)로부터의 비트반전제어신호(REV_c)에 따라 이 두 종의 영상 데이터들 중 어느 하나를 출력한다. 즉, 타이밍 컨트롤러(TC)로부터 데이터 드라이버(DD)로 영상 데이터들이 전송될 때, 이 이전 영상 데이터들과 현재 영상 데이터들간의 비트 천이를 줄여 EMI를 감소시키기 위해, 타이밍 컨트롤러(TC)는 이전 영상 데이터들과 현재 영상 데이터들의 비트간의 비트 천이 정도에 근거하여 현재 영상 데이터들의 모든 비트를 반전시키거나 또는 그대로 유지하여 데이터 드라이버(DD)로 제공한다. 이때, 이 타이밍 컨트롤러(TC)는 현재 영상 데이터들의 비트가 모두 반전되었을 때 이를 데이터 드라이버(DD)로 알려주기 위해 1의 논리를 갖는 비트반전제어신호(REV_c)를 데이터 드라이버(DD)로 공급하고, 반면 이 현재 영상 데이터들의 비트가 원래의 값으로 유지되었을 때 이를 알려주기 위해 0의 논리를 갖는 비트반전제어신호(REV_c)를 데이터 드라이버(DD)로 공급한다. 이때, 이 비트반전제어신호(REV_c)는 동기화부(SYZ)를 거쳐 상술된 비트반전멀티플렉서(BMUX)에 공급된다. 따라서, 이 비트반전멀티플렉서(BMUX)는 비트반전제어신호(REV_c)에 응답하여 두 종의 영상 데이터들 중 원래의 영상 데이터에 해당하는 영상 데이터를 출력한다.The bit inversion multiplexer (BMUX) is supplied with two types of image data from the latch D flip-flop (DFL). In accordance with the bit inversion control signal REV_c from the synchronization unit SYZ, one of these two types of image data is output. That is, when image data is transferred from the timing controller TC to the data driver DD, in order to reduce the bit shift between the previous image data and the current image data to reduce the EMI, All the bits of the current image data are inverted or maintained and provided to the data driver (DD) based on the degree of bit transition between the data and the bit of the current image data. At this time, the timing controller TC supplies a bit inversion control signal REV_c having a logic of 1 to the data driver DD to inform the data driver DD when the bits of the current video data are inverted While supplying a bit inversion control signal REV_c having a logic of 0 to the data driver DD to notify when the bit of the current video data is maintained at the original value. At this time, the bit inversion control signal REV_c is supplied to the bit inversion multiplexer BMUX via the synchronization unit SYZ. Accordingly, the bit inverting multiplexer BMUX outputs image data corresponding to the original image data of the two kinds of image data in response to the bit inversion control signal REV_c.

한편, 상술된 바와 같이 한 수평라인의 영상 데이터들(RGB data)은 홀수 영상 데이터들(D_od) 및 짝수 영상 데이터들(D_ev)로 구분되어 출력되는 바, 홀수 영상 데이터들(D_od)은 홀수 적색 데이터(RD_odc), 홀수 녹색 데이터(GD_odc) 및 홀수 청색 데이터(BD_odc)로 구분된다. 따라서, 이들 홀수 영상 데이터들(D_od)에 대하여 샘플링래치부(SL)는, 도 6에 도시된 바와 같이, 3개로 구성된다. 또한, 이 홀수 적색 데이터(RD_odc), 홀수 녹색 데이터(GD_odc) 및 홀수 청색 데이터(BD_odc) 각각이 6비트로 구성된다면, 각 비트 당 한 개의 샘플링래치부(SL)가 필요하다. 따라서, 이 홀수 영상 데이터들(D_od)이 6비트의 홀수 적색 데이터(RD_odc), 6비트의 홀수 녹색 데이터(GD_odc) 및 6비트의 홀수 청색 데이터(BD_odc)로 이루어질 경우, 이 홀수 영상 데이터들(D_od)에 대해 총 18개의 샘플링래치부(SL)가 필요하다.As described above, the image data (RGB data) of one horizontal line is divided into odd-numbered image data D_od and even-numbered image data D_ev, and odd-numbered image data D_od is divided into odd- Data RD_odc, odd green data GD_odc, and odd blue data BD_odc. Therefore, the sampling latch unit SL for these odd-numbered image data D_od is composed of three as shown in Fig. If each of the odd-numbered red data RD_odc, odd-numbered green data GD_odc and odd-numbered blue data BD_odc is composed of 6 bits, one sampling latch SL is required for each bit. Therefore, when the odd-numbered image data D_od is composed of 6-bit odd-numbered red data RD_odc, 6-odd-odd-numbered green data GD_odc and 6-odd-odd-numbered blue data BD_odc, A total of 18 sampling latches SL are required for D_od.

마찬가지로 짝수 영상 데이터들(D_ev)은 짝수 적색 데이터(RD_evc), 짝수 녹색 데이터 및 짝수 청색 데이터로 구분된다. 따라서, 이들 짝수 영상 데이터들(D_ev)에 대하여 샘플링래치부(SL)는, 도 6에 도시된 바와 같이, 3개로 구성된다. 또한, 이 짝수 적색 데이터(RD_evc), 짝수 녹색 데이터(GD_evc) 및 짝수 청색 데이터(BD_evc) 각각이 6비트로 구성된다면, 각 비트 당 한 개의 샘플링래치부(SL)가 필요하므로, 이 짝수 영상 데이터들(D_ev)이 6비트의 짝수 적색 데이터(RD_evc), 6비트의 짝수 녹색 데이터(GD_evc) 및 6비트의 짝수 청색 데이터(BD_evc)로 이루어질 경우, 이 홀수 영상 데이터들(D_od)에 대해 총 18개의 샘플링래치부(SL)가 필요하다.Likewise, even-numbered image data D_ev is divided into even-numbered red data RD_evc, even-numbered green data, and even-numbered blue data. Therefore, the sampling latch section SL for these even-numbered image data D_ev is composed of three as shown in Fig. If each of the even-numbered red data RD_evc, the even-numbered green data GD_evc and the even-numbered blue data BD_evc is composed of 6 bits, one sampling latch SL is required for each bit, (D_ev) is composed of 6 bits of even-numbered red data RD_evc, 6 bits of even-numbered green data GD_evc and 6 bits of even-numbered blue data BD_evc, A sampling latch unit SL is required.

따라서, 총 36개의 샘플링래치부(SL)가 필요하다.Therefore, a total of 36 sampling latches SL are required.

본 발명에서의 신호출력제어부(SOC)로부터 하이논리의 차단신호(OBS)가 출력되면, 타이밍 컨트롤러(TC)로부터의 소스클럭펄스신호(SCLK) 및 소스아웃풋인에이블신호(SOE)가 공급되지 않으므로, 도 6에 도시된 래치 디플립-플롭(DFL)들이 모두 동작을 멈추게 된다. 따라서 본 발명에 따르면 이들 래치 디플립-플롭(DFL)으로부터 불필요하게 소비되는 전력의 누수를 방지할 수 있다. 특히, 이 샘플링래치부(SL)에 구비된 쉬프팅 디플립-플롭(DFH)의 수는 데이터 라인들(DL1 내지 DLm)의 수에 상당하므로, 이 래치 디플립-플롭(DFL)의 동작을 중지시킬 경우 상당한 양의 소비 전력을 줄일 수 있다.Since the source clock pulse signal SCLK and the source output enable signal SOE are not supplied from the timing controller TC when the shutoff signal OBS of high logic is outputted from the signal output control unit SOC of the present invention , The latch D flip-flops DFL shown in Fig. 6 are all stopped. Therefore, according to the present invention, leakage of power unnecessarily consumed from these latch D flip-flops (DFL) can be prevented. In particular, since the number of shifting D flip-flops DFH provided in the sampling latch SL corresponds to the number of data lines DL1 through DLm, the operation of the latch D flip-flop DFL is stopped A considerable amount of power consumption can be reduced.

아울러, 소스클럭펄스신호(SCLK)의 출력을 차단하면, 이를 근거로 쉬프트 레지스터(SR)로부터 생성되는 샘플링펄스신호들(SP1 내지 SPk)도 생성되지 않는다. 따라서, 도 6에 도시된 바와 같이, 이들 샘플링펄스신호들(SP1 내지 SPk)을 공급받는 샘플링 디플립-플롭(DFS)들도 모두 동작을 멈추게 되어 상당한 양의 소비 전력을 줄일 수 있다.In addition, when the output of the source clock pulse signal SCLK is interrupted, the sampling pulse signals SP1 to SPk generated from the shift register SR are not generated. Therefore, as shown in FIG. 6, all of the sampling D flip-flops (DFS) supplied with the sampling pulse signals SP1 through SPk are also stopped to reduce a considerable amount of power consumption.

도 7은 본 발명에 따른 신호출력제어부(SOC)에 동작에 따른 소스클럭펄스신호(SCLK) 및 소스아웃풋인에이블 신호의 변화를 설명하기 위한 도면이다.7 is a diagram for explaining a change of a source clock pulse signal SCLK and a source output enable signal according to an operation in a signal output control unit (SOC) according to the present invention.

도 7의 (a)에 도시된 바와 같이, 첫 번째 수평라인의 영상 데이터들(1st line data) 내지 세 번째 수평라인의 영상 데이터들(3rd line data)이 모두 다를 경우 차단신호(OBS)가 로우논리가 되어 소스아웃풋인에이블신호(SOE) 및 소스클럭펄스신호(SCLK)가 주기적으로 발생되고 있음을 알 수 있다.7A, if the video data (1st line data) of the first horizontal line to the video data (3rd line data) of the third horizontal line are all different, the blocking signal OBS becomes low It can be seen that the source output enable signal SOE and the source clock pulse signal SCLK are periodically generated.

그러나, 도 7의 (b)에 도시된 바와 같이, 첫 번째 수평라인의 영상 데이터들(1st line data) 내지 세 번째 수평라인의 영상 데이터들(3rd line data)이 모두 동일할 경우 차단신호(OBS)가 하이논리가 되어 주기적으로 발생하던 소스아웃풋인에이블신호(SOE) 및 소스클럭펄스신호(SCLK)가 두 번째 수평라인(2nd line data)의 영상 데이터들(RGB data)의 입력 이후 더 이상 발생되지 않음을 알 수 있다.However, as shown in FIG. 7B, when all of the first horizontal line video data (1st line data) to the third horizontal line video data (3rd line data) are all the same, the blocking signal OBS The source output enable signal SOE and the source clock pulse signal SCLK which are periodically generated due to the high logic are no longer generated after the input of the image data RGB data of the second horizontal line data .

도 8은 본 발명의 실시예에 따른 신호출력제어부(SOC)가 적용될 때 전력 소비의 큰 효과를 기대할 수 있는 영상 패턴들을 나타낸 도면이다.FIG. 8 is a diagram showing image patterns in which a large power consumption effect can be expected when a signal output control unit (SOC) according to an embodiment of the present invention is applied.

서로 인접한 두 수평라인 뿐만 아니라 전체 화면에서의 영상 데이터들이, 도 8에 도시된 바와 같이, 풀 블랙 패턴, 풀 화이트 패턴, 풀 레드 패턴, 풀 그린 패턴, 풀 블루 패턴, 풀 그레이 패턴 및 풀 라인 버티컬 패턴 중 어느 하나의 영상 패턴을 가질 때 상당한 소비 전력을 줄일 수 있다.The image data in the full screen as well as the two horizontal lines adjacent to each other can be displayed in a full black pattern, a full white pattern, a full red pattern, a full green pattern, a full blue pattern, a full gray pattern, It is possible to reduce a considerable power consumption when any one of the patterns is used.

또한, 서로 인접한 두 수평라인의 영상 데이터들(RGB data)이 체스보드 패턴과 같은 영상 패턴과 같이 주기적으로 동일한 계조를 가질 때도 상당한 소비 전력을 줄일 수 있다.Also, when image data (RGB data) of two horizontal lines adjacent to each other have periodically the same gradation as an image pattern such as a chessboard pattern, considerable power consumption can be reduced.

도 9는 모의 실험을 통해 본 발명의 효과를 나타낸 도면으로서, 도 9에 도시된 바와 같이, 차단신호(OBS)가 하이논리를 갖는 시점(T_H)부터 소스아웃풋인에이블신호(SOE)가 및 소스클럭펄스신호(SCLK)가 더 이상 출력되지 않음을 알 수 있다. 9 shows the effect of the present invention through a simulation. As shown in FIG. 9, when the source output enable signal SOE starts from the time point T_H at which the shutoff signal OBS has high logic, It can be seen that the clock pulse signal SCLK is no longer output.

도 10은 본 발명의 제 2 실시예에 따른 표시장치를 나타낸 도면이다.10 is a view illustrating a display device according to a second embodiment of the present invention.

본 발명의 제 2 실시예에 따른 표시장치는 상술된 제 1 실시예에 따른 실시예와 거의 동일하다. 단, 신호출력제어부(SOC)로 공급되는 영상 데이터들의 출처가 다르다. 즉, 본 발명의 제 2 실시예에 따른 신호출력제어부(SOC)는 시스템으로부터 입력되는 i번째 영상 데이터들과 i-x번째 영상 데이터들의 유사성을 비교하고, 이 비교 결과에 근거하여 상기 제어신호들 중 적어도 어느 하나의 출력을 제어한다. 도 10에 도시된 나머지 구성요소들은 제 1 실시예에 따른 구성과 동일하다.The display device according to the second embodiment of the present invention is substantially the same as the embodiment according to the above-described first embodiment. However, the source of the video data supplied to the signal output control unit (SOC) differs. That is, the signal output control unit (SOC) according to the second embodiment of the present invention compares the similarity between the i-th image data input from the system and the ix-th image data, and based on the comparison result, And controls one of the outputs. The remaining components shown in Fig. 10 are the same as those according to the first embodiment.

본 발명에 따른 신호출력제어부(SOC)는 액정표시장치, 플라즈마표시장치, 발광다이오드표시장치 등에 적용될 수 있다.The signal output control unit (SOC) according to the present invention can be applied to a liquid crystal display, a plasma display, a light emitting diode display, and the like.

이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the general inventive concept as defined by the appended claims and their equivalents. Will be clear to those who have knowledge of.

Hsync: 수평동기신호 Vsync: 수직동기신호
CLK: 클럭펄스신호 RGB data: 한 수평라인의 영상 데이터들
SCLK: 소스클럭펄스신호 SSP: 소스스타트펄스신호
CR: 캐리신호 SOE: 소스아웃풋인에이블신호
UP: 스캔방향제어신호 REV: 비트반전제어신호
POL: 극성반전제어신호 SOC: 신호출력제어부
DD: 데이터 드라이버 GD: 게이트 드라이버
TC: 타이밍 컨트롤러 PXL: 화소
UPXL: 단위 화소 DSP: 표시부
GSP: 게이트스타트펄스신호 GSC: 게이트쉬프트클럭신호
GOE: 게이트아웃풋인에이블신호 GL#: 제 # 게이트 라인
DL#: 제 # 데이터 라인 OBS: 차단신호
HL#: 제 # 수평라인Hsync: Horizontal sync signal Vsync: Vertical sync signal
CLK: clock pulse signal RGB data: image data of one horizontal line
SCLK: Source clock pulse signal SSP: Source start pulse signal
CR: carry signal SOE: source output enable signal
UP: scan direction control signal REV: bit inversion control signal
POL: polarity inversion control signal SOC: signal output control section
DD: Data driver GD: Gate driver
TC: Timing controller PXL: Pixel
UPXL: unit pixel DSP: display unit
GSP: Gate start pulse signal GSC: Gate shift clock signal
GOE: Gate output enable signal GL #: Gate #
DL #: Data line OBS: Block signal
HL #: Article # Horizontal line

Claims

외부로부터의 제어신호들에 근거하여 영상 데이터들을 데이터 라인들로 공급하는 데이터 드라이버;
상기 제어신호들 및 상기 영상 데이터들을 상기 데이터 드라이버로 공급하는 타이밍 컨트롤러; 및
수평라인의 i번째(i는 자연수) 영상 데이터들과 i-1번째 영상 데이터들을 비교하고, 동일하지 않은 영상 데이터들의 수가 미리 설정된 기준치보다 작거나 같을 경우, 상기 타이밍 컨트롤러로부터의 제어신호들 중 상기 영상 데이터들을 샘플링하기 위한 소스샘플링펄스신호들을 생성하는 필요한 소스클럭펄스신호 및 상기 영상 데이터들을 데이터 라인들로 출력하기 위한 소스아웃풋인에이블신호의 출력을 제어하는 신호출력제어부를 포함하고,
상기 데이터 드라이버는,
상기 타이밍 컨트롤러로부터 직렬 방식으로 출력되는 영상 데이터들을 병렬 방식으로 출력하는 직렬-병렬 변환부;
상기 직렬-병렬 변환부로부터의 영상 데이터들의 동기화 및 상기 타이밍 컨트롤러로부터의 제어신호들 중 적어도 하나의 동기화를 수행하는 동기화부;
상기 동기화부로부터의 소스클럭펄스신호에 근거하여 다수의 샘플링펄스신호들을 생성하고, 이들 샘플링펄스신호들을 순차적으로 출력하는 쉬프트 레지스터;
상기 쉬프트 레지스터로부터의 샘플링펄스신호들에 근거하여 상기 영상 데이터들을 순차적으로 샘플링하고, 이 샘플링된 영상 데이터들을 상기 소스아웃풋인에이블신호에 따라 동시에 래치하여 출력하는 샘플링래치부;
상기 샘플링래치부로부터의 영상 데이터들을 아날로그로 변환하여 출력하는 디지털-아날로그 변환부; 및,
상기 디지털-아날로그 변환부로부터의 영상 데이터들의 극성을 선택하여 상기 데이터 라인들로 출력하는 출력부를 포함하여 이루어지는 표시장치용 구동장치에 있어서,
상기 제어신호들은 소스스타트펄스신호, 캐리신호, 비트반전제어신호, 스캔방향제어신호 및 극성반전제어신호를 더 포함하며;
상기 동기화부는,
상기 소스클럭펄스신호 및 상기 영상 데이터들을 공급받아 상기 영상 데이터들의 동기화를 수행하는 다수의 제 1 동기화 디플립-플롭들;
상기 소스클럭펄스신호 및 상기 소스아웃풋인에이블신호를 공급받아 상기 소스아웃풋인에이블신호의 동기화를 수행하는 제 2 동기화 디플립-플롭;
상기 소스클럭펄스신호 및 상기 비트반전제어신호를 공급받아 상기 비트반전제어신호의 동기화를 수행하는 제 3 동기화 디플립-플롭;
상기 소스클럭펄스신호 및 상기 스캔방향제어신호를 공급받아 상기 스캔방향제어신호의 동기화를 수행하는 제 4 동기화 디플립-플롭;
상기 스캔방향제어신호에 따라 상기 소스스타트펄스신호 및 캐리신호 중 어느 하나를 선택하여 출력하는 멀티플렉서;
상기 멀티플렉서로부터의 출력 및 상기 극성반전제어신호를 공급받아 상기 극성반전제어신호의 1차 동기화를 수행하는 제 5 동기화 디플립-플롭; 및,
상기 제 1 동기화 플립-플롭으로부터의 소스아웃풋인에이블신호 및 상기 제 5 동기화 디플립-플롭으로부터의 극성반전제어신호를 공급받아 상기 극성반전제어신호의 2차 동기화를 수행하는 제 6 동기화 디플립-플롭을 포함함을 특징으로 하는 표시장치용 구동장치.A data driver for supplying image data to the data lines based on control signals from outside;
A timing controller for supplying the control signals and the image data to the data driver; And
(I + 1) -th image data and the (i-1) -th image data in the horizontal line, and when the number of unequal image data is less than or equal to a preset reference value, And a signal output control unit for controlling output of a source clock pulse signal for generating source sampling pulse signals for sampling image data and a source output enable signal for outputting the image data to data lines,
The data driver includes:
A serial-to-parallel converter for outputting image data output from the timing controller in a serial manner in a parallel manner;
A synchronization unit for synchronizing at least one of the synchronization of the image data from the serial-to-parallel conversion unit and the control signals from the timing controller;
A shift register for generating a plurality of sampling pulse signals based on a source clock pulse signal from the synchronization unit, and sequentially outputting the sampling pulse signals;
A sampling latch for sequentially sampling the video data based on the sampling pulse signals from the shift register, latching the sampled video data simultaneously according to the source output enable signal, and outputting the sampled video data;
A digital-to-analog converter for converting the image data from the sampling latch unit into analog data and outputting the analog data; And
And an output unit for selecting a polarity of the image data from the digital-analog converter and outputting the selected data to the data lines,
Wherein the control signals further comprise a source start pulse signal, a carry signal, a bit inversion control signal, a scan direction control signal and a polarity inversion control signal;
Wherein the synchronization unit comprises:
A plurality of first synchronization D flip-flops for receiving the source clock pulse signal and the image data and performing synchronization of the image data;
A second synchronization flip-flop for receiving the source clock pulse signal and the source output enable signal and performing synchronization of the source output enable signal;
A third synchronization d flip-flop for receiving the source clock pulse signal and the bit inversion control signal to perform synchronization of the bit inversion control signal;
A fourth synchronization flip-flop for receiving the source clock pulse signal and the scan direction control signal to perform synchronization of the scan direction control signal;
A multiplexer for selecting either one of the source start pulse signal and the carry signal according to the scan direction control signal;
A fifth synchronization d flip-flop for receiving the output from the multiplexer and the polarity inversion control signal to perform a first synchronization of the polarity inversion control signal; And
And a sixth synchronization d flip-flop for receiving the polarity inversion control signal from the fifth synchronization d flip-flop and performing a second synchronization of the polarity inversion control signal, Flop for driving the display device.

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제 1 항에 있어서,
상기 쉬프트 레지스터는,
다수의 샘플링펄스신호들을 순차적으로 출력하는 다수의 스테이지들;
상기 동기화부로부터의 스캔방향제어신호의 논리를 반전시키는 인버터;
상기 타이밍 컨트롤러로부터의 소스스타트펄스신호 및 상기 동기화부로부터의 스캔방향제어신호를 논리곱 연산하는 제 1 논리곱게이트;
상기 인버터로부터의 출력과 상기 캐리신호를 논리곱 연산하는 제 2 논리곱게이트;
인버터로부터의 출력을 기준전압으로 입력받으며, 입력단자가 첫 번째 스테이지의 출력단자에 접속되며, 출력단자가 상기 소스스타트펄스신호가 입력되는 제 1 논리곱게이트의 입력단자에 접속되는 제 1 연산증폭기; 및,
상기 동기화부로부터의 스캔방향제어신호를 기준전압으로 입력받으며, 입력단자가 마지막 번째 스테이지의 출력단자에 접속되며, 출력단자가 상기 캐리신호를 입력받는 제 2 논리곱게이트의 입력단자에 접속되는 제 2 연산증폭기를 포함함을 특징으로 하는 표시장치용 구동장치.The method according to claim 1,
The shift register includes:
A plurality of stages sequentially outputting a plurality of sampling pulse signals;
An inverter for inverting the logic of the scan direction control signal from the synchronization unit;
A first AND gate for ANDing a source start pulse signal from the timing controller and a scan direction control signal from the synchronization unit;
A second AND gate for ANDing an output from the inverter and the carry signal;
A first operational amplifier receiving an output from an inverter as a reference voltage, an input terminal connected to an output terminal of the first stage, and an output terminal connected to an input terminal of a first AND gate to which the source start pulse signal is input; And
A scan direction control signal from the synchronization unit is input as a reference voltage, an input terminal is connected to an output terminal of a last stage, and an output terminal is connected to an input terminal of a second AND gate, And an operational amplifier.

제 10 항에 있어서,
각 스테이지는,
상기 제 1 논리곱게이트로부터의 출력 및 전단 스테이지로부터의 출력 중 어느 하나와 상기 동기화부로부터의 스캔방향제어신호를 논리곱 연산하는 제 3 논리곱게이트;
상기 타이밍 컨트롤러로부터의 캐리신호 및 후단 스테이지로부터의 출력 중 어느 하나와 상기 인버터로부터의 출력을 논리곱 연산하는 제 4 논리곱게이트;
상기 제 3 논리곱게이트로부터의 출력과 상기 제 4 논리곱게이트로부터의 출력을 논리합 연산하는 논리합게이트; 및,
상기 타이밍 컨트롤러로부터의 소스클럭펄스신호에 따라 상기 논리합게이트로부터의 출력을 지연하여 출력함으로써 샘플링펄스신호를 발생시키는 쉬프팅 디플립-플롭을 포함함을 특징으로 하는 표시장치용 구동장치. 11. The method of claim 10,
In each stage,
A third AND gate for performing a logical AND operation on any one of the output from the first AND gate and the output from the front stage and the scan direction control signal from the synchronizer;
A fourth AND gate for performing a logical AND operation on any one of the carry signal from the timing controller and the output from the rear stage and the output from the inverter;
An OR gate for performing an OR operation between an output from the third AND gate and an output from the fourth AND gate; And
And a shifting D flip-flop for generating a sampling pulse signal by delaying and outputting an output from the OR gate according to a source clock pulse signal from the timing controller.

제 11 항에 있어서,
상기 샘플링래치부는,
상기 쉬프트 레지스터로부터의 샘플링펄스신호들에 따라 상기 동기화부로부터의 영상 데이터들을 순차적으로 샘플링하고, 이 샘플링된 영상 데이터들을 상기 동기화부로부터의 소스아웃풋인에이블신호에 따라 동시에 래치하고 상반된 논리를 갖는 두 종의 영상 데이터들을 동시에 출력하는 다수의 단위샘플링래치들; 및,
상기 단위샘플링래치들로부터의 두 종의 영상 데이터들을 공급받고, 상기 동기화부로부터의 비트반전제어신호에 따라 상기 두 종의 영상 데이터들 중 어느 하나를 출력하는 다수의 비트반전멀티플렉서들을 포함함을 특징으로 하는 표시장치용 구동장치.12. The method of claim 11,
Wherein the sampling latch unit comprises:
Sequentially sampling image data from the synchronization unit in accordance with sampling pulse signals from the shift register, latching the sampled image data simultaneously according to a source output enable signal from the synchronization unit, A plurality of unit sampling latches for simultaneously outputting image data of the species; And
And a plurality of bit inversion multiplexers for receiving two types of image data from the unit sampling latches and outputting one of the two kinds of image data according to a bit inversion control signal from the synchronization unit To the display device.

제 12 항에 있어서,
각 단위샘플링래치는,
상기 샘플링펄스신호에 따라 상기 동기화부로부터의 영상 데이터를 샘플링하는 샘플링 디플립-플롭; 및,
상기 소스아웃풋인에이블신호에 따라 상기 샘플링 디플립-플롭으로부터의 샘플링된 영상 데이터를 래치하고 상반된 논리를 갖는 두 종의 영상 데이터들을 동시에 출력하는 래치 디플립-플롭을 포함함을 특징으로 하는 표시장치용 구동장치.13. The method of claim 12,
Each unit sampling latch,
A sampling D flip-flop for sampling the image data from the synchronization unit according to the sampling pulse signal; And
And a latch D flip-flop for latching the sampled image data from the sampling D flip-flop in accordance with the source output enable signal and simultaneously outputting two types of image data having opposite logic. .

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