KR101362028B1 - Liquid crystal display device and method driving of the same - Google Patents

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Abstract

드라이버 IC의 온도를 개선시킬 수 있는 액정표시장치가 개시된다.A liquid crystal display device capable of improving the temperature of a driver IC is disclosed.

본 발명에 따른 액정표시장치는 복수의 게이트라인과 복수의 데이터라인이 배열된 액정패널과, 상기 액정패널 상의 화소들에 입력할 화소 데이터 전압을 1라인분씩 공급하는 데이터 드라이버와, 상기 데이터 드라이버에 공급된 화소 데이터를 입력하는 입력부와, 상기 데이터 드라이버와 상기 복수의 데이터라인 사이에 접속되며 차지 쉐어링 동작을 수행하는 차지 쉐어링부 및 상기 입력부로부터의 화소 데이터를 이용해서 화소들간 계조변화 정도에 따라 상기 차지 쉐어링부를 제어하는 차지 쉐어링 제어부를 포함하는 것을 특징으로 한다.According to an exemplary embodiment of the present invention, a liquid crystal display includes: a liquid crystal panel in which a plurality of gate lines and a plurality of data lines are arranged; a data driver for supplying pixel data voltages inputted to pixels on the liquid crystal panel by one line; The input unit for inputting the supplied pixel data, the charge sharing unit connected between the data driver and the plurality of data lines to perform a charge sharing operation, and the pixel data from the input unit are used according to the degree of gradation change between pixels. And a charge sharing control unit for controlling the charge sharing unit.

데이터 드라이버, 특정패턴 인식부, 차지-쉐어링 Data Driver, Specific Pattern Recognition Unit, Charge-Sharing

Description

액정표시장치 및 그의 구동방법{Liquid crystal display device and method driving of the same}[0001] The present invention relates to a liquid crystal display device and a driving method thereof,

도 1은 본 발명의 제 1 실시예에 따른 액정표시장치를 나타낸 도면.1 is a view showing a liquid crystal display device according to a first embodiment of the present invention.

도 2는 도 1의 특정패턴 인식부를 상세히 나타낸 도면.2 is a view illustrating in detail the specific pattern recognition unit of FIG.

도 3은 도 1의 차지-쉐어링부를 상세히 나타낸 도면.3 is a view showing in detail the charge-sharing portion of FIG.

도 4는 본 발명의 제 2 실시예에 따른 액정표시장치를 나타낸 도면.4 is a view showing a liquid crystal display device according to a second embodiment of the present invention.

도 5는 도 4의 특정패턴 인식부를 상세히 나타낸 도면.5 is a view illustrating in detail the specific pattern recognition unit of FIG.

<도면의 주요부분에 대한 간단한 설명>BRIEF DESCRIPTION OF THE DRAWINGS FIG.

102:액정패널 104:게이트 드라이버102: liquid crystal panel 104: gate driver

106:데이터 드라이버 108:차지-쉐어링부106: data driver 108: charging-sharing part

110:타이밍 컨트롤러 112, 212:특정패턴 인식부110: timing controller 112, 212: specific pattern recognition unit

114:AND 게이트 116, 216:차지 쉐어링 제어부114: AND gates 116, 216: charging sharing control unit

120:라인 지연기 122:감산기120: line delay 122: subtractor

124:제 1 비교부 126:누적 카운터, 제 1 누적 카운터124: first comparison unit 126: cumulative counter, first cumulative counter

128:래치부, 제 1 래치부 130:제 2 비교부128: latch portion, first latch portion 130: second comparison portion

214:프레임 지연기 232:제 2 누적 카운터214: frame delay 232: second cumulative counter

234:제 2 래치부 236:제 3 비교부234: second latch portion 236: third comparison portion

본 발명은 액정표시장치에 관한 것으로, 특히 드라이버 IC의 발열 온도를 개선할 수 있는 액정표시장치 및 그의 구동방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device, and more particularly, to a liquid crystal display device and a driving method thereof capable of improving the heat generation temperature of a driver IC.

액정표시장치는(Liquid crystal display device)는 경량, 박형, 저소비 전력구동 등의 특징으로 인해 그 응용범위가 점차 넓어지고 있는 추세에 있다. 이러한 추세에 따라, 상기 액정표시장치는 사무자동화 기기, 오디오/비디오 기기등에 이용되고 있다. 한편, 상기 액정표시장치는 매트릭스 형태로 배열되어진 복수의 제어용 스위치들에 인가되는 영상신호에 따라 광빔의 투과량이 조절되어 화면에 원하는 화상을 표시하게 된다. Liquid crystal display device (Liquid crystal display device) is a trend that the application range is gradually widened due to the characteristics such as light weight, thin, low power consumption. In accordance with this trend, the liquid crystal display device is used for office automation equipment, audio / video equipment, and the like. On the other hand, the liquid crystal display device displays the desired image on the screen by adjusting the transmission amount of the light beam according to the image signal applied to the plurality of control switches arranged in a matrix form.

이러한 구성을 갖는 액정표시장치는 박형, 저소비 전력이라는 특징에 의해, 음극선관(CRT) 디스플레이로부터 교체가 진행되고 있다. 이러한 교체가 더욱 진행되고 있는 배경에는 상기 액정표시장치의 화질 향상의 기술 혁신을 들 수 있다. 특히, 최근 텔레비전 영상으로 대표되는 동화상 표시에의 요구가 강하고, 액정 재료나 구동방법에 의한 개선이 이루어지고 있다. 상기 액정표시장치는 특정한 정지 화상을 장시간 구동시킨 후 다른 화상을 나타내고자 할때, 이전의 화상 패턴이 남아 있는 잔상이 발생하게 된다. 상기 잔상은 액정표시장치의 화소전극과 공통전극 사이의 액정층에 DC 전압이 인가될 경우 발생한다. 상기 액정표시장치의 액정은 기본적으로 굴절률 이방성을 가지며, 상기 DC 전압에 의하여 쉽게 열화되기 때문에 이 러한 잔상이 발생하기 쉽고 이를 방지하기 위해서 보통 교류 구동을 한다. Liquid crystal display devices having such a configuration are being replaced from cathode ray tube (CRT) displays due to their characteristics of thin type and low power consumption. Background of this replacement is a technological innovation in improving the image quality of the liquid crystal display. In particular, there is a strong demand for moving picture display represented by television images in recent years, and improvements have been made by liquid crystal materials and driving methods. In the liquid crystal display, when a specific still image is driven for a long time and another image is displayed, an afterimage in which the previous image pattern remains is generated. The afterimage occurs when a DC voltage is applied to the liquid crystal layer between the pixel electrode and the common electrode of the liquid crystal display. Since the liquid crystal of the liquid crystal display basically has refractive index anisotropy and is easily deteriorated by the DC voltage, such an afterimage is likely to occur, and AC driving is usually performed to prevent it.

또한, 상기 액정표시장치는 상기 화소전극과 공통전극에 인가되는 전압의 극성이 항상 고정된 값이면 상기 잔상 현상이 심화될 수도 있으므로 인가전압의 극성을 프레임에 따라 또는 위치에 따라 달리 하는 인버젼 방식으로 구동된다. 상기 액정표시장치가 인버젼 방식으로 구동됨에 따라 소비전력이 증가하게 된다. 상기 액정표시장치의 소비전력을 감소시키기 위해 블랭킹 구간에 평균값의 데이터전압을 인가하는 차지-쉐어링방식으로 상기 액정표시장치를 구동한다. In the liquid crystal display, the afterimage phenomenon may be intensified if the polarity of the voltage applied to the pixel electrode and the common electrode is always a fixed value. Driven by. As the liquid crystal display device is driven in an inversion method, power consumption increases. In order to reduce power consumption of the liquid crystal display, the liquid crystal display is driven by a charge-sharing method in which an average data voltage is applied to a blanking period.

그러나, 음극선관(CRT)이 전자총의 주사에 의한 임펄스형 발광인데 대하여, 상기 액정표시장치는 선형램프(형광등)를 조명광원으로 한 백라이트 시스템을 이용한 홀드형 발광이기 때문에 완전한 동화상 표시가 곤란했다. 즉, 액정표시장치로 동화상 표시를 행한 경우, 그 홀드 특성 때문에 소위 모션 블러링(동화상 윤곽 열화)가 발생하고, 화상 품질이 저하된다.However, since the cathode ray tube (CRT) is an impulse type light emission by scanning an electron gun, the liquid crystal display device is a hold type light emission using a backlight system using a linear lamp (fluorescent lamp) as an illumination light source, so that complete moving picture display is difficult. That is, when moving picture display is performed with a liquid crystal display device, so-called motion blurring (image outline deterioration) occurs due to the hold characteristic, and image quality is deteriorated.

따라서, 동화상 표시의 모션 블러링(동화상 윤곽 열화)을 방지하기 위하여 입력된 데이터를 빠른 주파수로 처리하는 액정표시장치가 개시되었다. 빠른 주파수 일예로 120Hz로 구동되는 액정표시장치의 경우, 데이터 스위칭 주파수가 증가하게 된다. 1 프레임이란 정해진 주기동안 모션 블러링을 방지하기 위해 빠른 주파수로 데이터를 처리하기 위해서는, 상기 데이터를 처리하는 데이터 스위칭 주파수가 증가하게 된다. 상기 데이터를 처리하는 데이터 스위칭 주파수가 증가하게 되면 상기 데이터를 처리하는 데이터 드라이버 IC의 발열온도가 증가된 주파수 만큼 증가하게 된다. Accordingly, a liquid crystal display device is disclosed which processes input data at a high frequency in order to prevent motion blur (motion image contour deterioration) of moving image display. For example, in the case of a liquid crystal display device driven at a high frequency of 120 Hz, the data switching frequency is increased. In order to process data at a high frequency to prevent motion blur for a predetermined period, one frame increases the data switching frequency for processing the data. When the data switching frequency for processing the data is increased, the heat generation temperature of the data driver IC for processing the data is increased by the increased frequency.

다음은 데이터 드라이버 IC의 발열에 관련된 식이다. The following formula relates to the heat generation of the data driver IC.

Figure 112006091393915-pat00001
Figure 112006091393915-pat00001

P:전력소비량 N:데이터라인의 갯수P: Power consumption N: Number of data lines

C:로드(Load) F:스위칭 주파수C: Load F: Switching Frequency

V:스위칭 전압 레벨V: switching voltage level

위의 식과 같이, 상기 데이터 드라이버 IC의 소비전력에 영향을 주는 요소에는 데이터라인의 갯수와 데이터라인에 따른 로드와 데이터를 스위칭하는 스위칭 주파수 및 데이터의 스위칭 전압 레벨을 포함한다. 상기 데이터라인의 갯수와 데이터라인에 따른 로드 및 데이터의 스위칭 전압 레벨은 정해져있는 요소이고, 상기 스위칭 주파수는 변동이 가능한 요소이다. 따라서, 상기 데이터 드라이버 IC의 소비전력에 영향을 주는 가장 유동적인 요소는 데이터 스위칭 주파수이다. 상기 데이터 스위칭 주파수가 증가하게 되면 상기 데이터 드라이버 IC의 소비전력이 증가하게 된다. As described above, factors influencing the power consumption of the data driver IC include the number of data lines, the switching frequency for switching the load and data along the data lines, and the switching voltage level of the data. The number of data lines and switching voltage levels of loads and data according to data lines are determined, and the switching frequency is a variable. Therefore, the most fluid factor affecting the power consumption of the data driver IC is the data switching frequency. When the data switching frequency is increased, power consumption of the data driver IC is increased.

이와 같이, 상기 데이터 드라이버 IC의 소비 전력이 증가하게 되면, 상기 데이터 드라이버 IC의 발열온도 또한 증가하게 된다. 상기 데이터 드라이버 IC의 발열온도가 증가하게 되면, 상기 데이터 드라이버 IC 내부의 구동회로들이 파손 또는 손상을 입게 되어 데이터 드라이버 IC가 오동작을 하는 경우가 발생하는 문제점이 있었다.As such, when the power consumption of the data driver IC increases, the heating temperature of the data driver IC also increases. When the heat generation temperature of the data driver IC is increased, there is a problem in that the driving circuits inside the data driver IC are damaged or damaged, causing the data driver IC to malfunction.

본 발명은 드라이버 IC의 발열 온도를 개선할 수 있는 액정표시장치 및 그의 구동방법을 제공함에 그 목적이 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a liquid crystal display device and a driving method thereof capable of improving the heat generation temperature of a driver IC.

상기 목적을 달성하기 위한 본 발명의 실시예에 따른 액정표시장치는 복수의 게이트라인과 복수의 데이터라인이 배열된 액정패널과, 상기 액정패널 상의 화소들에 입력할 화소 데이터 전압을 1라인분씩 공급하는 데이터 드라이버와, 상기 데이터 드라이버에 공급된 화소 데이터를 입력하는 입력부와, 상기 데이터 드라이버와 상기 복수의 데이터라인 사이에 접속되며 차지 쉐어링 동작을 수행하는 차지 쉐어링부 및 상기 입력부로부터의 화소 데이터를 이용해서 화소들간 계조변화 정도에 따라 상기 차지 쉐어링부를 제어하는 차지 쉐어링 제어부를 포함하는 것을 특징으로 한다.According to an exemplary embodiment of the present invention, a liquid crystal panel includes a liquid crystal panel in which a plurality of gate lines and a plurality of data lines are arranged, and pixel data voltages to be input to pixels on the liquid crystal panel for one line. A data driver to be used, an input unit for inputting pixel data supplied to the data driver, a charge sharing unit connected between the data driver and the plurality of data lines to perform a charge sharing operation, and pixel data from the input unit. And a charge sharing controller for controlling the charge sharing unit according to the degree of gradation change between the pixels.

상기 목적을 달성하기 위한 본 발명의 실시예에 따른 액정표시장치의 구동방법은 복수의 게이트라인과 복수의 데이터라인이 배열된 액정패널을 포함하는 액정표시장치의 구동방법에 있어서, 외부로부터 화소 데이터를 입력하는 단계와, 상기 액정패널 상의 화소들에 입력할 화소 데이터 전압을 1 라인분씩 공급하는 단계와, 상기 화소 데이터를 이용해서 화소간 계조변화가 심한지 또는 많은지를 검출하여 그에 따른 제어신호를 출력하는 단계 및 상기 제어신호의 논리에 따라 상기 복수의 데이터라인에 평균전압값을 공급하는 차지 쉐어링 동작여부를 제어하는 단계를 포함하는 것을 특징으로 한다.A driving method of a liquid crystal display device according to an embodiment of the present invention for achieving the above object is a driving method of a liquid crystal display device comprising a liquid crystal panel in which a plurality of gate lines and a plurality of data lines are arranged, the pixel data from the outside Inputting a pixel; supplying pixel data voltages to be input to pixels on the liquid crystal panel by one line; and detecting whether the gray level change between pixels is severe or large using the pixel data, and controlling a control signal accordingly. And controlling whether or not the charge sharing operation of supplying an average voltage value to the plurality of data lines according to the outputting and logic of the control signal.

이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 설명한다. Hereinafter, embodiments according to the present invention will be described with reference to the accompanying drawings.

도 1은 본 발명의 제 1 실시예에 따른 액정표시장치를 나타낸 도면이다. 1 is a view showing a liquid crystal display device according to a first embodiment of the present invention.

도 1에 도시된 바와 같이, 본 발명에 따른 액정표시장치는 영상을 표시하는 액정패널(102)과, 상기 액정패널(102) 상의 복수의 데이터라인(DL1 ~ DLm)을 구동하기 위한 데이터 드라이버(106)와, 상기 액정패널(102) 상의 복수의 게이트라인(GL1 ~ GLn)을 구동하기 위한 게이트 드라이버(104)와, 상기 데이터 및 게이트 드라이버(106, 104)의 구동 타이밍을 제어하는 타이밍 컨트롤러(110)와, 상기 데이터 드라이버(106)와 상기 데이터라인(DL1 ~ DLm) 사이에 접속되어 데이터 전압과 차지 쉐어링 전압 중 어느 하나를 선택적으로 상기 데이터라인(DL1 ~ DLm)으로 출력하는 차지-쉐어링 부(108)를 포함한다. As shown in FIG. 1, a liquid crystal display according to the present invention includes a liquid crystal panel 102 for displaying an image and a data driver for driving a plurality of data lines DL1 to DLm on the liquid crystal panel 102. 106, a gate driver 104 for driving the plurality of gate lines GL1 to GLn on the liquid crystal panel 102, and a timing controller for controlling driving timings of the data and gate drivers 106 and 104 ( A charge-sharing unit connected between the data driver 106 and the data lines DL1 to DLm and selectively outputting any one of a data voltage and a charge sharing voltage to the data lines DL1 to DLm. 108.

상기 액정패널(102)은 복수의 게이트라인(GL1 ~ GLn)과 복수의 데이터라인(DL1 ~ DLm)에 의하여 구분된 영역들에 각각 형성된 화소들을 구비한다. 이들 화소들 각각은, 대응하는 게이트라인(GL)과 대응하는 데이터라인(DL) 간의 교차부에 형성된 박막트랜지스터(TFT) 및 상기 박막트랜지스터(TFT)와 공통전극(Vcom) 전극 사이에 접속된 액정 셀(Clc)을 구비한다. 상기 박막트랜지스터(TFT)는 대응하는 게이트라인(GL) 상의 게이트 스캔신호에 응답하여 대응하는 데이터라인(DL)으로부터 대응하는 액정 셀(Clc)에 공급될 화소 데이터 전압을 절환한다. 상기 액정 셀(Clc)은 액정층을 사이에 두고 대면하는 공통전극과 박막트랜지스터(TFT)에 접속된 화소 전극으로 구성된다. 이러한 액정 셀(Clc)은 대응하는 박막트랜지스터(TFT)를 경유하여 공급되는 화소 데이터 전압을 충전한다. 또한, 상기 액정 셀(Clc)에 충전된 전압은 대응하는 박막트랜지스터(TFT)가 턴-온(turn-on) 될때 마다 갱신되게 된다. 이에 더하여, 상기 액정패널(102) 상의 화소들 각각은 상기 박막트랜지스터(TFT)와 이전 게이트라인 사이에 접속된 스토리지 캐패시터(Cst)를 구비한다. 상기 스토리지 캐패시터(Cst)는 상기 액정 셀(Clc)에 충전된 전압의 자연적인 감소를 최소화 한다. The liquid crystal panel 102 includes pixels formed in regions divided by a plurality of gate lines GL1 to GLn and a plurality of data lines DL1 to DLm. Each of these pixels includes a thin film transistor (TFT) formed at an intersection between a corresponding gate line GL and a corresponding data line DL and a thin film transistor TFT formed between the thin film transistor TFT and the common electrode (Vcom) And a cell Clc. The thin film transistor TFT switches the pixel data voltage to be supplied to the corresponding liquid crystal cell Clc from the corresponding data line DL in response to a gate scan signal on the corresponding gate line GL. The liquid crystal cell Clc includes a common electrode facing each other with a liquid crystal layer interposed therebetween, and a pixel electrode connected to the thin film transistor TFT. The liquid crystal cell Clc charges the pixel data voltage supplied via the corresponding thin film transistor TFT. In addition, the voltage charged in the liquid crystal cell Clc is updated each time the corresponding thin film transistor TFT is turned on. In addition, each of the pixels on the liquid crystal panel 102 includes a storage capacitor Cst connected between the thin film transistor TFT and the previous gate line. The storage capacitor Cst minimizes a natural decrease in the voltage charged in the liquid crystal cell Clc.

상기 게이트 드라이버(104)는 상기 타이밍 컨트롤러(110)로부터의 게이트 제어신호들에 응답하여, 복수의 게이트라인(GL1 ~ GLn)에 복수의 게이트 스캔신호들을 대응하게 공급한다. 이들 복수의 게이트 스캔신호들은 복수의 게이트라인(GL1 ~ GLn)이 순차적으로 1 수평동기신호의 기간씩 인에이블(Enable) 되게 한다. The gate driver 104 correspondingly supplies a plurality of gate scan signals to the plurality of gate lines GL1 to GLn in response to gate control signals from the timing controller 110. The plurality of gate scan signals cause the plurality of gate lines GL1 to GLn to sequentially enable one horizontal synchronizing signal period.

상기 데이터 드라이버(106)는 상기 타이밍 컨트롤러(110)로부터의 데이터 제어신호들에 응답하여, 복수의 게이트라인(DL1 ~ DLm) 중 어느 하나가 인에이블 될 때마다 복수의 화소 데이터 전압들을 발생하여 상기 액정패널(102) 상의 복수의 데이터라인(DL1 ~ DLm)에 각각 공급한다. 이를 위하여, 상기 데이터 드라이버(106)는 상기 타이밍 컨트롤러(110)로부터 화소 데이터를 1 라인분 씩 입력하고, 감마전압 세트를 이용하여 입력된 1 라인분의 화소 데이터를 아날로그 형태의 화소 데이터 전압들로 변환한다. 상기 데이터 드라이버(106)에서 출력된 화소 데이터 전압들은 부극성 및 정극성을 프레임 주기마다 번갈아 가지게 된다. 다른 형태로, 화소 데이터 전압들은 부극성 및 정극성을 라인 주기(즉, 수평동기신호의 주기) 마다 번갈아 가질 수도 있다. 이들 부극성 및 정극성의 화소 데이터 전압의 발생은 극성 반전 신호(POL)의 논리 값에 의해 결정된다. The data driver 106 generates a plurality of pixel data voltages whenever one of the plurality of gate lines DL1 to DLm is enabled in response to data control signals from the timing controller 110. Supply to a plurality of data lines DL1 to DLm on the liquid crystal panel 102, respectively. To this end, the data driver 106 inputs pixel data for one line from the timing controller 110, and supplies the pixel data of one line inputted using the gamma voltage set to pixel data voltages of analog form Conversion. The pixel data voltages output from the data driver 106 alternately have a negative polarity and a positive polarity at every frame period. In another form, the pixel data voltages may alternate between the negative polarity and the positive polarity every line period (ie, the period of the horizontal synchronization signal). The generation of these negative and positive pixel data voltages is determined by the logical value of the polarity reversal signal POL.

상기 타이밍 컨트롤러(110)는 도시하지 않은 외부의 시스템(예를 들면, 컴퓨 터 시스템의 그래픽 모듈 또는 텔레비전 수신 시스템의 영상 복조 모듈)으로부터의 데이터 클럭(DCLK), 수평동기신호(Hsync), 수직동기신호(Vsync) 및 데이터 인에이블(Data Enable) 신호(DE)를 이용하여 상기 게이트 제어신호들(GCS), 데이터 제어신호들(DCS) 및 극성 반전 신호(POL)를 생성한다. 상기 게이트 제어신호들(GCS)은 상기 게이트 드라이버(104)에 공급되고, 상기 데이터 제어신호들(DCS) 및 극성 반전 신호(POL)는 상기 데이터 드라이버(106)에 공급된다. 또한, 상기 타이밍 컨트롤러(110)에 의하여 재정렬된 프레임 분의 화소 데이터는 1 라인 분씩 순차적으로 상기 데이터 드라이버(106)에 공급된다. The timing controller 110 may include a data clock DCLK, a horizontal synchronization signal Hsync, and a vertical synchronization signal from an external system (for example, a graphic module of a computer system or an image demodulation module of a television receiving system). The gate control signals GCS, the data control signals DCS, and the polarity inversion signal POL are generated using the signal Vsync and the data enable signal DE. The gate control signals GCS are supplied to the gate driver 104 and the data control signals DCS and polarity reversal signals POL are supplied to the data driver 106. In addition, the pixel data for the frame rearranged by the timing controller 110 is sequentially supplied to the data driver 106 by one line.

상기 차지-쉐어링부(108)는 데이터 드라이버(106)와 복수의 데이터라인(DL1 ~ DLm) 사이에 접속되며 외부로부터 공급된 신호에 따라 구동 여부를 결정된다. 상기 차지-쉐어링부(108)의 상세한 설명은 도 3을 통해 후술하기로 한다. The charge-sharing unit 108 is connected between the data driver 106 and the plurality of data lines DL1 to DLm and is determined to be driven according to a signal supplied from the outside. A detailed description of the charge-sharing unit 108 will be described later with reference to FIG. 3.

도 1의 액정표시장치는 외부로부터 입력된 데이터(Data)를 이용해 화소들간에 계조변화의 정도에 따라 상기 차지-쉐어링부(108)를 제어하는 차지-쉐어링 제어부(116)를 추가로 구비한다. 상기 차지-쉐어링 제어부(116)에는 외부로부터 입력된 데이터(Data)를 이용해 특정패턴을 인식하는 특정패턴 인식부(112)와 상기 특정패턴 인식부(112)에서 출력된 신호에 의해 상기 차지-쉐어링부(108)를 제어하는 신호를 출력하는 AND 게이트(114)를 포함한다. 상기 차지-쉐어링 제어부(116)는 상기 타이밍 컨트롤러(110)에 포함될 수 있다.The liquid crystal display of FIG. 1 further includes a charge-sharing controller 116 that controls the charge-sharing unit 108 according to the degree of gradation change between pixels using data input from the outside. The charge-sharing controller 116 may include the charge-sharing by a signal output from the specific pattern recognition unit 112 and the specific pattern recognition unit 112 that recognize a specific pattern using data input from the outside. And an AND gate 114 for outputting a signal for controlling the unit 108. The charge-sharing control unit 116 may be included in the timing controller 110.

상기 특정패턴 인식부(112)는 외부로부터 입력된 데이터(Data)를 화소들간에 계조변화의 정도를 판단하여 그 정도에 해당하는 신호를 생성하여 상기 AND 게이 트(114)로 공급한다. The specific pattern recognition unit 112 determines the degree of gray level change between pixels from outside and generates a signal corresponding to the degree and supplies it to the AND gate 114.

상기 AND 게이트(114)에는 상기 특정패턴 인식부(112)에서 최종적으로 출력되는 신호와 상기 타이밍 컨트롤러(110)에서 생성된 소스 출력 인에이블(SOE) 신호가 공급된다. 상기 AND 게이트(114)는 위의 두 신호를 연산하여 상기 차지-쉐어링부(108)로 공급될 신호를 발생한다. The AND gate 114 is supplied with a signal finally output from the specific pattern recognition unit 112 and a source output enable (SOE) signal generated by the timing controller 110. The AND gate 114 calculates the above two signals to generate a signal to be supplied to the charge-sharing unit 108.

상기 특정패턴 인식부(112) 및 상기 AND 게이트(114)에 대한 구체적인 설명은 도 2를 통해 후술하기로 한다.Detailed description of the specific pattern recognition unit 112 and the AND gate 114 will be described later with reference to FIG. 2.

도 2는 도 1의 특정패턴 인식부를 상세히 나타낸 도면이다. FIG. 2 is a diagram illustrating the specific pattern recognition unit of FIG. 1 in detail.

도 2에 도시된 바와 같이, 특정패턴 인식부(112)는 외부로부터 입력된 데이터(Data)에 응답하는 라인 지연기(120) 및 감산기(122)와, 상기 감산기(122)로부터 산출된 값과 정해진 기준값을 비교하는 제 1 비교부(124)와, 상기 제 1 비교부(124)에서 출력된 값을 카운트 하는 누적 카운터(126)와 상기 누적 카운터(126)에서 카운트 된 값을 정해진 기간동안 래치시키는 래치부(128) 및 상기 래치부(128)에서 출력된 값과 정해진 기준값과 비교하는 제 2 비교부(130)를 포함한다. As shown in FIG. 2, the specific pattern recognizing unit 112 may include a line delay unit 120 and a subtractor 122 that respond to data input from the outside, and values calculated from the subtractor 122. The first comparison unit 124 for comparing the predetermined reference value, the cumulative counter 126 for counting the value output from the first comparison unit 124 and the value counted in the accumulation counter 126 are latched for a predetermined period. The latch unit 128 and the second comparison unit 130 for comparing the output value from the latch unit 128 with a predetermined reference value.

상기 라인 지연기(120)는 외부로부터 입력된 데이터(Data)를 1 라인분씩 지연시킨다. 상기 라인 지연기(120)에서 1 라인분씩 지연된 데이터를 제 1 데이터라 한다. 또한, 외부로부터 현재 입력된 1 라인분의 데이터는 제 2 데이터라 한다. 상기 제 1 및 제 2 데이터는 상기 감산기(122)로 공급된다. The line delay unit 120 delays data input from the outside by one line. Data delayed by one line by the line delay unit 120 is referred to as first data. The data for one line currently input from the outside is called second data. The first and second data are supplied to the subtractor 122.

상기 감산기(122)는 상기 라인 지연기(120)로부터 공급된 제 1 데이터와 외부로부터 공급된 제 2 데이터의 차이값을 산출한다. 구체적으로, 상기 감산기(122) 는 상기 제 1 데이터의 화소 데이터 계조값과 상기 제 2 데이터의 화소 데이터 계조값의 차이를 각각 산출하여 그 산출된 값을 상기 제 1 비교부(124)로 공급한다. 상기 감산기(122)에서 출력된 값이 클 수록, 상기 제 1 및 제 2 데이터의 화소 데이터 계조값 차이는 커지게 된다.The subtractor 122 calculates a difference between the first data supplied from the line delay unit 120 and the second data supplied from the outside. In detail, the subtractor 122 calculates a difference between the pixel data grayscale value of the first data and the pixel data grayscale value of the second data, and supplies the calculated value to the first comparator 124. . As the value output from the subtractor 122 increases, the pixel data gray level difference between the first and second data increases.

상기 제 1 비교부(124)는 상기 감산기(122)로부터의 공급된 값과 사용자의 요구에 따라 정해진 기준계조값(예를 들면, 30 그레이)을 비교하고 그 비교결과에 따라 특정 논리(예를 들면, 하이 또는 로우)의 제 1 비교신호를 출력하여 상기 누적 카운터(126)로 공급한다. 상기 감산기(122)로부터의 공급된 값이 상기 기준계조값 보다 큰 경우, 상기 제 1 비교부(124)는 하이(High)의 제 1 비교신호를 출력하고, 상기 감산기(122)로부터의 공급된 값이 상기 기준계조값보다 작은 경우 상기 제 1 비교부(124)는 로우(Low)의 제 1 비교신호를 출력한다. 인접하는 두 라인 상에서 각 화소별로 계조 차이가 큰 경우에만 상기 제 1 비교부(124)는 하이(High)의 제 1 비교신호를 출력한다. 인접하는 두 라인 상에서 각 화소별로 계조 차이가 작은 경우 또는 동일한 경우에 상기 제 1 비교부(124)는 로우(Low)의 제 1 비교신호를 출력한다.The first comparison unit 124 compares the value supplied from the subtractor 122 with a reference gray scale value (eg, 30 gray) determined according to a user's request, and according to the comparison result, a specific logic (eg, For example, a first comparison signal of high or low is output and supplied to the accumulation counter 126. When the value supplied from the subtractor 122 is greater than the reference gradation value, the first comparator 124 outputs a high first comparison signal and the supplied value from the subtracter 122. When the value is smaller than the reference gray scale value, the first comparator 124 outputs a low first comparison signal. The first comparator 124 outputs a high first comparison signal only when the gray level difference is large for each pixel on two adjacent lines. The first comparator 124 outputs a low first comparison signal when the gray level difference is small or the same for each pixel on two adjacent lines.

상기 누적 카운터(126)는 상기 제 1 비교부(124)로부터 하이(High)의 제 1 비교신호가 입력되는 횟수를 데이터 클럭신호(DCLK)에 응답하여 1씩 증가시킨다. 또한, 상기 누적 카운터(126)는 상기 제 1 비교부(124)로부터 로우(Low)의 제 1 비교신호가 입력되면 카운트를 하지 않는다. 상기 누적 카운터(126)는 1 수평기간 동안 상기 하이(High)의 제 1 비교신호의 수를 카운트한다. 이를 위하여, 상기 누적 카운터(126)는 수평동기신호(Hsync)에 카운트 값을 초기화한다. 상기 누적 카운터(126)에서 1씩 증가된 값은 상기 래치부(128)로 공급된다. The accumulation counter 126 increments the number of times the first high comparison signal is input from the first comparison unit 124 by one in response to the data clock signal DCLK. In addition, the accumulation counter 126 does not count when a low first comparison signal is input from the first comparison unit 124. The accumulation counter 126 counts the number of the first high comparison signals in one horizontal period. To this end, the accumulation counter 126 initializes the count value to the horizontal synchronization signal (Hsync). The value incremented by one in the accumulation counter 126 is supplied to the latch unit 128.

상기 래치부(128)는 상기 누적 카운터(126)에 의하여 1 수평기간 동안 계조 차이가 큰 화소 데이터의 수를 샘플링하고 상기 샘플링된 계조 차이가 큰 화소 데이터의 수를 제 2 비교부(130)로 공급한다. 이를 위하여, 상기 래치부(128)는 수평동기신호(Hsync)에 응답하여 상기 누적 카운터(126)로부터의 계조 차이가 큰 화소 데이터의 수를 상기 제 2 비교부(130)쪽으로 래치한다. 좀 더 상세하게는, 상기 래치부(128)는 주사 기간에서 블랭킹 기간으로의 진입을 가리키는 수평동기신호(Hsync)의 특정 에지(예를 들면, 상승 또는 하강)에서 계조 차이가 큰 화소 데이터의 수를 래치한다. The latch unit 128 samples, by the accumulation counter 126, the number of pixel data having a large gray level difference during one horizontal period, and converts the number of pixel data having a large gray level difference to the second comparator 130. Supply. To this end, the latch unit 128 latches the number of pixel data having a large gray level difference from the accumulation counter 126 toward the second comparator 130 in response to a horizontal synchronization signal Hsync. More specifically, the latch unit 128 includes a number of pixel data having a large gray level difference at a specific edge (for example, rising or falling) of the horizontal synchronization signal Hsync indicating entry into the blanking period from the scanning period. Latch.

상기 제 2 비교부(130)는 상기 래치부(128)로부터의 계조 차이가 큰 화소 데이터의 수를 미리 정해진 기준화소갯수와 비교한다. 상기 계조 차이가 큰 화소 데이터의 수가 상기 기준화소갯수의 논리 값보다 큰 경우, 상기 제 2 비교부(130)는 화상의 변화가 큰 패턴임을 지시하는 하이(High)의 제 2 비교신호를 발생한다. 반대로, 계조 차이가 큰 화소 데이터의 수가 상기 기준화소갯수의 논리 값(즉, 기준 화소 수)보다 낮으면, 상기 제 2 비교부(130)는 화상의 변화가 적은 패턴임을 지시하는 로우(Low)의 제 2 비교신호를 발생한다. The second comparison unit 130 compares the number of pixel data having a large gray level difference from the latch unit 128 with a predetermined number of reference pixels. When the number of pixel data having a large gray level difference is greater than a logic value of the number of reference pixels, the second comparator 130 generates a second high comparison signal indicating that a change in image is a large pattern. . On the contrary, when the number of pixel data having a large gradation difference is lower than the logical value of the number of reference pixels (that is, the number of reference pixels), the second comparator 130 indicates a low pattern of image change. Generate a second comparison signal of.

상기 제 2 비교부(130)에서 생성된 하이 또는 로우의 제2 비교신호는 도 1에 도시된 AND 게이트(114)로 공급되어 상기 차지-쉐어링부(108)를 제어하기 위한 신호를 출력한다. The high or low second comparison signal generated by the second comparator 130 is supplied to the AND gate 114 shown in FIG. 1 to output a signal for controlling the charge-sharing unit 108.

상기 AND 게이트(114)에는 상기 제 2 비교신호 뿐만 아니라, 타이밍 컨트롤러(도 1의 110)로부터의 소스 출력 이네이블(SOE) 신호가 공급되어 상기 AND 게이트(114)는 이 두 신호를 논리 연산하여 상기 차지-쉐어링부(108)에 공급될 신호를 발생한다. The AND gate 114 is supplied with a source output enable (SOE) signal from a timing controller (110 in FIG. 1) as well as the second comparison signal, so that the AND gate 114 performs a logic operation on these two signals. A signal to be supplied to the charge-sharing unit 108 is generated.

도 3은 도 1의 차지-쉐어링부를 상세히 나타낸 도면이다. 3 is a view showing in detail the charge-sharing portion of FIG.

도 2 및 도 3에 도시된 바와 같이, 상기 차지-쉐어링부(108)는 상기 데이터 드라이버(106)와 상기 복수의 데이터라인(DL1 ~ DLm) 사이에 접속되는 복수의 제 1 스위치 소자(SW1)와, 상기 복수의 데이터라인(DL1 ~ DLm)의 사이에 접속되는 복수의 제 2 스위칭 소자(SW2)를 구비한다. 이와 같은 상기 차지-쉐어링부(108)는 상기 복수의 데이터라인(DL1 ~ DLm)의 전압 변동폭이 크기 않도록 상기 복수의 데이터라인(DL1 ~ DLm)에 공급되는 전압을 제어한다. 다시 말하여, 상기 차지-쉐어링부(108)는 상기 복수의 데이터라인(DL1 ~ DLm)의 전압 변동폭을 최소화하여 소비전력을 저감시킨다. As shown in FIGS. 2 and 3, the charge-sharing unit 108 may include a plurality of first switch elements SW1 connected between the data driver 106 and the plurality of data lines DL1 to DLm. And a plurality of second switching elements SW2 connected between the plurality of data lines DL1 to DLm. The charge-sharing unit 108 controls the voltages supplied to the plurality of data lines DL1 to DLm so that the voltage fluctuation ranges of the plurality of data lines DL1 to DLm are not large. In other words, the charge-sharing unit 108 may reduce power consumption by minimizing voltage fluctuations of the plurality of data lines DL1 to DLm.

상기 AND 게이트(114)는 상기 특정패턴 인식부(112)로부터 하이(High)의 제 2 비교신호가 공급되면, 상기 소스 출력 인에이블(SOE) 신호를 그대로 상기 차지-쉐어링부(108)로 출력한다. 상기 소스 출력 인에이블(SOE) 신호는 상기 차지-쉐어링부(108)의 제 1 및 제 2 스위칭 소자(도 3의 SW1, SW2)를 제어하게 된다. The AND gate 114 outputs the source output enable (SOE) signal to the charge-sharing unit 108 as it is when the second high comparison signal is supplied from the specific pattern recognition unit 112. do. The source output enable signal SOE controls the first and second switching elements SW1 and SW2 of the charge-sharing unit 108.

상기 차지-쉐어링부(108)는 상기 소스 출력 인에이블(SOE) 신호의 하이(High) 구간에 제 2 스위칭 소자(SW2)를 턴-온 시켜 상기 복수의 데이터라인(DL1 ~ DLm)이 전기적으로 접속되도록 하여 상기 복수의 데이터라인(DL1 ~ DLm)으 로 이전 소스 출력 인에이블(SOE) 신호의 로우(Low) 구간에 공급된 화소 데이터 전압의 평균값을 공급한다. The charge-sharing unit 108 turns on the second switching device SW2 in a high section of the source output enable signal SOE to electrically connect the plurality of data lines DL1 to DLm. An average value of pixel data voltages supplied to a low section of a previous source output enable signal SOE is supplied to the plurality of data lines DL1 to DLm.

이후, 상기 소스 출력 인에이블(SOE) 신호가 로우(Low)로 반전되면 상기 제 1 스위칭 소자(SW1)가 턴-온(turn-on) 됨과 아울러 상기 제 2 스위칭 소자(SW2)가 턴-오프(turn-off) 된다. 상기 제 1 스위칭 소자(SW1)가 턴-온(turn-on) 되면 상기 데이터 드라이버(도 1의 106)로부터의 화소 데이터 전압이 상기 복수의 데이터라인(DL1 ~ DLm)으로 공급되어 상기 액정패널(도 1의 102) 상에 화상이 표시된다. Thereafter, when the source output enable signal SOE is inverted low, the first switching device SW1 is turned on and the second switching device SW2 is turned off. (turn-off). When the first switching device SW1 is turned on, the pixel data voltages from the data driver 106 of FIG. 1 are supplied to the plurality of data lines DL1 to DLm so that the liquid crystal panel ( An image is displayed on 102 in FIG.

또한, 상기 AND 게이트(114)는 상기 특정패턴 인식부(112)로부터 로우(Low)의 제 2 비교신호가 공급되면, 로우(Low)의 신호를 상기 차지-쉐어링부(108)로 출력한다. 상기 로우(Low)의 신호는 상기 차지-쉐어링부(108)에 아무런 영향을 주지 않는다. 이때, 상기 AND 게이트(114)는 제어용 스위치로 대체될 수 있다. In addition, the AND gate 114 outputs a low signal to the charge-sharing unit 108 when a low second comparison signal is supplied from the specific pattern recognition unit 112. The low signal does not affect the charge-sharing unit 108. In this case, the AND gate 114 may be replaced by a control switch.

상기 차지-쉐어링부(108)는 상기 AND 게이트(114)로부터 출력된 소스 출력 인에이블(SOE) 신호에 의해 동작된다. 1 라인분의 화소들간에 계조 차이가 큰 데이터가 기준값 보다 많이 존재하는 경우에 상기 AND 게이트(114)는 소스 출력 인에이블(SOE) 신호를 출력하여 차지-쉐어링 구동을 하도록 상기 차지-쉐어링부(108)를 제어한다. The charge-sharing unit 108 is operated by a source output enable (SOE) signal output from the AND gate 114. The AND gate 114 outputs a source output enable (SOE) signal to perform charge-sharing driving when there is more data with a large gray level difference between pixels for one line. 108).

결국, 1 라인분의 화소들간에 계조 차이가 큰 화소 데이터의 갯수가 기준값 보다 많이 존재하는 경우에 상기 차지-쉐어링부(108)를 구동시키고 상기 계조 차이가 큰 화소 데이터의 갯수가 상기 기준값 보다 적은 패턴에서는 상기 차지-쉐어링부(108)를 구동시키지 않으므로써, 상기 데이터 드라이버(106)의 소비전력을 감소 시킬 수 있다. 상기 데이터 드라이버(106)의 소비전력이 감소됨에 따라 상기 소비전력과 비례하는 상기 데이터 드라이버(106)의 발열온도 또한 감소될 수 있다. As a result, when the number of pixel data having a large gradation difference between pixels for one line is larger than a reference value, the charge-sharing unit 108 is driven and the number of pixel data having a large gradation difference is smaller than the reference value. In the pattern, power consumption of the data driver 106 can be reduced by not driving the charge-sharing unit 108. As the power consumption of the data driver 106 is reduced, the heat generation temperature of the data driver 106, which is proportional to the power consumption, may also be reduced.

도 4는 본 발명의 제 2 실시예에 따른 액정표시장치를 나타낸 도면이다. 4 is a view showing a liquid crystal display device according to a second embodiment of the present invention.

도 4에 도시된 바와 같이, 본 발명의 제 2 실시예에 따른 액정표시장치는 영상을 표시하는 액정패널(102)과, 상기 액정패널(102) 상의 복수의 데이터라인(DL1 ~ DLm)을 구동하기 위한 데이터 드라이버(106)와, 상기 액정패널(102) 상의 복수의 게이트라인(GL1 ~ GLn)을 구동하기 위한 게이트 드라이버(104)와, 상기 데이터 및 게이트 드라이버(106, 104)의 구동 타이밍을 제어하는 타이밍 컨트롤러(110)와, 상기 데이터 드라이버(106)와 상기 데이터라인(DL1 ~ DLm) 사이에 접속되어 데이터 전압과 차지 쉐어링 전압 중 어느 하나를 선택적으로 상기 데이터라인(DL1 ~ DLm)으로 출력하는 차지-쉐어링 부(108)를 포함한다. As shown in FIG. 4, the liquid crystal display according to the second exemplary embodiment of the present invention drives a liquid crystal panel 102 displaying an image and a plurality of data lines DL1 to DLm on the liquid crystal panel 102. The data driver 106, the gate driver 104 for driving the plurality of gate lines GL1 to GLn on the liquid crystal panel 102, and the timing of driving the data and gate drivers 106 and 104. It is connected between the timing controller 110 to control and between the data driver 106 and the data lines DL1 to DLm and selectively outputs any one of a data voltage and a charge sharing voltage to the data lines DL1 to DLm. Charge-sharing portion 108.

상기 액정패널(102)과, 게이트 및 데이터 드라이버(104, 106)와, 차지-쉐어링부(108)와, 타이밍 컨트롤러(110) 및 AND 게이트(114)는 본 발명의 제 1 실시예와 동일하므로 이에 대한 설명은 간략히 하기로 한다.The liquid crystal panel 102, the gate and data drivers 104 and 106, the charge-sharing unit 108, the timing controller 110 and the AND gate 114 are the same as in the first embodiment of the present invention. The description thereof will be briefly described.

또한, 본 발명의 제 2 실시예에 따른 액정표시장치는 외부로부터의 입력된 데이터(Data)를 한 프레임동안 지연시키는 프레임 지연기(214)와, 외부로부터의 입력된 데이터(Data)를 이용해 화소들간 계조변화의 정도를 검출하여 상기 차지-쉐어링부(108)를 제어하는 차지-쉐어링 제어부(216)를 추가로 포함한다.In addition, the liquid crystal display according to the second exemplary embodiment of the present invention uses a frame delay unit 214 for delaying data input from the outside for one frame and pixels using the input data from the outside. The apparatus may further include a charge-sharing control unit 216 for detecting the degree of gray level change between the two to control the charge-sharing unit 108.

상기 차지-쉐어링 제어부(216)에는 외부로부터 입력된 데이터(Data)를 이용해 특정패턴을 인식하는 특정패턴 인식부(212)와 상기 특정패턴 인식부(112)에서 출력된 신호에 의해 상기 차지-쉐어링부(108)를 제어하는 신호를 출력하는 AND 게이트(114)를 포함한다. 상기 차지-쉐어링 제어부(216)는 상기 타이밍 컨트롤러(110)에 포함될 수 있다.The charge-sharing controller 216 may include the charge-sharing by a signal output from the specific pattern recognition unit 212 and the specific pattern recognition unit 112 that recognize a specific pattern using data input from the outside. And an AND gate 114 for outputting a signal for controlling the unit 108. The charge-sharing control unit 216 may be included in the timing controller 110.

상기 프레임 지연기(214)는 외부로부터의 입력된 데이터(Data)를 1 프레임동안 지연시켜 상기 타이밍 컨트롤러(110)로 공급한다. 상기 프레임 지연기(214)에서 입력된 데이터(Data)를 1 프레임동안 지연시키는 이유는 상기 특정패턴 인식부(212)가 한 프레임 동안 입력된 데이터(Data)를 이용해서 특정패턴을 인식해야 하기 때문에 외부로부터의 입력된 데이터(Data)가 상기 데이터 드라이버(106)로 공급되는 타이밍을 맞추기 위함이다. The frame delay unit 214 delays the input data Data from the outside for one frame and supplies it to the timing controller 110. The reason why the data input from the frame delay unit 214 is delayed for one frame is because the specific pattern recognition unit 212 needs to recognize a specific pattern by using the data Data input for one frame. This is to match the timing at which the input data Data from the outside is supplied to the data driver 106.

상기 특정패턴 인식부(212) 및 상기 AND 게이트(114)에 대한 상세한 설명은 각각 도 5를 통해 후술하도록 한다. Detailed description of the specific pattern recognition unit 212 and the AND gate 114 will be described later with reference to FIG. 5.

도 5는 도 4의 특정패턴 인식부를 상세히 나타낸 도면이다. 5 is a view illustrating in detail the specific pattern recognition unit of FIG. 4.

도 5에 도시된 바와 같이, 상기 특정패턴 인식부(212)는 본 발명의 제 1 실시예에 따른 액정표시장치의 특정패턴 인식부(도 2의 112)에 구비된 라인지연기(120)와 감산부(122)와 제 1 비교부(124)와 제 1 누적 카운터(126)와 제 1 래치부(128) 및 제 2 비교부(130)를 포함한다. 또한, 상기 특정패턴 인식부(212)는 제 2 누적 카운터(232)와, 제 2 래치부(234) 및 제 3 비교부(236)를 추가로 더 포함한다. As shown in FIG. 5, the specific pattern recognition unit 212 may include a line delay unit 120 provided in the specific pattern recognition unit 112 of FIG. 2 according to the first exemplary embodiment of the present invention. The subtraction unit 122 includes a first comparator 124, a first accumulation counter 126, a first latch unit 128, and a second comparator 130. In addition, the specific pattern recognition unit 212 further includes a second accumulation counter 232, a second latch unit 234, and a third comparison unit 236.

상기 라인지연기(120)와 감산부(122)와 제 1 비교부(124)와 제 1 누적 카운터(126)와 제 1 래치부(128) 및 제 2 비교부(130)는 본 발명의 제 1 실시예에 따른 특정패턴 인식부(122)에 구비된 것과 동일하므로, 이에 대한 상세한 설명은 간략화한다.The line delay unit 120, the subtractor 122, the first comparator 124, the first accumulation counter 126, the first latch unit 128, and the second comparator 130 are formed according to the present invention. Since it is the same as that provided in the specific pattern recognition unit 122 according to the first embodiment, a detailed description thereof will be simplified.

상기 라인지연기(120)는 외부로부터 공급된 데이터(Data)를 1 라인분씩 지연시켜 상기 1 라인분씩 지연된 데이터를 상기 감산부(122)로 공급한다. 상기 감산부(122)는 상기 1 라인분씩 지연된 데이터와 외부로부터의 입력된 1 라인분의 데이터을 각각 화소별로 그 차이값을 산출한다. 상기 감산부(122)에서 산출된 차이값은 상기 제 1 비교부(124)로 공급된다. 상기 제 1 비교부(124)는 상기 산출된 차이값과 기준계조값(예를 들면, 30 그레이)과 비교하여 그 비교결과에 따라 특정 논리(예를 들면, 하이 또는 로우)의 제 1 비교신호를 생성한다. 상기 제 1 비교신호는 상기 제 1 누적 카운터(126)로 공급된다. The line delay unit 120 delays data supplied from the outside by one line and supplies the data delayed by one line to the subtraction unit 122. The subtraction unit 122 calculates the difference value for each pixel of the data delayed by one line and the data of one line input from the outside. The difference value calculated by the subtraction unit 122 is supplied to the first comparison unit 124. The first comparison unit 124 compares the calculated difference value with a reference gray value (for example, 30 gray), and according to the comparison result, a first comparison signal having a specific logic (for example, high or low). Create The first comparison signal is supplied to the first accumulation counter 126.

상기 제 1 누적 카운터(126)는 상기 제 1 비교신호 중 하이(High) 논리를 갖는 비교신호가 입력되면 그 입력된 횟수를 데이터 클럭신호(DCLK)에 응답하여 1씩 증가시킨다. 상기 제 1 누적 카운터(126)에서 1씩 증가된 값은 상기 제 1 래치부(128)로 공급된다. 상기 제 1 래치부(128)는 상기 제 1 누적 카운터(126)에 의하여 1 수평기간 동안 계조 차이가 큰 화소 데이터의 수를 샘플링하고 상기 샘플링된 계조 차이가 큰 화소 데이터의 수를 제 2 비교부(130)로 공급한다. When the comparison signal having a high logic among the first comparison signals is input, the first accumulation counter 126 increases the number of input by one in response to the data clock signal DCLK. The value incremented by one in the first accumulation counter 126 is supplied to the first latch unit 128. The first latch unit 128 samples, by the first accumulation counter 126, the number of pixel data having a large gray level difference during one horizontal period, and compares the number of pixel data having a large gray level difference with the second comparison unit. Supply to 130.

상기 제 2 비교부(130)는 상기 제 1 래치부(128)로부터의 계조 차이가 큰 화소 데이터의 수를 미리 정해진 기준화소갯수와 비교하여 그 비교결과에 따라 특정논리(하이 또는 로우)의 제 2 비교신호를 출력한다. 상기 제 2 비교부(130)에서 출력된 제 2 비교신호는 상기 제 2 누적 카운터(232)로 공급된다.The second comparison unit 130 compares the number of pixel data having a large gradation difference from the first latch unit 128 with a predetermined number of reference pixels, and according to a result of the comparison, 2 Output the comparison signal. The second comparison signal output from the second comparison unit 130 is supplied to the second accumulation counter 232.

상기 제 2 누적 카운터(232)는 상기 제 2 비교부(130)로부터 하이(High)의 제 2 비교신호가 입력되는 횟수를 수평동기신호(Hsync)에 응답하여 1씩 증가시킨다. 또한, 상기 제 2 누적 카운터(232)는 상기 제 2 비교부(130)로부터 로우(Low)의 제 2 비교신호가 입력되면 카운트를 하지 않는다. 상기 제 2 누적 카운터(232)는 1 프레임 동안 상기 하이(High)의 제 2 비교신호의 수를 카운트한다. 이를 위하여, 상기 제 2 누적 카운터(232)는 수직동기신호(Vsync)에 카운트 값을 초기화한다. 상기 제 2 누적 카운터(232)에서 1씩 증가된 값은 상기 제 2 래치부(234)로 공급된다. The second cumulative counter 232 increases the number of times the second high comparison signal is input from the second comparator 130 by one in response to the horizontal synchronization signal Hsync. In addition, the second cumulative counter 232 does not count when a low second comparison signal is input from the second comparator 130. The second cumulative counter 232 counts the number of the second high comparison signals for one frame. To this end, the second accumulation counter 232 initializes the count value to the vertical synchronization signal Vsync. The value incremented by one in the second accumulation counter 232 is supplied to the second latch unit 234.

상기 제 2 래치부(234)는 상기 제 2 누적 카운터(232)에 의하여 1 프레임 동안 계조 차이가 큰 화소 데이터를 많이 갖고 있는 라인 수를 샘플링하고 상기 샘플링된 라인 수를 제 3 비교부(236)로 공급한다. 이를 위하여, 상기 제 2 래치부(234)는 수직동기신호(Vsync)에 응답하여 상기 제 2 누적 카운터(232)로부터의 계조 차이가 큰 화소 데이터를 많이 갖고 있는 라인 수를 상기 제 3 비교부(236)로 래치한다. 좀 더 상세하게는, 상기 제 2 래치부(234)는 주사기간에서 블랭킹 기간으로의 진입을 가리키는 수직동기신호(Vsync)의 특정 에지(예를 들면, 상승 또는 하강)에서 계조 차이가 큰 화소 데이터를 많이 갖고 있는 라인 수를 래치한다. The second latch unit 234 samples, by the second accumulation counter 232, the number of lines having a large amount of pixel data having a large gray level difference in one frame, and the third comparison unit 236. To supply. To this end, the second latch unit 234 may determine the number of lines having a large amount of pixel data having a large gray level difference from the second accumulation counter 232 in response to the vertical synchronization signal Vsync. 236). More specifically, the second latch unit 234 may have pixel data having a large gray level difference at a specific edge (for example, rising or falling) of the vertical synchronization signal Vsync indicating the entry into the blanking period between the syringes. Latch the number of lines that have a lot.

상기 제 3 비교부(236)는 상기 제 2 래치부(234)로부터의 계조 차이가 큰 화소 데이터를 많이 갖고 있는 라인 수를 미리 정해진 기준라인수와 비교하여 그 비교결과에 따라 특정논리(예를 들면, 하이 또는 로우)의 제 3 비교신호를 발생한다. 상기 계조 차이가 큰 화소 데이터를 많이 갖고 있는 라인 수가 상기 기준라인수보 다 큰 경우, 상기 제 3 비교부(236)는 화상의 변화가 큰 패턴임을 지시하는 하이(High)의 제 3 비교신호를 발생한다. 반대로, 계조 차이가 큰 화소 데이터를 많이 갖고 있는 라인 수가 상기 기준라인수보다 낮으면, 상기 제 3 비교부(236)는 화상의 변화가 적은 패턴임을 지시하는 로우(Low)의 제 3 비교신호를 발생한다. 상기 제 3 비교부(2360에서 생성된 하이 또는 로우(High 또는 Low)의 제 3 비교신호는 도 4에 도시된 AND 게이트(114)로 공급된다.The third comparison unit 236 compares the number of lines having a large amount of pixel data having a large gray level difference from the second latch unit 234 with a predetermined number of reference lines, and determines a specific logic according to the comparison result. For example, a third comparison signal (high or low) is generated. When the number of lines having a large amount of pixel data having a large gray level difference is larger than the reference line number, the third comparing unit 236 generates a high third comparison signal indicating that a change in image is a large pattern. do. On the contrary, if the number of lines having a large amount of pixel data having a large gradation difference is lower than the number of reference lines, the third comparison unit 236 may provide a low third comparison signal indicating that the pattern has little change in the image. Occurs. The high or low third comparison signal generated by the third comparison unit 2360 is supplied to the AND gate 114 shown in FIG. 4.

상기 AND 게이트(114)에는 상기 제 3 비교신호 뿐만 아니라, 타이밍 컨트롤러(도 4의 110)로부터의 소스 출력 이네이블(SOE) 신호가 공급되어 상기 AND 게이트(114)는 이 두 신호를 논리 연산하여 상기 차지-쉐어링부(108)에 공급될 신호를 발생한다. 구체적으로, 상기 AND 게이트(114)는 상기 특정패턴 인식부(212)로부터 하이(High)의 제 3 비교신호가 공급되면, 상기 소스 출력 인에이블(SOE) 신호를 그대로 출력한다. 상기 소스 출력 인에이블(SOE) 신호는 상기 차지-쉐어링부(108)로 공급된다. 상기 소스 출력 인에이블(SOE) 신호는 상기 차지-쉐어링부(108)의 제 1 및 제 2 스위칭 소자(도 3의 SW1, SW2)를 제어하게 된다. The AND gate 114 is supplied with a source output enable (SOE) signal from a timing controller (110 in FIG. 4) as well as the third comparison signal, so that the AND gate 114 logically operates these two signals. A signal to be supplied to the charge-sharing unit 108 is generated. Specifically, the AND gate 114 outputs the source output enable (SOE) signal as it is when the third comparison signal of high is supplied from the specific pattern recognition unit 212. The source output enable (SOE) signal is supplied to the charge-sharing unit 108. The source output enable signal SOE controls the first and second switching elements SW1 and SW2 of the charge-sharing unit 108.

상기 차지-쉐어링부(108)는 상기 소스 출력 인에이블(SOE) 신호의 하이(High) 구간에 제 2 스위칭 소자(SW2)를 턴-온 시켜 상기 복수의 데이터라인(DL1 ~ DLm)이 전기적으로 접속되도록 하여 상기 복수의 데이터라인(DL1 ~ DLm)으로 이전 소스 출력 인에이블(SOE) 신호의 로우(Low) 구간에 공급된 화소 데이터 전압의 평균값을 공급한다. The charge-sharing unit 108 turns on the second switching device SW2 in a high section of the source output enable signal SOE to electrically connect the plurality of data lines DL1 to DLm. An average value of pixel data voltages supplied to a low section of a previous source output enable signal SOE is supplied to the plurality of data lines DL1 to DLm.

이후, 상기 소스 출력 인에이블(SOE) 신호가 로우(Low)로 반전되면 상기 제 1 스위칭 소자(SW1)가 턴-온(turn-on) 됨과 아울러 상기 제 2 스위칭 소자(SW2)가 턴-오프(turn-off) 된다. 상기 제 1 스위칭 소자(SW1)가 턴-온(turn-on) 되면 상기 데이터 드라이버(106)로부터의 화소 데이터 전압이 상기 복수의 데이터라인(DL1 ~ DLm)으로 공급되어 상기 액정패널(도 4의 102) 상에 화상이 표시된다. Thereafter, when the source output enable signal SOE is inverted low, the first switching device SW1 is turned on and the second switching device SW2 is turned off. (turn-off). When the first switching device SW1 is turned on, the pixel data voltages from the data driver 106 are supplied to the plurality of data lines DL1 to DLm to provide the liquid crystal panel (see FIG. 4). An image is displayed on 102.

또한, 상기 AND 게이트(114)는 상기 특정패턴 인식부(212)로부터 로우(Low)의 제 3 비교신호가 공급되면, 로우(Low)의 신호를 출력한다. 상기 로우(Low)의 신호를 상기 차지-쉐어링부(108)에 아무런 영향을 주지 않는다. 상기 AND 게이트(114)는 제어용 스위치일 수 있다.In addition, the AND gate 114 outputs a low signal when a low third comparison signal is supplied from the specific pattern recognition unit 212. The low signal does not affect the charge-sharing unit 108 at all. The AND gate 114 may be a control switch.

상기 차지-쉐어링부(108)는 상기 AND 게이트(114)로부터 출력된 소스 출력 인에이블(SOE) 신호에 의해 동작된다. 한 프레임에 표시될 화면 상에 인접하는 라인 및 화소간에 계조 차이가 큰 데이터가 기준값 보다 많이 존재하는 경우에 상기 AND 게이트(114)는 소스 출력 인에이블(SOE) 신호를 출력하여 차지-쉐어링 구동을 하도록 상기 차지-쉐어링부(108)를 제어한다. The charge-sharing unit 108 is operated by a source output enable (SOE) signal output from the AND gate 114. The AND gate 114 outputs a source output enable (SOE) signal when the data having a large gray level difference between adjacent lines and pixels on a screen to be displayed in one frame is larger than a reference value to perform charge-sharing driving. The charge-sharing unit 108 is controlled to control the charge-sharing unit 108.

결국, 1 프레임 동안 인접하는 라인 및 화소간에 계조 차이가 큰 화소 데이터의 갯수가 기준값 보다 많이 존재하는 특정패턴이 있는 경우 상기 차지-쉐어링부(108)를 구동시키고, 상기 라인 및 화소간에 계조 차이가 큰 화소 데이터의 갯수가 기준값 보다 적은 경우에는 상기 차지-쉐어링부(108)를 구동시키지 않으므로써, 상기 데이터 드라이버(106)의 소비전력을 감소시킬 수 있다. 상기 데이터 드라이버(106)의 소비전력이 감소됨에 다라 상기 소비전력과 비례하는 상기 데이터 드라이버(106)의 발열온도 또한 감소될 수 있다. As a result, when there is a specific pattern in which the number of pixel data having a large gray level difference between adjacent lines and pixels is larger than a reference value for one frame, the charge-sharing unit 108 is driven, and the gray level difference between the lines and pixels is increased. When the number of large pixel data is smaller than the reference value, the power consumption of the data driver 106 can be reduced by not driving the charge-sharing unit 108. As the power consumption of the data driver 106 is reduced, the heating temperature of the data driver 106 which is proportional to the power consumption may also be reduced.

이상에서 살펴본 바와 같이, 본 발명에 따른 액정표시장치는 인접하는 라인 및 화소간에 계조 차이가 큰 화소 데이터가 기준값보다 많이 존재하는 경우에 차지-쉐어링 구동되도록 한다. 이에 따라 데이터 드라이버의 소비전력이 감소되고 데이터 드라이버의 발열온도를 감소시킬 수 있다. As described above, the liquid crystal display according to the present invention enables charge-sharing driving when there is more pixel data having a larger gray level difference between adjacent lines and pixels than a reference value. Accordingly, the power consumption of the data driver can be reduced and the heat generation temperature of the data driver can be reduced.

본 발명은 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention as defined in the following claims. .

Claims (17)

복수의 게이트라인과 복수의 데이터라인이 배열된 액정패널;A liquid crystal panel in which a plurality of gate lines and a plurality of data lines are arranged; 상기 액정패널 상의 화소들에 입력할 화소 데이터 전압을 1라인분씩 공급하는 데이터 드라이버;A data driver for supplying pixel data voltages inputted to the pixels on the liquid crystal panel by one line; 상기 데이터 드라이버에 공급된 화소 데이터를 입력하는 입력부;An input unit for inputting pixel data supplied to the data driver; 상기 데이터 드라이버와 상기 복수의 데이터라인 사이에 접속되며 차지 쉐어링 동작을 수행하는 차지 쉐어링부; 및A charge sharing unit connected between the data driver and the plurality of data lines to perform a charge sharing operation; And 상기 입력부로부터의 화소 데이터를 이용해서 화소들간 계조변화 정도에 따라 상기 차지 쉐어링부를 제어하는 차지 쉐어링 제어부를 포함하는 것을 특징으로 하는 액정표시장치.And a charge sharing controller configured to control the charge sharing unit according to the degree of gradation change between pixels using the pixel data from the input unit. 제 1항에 있어서,The method according to claim 1, 상기 차지 쉐어링 제어부는 1 라인분의 화소 데이터를 이용해서 화소들간 계조변화 정도를 검출하는 것을 특징으로 하는 액정표시장치.And the charge sharing control unit detects the degree of gradation change between pixels using pixel data of one line. 제 1항에 있어서,The method according to claim 1, 상기 차지 쉐어링 제어부는 1 프레임의 화소 데이터를 이용해서 화소들간 계조변화 정도를 검출하는 것을 특징으로 하는 액정표시장치.And the charge sharing control unit detects a degree of grayscale change between pixels using pixel data of one frame. 제 2항에 있어서,3. The method of claim 2, 상기 차지 쉐어링 제어부는,The charge sharing control unit, 상기 입력부로부터의 화소 데이터를 이용해 1 라인분의 화소 데이터들 간에 계조 차이와 기준값을 비교하여 비교결과에 따른 제어신호를 생성하는 특정패턴 인식부; 및A specific pattern recognition unit configured to generate a control signal according to a comparison result by comparing a gray level difference and a reference value between pixel data of one line using the pixel data from the input unit; And 상기 제어신호와 소스 출력 인에이블 신호를 연산하여 연산된 논리에 따른 신호를 상기 차지 쉐어링부로 공급하는 논리 연산부;를 포함하는 것을 특징으로 하는 액정표시장치.And a logic operation unit configured to calculate the control signal and the source output enable signal, and supply a signal based on the calculated logic to the charge sharing unit. 제 4항에 있어서,5. The method of claim 4, 상기 특정패턴 인식부는,The specific pattern recognition unit, 상기 입력부로부터의 화소 데이터를 1 라인분씩 지연시키는 라인 지연기;A line delay unit for delaying pixel data from the input unit by one line; 상기 라인 지연기에서 지연된 1 라인분의 화소 데이터와 상기 입력부로부터의 1 라인분의 화소 데이터의 계조값 차이를 산출하는 감산기;A subtractor for calculating a difference between gray level values of pixel data for one line delayed by the line delay unit and pixel data for one line from the input unit; 상기 감산기에서 산출된 차이 계조값과 기준 계조값을 비교하는 제 1 비교부;A first comparator for comparing the difference gray value calculated by the subtractor with a reference gray value; 상기 제 1 비교부의 비교결과에 따라 데이터 클럭신호에 의해 누적하는 누적 카운터;A cumulative counter accumulated by a data clock signal according to a comparison result of the first comparator; 상기 누적 카운터에 의해 누적된 값이 샘플링되어 1 수평구간동안 유지되게 하는 래치부; 및A latch unit for sampling the value accumulated by the accumulation counter to be maintained for one horizontal period; And 상기 래치부에 의해 샘플링된 누적값을 기준 화소수와 비교하여 그 비교결과에 따라 상기 차지 쉐어링 제어부에 공급될 제어신호를 생성하는 제 2 비교부;를 포함하는 것을 특징으로 하는 액정표시장치.And a second comparing unit which compares the accumulated value sampled by the latch unit with the number of reference pixels and generates a control signal to be supplied to the charge sharing control unit according to the comparison result. 제 5항에 있어서,6. The method of claim 5, 상기 누적 카운터는 수평동기신호에 의해 초기화되는 것을 특징으로 하는 액정표시장치.And the accumulation counter is initialized by a horizontal synchronization signal. 제 4항에 있어서,5. The method of claim 4, 상기 논리 연산부는 제어용 스위치를 포함하는 것을 특징으로 하는 액정표시장치.And the logic operation unit comprises a control switch. 제 3항에 있어서,The method of claim 3, 상기 차지 쉐어링 제어부는,The charge sharing control unit, 상기 입력부로부터의 화소 데이터를 이용해 한 프레임의 화소 데이터들 간에 계조 차이와 기준값을 비교하여 비교결과에 따른 제어신호를 생성하는 특정패턴 인식부; 및A specific pattern recognition unit configured to generate a control signal according to a comparison result by comparing a gray level difference and a reference value between pixel data of one frame using the pixel data from the input unit; And 상기 제어신호와 소스 출력 인에이블 신호를 연산하여 연산된 논리에 따른 신호를 상기 차지 쉐어링부로 공급하는 논리 연산부;를 포함하는 것을 특징으로 하는 액정표시장치.And a logic operation unit configured to calculate the control signal and the source output enable signal, and supply a signal based on the calculated logic to the charge sharing unit. 제 8항에 있어서,9. The method of claim 8, 상기 특정패턴 인식부는, The specific pattern recognition unit, 상기 입력부로부터의 화소 데이터를 1 라인분씩 지연시키는 라인 지연기;A line delay unit for delaying pixel data from the input unit by one line; 상기 라인 지연기에서 지연된 1 라인분의 화소 데이터와 상기 입력부로부터의 1 라인분의 화소 데이터의 계조값 차이를 산출하는 감산기;A subtractor for calculating a difference between gray level values of pixel data for one line delayed by the line delay unit and pixel data for one line from the input unit; 상기 감산기에서 산출된 차이 계조값과 기준 계조값을 비교하는 제 1 비교부;A first comparator for comparing the difference gray value calculated by the subtractor with a reference gray value; 상기 제 1 비교부의 비교결과에 따라 데이터 클럭신호에 의해 누적하는 제 1 누적 카운터;A first accumulation counter accumulated by a data clock signal according to a comparison result of the first comparator; 상기 제 1 누적 카운터에 의해 누적된 값이 샘플링되어 1 수평구간동안 유지되게 하는 제 1 래치부; A first latch unit configured to sample the value accumulated by the first accumulation counter and to maintain the same for one horizontal period; 상기 제 1 래치부에 의해 샘플링된 누적값을 기준 화소수와 비교하는 제 2 비교부;A second comparing unit which compares the accumulated value sampled by the first latching unit with the number of reference pixels; 상기 제 2 비교부에서 생성된 비교신호를 수평동기신호에 의해 누적하는 제 2 누적 카운터;A second accumulation counter which accumulates the comparison signal generated by the second comparison unit by a horizontal synchronization signal; 상기 제 2 누적 카운터에 의해 누적된 값이 샘플링되어 1 수직구간동안 유지되게 하는 제 2 래치부; 및A second latch unit configured to sample a value accumulated by the second accumulation counter and to maintain the same for one vertical period; And 상기 제 2 래치부에 의해 샘플링된 누적값을 기준 라인수와 비교하여 그 비교결과에 따라 상기 차지 쉐어링 제어부에 공급될 비교신호를 생성하는 제 3 비교 부;를 포함하는 것을 특징으로 하는 액정표시장치.And a third comparison unit which compares the accumulated value sampled by the second latch unit with the number of reference lines and generates a comparison signal to be supplied to the charge sharing control unit according to the comparison result. . 제 9항에 있어서,10. The method of claim 9, 상기 제 1 누적 카운터는 수평동기신호에 의해 초기화되는 것을 특징으로 하는 액정표시장치.And the first cumulative counter is initialized by a horizontal synchronization signal. 제 9항에 있어서,10. The method of claim 9, 상기 제 2 누적 카운터는 수직동기신호에 의해 초기화되는 것을 특징으로 하는 액정표시장치.And the second cumulative counter is initialized by a vertical synchronization signal. 제 8항에 있어서,9. The method of claim 8, 상기 논리 연산부는 제어용 스위치를 포함하는 것을 특징으로 하는 액정표시장치.And the logic operation unit comprises a control switch. 복수의 게이트라인과 복수의 데이터라인이 배열된 액정패널을 포함하는 액정표시장치의 구동방법에 있어서,A driving method of a liquid crystal display device comprising a liquid crystal panel in which a plurality of gate lines and a plurality of data lines are arranged, 입력부로부터의 화소 데이터를 입력하는 단계;Inputting pixel data from an input unit; 상기 액정패널 상의 화소들에 입력할 화소 데이터 전압을 1 라인분씩 공급하는 단계;Supplying pixel data voltages inputted to pixels on the liquid crystal panel by one line; 상기 화소 데이터를 이용해서 화소간 계조 차이와 기준값을 비교하여 비교결과에 따른 제어신호를 출력하는 단계; 및Comparing the gray level difference between the pixel data and the reference value using the pixel data and outputting a control signal according to a comparison result; And 상기 제어신호의 논리에 따라 상기 복수의 데이터라인에 평균전압값을 공급하는 차지 쉐어링 동작여부를 제어하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 구동방법.And controlling the charge sharing operation of supplying an average voltage value to the plurality of data lines according to the logic of the control signal. 제 13항에 있어서,14. The method of claim 13, 상기 제어신호를 출력하는 단계는 1 라인분의 화소 데이터를 이용해서 화소들간 계조변화 정도를 검출하는 것을 특징으로 하는 액정표시장치의 구동방법.And outputting the control signal to detect the degree of gray level change between pixels using pixel data of one line. 제 14항에 있어서,15. The method of claim 14, 상기 제어신호를 출력하는 단계는, The step of outputting the control signal, 상기 입력부로부터의 화소 데이터를 1 라인분씩 지연시키는 단계;Delaying pixel data from the input unit by one line; 상기 지연된 1 라인분의 화소 데이터와 외부로부터의 1 라인분의 화소 데이터의 계조값 차이를 산출하는 단계;Calculating a gray level difference between the delayed pixel data for one line and pixel data for one line from the outside; 상기 산출된 차이 계조값과 기준 계조값을 비교하여 비교결과에 따라 데이터 클럭신호에 의해 누적하는 단계;Comparing the calculated difference gradation value with a reference gradation value and accumulating the data by a data clock signal according to a comparison result; 상기 누적된 값이 샘플링되어 1 수평구간동안 유지되게 하는 단계; 및Allowing the accumulated value to be sampled and maintained for one horizontal section; And 상기 샘플링된 누적값을 기준 화소수와 비교하여 비교결과에 따라 상기 제어신호를 생성하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 구동방법.And comparing the sampled cumulative value with a reference pixel number to generate the control signal according to a comparison result. 제 14항에 있어서,15. The method of claim 14, 상기 제어신호를 출력하는 단계는 한 프레임의 화소 데이터를 이용해서 화소들간 계조변화 정도를 검출하는 것을 특징으로 하는 액정표시장치의 구동방법.And outputting the control signal to detect the degree of gray level change between pixels using pixel data of one frame. 제 16항에 있어서,17. The method of claim 16, 상기 제어신호를 출력하는 단계는, The step of outputting the control signal, 상기 입력부로부터의 화소 데이터를 1 라인분씩 지연시키는 단계;Delaying pixel data from the input unit by one line; 상기 지연된 1 라인분의 화소 데이터와 상기 입력부로부터의 1 라인분의 화소 데이터의 계조값 차이를 산출하는 단계;Calculating a gray level difference between the delayed pixel data for one line and the pixel data for one line from the input unit; 상기 산출된 차이 계조값과 기준 계조값을 비교하여 비교결과에 따라 데이터 클럭신호에 의해 누적하는 단계;Comparing the calculated difference gradation value with a reference gradation value and accumulating the data by a data clock signal according to a comparison result; 상기 누적된 값이 샘플링되어 1 수평구간동안 유지되게 하는 단계;Allowing the accumulated value to be sampled and maintained for one horizontal section; 상기 샘플링된 누적값을 기준 화소수와 비교하여 비교결과에 따라 수평동기신호에 의해 누적하는 단계;Comparing the sampled accumulated value with a reference pixel number and accumulating the sampled accumulated value by a horizontal synchronization signal according to a comparison result; 상기 누적된 값이 샘플링되어 1 수직구간동안 유지되게 하는 단계; 및Allowing the accumulated value to be sampled and maintained for one vertical period; And 상기 샘플링된 누적값을 기준 라인수와 비교하여 비교결과에 따라 상기 제어신호를 생성하는 단계;를 포함하는 것을 특징으로 하는 액정표시장치의 구동방법.And generating the control signal according to a comparison result by comparing the sampled cumulative value with a reference number of lines.
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