KR100552906B1

KR100552906B1 - Mehtod and apparatus for driving data of liquid crystal display

Info

Publication number: KR100552906B1
Application number: KR1020030045242A
Authority: KR
Inventors: 김홍철
Original assignee: 엘지.필립스 엘시디 주식회사
Priority date: 2003-07-04
Filing date: 2003-07-04
Publication date: 2006-02-22
Also published as: KR20050003752A

Abstract

본 발명은 화질저하를 방지할 수 있도록 한 액정표시장치의 데이터 구동 장치 및 방법을 제공하는 것이다. SUMMARY OF THE INVENTION The present invention provides a data driving apparatus and method for a liquid crystal display device capable of preventing image degradation.

본 발명에 따른 액정표시장치의 데이터 구동 장치는 순차적으로 공급되는 제 1 샘플링신호 및 동시에 공급되는 제 2 샘플링신호를 생성하는 쉬프트 레지스터부와, 제 1 샘플링신호에 대응하여 상기 이미지 데이터를 순차적으로 래치하여 동시에 출력함과 아울러 상기 제 2 샘플링신호에 대응하여 상기 블랙 데이터를 동시에 래치하여 출력하는 래치부를 구비한다.A data driving device of a liquid crystal display according to the present invention includes a shift register unit for generating a first sampling signal supplied sequentially and a second sampling signal supplied simultaneously, and sequentially latching the image data in response to a first sampling signal. And a latch unit for simultaneously outputting and simultaneously latching and outputting the black data in response to the second sampling signal.

Description

액정표시장치의 데이터 구동 장치 및 방법{MEHTOD AND APPARATUS FOR DRIVING DATA OF LIQUID CRYSTAL DISPLAY} METHOD AND APPARATUS FOR DRIVING DATA OF LIQUID CRYSTAL DISPLAY}

도 1은 종래 액정표시장치의 데이터 구동 장치를 개략적으로 도시한 도면.1 is a view schematically showing a data driving device of a conventional liquid crystal display.

도 2는 도 1에 도시된 데이터 구동 집적회로의 상세 구성을 도시한 블록도.FIG. 2 is a block diagram showing a detailed configuration of the data driver integrated circuit shown in FIG.

도 3a 및 도 3b는 도 2에 도시된 쉬프트 레지스터 및 래치를 상세히 도시한 도면.3A and 3B show details of the shift register and latch shown in FIG.

도 4는 1 수평기간동안 도 3b에 도시된 래치에 공급되는 화소데이터를 나타내는 도면.FIG. 4 shows pixel data supplied to the latch shown in FIG. 3B during one horizontal period; FIG.

도 5는 도 4에 도시된 화소데이터를 이용할 경우 동기가 불일치되는 문제점을 도시한 도면.FIG. 5 illustrates a problem in which synchronization is inconsistent when using the pixel data shown in FIG. 4. FIG.

도 6a 및 도 6b는 본 발명의 실시 예에 의한 액정표시장치의 데이터 구동장치 중 쉬프트 레지스터 및 래치를 상세히 나타내는 도면.6A and 6B illustrate a shift register and a latch of a data driving device of a liquid crystal display according to an exemplary embodiment of the present invention in detail.

도 7은 1 수평기간동안 도 6b에 도시된 래치에 공급되는 화소데이터를 나타내는 도면.FIG. 7 shows pixel data supplied to the latch shown in FIG. 6B during one horizontal period; FIG.

도 8은 동기를 일치시키기 위해 도 6b에 도시된 래치에 공급되는 화소데이터를 나타내는 도면.FIG. 8 shows pixel data supplied to the latch shown in FIG. 6B to synchronize synchronization; FIG.

<도면의 주요부분에 대한 설명><Description of main parts of drawing>

2 : 액정패널 4 : 데이터 구동 집적회로(IC)2: liquid crystal panel 4: data driving integrated circuit (IC)

6 : 테이프 캐리어 패키지(TCP) 8 : 데이터 인쇄회로기판(PCB)6: Tape Carrier Package (TCP) 8: Data Printed Circuit Board (PCB)

10 : 신호 제어부 12 : 감마 전압부10 signal control unit 12 gamma voltage unit

14 : 쉬프트 레지스터부 16 : 래치부14: shift register portion 16: latch portion

15,115 : 쉬프트 레지스터 17,117 : 래치15,115: shift register 17,117: latch

18 : 디지털-아날로그 변환(DAC)부 20 : P 디코딩부18: digital-to-analog conversion (DAC) section 20: P decoding section

22 : N 디코딩부 24 : 멀티플렉서(MUX)부22: N decoding section 24: multiplexer (MUX) section

26 : 출력 버퍼부 30,130 : 플립플롭26: output buffer unit 30,130: flip-flop

32,132 : 경로제공부 50,150 : 제 1 플립플롭32,132: path providing unit 50,150: first flip-flop

52,152 : 제 2 플립플롭 54,154 : 멀티플렉서52,152: second flip-flop 54,154: multiplexer

본 발명은 액정표시장치에 관한 것으로 특히, 화질저하를 방지할 수 있도록 한 액정표시장치의 데이터 구동 장치 및 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device, and more particularly, to a data driving device and a method of a liquid crystal display device capable of preventing deterioration in image quality.

통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 액정셀들이 매트릭스 형태로 배 열되어진 액정패널과 이 액정패널을 구동하기 위한 구동회로를 구비한다. 액정패널에는 게이트라인들과 데이터라인들이 교차하게 배열되고 그 게이트라인들과 데이터라인들의 교차로 마련되는 영역에 액정셀들이 위치하게 된다. 이 액정패널에는 액정셀들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 마련된다. 화소전극들 각각은 스위칭 소자인 박막트랜지스터(Thin Film Transistor; 이하, "TFT"라함)의 소스 및 드레인 단자들을 경유하여 데이터라인들 중 어느 하나에 접속된다. TFT의 게이트단자는 화소전압신호가 1라인분씩의 화소전극들에게 인가되게 하는 게이트라인들 중 어느 하나에 접속된다. 구동회로는 게이트라인들을 구동하기 위한 게이트 드라이버와, 데이터라인들을 구동하기 위한 데이터 드라이버와, 공통전극을 구동하기 위한 공통전압 발생부를 구비한다. 게이트 드라이버는 스캐닝신호를 게이트라인들에 순차적으로 공급하여 액정패널 상의 액정셀들을 1라인분씩 순차적으로 구동한다. 데이터 드라이버는 게이트라인들 중 어느 하나에 게이트신호가 공급될 때마다 데이터라인들 각각에 화소전압신호를 공급한다. 공통전압 발생부는 공통전극에 공통전압신호를 공급한다. 이에 따라, 액정표시장치는 액정셀별로 화소전압신호에 따라 화소전극과 공통전극 사이에 인가되는 전계에 의해 광투과율을 조절함으로써 화상을 표시한다. 데이터 드라이버와 게이트 드라이버는 다수개의 집적회로(Integrated Circuit; 이하, IC라 함)로 집적화된다. 집적화된 데이터 구동 IC와 게이트 구동 IC 각각은 테이프 캐리어 패키지(Tape Carrier Package;이하, TCP라 함) 상에 실장되어 탭(TAB; Tape Automated Bonding) 방식으로 액정패널에 접속되거나, COG(Chip On Glass) 방식으로 액정패널 상에 실장된다.Conventional liquid crystal display devices display an image by adjusting the light transmittance of the liquid crystal using an electric field. To this end, the liquid crystal display includes a liquid crystal panel in which liquid crystal cells are arranged in a matrix and a driving circuit for driving the liquid crystal panel. In the liquid crystal panel, the gate lines and the data lines are arranged to cross each other, and the liquid crystal cells are positioned in an area where the gate lines and the data lines cross each other. The liquid crystal panel is provided with pixel electrodes and a common electrode for applying an electric field to each of the liquid crystal cells. Each of the pixel electrodes is connected to one of the data lines via source and drain terminals of a thin film transistor (hereinafter, referred to as a TFT) as a switching element. The gate terminal of the TFT is connected to any one of the gate lines for causing the pixel voltage signal to be applied to the pixel electrodes for one line. The driving circuit includes a gate driver for driving the gate lines, a data driver for driving the data lines, and a common voltage generator for driving the common electrode. The gate driver sequentially supplies the scanning signals to the gate lines to sequentially drive the liquid crystal cells on the liquid crystal panel by one line. The data driver supplies a pixel voltage signal to each of the data lines whenever a gate signal is supplied to any one of the gate lines. The common voltage generator supplies a common voltage signal to the common electrode. Accordingly, the liquid crystal display displays an image by adjusting light transmittance by an electric field applied between the pixel electrode and the common electrode according to the pixel voltage signal for each liquid crystal cell. The data driver and the gate driver are integrated into a plurality of integrated circuits (hereinafter, referred to as ICs). Each of the integrated data driver IC and the gate driver IC is mounted on a tape carrier package (hereinafter referred to as TCP) and connected to a liquid crystal panel using a tape automated bonding (TAB) method, or a chip on glass ) Is mounted on the liquid crystal panel.

도 1은 종래 액정표시장치의 데이터 구동 장치를 개략적으로 도시한 것으로, 데이터 구동 장치는 TCP(6)를 통해 액정패널(2)과 접속되어진 데이터 구동 IC들(4)과, TCP(6)를 통해 데이터 구동 IC들(4)과 접속되어진 데이터 인쇄회로기판(Printed Circuit Board; 이하, PCB라 함)(8)을 구비한다.FIG. 1 schematically illustrates a data driving device of a conventional liquid crystal display device. The data driving device includes data driving ICs 4 and TCP 6 connected to the liquid crystal panel 2 through TCP 6. A data printed circuit board (hereinafter referred to as a PCB) 8 connected to the data driving ICs 4 is provided.

데이터 PCB(8)는 타이밍 제어부(도시하지 않음)로부터 공급되는 각종 제어신호들 및 데이터 신호들과 파워부(도시하지 않음)로부터의 구동전압신호들을 입력하여 데이터 구동 IC들(4)로 중계하는 역할을 한다. TCP(6)는 액정패널(2)의 상단부에 마련된 데이터 패드들과 전기적으로 접속됨과 아울러 데이터 PCB(8)에 마련된 출력 패드들과 전기적으로 접속된다. 데이터 구동 IC들(4)은 디지털 신호인 화소데이터 신호를 아날로그 신호인 화소전압신호로 변환하여 액정패널(2) 상의 데이터라인들에 공급한다.The data PCB 8 inputs various control signals and data signals supplied from a timing controller (not shown) and drive voltage signals from a power unit (not shown) to relay to the data driver ICs 4. Play a role. The TCP 6 is electrically connected to the data pads provided at the upper end of the liquid crystal panel 2 and also to the output pads provided at the data PCB 8. The data driving ICs 4 convert the pixel data signal, which is a digital signal, into a pixel voltage signal, which is an analog signal, and supply the same to the data lines on the liquid crystal panel 2.

이를 위하여, 데이터 구동 IC들(4) 각각은 도 2에 도시된 바와 같이 순차적인 샘플링신호를 공급하는 쉬프트 레지스터부(14)와, 샘플링신호에 응답하여 화소데이터(VD)를 순차적으로 래치하여 동시에 출력하는 래치부(16)와, 래치부(16)로부터의 화소데이터(VD)를 화소전압신호로 변환하는 디지털-아날로그 변환부(이하, DAC부라 함)(18)와, DAC(18)로부터의 화소전압신호를 완충하여 출력하는 출력 버퍼부(26)를 구비한다. 또한, 데이터 구동 IC(4)는 타이밍 제어부(도시하지 않음)로부터 공급되는 각종 제어신호들과 화소데이터(VD)를 중계하는 신호 제어부(10)와, DAC부(18)에서 필요로 하는 정극성 및 부극성 감마전압들을 공급하는 감마 전압부(12)를 추가로 구비한다. 이러한 구성을 가지는 데이터 구동 IC들(4) 각각은 n개씩의 데이터라인들(DL1 내지 DLn)을 구동하게 된다.To this end, each of the data driver ICs 4 includes a shift register 14 for supplying a sequential sampling signal as shown in FIG. 2, and sequentially latches pixel data VD in response to the sampling signal. A latch unit 16 for outputting, a digital-to-analog converter (hereinafter referred to as a DAC unit) 18 for converting pixel data VD from the latch unit 16 into a pixel voltage signal, and a DAC 18. And an output buffer unit 26 for buffering and outputting the pixel voltage signal. In addition, the data driver IC 4 includes a signal controller 10 for relaying various control signals supplied from a timing controller (not shown) and pixel data VD, and a positive polarity required by the DAC unit 18. And a gamma voltage unit 12 for supplying negative gamma voltages. Each of the data driving ICs 4 having such a configuration drives n data lines DL1 to DLn.

신호제어부(10)는 타이밍 제어부(도시하지 않음)로부터의 각종 제어신호들(SSP, SSC, SOE, REV, POL 등)과 화소데이터(VD)가 해당 구성요소들로 출력되게 제어한다. The signal controller 10 controls various control signals (SSP, SSC, SOE, REV, POL, etc.) and pixel data VD from the timing controller (not shown) to be output to the corresponding components.

감마전압부(12)는 감마 기준전압 발생부(도시하지 않음)로부터 입력되는 다수개의 감마 기준전압을 그레이별로 세분화하여 출력한다.The gamma voltage unit 12 subdivides and outputs a plurality of gamma reference voltages inputted from a gamma reference voltage generator (not shown) for each gray.

쉬프트 레지스터부(14)에 포함된 n/6개의 쉬프트 레지스터들은 신호제어부(10)로부터의 소스 스타트 펄스(SSP)를 소스 샘플링 클럭신호(SSC)에 따라 순차적으로 쉬프트시켜 샘플링신호로 출력한다.The n / 6 shift registers included in the shift register unit 14 sequentially shift the source start pulse SSP from the signal controller 10 according to the source sampling clock signal SSC and output the sampling signal.

래치부(16)는 쉬프트 레지스터부(14)로부터의 샘플링신호에 응답하여 신호 제어부(10)로부터의 화소데이터(VD)를 일정단위씩 순차적으로 샘플링하여 래치하게 된다. 이를 위하여 래치부(16)는 n개의 화소데이터(VD)를 래치하기 위해 n개의 래치들로 구성되고, 그 래치들 각각은 화소데이터(VD)의 비트수(3비트 또는 6비트)에 대응하는 크기를 갖는다. 특히 타이밍제어부(도시하지 않음)는 전송주파수를 줄이기 위하여 화소데이터(VD)를 이븐 화소데이터(VDeven)와 오드 화소데이터(VDodd)로 나누어 각각의 전송라인을 통해 동시에 출력하게 된다. 여기서 이븐 화소데이터(VDeven)와 오드 화소데이터(VDodd) 각각은 적(R), 녹(G), 청(B) 화소데이터를 포함한다. 이에 따라 래치부(16)는 샘플링신호마다 신호 제어부(10)를 경유하여 공급되는 이븐 화소데이터(VDeven)와 오드 화소데이터(VDodd), 즉 6개의 화소데이터를 동시에 래치하게 된다. 이어서, 래치부(16)는 신호 제어부(10)로부터 의 소스 출력 이네이블신호(SOE)에 응답하여 래치된 n개의 화소데이터들(VD)을 동시에 출력한다 . 이 경우, 래치부(16)는 데이터반전 선택신호(REV)에 응답하여 트랜지션 비트수가 줄어들게끔 변조된 화소데이터(VD)들을 복원시켜 출력하게 된다. 이는 타이밍 제어부에서 데이터전송시 전자기적 간섭(EMI)을 최소화하기 위하여 트랜지션되는 비트수가 기준치를 넘어서는 화소데이터(VD)들은 트랜지션 비트수가 줄어들게끔 변조하여 공급하기 때문이다. The latch unit 16 sequentially samples and latches the pixel data VD from the signal control unit 10 in predetermined units in response to a sampling signal from the shift register unit 14. To this end, the latch unit 16 is composed of n latches for latching n pixel data VD, each of which corresponds to the number of bits (3 or 6 bits) of the pixel data VD. Has a size. In particular, the timing controller (not shown) divides the pixel data VD into even pixel data VDeven and odd pixel data VDodd to simultaneously output them through respective transmission lines in order to reduce the transmission frequency. The even pixel data VDeven and the odd pixel data VDodd each include red (R), green (G), and blue (B) pixel data. Accordingly, the latch unit 16 simultaneously latches even pixel data VDeven and odd pixel data VDodd, that is, six pixel data, supplied through the signal controller 10 for each sampling signal. Subsequently, the latch unit 16 simultaneously outputs the n pixel data VD latched in response to the source output enable signal SOE from the signal controller 10. In this case, the latch unit 16 restores and outputs the modulated pixel data VD to reduce the number of transition bits in response to the data inversion selection signal REV. This is because the timing control unit modulates and supplies the pixel data VD whose transition bit number exceeds a reference value in order to minimize electromagnetic interference (EMI) during data transmission.

DAC부(18)는 래치부(16)로부터의 화소데이터(VD)를 동시에 정극성 및 부극성 화소전압신호로 변환하여 출력하게 된다. 이를 위하여, DAC부(18)는 래치부(16)에 공통 접속된 P(Positive) 디코딩부(20) 및 N(Negative) 디코딩부(22)와, P 디코딩부(20) 및 N 디코딩부(22)의 출력신호를 선택하기 위한 멀티플렉서(MUX; 24)를 구비한다.The DAC unit 18 simultaneously converts the pixel data VD from the latch unit 16 into positive and negative pixel voltage signals and outputs the same. To this end, the DAC unit 18 is a P (Positive) decoding unit 20 and a N (Negative) decoding unit 22 commonly connected to the latch unit 16, a P decoding unit 20 and an N decoding unit ( And a multiplexer (MUX) 24 for selecting an output signal of 22).

P 디코딩부(20)에 포함되는 n개의 P 디코더들은 래치부(16)로부터 동시에 입력되는 n개의 화소데이터들을 감마전압부(12)로부터의 정극성 감마전압들을 이용하여 정극성 화소전압신호로 변환하게 된다. N 디코딩부(22)에 포함되는 n개의 N 디코더들은 래치부(16)로부터 동시에 입력되는 n개의 화소데이터들을 감마 전압부(12)로부터의 부극성 감마전압들을 이용하여 부극성 화소전압신호로 변환하게 된다. 멀티플렉서부(24)에 포함되는 n개의 멀티플렉서들은 신호제어부(10)로부터의 극성제어신호(POL)에 응답하여 P 디코더(20)로부터의 정극성 화소전압신호 또는 N 디코더(22)로부터의 부극성 화소전압신호를 선택하여 출력하게 된다.The n P decoders included in the P decoding unit 20 convert n pixel data simultaneously input from the latch unit 16 into the positive pixel voltage signal using the positive gamma voltages from the gamma voltage unit 12. Done. The n N decoders included in the N decoding unit 22 convert the n pixel data simultaneously input from the latch unit 16 into the negative pixel voltage signal using the negative gamma voltages from the gamma voltage unit 12. Done. The n multiplexers included in the multiplexer section 24 have a positive pixel voltage signal from the P decoder 20 or a negative polarity from the N decoder 22 in response to the polarity control signal POL from the signal controller 10. The pixel voltage signal is selected and output.

출력버퍼부(26)에 포함되는 n개의 출력버퍼들은 n개의 데이터라인들(D1 내지 Dn)들에 직렬로 각각 접속되어진 전압추종기(Voltage follower) 등으로 구성된다. 이러한 출력버퍼들은 DAC부(18)로부터의 화소전압신호들을 신호완충하여 데이터라인들(DL1 내지 DLn)에 공급하게 된다.The n output buffers included in the output buffer unit 26 are composed of a voltage follower connected to the n data lines D1 to Dn in series. These output buffers buffer the pixel voltage signals from the DAC unit 18 and supply them to the data lines DL1 to DLn.

도 3a 및 도 3b는 도 2에 도시된 데이터 구동 IC(4) 내에서 쉬프트 레지스터(15) 및 래치(17)를 상세히 도시한 도면이다.3A and 3B show details of the shift register 15 and the latch 17 in the data driver IC 4 shown in FIG.

도 3a를 참조하면, 종래의 쉬프트 레지스터(15)는 소스 샘플링 클럭(SSC)에 대응되어 소스 스타트 펄스(SSP)를 순차적으로 샘플링하기 위한 플립플롭(30)과, 플립플롭(30)으로 공급되는 샘플링신호의 경로를 제공하기 위한 경로제공부(32)를 포함하는 다수의 쉬프트 스테이지(SST1 내지 SSTn)를 구비한다. Referring to FIG. 3A, the conventional shift register 15 is supplied to the flip-flop 30 and the flip-flop 30 for sequentially sampling the source start pulse SSP corresponding to the source sampling clock SSC. A plurality of shift stages SST1 to SSTn including a path providing unit 32 for providing a path of a sampling signal is provided.

플립플롭(30)은 자신에게 공급되는 소스 샘플링 클럭(SSC) 및 소스 스타트 펄스(SSP)(또는 샘플링신호)에 대응하여 샘플링신호를 생성한다. 경로제공부(32)는 자신에게 공급되는 소스 스타트 펄스(SSP) 또는 샘플링신호를 자신이 접속된 플립플롭(30)으로 공급한다. The flip-flop 30 generates a sampling signal in response to the source sampling clock SSC and the source start pulse SSP (or sampling signal) supplied thereto. The path providing unit 32 supplies the source start pulse SSP or the sampling signal supplied to the path supply unit 32 to the flip-flop 30 to which it is connected.

한편, 쉬프트 레지스터(15)는 제 1단자(40), 제 2단자(42), 제 3단자(44), 제 4단자(46) 및 제 5단자(48)를 구비한다. Meanwhile, the shift register 15 includes a first terminal 40, a second terminal 42, a third terminal 44, a fourth terminal 46, and a fifth terminal 48.

제 1단자(40)는 쉬프트 레지스터(15)의 쉬프트 방향을 결정한다. 예컨데, 제 1단자(40)로 하이(High)의 신호가 입력되면 쉬프트 레지스터(15)의 쉬프트방향은 오른쪽으로 설정되고, 그 외의 경우는 쉬프트방향이 왼쪽으로 설정된다. 이 때, 제 1단자(40)가 입력단자에 접속되고, 출력단자가 경로제공부(32)에 접속되는 인버터(INT)에 의해 쉬프트방향이 왼쪽으로 설정된다.The first terminal 40 determines the shift direction of the shift register 15. For example, when a high signal is input to the first terminal 40, the shift direction of the shift register 15 is set to the right, and in other cases, the shift direction is set to the left. At this time, the shift direction is set to the left by the inverter INT in which the first terminal 40 is connected to the input terminal and the output terminal is connected to the path providing unit 32.

제 2단자(42)는 신호제어부(10)로부터 소스 샘플링 클럭(SSC) 신호를 입력받는다. The second terminal 42 receives a source sampling clock (SSC) signal from the signal controller 10.

제 3단자(44)는 제 1단자(40)로 하이(Hing)의 신호가 입력되면 신호제어부(10)로부터 소스 스타트 펄스(SSP) 신호를 입력받고, 그 외의 경우는 쉬프트 레지스터(15)로부터 발생된 캐리신호(Carry)를 다음단의 D-IC로 공급한다. The third terminal 44 receives a source start pulse SSP signal from the signal controller 10 when a high signal is input to the first terminal 40. Otherwise, the third terminal 44 receives the source start pulse SSP signal from the shift register 15. The generated carry signal is supplied to the next stage D-IC.

제 4단자(46)는 제 1단자(40)로 하이(Hing)의 신호가 입력되면 쉬프트 레지스터(15)로부터 발생된 캐리신호(Carry)를 다음단의 D-IC로 공급하고, 그 외의 경우는 신호제어부(10)로부터 소스 스타트 펄스(SSP) 신호를 입력받는다.The fourth terminal 46 supplies a carry signal Carry generated from the shift register 15 to the next stage D-IC when a high signal is input to the first terminal 40. Receives a source start pulse (SSP) signal from the signal controller 10.

제 5단자들(SP1 내지 SPn)은 샘플링신호를 래치(17)로 순차적으로 공급한다.The fifth terminals SP1 to SPn sequentially supply the sampling signal to the latch 17.

여기서, 제 1 번째 쉬프트 스테이지(SST1)의 샘플링신호가 입력단자로 공급되고, 출력단자가 제 3단자(44)에 접속되는 제 1 버퍼(BF1)와, 제 n 번째 스테이지(STn)의 샘플링신호가 입력단자로 공급되고, 출력단자가 제 4단자(46)에 접속되는 제 2 버퍼(BF2)에 의해 제 3 및 제 4단자(44,46)의 역할이 달라진다. 즉, 제 1단자(40)로 하이(High)의 신호가 입력되면 제 1 버퍼(BF1)는 작동을 하지 않고, 제 2 버퍼(BF2)가 작동을 하게되어 제 3단자(44)는 소스 스타트 펄스(SSP)를 제 1 번째 쉬프트 스테이지(SST1)로 공급하고, 제 4단자(46)는 제 n 번째 쉬프트 스테이지(SSTn)로부터 캐리(Carry) 신호를 입력 받게 된다. 그리고, 제 1단자(40)로 로우(Low) 신호가 입력되면 제 1 버퍼(BF1)는 작동을 하고, 제 2 버퍼(BF2)가 작동을 하지 않게되어 제 3단자(44)는 제 n 스테이지(STn)로부터 캐리(Carry) 신호를 입력받고, 제 4단자(46)는 소스 스타트 펄스(SSP)를 제 1 번째 쉬프트 스테이지(SST1)로 공급하게 된다.Here, the sampling signal of the first shift stage SST1 is supplied to the input terminal, the first buffer BF1 to which the output terminal is connected to the third terminal 44, and the sampling signal of the nth stage STn The role of the third and fourth terminals 44 and 46 is changed by the second buffer BF2 which is supplied to the input terminal and the output terminal is connected to the fourth terminal 46. That is, when a high signal is input to the first terminal 40, the first buffer BF1 does not operate and the second buffer BF2 operates, so that the third terminal 44 starts the source. The pulse SSP is supplied to the first shift stage SST1, and the fourth terminal 46 receives a carry signal from the n th shift stage SSTn. When the low signal is input to the first terminal 40, the first buffer BF1 is operated and the second buffer BF2 is not operated, so the third terminal 44 is the nth stage. The carry signal is input from STn, and the fourth terminal 46 supplies the source start pulse SSP to the first shift stage SST1.

또한, 쉬프트 레지스터(15)는 쉬프트 레지스터의 쉬프트 방향에 따라 소스 스타트 펄스(SSP)를 제 1 번째 쉬프트 스테이지(SST1) 또는 제 n 번째 쉬프트 스테이지(SSTn)로 공급하기 위한 제 1 앤드 게이트(AND1) 및 제 2 앤드 게이트(AND2)를 구비한다.In addition, the shift register 15 may supply the source start pulse SSP to the first shift stage SST1 or the nth shift stage SSTn according to the shift direction of the shift register. And a second AND gate AND2.

제 1 앤드 게이트(AND1)는 제 1단자(40)의 출력과 제 3단자(44)의 출력이 입력단자로 공급되고, 출력단자가 제 1 번째 쉬프트 스테이지(SST1)로 공급된다. 이러한 제 1 앤드 게이트(AND1)는 제 1단자(40)로부터 "1"의 데이터를 공급받고, 제 3단자(44)로부터 공급되는 "1"의 데이터를 갖는 소스 스타트 펄스(SSP)에 의해 "1"을 출력하게 되어 소스 스타트 펄스(SSP)를 제 1 번째 쉬프트 스테이지(SST1)로 공급하게 된다. 이 때, 쉬프트 레지스터(15)는 제 1 번째 쉬프트 스테이지(SST1)로부터 오른쪽으로 쉬프트를 하게 된다. 한편, 제 1 앤드 게이트(AND1)는 제 1단자(40)로부터 "1"의 데이터를 공급받지 않으면 소스 스타트 펄스(SSP)를 제 1 번째 쉬프트 스테이지(SST1)로 공급하지 않는다.In the first AND gate AND1, the output of the first terminal 40 and the output of the third terminal 44 are supplied as input terminals, and the output terminal is supplied to the first shift stage SST1. The first AND gate AND1 receives the data of "1" from the first terminal 40 and the source start pulse SSP having the data of "1" supplied from the third terminal 44. It outputs 1 "and supplies the source start pulse SSP to the 1st shift stage SST1. At this time, the shift register 15 shifts to the right from the first shift stage SST1. Meanwhile, the first AND gate AND1 does not supply the source start pulse SSP to the first shift stage SST1 unless the first terminal 40 receives the data of “1” from the first terminal 40.

제 2 앤드 게이트(AND2)는 인버터(INT)의 출력과 제 4단자(46)의 출력이 입력단자로 공급되고, 출력단자가 제 n 번째 쉬프트 스테이지(SSTn)로 공급된다. 이러한 제 2 앤드 게이트(AND2)는 제 1단자(40)로 "0"의 데이터가 입력되면 인버터(INT)에 의해 "1"의 데이터를 입력받고, 제 4단자(46)로부터 공급되는 "1"의 데이터를 갖는 소스 스타트 펄스(SSP)에 의해 "1"을 출력하게 되어 소스 스타트 펄스(SSP)를 제 n 번째 쉬프트 스테이지(SSTn)로 공급하게 된다. 이 때, 쉬프트 레 지스터(15)는 제 n 번째 쉬프트 스테이지(SSTn)로부터 왼쪽으로 쉬프트를 하게 된다. 한편, 제 2 앤드 게이트(AND2)는 인버터(INT)로부터 "1"의 데이터를 공급받지 않으면 소스 스타트 펄스(SSP)를 제 n 번째 쉬프트 스테이지(SSTn)로 공급하지 않는다.In the second AND gate AND2, the output of the inverter INT and the output of the fourth terminal 46 are supplied to the input terminal, and the output terminal is supplied to the nth shift stage SSTn. When the data of " 0 " is input to the first terminal 40, the second AND gate AND2 receives the data of " 1 " by the inverter INT and " 1 supplied from the fourth terminal 46 ". "1" is output by the source start pulse SSP having the data of "", and the source start pulse SSP is supplied to the nth shift stage SSTn. At this time, the shift register 15 shifts to the left from the n th shift stage SSTn. On the other hand, the second AND gate AND2 does not supply the source start pulse SSP to the nth shift stage SSTn unless the data of "1" is supplied from the inverter INT.

한편, 제 i(i는 자연수)번째 쉬프트 스테이지(SSTi) 경로제공부(32)는 일측단자가 소스 스타트 펄스(SSP)를 출력하는 제 3단자(44) 또는 제 4단자(46)에 접속되거나 제 i-1 번째 제 5단자(SPi-1)에 접속되고, 다른측단자가 제 1단자(40)에 접속되는 제 3 앤드 게이트(AND3)와, 일측단자가 인버터(INT)에 접속되고, 다른측단자가 i+1번째 쉬프트 스테이지(SSTi+1)의 제 5단자(SPi+1)에 접속된 제 4 앤드 게이트(AND4)와, 입력단자가 제 3 앤드 게이트(AND3) 및 제 4 앤드 게이트(AND4)에 접속됨과 아울러 출력단자가 플립플립(30)의 입력단자에 접속된 오어 게이트(OR)를 구비한다.Meanwhile, the i (i is a natural number) th shift stage (SSTi) path providing unit 32 may be connected to the third terminal 44 or the fourth terminal 46 at which one terminal outputs the source start pulse SSP. A third end gate AND3 connected to the i-th fifth terminal SPi-1, the other terminal connected to the first terminal 40, and one terminal connected to the inverter INT, A fourth end gate AND4 having the other terminal connected to the fifth terminal SPi + 1 of the i + 1th shift stage SSTi + 1, and an input terminal having a third end gate AND3 and a fourth end; The OR gate is connected to the gate AND4 and the output terminal is connected to the input terminal of the flip-flop 30.

제 3 앤드 게이트(AND3)는 쉬프트 레지스터(15)가 오른쪽으로 쉬프트할 때 제 3단자(44)로부터 "1"의 데이터를 갖는 소스 스타트 펄스(SSP)를 공급받거나 제 5단자(48)로부터 "1"의 데이터를 갖는 이전단의 샘플링신호를 공급받음과 아울러 제 1단자(40)로부터 "1"의 데이터를 공급받으면 "1"의 데이터를 출력하게 된다. The third AND gate AND3 receives the source start pulse SSP having the data of "1" from the third terminal 44 when the shift register 15 shifts to the right, or from the fifth terminal 48. When the sampling signal of the previous stage having the data of 1 "is supplied and the data of" 1 "is supplied from the first terminal 40, the data of" 1 "is output.

제 4 앤드 게이트(AND4)는 쉬프트 레지스터(15)가 왼쪽으로 쉬프트할 때 제 4단자(46)로부터 "1"의 데이터를 갖는 소스 스타트 펄스(SSP)를 공급받거나 제 5단자(48)로부터 "1"의 데이터를 갖는 이전단의 샘플링신호를 공급받음과 아울러 인버터(INT)부터 "1"의 데이터를 공급받으면 "1"의 데이터를 출력하게 된다.The fourth AND gate AND4 receives the source start pulse SSP having data of "1" from the fourth terminal 46 or moves from the fifth terminal 48 when the shift register 15 shifts to the left. When the sampling signal of the previous stage having the data of 1 "is supplied and the data of" 1 "is supplied from the inverter INT, the data of" 1 "is output.

오어 게이트(OR)는 제 3 및 제 4 앤드 게이트(AND3,AND4)의 출력 중 어느 하나를 입력받아 플립플롭(30)으로 공급한다.The OR gate OR receives one of the outputs of the third and fourth AND gates AND3 and AND4 and supplies it to the flip-flop 30.

여기서 쉬프트 스테이지의 동작과정을 상세히 설명하면, 먼저 신호제어부(10)로부터 소스 샘플링 클럭(SSC) 및 소스 스타트 펄스(SSP)가 입력된다. 이 때, 쉬프트 레지스터(15)의 쉬프트 방향은 오른쪽으로 설정되어 있다고 가정한다. 신호제어부(10)로부터 입력된 소스 샘플링 클럭(SSC)은 제 1 번째 쉬프트 스테이지(SST1)에 포함된 플립플롭(30)의 클럭단자로 입력된다. 그리고, 신호제어부(10)로부터 입력된 소스 스타트 펄스(SSP)는 제 1 앤드 게이트(AND1)의 일측단자로 공급된다. 여기서, 제 1 앤드 게이트(AND1)의 다른측단자로 "1"의 데이터가 공급되기 때문에(즉, 오른쪽으로 쉬프트되기 때문에) 제 1 앤드 게이트(AND1)는 "1"의 데이터를 제 1 번째 쉬프트 스테이지(SST1)에 포함된 경로제어부(32)로 공급된다. Herein, the operation of the shift stage will be described in detail. First, the source sampling clock SSC and the source start pulse SSP are input from the signal controller 10. At this time, it is assumed that the shift direction of the shift register 15 is set to the right. The source sampling clock SSC input from the signal controller 10 is input to the clock terminal of the flip-flop 30 included in the first shift stage SST1. The source start pulse SSP input from the signal controller 10 is supplied to one terminal of the first AND gate AND1. Here, because the data of "1" is supplied to the other terminal of the first AND gate AND1 (that is, shifted to the right), the first AND gate AND1 shifts the data of "1" to the first shift. It is supplied to the path control part 32 included in the stage SST1.

실제로 제 1 앤드 게이트(AND1)로부터 공급되는 "1"의 데이터는 제 3 앤드 게이트(AND3)의 일측단자로 입력된다. 이 때, 제 3 앤드 게이트(AND3)의 다른측 단자로 제 1단자(40)의 "1"의 데이터가 입력되기 때문에 제 3 앤드 게이트(AND3)는 "1"의 데이터를 오어 게이트(OR)로 출력한다. 제 3 앤드 게이트(AND3)로부터 "1"의 데이터를 입력받은 오어 게이트(OR)는 플립플롭(30)의 입력단자로 "1"의 데이터 신호를 공급한다. In fact, the data of "1" supplied from the first AND gate AND1 is input to one terminal of the third AND gate AND3. At this time, since the data of " 1 " of the first terminal 40 is input to the other terminal of the third AND gate AND3, the third AND gate AND3 receives the data of " 1 " Will output The OR gate OR, which receives data of “1” from the third AND gate AND3, supplies a data signal of “1” to an input terminal of the flip-flop 30.

한편, 제 2단자(42)로 입력된 소스 샘플링 클럭(SSC) 신호는 제 1 번째 쉬프트 스테이지(SST1)의 플립플롭(30)으로 공급된다. 이 때, 제 1 번째 쉬프트 스테 이지(SST1)의 플립플롭(30)의 입력단자로 "1"의 데이터가 입력되기 때문에 제 1 번째 쉬프트 스테이지(SST1)의 플립플롭(30)은 "1"의 데이터를 제 1 번째 제 5 단자(SP1)단자로 출력한다. 여기서, 제 1 번째 제 5단자(SP1)로 출력되는 "1"의 샘플링신호는 제 2 번째 쉬프트 스테이지(SST2)의 경로제어부(32)로 입력된다.Meanwhile, the source sampling clock SSC signal input to the second terminal 42 is supplied to the flip-flop 30 of the first shift stage SST1. At this time, since the data of "1" is input to the input terminal of the flip-flop 30 of the first shift stage SST1, the flip-flop 30 of the first shift stage SST1 is "1". Data is output to the first fifth terminal SP1 terminal. Here, the sampling signal of "1" output to the first fifth terminal SP1 is input to the path control unit 32 of the second shift stage SST2.

제 2 번째 쉬프트 스테이지(SST2)의 경로제어부(32)로 입력된 "1"의 샘플링신호는 제 3 앤드 게이트(AND3)의 일측단자로 입력된다. 이 때, 제 3 앤드 게이트(AND3)의 다른측 단자로 제 1단자(40)의 "1"의 데이터가 입력되기 때문에 제 3 앤드 게이트(AND3)는 "1"의 데이터를 오어 게이트(OR)로 출력한다. 제 3 앤드 게이트(AND3)로부터 "1"의 데이터를 입력받은 오어 게이트(OR)는 플립플롭(30)의 입력단자로 "1"의 데이터 신호를 공급한다. A sampling signal of "1" input to the path controller 32 of the second shift stage SST2 is input to one terminal of the third AND gate AND3. At this time, since the data of " 1 " of the first terminal 40 is input to the other terminal of the third AND gate AND3, the third AND gate AND3 receives the data of " 1 " Will output The OR gate OR, which receives data of “1” from the third AND gate AND3, supplies a data signal of “1” to an input terminal of the flip-flop 30.

한편, 제 2단자(42)로 입력된 소스 샘플링 클럭(SSC) 신호는 제 2 번째 쉬프트 스테이지(SST2)의 플립플롭(30)으로 공급된다. 이 때, 제 2 번째 쉬프트 스테이지(SST2)의 플립플롭(30)의 입력단자로 "1"의 데이터가 입력되기 때문에 제 2 번째 쉬프트 스테이지(SST2)의 플립플롭(30)은 "1"의 데이터를 제 2 번째 제 5 단자(SP2)단자로 출력한다. 여기서, 제 2 번째 제 5단자(SP2)로 출력되는 "1"의 샘플링신호는 제 3 번째 쉬프트 스테이지(SST3)의 경로제어부(32)로 입력된다.On the other hand, the source sampling clock SSC signal input to the second terminal 42 is supplied to the flip-flop 30 of the second shift stage SST2. At this time, since the data "1" is input to the input terminal of the flip-flop 30 of the second shift stage SST2, the flip-flop 30 of the second shift stage SST2 is the data of "1". Is output to the second fifth terminal SP2 terminal. Here, the sampling signal of "1" output to the second fifth terminal SP2 is input to the path controller 32 of the third shift stage SST3.

실제로 쉬프트 레지스터(15)는 이와 같은 동작을 반복하면서 순차적으로 샘플링신호(즉 "1"의 데이터)를 제 1 번째 제 5단자(SP1) 내지 제 n 번째 제 5단자(SPn)로 공급하게 된다. In practice, the shift register 15 repeats this operation and sequentially supplies the sampling signal (ie, data of "1") to the first fifth terminal SP1 to the nth fifth terminal SPn.

도 3b를 참조하면, 래치(17)는 쉬프트 레지스터(15)에 의해 순차적으로 샘플 링된 샘플링신호에 따라 래치된 데이터를 순차적으로 출력하기 위한 제 1 플립플롭(50)과, 제 1 플립플롭(50)으로부터 출력되는 데이터를 순차적으로 래치함과 아울러 소스 출력 이네이블신호(SOE)에 대응하여 래치된 n개의 화소데이터를 동시에 출력하는 제 2 플립플롭(52)과, 데이터반전 선택신호(REV)에 대응하여 트랜지션 비트수가 줄어들게끔 변조된 화소데이터(VD)들을 복원 및 시분할하여 출력하는 멀티플레서(54)를 포함하는 다수의 래치 스테이지들(RST1 내지 RSTn)을 구비한다.Referring to FIG. 3B, the latch 17 includes a first flip-flop 50 and a first flip-flop 50 for sequentially outputting data latched according to a sampling signal sequentially sampled by the shift register 15. The second flip-flop 52 and the data inversion selection signal REV which sequentially latch the data outputted from the N-th output and simultaneously output the n pixel data latched in correspondence to the source output enable signal SOE. A plurality of latch stages RST1 to RSTn including a multiplexer 54 for restoring, time-dividing and outputting the modulated pixel data VD so as to reduce the number of transition bits.

제 1 플립플롭(50)은 자신에게 공급되는 샘플링신호 및 화소데이터(VD)에 대응하여 자신에게 래치된 화소데이터(VD)를 제 2 플립플롭(52)으로 공급한다. 제 2 플립플롭(52)은 자신에게 공급되는 n개의 화소데이터(VD)를 래치한 후 소스 출력 이네이블신호(SOE)에 대응하여 동시에 멀티플렉서(54)로 공급한다. 멀티플렉서(54)는 신호제어부(10)로부터 공급되는 데이터반전 선택신호(REV)에 대응하여 트랜지션 비트수가 줄어들게끔 변조된 화소데이터(VD)을 복원 및 시분할 하여 출력한다.The first flip-flop 50 supplies the pixel data VD latched to the second flip-flop 52 in response to the sampling signal and the pixel data VD supplied to the first flip-flop 50. The second flip-flop 52 latches the n pixel data VD supplied to the second flip-flop 52 and simultaneously supplies the multiplexer 54 to the multiplexer 54 in response to the source output enable signal SOE. The multiplexer 54 recovers and time-divisions the pixel data VD modulated to reduce the number of transition bits in response to the data inversion selection signal REV supplied from the signal controller 10.

한편, 래치(17)는 제 6단자(60), 제 7단자(62) 및 제 8단자(64)를 구비한다. The latch 17 includes a sixth terminal 60, a seventh terminal 62, and an eighth terminal 64.

제 6단자(60)는 신호제어부(10)로부터 n개의 화소데이터(VD)를 입력받는다. 제 7단자(62)는 신호제어부(10)로부터 래치된 n개의 화소데이터(VD)를 동시에 출력하기 위한 소스 출력 이네이블신호(SOE)를 입력받는다. 제 8단자(64)는 신호제어부(10)로부터 트랜지션 비트수가 줄어들끔 변조된 화소데이터(VD)을 복원하기 위한 데이터반전 선택신호(REV)를 입력받는다.The sixth terminal 60 receives n pixel data VD from the signal controller 10. The seventh terminal 62 receives a source output enable signal SOE for simultaneously outputting the n pixel data VD latched from the signal controller 10. The eighth terminal 64 receives a data inversion selection signal REV for restoring the pixel data VD modulated such that the number of transition bits is reduced from the signal controller 10.

여기서 래치 스테이지의 동작과정을 상세히 설명하면, 먼저 쉬프트 레지스터(15)로부터 출력된 샘플링신호가 입력됨과 아울러 신호제어부(10)로부터 n 개의 화소데이터(VD)가 입력된다. 쉬프트 레지스터(15)로부터 출력된 샘플링신호는 제 1 번째 래치 스테이지(RST1)에 포함된 제 1 플립플롭(50)의 클럭단자로 입력된다. 그리고, 신호제어부(10)로부터 입력된 화소데이터(VD)는 제 1 번째 래치 스테이지(RST1)에 포함된 제 1 플립플롭(50)의 입력단자로 공급된다. 그러면 제 1 번째 래치 스테이지(RST1)에 포함된 제 1 플립플롭(50)에 래치되어 있던 화소데이터(VD)가 제 1 번째 래치 스테이지(RST1)에 포함된 제 2 플립플롭(52)의 입력단자로 공급되고, 제 1 번째 래치 스테이지(RST1)에 포함된 제 1 플립플롭(50)에는 새로운 화소데이터(VD)가 래치된다. 그 후, 쉬프트 레지스터(15)로부터 출력된 샘플링신호는 제 2 번째 래치 스테이지(RST2)에 포함된 제 1 플립플롭(50)의 클럭단자로 입력된다. 그리고, 신호제어부(10)로부터 입력된 화소데이터(VD)는 제 2 번째 래치 스테이지(RST2)에 포함된 제 1 플립플롭(50)의 입력단자로 공급된다. 그러면 제 2 번째 래치 스테이지(RST2)에 포함된 제 1 플립플롭(50)에 래치되어 있던 화소데이터(VD)가 제 2 번째 래치 스테이지(RST2)에 포함된 제 2 플립플롭(52)의 입력단자로 공급되고, 제 2 번째 래치 스테이지(RST2)에 포함된 제 1 플립플롭(50)에는 새로운 화소데이터(VD)가 래치된다. Herein, the operation of the latch stage will be described in detail. First, the sampling signal output from the shift register 15 is input and the n pixel data VD is input from the signal controller 10. The sampling signal output from the shift register 15 is input to the clock terminal of the first flip-flop 50 included in the first latch stage RST1. The pixel data VD input from the signal controller 10 is supplied to an input terminal of the first flip-flop 50 included in the first latch stage RST1. Then, the pixel data VD latched on the first flip-flop 50 included in the first latch stage RST1 is input to the second flip-flop 52 included in the first latch stage RST1. The new pixel data VD is latched to the first flip-flop 50 included in the first latch stage RST1. Thereafter, the sampling signal output from the shift register 15 is input to the clock terminal of the first flip-flop 50 included in the second latch stage RST2. The pixel data VD input from the signal controller 10 is supplied to an input terminal of the first flip-flop 50 included in the second latch stage RST2. Then, the pixel data VD latched on the first flip-flop 50 included in the second latch stage RST2 is input to the second flip-flop 52 included in the second latch stage RST2. The new pixel data VD is latched to the first flip-flop 50 which is supplied to the second latch stage RST2.

실제로, 래치(17)는 쉬프트 레지스터(15)로부터 순차적으로 샘플링신호를 입력받아 각각의 래치 스테이지(RST1 내지 RSTn)에 포함된 제 1 플립플롭(50)에 래치되어 있던 화소데이터(VD)를 각각의 래치 스테이지(RST1 내지 RSSTn)에 포함된 제 2 플립플롭(52)으로 순차적으로 래치하게 된다. 즉, 마지막 래치 스테이지(RSSTn) 의 제 2 플립플롭(52)에 화소데이터(VD)가 래치될 때 까지 제 1 내지 제 n-1 래치 스테이지(RST1 내지 RSTn-1)에 포함된 제 2 플립플롭(52)에는 화소데이터(VD)가 래치되어 있다. In practice, the latch 17 receives the sampling signals sequentially from the shift register 15 and respectively stores the pixel data VD latched in the first flip-flop 50 included in each latch stage RST1 to RSTn. The second flip-flop 52 included in the latch stages RST1 to RSSTn may be sequentially latched. That is, the second flip-flop included in the first to n-1 latch stages RST1 to RSTn-1 until the pixel data VD is latched to the second flip-flop 52 of the last latch stage RSSTn. At 52, pixel data VD is latched.

그 후, 신호제어부(10)로부터 소스 출력 인에이블(SOE) 신호가 제 2 플립플롭(52)의 클럭단자에 입력된다. 이에 따라, 제 2 플립플롭(52)에 래치되어 있던 1 라인의 모든 화소데이터(VD)가 동시에 멀티플렉서(54)로 출력된다. 이 때, 신호제어부(10)로부터 멀티플렉서(54)에 입력되는 데이터반전 선택신호(REV)에 대응하여 트랜지션 비트수가 줄어들게끔 변조된 화소데이터(VD)들을 복원시켜 시분할하여 출력하게 된다.Thereafter, a source output enable (SOE) signal is input from the signal controller 10 to the clock terminal of the second flip-flop 52. Accordingly, all the pixel data VDs of one line latched in the second flip-flop 52 are simultaneously output to the multiplexer 54. At this time, in response to the data inversion selection signal REV input from the signal controller 10 to the multiplexer 54, the pixel data VD modulated so as to reduce the number of transition bits is recovered and time-divided.

한편, 액정표시장치는 게이트하이전압(Vgh)이 공급되는 스캐닝기간 동안, 액정셀에 화소데이터(VD)가 공급되고 스캐닝기간을 제외한 나머지 프레임기간에 액정셀에 공급된 화소데이터전압을 유지하여 화상을 프레임 기간 동안 표시하게 된다. 이에 따라, 액정표시장치는 유지특성 때문에 동화상에서 표시화상이 흐릿하게 된다. 이러한 지각영상의 차는 움직임을 추종하는 눈에서 일시적으로 지속되는 영상의 적분효과에 기인한다. 따라서, 액정표시장치의 응답속도가 빠르다 하더라도, 눈의 움직임과 매 프레임의 정적영상(static image) 사이의 불일치로 인하여 관람자는 동화상에서 표시화상을 흐릿하게 보게 된다. 이를 방지하기 위하여, 도 4에 도시된 바와 같이 1 라인분의 화소데이터(VD)가 출력되는 1 수평기간(1 Hsync)(즉, 게이트가 온 되어 있는 기간) 동안 래치(17)로 공급되는 화소데이터(VD)는 이미지데이터(Image data)와 함께 블랙 데이터(Black data)를 삽입하는 임펄스(Impulse) 구동을 이용한다. On the other hand, in the liquid crystal display device, the pixel data VD is supplied to the liquid crystal cell during the scanning period in which the gate high voltage Vgh is supplied, and the pixel data voltage supplied to the liquid crystal cell is maintained in the remaining frame period except for the scanning period. Is displayed during the frame period. Accordingly, the liquid crystal display device blurs the display image in the moving image due to the retention characteristics. This difference in perceptual image is due to the integral effect of the image which is temporarily persisted in the eye following the movement. Therefore, even if the response speed of the liquid crystal display is fast, the viewer may blur the display image in the moving image due to the inconsistency between the eye movement and the static image of each frame. In order to prevent this, as shown in FIG. 4, the pixel supplied to the latch 17 during one horizontal period 1 Hsync (that is, the period when the gate is turned on) in which one line of pixel data VD is outputted is shown. The data VD uses impulse driving in which black data is inserted together with image data.

그러나, 이러한 블랙 데이터(Black data)는 동화상에서 표시화상을 흐릿하게 보게 되는 것을 방지하는 것일 뿐 실제 화상을 표시하는 데이터가 아니므로 전송상의 소모적인 시간낭비가 될 수 있다. 다시말해서, 블랙 데이터(Black data)는 실제 화상을 표시하는 데이터가 아님에도 불구하고 이미지 데이터(Image data)처럼 소스 샘플링 클럭(SSP)에 따라 순차적으로 샘플링되어 블랙 데이터(Black data)를 플립플롭에 모두 래치한 후 동시에 출력하게 되므로 전송상 소모적인 시간낭비가 될 수 있다. 또한, 도 5에 도시된 바와 같이 이미지 데이터(Image data)가 공급된 후 블랙 데이터(Black data)가 공급되기 전에 TFT는 턴-오프되는데, 이 때 TFT는 어느 정도의 시간을 유지한 후 턴-오프 되기 때문에 동기가 맞지 않아 블랙 데이터(Black data)가 TFT로 공급되어 차징(Charging) 특성이 저하됨으로써 화질을 저하시키는 문제점이 있다.However, such black data only prevents the display image from being blurred in a moving image, and is not data for displaying an actual image, which can be a waste of time in transmission. In other words, although black data is not data representing an actual image, black data is sequentially sampled according to the source sampling clock SSP like image data, and black data is flipped onto a flip-flop. All of them are latched and output at the same time, which can be a waste of time in transmission. In addition, as shown in FIG. 5, after the image data is supplied and before the black data is supplied, the TFT is turned off. In this case, the TFT is turned after maintaining some time. Since the synchronization is off, the black data is supplied to the TFT, and the charging characteristic is lowered, thereby degrading the image quality.

따라서, 본 발명의 목적은 화질저하를 방지할 수 있도록 한 액정표시장치의 데이터 구동 장치 및 방법을 제공하는데 있다.
Accordingly, it is an object of the present invention to provide a data driving apparatus and method for a liquid crystal display device capable of preventing image degradation.

상기 목적을 달성하기 위하여, 본 발명의 실시예에 의한 액정표시장치의 데이터 구동장치는 순차적으로 공급되는 제 1 샘플링신호 및 동시에 공급되는 제 2 샘플링신호를 생성하는 쉬프트 레지스터부와, 제 1 샘플링신호에 대응하여 상기 이미지 데이터를 순차적으로 래치하여 동시에 출력함과 아울러 상기 제 2 샘플링신호에 대응하여 상기 블랙 데이터를 동시에 래치하여 출력하는 래치부를 구비한다.In order to achieve the above object, the data driving device of the liquid crystal display according to the embodiment of the present invention includes a shift register section for generating a first sampling signal supplied sequentially and a second sampling signal supplied simultaneously, and a first sampling signal. And a latch unit for sequentially latching and outputting the image data in correspondence to the second data and simultaneously latching and outputting the black data in response to the second sampling signal.

상기 액정표시장치의 데이터 구동장치에서 상기 제 1 샘플링신호는 상기 쉬프트 레지스터부로 공급되는 소스 스타트 펄스에 의해 순차적으로 출력되는 것을 특징으로 한다.In the data driving device of the liquid crystal display, the first sampling signal is sequentially output by a source start pulse supplied to the shift register unit.

상기 액정표시장치의 데이터 구동장치에서 상기 제 2 샘플링신호는 상기 쉬프트 레지스터부로 공급되는 블랙 인에이블 신호에 의해 동시에 출력되는 것을 특징으로 한다.In the data driving device of the liquid crystal display, the second sampling signal may be simultaneously output by the black enable signal supplied to the shift register unit.

상기 액정표시장치의 데이터 구동장치에서 상기 쉬프트 레지스터부는 소스 샘플링 클럭에 대응하여 소스 스타트 펄스를 순차적으로 샘플링하기 위한 플립플롭과, 상기 플립플롭으로 공급되는 상기 제 1 및 제 2 샘플링신호의 경로를 제공하기 위한 경로제공부를 포함하는 다수의 쉬프트 스테이지를 구비한다.In the data driving device of the liquid crystal display, the shift register unit provides a flip-flop for sequentially sampling a source start pulse in response to a source sampling clock, and a path of the first and second sampling signals supplied to the flip-flop. It includes a plurality of shift stages including a path providing unit for.

상기 액정표시장치의 데이터 구동장치에서 상기 플립플롭은 자신에게 공급되는 소스 샘플링 클럭과 상기 소스 스타트 펄스 및 전단 쉬프트 스테이지의 제 1 및 제 2 샘플링신호 중 어느 하나에 대응하여 상기 제 1 및 제 2 샘플링신호를 생성하는 것을 특징으로 한다.In the data driving device of the liquid crystal display, the flip-flop is configured to sample the first and second sampling signals corresponding to any one of a source sampling clock supplied to the liquid crystal display and a first and second sampling signals of the source start pulse and the front shift stage. And generating a signal.

상기 액정표시장치의 데이터 구동장치에서 상기 경로제공부는 자신에게 공급되는 상기 소스 스타트 펄스 및 블랙 인에이블 신호 중 어느 하나를 자신이 접속된 상기 플립플롭으로 공급하는 것을 특징으로 한다.In the data driving device of the liquid crystal display, the path providing unit supplies any one of the source start pulse and the black enable signal supplied thereto to the flip-flop connected thereto.

본 발명의 실시예에 의한 액정표시장치의 데이터 구동방법은 쉬프트 레지스터부로 소스 스타트 펄스 및 블랙 인에이블 신호 중 어느 하나가 공급되는 단계와, 소스 스타트 펄스가 공급되는 기간동안 제 1 샘플링 신호를 순차적으로 출력하는 단계와, 블랙 인에이블 신호가 공급되는 기간동안 제 2 샘플링 신호를 동시에 출력하는 단계를 포함한다.According to an embodiment of the present invention, a data driving method of a liquid crystal display includes supplying one of a source start pulse and a black enable signal to a shift register, and sequentially performing a first sampling signal during a period during which the source start pulse is supplied. Outputting and simultaneously outputting a second sampling signal during a period during which the black enable signal is supplied.

상기 액정표시장치의 데이터 구동방법은 상기 제 1 샘플링 신호에 대응하여 화상을 표시하는 이미지 데이터가 순차적으로 래치되는 것을 특징으로 한다.The data driving method of the liquid crystal display device is characterized in that the image data for displaying an image in response to the first sampling signal is sequentially latched.

상기 액정표시장치의 데이터 구동방법은 상기 제 2 샘플링신호에 대응하여 화상을 비표시하는 블랙 데이터가 동시에 래치되는 것을 특징으로 한다.The data driving method of the liquid crystal display device is characterized in that black data for non-displaying an image corresponding to the second sampling signal is simultaneously latched.

상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부한 도면들을 참조한 본 발명의 바람직한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and advantages of the present invention in addition to the above object will become apparent from the description of the preferred embodiment of the present invention with reference to the accompanying drawings.

이하, 도 6a 내지 도 8을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to FIGS. 6A to 8.

도 6a 및 도 6b는 본 발명의 실시 예에 따른 액정표시장치의 데이터 구동 장치 내에서 쉬프트 레지스터(115) 및 래치(117)를 상세히 나타내는 도면이다.6A and 6B illustrate the shift register 115 and the latch 117 in detail in the data driving device of the liquid crystal display according to the exemplary embodiment of the present invention.

도 6a를 참조하면, 본 발명의 실시 예에 의한 쉬프트 레지스터(115)는 소스 샘플링 클럭(SSC)에 대응되어 소스 스타트 펄스(SSP)를 순차적으로 샘플링하기 위한 플립플롭(130)과, 플립플롭(130)으로 공급되는 샘플링신호의 경로를 제공하기 위한 경로제공부(132)를 포함하는 다수의 쉬프트 스테이지(SST1 내지 SSTn)를 구비한다. Referring to FIG. 6A, the shift register 115 according to an exemplary embodiment of the present invention may include a flip-flop 130 and a flip-flop for sequentially sampling a source start pulse SSP in response to a source sampling clock SSC. A plurality of shift stages SST1 to SSTn including a path providing unit 132 for providing a path of a sampling signal supplied to 130 is provided.

플립플롭(130)은 자신에게 공급되는 소스 샘플링 클럭(SSC) 및 소스 스타트 펄스(SSP)(또는 샘플링신호)에 대응하여 샘플링신호를 생성한다. 경로제공부(132)는 자신에게 공급되는 소스 스타트 펄스(SSP) 또는 샘플링신호를 자신이 접속된 플립플롭(130)으로 공급한다. The flip-flop 130 generates a sampling signal in response to the source sampling clock SSC and the source start pulse SSP (or the sampling signal) supplied thereto. The path providing unit 132 supplies a source start pulse SSP or a sampling signal supplied to the path provider 132 to the flip-flop 130 to which it is connected.

한편, 쉬프트 레지스터(115)는 제 1단자(140), 제 2단자(142), 제 3단자(144), 제 4단자(146), 제 5단자들(SP1 내지 SPn) 및 제 6단자(148)를 구비한다. Meanwhile, the shift register 115 may include the first terminal 140, the second terminal 142, the third terminal 144, the fourth terminal 146, the fifth terminals SP1 to SPn, and the sixth terminal ( 148).

제 1단자(140)는 쉬프트 레지스터(115)의 쉬프트 방향을 결정한다. 예컨데, 제 1단자(140)로 하이(High)의 신호가 입력되면 쉬프트 레지스터(115)의 쉬프트방향은 오른쪽으로 설정되고, 그 외의 경우는 쉬프트방향이 왼쪽으로 설정된다. 이 때, 제 1단자(140)가 입력단자에 접속되고, 출력단자가 경로제공부(132)에 접속되는 인버터(INT)에 의해 쉬프트방향이 왼쪽으로 설정된다.The first terminal 140 determines the shift direction of the shift register 115. For example, when a high signal is input to the first terminal 140, the shift direction of the shift register 115 is set to the right, and in other cases, the shift direction is set to the left. At this time, the shift direction is set to the left by an inverter INT in which the first terminal 140 is connected to the input terminal and the output terminal is connected to the path providing unit 132.

제 2단자(142)는 신호제어부(미도시)로부터 소스 샘플링 클럭(SSC) 신호를 입력받는다. The second terminal 142 receives a source sampling clock (SSC) signal from a signal controller (not shown).

제 3단자(144)는 제 1단자(40)로 하이(Hing)의 신호가 입력되면 신호제어부로부터 소스 스타트 펄스(SSP) 신호를 입력받고, 그 외의 경우는 쉬프트 레지스터(115)로부터 발생된 캐리신호(Carry)를 다음단의 D-IC로 공급한다. The third terminal 144 receives a source start pulse (SSP) signal from the signal controller when a high signal is input to the first terminal 40, and in other cases, a carry generated from the shift register 115. Supply signal Carry to D-IC of next stage.

제 4단자(146)는 제 1단자(140)로 하이(Hing)의 신호가 입력되면 쉬프트 레지스터(115)로부터 발생된 캐리신호(Carry)를 다음단의 D-IC로 공급하고, 그 외의 경우는 신호제어부로부터 소스 스타트 펄스(SSP) 신호를 입력받는다.The fourth terminal 146 supplies a carry signal Carry generated from the shift register 115 to the next stage D-IC when a high signal is input to the first terminal 140. Receives a source start pulse (SSP) signal from the signal controller.

제 5단자들(SP1 내지 SPn)은 샘플링신호를 래치(117)로 순차적으로 공급한다.The fifth terminals SP1 to SPn sequentially supply the sampling signal to the latch 117.

제 6단자(148)는 신호제어부로부터 블랙 인에이블(BEO) 신호를 입력받는다.The sixth terminal 148 receives a black enable (BEO) signal from the signal controller.

여기서, 제 1 번째 쉬프트 스테이지(SST1)의 샘플링신호가 입력단자로 공급되고, 출력단자가 제 3단자(144)에 접속되는 제 1 버퍼(BF1)와, 제 n 번째 쉬프트 스테이지(SSTn)의 샘플링신호가 입력단자로 공급되고, 출력단자가 제 4단자(146)에 접속되는 제 2 버퍼(BF2)에 의해 제 3 및 제 4단자(144,146)의 역할이 달라진다. 즉, 제 1단자(140)로 하이(High)의 신호가 입력되면 제 1 버퍼(BF1)는 작동을 하지 않고, 제 2 버퍼(BF2)가 작동을 하게되어 제 3단자(144)는 소스 스타트 펄스(SSP)를 제 1 번째 쉬프트 스테이지(SST1)로 공급하고, 제 4단자(146)는 제 n 번째 쉬프트 스테이지(SSTn)로부터 캐리(Carry) 신호를 입력 받게 된다. 그리고, 제 1단자(140)로 로우(Low) 신호가 입력되면 제 1 버퍼(BF1)는 작동을 하고, 제 2 버퍼(BF2)가 작동을 하지 않게되어 제 3단자(144)는 제 n 번째 쉬프트 스테이지(SSTn)로부터 캐리(Carry) 신호를 입력받고, 제 4단자(146)는 소스 스타트 펄스(SSP)를 제 1 번째 쉬프트 스테이지(SST1)로 공급하게 된다.Here, the sampling signal of the first buffer BF1 and the n-th shift stage SSTn, in which the sampling signal of the first shift stage SST1 is supplied to the input terminal and the output terminal is connected to the third terminal 144. Is supplied to the input terminal, and the role of the third and fourth terminals 144 and 146 is changed by the second buffer BF2 having the output terminal connected to the fourth terminal 146. That is, when a high signal is input to the first terminal 140, the first buffer BF1 does not operate and the second buffer BF2 operates so that the third terminal 144 starts the source. The pulse SSP is supplied to the first shift stage SST1, and the fourth terminal 146 receives a carry signal from the n th shift stage SSTn. When the low signal is input to the first terminal 140, the first buffer BF1 operates and the second buffer BF2 does not operate. The carry signal is input from the shift stage SSTn, and the fourth terminal 146 supplies the source start pulse SSP to the first shift stage SST1.

또한, 쉬프트 레지스터(115)는 쉬프트 레지스터의 쉬프트 방향에 따라 소스 스타트 펄스(SSP)를 제 1 번째 쉬프트 스테이지(SST1) 또는 제 n 번째 쉬프트 스테이지(SSTn)로 공급하기 위한 제 1 앤드 게이트(AND1) 및 제 2 앤드 게이트(AND2)를 구비한다.In addition, the shift register 115 may supply the source start pulse SSP to the first shift stage SST1 or the n th shift stage SSTn according to the shift direction of the shift register. And a second AND gate AND2.

제 1 앤드 게이트(AND1)는 제 1단자(140)의 출력과 제 3단자(144)의 출력이 입력단자로 공급되고, 출력단자가 제 1 번째 쉬프트 스테이지(SST1)로 공급된다. 이러한 제 1 앤드 게이트(AND1)는 제 1단자(40)로부터 "1"의 데이터를 공급받고, 제 3단자(144)로부터 공급되는 "1"의 데이터를 갖는 소스 스타트 펄스(SSP)에 의해 "1"을 출력하게 되어 소스 스타트 펄스(SSP)를 제 1 번재 쉬프트 스테이지(SST1)로 공급하게 된다. 이 때, 쉬프트 레지스터(115)는 제 1 번째 쉬프트 스테이지(SST1)로부터 오른쪽으로 쉬프트를 하게 된다. 한편, 제 1 앤드 게이트(AND1)는 제 1단자(140)로부터 "1"의 데이터를 공급받지 않으면 소스 스타트 펄스(SSP)를 제 1 번째 쉬프트 스테이지(SST1)로 공급하지 않는다.In the first AND gate AND1, the output of the first terminal 140 and the output of the third terminal 144 are supplied as input terminals, and the output terminal is supplied to the first shift stage SST1. The first AND gate AND1 receives the data of "1" from the first terminal 40 and the source start pulse SSP having the data of "1" supplied from the third terminal 144. 1 " is output to supply the source start pulse SSP to the first shift stage SST1. At this time, the shift register 115 shifts to the right from the first shift stage SST1. On the other hand, the first AND gate AND1 does not supply the source start pulse SSP to the first shift stage SST1 unless the first terminal 140 receives the data of “1” from the first terminal 140.

제 2 앤드 게이트(AND2)는 인버터(INT)의 출력과 제 4단자(146)의 출력이 입력단자로 공급되고, 출력단자가 제 n 번째 쉬프트 스테이지(SSTn)로 공급된다. 이러한 제 2 앤드 게이트(AND2)는 제 1단자(140)로 "0"의 데이터가 입력되면 인버터(INT)에 의해 "1"의 데이터를 입력받고, 제 4단자(146)로부터 공급되는 "1"의 데이터를 갖는 소스 스타트 펄스(SSP)에 의해 "1"을 출력하게 되어 소스 스타트 펄스(SSP)를 제 n 번재 쉬프트 스테이지(SSTn)로 공급하게 된다. 이 때, 쉬프트 레지스터(115)는 제 n 번째 쉬프트 스테이지(SSTn)로부터 왼쪽으로 쉬프트를 하게 된다. 한편, 제 2 앤드 게이트(AND2)는 인버터(INT)로부터 "1"의 데이터를 공급받지 않으면 소스 스타트 펄스(SSP)를 제 n 번째 쉬프트 스테이지(SSTn)로 공급하지 않는다.In the second AND gate AND2, the output of the inverter INT and the output of the fourth terminal 146 are supplied to the input terminal, and the output terminal is supplied to the nth shift stage SSTn. When the data of " 0 " is input to the first terminal 140, the second AND gate AND2 receives data of " 1 " by the inverter INT and " 1 " supplied from the fourth terminal 146. "1" is output by the source start pulse SSP having the data of "", and the source start pulse SSP is supplied to the nth shift stage SSTn. At this time, the shift register 115 shifts to the left from the n th shift stage SSTn. On the other hand, the second AND gate AND2 does not supply the source start pulse SSP to the nth shift stage SSTn unless the data of "1" is supplied from the inverter INT.

한편, 제 i(i는 자연수)번째 쉬프트 스테이지(SSTi) 경로제공부(132)는 일측단자가 소스 스타트 펄스(SSP)를 출력하는 제 3단자(144) 또는 제 4단자(146)에 접 속되거나 제 i-1 번째 제 5단자(SPi-1)에 접속되고, 다른측단자가 제 1단자(140)에 접속되는 제 3 앤드 게이트(AND3)와, 일측단자가 인버터(INT)에 접속되고, 다른측단자가 제 i+1번째 쉬프트 스테이지(SSTi+1)의 제 5단자(SPi+1)에 접속된 제 4 앤드 게이트(AND4)와, 입력단자가 제 3 앤드 게이트(AND3) 및 제 4 앤드 게이트(AND4)에 접속됨과 아울러 출력단자가 플립플립(130)의 입력단자에 접속된 오어 게이트(OR)를 구비한다.On the other hand, the i (i is a natural number) th shift stage (SSTi) path providing unit 132 is connected to the third terminal 144 or the fourth terminal 146 where one terminal outputs the source start pulse (SSP). The third AND gate AND3 and one terminal connected to the i-th fifth terminal SPi-1, the other terminal connected to the first terminal 140, and one terminal connected to the inverter INT. A fourth AND gate AND4 having the other terminal connected to the fifth terminal SPi + 1 of the i + 1th shift stage SSTi + 1, and an input terminal of the third AND gate AND3 and the first terminal; The OR gate is connected to the 4 AND gate AND4 and the output terminal is connected to the input terminal of the flip-flop 130.

제 3 앤드 게이트(AND3)는 쉬프트 레지스터(115)가 오른쪽으로 쉬프트할 때 제 3단자(144)로부터 "1"의 데이터를 갖는 소스 스타트 펄스(SSP)를 공급받거나 제 5단자(SP)로부터 "1"의 데이터를 갖는 이전단의 샘플링신호를 공급받음과 아울러 제 1단자(140)로부터 "1"의 데이터를 공급받으면 "1"의 데이터를 출력하게 된다. The third AND gate AND3 receives the source start pulse SSP having the data of "1" from the third terminal 144 when the shift register 115 shifts to the right, or the "5" terminal AND3 from the fifth terminal SP. When the sampling signal of the previous stage having the data of 1 "is supplied and the data of" 1 "is supplied from the first terminal 140, the data of" 1 "is output.

제 4 앤드 게이트(AND4)는 쉬프트 레지스터(115)가 왼쪽으로 쉬프트할 때 제 4단자(146)로부터 "1"의 데이터를 갖는 소스 스타트 펄스(SSP)를 공급받거나 제 5단자들(SP1 내지 SPn)로부터 "1"의 데이터를 갖는 이전단의 샘플링신호를 공급받음과 아울러 인버터(INT)부터 "1"의 데이터를 공급받으면 "1"의 데이터를 출력하게 된다.The fourth AND gate AND4 receives the source start pulse SSP having data of "1" from the fourth terminal 146 when the shift register 115 shifts to the left, or the fifth terminals SP1 to SPn. When the sampling signal of the previous stage having the data of "1" is supplied from < RTI ID = 0.0 > 1, < / RTI > and the data of " 1 "

오어 게이트(OR)는 제 3 앤드 게이트(AND3), 제 4 앤드 게이트(AND4) 및 제 6단자(148)의 출력 중 어느 하나를 입력받아 플립플롭(30)으로 공급한다. The OR gate OR receives one of the outputs of the third and gate AND3, the fourth and gate AND4, and the sixth terminal 148 to supply the flip-flop 30.

여기서 쉬프트 스테이지의 동작과정을 상세히 설명하면, 먼저 신호제어부(10)로부터 소스 샘플링 클럭(SSC) 및 소스 스타트 펄스(SSP)가 입력된다. 이 때, 쉬프트 레지스터(115)의 쉬프트 방향은 오른쪽으로 설정되어 있다고 가정한다. 신호제어부(10)로부터 입력된 소스 샘플링 클럭(SSC)은 제 1 번째 쉬프트 스테이지(SST1)에 포함된 플립플롭(130)의 클럭단자로 입력된다. 그리고, 신호제어부로부터 입력된 소스 스타트 펄스(SSP)는 제 1 앤드 게이트(AND1)의 일측단자로 공급된다. 여기서, 제 1 앤드 게이트(AND1)의 다른측단자로 "1"의 데이터가 공급되기 때문에(즉, 오른쪽으로 쉬프트되기 때문에) 제 1 앤드 게이트(AND1)는 "1"의 데이터를 제 1 번째 쉬프트 스테이지(SST1)에 포함된 경로제어부(132)로 공급된다. Herein, the operation of the shift stage will be described in detail. First, the source sampling clock SSC and the source start pulse SSP are input from the signal controller 10. At this time, it is assumed that the shift direction of the shift register 115 is set to the right. The source sampling clock SSC input from the signal controller 10 is input to the clock terminal of the flip-flop 130 included in the first shift stage SST1. The source start pulse SSP input from the signal controller is supplied to one terminal of the first AND gate AND1. Here, because the data of "1" is supplied to the other terminal of the first AND gate AND1 (that is, shifted to the right), the first AND gate AND1 shifts the data of "1" to the first shift. It is supplied to the path controller 132 included in the stage SST1.

실제로 제 1 앤드 게이트(AND1)로부터 공급되는 "1"의 데이터는 제 3 앤드 게이트(AND3)의 일측단자로 입력된다. 이 때, 제 3 앤드 게이트(AND3)의 다른측 단자로 제 1단자(140)의 "1"의 데이터가 입력되기 때문에 제 3 앤드 게이트(AND3)는 "1"의 데이터를 오어 게이트(OR)로 출력한다. 제 3 앤드 게이트(AND3)로부터 "1"의 데이터를 입력받은 오어 게이트(OR)는 플립플롭(130)의 입력단자로 "1"의 데이터 신호를 공급한다. In fact, the data of "1" supplied from the first AND gate AND1 is input to one terminal of the third AND gate AND3. At this time, since the data of " 1 " of the first terminal 140 is input to the other terminal of the third AND gate AND3, the third AND gate AND3 receives the data of " 1 " Will output The OR gate OR, which receives data of “1” from the third AND gate AND3, supplies a data signal of “1” to an input terminal of the flip-flop 130.

한편, 제 2단자(142)로 입력된 소스 샘플링 클럭(SSC) 신호는 제 1 번째 쉬프트 스테이지(SST1)의 플립플롭(130)으로 공급된다. 이 때, 제 1 번째 쉬프트 스테이지(SST1)의 플립플롭(130)의 입력단자로 "1"의 데이터가 입력되기 때문에 제 1스테이지(ST1)의 플립플롭(30)은 "1"의 데이터를 제 1 번째 제 5 단자(SP1)단자로 출력한다. 여기서, 제 1 번째 제 5단자(SP1)로 출력되는 "1"의 샘플링신호는 제 2 번째 쉬프트 스테이지(SST2)의 경로제어부(132)로 입력된다.The source sampling clock SSC signal input to the second terminal 142 is supplied to the flip-flop 130 of the first shift stage SST1. At this time, since the data "1" is input to the input terminal of the flip-flop 130 of the first shift stage SST1, the flip-flop 30 of the first stage ST1 removes the data of "1". Outputs to the first fifth terminal SP1 terminal. Here, the sampling signal of "1" output to the first fifth terminal SP1 is input to the path controller 132 of the second shift stage SST2.

제 2 번째 쉬프트 스테이지(SST2)의 경로제어부(132)로 입력된 "1"의 샘플링 신호는 제 3 앤드 게이트(AND3)의 일측단자로 입력된다. 이 때, 제 3 앤드 게이트(AND3)의 다른측 단자로 제 1단자(140)의 "1"의 데이터가 입력되기 때문에 제 3 앤드 게이트(AND3)는 "1"의 데이터를 오어 게이트(OR)로 출력한다. 제 3 앤드 게이트(AND3)로부터 "1"의 데이터를 입력받은 오어 게이트(OR)는 플립플롭(130)의 입력단자로 "1"의 데이터 신호를 공급한다. The sampling signal of "1" input to the path control unit 132 of the second shift stage SST2 is input to one terminal of the third AND gate AND3. At this time, since the data of " 1 " of the first terminal 140 is input to the other terminal of the third AND gate AND3, the third AND gate AND3 receives the data of " 1 " Will output The OR gate OR, which receives data of “1” from the third AND gate AND3, supplies a data signal of “1” to an input terminal of the flip-flop 130.

한편, 제 2단자(142)로 입력된 소스 샘플링 클럭(SSC) 신호는 제 2 번째 쉬프트 스테이지(SST2)의 플립플롭(130)으로 공급된다. 이 때, 제 2 번째 쉬프트 스테이지(SST2)의 플립플롭(130)의 입력단자로 "1"의 데이터가 입력되기 때문에 제 2 번째 쉬프트 스테이지(SST2)의 플립플롭(130)은 "1"의 데이터를 제 2 번째 제 5 단자(SP2)단자로 출력한다. 여기서, 제 2 번째 제 5단자(SP2)로 출력되는 "1"의 샘플링신호는 제 3 번째 쉬프트 스테이지(SST3)의 경로제어부(132)로 입력된다.Meanwhile, the source sampling clock SSC signal input to the second terminal 142 is supplied to the flip-flop 130 of the second shift stage SST2. At this time, since the data "1" is input to the input terminal of the flip-flop 130 of the second shift stage SST2, the flip-flop 130 of the second shift stage SST2 is the data of "1". Is output to the second fifth terminal SP2 terminal. Here, the sampling signal of "1" output to the second fifth terminal SP2 is input to the path controller 132 of the third shift stage SST3.

실제로 쉬프트 레지스터(115)는 이와 같은 동작을 반복하면서 순차적으로 샘플링신호(즉 "1"의 데이터)를 제 1 번째 제 5단자(SP1) 내지 제 n 번째 제 5단자(SPn)로 공급하게 된다. In practice, the shift register 115 repeats this operation and sequentially supplies the sampling signal (that is, data of "1") to the first fifth terminal SP1 to the nth fifth terminal SPn.

그 후, 각각의 쉬프트 스테이지의 오어 게이트(OR)에는 신호제어부로부터 블랙 인에이블(BOE) 신호가 입력된다. 이러한 블랙 인에이블(BOE) 신호는 이미지 데이터(Image data) 공급 후 블랙 데이터(Black data)를 공급하기 위한 샘플링신호를 생성한다. 여기서, 블랙 데이터(Black data)는 계속 동일한 값(00000000 혹은 11111111)이 전달되므로 블랙 데이터(Black data)를 공급할 때 블랙 인에이블(BOE) 신호를 공급하여 블랙 데이터(Black data)를 공급하기 위한 샘플링신호를 동시에 래치(117)로 공급한다.Thereafter, a black enable BOE signal is input from the signal controller to the or gate OR of each shift stage. The black enable signal generates a sampling signal for supplying black data after supplying image data. Here, since black data is continuously transmitted with the same value (00000000 or 11111111), sampling for supplying black data by supplying a BOE signal when supplying black data The signal is supplied to the latch 117 at the same time.

도 6b를 참조하면, 래치(117)는 쉬프트 레지스터(115)에 의해 순차적으로 샘플링된 샘플링신호에 따라 래치된 데이터를 순차적으로 출력하기 위한 제 1 플립플롭(150)과, 제 1 플립플롭(150)으로부터 출력되는 데이터를 순차적으로 래치함과 아울러 소스 출력 이네이블신호(SOE)에 대응하여 래치된 n개의 화소데이터를 동시에 출력하는 제 2 플립플롭(152)과, 데이터반전 선택신호(REV)에 대응하여 트랜지션 비트수가 줄어들게끔 변조된 화소데이터(VD)들을 복원 및 시분할하여 출력하는 멀티플레서(154)를 포함하는 다수의 래치 스테이지들(RST1 내지 RSTn)을 구비한다.Referring to FIG. 6B, the latch 117 includes a first flip-flop 150 and a first flip-flop 150 for sequentially outputting latched data according to a sampling signal sequentially sampled by the shift register 115. The second flip-flop 152 and the data inversion selection signal REV which sequentially latch data outputted from the N-th output signal and simultaneously output n pixel data latched in correspondence to the source output enable signal SOE. A plurality of latch stages RST1 to RSTn including a multiplexer 154 for restoring, time-dividing and outputting the modulated pixel data VD so as to reduce the number of transition bits.

제 1 플립플롭(150)은 자신에게 공급되는 샘플링신호 및 화소데이터(VD)에 대응하여 자신에게 래치된 화소데이터(VD)를 제 2 플립플롭(152)으로 공급한다. 제 2 플립플롭(152)은 자신에게 공급되는 n개의 화소데이터(VD)를 래치한 후 소스 출력 이네이블신호(SOE)에 대응하여 동시에 멀티플렉서(154)로 공급한다. 멀티플렉서(154)는 신호제어부로부터 공급되는 데이터반전 선택신호(REV)에 대응하여 트랜지션 비트수가 줄어들게끔 변조된 화소데이터(VD)을 복원 및 시분할 하여 출력한다.The first flip-flop 150 supplies the pixel data VD latched to the second flip-flop 152 in response to the sampling signal and the pixel data VD supplied to the first flip-flop 150. The second flip-flop 152 latches n pixel data VDs supplied to the second flip-flop 152 and simultaneously supplies them to the multiplexer 154 in response to the source output enable signal SOE. The multiplexer 154 restores and time-divisions the pixel data VD modulated to reduce the number of transition bits in response to the data inversion selection signal REV supplied from the signal controller.

한편, 래치(117)는 제 6단자(160), 제 7단자(162) 및 제 8단자(164)를 구비한다. The latch 117 includes a sixth terminal 160, a seventh terminal 162, and an eighth terminal 164.

제 6단자(160)는 신호제어부로부터 n개의 화소데이터(VD)를 입력받는다. 제 7단자(162)는 신호제어부로부터 래치된 n개의 화소데이터(VD)를 동시에 출력하기 위한 소스 출력 이네이블신호(SOE)를 입력받는다. 제 8단자(164)는 신호제어부로 부터 트랜지션 비트수가 줄어들끔 변조된 화소데이터(VD)을 복원하기 위한 데이터반전 선택신호(REV)를 입력받는다.The sixth terminal 160 receives n pixel data VDs from the signal controller. The seventh terminal 162 receives a source output enable signal SOE for simultaneously outputting the n pixel data VD latched from the signal controller. The eighth terminal 164 receives a data inversion selection signal REV for restoring the pixel data VD modulated to reduce the number of transition bits from the signal controller.

한편, 화소데이터(VD)는 실제 화상을 표시하는 이미지 데이터(Image data)와 동화상에서 표시화상을 흐릿하게 보게 되는 것을 방지하는 블랙 데이터(Black data)로 나뉘어 진다. 여기서 블랙 데이터(Black data)는 실제 화상을 표시하지는 않는다. On the other hand, the pixel data VD is divided into image data for displaying an actual image and black data for preventing the display image from being blurred in a moving image. The black data does not display the actual image here.

여기서 래치 스테이지의 동작과정을 상세히 설명하면, 먼저 쉬프트 레지스터(115)로부터 출력된 샘플링신호가 입력됨과 아울러 신호제어부로부터 화소데이터(VD) 중 이미지 데이터(Image data)가 입력된다. 쉬프트 레지스터(115)로부터 출력된 샘플링신호는 제 1 번째 래치 스테이지(RST1)에 포함된 제 1 플립플롭(150)의 클럭단자로 입력된다. 그리고, 신호제어부로부터 입력된 화소데이터(VD) 중 이미지 데이터(Image data)는 제 1 번째 래치 스테이지(RST1)에 포함된 제 1 플립플롭(150)의 입력단자로 공급된다. 그러면 제 1 번째 래치 스테이지(RST1)에 포함된 제 1 플립플롭(150)에 래치되어 있던 화소데이터(VD) 중 이미지 데이터(Image data)가 제 1 번째 래치 스테이지(RST1)에 포함된 제 2 플립플롭(152)의 입력단자로 공급되고, 제 1 번째 래치 스테이지(RST1)에 포함된 제 1 플립플롭(150)에는 화소데이터(VD) 중 새로운 이미지 데이터(Image data)가 래치된다. 그 후, 쉬프트 레지스터(115)로부터 출력된 샘플링신호는 제 2 번째 래치 스테이지(RST2)에 포함된 제 1 플립플롭(150)의 클럭단자로 입력된다. 그리고, 신호제어부로부터 입력된 화소데이터(VD) 중 이미지 데이터(Image data)는 제 2 번째 래치 스테이지(RST2)에 포함된 제 1 플립플롭(150)의 입력단자로 공급된다. 그러면 제 2 번째 래치 스테이지(RST2)에 포함된 제 1 플립플롭(150)에 래치되어 있던 화소데이터(VD) 중 이미지 데이터(Image data)가 제 2 번째 래치 스테이지(RST2)에 포함된 제 2 플립플롭(152)의 입력단자로 공급되고, 제 2 번째 래치 스테이지(RST2)에 포함된 제 1 플립플롭(150)에는 화소데이터(VD) 중 새로운 이미지 데이터(Image data)가 래치된다. Here, the operation of the latch stage will be described in detail. First, the sampling signal output from the shift register 115 is input, and image data of the pixel data VD is input from the signal controller. The sampling signal output from the shift register 115 is input to the clock terminal of the first flip-flop 150 included in the first latch stage RST1. Image data of the pixel data VD input from the signal controller is supplied to an input terminal of the first flip-flop 150 included in the first latch stage RST1. Then, the second flip including the image data among the pixel data VD latched in the first flip flop 150 included in the first latch stage RST1 is included in the first latch stage RST1. The new image data of the pixel data VD is latched to the first flip-flop 150 which is supplied to the input terminal of the flop 152 and included in the first latch stage RST1. Thereafter, the sampling signal output from the shift register 115 is input to the clock terminal of the first flip-flop 150 included in the second latch stage RST2. Image data of the pixel data VD input from the signal controller is supplied to an input terminal of the first flip-flop 150 included in the second latch stage RST2. Then, the second flip including the image data among the pixel data VD latched in the first flip flop 150 included in the second latch stage RST2 is included in the second latch stage RST2. New image data of the pixel data VD is latched to the first flip-flop 150 which is supplied to the input terminal of the flop 152 and included in the second latch stage RST2.

실제로, 래치(117)는 쉬프트 레지스터(115)로부터 순차적으로 샘플링신호를 입력받아 각각의 래치 스테이지(RST1 내지 RSTn)에 포함된 제 1 플립플롭(150)에 래치되어 있던 화소데이터(VD) 중 이미지 데이터(Image data)를 각각의 래치 스테이지(RST1 내지 RSTn)에 포함된 제 2 플립플롭(152)으로 순차적으로 래치하게 된다. 즉, 마지막 래치 스테이지(RSTn)의 제 2 플립플롭(152)에 화소데이터(VD) 중 이미지 데이터(Image data)가 래치될 때 까지 제 1 내지 제 n-1 번째 래치 스테이지(RST1 내지 RSTn-1)에 포함된 제 2 플립플롭(152)에는 화소데이터(VD) 중 이미지 데이터(Image data)가 래치되어 있다.In fact, the latch 117 receives the sampling signal sequentially from the shift register 115 and the image of the pixel data VD latched in the first flip-flop 150 included in each latch stage RST1 to RSTn. Image data is sequentially latched to the second flip-flop 152 included in each of the latch stages RST1 to RSTn. That is, the first to n-th latch stages RST1 to RSTn-1 until the image data of the pixel data VD is latched on the second flip-flop 152 of the last latch stage RSTn. ), The image data of the pixel data VD is latched in the second flip-flop 152 included in.

그 후, 신호제어부로부터 소스 출력 인에이블(SOE) 신호가 제 2 플립플롭(152)의 클럭단자에 입력된다. 이에 따라, 제 2 플립플롭(152)에 래치되어 있던 1 라인의 모든 화소데이터(VD) 중 이미지 데이터(Image data)가 동시에 멀티플렉서(154)로 출력된다. 이 때, 신호제어부로부터 멀티플렉서(154)에 입력되는 데이터반전 선택신호(REV)에 대응하여 트랜지션 비트수가 즐어들게끔 변조된 화소데이터(VD) 중 이미지 데이터(Image data)을 복원시켜 시분할하여 출력하게 된다.Thereafter, a source output enable (SOE) signal is input from the signal controller to the clock terminal of the second flip-flop 152. Accordingly, image data of all the pixel data VDs of one line latched in the second flip-flop 152 is simultaneously output to the multiplexer 154. At this time, in response to the data inversion selection signal REV input from the signal controller to the multiplexer 154, the image data of the pixel data VD modulated so that the number of transition bits is enjoyed is time-divisionally outputted. do.

그 후, 블랙 인에이블(BOE) 신호에 의해 쉬프트 레지스터(115)로부터 동시에 샘플링된 샘플링신호가 입력됨과 아울러 신호제어부로부터 화소데이터(VD) 중 블랙 데이터(Black data)가 입력된다. 쉬프트 레지스터(115)로부터 출력된 샘플링신호는 모든 래치 스테이지(RST1 내지 RSTn)에 포함된 제 1 플립플롭(150)의 클럭단자로 동시에 입력된다. 그리고, 신호제어부로부터 입력된 화소데이터(VD) 중 블랙 데이터(Black data)는 모든 래치 스테이지(RST1 내지 RSTn)에 포함된 제 1 플립플롭(150)의 입력단자로 공급된다. 그러면 모든 래치 스테이지(RST1 내지 RSTn)에 포함된 제 1 플립플롭(150)에 래치되어 있던 화소데이터(VD) 중 블랙 데이터(Black data)가 모든 래치 스테이지(RST1 내지 RSTn)에 포함된 제 2 플립플롭(152)의 입력단자로 공급된다. Thereafter, a sampling signal sampled simultaneously from the shift register 115 is inputted by the black enable BOE signal, and black data of the pixel data VD is input from the signal controller. The sampling signal output from the shift register 115 is simultaneously input to the clock terminals of the first flip-flop 150 included in all the latch stages RST1 to RSTn. Black data of the pixel data VD input from the signal controller is supplied to the input terminal of the first flip-flop 150 included in all the latch stages RST1 to RSTn. Then, the second flip including black data among the pixel data VD latched in the first flip-flop 150 included in all the latch stages RST1 to RSTn is included in all the latch stages RST1 to RSTn. It is supplied to the input terminal of the flop 152.

그 후, 신호제어부로부터 소스 출력 인에이블(SOE) 신호가 모든 래치 스테이지(RST1 내지 RSTn)에 포함된 제 2 플립플롭(152)의 클럭단자에 입력된다. 이에 따라, 제 2 플립플롭(152)에 래치되어 있던 1 라인의 모든 화소데이터(VD) 중 블랙 데이터(Black data)가 동시에 멀티플렉서(154)로 출력된다. 이 때, 신호제어부로부터 멀티플렉서(154)에 입력되는 데이터반전 선택신호(REV)에 대응하여 트랜지션 비트수가 줄어들게끔 변조된 화소데이터(VD) 중 블랙 데이터(Black data)를 복원시켜 시분할하여 출력하게 된다.Thereafter, the source output enable signal SOE is input from the signal controller to the clock terminal of the second flip-flop 152 included in all the latch stages RST1 to RSTn. Accordingly, black data of all pixel data VDs of one line latched in the second flip-flop 152 is simultaneously output to the multiplexer 154. At this time, the black data of the modulated pixel data VD is reduced and time-divided so as to reduce the number of transition bits in response to the data inversion selection signal REV input from the signal controller to the multiplexer 154. .

따라서, 실제 화상을 표시하지 않는 블랙 데이터(Black data)를 하나의 클럭동안에 출력할 수 있으므로 도 7에 도시된 바와 같이 블랙 데이터(Black data)의 전송시간을 줄일 수 있으므로 그 만큼 이미지 데이터(Image data)를 공급할 수 있 는 시간이 길어지게 되어 화질을 향상 시킬 수 있게 된다.Therefore, since black data that does not display an actual image can be output during one clock, the transmission time of black data can be reduced as shown in FIG. The longer the time it can be supplied, the better the image quality can be.

또한, 도 8에 도시된 바와 같이 화소데이터(VD) 중 이미지 데이터(Image data)가 공급된 후 일정기간(A) 동안 데이터를 공급하지 않은 후 블랙 데이터(Black data)를 공급함으로써 TFT의 차징(Charging) 특성을 개선하여 화질을 향상 시킬 수 있다.In addition, as shown in FIG. 8, after the image data of the pixel data VD is supplied, the data is not supplied for a predetermined period A, and then black data is supplied to thereby charge the TFT. Image quality can be improved by improving Charging).

이를 상세히 설명하면, 이미지 데이터(Image data)가 공급된 후 블랙 데이터(Black data)가 공급되기 전에 TFT는 턴-오프되는데, 이 때 TFT는 어느 정도의 시간을 유지한 후 턴-오프 되기 때문에 동기가 맞지 않아 블랙 데이터(Black data)가 TFT로 공급되어 차징(Charging) 특성이 저하됨으로써 화질을 저하시키게 된다. 이에 따라, TFT가 턴-오프되는 시간동안 데이터를 공급하지 않으므로써 이후 블랙 데이터가 공급되더라도 TFT에 영향을 미치지 않으므로 화질이 저하되는 것을 방지할 수 있다.In detail, the TFT is turned off after the image data is supplied and before the black data is supplied, since the TFT is turned off after maintaining a certain time. Since the black data is supplied to the TFT due to mismatch, the charging characteristic is deteriorated, thereby degrading the image quality. Accordingly, since the data is not supplied during the time that the TFT is turned off, even if black data is supplied later, the TFT does not affect the image quality, thereby preventing the image quality from being lowered.

상술한 바와 같이, 본 발명에 따른 액정표시장치의 데이터 구동 장치 및 방법은 쉬프트 레지스터에 블랙 인에이블 신호를 공급하여 실제 화상을 표시하지 않는 블랙 데이터를 하나의 클럭동안에 동시에 출력할 수 있으므로 블랙 데이터 출력시간을 줄여 화질저하가 되는 것을 방지할 수 있다.As described above, the data driving device and method of the liquid crystal display according to the present invention supply the black enable signal to the shift register to simultaneously output black data that does not display an actual image during one clock, thereby outputting black data. By reducing the time can be prevented from deteriorating the image quality.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발 명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

Claims

이미지 데이터 및 블랙 데이터를 포함하는 화소데이터를 이용하여 구동되는 액정표시장치의 데이터 구동장치에 있어서,A data driving device of a liquid crystal display device driven using pixel data including image data and black data,

소스 스타트 펄스에 의해 제 1 샘플링신호들을 발생하고 상기 제 1 샘플링신호들을 래치부로 순차적으로 공급하고 블랙 인에이블 신호에 의해 제 2 샘플링신호들을 발생하고 상기 제2 샘플링신호들을 상기 래치부로 동시에 공급하는 쉬프트 레지스터부와,A shift for generating first sampling signals by a source start pulse, sequentially supplying the first sampling signals to a latch unit, and generating second sampling signals by a black enable signal and simultaneously supplying the second sampling signals to the latch unit. Register section,

상기 제 1 샘플링신호들에 대응하여 상기 이미지 데이터를 순차적으로 래치하여 동시에 출력함과 아울러 상기 제 2 샘플링신호들에 대응하여 상기 블랙 데이터를 동시에 래치하여 출력하는 래치부를 구비하는 것을 특징으로 하는 액정표시장치의 데이터 구동장치.And a latch unit for sequentially latching and simultaneously outputting the image data corresponding to the first sampling signals and simultaneously latching and outputting the black data corresponding to the second sampling signals. Data drive of the device.

삭제delete

제 1 항에 있어서,The method of claim 1,

상기 쉬프트 레지스터부는 소스 샘플링 클럭에 대응하여 소스 스타트 펄스를 순차적으로 샘플링하기 위한 플립플롭과, 상기 플립플롭으로 공급되는 상기 제 1 및 제 2 샘플링신호의 경로를 제공하기 위한 경로제공부를 포함하는 다수의 쉬프트 스테이지를 구비하는 것을 특징으로 하는 액정표시장치의 데이터 구동장치.The shift register unit includes a plurality of flip flops for sequentially sampling a source start pulse in response to a source sampling clock, and a path providing unit for providing paths of the first and second sampling signals supplied to the flip flops. A data driving device of a liquid crystal display device comprising a shift stage.

제 4 항에 있어서,The method of claim 4, wherein

상기 플립플롭은 자신에게 공급되는 소스 샘플링 클럭과 상기 소스 스타트 펄스 및 전단 쉬프트 스테이지의 제 1 및 제 2 샘플링신호 중 어느 하나에 대응하여 상기 제 1 및 제 2 샘플링신호를 생성하는 것을 특징으로 하는 액정표시장치의 데이터 구동장치.The flip-flop generates the first and second sampling signals in response to a source sampling clock supplied to the flip flop and any one of the first and second sampling signals of the source start pulse and the front shift stage. Data drive device of display device.

제 4 항에 있어서,The method of claim 4, wherein

상기 경로제공부는 자신에게 공급되는 상기 소스 스타트 펄스 및 블랙 인에이블 신호 중 어느 하나를 자신이 접속된 상기 플립플롭으로 공급하는 것을 특징으로 하는 액정표시장치의 데이터 구동장치.And the path providing unit supplies one of the source start pulse and the black enable signal supplied thereto to the flip-flop connected thereto.

쉬프트 레지스터부로 소스 스타트 펄스 및 블랙 인에이블 신호 중 어느 하나가 공급되는 단계와,Supplying one of a source start pulse and a black enable signal to the shift register;

상기 소스 스타트 펄스가 공급되는 기간동안 제 1 샘플링 신호를 순차적으로 출력하는 단계와,Sequentially outputting a first sampling signal during a period during which the source start pulse is supplied;

상기 블랙 인에이블 신호가 공급되는 기간동안 제 2 샘플링 신호를 동시에 출력하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 데이터 구동방법.And simultaneously outputting a second sampling signal during the period in which the black enable signal is supplied.

제 7 항에 있어서,The method of claim 7, wherein

상기 제 1 샘플링 신호에 대응하여 화상을 표시하는 이미지 데이터가 순차적으로 래치되는 것을 특징으로 하는 액정표시장치의 데이터 구동방법.And image data displaying an image in response to the first sampling signal is sequentially latched.

제 7 항에 있어서,The method of claim 7, wherein

상기 제 2 샘플링신호에 대응하여 화상을 비표시하는 블랙 데이터가 동시에 래치되는 것을 특징으로 하는 액정표시장치의 데이터 구동방법.And black data for non-displaying an image corresponding to the second sampling signal are simultaneously latched.