KR101849575B1 - Organic electro-luminesence display panel and manufactucring method of the same - Google Patents

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Abstract

본 발명은 스토리지 커패시터의 용량을 증가시키면서 개구율을 확보할 수 있는 유기 전계 발광 표시 패널 및 그의 제조 방법에 관한 것으로, 본 발명에 따른 유기 전계 발광 표시 패널은 기판 상에 형성된 버퍼막 및 액티브층과, 상기 액티브층 상에 제1 두께의 제1 게이트 절연막과, 제2 두께의 제2 게이트 절연막을 포함하는 게이트 절연막과, 상기 제1 및 제2 게이트 절연막을 사이에 두고 상기 액티브층과 중첩되는 게이트 전극과, 상기 게이트 전극 상에 형성된 층간 절연막과, 상기 액티브층의 소스 영역과 드레인 영역이 노출되도록 상기 제1 및 제2 게이트 절연막과, 층간 절연막을 관통하도록 형성된 소스 컨택홀 및 드레인 컨택홀과, 상기 소스 및 드레인 컨택홀 각각에 상기 액티브층의 소스 영역 및 드레인 영역 각각과 접속되도록 형성된 소스 및 드레인 전극과, 상기 드레인 전극과 접속된 제1 전극과, 상기 제1 전극 상에 형성된 유기 공통층과, 상기 제1 전극과 마주보도록 형성된 제2 전극을 포함하는 유기 전계 발광 소자와, 상기 제2 게이트 절연막을 사이에 두고 스토리지 상부 전극과 스토리지 하부 전극이 중첩되어 형성된 스토리지 커패시터를 포함하는 것을 특징으로 한다. The present invention relates to an organic light emitting display panel capable of securing an aperture ratio while increasing a capacity of a storage capacitor, and a method of manufacturing the same. The organic light emitting display panel includes a buffer layer and an active layer formed on a substrate, A gate insulating film including a first gate insulating film of a first thickness and a second gate insulating film of a second thickness on the active layer; and a gate electrode overlapping the active layer with the first and second gate insulating films sandwiched therebetween, A source contact hole and a drain contact hole formed to penetrate the first and second gate insulating films and the interlayer insulating film such that a source region and a drain region of the active layer are exposed; And source and drain regions formed to be respectively connected to the source region and the drain region of the active layer in each of the source and drain contact holes, An organic electroluminescent device comprising a first electrode, a lane electrode, a first electrode connected to the drain electrode, an organic common layer formed on the first electrode, and a second electrode facing the first electrode, And a storage capacitor formed by stacking a storage upper electrode and a storage lower electrode with a gate insulating film interposed therebetween.

Description

유기 전계 발광 표시 패널 및 그의 제조 방법{ORGANIC ELECTRO-LUMINESENCE DISPLAY PANEL AND MANUFACTUCRING METHOD OF THE SAME}Technical Field [0001] The present invention relates to an organic electroluminescent display panel,

본 발명은 유기 전계 발광 표시 패널 및 그의 제조 방법에 관한 것으로, 특히 스토리지 커패시터의 용량을 증가시키면서 개구율을 확보할 수 있는 유기 전계 발광 표시 패널 및 그의 제조 방법에 관한 것이다. The present invention relates to an organic light emitting display panel and a method of manufacturing the same, and more particularly, to an organic light emitting display panel capable of securing an aperture ratio while increasing a capacity of a storage capacitor and a method of manufacturing the same.

다양한 정보를 화면으로 구현해 주는 영상 표시 장치는 정보 통신 시대의 핵심 기술로 더 얇고 더 가볍고 휴대가 가능하면서도 고성능의 방향으로 발전하고 있다. 이에 음극선관(CRT)의 단점인 무게와 부피를 줄일 수 있는 평판 표시 장치로 유기 발광층의 발광량을 제어하여 영상을 표시하는 유기 전계 발광 표시 장치 등이 각광받고 있다. 유기 전계 발광 표시 장치(Organic Light Emitting Device: OLED)는 전극 사이의 얇은 발광층을 이용한 자발광 소자로 종이와 같이 박막화가 가능하다는 장점을 갖고 있다. 이러한, 유기 전계 발광 표시 장치(OLED)는 능동형 매트릭스 OLED(PMOLED)와 수동형 매트릭스 OLED(AMOLED)로 나눠지게 된다. The image display device that realizes various information on the screen is a core technology of the information communication age and it is becoming thinner, lighter, more portable and higher performance. An organic light emitting display device for displaying an image by controlling the amount of light emitted from the organic light emitting layer by using a flat panel display capable of reducing weight and volume, which is a disadvantage of a cathode ray tube (CRT), has attracted attention. An organic light emitting display (OLED) is a self-luminous element using a thin light emitting layer between electrodes and has an advantage that it can be thinned like a paper. The organic light emitting display OLED is divided into an active matrix OLED (PMOLED) and a passive matrix OLED (AMOLED).

이때, 액티브 매트릭스 OLED(AMOLED)는 3색(R, G, B) 서브 화소로 구성된 화소들이 매트릭스 형태로 배열되어 화상을 표시하게 된다. 각 서브 화소는 유기 전계 발광 소자와, 그 유기 전계 발광 소자를 구동하는 셀 구동부를 포함한다. 셀 구동부는 스캔 신호를 공급하는 게이트 라인과, 비디오 데이터 신호를 공급하는 데이터 라인과, 공통 전원 신호를 공급하는 공통 전원 라인 사이에 접속된 적어도 2개의 박막 트랜지스터와 스토리지 캐패시터로 구성되어 유기 전계 발광 소자의 양극을 구동한다. At this time, the active matrix OLED (AMOLED) displays images by arranging pixels composed of three color (R, G, B) sub-pixels in a matrix form. Each sub-pixel includes an organic electroluminescent element and a cell driver for driving the organic electroluminescent element. The cell driver includes at least two thin film transistors and a storage capacitor connected between a gate line for supplying a scan signal, a data line for supplying a video data signal, and a common power supply line for supplying a common power supply signal, As shown in Fig.

한편, 표시 장치의 고해상도를 실현시키기 위해서는 단위면적당 화소 영역의 수를 늘려야 하며, 이는 곧 하나의 화소 영역의 크기가 작아짐을 의미한다. 하나의 화소 영역의 크기가 작아지는 경우, 이를 구성하는 구성 요소의 크기가 작아짐으로써 스토리지 커패시터의 면적이 작아지게 되며, 이는 곧 스토리지 용량의 저하를 의미하게 된다. 이에 따라, 스토리지 전극의 면적을 증가시켜 스토리지 용량을 증가시키지만, 스토리지 전극의 면적이 증가함에 따라 실제 화소 영역이 작아지게 되어 개구율이 감소되는 문제가 발생된다. On the other hand, in order to realize a high resolution of the display device, the number of pixel areas per unit area must be increased, which means that the size of one pixel area becomes smaller. When the size of one pixel area is reduced, the size of the constituent elements of the pixel area becomes smaller, thereby reducing the area of the storage capacitor, which means a decrease in storage capacity. As a result, the area of the storage electrode is increased to increase the storage capacity. However, as the area of the storage electrode increases, the actual pixel area becomes smaller and the aperture ratio decreases.

본 발명은 상기 문제점을 해결하기 위해 창안된 것으로서, 스토리지 커패시터의 용량을 증가시키면서 개구율을 확보할 수 있는 유기 전계 발광 표시 패널 및 그의 제조 방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and it is an object of the present invention to provide an organic light emitting display panel and a method of manufacturing the same, which can secure an aperture ratio while increasing the capacity of a storage capacitor.

이를 위하여, 본 발명에 따른 유기 전계 발광 표시 패널은 기판 상에 형성된 버퍼막 및 액티브층과, 상기 액티브층 상에 제1 두께의 제1 게이트 절연막과, 제2 두께의 제2 게이트 절연막을 포함하는 게이트 절연막과, 상기 제1 및 제2 게이트 절연막을 사이에 두고 상기 액티브층과 중첩되는 게이트 전극과, 상기 게이트 전극 상에 형성된 층간 절연막과, 상기 액티브층의 소스 영역과 드레인 영역이 노출되도록 상기 제1 및 제2 게이트 절연막과, 층간 절연막을 관통하도록 형성된 소스 컨택홀 및 드레인 컨택홀과, 상기 소스 및 드레인 컨택홀 각각에 상기 액티브층의 소스 영역 및 드레인 영역 각각과 접속되도록 형성된 소스 및 드레인 전극과, 상기 드레인 전극과 접속된 제1 전극과, 상기 제1 전극 상에 형성된 유기 공통층과, 상기 제1 전극과 마주보도록 형성된 제2 전극을 포함하는 유기 전계 발광 소자와, 상기 제2 게이트 절연막을 사이에 두고 스토리지 상부 전극과 스토리지 하부 전극이 중첩되어 형성된 스토리지 커패시터를 포함하는 것을 특징으로 한다. To this end, the organic light emitting display panel according to the present invention includes a buffer layer and an active layer formed on a substrate, a first gate insulating layer of a first thickness on the active layer, and a second gate insulating layer of a second thickness A gate electrode overlapping the active layer with the first and second gate insulating films sandwiched therebetween, an interlayer insulating film formed on the gate electrode, and a source region and a drain region of the active layer, 1 and a second gate insulating film, a source contact hole and a drain contact hole formed so as to penetrate the interlayer insulating film, source and drain electrodes formed to respectively connect the source region and the drain region of the active layer to each of the source and drain contact holes, A first electrode connected to the drain electrode, an organic common layer formed on the first electrode, and a second electrode connected to the first electrode, And a storage capacitor formed by stacking the storage upper electrode and the storage lower electrode with the second gate insulating film interposed therebetween.

여기서, 상기 제2 게이트 절연막은 상기 제1 게이트 절연막보다 두께가 두꺼운 것을 특징으로 한다. Here, the second gate insulating layer is thicker than the first gate insulating layer.

그리고, 상기 제1 게이트 절연막은 상기 게이트 전극이 형성된 영역에만 형성되고, 제2 게이트 절연막은 기판 전면에 도포되어 형성된 것을 특징으로 한다. The first gate insulating film is formed only in a region where the gate electrode is formed, and the second gate insulating film is formed over the entire surface of the substrate.

또한, 상기 버퍼막 및 액티브층, 상기 제1 및 제2 게이트 절연막은 동일 공정에서 형성된 것을 특징으로 한다. The buffer film, the active layer, and the first and second gate insulating films are formed in the same step.

본 발명에 따른 유기 전계 발광 표시 패널의 제조 방법은 기판 상에 버퍼막 및 액티브층, 제1 두께의 제1 게이트 절연막과, 제2 두께의 제2 게이트 절연막을 포함하는 게이트 절연막과, 스토리지 하부 전극을 형성하는 단계와, 상기 제1 및 제2 게이트 절연막을 사이에 두고 상기 액티브층과 중첩되도록 게이트 전극을 형성하고, 상기 제2 게이트 절연막을 사이에 두고 상기 스토리지 하부 중첩되도록 스토리지 상부 전극을 형성하는 단계와, 상기 게이트 전극과 상기 스토리지 상부 전극이 형성된 기판 상에 층간 절연막을 형성하고, 상기 제1 및 제2 게이트 절연막, 층간 절연막을 관통하는 소스 및 드레인 컨택홀을 형성하는 단계와, 상기 소스 및 드레인 컨택홀 각각에 소스 및 드레인 전극을 형성하는 단계와, 상기 드레인 전극과 접속된 제1 전극을 형성하는 단계와, 상기 제1 전극 상에 유기 공통층과, 제2 전극을 형성하는 단계를 포함하는 것을 특징으로 한다. A method of fabricating an organic light emitting display panel according to an exemplary embodiment of the present invention includes forming a gate insulating layer including a buffer layer and an active layer, a first gate insulating layer having a first thickness, and a second gate insulating layer having a second thickness on a substrate, A gate electrode is formed to overlap the active layer with the first and second gate insulating films interposed therebetween, and a storage upper electrode is formed so as to overlap the storage lower part with the second gate insulating film interposed therebetween Forming an interlayer insulating film on the substrate on which the gate electrode and the storage upper electrode are formed and forming source and drain contact holes passing through the first and second gate insulating films and interlayer insulating films; Forming source and drain electrodes in each of the drain contact holes, forming a first electrode connected to the drain electrode Step and further characterized in that it comprises a step of forming with the first organic layer on the common first electrode, a second electrode.

여기서, 기판 상에 버퍼막 및 액티브층, 제1 두께의 제1 게이트 절연막과, 제2 두께의 제2 게이트 절연막을 포함하는 게이트 절연막과, 스토리지 하부 전극을 형성하는 단계는 상기 기판 상에 버퍼막, 액티브층, 상기 제1 두께의 제1 게이트 절연막을 형성하는 단계와, 상기 제1 게이트 절연막 상에 제1 포토레지스트 패턴과, 상기 제1 포토레지스트 패턴보다 얇은 제2 포토레지스트를 형성하는 단계와, 상기 제1 및 제2 포토레지스트 패턴을 이용한 식각 공정으로 상기 액티브층과 제1 게이트 절연막이 패터닝됨으로써 스토리지 하부 전극을 형성하는 단계와, 상기 제1 및 제2 포토레지스트 패턴을 애싱 공정으로 상기 제1 포토레지스트 패턴을 얇게하고, 상기 제2 포토레지스트 패턴을 제거하는 단계와, 상기 제1 포토레지스트 패턴을 이용한 식각 공정으로 노출된 상기 제1 게이트 절연막을 제거한 뒤, 상기 스토리지 하부 전극에 불순물을 도핑하여 전도성을 갖게 하는 단계와, 상기 남은 제1 포토레지스트를 제거한 뒤, 상기 제2 두께의 제2 게이트 절연막을 전면 도포하는 단계를 포함하는 것을 특징으로 한다. Here, the step of forming the gate insulating film including the buffer film and the active layer, the first gate insulating film of the first thickness, the second gate insulating film of the second thickness, and the storage lower electrode on the substrate includes: Forming an active layer and a first gate insulating film of the first thickness; forming a first photoresist pattern on the first gate insulating film and a second photoresist thinner than the first photoresist pattern; Forming a storage lower electrode by patterning the active layer and the first gate insulating film in an etching process using the first and second photoresist patterns; 1 thinning the photoresist pattern to remove the second photoresist pattern; and exposing the photoresist pattern to an etching process using the first photoresist pattern Removing the remaining first photoresist and then applying a second gate insulating layer having a second thickness over the entire surface of the first lower gate electrode; And a control unit.

그리고, 상기 액티브층 상에는 상기 제1 및 제2 게이트 절연막을 형성하고, 상기 스토리지 하부 전극 상에는 상기 제2 게이트 절연막을 형성하는 것을 특징으로 한다. The first and second gate insulating films are formed on the active layer, and the second gate insulating film is formed on the storage lower electrode.

또한, 상기 제2 게이트 절연막은 상기 제1 게이트 절연막보다 두께가 두꺼운 것을 특징으로 한다. The second gate insulating film is thicker than the first gate insulating film.

그리고, 상기 버퍼막 및 액티브층, 상기 제1 및 제2 게이트 절연막은 동일 공정에서 형성된 것을 특징으로 한다. The buffer film, the active layer, and the first and second gate insulating films are formed in the same step.

본 발명의 유기 전계 발광 표시 패널은 액티브층과 게이트 전극 사이에는 제1 및 제2 게이트 절연막을 형성하고, 스토리지 하부 전극과 스토리지 상부 전극 사이에는 제2 게이트 절연막만을 형성한다. In the organic light emitting display panel of the present invention, first and second gate insulating films are formed between the active layer and the gate electrode, and only a second gate insulating film is formed between the storage lower electrode and the storage upper electrode.

이에 따라, 게이트 전극과 액티브층 사이의 간격은 멀리 떨어지게 하여 박막 트랜지스터의 소자 특성은 향상시키고, 스토리지 하부 전극과 스토리지 상부 전극 사이의 간격은 가깝게 하여 스토리지 커패시터 용량을 증가시킨다. Accordingly, the distance between the gate electrode and the active layer is increased to improve the device characteristics of the thin film transistor, and the distance between the storage lower electrode and the storage upper electrode is increased to increase the storage capacitor capacity.

이와 같이, 스토리지 커패시터 용량을 증가시킴으로써 스토리지 상부 및 하부 전극의 면적을 줄일 수 있어 그에 따른 개구율을 확보할 수 있다. In this way, by increasing the storage capacitor capacity, the area of the upper and lower electrodes of the storage can be reduced and the aperture ratio can be ensured accordingly.

도 1은 본 발명에 따른 유기 전계 발광 표시 패널의 한 화소에 대한 등가 회로도이다.
도 2는 도 1에 도시된 유기 전계 발광 표시 패널의 한 화소에 대한 수직 단면도이다.
도 3a 내지 도 3g는 도 2에 도시된 본 발명의 실시 예에 따른 유기 전계 발광 표시 패널의 제조 방법을 나타낸 단면도들이다.
도 4a 내지 도 4f는 도 3a에 도시된 게이트 절연막을 설명하기 위한 단면도들이다. 1 is an equivalent circuit diagram of a pixel of an organic light emitting display panel according to the present invention.
2 is a vertical cross-sectional view of one pixel of the organic light emitting display panel shown in FIG.
3A to 3G are cross-sectional views illustrating a method of fabricating an organic light emitting display panel according to an embodiment of the present invention shown in FIG.
4A to 4F are cross-sectional views illustrating the gate insulating film shown in FIG. 3A.

이하, 첨부된 도면을 참조하여 본 발명에 따른 실시 예를 상세하게 설명한다. 본 발명의 구성 및 그에 따른 작용 효과는 이하의 상세한 설명을 통해 명확하게 이해될 것이다. 본 발명의 상세한 설명에 앞서, 동일한 구성 요소에 대해서는 다른 도면 상에 표시되더라도 가능한 동일한 부호로 표시하며, 공지된 구성에 대해서는 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 구체적인 설명은 생략하기로 함에 유의한다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. The configuration of the present invention and the operation and effect thereof will be clearly understood through the following detailed description. Before describing the present invention in detail, the same components are denoted by the same reference symbols as possible even if they are displayed on different drawings. In the case where it is judged that the gist of the present invention may be blurred to a known configuration, do.

이하, 본 발명의 바람직한 실시 예를 도 1 내지 도 4f를 참조하여 상세히 설명하기로 한다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to FIGS. 1 to 4F.

도 1은 본 발명에 따른 유기 전계 발광 표시 패널의 한 화소에 대한 등가 회로도이고, 도 2는 도 1에 도시된 유기 전계 발광 표시 패널의 한 화소에 대한 수직 단면도이다. FIG. 1 is an equivalent circuit diagram of a pixel of an organic light emitting display panel according to the present invention, and FIG. 2 is a vertical cross-sectional view of a pixel of the organic light emitting display panel shown in FIG.

도 1에 도시된 바와 같이 본 발명의 실시 예에 따른 유기 전계 발광 표시 패널의 한 화소는 게이트 라인(GL), 데이터 라인(DL) 및 전원 라인(PL)과 접속된 셀 구동부(200)와, 셀 구동부(200)와 그라운드(GND) 사이에 접속된 유기 전계 발광 소자(OLED)를 포함한다. 1, a pixel of an organic light emitting display according to an exemplary embodiment of the present invention includes a cell driver 200 connected to a gate line GL, a data line DL, and a power supply line PL, And an organic electroluminescent device OLED connected between the cell driver 200 and the ground GND.

셀 구동부(200)는 게이트 라인(GL) 및 데이터 라인(DL)과 접속된 스위치 박막 트랜지스터(TS)와, 스위치 박막 트랜지스터(TS) 및 전원 라인(PL)과 유기 전계 발광 소자의 제1 전극(122) 사이에 접속된 구동 박막 트랜지스터(TD)와, 전원 라인(PL)과 스위치 박막 트랜지스터(TS)의 드레인 전극(110) 사이에 접속된 스토리지 커패시터(C)를 구비한다. The cell driver 200 includes a switch thin film transistor TS connected to the gate line GL and the data line DL, a switch thin film transistor TS and a power line PL and a first electrode of the organic electroluminescent device And a storage capacitor C connected between the power supply line PL and the drain electrode 110 of the switch thin film transistor TS.

스위치 박막 트랜지스터(TS)의 게이트 전극은 게이트 라인(GL)과 접속되고 소스 전극은 데이터 라인(DL)과 접속되며 드레인 전극은 구동 박막 트랜지스터(TD)의 게이트 전극 및 스토리지 캐패시터(C)와 접속된다. 구동 박막 트랜지스터(TD)의 소스 전극은 전원 라인(PL)과 접속되고 드레인 전극은 OEL 셀의 양극 역할을 하는 화소 전극과 접속된다. 스토리지 캐패시터(C)는 전원 라인(PL)과 구동 박막 트랜지스터(TD)의 게이트 전극 사이에 접속된다. The gate electrode of the switch thin film transistor TS is connected to the gate line GL and the source electrode thereof is connected to the data line DL while the drain electrode is connected to the gate electrode of the driving thin film transistor TD and the storage capacitor C . The source electrode of the driving thin film transistor TD is connected to the power source line PL, and the drain electrode is connected to the pixel electrode serving as an anode of the OEL cell. The storage capacitor C is connected between the power supply line PL and the gate electrode of the driving thin film transistor TD.

스위치 박막 트랜지스터(TS)는 게이트 라인(GL)에 스캔 펄스가 공급되면 턴-온되어 데이터 라인(DL)에 공급된 데이터 신호를 스토리지 캐패시터(C) 및 구동 박막 트랜지스터(TD)의 게이트 전극으로 공급한다. 구동 박막 트랜지스터(TD)는 게이트 전극으로 공급되는 데이터 신호에 응답하여 전원 라인(PL)으로부터 유기 전계 발광 소자로 공급되는 전류(I)을 제어함으로써 유기 전계 발광 소자의 발광량을 조절하게 된다. 그리고, 스위치 박막 트랜지스터(TS)가 턴-오프되더라도 스토리지 캐패시터(C)에 충전된 전압에 의해 구동 박막 트랜지스터(TD)는 다음 프레임의 데이터 신호가 공급될 때까지 일정한 전류(I)를 공급하여 유기 전계 발광 소자가 발광을 유지하게 한다.The switch thin film transistor TS is turned on when a scan pulse is supplied to the gate line GL to supply the data signal supplied to the data line DL to the gate electrode of the storage capacitor C and the drive thin film transistor TD do. The driving thin film transistor TD controls the amount of light emitted from the organic electroluminescent device by controlling the current I supplied from the power supply line PL to the organic electroluminescent device in response to a data signal supplied to the gate electrode. Even if the switch thin film transistor TS is turned off, the driving thin film transistor TD supplies the constant current I until the data signal of the next frame is supplied by the voltage charged in the storage capacitor C, Thereby causing the electroluminescent element to maintain luminescence.

구동 박막 트랜지스터는 도 3에 도시된 바와 같이 기판(101) 상에 버퍼막(116), 액티브층(114)이 형성되며, 게이트 전극(106)은 액티브층(114)의 채널 영역(114C)과 제1 및 제2 게이트 절연막(112a,112b)을 사이에 두고 중첩되게 형성된다. 소스 전극(108) 및 드레인 전극(110)은 게이트 전극(106)과 층간 절연막(126)을 사이에 두고 절연되게 형성된다. 소스 전극(108) 및 드레인 전극(110)은 층간 절연막(126), 제1 및 제2 게이트 절연막(112a,112b)을 관통하는 소스 컨택홀(124S) 및 드레인 컨택홀(124D) 각각을 통해 n+ 불순물이 주입된 액티브층(114)의 소스 영역(114S) 및 드레인 영역(114D) 각각과 접속된다. 또한, 액티브층(114)은 오프 전류를 감소시키기 위해 채널 영역(114C)과 소스 및 드레인 영역(114S,114D) 사이에 n- 불순물이 주입된 엘디디(Light Droped Drain; LDD) 영역(미도시) 더 구비하기도 한다. 또한, 기판(101) 상에 형성된 구동 박막 트랜지스터(TD) 상에는 유기 절연 물질로 형성된 유기 보호막(118)이 형성된다. 또는, 구동 박막 트랜지스터(TD) 상의 보호막은 무기 절연 물질로 형성된 무기 보호막과 유기 절연 물질로 형성된 유기 보호막으로 두 층으로 형성될 수 있다. 3, a buffer film 116 and an active layer 114 are formed on a substrate 101. A gate electrode 106 is formed on a channel region 114C of the active layer 114, Are formed so as to overlap each other with the first and second gate insulating films 112a and 112b therebetween. The source electrode 108 and the drain electrode 110 are formed so as to be insulated with the gate electrode 106 and the interlayer insulating film 126 interposed therebetween. The source electrode 108 and the drain electrode 110 are electrically connected to the n + -type semiconductor layer 110 through the interlayer insulating film 126, the source contact hole 124S and the drain contact hole 124D penetrating the first and second gate insulating films 112a and 112b, Is connected to each of the source region 114S and the drain region 114D of the active layer 114 into which the impurity is implanted. The active layer 114 includes a lightly doped drain (LDD) region (not shown) doped with an n-impurity between the channel region 114C and the source and drain regions 114S and 114D to reduce the off current ). An organic passivation layer 118 formed of an organic insulating material is formed on the driving thin film transistor TD formed on the substrate 101. Alternatively, the protective film on the driving thin film transistor (TD) may be formed of an organic protective film formed of an inorganic insulating material and an organic protective film formed of an organic insulating material.

유기 전계 발광 소자(OLED)는 구동 박막 트랜지스터(TD)의 드레인 전극(110)과 접속된 제1 전극(122)과, 제1 전극(122)을 노출시키는 뱅크홀(135)이 형성된 뱅크 절연막(130)과, 제1 전극(122) 상에 형성된 유기 공통층(132)과, 제1 전극과 마주보며 형성된 제2 전극(134)이 구비된다. 이러한, 유기 전계 발광 소자(OLED)는 제1 전극(122)과 제2 전극(134) 사이에 전압을 인가하면 제1 전극(122)으로부터 정공(hole)이 제2 전극(134)으로부터 전자(electron)가 주입되어 제3 공통층(150c)(발광층)에서 재결합하여 이로 인해 엑시톤(exiciton)이 생성되며, 이 엑시톤이 기저상태로 떨어지면서 빛이 배면(Bottom)으로 방출하게 된다. The organic electroluminescent device OLED includes a first electrode 122 connected to the drain electrode 110 of the driving thin film transistor TD and a bank insulating film 135 having a bank hole 135 for exposing the first electrode 122 130, an organic common layer 132 formed on the first electrode 122, and a second electrode 134 facing the first electrode. When a voltage is applied between the first electrode 122 and the second electrode 134, the organic light emitting device OLED emits electrons from the first electrode 122 to the second electrode 134 through the electron electrons are injected and recombined in the third common layer 150c (light emitting layer) to generate excitons. The excitons fall to the ground state, and light is emitted to the bottom.

제1 전극(122)은 양극(Anode)으로 TCO(Transparent Conductive Oxide; 이하, TCO)와 같은 투명 도전 전극으로 ITO(Indum Tin Oxide; 이하,ITO), IZO(Indum Zinc Oxide; 이하,IZO) 등으로 형성된다. 이러한 제1 전극(122)은 투명 도전 전극으로 형성됨으로써 발광층으로부터 생성된 광이 제1 전극(122)을 통해 배면 발광을 할 수 있다. 그리고, 제2 전극(134)은 음극(Cathode)으로 알루미늄(Al)과 같이 반사성 금속 재질로 형성된다. 도 2에 도시된 바와 같이 본 발명은 배면 발광을 할 수 있지만, 제1 및 제2 전극(122,134)의 재질에 따라 배면, 전면, 양면 발광을 할 수 있다. The first electrode 122 may be formed of a transparent conductive electrode such as ITO (Indium Tin Oxide), IZO (Indium Zinc Oxide, IZO), or the like as an anode and a transparent conductive electrode such as TCO (Transparent Conductive Oxide . The first electrode 122 is formed of a transparent conductive electrode, so that light generated from the light emitting layer can emit light through the first electrode 122. The second electrode 134 is a cathode and is formed of a reflective metal material such as aluminum (Al). As shown in FIG. 2, the present invention can emit backlight, but it may emit backlight, front or both sides depending on the material of the first and second electrodes 122 and 134.

유기 공통층(132)은 제1 전극(122) 상에 정공 주입층(Hole Injection Layer;HIL), 정공 수송층(Hole Transport Layer;HTL), 발광층(Emitting Layer;EML), 전자 수송층(Electron Transport Layer;ETL), 전자 주입층(Electron Injection Layer;EIL)이 순차적으로 적층된 구조를 가진다. The organic common layer 132 may include a hole injection layer (HIL), a hole transport layer (HTL), an emission layer (EML), an electron transport layer (ETL), and an electron injection layer (EIL) are sequentially stacked.

스토리지 커패시터(125)는 p+ 또는 n+ 불순물이 도핑된 스토리지 하부 전극(125a)과 스토리지 상부 전극(125b)이 제2 게이트 절연막(112b)을 사이에 두고 중첩되어 형성된다. 스토리지 커패시터(125)는 제1 전극(122)에 충전된 데이터 신호를 다음 데이터 신호가 충전될 때까지 안정적으로 유지되게 한다. The storage capacitor 125 is formed by stacking the storage lower electrode 125a doped with p + or n + impurity and the storage upper electrode 125b with the second gate insulating film 112b interposed therebetween. The storage capacitor 125 causes the data signal charged in the first electrode 122 to remain stable until the next data signal is charged.

게이트 절연막(112)은 제1 두께를 가지는 제1 게이트 절연막(112a)과, 제1 두께보다 얇은 제2 두께를 가지는 제2 게이트 절연막(112b)을 포함한다. 이때, 제1 및 제2 게이트 절연막(112a,112b)은 게이트 전극(106)과 액티브층(114) 사이에 형성되며, 제2 게이트 절연막(112b)은 스토리지 상부 전극(125b)과 스토리지 하부 전극(125a) 사이에 형성된다. 제1 게이트 절연막(112a)은 게이트 전극(106)이 형성된 영역에만 형성되고, 제2 게이트 절연막(112b)은 기판(101) 전면에 도포되어 형성된다. 이와 같이, 액티브층(114)과 게이트 전극(106) 사이에 형성된 게이트 절연막(112)은 두 층으로 형성되어 두껍게 형성되며, 스토리지 상부 전극(125b)과 스토리지 하부 전극(125a) 사이에 형성된 게이트 절연막(112)은 한 층으로 얇게 형성된다. 이와 같이, 스토리지 커패시터 영역에 형성된 게이트 절연막(112)을 얇게 형성함으로써 스토리지 상/하부 전극(125a,125b)의 면적을 줄일 수 있어 개구율을 확보할 수 있다. The gate insulating film 112 includes a first gate insulating film 112a having a first thickness and a second gate insulating film 112b having a second thickness thinner than the first thickness. At this time, the first and second gate insulating films 112a and 112b are formed between the gate electrode 106 and the active layer 114, and the second gate insulating film 112b is formed between the storage upper electrode 125b and the storage lower electrode 125a. The first gate insulating film 112a is formed only in the region where the gate electrode 106 is formed and the second gate insulating film 112b is formed over the entire surface of the substrate 101. [ The gate insulating film 112 formed between the active layer 114 and the gate electrode 106 is formed in two layers and formed thick and the gate insulating film 112 formed between the storage upper electrode 125b and the storage lower electrode 125a (112) is formed thin as one layer. By forming the gate insulating film 112 formed in the storage capacitor region to be thin, the area of the storage upper / lower electrodes 125a and 125b can be reduced and the aperture ratio can be secured.

구체적으로, 커패시터(C)는 하기와 같은 [수학식 1]을 가지며, 유전율(εr) 및 전극의 면적(A)에 비례하며, 게이트 절연막의 두께(t)에 반비례하는 관계식을 갖는다. 즉, 게이트 절연막의 두께(t)가 얇을수록 커패시터(C) 값이 증가되며, 게이트 절연막의 두께(t)가 두꺼울수록 커패시터(C) 값이 감소되는 것과 같은 게이트 절연막(t)과 커패시터(C)는 반비례 관계를 가진다. Specifically, the capacitor C has the following expression (1) and is proportional to the permittivity? R and the area A of the electrode, and has a relational expression inversely proportional to the thickness t of the gate insulating film. That is, the thinner the thickness t of the gate insulating film increases the value of the capacitor C, and the larger the thickness t of the gate insulating film, the smaller the value of the capacitor C. That is, ) Have an inverse relationship.

한편, [수학식 1]에서 εr은 유전율(Relative Dielectric Constant)을 의미하며, ε0은 진공의 유전율을 의미하며, A는 면적(cm2)을 의미하고, t는 게이트 절연막의 두께를 의미한다. In Equation (1),? R denotes the relative dielectric constant,? 0 denotes the dielectric constant of vacuum, A denotes the area (cm 2 ), and t denotes the thickness of the gate insulating film do.

Figure 112011068925859-pat00001
Figure 112011068925859-pat00001

이에 따라, 스토리지 커패시터 영역에는 게이트 절연막(112)의 두께를 얇게 형성함으로써 커패시터 용량을 늘리면서 스토리지 상/하부 전극(125a,125b)의 면적(A)은 줄일 수 있다. 이와 같이, 스토리지 상/하부 전극(125a,125b)이 면적(A)이 줄어들게 됨으로써 그에 따른 개구율을 확보할 수 있다. Accordingly, by forming the gate insulating film 112 to be thin in the storage capacitor region, the area A of the storage upper / lower electrodes 125a and 125b can be reduced while increasing the capacitance of the capacitor. As described above, the area A of the storage upper / lower electrodes 125a and 125b is reduced, thereby ensuring the aperture ratio.

이때, 제1 및 제2 게이트 절연막(112a,112b)을 포함하는 게이트 절연막(112)과 액티브층(114)은 동일 공정에서 하나의 마스크로 형성된다. 따라서, 공정 추가 없이 스토리지 상/하부 전극(125a,125b)의 면적을 줄일 수 있다. At this time, the gate insulating film 112 including the first and second gate insulating films 112a and 112b and the active layer 114 are formed with one mask in the same process. Therefore, the area of the storage upper / lower electrodes 125a and 125b can be reduced without adding a process.

도 3a 내지 도 3g는 도 2에 도시된 본 발명의 실시 예에 따른 유기 전계 발광 표시 패널의 제조 방법을 나타낸 단면도들이다. 3A to 3G are cross-sectional views illustrating a method of fabricating an organic light emitting display panel according to an embodiment of the present invention shown in FIG.

도 3a를 참조하면, 기판(101) 상에 버퍼막(116)이 형성되고, 그 위에 액티브층(114), 제1 두께를 가지는 제1 게이트 절연막(112a)과, 제2 두께를 가지는 제2 게이트 절연막(112b)을 포함하는 게이트 절연막(112)과, 스토리지 하부 전극(125a)이 형성된다. 이를, 도 4a 내지 도 4f를 결부하여 설명하기로 한다. 3A, a buffer film 116 is formed on a substrate 101, and an active layer 114, a first gate insulating film 112a having a first thickness, and a second gate insulating film 112b having a second thickness, A gate insulating film 112 including a gate insulating film 112b and a storage lower electrode 125a are formed. This will be described with reference to Figs. 4A to 4F.

구체적으로, 버퍼막(116)은 도 4a에 도시된 바와 같이 기판(100) 상에 산화 실리콘(SiO2) 등과 같은 무기 절연 물질이 CVD, PECVD(Plasam Enhanced Chemical Vapor Deposition) 등의 증착 방법으로 전면 증착되어 형성된다. 액티브층(224)은 버퍼막(116) 상에 아몰퍼스-실리콘을 증착한 후 아몰퍼스 실리콘 박막 내에 존재하는 수소 원자를 제거하기 위한 탈수소화(Dehydrogenaiton) 공정을 진행한다. 이후, 아몰퍼스-실리콘을 레이저로 결정화하여 폴리-실리콘이 되게 하여 액티브층(114)이 형성된다. 4A, an inorganic insulating material such as silicon oxide (SiO 2 ) is deposited on the substrate 100 by a deposition method such as CVD or PECVD (Plasma Enhanced Chemical Vapor Deposition) Deposited. The active layer 224 deposits amorphous silicon on the buffer film 116 and then performs a dehydrogenation process to remove hydrogen atoms present in the amorphous silicon thin film. Thereafter, the amorphous-silicon is laser crystallized into a poly-silicon to form the active layer 114.

이러한, 액티브층(114) 상에 제1 두께의 무기 절연 물질이 CVD, PECVD(Plasam Enhanced Chemical Vapor Deposition) 등의 증착 방법으로 전면 증착됨으로써 제1 게이트 절연막(212)이 형성된다. An inorganic insulating material having a first thickness is deposited on the active layer 114 by a deposition method such as CVD or PECVD (Plasma Enhanced Chemical Vapor Deposition) to form the first gate insulating layer 212.

그리고, 도 4b에 도시된 바와 같이 제1 게이트 절연막(212) 위에 포토레지스트가 도포된 다음, 슬릿 마스크 또는 하프톤 마스크를 이용한 포토리소그래피 공정으로 포토레지스트가 노광 및 현상됨으로써 단차를 갖는 포토레지스트 패턴이 형성된다. 4B, a photoresist is coated on the first gate insulating layer 212, and then a photoresist pattern is exposed and developed by a photolithography process using a slit mask or a halftone mask, .

구체적으로, 하프톤 마스크(170)는 도 4b에 도시된 바와 같이 기판 상에 차단층(172)이 형성된 차단 영역(S1)과, 기판 상에 반투과층(174)이 형성된 반투과 영역(S2)과, 기판만 존재하는 투과 영역(S3)을 구비한다. 4B, the halftone mask 170 includes a blocking region S1 on which a blocking layer 172 is formed, a semi-transparent region S2 on which a semi-transparent layer 174 is formed on the substrate, And a transmissive region S3 in which only a substrate exists.

차단 영역(S1)은 게이트 전극(106)이 형성되어질 영역에 위치하여 자외선을 차단함으로써 현상 후 도 4b와 같이 제1 포토레지스트 패턴(220a)을 남게 한다. 반투과 영역(S2)은 스토리지 커패시터(125)가 형성될 영역에 반투과층(174)이 적층되어 광투과율을 조절하여 현상 후 도 4b와 같이 제1 포토레지스트 패턴(220a)보다 얇은 제2 포토레지스트 패턴(220b)을 남게 한다. 그리고, 투과 영역(S3)은 자외선을 모두 투과시킴으로써 현상 후 도 4b와 같이 포토레지스트를 제거되게 한다. The blocking region S1 is located in a region where the gate electrode 106 is to be formed and blocks the ultraviolet rays to leave the first photoresist pattern 220a after development as shown in FIG. 4B. The semi-transmissive area S2 is formed by stacking a transflective layer 174 in a region where the storage capacitor 125 is to be formed and adjusting the light transmittance. After development, the second photoresist pattern 220a is thinner than the first photoresist pattern 220a, Thereby leaving the resist pattern 220b. Then, the transmissive area S3 allows ultraviolet rays to be transmitted therethrough, so that the photoresist is removed after development as shown in FIG. 4B.

도 4c에 도시된 바와 같이 서로 다른 두께의 제1 및 제2 포토레지스트 패턴(220a,220b)을 이용한 식각 공정으로 제1 게이트 절연막(212), 액티브층(224)이 패터닝됨으로써 스토리지 하부 전극(125a)이 형성된다. The first gate insulating layer 212 and the active layer 224 are patterned by an etching process using first and second photoresist patterns 220a and 220b having different thicknesses as shown in FIG. Is formed.

이어서, 도 4d와 같이 산소(O2) 플라즈마를 이용한 애싱 공정으로 제1 및 제2 포토레지스트 패턴(220a,220b)을 애싱함으로써 제1 포토레지스트 패턴(220a)은 얇아지게 하고, 제2 포토레지스트 패턴(220b)은 제거되게 한다. Then, the oxygen, such as 4d (O 2) by the ashing process using a plasma ashing the first and second photoresist pattern (220a, 220b) first photoresist pattern (220a) is to be thin, and a second photoresist Pattern 220b is removed.

이후, 도 4e와 같이 애싱된 제1 포토레지스트 패턴(220a)을 이용한 식각 공정으로 노출된 제1 게이트 절연막(112a)이 제거된다. 이에 따라, 스토리지 커패시터가 형성되어질 영역에는 액티브층(114)만 남게 되며, 게이트 전극(106)이 형성되어질 영역에는 액티브층(114)과 제1 게이트 절연막(112a)이 남게 된다. 이때, 노출된 스토리지 하부 전극(125a)에 n+ 또는 p+ 불순물을 도핑하여 도전성을 갖게 하며, 제1 게이트 절연막(112a) 상에 남은 제1 포토레지스트 패턴(220a)이 스트립 공정으로 제거된다. Then, as shown in FIG. 4E, the first gate insulating layer 112a exposed by the etching process using the ashed first photoresist pattern 220a is removed. Accordingly, only the active layer 114 is left in the region where the storage capacitor is to be formed, and the active layer 114 and the first gate insulating layer 112a remain in the region where the gate electrode 106 is to be formed. At this time, n + or p + impurity is doped to the exposed storage lower electrode 125a to have conductivity, and the first photoresist pattern 220a remaining on the first gate insulating layer 112a is removed by the strip process.

그런 다음, 도 4f와 같이 제1 절연막(112a)의 두께보다 얇은 제2 두께의 제2 게이트 절연막(112b)을 전면 도포하여 스토리지 커패시터(125) 영역에는 제1 게이트 절연막(112a)만 형성되며, 게이트 전극(106)이 형성되어질 영역에는 제1 및 제2 게이트 절연막(112a,112b)이 형성된다. 4F, a second gate insulating layer 112b having a second thickness smaller than the thickness of the first insulating layer 112a is applied over the first gate insulating layer 112a to form a first gate insulating layer 112a in the region of the storage capacitor 125, First and second gate insulating films 112a and 112b are formed in a region where the gate electrode 106 is to be formed.

도 3b를 참조하면, 액티브층(114)이 형성된 버퍼막(116) 상에 게이트 절연막(112)이 형성되고, 그 위에 게이트 전극(106)과 스토리지 상부 전극(125b)이 형성되며, 액티브층(114)의 채널 영역(114C)을 사이에 두고 마주보는 소스 영역(114S) 및 드레인 영역(114D)이 형성된다. 3B, a gate insulating film 112 is formed on a buffer film 116 on which an active layer 114 is formed, a gate electrode 106 and a storage upper electrode 125b are formed thereon, and an active layer A source region 114S and a drain region 114D are formed facing each other with the channel region 114C of the source region 114 and the drain region 114 interposed therebetween.

구체적으로, 제2 게이트 절연막(112b) 위에 게이트 금속층이 스퍼터링 방법 등의 증착 방법을 통해 게이트 금속층이 형성된다. 게이트 금속층으로는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr) 등과 이들의 합금이 단일층 또는 복층 구조로 적층되어 이용된다. 그 다음 제2 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 게이트 금속층이 패터닝됨으로써 게이트 전극(106)과 스토리지 상부 전극(125b)이 형성된다. Specifically, a gate metal layer is formed on the second gate insulating film 112b through a deposition method such as a sputtering method. As the gate metal layer, molybdenum (Mo), aluminum (Al), chromium (Cr), and alloys thereof are laminated in a single layer or a multilayer structure. Then, the gate metal layer is patterned by the photolithography process and the etching process using the second mask, thereby forming the gate electrode 106 and the storage upper electrode 125b.

이때, 게이트 전극(106)은 제1 및 제2 게이트 절연막(112a,112b)을 사이에 두고 액티브층(114)과 중첩되며, 스토리지 상부 전극(125b)은 제2 게이트 절연막(112b)을 사이에 두고 스토리지 하부 전극(125a)과 중첩된다. At this time, the gate electrode 106 overlaps the active layer 114 with the first and second gate insulating films 112a and 112b therebetween, and the storage upper electrode 125b overlaps the second gate insulating film 112b And is overlapped with the storage lower electrode 125a.

그리고, 게이트 전극(106)을 마스크로 이용하여 게이트 전극(106)과 비중첩된 액티브층(114)에 n+ 불순물을 도핑함으로써 n+ 불순물이 도핑된 액티브층의 소스 영역(114S) 및 드레인 영역(114D)이 형성된다. The source region 114S and the drain region 114D of the active layer doped with the n + impurity are formed by doping the n + impurity into the active layer 114 which is not overlapped with the gate electrode 106 using the gate electrode 106 as a mask. Is formed.

도 3c를 참조하면, 게이트 전극(106)이 형성된 게이트 절연막(112) 상에 층간 절연막(126)이 형성되고, 제1 및 제2 게이트 절연막(112a,112b)과, 층간 절연막(126)을 관통하는 소스 및 드레인 컨택홀(124S,124D)이 형성된다. 3C, an interlayer insulating film 126 is formed on the gate insulating film 112 on which the gate electrode 106 is formed, and the first and second gate insulating films 112a and 112b and the interlayer insulating film 126 are inserted Source and drain contact holes 124S and 124D are formed.

구체적으로, 층간 절연막(126)은 게이트 전극(106)이 형성된 게이트 절연막(112) 상에 산화 실리콘, 질화 실리콘 등과 같이 무기 절연 물질이 PECVD 또는 CVD 등의 증착 방법으로 전면 증착되어 형성된다. 이어서, 제3 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 제1 및 제2 게이트 절연막(112a,112b), 층간 절연막(126)을 관통하는 소스 및 드레인 컨택홀(124S,124D)이 형성된다. 소스 및 드레인 컨택홀(124S,124D)은 소스 및 드레인 영역(114S,114D,214S,214D)을 노출시킨다. Specifically, the interlayer insulating film 126 is formed by over-depositing an inorganic insulating material such as silicon oxide, silicon nitride, or the like on the gate insulating film 112 on which the gate electrode 106 is formed by a deposition method such as PECVD or CVD. Source and drain contact holes 124S and 124D penetrating the first and second gate insulating films 112a and 112b and the interlayer insulating film 126 are formed by the photolithography process and the etching process using the third mask. The source and drain contact holes 124S and 124D expose the source and drain regions 114S, 114D, 214S, and 214D.

도 3d를 참조하면, 층간 절연막(126)이 형성된 기판(101) 상에 소스 및 드레인 전극(108,110)이 형성된다. Referring to FIG. 3D, source and drain electrodes 108 and 110 are formed on a substrate 101 on which an interlayer insulating film 126 is formed.

구체적으로, 층간 절연막(126) 상에 스퍼터링 등의 증착 방법으로 소스 및 드레인 금속층을 형성한 뒤, 제4 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 소스 및 드레인 금속층을 패터닝함으로써 소스 전극(108) 및 드레인 전극(110)이 형성된다. 소스 전극(108) 및 드레인 전극(110)은 소스 및 드레인 컨택홀(124S,124D) 각각을 통해 액티브층(114)의 소스 영역 및 드레인 영역(114S,114D)과 각각 접속된다. Specifically, after the source and drain metal layers are formed on the interlayer insulating film 126 by a deposition method such as sputtering, the source and drain metal layers are patterned by a photolithography process and an etching process using a fourth mask, Drain electrodes 110 are formed. The source electrode 108 and the drain electrode 110 are connected to the source region and the drain region 114S and 114D of the active layer 114 through the source and drain contact holes 124S and 124D, respectively.

도 3e를 참조하면, 소스 및 드레인 전극(108,110)이 형성된 기판(101) 상에 화소 컨택홀(120)을 포함하는 보호막(118)이 형성된다. Referring to FIG. 3E, a passivation layer 118 including a pixel contact hole 120 is formed on a substrate 101 on which source and drain electrodes 108 and 110 are formed.

구체적으로, 소스 및 드레인 전극(108,110)이 형성된 기판(101) 상에 PECVD 또는 CVD 방법으로 보호막(119)이 형성된다. 보호막(118)으로는 무기 절연 물질 또는 유기 절연 물질로 형성될 수 있으며, 무기 절연 물질 및 유기 절연 물질으로 이루어지도록 두 층으로 형성될 수 있다. 제5 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 보호막(118)이 패터닝됨으로써 보호막(118)을 관통하는 화소 컨택홀(120)이 형성된다. 이러한, 화소 컨택홀(120)은 드레인 전극(110)을 노출시킨다. Specifically, the protective film 119 is formed by PECVD or CVD on the substrate 101 on which the source and drain electrodes 108 and 110 are formed. The passivation layer 118 may be formed of an inorganic insulating material or an organic insulating material, and may be formed of two layers such as an inorganic insulating material and an organic insulating material. A pixel contact hole 120 is formed through the passivation layer 118 by patterning the passivation layer 118 by a photolithography process and an etching process using a fifth mask. The pixel contact hole 120 exposes the drain electrode 110.

도 3f를 참조하면, 구동 박막 트랜지스터(TD)의 드레인 전극(110)과 직접 접촉된 유기 전계 발광 소자의 제1 전극(122)이 형성된다. Referring to FIG. 3F, a first electrode 122 of the organic electroluminescent device, which is in direct contact with the drain electrode 110 of the driving thin film transistor TD, is formed.

구체적으로, 보호막(118) 상에 스퍼터링 등의 증착 방법으로 TCO(Transparent Conductive Oxide; 이하, TCO)와, ITO(Indum Tin Oxide; 이하,ITO), IZO(Indum Zinc Oxide; 이하,IZO) 등과 같은 투명 도전 전극층을 형성한 뒤, 제6 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 투명 도전 전극층을 패터닝함으로써 제1 전극(122)이 형성된다. Specifically, a transparent conductive oxide (TCO), indium tin oxide (ITO), indium zinc oxide (IZO), or the like is deposited on the passivation layer 118 by a deposition method such as sputtering. After the transparent conductive electrode layer is formed, the first electrode 122 is formed by patterning the transparent conductive electrode layer by a photolithography process and an etching process using a sixth mask.

도 3g를 참조하면, 제1 전극(122)이 형성된 기판(101) 상에 뱅크홀(135)을 가지는 뱅크 절연막(130)이 형성된다. Referring to FIG. 3G, a bank insulating film 130 having a bank hole 135 is formed on a substrate 101 on which a first electrode 122 is formed.

구체적으로, 제1 전극(122)이 형성된 기판(101) 상에 스핀리스 또는 스핀 코팅 등의 코팅 방법을 통해 아크릴계 수지와 같은 유기 절연 물질이 전면 형성된다. 그런 다음, 제7 마스크를 이용한 포토리소그래피 공정 및 식각 공정을 유기 절연 물질이 패터닝됨으로써 뱅크홀(135)을 포함하는 뱅크 절연막(130)을 관통하는 제1 전극(122)이 노출된다. Specifically, an organic insulating material such as an acrylic resin is formed entirely on the substrate 101 on which the first electrode 122 is formed through a coating method such as spin-spin coating or spin coating. Then, the organic insulating material is patterned in the photolithography process and the etching process using the seventh mask, thereby exposing the first electrode 122 passing through the bank insulating film 130 including the bank hole 135.

도 3h를 참조하면, 제1 전극(122) 상에 유기 공통층(132), 제2 전극(134)이 형성된다. Referring to FIG. 3H, an organic common layer 132 and a second electrode 134 are formed on the first electrode 122.

구체적으로, 뱅크홀(135) 내에 섀도우 마스크를 이용하여 정공 주입층(Hole Injection Layer;HIL), 정공 수송층(Hole Transport Layer;HTL), 발광층(Emitting Layer;EML), 전자 수송층(Electron Transport Layer;ETL), 전자 주입층(Electron Injection Layer;EIL)이 순차적으로 적층하여 유기 공통층(132)을 형성한다. 이후, 유기 공통층(132)이 형성된 기판(101) 상에 알루미늄(Al) 등과 같은 반사성이 높은 제2 전극(134)이 전면 증착된다. Specifically, a hole injection layer (HIL), a hole transport layer (HTL), an emission layer (EML), and an electron transport layer (EML) are formed in the bank hole 135 using a shadow mask. (ETL), and an electron injection layer (EIL) are sequentially stacked to form an organic common layer 132. A second electrode 134 having high reflectivity such as aluminum (Al) is deposited on the substrate 101 on which the organic common layer 132 is formed.

이상의 설명은 본 발명을 예시적으로 설명한 것에 불과하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술적 사상에서 벗어나지 않는 범위에서 다양한 변형이 가능할 것이다. 따라서 본 발명의 명세서에 개시된 실시 예들은 본 발명을 한정하는 것이 아니다. 본 발명의 범위는 아래의 특허청구범위에 의해 해석되어야 하며, 그와 균등한 범위 내에 있는 모든 기술도 본 발명의 범위에 포함되는 것으로 해석해야 할 것이다.The foregoing description is merely illustrative of the present invention, and various modifications may be made by those skilled in the art without departing from the spirit of the present invention. Accordingly, the embodiments disclosed in the specification of the present invention are not intended to limit the present invention. The scope of the present invention should be construed according to the following claims, and all the techniques within the scope of equivalents should be construed as being included in the scope of the present invention.

101 : 기판 108 : 소스 전극
110: 드레인 전극 112a; 제1 게이트 절연막
112b : 제2 게이트 절연막 114: 액티브층
116 : 버퍼막 120 : 화소 컨택홀
122 : 제1 전극 124S : 소스 컨택홀
124D : 드레인 컨택홀 126 : 층간 절연막
130 : 뱅크 절연막 132 : 유기 공통층
134 : 제2 전극101: substrate 108: source electrode
110: drain electrode 112a; The first gate insulating film
112b: second gate insulating film 114: active layer
116: buffer film 120: pixel contact hole
122: first electrode 124S: source contact hole
124D: drain contact hole 126: interlayer insulating film
130: bank insulating film 132: organic common layer
134: second electrode

Claims (9)

기판 상에 형성된 박막트랜지스터의 액티브층과 스토리지 커패시터의 하부 전극, 상기 액티브층은 소스 영역 및 드레인 영역을 구비함;
상기 액티브층 상에만 형성되는 제1 두께의 제1 게이트 절연막;
상기 제1 게이트 절연막을 포함한 기판 전면에 형성되는 제2 두께의 제2 게이트 절연막;
상기 액티브층의 상기 소스 영역 및 드레인 영역 사이의 상기 제2 게이트 절연막 상에 형성되는 게이트 전극;
상기 스토리지 커패시터의 하부 전극 상측의 상기 제2 게이트 절연막 상에 형성되는 스토리지 커패시터의 상부 전극;
상기 게이트 전극 및 상기 스토리지 커패시터의 상부 전극을 포함한 기판 전면에 형성된 층간 절연막;
상기 소스 영역과 상기 드레인 영역이 노출되도록 상기 제1 및 제2 게이트 절연막과, 층간 절연막을 관통하도록 형성된 소스 컨택홀 및 드레인 컨택홀;
상기 소스 및 드레인 컨택홀 각각에 상기 액티브층의 소스 영역 및 드레인 영역 각각과 접속되도록 형성된 소스 및 드레인 전극;
상기 드레인 전극에 화소 콘택홀을 갖고, 상기 소스 및 드레인 전극을 포함한 기판 전면에 형성되는 보호막; 그리고
상기 화소 콘택홀을 통해 상기 드레인 전극과 접속되도록 상기 보호막상에 형성된 제1 전극과, 상기 제1 전극 상에 형성된 유기 공통층과, 상기 제1 전극과 마주보도록 형성된 제2 전극을 포함하는 유기 전계 발광 소자를 포함하는 것을 특징으로 하는 유기 전계 발광 표시 패널. An active layer of a thin film transistor formed on a substrate and a lower electrode of the storage capacitor, the active layer having a source region and a drain region;
A first gate insulating layer of a first thickness formed only on the active layer;
A second gate insulating layer having a second thickness formed on the entire surface of the substrate including the first gate insulating layer;
A gate electrode formed on the second gate insulating film between the source region and the drain region of the active layer;
An upper electrode of a storage capacitor formed on the second gate insulating film on a lower electrode of the storage capacitor;
An interlayer insulating film formed on the entire surface of the substrate including the gate electrode and the upper electrode of the storage capacitor;
A source contact hole and a drain contact hole formed to penetrate the first and second gate insulating films and the interlayer insulating film so that the source region and the drain region are exposed;
Source and drain electrodes formed to respectively connect the source region and the drain region of the active layer to each of the source and drain contact holes;
A protective film formed on the entire surface of the substrate including the source and drain electrodes and having a pixel contact hole in the drain electrode; And
A first electrode formed on the protective film to be connected to the drain electrode through the pixel contact hole, an organic common layer formed on the first electrode, and a second electrode formed to face the first electrode, Wherein the organic light emitting display panel comprises a light emitting device. 제1항에 있어서,
상기 제2 게이트 절연막은 상기 제1 게이트 절연막보다 두께가 얇은 것을 특징으로 하는 유기 전계 발광 표시 패널. The method according to claim 1,
Wherein the second gate insulating layer is thinner than the first gate insulating layer. 제1항에 있어서,
상기 제1 게이트 절연막은 상기 게이트 전극이 형성된 영역에만 형성되고, 제2 게이트 절연막은 기판 전면에 도포되어 형성된 것을 특징으로 하는 유기 전계 발광 표시 패널.The method according to claim 1,
Wherein the first gate insulating layer is formed only in a region where the gate electrode is formed, and the second gate insulating layer is formed over the entire surface of the substrate. 제1항에 있어서,
상기 액티브층, 상기 제1 게이트 절연막 및 스토리지 커패시터의 하부 전극은 동일 마스크 공정에서 형성된 것을 특징으로 하는 유기 전계 발광 표시 패널. The method according to claim 1,
Wherein the active layer, the first gate insulating film, and the lower electrode of the storage capacitor are formed in the same mask process. 기판 상에 버퍼막, 액티브층, 제1 두께의 제1 게이트 절연막을 차례로 형성하는 단계;
하프톤 마스크를 이용하여, 박막트랜지스터 영역에는 상기 제1 게이트 절연막과 제 1 액티브층이 적층되고, 스토리지 커패시터 영역에는 제 2 액티브층이 형성되도록 상기 제1 게이트 절연막과 상기 액티브층을 선택적으로 패터닝하는 단계;
상기 제 2 액티브층에 불순물 도핑하여 스토리지 커패시터의 하부 전극을 형성하는 단계;
상기 제1 게이트 절연막 및 상기 스토리지 커패시터의 하부 전극을 포함한 기판 전면에 제2 두께의 제2 게이트 절연막을 형성하는 단계;
상기 제 1 액티브층 상측의 제2 게이트 절연막상에 게이트 전극을 형성하고, 상기 스토리지 커패시터의 하부 전극 상측의 상기 제2 게이트 절연막상에 스토리지 커패시터의 상부 전극을 형성하는 단계;
상기 게이트 전극과 상기 스토리지 커패시터의 상부 전극이 형성된 기판 상에 층간 절연막을 형성하고, 상기 제1 및 제2 게이트 절연막, 층간 절연막을 관통하는 소스 및 드레인 컨택홀을 형성하는 단계;
상기 소스 및 드레인 컨택홀 각각에 소스 및 드레인 전극을 형성하는 단계;
상기 드레인 전극과 접속된 제1 전극을 형성하는 단계; 그리고
상기 제1 전극 상에 유기 공통층과, 제2 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 유기 전계 발광 표시 패널의 제조 방법. Sequentially forming a buffer film, an active layer, and a first gate insulating film of a first thickness on a substrate;
The first gate insulating film and the active layer are selectively patterned using a halftone mask so that the first gate insulating film and the first active layer are laminated in the thin film transistor region and the second active layer is formed in the storage capacitor region step;
Doping the second active layer with an impurity to form a lower electrode of the storage capacitor;
Forming a second gate insulating film having a second thickness on the entire surface of the substrate including the first gate insulating film and the lower electrode of the storage capacitor;
Forming a gate electrode on the second gate insulating film above the first active layer and forming an upper electrode of the storage capacitor on the second gate insulating film on the lower electrode of the storage capacitor;
Forming an interlayer insulating film on the substrate on which the gate electrode and the upper electrode of the storage capacitor are formed, and forming source and drain contact holes passing through the first and second gate insulating films and the interlayer insulating film;
Forming source and drain electrodes in the source and drain contact holes, respectively;
Forming a first electrode connected to the drain electrode; And
And forming an organic common layer and a second electrode on the first electrode. 제5항에 있어서,
상기 하프톤 마스크를 이용하여, 박막트랜지스터 영역에는 상기 제1 게이트 절연막과 제 1 액티브층이 적층되고, 스토리지 커패시터 영역에는 제 2 액티브층이 형성되도록 상기 제1 게이트 절연막과 상기 액티브층을 선택적으로 패터닝하는 단계는,
상기 박막트랜지스터 영역의 상기 제1 게이트 절연막 상에 제1 포토레지스트 패턴과, 상기 스토리지 커패시터 영역의 제1 게이트 절연막 상에 상기 제1 포토레지스트 패턴보다 얇은 제2 포토레지스트 패턴을 형성하는 단계와;
상기 제1 및 제2 포토레지스트 패턴을 이용한 식각 공정으로 상기 액티브층과 제1 게이트 절연막을 제거하여 상기 박막트랜지스터 영역에는 제1 액티브층과 제1 게이트 절연막이 적층되고, 상기 스토리지 커패시터 영역에는 상기 제 2 액티브층과 제1 게이트 절연막이 적층된 구조를 형성하는 단계와;
상기 제1 및 제2 포토레지스트 패턴을 애싱하여 상기 제1 포토레지스트 패턴을 얇게하고, 상기 제2 포토레지스트 패턴을 제거하는 단계와;
상기 제1 포토레지스트 패턴을 이용한 식각 공정으로 노출된 상기 제 2 액티브층상에 위치한 상기 제1 게이트 절연막을 제거하는 단계를 포함하는 것을 특징으로 하는 유기 전계 발광 표시 패널의 제조 방법. 6. The method of claim 5,
The first gate insulating film and the active layer are selectively patterned using the halftone mask so that the first gate insulating film and the first active layer are laminated in the thin film transistor region and the second active layer is formed in the storage capacitor region, Lt; / RTI >
Forming a first photoresist pattern on the first gate insulating film in the thin film transistor region and a second photoresist pattern thinner than the first photoresist pattern on the first gate insulating film in the storage capacitor region;
Wherein the active layer and the first gate insulating layer are removed by an etching process using the first and second photoresist patterns to form a first active layer and a first gate insulating layer in the thin film transistor region, Forming a structure in which a 2 active layer and a first gate insulating film are stacked;
A step of ashing the first and second photoresist patterns to thin the first photoresist pattern and removing the second photoresist pattern;
And removing the first gate insulating layer located on the second active layer exposed by the etching process using the first photoresist pattern. 제6항에 있어서,
상기 제 1 액티브층 상에는 상기 제1 및 제2 게이트 절연막을 형성하고, 상기 제 2 액티브층 상에는 상기 제2 게이트 절연막만 형성하는 것을 특징으로 하는 유기 전계 발광 표시 패널의 제조 방법.The method according to claim 6,
Wherein the first and second gate insulating layers are formed on the first active layer and the second gate insulating layer is formed only on the second active layer. 제6항에 있어서,
상기 제2 게이트 절연막은 상기 제1 게이트 절연막보다 두께가 얇은 것을 특징으로 하는 유기 전계 발광 표시 패널의 제조 방법. The method according to claim 6,
Wherein the second gate insulating layer is thinner than the first gate insulating layer. 삭제delete
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* Cited by examiner, † Cited by third party
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