KR101778433B1 - 반도체 디바이스 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 일 실시예는 반도체 디바이스 및 그 제조 방법에 관한 것으로, 해결하고자 하는 기술적 과제는 서브스트레이트에 스티프너를 추가적으로 형성하여 워페이지 현상이 억제된 반도체 디바이스 및 그 제조 방법을 제공하는데 있다.
이를 위해 본 발명은 서브스트레이트, 서브스트레이트에 형성된 스티프너, 서브스트레이트에 전기적으로 접속된 반도체 다이 및 서브스트레이트에 전기적으로 접속된 도전성 범프를 포함하는 반도체 디바이스 및 그 제조 방법을 개시한다.

Description

반도체 디바이스 및 그 제조 방법{Semiconductor device and manufacturing method thereof}
본 발명의 일 실시예는 반도체 디바이스 및 그 제조 방법에 관한 것이다.
최근들어, 휴대폰, 스마트폰 등의 이동 통신용 단말기나, 태블릿 PC, MP3 플레이어, 디지털 카메라 등과 같은 소형 전자 장치들은 보다 소형화 및 경량화되고 있는 추세이다. 이러한 추세에 따라 소형 전자 장치들을 구성하는 반도체 디바이스 또한 더욱 소형화 및 경량화되어가고 있다.
이러한 발명의 배경이 되는 기술에 개시된 상술한 정보는 본 발명의 배경에 대한 이해도를 향상시키기 위한 것뿐이며, 따라서 종래 기술을 구성하지 않는 정보를 포함할 수도 있다.
일본 공개특허공보 특개2013-118364호(2013.06.13.) 미국 특허출원공개공보 US2010/0140815호(2010.06.10.)
본 발명의 일 실시예는 서브스트레이트에 스티프너를 형성하여 워페이지 현상이 억제된 반도체 디바이스 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 디바이스는 제1면과, 상기 제1면의 반대면인 제2면을 갖는 서브스트레이트; 상기 서브스트레이트에 형성된 스티프너; 상기 서브스트레이트의 제1면에 전기적으로 접속된 반도체 다이; 및 상기 서브스트레이트의 제2면에 전기적으로 접속된 도전성 범프를 포함한다.
상기 스티프너는 실리콘, 글래스, 금속 또는 세라믹 중 선택된 어느 하나로 형성될 수 있다.
상기 스티프너는 제1면과, 상기 제1면의 반대면인 제2면을 포함하고, 상기 제1면의 폭과 상기 제2면의 폭은 상호간 다를 수 있다.
상기 스티프너는 상기 서브스트레이트의 제1면 중 가장자리를 따라 형성될 수 있다.
상기 스티프너는 상기 서브스트레이트의 제1면에 상호간 일정 거리 이격되어 배열될 수 있다.
상기 스티프너는 상기 서브스트레이트의 제2면에 상호간 일정 거리 이격되어 배열될 수 있다.
상기 서브스트레이트의 제1면에 마이크로 범프 패드가 형성되고, 상기 마이크로 범프 패드는 상기 반도체 다이에 전기적으로 접속되며, 상기 마이크로 범프 패드의 둘레에 상기 스티프너가 형성될 수 있다.
상기 마이크로 범프 패드와 상기 스티프너는 상호간 이격될 수 있다.
상기 마이크로 범프 패드와 상기 스티프너의 사이에는 절연층이 개재될 수 있다.
상기 절연층은 언더필 또는 솔더마스크일 수 있다.
상기 서브스트레이트의 제1면에 범프 패드가 더 형성되고, 상기 범프 패드의 둘레에 상기 스티프너가 형성될 수 있다.
상기 범프 패드와 상기 스티프너는 상호간 접촉할 수 있다.
상기 스티프너는 상기 서브스트레이트의 제1면과 제2면의 사이에서 수평 방향으로 상호간 이격되어 배열될 수 있다.
상기 서브스트레이트는 상기 제1면에 형성되어 상기 반도체 다이에 전기적으로 접속되는 마이크로 범프 패드; 및 상기 마이크로 범프 패드로부터 상기 서브스트레이트의 제2면을 향하여 형성된 도전성 비아를 포함하고, 상기 도전성 비아의 둘레에 상기 스티프너가 형성될 수 있다.
상기 도전성 비아와 상기 스티프너는 상호간 이격될 수 있다.
상기 도전성 비아와 상기 스티프너의 사이에 절연층이 개재될 수 있다.
상기 서브스트레이트는 상기 제1면에 형성된 범프 패드; 및 상기 범프 패드로부터 상기 서브스트레이트의 제2면을 향하여 형성된 도전성 비아를 포함하고, 상기 도전성 비아의 둘레에 상기 스티프너가 형성될 수 있다.
상기 도전성 비아와 상기 스티프너는 상호간 접촉할 수 있다.
본 발명에 따른 반도체 디바이스는 서브스트레이트; 상기 서브스트레이트의 상면에 전기적으로 접속된 반도체 다이; 상기 서브스트레이트의 하면에 전기적으로 접속된 도전성 범프; 및 상기 서브스트레이트의 상면, 하면, 또는 상면과 하면 사이에 형성된 적어도 하나의 스티프너를 포함할 수 있다.
상기 스티프너는 상기 서브스트레이트의 상면에 배열되어 형성되거나, 상기 서브스트레이트의 하면에 배열되어 형성되거나, 또는 상기 서브스트레이트의 상면과 하면 사이에서 수평 방향으로 배열되어 형성될 수 있다.
본 발명에 따른 반도체 디바이스의 제조 방법은 평판 형태의 스티프너를 구비하고, 상기 스티프너의 하면에 서브스트레이트를 형성하는 단계; 상기 스티프너를 그라인딩하여 두께를 감소시키고, 적어도 하나의 오프닝을 형성하여 상기 서브스트레이트의 일 영역이 상기 오프닝을 통하여 노출되도록 하는 단계; 상기 스티프너의 상면에 반도체 다이를 위치시키되, 상기 반도체 다이가 상기 서브스트레이트에 상기 오프닝을 통하여 전기적으로 접속되도록 하는 단계; 및 상기 서브스트레이트에 도전성 범프를 형성하는 단계를 포함할 수 있다.
본 발명에 따른 반도체 디바이스의 제조 방법은 평판 형태의 스티프너를 구비하고, 상기 스티프너의 상면에 마이크로 범프 패드를 형성하는 단계; 상기 마이크로 범프 패드에 반도체 다이를 전기적으로 접속하는 단계; 상기 스티프너를 그라인딩하여 두께를 감소시키고, 적어도 하나의 오프닝을 형성하여 상기 마이크로 범프 패드의 일 영역이 상기 오프닝을 통하여 노출되도록 하는 단계; 상기 스티프너의 하면에 서브스트레이트를 형성하되, 상기 서브스트레이트가 상기 오프닝을 통하여 상기 마이크로 범프 패드에 전기적으로 접속되도록 하는 단계; 및 상기 서브스트레이트에 도전성 범프를 형성하는 단계를 포함할 수 있다.
본 발명에 따른 반도체 디바이스의 제조 방법은 평판 형태의 제1스티프너를 구비하고, 상기 제1스티프너의 하면에 서브스트레이트를 형성하는 단계; 상기 제1스티프너를 그라인딩하여 두께를 감소시키고, 적어도 하나의 오프닝을 형성하여 상기 서브스트레이트의 일 영역이 상기 오프닝을 통하여 노출되도록 하는 단계; 상기 오프닝을 통하여 노출된 상기 서브스트레이트의 상면에 반도체 다이를 전기적으로 접속하는 단계; 상기 서브스트레이트의 하면에 제2스티프너를 부착하고, 상기 제2스티프너에 적어도 하나의 오프닝을 형성하여 상기 서브스트레이트의 하면이 상기 제2스티프너의 오프닝을 통하여 외부로 노출되도록 하는 단계; 상기 제2스티프너의 오프닝을 통하여 노출된 상기 서브스트레이트의 하면에 범프 패드를 형성하는 단계; 및 상기 범프 패드에 도전성 범프를 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예는 스티프너를 갖는 서브스트레이트에 의해 워페이지 현상이 억제된 반도체 디바이스 및 그 제조 방법을 제공한다. 즉, 본 발명에 따른 반도체 디바이스는 서브스트레이트의 상면에 스티프너가 배열되거나, 서브스트레이트의 하면에 스티프너가 배열되거나, 또는 서브스트레이트의 상면과 하면 사이로서 수평 방향으로 스티프너가 배열됨으로써, 서브스트레이트의 강성이 향상되고, 이에 따라 반도체 디바이스의 동작 중 발생하는 열에 의한 휨 현상 즉, 워페이지 현상이 억제된다.
또한, 본 발명에서 스티프너는 서브스트레이트의 제조에 반드시 필요한 캐리어의 일부 영역이 제거되지 않고 잔존하여 형성된 것으로서, 스티프너만을 위한 별도의 제조 설비나 공정이 필요없으며, 기존의 서브스트레이트 제조 공정이 그대로 이용될 수 있음으로써, 반도체 디바이스의 제조 원가를 절감할 수 있다.
도 1은 본 발명의 다양한 양태에 따른 반도체 디바이스를 도시한 단면도이다.
도 2는 본 발명의 다양한 양태에 따른 반도체 디바이스를 도시한 단면도이다.
도 3a 내지 도 3h는 본 발명의 다양한 양태에 따른 반도체 디바이스의 제조 방법을 도시한 단면도이다.
도 4a 내지 도 4c는 본 발명의 다양한 양태에 따른 반도체 디바이스의 일부 구조를 확대 도시한 단면도이다.
도 5는 본 발명의 다양한 양태에 따른 반도체 디바이스를 도시한 단면도이다.
도 6a 내지 도 6e는 본 발명의 다양한 양태에 따른 반도체 디바이스의 제조 방법을 도시한 단면도이다.
도 7a 및 도 7b는 본 발명의 다양한 양태에 따른 반도체 디바이스의 일부 구조를 확대 도시한 단면도이다.
도 8은 본 발명의 다양한 양태에 따른 반도체 디바이스를 도시한 단면도이다.
도 9a 내지 도 9d는 본 발명의 다양한 양태에 따른 반도체 디바이스의 제조 방법을 도시한 단면도이다.
다음의 논의는 다양한 예를 제공함에 의해 본 발명의 다양한 양태들을 제공한다. 이러한 예는 비제한적이며, 따라서, 본 발명의 다양한 양태들의 범위는 제공된 예들의 임의의 특정한 특징들에 의해 제한될 필요는 없다. 이하의 설명에서, 구절 "예", "예(e.g.)" 및 "예시적인"은 "예로서 그리고 비제한적인", "예를 들면 그리고 비제한적인", 등과 함께 일반적으로 동의어이다.
여기에 사용된 바와 같이, "및/또는"은 "및/또는"에 접속된 리스트 중 하나 이상의 항목들을 의미한다. 예를 들어, "x 및/또는 y"는 세 요소 세트{(x), (y), (x, y)중 임의의 요소를 의미한다. 다른 말로, "x 및/또는 y"는 "x 및 y의 하나 또는 둘 다"를 의미한다. 다른 예로서, "x, y, 및/또는 z"는 일곱 요소 세트{(x), (y), (z), (x, y), (x, z), (y, z), (x, y, z)}중 임의의 요소를 의미한다. 다른 말로, "x, y 및/또는 z"는 "x, y 및 z 중 하나 이상을 의미한다.
여기에 사용된 용어는 단지 특정한 실시예를 설명하기 위한 것이며 본 발명을 한정하려는 의도가 아니다. 여기에 사용된 바와 같이, 단수 형태는, 내용상 명백히 다르게 제시하지 않는 한, 복수의 형태를 포함하도록 의도된다. 본 명세서에서 사용할 때, "포함한다(comprises)", "포함한다(includes)," "포함하는(comprising), "포함하는(including)", "갖는다(has)", "갖는다(have)", "갖는(having)" 등은 특징들, 정수들, 단계들, 동작들, 구성 요소들, 및/또는 부품들을 지칭하며, 특징들, 정수들, 단계들, 동작들, 구성 요소들, 부품들 및/또는 이들의 그룹들 중 하나 이상의 존재 또는 추가를 배재하지 않음이 이해될 것이다.
비록 용어 제1, 제2, 등이 다양한 구성 요소들을 여기서 설명하는데 이용될 수 있으나, 이러한 구성 요소들은 이러한 용어들로 한정되어서는 안됨이 이해될 것이다. 이러한 용어들은 한 구성 요소를 다른 구성 요소와 구별하기 위해 사용된다. 따라서, 예를 들어, 이하에서 설명될 제1구성 요소, 제1부품 또는 제1섹션은 본 발명의 교시로부터 벗어나지 않고 제2구성 요소, 제2부품 또는 제2섹션으로 지칭될 수 있다. 유사하게, "상부(upper)", "하부(lower)", "측부(side)" 등과 같은 다양한 공간적 용어는 상대적인 방식으로 한 구성 요소로부터 다른 구성 요소를 구분하는데 사용될 수 있다. 그러나, 부품들은 다른 방식으로 위치될 수 있는데, 예를 들면, 본 발명의 교시를 벗어나지 않고, "상부(top)" 면이 수평으로 바라보고 그리고 그것의 "측부(side)" 면이 수직으로 바라보도록 반도체 디바이스가 옆으로 위치될 수 있다는 것이 이해되어야 한다.
도 1은 본 발명의 다양한 양태에 따른 반도체 디바이스(100)를 도시한 단면도이다.
도 1에 도시된 바와 같이, 본 발명에 따른 반도체 디바이스(100)는 서브스트레이트(110), 스티프너(120), 반도체 다이(130), 몰딩부(140) 및 도전성 범프(150)를 포함한다.
서브스트레이트(110)는 대략 평평한 제1면(110a)과, 제1면(110a)의 반대면으로서 대략 평평한 제2면(110b)을 포함하고, 제1면(110a)에 반도체 다이(130)가 전기적으로 접속되고, 제2면(110b)에 도전성 범프(150)가 전기적으로 접속될 수 있다.
좀 더 구체적으로 설명하면, 서브스트레이트(110)는 제1면(110a)으로부터 제2면(110b)을 향하여 순차적으로 형성된 제1유전층(111), 제2유전층(112) 및 제3유전층(113)과, 제1,2,3유전층(111,112,113)에 각각 형성된 도전성 패턴(111a,112a,113a) 및 도전성 비아(111b,112b,113b)를 포함한다.
여기서, 유전층(111,112,113)은 폴리이미드(polyimide), 벤조사이클로부틴(Benzo Cyclo Butene), 폴리벤즈옥사졸(Poly Benz Oxazole) 및 그 등가물 중에서 선택된 어느 하나로 형성될 수 있으나, 본 발명에서 이를 한정하지 않는다. 또한, 도전성 패턴(111a,112a,113a) 및 도전성 비아(111b,112b,113b)는 구리, 구리 합금, 알루미늄, 알루미늄 합금, 골드, 골드 합금, 실버, 실버 합금, 니켈, 니켈 합금, 팔라듐, 팔라듐 합금 및 그 등가물 중에서 선택된 어느 하나로 형성될 수 있으나, 본 발명에서 이를 한정하지 않는다.
한편, 서브스트레이트(110)의 제1면(110a)에, 실질적으로 제1유전층(111)의 상면에, 도전성 패턴(111a)과 전기적으로 접속된 마이크로 범프 패드(114)가 더 형성될 수 있다. 이러한 마이크로 범프 패드(114)는 상면에 골드, 니켈, 실버, 팔라듐, 주석 및/또는 그 합금으로 형성된 언더범프메탈(114a)을 더 포함할 수 있다. 또한, 서브스트레이트(110)의 제1면(110a)에, 실질적으로 제1유전층(111)의 상면으로서 마이크로 범프 패드(114)의 외측 영역에, 도전성 패턴(111a)과 전기적으로 접속된 범프 패드(115)가 더 형성될 수 있다. 이러한 범프 패드(115) 역시 상면에 골드, 니켈, 실버, 팔라듐, 주석 및/또는 그 합금으로 형성된 언더범프메탈(115a)을 더 포함할 수 있다. 더불어, 서브스트레이트(110)의 제2면(110b)에, 실질적으로 제3유전층(113)의 하면에, 도전성 패턴(113a)과 전기적으로 접속된 범프 패드(116)가 더 형성될 수 있다. 이러한 범프 패드(116)는 하면에 골드, 니켈, 실버, 팔라듐, 주석 및/또는 그 합금으로 형성된 언더범프메탈(116a)을 더 포함할 수 있다.
여기서, 마이크로 범프 패드(114) 및/또는 범프 패드(상부의 범프 패드(115) 및 하부의 범프 패드(116))는 구리, 구리 합금, 알루미늄, 알루미늄 합금, 골드, 골드 합금, 실버, 실버 합금, 니켈, 니켈 합금, 팔라듐, 팔라듐 합금 및 그 등가물 중에서 선택된 어느 하나로 형성될 수 있으나, 본 발명에서 이를 한정하지 않는다. 더불어, 마이크로 범프 패드(114)는 경우에 따라 카파 필라(Copper Pillar) 또는 카파 포스트(Copper Post)로 지칭되기도 한다.
스티프너(120)는 서브스트레이트(110)의 제1면(110a)에 형성된다. 스티프너(120)는, 예를 들면, 서브스트레이트(110)의 제1면(110a) 중에서도 가장자리를 따라 형성될 수 있다. 스티프너(120)는, 실질적으로, 제1유전층(111)의 표면에 형성될 수 있다. 스티프너(120)는 실리콘, 글래스, 금속, 세라믹 및 그 등가물 중에서 선택된 어느 하나로 형성될 수 있으나, 본 발명에서 스티프너(120)의 재질이 한정되지 않는다.
이와 같이 서브스트레이트(110)의 제1면(110a) 중에서도 가장자리를 따라 스티프너(120)가 형성됨으로써, 서브스트레이트(110)의 워페이지 현상이 억제될 수 있다. 즉, 반도체 디바이스(100)의 동작 중 서브스트레이트(110), 반도체 다이(130) 및 몰딩부(140) 사이의 열팽창 계수가 상이하므로 인해, 반도체 디바이스(100)가 전체적으로 ∪ 형상 또는 ∩ 형상으로 휠 수 있는데, 상술한 스티프너(120)에 의해 이러한 휨 현상이 억제된다.
반도체 다이(130)는 서브스트레이트(110)에 구비된 마이크로 범프 패드(114)에 전기적으로 접속된다. 이를 위해, 반도체 다이(130)는, 예를 들면, 마이크로 범프(131)를 포함할 수 있다. 마이크로 범프(131)는 마이크로 범프 패드(114)에 솔더(132)를 통해 접속될 수 있다. 더불어, 마이크로 범프는 솔더 캡을 갖는 카파 필라 또는 카파 포스트이거나, 솔더 볼일 수 있다. 더욱이, 마이크로 범프(131)가 카파 필라 또는 카파 포스트일 경우, 그 하단에 골드, 니켈, 실버, 팔라듐, 주석 및/또는 그 합금으로 이루어진 도금층(131a)이 더 형성될 수 있다. 반도체 다이(130)는, 예를 들면, 디지털 신호 프로세서(DSPs), 네트워크프로세서, 파워 매니지먼트 유닛, 오디오 프로세서, RF 회로, 와이어리스 베이스밴드 시스템 온 칩(SoC) 프로세서, 센서 및 주문형 집적 회로들과 같은 전기적 회로를 포함할 수 있다.
한편, 서브스트레이트(110)와 반도체 다이(130)의 사이에는 언더필(133)이 더 충진됨으로써, 서브스트레이트(110)에 반도체 다이(130)가 기계적으로 강하게 구속되도록 한다. 물론, 이러한 언더필(133)에 의해 서브스트레이트(110)와 반도체 다이(130) 사이의 열팽창 계수차에 의한 상호간 분리 현상도 억제될 수 있다.
몰딩부(140)는 서브스트레이트(110) 위의 반도체 다이(130)를 덮음으로써, 반도체 다이(130)를 외부의 전기적/기계적 충격으로부터 보호한다. 몰딩부(140)는, 예를 들면, 유기 또는 무기 필러(filler), 에폭시 수지, 경화제, 난연제로 이루어진 에폭시 몰딩 컴파운드 또는 그 등가물로 형성되거나 포함할 수 있으나, 이로서 본 발명이 한정되지 않는다. 몰딩부(140)는, 예를 들면, 임의의 다양한 방식으로 형성될 수 있다. 예를 들면, 몰딩부(140)는 금형을 이용한 통상의 트랜스퍼 몰딩 공정(예를 들면, 컴프레션 몰딩, 인젝션 몰딩 등), 디스펜서를 이용한 디스펜싱 공정 등 의해 형성될 수 있다.
여기서, 범프 패드(115)에 도전성 범프(117)가 더 형성될 수 있는데, 이러한 도전성 범프(117)는 몰딩부(140)에 형성된 오프닝(141)을 통하여 외부로 노출될 수 있다. 예를 들면, 도전성 범프(117)가 몰딩부(140)로 덮인 이후, 도전성 범프(117)와 대응하는 몰딩부(140)의 일 영역이 레이저 빔 또는 화학적 식각 방식에 의해 제거되어 오프닝(141)이 형성됨으로써, 오프닝(141)을 통해 도전성 범프(117)가 외부로 노출될 수 있다. 이러한 도전성 범프(117)에 다른 반도체 디바이스, 반도체 패키지 또는 반도체 모듈 등이 실장될 수 있다.
도전성 범프(150)는 서브스트레이트(110)의 제2면(110b)에 형성된 범프 패드(116)에 전기적으로 접속된다. 도전성 범프(150)는, 실질적으로, 제3유전층(113)에 형성된 범프 패드(116)에 전기적으로 접속된다. 물론, 범프 패드(116)에 언더범프메탈(116a)이 형성됨으로써, 실질적으로 언더범프메탈(116a)에 도전성 범프(150)가 접속될 수 있다.
여기서, 도전성 범프(117, 150)는, 예를 들면, 임의의 다양한 재료를 포함할 수 있다. 예를 들면, 도전성 범프(117, 150)는 공융점 솔더(eutectic solder: Sn37Pb), 고융점 솔더(High lead solder: Sn95Pb), 납이 없는 솔더(lead-free solder: SnAg, SnAu, SnCu, SnZn, SnZnBi, SnAgCu, SnAgBi 등) 및 그 등가물 중에서 선택된 어느 하나로 형성될 수 있으나, 이로서 본 발명이 한정되지 않는다.
한편, 제3유전층(113)에 형성된 범프 패드(116)에는 도전성 범프(150) 외에도 캐패시터, 저항, 인덕터 등의 다양한 수동소자(160)가 더 전기적으로 접속될 수도 있다.
더불어, 본 발명에 따른 반도체 디바이스(100)는 서브스트레이트(110), 스티프너(120) 및 몰딩부(140)의 측면이 동일한 평면을 이룰 수 있다. 이는 제조 공정 중 소잉 또는 싱귤레이션 공정에 의해, 서브스트레이트(110), 스티프너(120) 및 몰딩부(140)가 동시에 컷팅되었기 때문이다.
이와 같이 하여, 본 발명에 따른 반도체 디바이스(100)는 서브스트레이트(110)의 제1면(110a) 중 가장자리를 따라 형성된 스티프너(120)를 더 포함함으로써, 워페이지 현상이 효율적으로 방지될 수 있다.
도 2는 본 발명의 다양한 양태에 따른 반도체 디바이스(200)를 도시한 단면도이다. 도 2의 반도체 디바이스(200)는 도 1의 반도체 디바이스(100)와 유사한 형태이므로, 이하에서 그 차이점이 주로 설명된다.
도 2에 도시된 바와 같이, 스티프너(220)는 서브스트레이트(110)의 제1면(110a)에 형성되어 있되, 수평 방향으로 상호간 일정 거리 이격되어 배열될 수 있다.
일례로, 스티프너(220)는 서브스트레이트(110)의 제1면(110a)중 가장자리에 형성된 제1스티프너(221), 마이크로 범프 패드(114)의 둘레에 형성된 제2스티프너(222), 범프 패드(115)의 둘레에 형성된 제3스티프너(223)를 포함할 수 있다. 여기서, 제1스티프너(221), 제2스티프너(222) 및 제3스티프너(223)은 상호간 이격되어 있다.
제1스티프너(221)는 도 1에 도시된 스티프너(120)와 동일 형태를 갖는다.
제2스티프너(222)는 서브스트레이트(110)의 제1면(110a)에 형성된 마이크로 범프 패드(114)의 둘레에 형성되어 있되, 마이크로 범프 패드(114)의 둘레로부터 각각 일정 거리 이격되어 형성되어 있다. 즉, 마이크로 범프 패드(114)와 제2스티프너(222)는 상호간 전기적으로 접촉하지 않는다. 다만, 마이크로 범프 패드(114)와 제2스티프너(222)의 사이에는 절연체, 예를 들면, 언더필(133)이 더 개재될 수 있다.
제3스티프너(223)는 서브스트레이트(110)의 제1면(110a)에 형성된 범프 패드(115)의 둘레에 형성될 수 있다. 즉, 제3스티프너(223)는 범프 패드(115)의 둘레에 직접 접촉될 수 있다. 다르게 설명하면, 제2스티프너(222)는 마이크로 범프 패드(114)로부터 이격되어 형성되나, 제3스티프너(223)는 범프 패드(115)로부터 이격되지 않고 형성된다.
한편, 제1,2,3스티프너(221,222,223)는 상술한 바와 같이 상호간 일정 거리 이격되어 형성될 수 있다. 여기서, 제1,3스티프너(221,223)는 몰딩부(140)에 의해 직접 감싸여질 수 있고, 제2스티프너(222)는 언더필(133)에 의해 직접 감싸여질 수 있다.
이와 같이 하여, 본 발명에 따른 반도체 디바이스(200)는 서브스트레이트(110)의 제1면(110a)에서 수평 방향으로 배열된 다수의 제1,2,3스티프너(221,222,223)를 포함함으로써, 반도체 디바이스(200)의 워페이지 현상이 더욱 효율적으로 억제된다.
도 3a 내지 도 3h는 본 발명의 다양한 양태에 따른 반도체 디바이스(200)의 제조 방법을 도시한 단면도이다.
본 발명에 따른 반도체 디바이스(200)의 제조 방법은 원시 스티프너 제공 단계와, 서브스트레이트 형성 단계와, 그라인딩 단계와, 오프닝 형성 단계와, 마이크로 범프 패드 형성 단계와, 반도체 다이 접속 단계와, 몰딩 단계와, 도전성 범프 형성 단계를 포함한다.
도 3a에 도시된 바와 같이, 원시 스티프너 제공 단계에서, 대략 평판 형태를 하는 원시 스티프너(220p)가 제공된다. 원시 스티프너(220p)는, 예를 들면, 대략 평평한 제1면(220a)과, 이의 반대면으로서 대략 평평한 제2면(220b)을 가질 수 있다. 이러한 원시 스티프너(220p)의 두께는 하기할 스티프너(220)의 두께보다 상대적으로 더 두꺼움으로써, 하기할 서브스트레이트(110)의 형성 공정이 용이해진다. 즉, 서브스트레이트(110)의 형성 공정 중 휨 현상이 발생하지 않을 뿐만 아니라, 취급도 용이해진다.
도 3b에 도시된 바와 같이, 서브스트레이트 형성 단계에서, 원시 스티프너(220p)의 제2면(220b)에 서브스트레이트(110)가, 예를 들면, 빌드업 공정에 의해 형성된다. 예를 들면, 순차적으로 제1유전층(111), 제2유전층(112) 및 제3유전층(113)이 빌드업되며, 특히 제1,2,3유전층(111,112,113)에는 각각 도전성 패턴(111a,112a,113a) 및 도전성 비아(111b,112b,113b)가 형성된다. 더욱이, 제3유전층(113)에 형성된 도전성 패턴(113a)에는 범프 패드(116) 및 언더범프메탈(116a)이 더 형성될 수 있으며, 이들은 외부로 노출된다. 여기서, 제1유전층(111)의 상면이 서브스트레이트(110)의 제1면(110a)으로 정의되고, 제3유전층(113)의 하면이 서브스트레이트(110)의 제2면(110b)으로 정의될 수 있다.
도 3c에 도시된 바와 같이, 그라인딩 단계에서, 원시 스티프너(220p)의 제1면(220a)이 그라인딩 또는 식각됨으로써, 원시 스티프너(220p)의 두께가 감소한다. 이와 같이 감소된 두께가 최종적인 스티프너(220)의 두께가 될 수 있다. 이러한 스티프너(220)의 최종 두께는 반도체 디바이스(200)의 특성이나 기능에 따라 다르지만, 대략 10㎛ 내지 1000㎛일 수 있다. 그러나, 이러한 수치로 본 발명이 한정되지 않는다.
도 3d에 도시된 바와 같이, 오프닝 형성 단계에서, 도전성 패턴(111a) 및/또는 도전성 비아(111b)와 대응되는 영역의 스티프너(220)의 영역이 제거됨으로써, 일정 직경의 오프닝(222a,223a)이 형성된다. 오프닝(222a,223a)은, 예를 들면, 레이저 빔이나 화학적 식각 방식에 의해 형성될 수 있다. 이에 따라, 오프닝(222a,223a)을 통하여 제1유전층(111), 도전성 패턴(111a) 및/또는 도전성 비아(111b)의 일 영역이 외부로 노출될 수 있다.
더불어, 이때 불필요한 스티프너(220)의 영역이 함께 제거됨으로써, 상술한 바와 같이 상호간 이격된 제1스티프너(221), 제2스티프너(222) 및 제3스티프너(223)가 구비된다. 여기서, 제1스티프너(221)는 서브스트레이트(110)의 제1면(110a)중 대략 가장자리를 따라 형성되고, 제2스티프너(222)는 서브스트레이트(110)의 제1면(110a) 중 대략 중앙에 형성되며, 제3스티프너(223)는 제1스티프너(221)와 제2스티프너(222)의 사이에 형성된다. 여기서, 제3스티프너(223)에도 오프닝(223a)이 형성될 수 있다.
도 3e에 도시된 바와 같이, 마이크로 범프 패드 형성 단계에서, 오프닝(222a)을 통해 노출된 제1도전성 패턴(111a) 및/또는 도전성 비아(111b)의 일 영역에 마이크로 범프 패드(114)가 형성된다. 마이크로 범프 패드(114)는 통상의 도금 공정이나 스퍼터링 공정 등에 의해 형성될 수 있다. 더불어, 마이크로 범프 패드(114)의 상면에 언더범프메탈(114a)이 추가적으로 더 형성될 수 있다. 이때, 마이크로 범프 패드(114)는 제2스티프너(222)로부터 일정 거리 이격되어 형성될 수 있다. 다르게 설명하면, 마이크로 범프 패드(114)의 폭 또는 직경이 오프닝(222a)의 폭 또는 직경보다 작게 형성될 수 있다.
더욱이, 오프닝(223a)을 통해 노출된 다른 도전성 패턴(111a) 및/또는 도전성 비아(111b)의 일 영역에 범프 패드(115)가 더 형성될 수 있다. 이러한 범프 패드(115) 역시 통상의 도금 공정이나 스퍼터링 공정 등에 의해 형성될 수 있고, 범프 패드(115)의 상면에 언더범프메탈(115a)도 형성될 수 있다. 이때, 범프 패드(115)는 스티프너(220)와 접촉된 상태로 형성될 수 있다. 또한, 범프 패드(115)의 두께는, 예를 들면, 마이크로 범프 패드(114)의 두께보다 상대적으로 더 두꺼울 수도 있다.
도 3f에 도시된 바와 같이, 반도체 다이 접속 단계에서, 반도체 다이(130)의 마이크로 범프(131)가 상술한 마이크로 범프 패드(114)에 솔더(132)를 통하여 전기적으로 접속될 수 있다. 이러한 전기적 접속은 통상의 열압착 본딩 방식 또는 리플로우 방식에 의해 이루어질 수 있으나, 본 발명에서 접속 방식이 한정되지 않는다. 또한, 반도체 다이(130)와 서브스트레이트(110) 사이의 갭(gap)에는 언더필(133)이 충진된 후 경화될 수 있다. 더욱이, 범프 패드(115)에는 도전성 범프(117)가 더 접속될 수 있다. 이러한 도전성 범프(117)는 통상의 리플로우 공정에 의해 형성될 수 있다. 예를 들면, 범프 패드(115)에 플럭스가 도포된 후, 그 위에 도전성 볼이 임시로 고정되며, 이후 리플로우 공정에 의해 플럭스는 휘발되어 제거되고, 도전성 볼이 범프 패드(115)에 단단하게 고정되어, 결국 도전성 범프(117)를 형성하게 된다.
여기서, 반도체 다이 접속, 언더필, 도전성 범프 접속의 순서로 공정이 진행되거나, 또는 도전성 범프 접속, 반도체 다이 접속 및 언더필의 순서로 공정이 진행될 수 있다.
도 3g에 도시된 바와 같이, 몰딩 단계에서, 반도체 다이(130), 언더필(133) 및 도전성 범프(117)가 몰딩 재료로 몰딩되어 몰딩부(140)가 형성된다. 이러한 몰딩부(140)는 금형을 이용한 통상의 컴프레션 몰딩(compression molding) 방식, 트랜스퍼 몰딩(transfer molding) 방식으로 형성되거나, 또는 디스펜서를 이용한 디스펜싱 방식으로 형성될 수 있다. 그러나, 이러한 몰딩 방식으로 본 발명이 한정되는 것은 아니다.
여기서, 도전성 범프(117)와 대응하는 몰딩부(140)의 영역은 레이저 빔이나 화학적 식각 방식에 의해 제거됨으로써, 몰딩부(140)에 오프닝(141)이 형성되고, 이러한 오프닝(141)에 의해 도전성 범프(117)가 외부로 노출될 수 있다.
도 3h에 도시된 바와 같이, 도전성 범프 형성 단계에서, 서브스트레이트(110)의 제2면(110b)에 형성된 범프 패드(116)에 도전성 범프(150)가 형성된다. 이러한 도전성 범프(150)의 형성 방법은 상술한 도전성 범프(117)의 형성 방법과 같을 수 있다. 물론, 서브스트레이트(110)의 제2면(110b)에 형성된 범프 패드(116)에 캐패시터, 저항, 인덕터와 같은 수동소자(160)가 더 전기적으로 접속될 수도 있다.
더불어, 이러한 공정 이후에는 싱귤레이션 또는 소잉 공정이 수행된다. 즉, 반도체 디바이스(100,200)는 생산성 향상을 위해 스트립 또는 매트릭스 형태로 형성되므로, 도전성 범프(150)의 형성 공정 이후에는 낱개의 반도체 디바이스(100,200)로 분리될 필요가 있다. 예를 들면, 다이아몬드 블레이드나 레이저 빔에 의해 몰딩부(140), 스티프너(110,220) 및 서브스트레이트(110)가 일체로 소잉된다. 따라서, 소잉 완료된 반도체 디바이스(100,200)에서 몰딩부(140), 스티프너(220) 및 서브스트레이트(110)의 측면이 상호간 동일한 평면을 이루게 된다.
도 4a 내지 도 4c는 본 발명의 다양한 양태에 따른 반도체 디바이스(200)의 일부 구조를 확대 도시한 단면도이다.
도 4a에 도시된 바와 같이, 스티프너(222)는 평평한 제1면(222b)과, 이의 반대면인 평평한 제2면(222c)과, 제1면(222b) 및 제2면(222c)을 접속하는 경사면(222d)을 포함할 수 있다. 여기서, 스티프너(222)의 제1면(222b)의 폭 또는 길이가 제2면(222c)의 폭 또는 길이보다 작거나 짧을 수 있다. 물론, 이에 따라, 스티프너(222)에 형성된 오프닝(222a)은 상부 직경이 하부 직경보다 클 수 있다. 이러한 스티프너(222) 및 오프닝(222a)의 형태는 제조 공정 중에 적용된 식각 공정에 의한 것이다. 즉, 스티프너(222)의 제1면(222b)에서 제2면(222c)의 방향으로 식각이 수행되기 때문에, 스티프너(222)의 제1면(222b)의 폭이 상대적으로 더 작고, 오프닝(222a)의 상부 직경이 상대적으로 더 크게 형성된다. 여기서, 스티프너(222)가 도전체 특성 또는 반도체 특성을 가질 수 있으므로, 다수의 마이크로 범프 패드(114)가 상호간 전기적으로 쇼트되지 않도록, 스티프너(222)와 마이크로 범프 패드(114)는 상호간 일정 거리 이격됨이 바람직하다.
물론, 스티프너(222)의 제1면(222b)과 제2면(222c)의 폭은 대략 동일할 수도 있다. 즉, 화학적 식각 방식 대신 레이저 빔에 의해 오프닝(222a)이 형성될 경우, 제1면(222b)과 제2면(222c)의 폭이 동일할 수 있다.
도 4b에 도시된 바와 같이, 스티프너(222)와 마이크로 범프 패드(114) 사이의 절연 특성을 더욱 향상시키기 위해, 스티프너(222)와 마이크로 범프 패드(114) 사이에 절연층(118)이 더 형성될 수 있다. 이러한 절연층(118)은, 예를 들면, 폴리이미드와 같은 솔더 마스크일 수 있으나, 이러한 재질로 본 발명이 한정되지 않는다.
더불어, 마이크로 범프 패드(114)와 절연층(118) 사이의 상호 결합력이 향상되도록, 마이크로 범프 패드(114)의 둘레에 일정 깊이의 요홈(114b)이 더 형성될 수 있다.
한편, 도 4c에 도시된 바와 같이, 스티프너(223)는 범프 패드(115)의 둘레에 접촉될 수 있다. 여기서, 범프 패드(115)는 도전성 패턴(111a)에 전기적으로 접속된 상대적으로 폭이 작은 하부 영역(115b)과, 언더범프메탈(115a) 또는 도전성 범프(117)에 전기적으로 접속되는 상대적으로 폭이 큰 상부 영역(115c)을 포함한다. 물론, 범프 패드(115)의 하부 영역(115b)과 상부 영역(115c)은 상호간 접속되어 있다.
또한, 스티프너(223)는, 예를 들면, 상대적으로 폭이 작은 하부 영역(115b)의 둘레와, 상부 영역(115c)중 하면의 일부에 접촉될 수 있다. 예를 들면, 스티프너(223)의 제1면(223b)이 범프 패드(115)의 상부 영역(115c)의 하면에 접촉하고, 스티프너(223)의 경사면(223d)이 범프 패드(115)의 하부 영역(115b)의 둘레에 접촉하며, 스티프너(223)의 제2면(223c)이 제1유전층(111) 및/또는 제1도전성 패턴(111a)에 접촉될 수 있다.
도 5는 본 발명의 다양한 양태에 따른 반도체 디바이스(300)를 도시한 단면도이다. 도 5의 반도체 디바이스(300)는 도 2의 반도체 디바이스(200)와 유사한 형태이므로, 이하에서 그 차이점이 주로 설명된다.
도 5에 도시된 바와 같이, 스티프너(320)는 서브스트레이트(310)의 제1면(310a)과 제2면(310b) 사이에 형성될 수 있다. 즉, 스티프너(320)는 서브스트레이트(310)의 제1면(310a)과 제2면(310b) 사이에서 수평 방향으로 상호간 일정 거리 이격되어 배열될 수 있다.
이에 따라, 전반적으로 도 5에 도시된 서브스트레이트(310)의 구조가 도 2에 도시된 서브스트레이트(110)의 구조와 상이하다. 이를 좀 더 구체적으로 설명한다.
서브스트레이트(310)는 제1면(310a)으로부터 제2면(310b)을 향하여 순차적으로 형성된 제1유전층(311), 제2유전층(312), 제3유전층(313) 및 제4유전층(314)을 포함한다. 또한, 서브스트레이트(310)는 제1유전층(310)에 형성된 제1도전성 패턴(311a), 제2유전층(312)에 형성된 제1도전성 비아(311b,311c), 제3유전층(313)에 형성된 제3도전성 패턴(313a) 및 제3도전성 비아(313b), 제4유전층(314)에 형성된 제4도전성 패턴(314a) 및 제4도전성 비아(314b)를 포함한다.
서브스트레이트(310)의 제1면(310a)에, 실질적으로 제1유전층(311)의 상면에, 도전성 패턴(311a) 및/또는 도전성 비아(311b,311c)와 전기적으로 접속된 마이크로 범프 패드(114) 및 범프 패드(115)가 더 형성될 수 있다. 또한, 서브스트레이트(310)의 제2면(310b)에, 실질적으로 제4유전층(314)의 하면에, 도전성 패턴(314a) 및/또는 도전성 비아(314b)와 전기적으로 접속된 범프 패드(116)가 더 형성될 수 있다.
스티프너(320)는 서브스트레이트(310)의 제1유전층(311)과 제2유전층(312)의 사이에 형성될 수 있다. 실질적으로, 스티프너(320)는 제1유전층(311)의 하면에 배열되어 형성되고, 제2유전층(312)으로 덮일 수 있다.
좀 더 구체적으로, 스티프너(320)는 서브스트레이트(310)의 가장자리에 형성된 제1스티프너(321), 대체로 마이크로 범프 패드(114)의 하부에 형성된 제2스티프너(322), 대체로 범프 패드(115)의 하부에 형성된 제3스티프너(323)를 포함할 수 있다. 여기서, 제1,2,3스티프너(321,322,323)는 상호간 이격되어 배열될 수 있다.
제1스티프너(321)는 서브스트레이트(310)의 가장자리로서 제1유전층(311)과 제2유전층(312)의 사이에 개재된다.
제2스티프너(322)는 대체로 마이크로 범프 패드(114)의 하부로서, 제2유전층(312)을 관통하는 도전성 비아(311b)를 감싸는 형태로 형성된다. 그러나, 제2스티프너(322)가 도전성 비아(311b)에 전기적으로 접속되지는 않는다. 즉, 도전성 비아(311b)와 제2스티프너(322)의 사이에는 제2유전층(312)이 개재될 수 있다.
제3스티프너(323)는 대체로 범프 패드(115)의 하부로서, 제2유전층(312)을 관통하는 도전성 비아(311c)를 감싸는 형태로 형성된다. 실질적으로, 제3스티프너(323)가 도전성 비아(311c)에 접촉된다. 즉, 실질적으로 도전성 비아(311c)가 제3스티프너(323)를 대략 직접 관통하는 형태로 형성된다.
한편, 상술한 바와 같이 제1,2,3스티프너(321,322,323)는 상호간 일정 거리 이격되어 형성될 수 있다. 또한, 제1,2,3스티프너(321,322,323)는 상술한 바와 같이 제1유전층(311) 및 제2유전층(312)에 의해 대체로 감싸여진 형태를 한다.
이와 같이 서브스트레이트(310)의 제1면(310a)과 제2면(310b) 사이에 다수의 스티프너(320)가 수평 방향으로 일정 거리 이격되어 배열됨으로써, 서브스트레이트(310) 또는 반도체 디바이스(300)의 워페이지 현상이 방지될 수 있다.
도 6a 내지 도 6e는 본 발명의 다양한 양태에 따른 반도체 디바이스(300)의 제조 방법을 도시한 단면도이다.
본 발명에 따른 반도체 디바이스(300)의 제조 방법은 원시 스티프너 제공 단계와, 서브스트레이트의 일부 영역 형성 단계와, 반도체 다이 접속 단계와, 몰딩 단계와, 그라인딩 단계와, 오프닝 형성 단계와, 서브스트레이트의 잔부 영역 형성 단계와, 도전성 범프 형성 단계를 포함한다.
여기서, 원시 스티프너 제공 단계, 반도체 다이 접속 단계, 몰딩 단계, 그라인딩 단계, 오프닝 형성 단계 및 도전성 범프 형성 단계는 위에서 설명한 단계들과 대체로 유사하다. 따라서, 이에 대한 설명은 최소화한다.
도 6a에 도시된 바와 같이, 서브스트레이트의 일부 영역 형성 단계에서, 원시 스티프너(320p)의 제1면(320a) 위에 서브스트레이트(310)의 일부 영역이 형성된다. 즉, 제1유전층(311)에 도전성 패턴(311a)이 형성되며, 또한 제1유전층(311) 위에 마이크로 범프 패드(114) 및 범프 패드(115)가 형성된다. 물론, 마이크로 범프 패드(114) 및 범프 패드(115)는 도전성 패턴(311a)에 전기적으로 접속된다. 더욱이, 마이크로 범프 패드(114) 및 범프 패드(115)에 각각 언더범프메탈(114a,115a)이 더 형성될 수 있다. 여기서, 제1유전층(311)의 상면이 서브스트레이트(310)의 제1면(310a)으로 정의될 수 있다.
도 6b에 도시된 바와 같이, 반도체 다이 접속 단계와 몰딩 단계에서, 서브스트레이트(310)의 일부 영역 위에 반도체 다이(130)가 전기적으로 접속되고, 또한 반도체 다이(130)가 몰딩부(140)로 덮인다.
도 6c에 도시된 바와 같이, 그라인딩 단계에서, 원시 스티프너(320p)의 제2면(320b)이 그라인딩 및/또는 식각되어 그 두께가 얇아진다.
도 6d에 도시된 바와 같이, 오프닝 형성 단계에서, 제1유전층(311)에 형성된 도전성 패턴(311a)과 대응되는 스티프너(320)의 일 영역이 제거됨으로써, 오프닝(322a,323a)이 형성된다. 이러한 오프닝(322a,323a)에 의해 도전성 패턴(311a) 및/또는 제1유전층(311)의 일 영역이 외부로 노출된다.
도 6e에 도시된 바와 같이, 서브스트레이트의 잔부 영역 형성 단계에서, 서브스트레이트(310)의 일부 영역 및 스티프너의 하부에 서브스트레이트(310)의 잔부 영역이, 예를 들면, 빌드업 공정에 의해 형성된다. 예를 들면, 순차적으로 제2유전층(312), 제3유전층(313) 및 제4유전층(314)이 빌드업되며, 특히 제2유전층(312)에는 도전성 비아(311b, 311c)가 형성되고, 제3,4유전층(313,314)에는 각각 도전성 패턴(313a,314a) 및 도전성 비아(313b,314b)가 형성된다. 더욱이, 제4유전층(314)에 형성된 도전성 패턴(314a)에는 범프 패드(116) 및 언더범프메탈(116a)이 더 형성될 수 있으며, 이들은 외부로 노출된다. 여기서, 제1유전층(311)의 상면이 서브스트레이트(310)의 제1면(310a)으로 정의되는 반면, 제4유전층(314)의 하면이 서브스트레이트(310)의 제2면(310b)으로 정의될 수 있다.
한편, 서브스트레이트(310)의 제2면(310b) 즉, 제4유전층(314)의 하면에 형성된 범프 패드(116)에는 도전성 범프(150)가 접속된다.
도 7a 및 도 7b는 본 발명의 다양한 양태에 따른 반도체 디바이스(300)의 일부 구조를 확대 도시한 단면도이다.
도 7a 및 도 7b에 도시된 바와 같이, 제1유전층(311) 및 스티프너(322,323)의 하부에 도전성 비아(311b,311c)가 형성된다. 특히, 도전성 비아(311b)는, 도 7a에 도시된 바와 같이, 오프닝을 갖는 형태로서 스티프너(322)로부터 이격되어 형성될 수 있다. 즉, 도전성 비아(311b)와 스티프너(322) 사이에 제2유전층(312)이 개재될 수 있다. 또한, 도전성 비아(311c)는, 도 7b 에 도시된 바와 같이, 솔리드 형태로서 스티프너(323)와 밀착되어 형성될 수 있다. 즉, 도전성 비아(311c)와 스티프너(323) 사이에 제2유전층(312)이 개재되지 않는다.
더욱이, 도 7a에 도시된 바와 같이, 스티프너(322)의 제2면(하면)에 접촉되어 그라운드 비아(311d)가 형성될 수 있고, 또한 도 7b에 도시된 바와 같이, 스티프너(323)의 제1면(상면)과 제2면(하면)을 관통하는 그라운드 비아(311e)가 형성될 수 있다. 이러한 그라운드 비아(311d,311e)의 구조 및 특징은 상술한 모든 반도체 디바이스(100,200) 또는 하기할 모든 반도체 디바이스(400)에 동일 또는 유사하게 적용될 수 있다.
도 8은 본 발명의 다양한 양태에 따른 반도체 디바이스(400)를 도시한 단면도이다. 도 8의 반도체 디바이스(400)는 도 1의 반도체 디바이스(100)와 유사한 형태이므로, 이하에서 그 차이점이 주로 설명된다. 물론, 도 8의 반도체 디바이스(400)가 갖는 특징은 도 2의 반도체 디바이스(200) 및/또는 도 5에 도시된 반도체 디바이스(300)에 동일하게 적용될 수 있다.
도 8에 도시된 바와 같이, 본 발명에 따른 반도체 디바이스(400)는 서브스트레이트(110)의 제1면(110a) 중 가장자리에 형성된 스티프너(120)와, 서브스트레이트(110)의 제2면(110b)에 배열된 스티프너(420)를 포함한다. 즉, 서브스트레이트(110)의 제3유전층(113)의 하면에 다수의 스티프너(420)가 형성될 수 있다. 다르게 설명하면, 제3유전층(113)의 하면에 다수의 범프 패드(116)가 형성되어 있는데, 스티프너(420)는 이러한 다수의 범프 패드(116)를 대략 에워싸는 형태로 형성된다. 여기서, 스티프너(420)는 범프 패드(116)의 측면과 직접 접촉될 수 있다.
더불어, 범프 패드(116)는 상술한 바와 유사하게 제3유전층(113)에 형성된 도전성 패턴(113a)에 접속된 상부 영역(116b)과, 상부 영역(116b)으로부터 하부 방향으로 연장되고 상부 영역(116b)의 폭보다 큰 폭을 갖는 하부 영역(116c)을 포함한다. 여기서, 스티프너(420)는 상부 영역(116b)의 측부에 직접 접촉하고, 또한 하부 영역(116c)의 상면 일부에 접촉할 수 있다. 특히, 모든 범프 패드(116)의 둘레에 스티프너(420)가 형성될 수 있다.
이와 같이 하여 본 발명에 따른 반도체 디바이스(400)는 서브스트레이트(110)를 중심으로 제1면(110a)과 제2면(110b)에 동시에 스티프너(120,420)가 형성됨으로써, 반도체 디바이스(400)의 워페이지 현상이 더욱 효율적으로 방지될 수 있다.
도 9a 내지 도 9d는 본 발명의 다양한 양태에 따른 반도체 디바이스(400)의 제조 방법을 도시한 단면도이다.
본 발명에 따른 반도체 디바이스(400)의 제조 방법은, 예를 들면, 도 3a 내지 도 3f를 이용하여 설명한 반도체 디바이스(200)의 제조 방법을 변형한 것이다.
예를 들면, 도 3b에서 서브스트레이트(110)의 제2면(110b), 즉, 제3유전층(113)의 하면에 범프 패드(116) 및 언더범프메탈(116a)이 형성되었으나, 이러한 공정이 생략된 채, 도 3c 내지 도 3g에 도시된 공정이 수행될 수 있다. 즉, 서브스트레이트(110)의 제1면(110a)에 반도체 다이(130) 및 도전성 범프(117)가 전기적으로 접속되고, 그 위에 몰딩부(140)가 형성된다. 물론, 몰딩부(140)는 서브스트레이트(110)의 제1면(110a)에 형성된 스티프너(120)를 덮는다.
한편, 이러한 공정 이후, 도 9a에 도시된 바와 같이, 서브스트레이트(110)의 제2면(110b) 즉, 제3유전층(113)의 하면에 원시 스티프너(420p)가 부착된다. 이러한 원시 스티프너(420p) 역시 대략 평평한 제1면(상면)과 이의 반대면으로서 대략 평평한 제2면(하면)을 포함하며, 제1면에 서브스트레이트(110)의 제2면(110b)이 부착된다.
이어서, 도 9b에 도시된 바와 같이, 원시 스티프너(420p)의 제2면(하면)이 그라인딩 및/또는 식각됨으로써, 원시 스티프너(420p)의 두께가 감소한다. 이러한 두께가 최종적인 스티프너(420)의 두께가 될 수 있다. 이러한 스티프너(420)의 최종 두께는 반도체 디바이스의 특성에 따라 다르지만, 대략 10㎛ 내지 1000㎛일 수 있다. 그러나, 이러한 수치로 본 발명이 한정되지 않는다.
또한, 도 9c에 도시된 바와 같이, 도전성 패턴(113a) 및/또는 도전성 비아(113b)와 대응되는 영역의 스티프너(420)의 일 영역이 제거됨으로써, 일정 직경의 오프닝(422a)이 형성된다. 오프닝(422a)은, 예를 들면, 레이저 빔이나 화학적 식각 방식에 의해 형성될 수 있다. 이에 따라, 오프닝(422a)을 통하여 제3유전층(113), 도전성 패턴(113a) 및/또는 도전성 비아(113b)의 일 영역이 외부로 노출될 수 있다.
더불어, 이러한 오프닝(422a)을 갖는 스티프너(420)는 다수가 구비되며, 각각의 스티프너(420)는 일정 거리 이격되어 형성될 수 있다. 따라서, 전반적으로 서브스트레이트(110)의 제2면(110b), 즉, 제3유전층(113)의 하면에 스티프너(420)가 일정 간격 이격된 채 배열된다.
도 9d에 도시된 바와 같이, 스티프너(420)의 오프닝(422a)과 대응되는 도전성 패턴(113a) 및/또는 도전성 비아(113b)에는 범프 패드(116)가 형성될 수 있다. 더불어, 범프 패드(116)의 하면에 언더범프메탈(116a)이 추가적으로 더 형성될 수 있다. 이때, 범프 패드(116)는 스티프너(420)와 접촉한 상태로 형성될 수 있다. 이러한 범프 패드(116)는 상부 영역(116b)과, 상부 영역(116b)에 접속된 하부 영역(116c)을 포함하며, 하부 영역(116c)의 하면에 언더범프메탈(116a)이 형성된다. 물론, 범프 패드(116)의 상부 영역(116b)이 제3유전층(113)의 도전성 패턴(113a) 및/또는 도전성 비아(113b)에 전기적으로 접속된다. 더욱이, 상부 영역(116b)의 폭 또는 직경에 비해 하부 영역(116c)의 폭 또는 직경이 상대적으로 더 클 수 있다. 또한, 스티프너(420)는 상부 영역(116b)의 둘레를 대략 감싸는 형태를 하며, 하부 영역(116c)의 상면 일부에 접촉된 형태를 한다.
이러한 공정 이후에는 스티프너(420)에 의해 둘려 싸인 범프 패드(116)의 하면에 도전성 범프(150)가 형성된다. 즉, 범프 패드(116)의 하면의 언더범프메탈(116a)에 솔더볼과 같은 도전성 범프(150)가 형성된다. 따라서, 실질적으로 도전성 범프(150)와 스티프너(420)의 사이에 범프 패드(116)의 하부 영역(116c)이 개재된 형태가 될 수 있다.
이와 같이 하여, 본 발명에 따른 반도체 디바이스(400)는 서브스트레이트(110)의 제1면(110a)에 스티프너(420)가 구비되고, 또한 서브스트레이트(110)의 제2면(110b)에 스티프너(420)가 더 구비됨으로써, 반도체 디바이스(400)의 워페이지 현상이 더욱 효율적으로 억제된다.
이상에서 설명한 것은 본 발명에 따른 반도체 디바이스 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
100; 반도체 디바이스 110; 서브스트레이트
110a; 제1면 110b; 제2면
111; 제1유전층 112; 제2유전층
113; 제3유전층 114; 마이크로 범프 패드
115; 범프 패드(상부) 116; 범프 패드(하부)
117; 도전성 범프 120; 스티프너
130; 반도체 다이 140; 몰딩부
141; 오프닝 150; 도전성 범프

Claims (23)

  1. 제1면과, 상기 제1면의 반대면인 제2면을 갖는 서브스트레이트;
    상기 서브스트레이트의 제1면에 형성된 스티프너;
    상기 서브스트레이트의 제1면에 전기적으로 접속된 반도체 다이; 및
    상기 서브스트레이트의 제2면에 전기적으로 접속된 도전성 범프를 포함하고,
    상기 스티프너는 상기 서브스트레이트 중 가장자리를 따라 형성된 제1스티프너와, 상기 서브스트레이트에 형성되어 상기 반도체 다이에 전기적으로 접속된 마이크로 범프 패드의 둘레에 형성된 제2스티프너와, 상기 마이크로 범프 패드의 외측에 형성된 범프 패드의 둘레에 형성된 제3스티프너를 포함하고,
    상기 제1,3스티프너는 상기 서브스트레이트 및 상기 반도체 다이를 몰딩하는 몰딩부에 의해 덮이고, 상기 제2스티프너는 상기 서브스트레이트와 상기 반도체 다이의 사이에 개재되는 언더필에 의해 덮이는 것을 특징으로 하는 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 스티프너는 실리콘, 글래스, 금속 또는 세라믹 중 선택된 어느 하나로 형성된 것을 특징으로 하는 반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 스티프너는 제1면과, 상기 제1면의 반대면인 제2면을 포함하고,
    상기 제1면의 폭과 상기 제2면의 폭은 상호간 다른 것을 특징으로 하는 반도체 디바이스.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 스티프너는 상기 서브스트레이트의 제1면에 상호간 일정 거리 이격되어 배열된 것을 특징으로 하는 반도체 디바이스.
  6. 삭제
  7. 삭제
  8. 제 1 항에 있어서,
    상기 마이크로 범프 패드와 상기 제2스티프너는 상호간 이격된 것을 특징으로 하는 반도체 디바이스.
  9. 제 1 항에 있어서,
    상기 마이크로 범프 패드와 상기 제2스티프너의 사이에는 절연층이 개재된 것을 특징으로 하는 반도체 디바이스.
  10. 제 9 항에 있어서,
    상기 절연층은 언더필 또는 솔더마스크인 것을 특징으로 하는 반도체 디바이스.
  11. 삭제
  12. 제 1 항에 있어서,
    상기 범프 패드와 상기 제3스티프너는 상호간 접촉하는 것을 특징으로 하는 반도체 디바이스.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 평판 형태의 스티프너를 구비하고, 상기 스티프너의 하면에 서브스트레이트를 형성하는 단계;
    상기 스티프너를 그라인딩하여 두께를 감소시키고, 적어도 하나의 오프닝을 형성하여 상기 서브스트레이트의 일 영역이 상기 오프닝을 통하여 노출되도록 하는 단계;
    상기 스티프너의 상면에 반도체 다이를 위치시키되, 상기 반도체 다이가 상기 서브스트레이트에 상기 오프닝을 통하여 전기적으로 접속되도록 하는 단계; 및
    상기 서브스트레이트에 도전성 범프를 형성하는 단계를 포함하고,
    상기 스티프너는 상기 서브스트레이트 중 가장자리를 따라 형성된 제1스티프너와, 상기 서브스트레이트에 형성되어 상기 반도체 다이에 전기적으로 접속된 마이크로 범프 패드의 둘레에 형성된 제2스티프너와, 상기 마이크로 범프 패드의 외측에 형성된 상기 범프 패드의 둘레에 형성된 제3스티프너를 포함하고,
    상기 제1,3스티프너는 상기 서브스트레이트 및 상기 반도체 다이를 몰딩하는 몰딩부에 의해 덮이고, 상기 제2스티프너는 상기 서브스트레이트와 상기 반도체 다이의 사이에 개재되는 언더필에 의해 덮이는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  22. 삭제
  23. 삭제
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