KR101775429B1 - 비휘발성 메모리 소자 및 이의 프로그램 방법 - Google Patents
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Abstract
문턱 전압의 산포를 개선시킬 수 있는 비휘발성 메모리 소자의 프로그램 방법을 개시한다. 이를 위해 본 발명은, 메모리 셀에 대해 제 1 프로그램 전압을 인가하는 프로그램 단계 및 메모리 셀에 대한 검증 단계를 포함하는 루프 단계, 및 루프 단계가 적어도 한 번 수행되어 메모리 셀이 검증 레벨에 도달한 뒤, 메모리 셀이 타겟 상태에 해당하는 검증 레벨에 도달하였는지 여부를 판단하는 제 2 검증 단계를 포함하고, 제 2 검증 단계에서 메모리 셀이 검증 레벨에 도달하지 못한 경우, 메모리 셀에 제 1 프로그램 전압보다 작은 제 2 프로그램 전압을 인가하여 메모리 셀을 프로그램하는 소프트 프로그램 단계를 수행하는 것을 특징으로 하는 비휘발성 메모리 소자의 프로그램 방법을 제공한다.
Description
본 발명은 비휘발성 메모리 소자 및 이의 프로그램 방법에 관한 것으로, 더욱 상세하게는 초기 문턱 전압 변동(initial threshold voltage shift)을 방지할 수 있는 비휘발성 메모리 소자 및 이의 프로그램 방법에 관한 것이다.
플래시 메모리 소자(flash memory device)는 전기적으로 프로그램 및 소거 동작이 가능한 비휘발성 메모리 소자이다. 상기 플래시 메모리 소자의 저장 데이터는 메모리 셀의 문턱 전압에 의해 정의되고, 프로그램 동작은 메모리 셀의 문턱 전압(threshold voltage)을 변화시키는 방식으로 이루어진다. 프로그램 시의 셀의 문턱 전압은 증가형 스텝 펄스 프로그램(incremental step pulse program, 이하 'ISPP'라 지칭함) 방식으로 제어될 수 있다.
본 발명이 해결하고자 하는 과제는, 초기 문턱 전압 변동(initial threshold voltage shift)을 방지할 수 있는 비휘발성 메모리 소자 및 이의 프로그램 방법을 제공하는 것이다.
본 발명의 일 태양에 따른 비휘발성 메모리 소자의 프로그램 방법이 제공된다. 상기 비휘발성 메모리 소자의 프로그램 방법은, 메모리 셀에 제 1 프로그램 전압을 인가하여 상기 메모리 셀이 적어도 하나의 타겟 상태로 변하도록 상기 메모리 셀을 프로그램하는 프로그램 단계 및 상기 메모리 셀이 상기 타겟 상태에 해당하는 검증 레벨에 도달하였는지 여부를 판단하는 제 1 검증 단계를 포함하는 루프 단계, 및 상기 루프 단계가 적어도 한 번 수행되어 상기 메모리 셀이 상기 검증 레벨에 도달한 뒤, 상기 메모리 셀이 상기 타겟 상태에 해당하는 상기 검증 레벨에 도달하였는지 여부를 판단하는 제 2 검증 단계를 포함하고, 상기 제 2 검증 단계에서 상기 메모리 셀이 상기 검증 레벨에 도달하지 못한 경우, 상기 메모리 셀에 상기 제 1 프로그램 전압보다 작은 제 2 프로그램 전압을 인가하여 상기 메모리 셀을 프로그램하는 소프트 프로그램 단계를 수행할 수 있다.
상기 비휘발성 메모리 소자의 일 예에 따르면, 상기 비휘발성 메모리 소자는 전하 트랩형 플래시(charge trap flash, CTF) 메모리 소자일 수 있다.
상기 비휘발성 메모리 소자의 프로그램 방법의 다른 예에 따르면, 상기 제 2 검증 단계에서 상기 메모리 셀이 상기 검증 레벨에 도달한 경우, 상기 메모리 셀에 대한 프로그램을 금지하는 금지 단계를 더 포함할 수 있다.
상기 비휘발성 메모리 소자의 프로그램 방법의 다른 예에 따르면, 상기 루프 단계는 워드 라인과 연결된 복수개의 메모리 셀을 프로그램하도록 수행되며, 상기 복수개의 메모리 셀 중 일부 메모리 셀에 대해 상기 프로그램 단계가 수행되는 동안, 나머지 메모리 셀에 대해서는 상기 금지 단계가 수행될 수 있다.
상기 비휘발성 메모리 소자의 프로그램 방법의 다른 예에 따르면, 상기 루프 단계는, 워드 라인과 연결된 복수개의 메모리 셀을 프로그램하도록 수행될 수 있다.
상기 비휘발성 메모리 소자의 프로그램 방법의 다른 예에 따르면, 상기 복수개의 메모리 셀 중 일부 메모리 셀에 대해 상기 루프 단계가 수행되는 동안, 나머지 메모리 셀에 대해서는 상기 제 2 검증 단계 또는 상기 소프트 프로그램 단계가 수행될 수 있다.
상기 비휘발성 메모리 소자의 프로그램 방법의 다른 예에 따르면, 상기 일부 메모리 셀에 대해 상기 제 1 검증 단계가 수행되는 동안, 상기 나머지 메모리 셀에 대해서는 상기 제 2 검증 단계가 수행될 수 있다.
상기 비휘발성 메모리 소자의 프로그램 방법의 다른 예에 따르면, 상기 일부 메모리 셀에 대해 상기 프로그램 단계가 수행되는 동안, 상기 나머지 메모리 셀에 대해서는 상기 소프트 프로그램 단계가 수행될 수 있다.
상기 비휘발성 메모리 소자의 프로그램 방법의 다른 예에 따르면, 상기 제 2 프로그램 전압과 상기 검증 레벨의 차이는 상기 타겟 상태와 대응되는 문턱 전압의 산포의 폭보다 작을 수 있다.
상기 비휘발성 메모리 소자의 프로그램 방법의 다른 예에 따르면, 상기 제 2 검증 단계는 상기 루프 단계가 n의 배수번째(n은 자연수)로 수행되는 동안에 수행될 수 있다.
상기 비휘발성 메모리 소자의 프로그램 방법의 다른 예에 따르면, n번째의 루프 단계에서 제 2 검증 단계가 수행되어 상기 메모리 셀이 상기 검증 레벨에 도달하지 못한 경우, 2n번째에서 제 2 검증 단계가 추가적으로 수행되어 상기 메모리 셀이 상기 검증 레벨에 도달하였는지 여부를 더 판단할 수 있다.
상기 비휘발성 메모리 소자의 프로그램 방법의 다른 예에 따르면, 상기 n은 상기 타겟 상태와 대응되는 문턱 전압의 산포의 폭에 비례할 수 있다. 또한, 상기 n은 ISPP(incremental step pulse program) 전압의 스텝 증가 전압에 반비례할 수 있다.
본 발명의 일 태양에 따른 비휘발성 메모리 소자가 제공된다. 상기 비휘발성 메모리 소자는, 메모리 셀에 제 1 프로그램 전압을 인가하여 상기 메모리 셀을 프로그램하도록 구성된 제어부, 상기 메모리 셀이 타겟 상태에 해당하는 검증 레벨에 도달하지 못한 경우 제 1 상태를 유지하며, 상기 검증 레벨에 도달한 경우 제 2 상태로 천이하도록 구성된 센스 래치, 상기 센스 래치가 상기 제 1 상태에서 상기 제 2 상태로 천이하는 경우 활성화되도록 구성된 상태 래치(state latch)를 포함하고, 상기 상태 래치가 활성화된 상태에서, 상기 센스 래치가 상기 제 1 상태인 경우, 상기 제어부는 상기 메모리 셀에 상기 제 1 프로그램 전압보다 작은 제 2 프로그램 전압을 인가하여 상기 메모리 셀을 소프트 프로그램(soft programming)하도록 더 구성될 수 있다.
상기 비휘발성 메모리 소자의 일 예에 따르면, 상기 비휘발성 메모리 소자는, 상기 메모리 셀을 프로그램하기 위한 데이터를 리세트 상태 또는 세트 상태의 형식으로 저장하는 데이터 래치(data latch)를 더 포함할 수 있다.
상기 비휘발성 메모리 소자의 다른 예에 따르면, 상기 데이터 래치가 리세트 상태인 경우, 상기 제어부는 프로그램 또는 소프트 프로그램을 하도록 구성되며, 상기 데이터 래치가 세트 상태인 경우, 상기 제어부는 프로그램 또는 소프트 프로그램을 하지 않도록 구성될 수 있다.
상기 비휘발성 메모리 소자의 다른 예에 따르면, 상기 데이터 래치는 상기 상태 래치가 활성화된 상태에서 상기 센스 래치가 상기 제 2 상태를 유지하는 경우 세트 상태로 천이하도록 구성될 수 있다.
본 발명의 기술적 사상에 따른 비휘발성 메모리 소자 및 이의 프로그램 방법은, 프로그램-검증 루프 이후 전하 이동(charge spreading)에 의해 발생된 문턱 전압의 변화가 보정될 수 있다. 특히, 비트 라인 인가(bit line forcing) 방식을 이용한 소프트 프로그램 단계가 수행되어, 문턱 전압이 미세 조정될 수 있고, 결과적으로 문턱 전압의 산포가 감소될 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예에 따른 비휘발성 메모리 소자의 프로그램 방법을 개략적으로 나타낸 것이다.
도 2는 본 발명의 기술적 사상에 의한 실시예에 따른 비휘발성 메모리 소자의 프로그램 방법을 개략적으로 나타낸 흐름도이다.
도 3은 본 발명의 기술적 사상에 의한 일부 실시예에 따른 비휘발성 메모리 소자의 프로그램 방법을 개략적으로 나타낸 테이블이다.
도 4 내지 도 9는 도 3의 실시예에서 루프 단계가 수행됨에 따라 메모리 셀의 문턱 전압이 변화하는 모습을 나타낸 것이다.
도 10은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 비휘발성 메모리 소자의 프로그램 방법을 개략적으로 나타낸 테이블이다.
도 11 내지 도 17은 도 10의 실시예에서 루프 단계가 수행됨에 따라 메모리 셀의 문턱 전압이 변화하는 모습을 나타낸 것이다.
도 18은 본 발명의 기술적 사상에 의한 일부 실시예에 따른 비휘발성 메모리 소자를 개략적으로 나타낸 블록도이다.
도 19 내지 도 22는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 비휘발성 메모리 소자의 프로그램 방법이 수행됨에 따라, 비휘발성 메모리 소자의 검출부에 저장된 데이터가 변화하는 모습을 나타낸 것이다.
도 23은 본 발명의 기술적 사상에 의한 실시예들에 따른 비휘발성 메모리 소자를 포함하는 카드를 보여주는 개략도이다.
도 24는 본 발명의 기술적 사상에 의한 실시예들에 따른 비휘발성 메모리 소자를 포함하는 시스템을 보여주는 개략도이다.
도 2는 본 발명의 기술적 사상에 의한 실시예에 따른 비휘발성 메모리 소자의 프로그램 방법을 개략적으로 나타낸 흐름도이다.
도 3은 본 발명의 기술적 사상에 의한 일부 실시예에 따른 비휘발성 메모리 소자의 프로그램 방법을 개략적으로 나타낸 테이블이다.
도 4 내지 도 9는 도 3의 실시예에서 루프 단계가 수행됨에 따라 메모리 셀의 문턱 전압이 변화하는 모습을 나타낸 것이다.
도 10은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 비휘발성 메모리 소자의 프로그램 방법을 개략적으로 나타낸 테이블이다.
도 11 내지 도 17은 도 10의 실시예에서 루프 단계가 수행됨에 따라 메모리 셀의 문턱 전압이 변화하는 모습을 나타낸 것이다.
도 18은 본 발명의 기술적 사상에 의한 일부 실시예에 따른 비휘발성 메모리 소자를 개략적으로 나타낸 블록도이다.
도 19 내지 도 22는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 비휘발성 메모리 소자의 프로그램 방법이 수행됨에 따라, 비휘발성 메모리 소자의 검출부에 저장된 데이터가 변화하는 모습을 나타낸 것이다.
도 23은 본 발명의 기술적 사상에 의한 실시예들에 따른 비휘발성 메모리 소자를 포함하는 카드를 보여주는 개략도이다.
도 24는 본 발명의 기술적 사상에 의한 실시예들에 따른 비휘발성 메모리 소자를 포함하는 시스템을 보여주는 개략도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 “포함한다(comprise)” 및/또는 “포함하는(comprising)”은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다. 본 명세서에서 사용된 바와 같이, 용어 “및/또는”은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역 및/또는 부위들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부위들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열의 의미하지 않으며, 하나의 부재, 영역 또는 부위를 다른 부재, 영역 또는 부위와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역 또는 부위는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역 또는 부위를 지칭할 수 있다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 기술적 사상에 의한 실시예에 따른 비휘발성 메모리 소자의 프로그램 방법을 개략적으로 나타낸 것이다.
도 1을 참조하면, 루프 단계를 수행함으로써 비휘발성 메모리 소자가 프로그램 될 수 있다. 루프 단계는 복수회 수행될 수 있으며, 각각의 루프 단계는 프로그램 단계 및 제 1 검증 단계를 포함할 수 있다.
프로그램 단계는 메모리 셀에 제 1 프로그램 전압을 인가하여 상기 메모리 셀이 적어도 하나의 타겟 상태로 변하도록 상기 메모리 셀을 프로그램하는 단계이다. 제 1 프로그램 전압은 루프 단계의 횟수가 증가함에 따라 증가할 수 있다. 더욱 구체적으로, 제 1 프로그램 전압은 루프 단계의 횟수가 증가함에 따라 스텝 증가 전압(step incremental voltage) 만큼 증가하는 ISPP 전압일 수 있다.
제 1 검증 단계는 메모리 셀이 타겟 상태에 해당하는 검증 레벨에 도달하였는지 여부를 판단하는 단계이다. 프로그램 단계가 수행된 이후 메모리 셀과 연결된 워드 라인에 검증 전압을 인가함으로써 제 1 검증 단계가 수행될 수 있다.
한편, 본 발명의 기술적 사상에 따른 비휘발성 메모리 소자의 프로그램 방법은 제 2 검증 단계 및 소프트 프로그램(soft program) 단계를 더 포함할 수 있다. 제 2 검증 단계는, 루프 단계가 적어도 한 번 수행됨으로써 메모리 셀이 검증 타겟 상태에 해당하는 검증 레벨에 도달한 후에, 추가적으로 메모리 셀과 연결된 워드 라인에 검증 전압을 인가함으로써 수행될 수 있다.
제 2 검증 단계에서 상기 메모리 셀이 상기 검증 레벨에 도달하지 못한 경우 소프트 프로그램 단계가 수행할 수 있다. 소프트 프로그램 단계는 메모리 셀에 제 1 프로그램 전압보다 작은 제 2 프로그램 전압을 인가하여 메모리 셀을 프로그램 하는 단계이다. 예를 들어, 소프트 프로그램 단계는 비트 라인 인가(bit line forcing) 방식을 이용하여 수행될 수 있다.
비트 라인 인가 방식의 소프트 프로그램 단계는 메모리 셀의 워드 라인에 제 1 프로그램 전압과 동일한 전압을 인가하고, 메모리 셀의 비트 라인에 소정 전압을 인가함으로써 결과적으로 메모리 셀에 제 1 프로그램 전압보다 상대적으로 작은 제 2 프로그램 전압을 인가하는 방식으로 정의될 수 있다. 상대적으로 작은 프로그램 전압이 메모리 셀에 인가되므로 메모리 셀의 문턱 전압이 더 작은 폭으로 증가할 수 있다.
제 2 검증 단계에 의해, 메모리 셀이 프로그램 된 이후에도 문턱 전압이 변하는 초기 문턱 전압 변동(initial threshold voltage shift) 현상이 방지될 수 있다. 이러한 초기 문턱 전압 변동 현상은 플래시 메모리 소자의 전하 저장층(예를 들어, 전하 트랩형 플래시(charge trap flash) 메모리 소자의 경우 실리콘 질화층, 또는 플로팅 게이트 메모리 소자의 경우 불순물이 도핑된 폴리실리콘)에 저장된 전하가 이동함으로써 발생할 수 있다.
특히 전하 트랩형 플래시 메모리 소자의 경우, 제 1 검증 단계가 수행된 이후, 시간의 경과에 따라 트랩된 전하가 재배치(redistribution)됨으로써 메모리 셀의 문턱 전압이 감소될 수 있다. 이는 결과적으로 메모리 셀들의 문턱 전압의 산포의 언더 테일(under tail)을 야기시킬 수 있다.
그러나 본 발명의 기술적 사상에 따른 비휘발성 메모리 소자의 프로그램 방법은 제 2 검증 단계 및 소프트 프로그램 단계를 추가적으로 포함하므로, 프로그램-검증 이후 전하 이동(charge spreading)에 의해 발생된 문턱 전압의 변화가 보정될 수 있다. 특히, 프로그램 단계에서의 제 1 프로그램 전압보다 작은 제 2 프로그램 전압을 이용하여 소프트 프로그램 단계가 수행되므로, 문턱 전압이 미세 조정될 수 있고, 따라서 문턱 전압의 산포가 감소될 수 있다.
제 2 검증 단계에서 메모리 셀이 상기 검증 레벨에 도달하지 못한 경우, 상술한 바와 같이 메모리 셀에 대한 소프트 프로그램 단계가 수행되지만, 메모리 셀에 상기 검증 레벨에 도달한 경우, 메모리 셀에 대한 프로그램을 금지하는 금지(inhibit) 단계가 수행될 수 있다.
선택적으로, 제 2 검증 단계는 루프 단계가 n의 배수 번째(n은 자연수)로 수행되는 동안에 수행될 수 있다. 따라서 n번째 루프 단계에서 제 2 검증 단계가 수행될 수 있고, 다음 루프에서 비트 라인 인가(bit line forcing) 방식 등을 이용한 소프트 프로그램 단계가 수행될 수 있다. 제 2 검증 단계 및 소프트 프로그램 단계가 수행되는 방식에 대해서는 도 2 내지 도 6에서 더욱 구체적으로 설명하기로 한다.
도 2는 본 발명의 기술적 사상에 의한 실시예에 따른 비휘발성 메모리 소자의 프로그램 방법(100)을 개략적으로 나타낸 흐름도이다. 이 실시예에 따른 비휘발성 메모리 소자의 프로그램 방법은 도 1의 실시예의 변형예일 수 있다. 이하 실시예들 간의 중복되는 설명은 생략하기로 한다.
도 2를 참조하면, 비휘발성 메모리 소자의 프로그램 방법은 하나의 메모리 셀을 기준으로 수행될 수 있다. 먼저 메모리 셀에 대해 첫 번째 루프가 시작된다(S110). 첫 번째 루프에서, 메모리 셀에 대한 프로그램 단계가 수행된다(S120). 프로그램 단계 이후 메모리 셀이 타겟 상태에 해당하는 검증 레벨에 도달하였는지 여부를 판단하는 제 1 검증 단계가 수행된다(S130).
메모리 셀이 검증 레벨에 도달하지 못한 경우, 다음 루프 단계가 수행된다(S140). 다음 루프 단계에서도 또한 프로그램 단계(S120) 및 제 1 검증 단계(S130)가 수행될 수 있다. 특히, 제 1 프로그램 전압은 ISPP 전압일 수 있고, 이 경우 다음 루프 단계의 제 1 프로그램 전압은 이전 루프 단계의 제 1 프로그램 전압보다 스텝 증가 전압만큼 더 클 수 있다.
메모리 셀이 검증 레벨에 도달한 경우, 다음 루프 단계로 이동하고(S150), 다음 루프 단계에서, 현재 루프 단계가 n의 배수 번째의 루프 단계인지를 판단한다(S160). 현재 루프 단계가 n의 배수 번째의 루프 단계가 아닌 경우, 다음 루프 단계로 이동한다(S170). 다음 루프 단계로 이동하기 전에, 다른 메모리 셀들에 대한 프로그램 단계(또는 소프트 프로그램 단계) 및 제 1 검증 단계(또는 제 2 검증 단계)가 수행될 수 있다. 다른 메모리 셀들의 동작에 대해서는 도 7에서 더욱 자세히 설명하기로 한다.
상술한 바와 같이, 제 2 검증 단계는 n의 배수 번째의 루프 단계에서만 수행될 수 있다. 따라서 n의 배수 번째 이전에서, 예를 들어, n-2번째의 루프 단계에서 프로그램되고 제 1 검증 단계(S130)를 통과한 메모리 셀은, 예를 들어 n-1번째의 루프 단계에서 프로그램 되지 않을 수 있다. 이러한 상태는 임시 금지(temporary inhibit) 상태로 정의될 수 있고, 상기 임시 금지 상태 여부는 상태 래치(state latch, 도 18의 753)에 저장될 수 있다.
현재 루프 단계가 n의 배수 번째의 루프 단계인 경우, 메모리 셀이 검증 레벨을 계속 유지하고 있는지 여부를 판단하는 제 2 검증 단계(S180)가 수행된다.
메모리 셀이 제 1 검증 단계(S130)에서 검증 레벨을 유지하였으나 제 2 검증 단계(S180)에서 메모리 셀이 검증 레벨을 유지하지 못한 경우, 즉 초기 문턱 전압 변동(initial threshold voltage shift)이 발생한 경우, 다음 루프 단계로 이동하고(S181), 다음 루프 단계에서 소프트 프로그램 단계(S183)가 수행될 수 있다. 이후 메모리 셀이 검증 레벨에 도달하였는지에 대한 제 3 검증 단계(S185)가 계속적으로 수행될 수 있다.
상기 소프트 프로그램 단계(S183) 및 제 3 검증 단계(S185)는 반복적으로 수행될 수 있고, 루프 단계가 증가함에 따라 반복될 수 있다. 예를 들어, 메모리 셀에 대한 소프트 프로그램 단계(S183) 및 제 3 검증 단계(S185)가 수행되는 동안, 다른 메모리 셀에 대해 프로그램 단계 및 제 1 검증 단계가 수행될 수 있다.
제 1 검증 단계(S130)뿐만 아니라 제 2 검증 단계(S180)에서도 메모리 셀이 검증 레벨을 유지하는 경우, 이후의 메모리 셀에 대한 프로그램을 금지하는 금지 단계(S190)가 수행될 수 있다. 금지 단계(S190)가 수행된 메모리 셀에 대해서는, 이후의 루프 단계에서 프로그램이 금지될 수 있다. 이러한 상태는 금지(inhibit) 상태로 정의될 수 있고, 상기 금지 상태 여부는 데이터 래치(data latch)에 저장될 수 있다.
도 2에서는 n번째의 루프 단계에서 제 2 검증 단계(S180)가 수행되어 제 2 메모리 셀이 검증 레벨이 도달하지 못한 경우, 소프트 프로그램 단계(S183) 및 제 3 검증 단계(S185)가 수행되고, 2n번째의 루프 단계에서 제 2 검증 단계(S180)가 더 수행되어, 제 2 검증 단계(S180)를 통과한 메모리 셀을 금지 상태(S190)로 전환시키는 실시예가 도시되었다.
그러나, 본 발명은 이에 제한되지 않으며, 이후 n의 배수 번째의 루프 단계에서 계속적으로 제 2 검증 단계가 수행될 수도 있다. 즉, 2n번째의 루프 단계에서 제 2 검증 단계가 더 수행되어 제 2 검증 단계를 통과하더라도, 이후 3n번째의 루프 단계에서 제 2 검증 단계가 계속적으로 수행될 수 있다.
다만 이러한 방식의 프로그램 방법은 ISPP 전압이 증가함에 따라 소프트 프로그램 단계에서 큰 레벨의 프로그램 전압이 메모리 셀에 인가될 수 있고, 이는 오히려 문턱 전압의 산포가 증가되는 문제가 발생할 수 있다. 따라서 이러한 문제를 방지하기 위해, ISPP 전압이 증가함에 따라 비트 라인에 인가하는 전압을 증가시킬 수도 있다. 이 경우 프로그램 전압은 일정 레벨로 유지되므로, 루프 단계가 증가하더라도, 소프트 프로그램에 의해 산포가 증가되는 문제점이 방지될 수 있다.
선택적으로, n번째의 루프 단계에서 제 2 검증 단계가 수행되어 메모리 셀이 검증 레벨에 도달한 경우라도, 2n번째의 루프 단계에서 제 2 검증 단계가 추가적으로 수행되어 메모리 셀이 검증 레벨에 도달하는지 여부를 판단한 뒤, 메모리 셀이 검증 레벨에 도달한 경우 금지 상태로 전환하도록 할 수 있다.
도 3은 본 발명의 기술적 사상에 의한 일부 실시예에 따른 비휘발성 메모리 소자의 프로그램 방법을 개략적으로 나타낸 테이블이다. 도 4 내지 도 9는 도 3의 실시예에서 루프 단계가 수행됨에 따라 메모리 셀의 문턱 전압이 변화하는 모습을 나타낸 것이다. 이 실시예들에 따른 비휘발성 메모리 소자의 프로그램 방법은 도 2의 실시예의 변형예일 수 있다. 이하 실시예들 간의 중복되는 설명은 생략하기로 한다.
도 3 을 참조하면, 비휘발성 메모리 소자의 프로그램 방법은 복수개의 메모리 셀을 기준으로 수행될 수 있다. 즉, 상술한 루프 단계는 워드 라인과 연결된 복수개의 메모리 셀을 프로그램하도록 수행될 수 있다.
예를 들어, 제 1 루프 단계에서, 제 1 메모리 셀과 제 2 메모리 셀에 제 1 프로그램 전압이 각각 인가될 수 있다. 이후 제 1 메모리 셀 및 제 2 메모리 셀 각각에 대해 제 1 검증 단계가 수행된다. 도 4를 참조하면, 제 1 메모리 셀 및 제 2 메모리 셀 모두가 검증 레벨에 도달하지 못하였으므로, 다음 루프에서는 프로그램 단계가 제 1 메모리 셀 및 제 2 메모리 셀 모두에 수행될 것이다.
제 2 루프 단계에서, 제 1 메모리 셀과 제 2 메모리 셀에 제 1 프로그램 전압이 각각 인가될 수 있다. 상술한 바와 같이 제 2 루프 단계에서의 제 1 프로그램 전압은 제 1 루프 단계에서의 제 1 프로그램 전압보다 스텝 증가 전압만큼 클 수 있다. 이후 제 1 메모리 셀 및 제 2 메모리 셀 각각에 대해 제 1 검증 단계가 수행된다.
도 5를 참조하면, 제 2 루프 단계에서, 제 1 검증 단계가 수행된 결과, 제 1 메모리 셀은 검증 레벨에 도달하지 못하였으므로, 다음 루프에서는 제 1 메모리 셀에 프로그램 단계가 수행될 것이다. 반면에, 제 2 메모리 셀은 검증 레벨에 도달하였으므로, 다음 루프에서는 제 2 메모리 셀에 프로그램 단계가 수행되지 않을 수 있다. 이러한 제 2 메모리 셀의 상태가 임시 금지 상태로 정의될 수 있음은 상술한 바와 같다.
제 3 루프 단계에서, 제 1 메모리 셀에 제 1 프로그램 전압이 인가될 수 있다. 한편, 임시 금지 상태의 제 2 메모리 셀에 대해서는 제 3 루프 단계의 프로그램 단계가 수행되지 않을 수 있다. 한편, n이 3인 경우, 제 3 루프 단계는 n의 배수 번째의 루프 단계에 해당한다. 이 경우 제 1 메모리 셀에 대한 제 1 검증 단계뿐만 아니라, 프로그램이 완료된 메모리 셀(즉, 제 2 메모리 셀)에 대한 제 2 검증 단계가 수행될 수 있다.
도 6을 참조하면, 제 3 루프 단계에서, 제 1 메모리 셀에 대한 제 1 검증 단계가 수행된 결과, 제 1 메모리 셀은 검증 레벨에 도달하였으므로, 제 1 메모리 셀은 임시 금지 상태로 설정되며, 다음 루프에서 프로그램 단계가 수행되지 않을 수 있다. 한편, 제 3 루프 단계에서, 제 2 메모리 셀에 대한 제 2 검증 단계가 수행된 결과, 제 2 메모리 셀은 검증 레벨에 도달하지 못하였으므로, 다음 루프에서는 제 2 메모리 셀에 대한 소프트 프로그램 단계가 수행될 수 있다.
도 7을 참조하면, 제 4 루프 단계에서, 임시 금지 상태의 제 1 메모리 셀에 대해 프로그램 단계 및 제 1 검증 단계가 수행되지 않을 수 있다. 한편, 제 2 메모리 셀에 대해서는, 제 2 메모리 셀에 제 2 프로그램 전압이 인가됨으로써 소프트 프로그램 단계가 수행될 수 있다. 이후 제 2 메모리 셀에 대한 제 3 검증 단계가 수행된다. 제 3 검증 단계가 수행된 결과 제 2 메모리 셀이 검증 레벨에 도달하지 못하였으므로, 다음 루프에서 제 2 메모리 셀에 대한 소프트 프로그램 단계가 추가적으로 수행될 것이다.
도 8을 참조하면, 제 5 루프 단계에서, 임시 금지 상태의 제 1 메모리 셀에 대해 프로그램 단계 및 제 1 검증 단계가 수행되지 않을 수 있다. 한편, 제 2 메모리 셀에 대해서는, 제 2 메모리 셀에 제 2 프로그램 전압이 인가됨으로써 소프트 프로그램 단계가 수행될 수 있다. 이후 제 2 메모리 셀에 대한 제 3 검증 단계가 수행된다. 제 3 검증 단계가 수행된 결과 제 2 메모리 셀이 검증 레벨에 도달하였으므로, 제 2 메모리 셀은 임시 금지 상태로 설정되며, 다음 루프에서 프로그램 단계가 수행되지 않을 수 있다.
제 6 루프 단계에서, 임시 금지 상태의 제 1 메모리 셀 및 제 2 메모리 셀에 대해 프로그램 단계가 수행되지 않을 수 있다. 한편, n이 3인 경우, 제 6 루프 단계는 n의 배수 번째의 루프 단계에 해당한다. 이 경우 프로그램이 완료된 메모리 셀(즉, 제 1 메모리 셀 및 제 2 메모리 셀)에 대한 제 2 검증 단계가 수행될 수 있다.
도 9를 참조하면, 제 1 메모리 셀 및 제 2 메모리 셀에 대한 제 2 검증 단계가 수행된 결과, 제 1 메모리 셀 및 제 2 메모리 셀 모두가 검증 레벨에 도달하였으므로, 제 1 메모리 셀 및 제 2 메모리 셀은 금지 상태로 설정될 수 있다. 금지 상태로 설정된 메모리 셀은 이루의 루프 단계가 수행되더라도 프로그램 되지 않을 수 있다.
도 10은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 비휘발성 메모리 소자의 프로그램 방법을 개략적으로 나타낸 테이블이다. 도 11 내지 도 17은 도 10의 실시예에서 루프 단계가 수행됨에 따라 메모리 셀의 문턱 전압이 변화하는 모습을 나타낸 것이다. 이 실시예들에 따른 비휘발성 메모리 소자의 프로그램 방법은 도 3 내지 도 9의 실시예의 변형예일 수 있다. 이하 실시예들 간의 중복되는 설명은 생략하기로 한다.
도 10 내지 도 12를 참조하면, 도 3에서 설명된 바와 동일하게, 제 1 루프 단계 및 제 2 루프 단계가 수행될 수 있다. 따라서, 제 3 루프 단계에서, 제 1 메모리 셀에 프로그램 단계가 수행될 수 있고, 임시 금지 상태의 제 2 메모리 셀에 대해서는 제 3 루프 단계의 프로그램 단계가 수행되지 않을 수 있다.
도 13을 참조하면, 제 3 루프 단계(n=3)에서, 제 1 메모리 셀에 대한 제 1 검증 단계가 수행된 결과, 제 1 메모리 셀이 검증 레벨에 도달하지 못하였으므로, 다음 루프에서 제 1 메모리 셀에 대한 프로그램 단계가 수행될 수 있다. 한편, 제 3 루프 단계에서, 제 2 메모리 셀에 대한 제 2 검증 단계가 수행된 결과, 제 2 메모리 셀은 검증 레벨에 도달하지 못하였다. 따라서 제 2 루프의 제 1 검증 단계와 제 3 루프의 제 2 검증 단계 사이에 초기 문턱 전압 변동이 발생하였음을 알 수 있다. 따라서, 다음 루프에서, 제 2 메모리 셀에 대한 소프트 프로그램 단계가 수행될 수 있다.
제 4 루프 단계에서, 제 1 메모리 셀에 프로그램 단계가 수행될 수 있고, 제 2 메모리 셀에 대한 소프트 프로그램 단계가 수행될 수 있다. 이후 제 1 메모리 셀에 대한 제 1 검증 단계 및 제 2 메모리 셀에 대한 제 3 검증 단계가 수행된다.
도 14를 참조하면, 제 4 루프 단계에서, 제 1 메모리 셀에 대한 제 1 검증 단계가 수행된 결과, 제 1 메모리 셀이 검증 레벨에 도달하였으므로, 제 1 메모리 셀은 임시 금지 상태로 설정될 수 있다. 한편, 제 2 메모리 셀에 대한 제 3 검증 단계가 수행된 결과, 제 2 메모리 셀이 검증 레벨에 도달하지 못하였으므로, 다음 루프에서 제 2 메모리 셀에 대한 소프트 프로그램 단계가 추가적으로 수행될 것이다.
도 15를 참조하면, 제 5 루프 단계에서, 임시 금지 상태의 제 1 메모리 셀에 대해 프로그램 단계가 수행되지 않을 수 있다. 나아가, 제 2 검증 단계는 n번째의 루프 단계에서만 수행되기 때문에, 도 8에 나타난 바와 같이 제 1 메모리 셀에서 문턱 전압 변동이 발생하더라도, 제 1 메모리 셀에 대한 제 2 검증 단계가 수행되지 않을 수 있다. 결과적으로 다음의 제 6 루프 단계에서 상기 문턱 전압 변동을 보정하기 위한 조치(예를 들어, 소프트 프로그램)가 취해지지 않을 수 있다.
한편, 제 2 메모리 셀에 대해서는, 제 2 메모리 셀에 제 2 프로그램 전압이 인가됨으로써 소프트 프로그램 단계가 수행될 수 있다. 이후 제 2 메모리 셀에 대한 제 3 검증 단계가 수행된다. 제 3 검증 단계가 수행된 결과 제 2 메모리 셀이 검증 레벨에 도달하였으므로, 제 2 메모리 셀은 임시 금지 상태로 설정되며, 다음 루프에서 프로그램 단계가 수행되지 않을 수 있다.
제 6 루프 단계에서, 임시 금지 상태의 제 1 메모리 셀 및 제 2 메모리 셀에 대해 프로그램 단계가 수행되지 않을 수 있다. 한편, n이 3인 경우, 제 6 루프 단계는 n의 배수 번째의 루프 단계에 해당한다. 이 경우 임시 금지 상태의 메모리 셀(즉, 제 1 메모리 셀 및 제 2 메모리 셀)에 대한 제 2 검증 단계가 수행될 수 있다.
도 16을 참조하면, 제 1 메모리 셀 및 제 2 메모리 셀에 대한 제 2 검증 단계가 수행된 결과, 제 2 메모리 셀의 경우 검증 레벨에 도달하였으므로, 제 2 메모리 셀은 금지 상태로 설정될 수 있다. 반면에, 제 1 메모리 셀의 경우, 제 2 검증 단계에 의해 제 1 메모리 셀이 검증 레벨에 도달하지 못함이 판단된다. 다라서 다음 루프에서 소프트 프로그램 단계가 수행될 수 있다.
도 17을 참조하면, 제 7 루프 단계에서, 금지 상태의 제 2 메모리 셀에 대한 프로그램 단계 및 제 1 검증 단계는 수행되지 않을 수 있다. 제 1 메모리 셀에 대해서는 소프트 프로그램 단계 및 제 3 검증 단계가 수행될 수 있다. 제 3 검증 단계가 수행된 결과 제 1 메모리 셀이 검증 레벨에 도달하였음이 판단되고, 따라서 제 1 메모리 셀은 임시 금지 상태로 설정될 수 있다.
비록 도면에 도시하지는 않았지만, 상기 임시 금지 상태는 제 9 루프 단계까지 유지될 것이며, 제 9 루프 단계에서 제 1 메모리 셀에 대한 제 2 검증 단계가 수행된 뒤 제 1 메모리 셀에 대한 금지 상태로의 전환 여부가 결정될 것이다.
결국 복수개의 메모리 셀에 대한 프로그램 단계 및 제 1 검증 단계가 병렬적으로 수행되는 환경 하에서, 소프트 프로그램 단계, 제 2 검증 단계, 제 3 검증 단계, 임시 금지 단계, 및 금지 단계는 루프 단계와 병렬적으로 수행될 수 있다.
예를 들어, 도 3의 제 3 루프 단계에 나타난 바와 같이, 복수개의 메모리 셀 중 일부 메모리 셀에 대해 프로그램 단계가 수행되는 동안 나머지 메모리 셀에 대해서는 임시 금지 단계가 수행될 수 있다.
또한, 예를 들어, 복수개의 메모리 셀 중 일부 메모리 셀에 대해 프로그램 단계가 수행되는 동안 나머지 메모리 셀에 대해서는 소프트 프로그램 단계가 수행될 수 있다. 나아가, 복수개의 메모리 셀 중 일부 메모리 셀에 대해 제 1 검증 단계가 수행되는 동안 나머지 메모리 셀에 대해서는 제 2 검증 단계 또는 제 3 검증 단계가 수행될 수도 있다.
제 2 프로그램 전압과 메모리 셀의 검증 레벨의 차이는 문턱 전압의 산포의 폭보다 작을 수 있다. 이는 제 2 검증 단계에 의해 초기 문턱 전압 변동이 발생한 메모리 셀을 소프트 프로그램하는 과정에 의해 문턱 전압의 산포의 폭이 커지는 문제를 방지하기 위한 것이다.
예를 들어, 제 2 검증 단계에 의해 메모리 셀의 문턱 전압이 검증 레벨에 도달하지 못함이 판정될 경우, 상기 메모리 셀은 프로그램이 완료된 상태에서 재배치(redistribution) 등에 의해 일부 전하가 빠져나간 상태이므로, 상기 메모리 셀의 문턱 전압은 검증 레벨에 매우 근접한 상태이다.
이러한 상황에서 메모리 셀에 인가된 제 2 프로그램 전압과 검증 레벨의 차이가 문턱 전압의 산포의 폭보다 큰 경우, 소프트 프로그램된 메모리 셀의 문턱 전압이 문턱 전압의 산포의 어퍼 테일(upper tail) 이상으로 설정될 수 있고, 따라서 문턱 전압의 산포의 폭이 커지는 문제가 발생할 수 있다.
따라서 제 2 프로그램 전압과 검증 레벨의 차이는 문턱 전압의 산포의 폭보다 작음이 바람직하다.
한편, 제 2 검증 단계가 반복되는 주기 n은(n은 자연수) 타겟 상태와 대응되는 문턱 전압의 산포의 폭에 비례할 수 있고, ISPP(incremental step pulse program) 전압의 스텝 증가 전압에 반비례할 수 있다. 더욱 구체적으로, 주기 n은 다음 수학식과 같이 표현될 수 있다.
제 2 검증 단계가 수행된다는 것은 언더 테일이 발생한 메모리 셀에 대한 스프트 프로그램을 수행한다는 것을 의미한다. 한편, 비트 라인 인가 방식을 이용한 소프트 프로그램이 행하여지는 경우, 메모리 셀의 워드 라인에 인가된 ISPP 전압에서 비트 라인에 인가된 전압을 뺀 전압이 제 2 프로그램 전압으로 정의될 수 있다.
이 경우 상기 ISPP 전압은 루프 단계의 횟수가 증가함에 따라 스텝 증가 전압만큼 증가하는 반면, 비트 라인에 인가된 전압은 일정할 수 있다. 이는 결과적으로 루프 단계의 횟수가 증가함에 따라 제 2 프로그램 전압이 증가하는 것을 의미한다.
루프 단계의 횟수가 증가함에 따라 제 2 프로그램 전압이 증가하는 경우, 문턱 전압의 산포가 커지는 것을 방지하기 위해 n번째의 루프 단계를 주기로 제 2 검증 단계 및 소프트 프로그램 단계가 수행될 수 있다.
예를 들어 주기가 매우 클 경우, 초기 문턱 전압 변동을 수정하기 위해, 많은 수의 루프 단계가 수행되고 난 후 소프트 프로그램 단계가 수행될 수 있다. 이 경우 제 2 프로그램 단계는 크게 증가된 상태이므로, 소프트 프로그램 단계가 수행된 메모리 셀의 문턱 전압이 문턱 전압의 산포의 어퍼 테일(upper tail) 이상으로 설정될 수 있고, 결과적으로 문턱 전압의 산포의 폭이 커지는 문제가 발생할 수 있다.
요약하면, ISPP 전압의 스텝 증가 전압과 주기를 곱한 수가 문턱 전압의 산포의 폭보다 작은 조건이 만족되어야 산포의 폭이 커지는 문제가 방지될 수 있고, 상기 조건을 만족시키기 위해 적절한 주기 n 값이 상기 수학식 1에 따라 결정될 수 있다.
도 18은 본 발명의 기술적 사상에 의한 일부 실시예에 따른 비휘발성 메모리 소자(700)를 개략적으로 나타낸 블록도이다. 이 실시예에 따른 비휘발성 메모리 소자(700)는 도 2의 비휘발성 메모리 소자의 프로그램 방법이 구현된 비휘발성 메모리 소자일 수 있다. 이하 실시예들 간의 중복되는 설명은 생략하기로 한다.
도 18을 참조하면, 비휘발성 메모리 소자(700)는 행디코더(713)와 열선택부(715)를 포함하는 메모리 셀 어레이(710), 전압 발생기(720), 기입 드라이버(730), 감지 증폭기(740), 검출부(750) 및 제어부(760)를 포함할 수 있다.
메모리 셀 어레이(710)는 플래시 메모리 셀 어레이를 포함할 수 있으며, 특히 낸드(NAND)형 메모리 셀 어레이일 수 있다. 메모리 셀 어레이(710)는 메모리 셀들을 선택하기 위한 행디코더(713) 및 열선택부(715)를 포함할 수 있다. 본 발명은 메모리 셀의 프로그램 방법에 관한 발명이므로, 메모리 셀들과 메모리 셀들을 선택하기 위한 디코더에 대한 구성 및 동작에 대한 상세한 설명은 생략하기로 한다.
전압 발생기(720)는 프로그램 단계 및 검증 단계 동안 사용되는 전압들(V1, V2)을 생성하여 메모리 셀 어레이(710)의 워드 라인과 기입 드라이버(730)로 공급할 수 있다. 워드 라인으로 공급되는 전압(V1)은 메모리 셀을 프로그램할 경우에 공급되는 전압과 검증 단계 동안 공급되는 전압을 포함할 수 있다. 상술한 바와 같이, 프로그램 시에 워드 라인에 공급되는 전압은 ISPP에 따른 펄스 전압일 수 있다.
기입 드라이버(730)는 프로그램 단계 동안 프로그램 대상 메모리 셀들의 비트 라인 전압을 설정할 수 있다. 프로그램 단계 동안, 후술할 제어부(760)로부터 입력되는 비트 라인 활성화 신호(BLEN)에 응답하여, 전압 발생기(720)로부터 공급되는 전압(V2)이 메모리 셀의 비트 라인으로 전달될 수 있다.
프로그램 단계 동안, 전압(V1)에 기초하여 메모리 셀의 워드 라인에 인가되는 상기 펄스 전압과 전압(V2)에 기초하여 메모리 셀의 비트 라인에 인가되는 비트 라인 전압은 동기화될 수 있다. 또한, 메모리 셀에 인가되는 프로그램 전압은 워드 라인에 공급되는 상기 펄스 전압과 상기 비트 라인 전압에 따라 결정될 수 있다.
감지 증폭기(740)는 메모리 셀의 비트 라인과 연결되어, 검증 단계(또는 독출 단계)에서 메모리 셀의 상태를 감지할 수 있다. 예를 들어, 루프 단계의 검증 동작 동안, 메모리 셀의 워드 라인에 검증 전압이 인가될 수 있고, 이 때의 메모리 셀의 문턱 전압이 검증 레벨 도달 여부가, 감지 활성화 신호(SAEN)에 응답하여 동작하는 감지 증폭기(740)에 의해 감지될 수 있다.
검출부(750)는 감지 증폭기(740)의 감지 결과를 검출하여 다음 동작 신호 정보를 출력하는 회로일 수 있다. 더욱 구체적으로, 검출부(750)는 프로그램 단계 및 검증 단계 등을 통해 변화된 메모리 셀들의 상태 정보를 저장할 수 있고, 상기 저장된 메모리 셀들의 상태 정보를 기초로 다음 동작 신호 정보를 생성하여 제어부(760)에 전달할 수 있다.
제어부(760)는 프로그램 단계 및 검증 단계가 수행되는 동안 상술한 구성들의 동작을 제어하도록 구성될 수 있다. 예를 들어, 제어부(760)는 프로그램 단계 동안 제 1 프로그램 전압 또는 제 2 프로그램 전압을 인가하여 메모리 셀을 프로그램/소프트 프로그램 하도록 구성될 수 있다. 예를 들어, 프로그램 단계 동안, 제어부(760)는 ISPP에 따른 펄스 전압이 메모리 셀 어레이(710)의 워드 라인에 공급되도록 전압 발생기(720)를 제어할 수 있다. 또한, 예를 들어, 소프트 프로그램 단계 동안, 제어부(760)는 비트 라인 인가(bit line forcing) 방식에 따라 소정 전압이 메모리 셀 어레비의 비트 라인에 공급되도록 기입 드라이버(730)를 제어할 수 있다.
검출부(750)의 구성 및 동작에 대하여 더욱 자세히 살펴보기로 한다. 검출부(750)는 센스 래치(751), 상태 래치(753), 포싱 래치(755), 및 데이터 래치(757)를 포함할 수 있다.
센스 래치(751)는 감지 증폭기(740)와 연결되어, 메모리 셀의 상태, 즉, 메모리 셀이 타겟 상태에 해당하는 검증 레벨에 도달하였는지 여부를 저장할 수 있다. 예를 들어, 메모리 셀이 검증 레벨에 도달하지 못한 경우 센스 래치(751)는 제 1 상태를 유지하며, 메모리 셀이 검증 레벨에 도달한 경우 센스 래치(751)는 제 2 상태로 천이하도록 구성될 수 있다.
상태 래치(753)는 센스 래치(751)의 천이를 감지하여 활성화되도록 구성될 수 있다. 센스 래치(751)의 천이(즉, 상기 제 1 상태에서 상기 제 2 상태로 변화)는 메모리 셀이 임시 금지 상태가 됨을 의미하고, 따라서 상태 래치(753)는, 활성화됨으로써, 임시 금지 상태에 해당하는 상태를 저장할 수 있다.
검출부(750)의 센스 래치(751) 및 상태 래치(753)에 저장된 데이터들은 제어부에 전달될 수 있고, 제어부는 상기 데이터들을 기초로 다음 루프 단계에서의 메모리 셀에 대한 동작을 결정할 수 있다. 예를 들어, 상태 래치(753)가 비활성화된 상태에서 센스 래치(751)가 제 1 상태인 경우, 제어부(760)는 다음 루프 단계에서 해당 메모리 셀에 대한 프로그램 단계를 수행할 수 있다. 또한, 상태 래치(753)가 비활성화된 상태에서 센스 래치(751)가 제 2 상태인 경우, 제어부(760)는 임시 금지 상태로 판단하고 다음 루프 단계에서 해당 메모리 셀에 대한 프로그램을 금지할 수 있다.
반면에, 상태 래치(753)가 활성화된 상태에서 센스 레치가 제 1 상태인 경우, 초기 문턱 전압 변동이 발생한 것이므로, 제어부(760)는 메모리 셀에 제 1 프로그램 전압보다 작은 제 2 프로그램 전압을 인가하여 메모리 셀을 소프트 프로그램 단계를 수행할 수 있다.
결국, 제어부(760)는 검출부(750)로부터 수신된 데이터를 기초로 다음 루프 단계에서의 동작을 제어할 수 있다. 마찬가지로, 데이터 래치(757)의 세트 상태 또는 리세트 상태에 따라, 제어부(760)의 다음 동작 수행 여부가 결정될 수 있다.
데이터 래치(757)는 메모리 셀을 프로그램하기 위한 데이터를 리세트 상태 또는 세트 상태의 형식으로 저장할 수 있다. 데이터 래치(757)가 리세트 상태인 경우, 제어부(760)는 프로그램 단계 또는 소프트 프로그램 단계를 수행할 수 있고, 데이터 래치(757)가 세트 상태인 경우 제어부(760)는 프로그램 또는 소프트 프로그램 단계를 수행하지 않도록 구성될 수 있다. 즉, 데이터 래치(757)가 세트 상태라는 것은 메모리 셀의 금지 상태에 해당함을 알 수 있다.
포싱 래치(755)는 다음 루프 단계에서 수행되는 소프트 프로그램 단계를 정의하는 래치일 수 있다. 즉, 포싱 래치(755)가 하이 상태인 경우, 다음 루프 단계에서 소프트 프로그램 단계가 수행될 수 있다. 예를 들어, 비트 라인 인가(bit line forcing) 방식에서, 포싱 래치(755)가 하이 상태인 경우 메모리 셀의 비트 라인에 소정 전압이 인가됨으로써, 제 1 프로그램 전압보다 작은 제 2 프로그램 전압이 메모리 셀에 인가될 수 있다.
루프 단계의 프로그램 단계에서, 메모리 셀은 i) 프로그램 되거나 ii) 소프트 프로그램 되거나 ii) 금지 상태에 해당하여 프로그램 되지 않을 수 있다. 검출부(750)에 저장된 데이터에 기초하여 메모리 셀의 동작이 결정될 수 있고, 이에 대한 진리표를 나타내면, 예를 들어 다음 표 1과 같을 수 있다.
| 데이터 래치(757) | 포싱 래치(755) | 상태 래치(753) | 프로그램 단계에서 수행되는 동작 |
| 리세트(0) | 로우(0) | 비활성화(0) | 프로그램 |
| 리세트(0) | 로우(0) | 활성화(1) | 금지(임시) |
| 리세트(0) | 하이(1) | 활성화(1) | 소프트 프로그램 |
| 세트(1) | 로우(0) | 비활성화(0) | 금지 |
루프 단계의 검증 단계에서, 검출부(750)에 저장된 데이터에 기초하여 메모리 셀에 대한 다음 동작이 결정될 수 있다. 따라서 검출부(750)에 저장된 데이터에 기초하여 검출부(750)의 데이터가 다른 상태로 변화할 수 있으며, 이에 대한 진리표를 나타내면, 예를 들어 다음 표 2와 같을 수 있다. 이하에서는 편의를 위해 리세트 상태, 로우 상태, 및 비활성화 상태는 0으로 표시하고, 세트 상태, 하이 상태, 및 활성화 상태는 1로 표시하기로 한다.
| 센스 래치 |
데이터 래치 |
포싱 래치 |
상태 래치 |
다음 동작 | 다음 데이터 래치 |
다음 포싱 래치 |
다음 상태 래치 |
| 1 | 0 | 0 | 0 | 프로그램 | 0 | 0 | 0 |
| 0 | 0 | 0 | 0 | 금지(임시) | 0 | 0 | 1 |
| 1 | 0 | 0 | 1 | 소프트 프로그램 | 0 | 1 | 1 |
| 0 | 0 | 0 | 1 | 금지 | 1 | 0 | 0 |
| 1 | 0 | 1 | 1 | 소프트 프로그램 | 0 | 1 | 1 |
| 0 | 0 | 1 | 1 | 금지 | 1 | 0 | 0 |
상기 표 2를 참고하면, 예를 들어, 상태 래치(753)가 활성화된 상태(1)에서 센스 래치(751)가 제 2 상태(0)를 유지하는 경우, 데이터 래치(757)는 세트 상태(1)로 천이하도록 구성될 수 있다. 이와 같은 방식으로 각각의 래치들의 변화 패턴이 예측될 수 있다.
상기 표 1 및 표 2에 도시된 정보를 기초로, 도 3의 실시예에서의 제 2 메모리 셀에 대한 제 1 루프 단계 내지 제 4 루프 단계가 수행됨에 따라 검출부(750)의 데이터가 변하는 모습이 도 19 내지 도 22에 나타난다.
이하에서 검출부(750)의 래치 쌍들은 3차원의 좌표로 표현하기로 한다. 즉, (데이터 래치(757)의 상태, 포싱 래치(755)의 상태, 상태 래치(753)의 상태)와 같은 형식으로 표현하기로 한다.
도 19를 참조하면, 제 1 루프 단계에서, 검출부(750)의 래치들이 (0, 0, 0)이므로, 제 2 메모리 셀에 대한 프로그램 단계가 수행된다. 이후 제 1 검증 단계에서, 감지 증폭기(740)에 의해 감지된 결과, 센스 래치(751)가 제 1 상태(1)를 유지하므로, 제 2 메모리 셀이 온 셀로 판정되어, 다시 프로그램이 되도록 검출부(750)의 래치들이 (0, 0, 0)으로 결정된다.
도 20을 참조하면, 제 2 루프 단계에서, 검출부(750)의 래치들이 (0, 0, 0)이므로, 제 2 메모리 셀에 대한 프로그램 단계가 수행된다. 이후 제 1 검증 단계에서, 감지 증폭기(740)에 의해 감지된 결과, 센스 래치(751)가 제 2 상태(0)로 변하였으므로, 제 2 메모리 셀이 오프 셀로 판정되어, 다시 프로그램이 되도록 검출부(750)의 래치들이 (0, 0, 1)로 결정된다.
도 21을 참조하면, 제 3 루프 단계에서, 검출부(750)의 래치들이 (0, 0, 1)이므로, 제 2 메모리 셀은 임시 금지 상태이고, 따라서 제 2 메모리 셀에 대한 프로그램 단계가 수행되지 않는다. 이후 제 1 검증 단계에서, 감지 증폭기(740)에 의해 감지된 결과, 센스 래치(751)가 제 1 상태(1)로 변하였으므로, 제 2 메모리 셀이 온 셀로 판정되어, 소프트 프로그램이 되도록 검출부(750)의 래치들이 (0, 1, 1)로 결정된다.
도 22를 참조하면, 제 4 루프 단계에서, 검출부(750)의 래치들이 (0, 1, 1)이므로, 제 2 메모리 셀에 대한 소프트 프로그램 단계가 수행된다. 이후 제 1 검증 단계에서, 감지 증폭기(740)에 의해 감지된 결과, 센스 래치(751)가 제 1 상태(1)를 유지하므로, 제 2 메모리 셀이 온 셀로 판정되어, 소프트 프로그램이 되도록 검출부(750)의 래치들이 (0, 1, 1)로 결정된다.
상술한 바와 같이 루프 단계가 반복되고 검출부(750)의 래치들이 변경됨으로써, 본 발명의 기술적 사상에 따른 비휘발성 메모리 소자(700)의 프로그램 방법이 수행될 수 있다.
도 23은 본 발명의 기술적 사상에 의한 실시예들에 따른 비휘발성 메모리 소자를 포함하는 카드(1000)를 보여주는 개략도이다.
도 23을 참조하면, 컨트롤러(1010)와 메모리(1020)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 컨트롤러(1010)에서 명령을 내리면, 메모리(1020)는 데이터를 전송할 수 있다. 메모리(1020)는 본 발명의 실시예들 중 어느 하나에 따른 비휘발성 메모리 소자를 포함할 수 있다. 상기 비휘발성 메모리 소자는 해당 로직 게이트 설계에 대응하여 "NAND" 및 "NOR" 아키텍쳐 메모리 어레이(미도시)로 배치될 수 있다. 복수의 행과 열로 배치된 메모리 어레이는 하나 이상의 메모리 어레이 뱅크(미도시)를 구성할 수 있다. 메모리(1020)은 이러한 메모리 어레이(미도시) 또는 메모리 어레이 뱅크(미도시)를 포함할 수 있다. 또한, 카드(1000)는 상술한 메모리 어레이 뱅크(미도시)를 구동하기 위하여 통상의 행디코더(미도시), 열디코더(미도시), I/O 버퍼들(미도시), 및/또는 제어 레지스터(미도시)가 더 포함할 수 있다. 이러한 카드(1000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card; SM), 씨큐어 디지털 카드(secure digital; SD), 미니 씨큐어 디지털 카드(mini secure digital card; mini SD), 또는 멀티 미디어 카드(multi media card; MMC)와 같은 메모리 장치에 이용될 수 있다.
도 24는 본 발명의 기술적 사상에 의한 실시예들에 따른 비휘발성 메모리 소자를 포함하는 시스템(1100)을 보여주는 개략도이다.
도 24를 참조하면, 시스템(1100)은 컨트롤러(1110), 입/출력 장치(1120), 메모리(1130) 및 인터페이스(1140)을 포함할 수 있다. 시스템(1100)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다. 컨트롤러(1110)는 프로그램을 실행하고, 시스템(1100)을 제어하는 역할을 할 수 있다. 컨트롤러(1110)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다. 입/출력 장치(1120)는 시스템(1100)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(1100)은 입/출력 장치(1130)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1120)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다. 메모리(1130)는 컨트롤러(1110)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 컨트롤러(1110)에서 처리된 데이터를 저장할 수 있다. 메모리(1130)는 본 발명의 실시예들 중 어느 하나에 따른 비휘발성 메모리 소자를 포함할 수 있다. 인터페이스(1140)는 상기 시스템(1100)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 컨트롤러(1110), 입/출력 장치(1120), 메모리(1130) 및 인터페이스(1140)는 버스(1150)를 통하여 서로 통신할 수 있다. 예를 들어, 이러한 시스템(1100)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
본 발명을 명확하게 이해시키기 위해 첨부한 도면의 각 부위의 형상은 예시적인 것으로 이해하여야 한다. 도시된 형상 외의 다양한 형상으로 변형될 수 있음에 주의하여야 할 것이다. 도면들에 기재된 동일한 번호는 동일한 요소를 지칭한다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
Claims (10)
- 메모리 셀에 제 1 프로그램 전압을 인가하여 상기 메모리 셀이 적어도 하나의 타겟 상태로 변하도록 상기 메모리 셀을 프로그램하는 프로그램 단계 및 상기 메모리 셀이 상기 타겟 상태에 해당하는 검증 레벨에 도달하였는지 여부를 판단하는 제 1 검증 단계를 포함하는 루프 단계; 및
상기 루프 단계가 적어도 한 번 수행되어 상기 메모리 셀이 상기 검증 레벨에 도달한 뒤, 상기 메모리 셀이 상기 타겟 상태에 해당하는 상기 검증 레벨에 도달하였는지 여부를 판단하는 제 2 검증 단계를 포함하고,
상기 제 2 검증 단계에서 상기 메모리 셀이 상기 검증 레벨에 도달하지 못한 경우, 상기 메모리 셀에 상기 제 1 프로그램 전압보다 작은 제 2 프로그램 전압을 인가하여 상기 메모리 셀을 프로그램하는 소프트 프로그램 단계를 수행하는 것을 특징으로 하는 비휘발성 메모리 소자의 프로그램 방법. - 제 1 항에 있어서,
상기 루프 단계는 워드 라인과 연결된 복수개의 메모리 셀을 프로그램하도록 수행되는 것을 특징으로 하는 비휘발성 메모리 소자의 프로그램 방법. - 제 2 항에 있어서,
상기 복수개의 메모리 셀 중 일부 메모리 셀에 대해 상기 루프 단계가 수행되는 동안, 나머지 메모리 셀에 대해서는 상기 제 2 검증 단계 또는 상기 소프트 프로그램 단계가 수행되는 것을 특징으로 하는 비휘발성 메모리 소자의 프로그램 방법. - 제 3 항에 있어서,
상기 일부 메모리 셀에 대해 상기 제 1 검증 단계가 수행되는 동안, 상기 나머지 메모리 셀에 대해서는 상기 제 2 검증 단계가 수행되는 것을 특징으로 하는 비휘발성 메모리 소자의 프로그램 방법. - 제 3 항에 있어서,
상기 일부 메모리 셀에 대해 상기 프로그램 단계가 수행되는 동안, 상기 나머지 메모리 셀에 대해서는 상기 소프트 프로그램 단계가 수행되는 것을 특징으로 하는 비휘발성 메모리 소자의 프로그램 방법. - 제 1 항에 있어서,
상기 제 2 프로그램 전압과 상기 검증 레벨의 차이는 상기 타겟 상태와 대응되는 문턱 전압의 산포의 폭보다 작은 것을 특징으로 하는 비휘발성 메모리 소자의 프로그램 방법. - 메모리 셀에 제 1 프로그램 전압을 인가하여 상기 메모리 셀을 프로그램하도록 구성된 제어부;
상기 메모리 셀이 타겟 상태에 해당하는 검증 레벨에 도달하지 못한 경우 제 1 상태를 유지하며, 상기 검증 레벨에 도달한 경우 제 2 상태로 천이하도록 구성된 센스 래치;
상기 센스 래치가 상기 제 1 상태에서 상기 제 2 상태로 천이하는 경우 활성화되도록 구성된 상태 래치(state latch);
상기 상태 래치가 활성화된 상태에서, 상기 센스 래치가 상기 제 1 상태인 경우, 상기 제어부는 상기 메모리 셀에 상기 제 1 프로그램 전압보다 작은 제 2 프로그램 전압을 인가하여 상기 메모리 셀을 소프트 프로그램(soft programming)하도록 더 구성된 것을 특징으로 하는 비휘발성 메모리 소자. - 제 7 항에 있어서,
상기 메모리 셀을 프로그램하기 위한 데이터를 리세트 상태 또는 세트 상태의 형식으로 저장하는 데이터 래치(data latch)를 더 포함하는 비휘발성 메모리 소자. - 제 8 항에 있어서,
상기 데이터 래치가 리세트 상태인 경우, 상기 제어부는 프로그램 또는 소프트 프로그램을 하도록 구성되며,
상기 데이터 래치가 세트 상태인 경우, 상기 제어부는 프로그램 또는 소프트 프로그램을 하지 않도록 구성된 것을 특징으로 하는 비휘발성 메모리 소자. - 제 8 항에 있어서,
상기 데이터 래치는 상기 상태 래치가 활성화된 상태에서 상기 센스 래치가 상기 제 2 상태를 유지하는 경우 세트 상태로 천이하도록 구성된 것을 특징으로 하는 비휘발성 메모리 소자.
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