KR101756575B1 - 제어기 및 메모리의 스택을 가진 플렉시블 메모리 시스템 - Google Patents

제어기 및 메모리의 스택을 가진 플렉시블 메모리 시스템 Download PDF

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조 엠. 제델오
브렌트 키쓰
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마이크론 테크놀로지, 인크.
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Abstract

플렉시블 메모리 시스템을 제공하기 위한 시스템 및 방법의 실시예들이 일반적으로 여기에 설명된다. 몇몇 실시예들에서, 기판이 제공되며, 여기에서 메모리의 스택은 기판에 결합된다. 메모리의 스택은 다수의 볼트들을 포함한다. 제어기는 또한 기판에 결합되며 메모리의 스택의 다수의 볼트들에 결합된 다수의 볼트 인터페이스 블록들을 포함하고, 여기에서 볼트 인터페이스 블록들의 수는 볼트들의 수보다 적다.

Description

제어기 및 메모리의 스택을 가진 플렉시블 메모리 시스템{FLEXIBLE MEMORY SYSTEM WITH A CONTROLLER AND A STACK OF MEMORY}
우선권 출원
본 출원은 2013년 3월 15일에 출원된, 미국 가 출원 일련 번호 제61/791,182호에 대한 우선권의 이득을 주장하는, 2013년 6월 17일에 출원된, 미국 출원 일련 번호 제13/919,503호에 대한 우선권의 이득을 주장하며, 그 양쪽 모두는 여기에 전체적으로 참조들로서 통합된다.
메모리 대역폭은 고-성능 컴퓨팅, 하이-엔드 서버들, 그래픽스, 및 (곧) 중간-레벨 서버들에서의 시스템 성능에 대한 장애물이 되어 가고 있다. 마이크로프로세서 인에이블러는 작업 세트들을 보다 작은 블록들로 분배하며 그것들을 증가하는 수의 작업 요소들, 즉 코어들 중에서 분배함으로써 성능 및 작업 부하 능력들을 크게 증가시키기 위해 두 배로 된 코어들 및 코어-당-스레드들이다. 프로세서당 다수의 코어 요소들을 갖는 것은 컴퓨터 요소당 메모리의 증가하는 양을 야기한다. 이것은 이들 도전들을 처리하기 위해 프로세서에 밀착 결합되기 위해 메모리 대역폭 및 메모리 밀도에 대한 보다 큰 요구를 야기한다. 현재 메모리 기술 로드맵들은 중앙 프로세싱유닛(CPU) 및 그래픽스 프로세싱유닛(GPU) 메모리 대역폭 목표들을 충족시키기 위한 성능을 제공하지 않는다.
프로세서에 밀착 결합될 메모리 대역폭 및 메모리 밀도에 대한 요구를 처리하기 위해, 하이브리드 메모리 큐브(HMC)가 메모리가 메모리 시스템으로 하여금 그것의 의도된 태스크를 보다 최적으로 수행할 수 있게 하는 제어기와 동일한 기판 상에 위치될 수 있도록 구현될 수 있다. HMC는 동적 랜덤-액세스 메모리(DRAM)와 고-성능 로직을 조합하기 위해서와 같은, 제어기와 개개의 메모리 다이의스택을 전기적으로 연결하는 수직 도체들인, 스루-실리콘 비아들(TSV들)과 같은, 내부 수직 도체들에 의해 연결된 개개의 메모리 다이의스택을 특징으로 할 수 있다. HMC는 보다 적은 에너지가 데이터를 전달하며 작은 형태 인자를 제공하기 위해 사용되는 동안 대역폭 및 효율성들을 전달한다. HMC의 일 실시예에서, 제어기는 TSV들을 사용하여 연결되는 DRAM의 수직 스택들과 인터페이스하는 고-속 로직 층을 포함한다. DRAM은 로직 층이 HMC 내에서 DRAM 제어를 핸들링하는 동안, 데이터를 핸들링한다.
다른 실시예들에서, HMC는 예로서 다중-칩 모듈(MCM) 기판 상에 또는 실리콘 인터포저 상에 구현될 수 있다. MCM은 다수의 집적 회로들(IC들), 반도체 다이들 또는 다른 이산 구성요소들이 통합한 기판으로 패키징되고 그에 의해 구성요소로서 그것들의 사용을 용이하게 하는(예로서, 그에 따라 하나의 보다 큰 IC처럼 보이는) 특수화된 전자 패키지이다. 실리콘 인터포저는 서로로의 하나의 연결(예로서, 소켓) 사이에서의 전기 인터페이스 라우팅이다. 인터포저의 목적은 보다 넓은 피치로의 연결을 확산시키기 위해 또는 상이한 연결로의 연결을 재라우팅하기 위한 것이다.
그러나, HMC에서의 DRAM 스택은 많은 애플리케이션들이 사용할 수 있는 것보다 더 많은 대역폭 및 신호 카운트를 가진다. HMC에서의 DRAM 스택의 높은 신호 카운트 및 높은 대역폭은 비용 효율적 호스트 인터페이스를 어렵게 만든다.
도 1은 실시예에 따른 플렉시블 메모리 시스템에 대한 72 비트 볼트를 예시한다;
도 2는 또 다른 실시예에 따른 플렉시블 메모리 시스템에 대한 36 비트 볼트를 예시한다;
도 3은 또 다른 실시예에 따른 플렉시블 메모리 시스템에 대한 36 비트 볼트를 예시한다;
도 4는 실시예에 따른 플렉시블 메모리 시스템을 예시한다;
도 5는 실시예에 따른 컴퓨터 시스템의 블록도를 예시한다;
도 6은 또 다른 컴퓨터 시스템의 블록도를 예시한다;
도 7a 및 도 7b는 실시예에 따른 플렉시블 메모리 시스템을 예시한다;
도 8은 실시예에 따른 전력 절감들을 도시한 플롯이다; 및
도 9는 실시예에 따른 플렉시블 메모리 시스템을 형성하기 위한 방법의 흐름도이다.
다음의 설명 및 도면들은 이 기술분야의 숙련자들이 그것들을 실시할 수 있게 하기 위해 특정한 실시예들을 충분히 예시한다. 다른 실시예들은 구조적, 논리적, 전기적, 프로세스 및 다른 변화들을 통합할 수 있다. 몇몇 실시예들의 부분들 및 특징들은 다른 실시예들의 것들에 포함되거나 또는 그것들을 위해 대체될 수 있다. 청구항들에 제시된 실시예들은 이들 청구항들의 이용 가능한 등가물들을 포함한다.
플렉시블 메모리 시스템은 낮은 전력 프로파일을 유지하면서 낮은 접촉 카운트를 가진 솔루션을 생성하기 위해 볼트들을 함께 묶음으로써(예로서, DRAM 스택 위, 그것 내에 또는 그것 아래에) 제공될 수 있다. 여기에서, 접촉들은 리드들, 핀들, 솔더 볼들 또는 회로 보드와 같은, 또 다른 디바이스에 집적 회로를 결합하는 다른 유형들의 상호 연결들을 나타낸다. 따라서, 리드들, 핀들, 솔더 볼들 또는 다른 유형들의 상호 연결들이 상호 교환 가능하게 사용될 수 있다.
플렉시블 메모리 시스템은 최고 대역폭을 위해 함께 묶인 볼트들이 없는 것으로부터 낮은 접촉 카운트 솔루션을 위해 이용 가능한 볼트들을 함께 묶는 것까지 솔루션들의 범위를 제공한다. 낮은 접촉 카운트 솔루션은 고 밀도 메모리 모듈들 및 저 비용/저 전력 시스템 온 어 칩(SOC)에 적용될 수 있다.
도 1은 실시예에 따른 플렉시블 메모리 시스템에서의 제어기의 72 비트 볼트 인터페이스 블록(100)을 예시한다. 72 비트 볼트 인터페이스 블록(100)은 명령어 인터페이스 블록(CIB)(110) 및 두 개의 데이터 인터페이스 블록들(DIB)(120, 122)을 포함한다. CIB(110)는 제 1 세트의 명령어 신호들, 직렬 명령어 신호들 및 제 2 세트의 명령어 신호들을 위한 접촉들을 포함하여, 접촉들(112)을 포함한다. 두 개의 데이터 인터페이스 블록들(DIB들)(120, 122)이 또한 도 1에 예시된다. DIB들(120, 122)의 각각은 데이터 입력/출력(I/O), 데이터 버스, 클록 신호들, 및 리셋 데이터 I/O에 대한 접촉들을 포함하여, 복수의 접촉들(124)을 제공한다.
메모리 볼트들은 적층된 복수의 메모리 어레이들에 의해 형성될 수 있으며, 여기에서 각각의 볼트의 각각의 메모리 어레이는 복수의 적층된 메모리 다이들 중 각각의 것 상에 위치된다. 볼트 쌍의 볼트들의 명령어 인터페이스들은 볼트 쌍이저 전력 프로파일을 유지하면서 낮은 접촉 카운트를 가진 솔루션을 생성하기 위해 볼트 인터페이스 블록(예로서, DRAM 스택 아래)의 공통 명령어 인터페이스 블록을 공유하도록 함께 묶일 수 있다.
예를 들면, 볼 그리드어레이들을 고려하면, 기존의 미세 피치 플립-칩 기술들이 사용될 수 있으며 1.35 mm의 길이(140) 및 1.8 mm의 폭(142)에서의 볼트 피치를 가진 다이 패키지에서의 50 μm (130) x 150 μm (132) 접촉 피치를 제공할 수 있다. 볼트 인터페이스 블록(100)은 제어기 상에서의 풋프린트를 최소화하기 위해 유효 DRAM 볼트 피치에 폭에서 매칭될 수 있다.
도 2는 또 다른 실시예에 따른 플렉시블 메모리 시스템에서의 제어기의 36 비트 볼트 인터페이스 블록(200)을 예시한다. 도 2에서, 접촉들(212)을 가진 하나의 공통 인터페이스 블록(CIB)(210) 및 접촉들(224)을 가진 하나의 데이터 인터페이스 블록(DIB)(220)이 도시된다. 사용되고 있는 접촉들은 채워지지 않은 원들에 의해 표현된다. 기존의 미세 피치 플립-칩 기술들은 적절한 볼트 피치, 예로서 0.9 mm의 길이(240) 및 1.8 mm의 폭(242)을 가진 다이 패키지에서, 적절한 접촉 피치, 예로서, 50 μm (230) x 150 μm (232)을 제공하기 위해 사용될 수 있다.
도 3은 또 다른 실시예에 따른 플렉시블 메모리 시스템에서의 제어기의 36 비트 볼트 인터페이스 블록(300)을 예시한다. 도 3에서, 접촉들(312)을 가진 하나의 명령어 인터페이스 블록(CIB)(310) 및 접촉들(324)을 가진 하나의 데이터 인터페이스 블록(DIB)(320)이 도시된다. 도 3에 도시된 실시예에서, 접촉들이 위치되는 다이의 영역인 접촉 필드는 접촉들(350)의 6개의 로우들을 포함할 수 있다. 사용되지 않은 접촉들은 단지 보다 큰 다이가 36 비트 볼트를 제공하기 위해 사용될 수 있음을 도시하기 위해 제공된다. 150 μm (330) x 150 μm (332) 접촉 피치를 사용하여, 36 비트 볼트 인터페이스 블록(300)은 예로서 0.9 mm의 길이(340), 및 예로서 1.8 mm의 폭(342)을 가질 수 있다. 총 접촉 필드의 영역(360)은 2.7 mm2 (0.9 mm x 3.0 mm)일 수 있다.
도 4는 실시예에 따른 플렉시블 메모리 시스템(400)을 예시한다. 도 4에 도시된 플렉시블 메모리 시스템(400)은 수 n의 72 비트 볼트 인터페이스 블록들을 가진 제어기(410)를 포함할 수 있다. 그러나, 이 기술분야의 숙련자들은 대안적인 볼트 인터페이스 블록들이 구현될 수 있음을 인식할 것이다. 8개의 36 비트 볼트 인터페이스 블록들을 사용한 쌍짓기 볼트들은 접촉 필드에 대해 21.6 mm2 다이 영역(즉, 2.7 mm2 x 8)을 사용한다.
도 4에서, 제어기(410)는 도 1에 도시된 72 비트 볼트 인터페이스 블록과 유사한 다수의 n의 72 비트 볼트 인터페이스 블록들(420, 422, 424)을 포함한다. 도 4에 도시된 바와 같이 72 비트 볼트 인터페이스 블록(420, 422, 424)은 도 1에 도시된 바와 같이 볼트 인터페이스 블록(100)으로서 구현될 수 있다. 그러나, 이 기술분야의 숙련자들은 볼트 인터페이스 블록들의 다른 구현들이 사용될 수 있음을 인식할 것이다.
n개의 72 비트 볼트 인터페이스 블록들(420, 422, 424)의 각각은 명령어 인터페이스 블록(CIB)(430) 및 두 개의 데이터 인터페이스 블록들(DIB)(440, 450)을 포함할 수 있다. 상기 설명된 바와 같이, 메모리 볼트들은 적층된 복수의 메모리 어레이들에 의해 형성될 수 있으며 저 전력 프로파일을 유지하면서 저 접촉 카운트 솔루션들을 생성하기 위해 함께 묶일 수 있다(예로서, DRAM 스택 아래에서). 도 1에 대하여 상기 도시된 바와 같이, 예를 들면, 기존의 미세 피치 플립-칩 기술들은 1.35 mm의 유효 볼트 길이 및 1.8 mm의 푹을 가진 다이 패키지에서 50um x 150um 접촉 피치의 접촉 피치를 제공하기 위해 사용될 수 있다. 그러나, 이 기술분야의 숙련자들은 대안적인 접촉 피치, 길이들 및 폭들이 구현될 수 있다는 것을 인식할 것이다. 볼트 인터페이스 블록들은 제어기 상에서의 풋프린트를 최소화하기 위해 유효 DRAM 볼트 피치에 폭에서 매칭될 수 있다.
도 4에 도시된 바와 같이, 제어기(410)에 포함된 n개의 볼트 인터페이스 블록들(420, 422, 424)은 n 곱하기 볼트들의 개개의 길이, 예로서 n x 1.35 mm = 10.8 mm
Figure 112015099472630-pct00001
11.0 mm의 총 길이를 제공한다. 따라서, n개의 볼트 인터페이스 블록들의 총면적은 총 길이 곱하기 폭, 예로서 1.8 mm x 11 mm = 19.8 mm2일 것이다.
메모리(460)는 또한 도 4에 도시된다. 메모리(460)는 DRAM 하이퍼큐브(470)를 형성하는 DRAM 다이의 수직 스택들을 포함할 수 있다. DRAM의 수직 스택들은 스루-실리콘-비아(TSV) 상호 연결들(도시되지 않음, 도 8a 및 도 8b 참조)을 사용하여 함께 연결된다. DRAM 하이퍼큐브(470)의 볼트들(472, 474)은 볼트 쌍(490)을 형성하기 위해 함께 묶인다. 볼트들(476, 478) 및 볼트들(480, 482)은 각각 볼트 쌍들(492, 494)을 형성하기 위해 함께 묶인다. 따라서, 볼트 인터페이스 블록(예로서, VIB 1(420))은 볼트 쌍(예로서, 볼트 쌍(490))의 볼트들(예로서, 볼트 1(472) 및 볼트 2(474))의 양쪽 쌍들 모두를 제공할 수 있다. 이전 실시예들이 볼트 인터페이스 블록을 공유하기 위해 볼트들의 쌍들을 함께 묶는다는 것을 논의하지만, 실시예들은, 임의의 수의 볼트들이 볼트 인터페이스 블록을 공유하기 위해 함께 묶일 수 있기 때문에, 그것에 제한되지 않는다. 볼트들의 각각의 쌍은 명령어 인터페이스 블록을 공유하는 것으로서 묘사된다.
DRAM 하이브리드 메모리 큐브(HMC)(470)는 제어기와 동일한 기판 상에 메모리를 제공한다. 도 1을 참조하여 상기 설명된 바와 같이, 볼트 인터페이스 블록(420)의 DIB들(440, 450)의 각각은, 예를 들면, 데이터 입력/출력(I/O), 데이터 버스, 클록 신호들, 및 리셋 데이터 I/O를 위한 접촉들을 포함하여, 접촉들을 제공할 수 있다. 로직 블록들(498)은 볼트 인터페이스 블록들(420)의 각각과 연관될 수 있다. 로직은 대안적으로 DRAM 하이퍼큐브(470)에서 제공될 수 있다. ASIC(도 7a 및 도 7b 참조)은 볼트 인터페이스 블록들(420)과 연관된 로직 블록들(498)을 구현할 수 있다. 로직 블록들(498)은 호스트 및 DRAM 하이퍼큐브(470) 사이에서의 신호들을 프로세싱하기 위해 호스트 인터페이스 로직을 제공한다. 데이터는 DRAM 하이퍼큐브(470)에 의해 핸들링되는 반면, 로직 블록들(498)은 DRAM 하이퍼큐브(470)의 제어를 핸들링한다. 예를 들면, 접촉들의 수는 타이밍 로직(496)을 포함함으로써 감소될 수 있다. 도 4에 별개로 도시되지만, 타이밍 로직은로직 블록들(498)에 포함될 수 있다. 타이밍 로직(496)은 요청이 볼트들(472 내지 482) 중 특정한 것으로 향해지는지를 결정하기 위해 사용될 수 있다. 몇몇 실시예들에서, 타이밍 로직(496)은 타이밍 및 칩 선택 로직을 포함할 수 있다.
저 전력 솔루션은 각각 볼트들(472, 474), 볼트들(476, 478), 및 볼트들(480, 482)을 다중화하는 상호 연결을 위한 전력을 발생시키는 것에 비해 개개의 입력/출력(IO 또는 I/O) 버퍼 드라이브 세기를 약간 증가시킴으로써 획득될 수 있다. 신호 카운트는 데이터 라인(DQ) 버스 및 헤더의 사용과 어드레스/명령어 버스를 조합함으로써 추가로 감소될 수 있다. 이것은 DRAM 하이퍼큐브(470)에 대한 패킷 인터페이스와 유사하다. 요청의 첫 몇 개의 클록들은 명령어 헤더를 수반한다. 이것은 기록 명령어를 위한 기록 데이터로 이어진다. 매우 낮은 접촉 카운트 솔루션이 큰 모듈들에 유용하다. 대역폭은 다수의 스택들의 사용을 통해 획득될 수 있다. 모듈의 버퍼 비용 및 밀도는 신호 카운트만큼 DRAM 하이퍼큐브(470)로 이끌어진다. 따라서, 접촉 카운트에서의 감소는 버퍼 비용 및 밀도를 감소시킨다.
따라서, DRAM 하이퍼큐브(470)는 광범위한 솔루션들을 위해 호스트 물리 층 및 다중-칩 모듈(MCM) 상호 연결을 구성하기 위해 플렉시블 방법을 제공한다. 최고 대역폭은 볼트들(470 내지 782) 모두를 함께 묶지 않음으로써 제공될 수 있는 반면, 낮은 핀 카운트 솔루션은 볼트들(470 내지 782)을 함께 묶음으로써 제공될 수 있다. 따라서, 낮은 핀 카운트 솔루션은 고 밀도 메모리 모듈들 및 저 비용/저 전력 SOC들에 적용될 수 있다.
도 5는 실시예에 따른 컴퓨터 시스템(500)의 블록도를 예시한다. 도 5에서, CPU(510)는 이중 데이터 레이트 유형 3(DDR 유형 3 또는 간단히 DDR 3) 동적 랜덤 액세스 메모리(DRAM)(520, 522)에 결합된다. CPU(510)는 또한 1차 메모리 제어기(530), 예로서, 노스브리지(Northbridge)에 결합된다. 1차 메모리 제어기(530)는 주변 구성요소 인터페이스(PCI) 익스프레스 제어기(540)를 포함하며 CPU(510), PCI-E(또는 가속화된 그래픽스 프로세서(AGP)) 비디오 어댑터들(550, 552, 554), 및 2차 메모리 제어기(560) 사이에서의 통신을 핸들링할 수 있다.
도 6은 실시예에 따른 컴퓨터 시스템(600)을 예시한다. 도 6에서, CPU(610)는 플렉시블 메모리 시스템(620)에 결합된다. 플렉시블 메모리 시스템은 볼트 인터페이스 블록들(640), 및 DRAM 하이퍼큐브(650)에 대응하는 로직 블록들을 포함하는 애플리케이션 특정 집적 회로(ASIC)(630)에 구현된 제어기와 같은, 제어기를 포함한다. ASIC(630)의 사용은 범용 사용을 위해 배열될 수 있는 일반 프로세서의 사용보다는, 특정한 사용을 위한 맞춤화를 허용할 수 있다. 플렉시블 메모리 시스템(620)은 고속 링크(660), 예로서 직렬화/역직렬화(SERDES) 데이터 링크를 통해 프로세서 코어에 결합될 수 있다. 고속 링크(670)는 또한 DRAM 하이퍼큐브(650)를 ASIC(630)에 결합하기 위해 사용될 수 있다.
도 7a 및 도 7b는 실시예에 따른 플렉시블 MCM 메모리 시스템(700)을 예시한다. 도 7a 및 도 7b에서, ASIC(710)은 MCM 기판(720)에 장착된다. DRAM 하이퍼큐브(730)는 또한 MCM 기판(720)에 장착된다. ASIC(710)의 연결들(712) 및 DRAM 하이퍼큐브(730)의 연결들(732)로부터의 신호들은 MCM 기판(720)을 완전히 관통하지 않은 블라인드 비아들을 통해 흐른다. 블라인드 비아들은 단지 라우팅 층에 도달하기에 충분히 깊어진다. 솔더 볼들(722)을 통해 시스템에 연결할 필요가 있는 ASIC 또는 DRAM으로부터의 다른 신호들은 MCM 기판을 완전히 관통하는 비아들을 사용할 것이다. MCM 메모리 시스템(700)은 다수의 집적 회로들(IC들), 반도체 다이들 또는 다른 이산 구성요소들이 통합한 기판으로 패키징되는 특수화된 전자 패키지를 제공하며, 그에 의해 구성요소(예로서, 하나의 보다 큰 IC로서 나타나는)로서의 그것들의 사용을 용이하게 한다. ASIC(710)은 또한 볼트 인터페이스 블록들에 대응하는 로직 블록들(750)을 포함할 수 있다. 로직 블록들(750)은 호스트(예로서, 도 7에서의 CPU(710)) 및 DRAM 하이퍼큐브(730) 사이에서의 신호들을 프로세싱하기 위한 호스트 인터페이스 로직 및 DRAM 하이퍼큐브를 제어하기 위한 제어 로직을 제공할 수 있다.
몇몇 실시예들에서, 로직 층의 기능은 ASIC(710)에서, 예로서 로직 블록들(750)에서 구현될 수 있다. 따라서, DRAM 하이퍼큐브(730)는 DRAM(736)의 수직 스택들에 결합된 고속 로직 층을 포함하지 않을 수 있다. 그러나, 다른 실시예들에서, DRAM 하이퍼큐브(730)는 DRAM(736)의 수직 스택들에 결합되는 고속 논리 층을 포함할 수 있다.
로직 블록들(750)과 함께, DRAM(736)은 하이퍼큐브(730) 내에서 데이터 및 DRAM 제어를 핸들링할 수 있다. DRAM(736)을 통과하는 TSV들(738)은 고 레벨의 동시 연결들을 제공한다. 제어기(710)에 의한 메모리 액세스는 높은 전송 속도들, 예로서 1 Tb/s 이상을 지원하는 매우 효율적인 인터페이스(780) 상에서 실행된다.
DRAM 하이퍼큐브(730)의 볼트들(760, 762)은 볼트 쌍(770)을 형성하기 위해 쌍짓기된다. 따라서, 볼트 쌍(770)은 제어기(710)의 볼트 인터페이스 블록들(1 내지 8) 중 하나(예로서, 752)를 제공한다. 그러나, 이 기술분야의 숙련자들은 상이한 수의 볼트 인터페이스 블록들이 구현될 수 있음을 인식할 것이다. 게다가, 볼트 블록들(1 내지 8)은 예를 들면 그것들이 결합될 볼트 인터페이스 블록들의 수에 의존하여, 쌍들, 4개들, 8개들 등으로 함께 묶여질 수 있다.
도 4 및 도 7a 및 도 7b를 참조하면, 클록 신호들은 별개의 로직 층이 하이퍼큐브(730)에 포함되지 않을 때의 경우일 수 있는 것처럼, 하이퍼큐브(730)에서의 별개의 로직 층 상에 있는지 또는 DRAM(736) 자체 상에 있는지에 관계없이, 타이밍 로직(496)을 포함함으로써 감소될 수 있다. 타이밍 로직(496)은 요청에 의해 타겟팅된 볼트를 식별하기 위해, 예로서 특정한 요청이 특정한 볼트로 향해지는지를 결정하기 위해 ASIC(710)으로부터의 클록 신호들을 스누핑하며 이를 분석할 수 있다. 예를 들면, 타이밍 로직(496)은 요청이 볼트(762)보다 볼트(760)로 향해진다고 결정할 수 있다. 타겟팅된 볼트를 식별하는 것에 응답하여, 타이밍 로직(496)은 요청을 수신하기 위해 및 데이터를 리턴하기 위해 타겟팅된 볼트를 활성화시킨다. 타이밍 로직(496)은 따라서 클록 신호들을 분석함으로써 클록 카운트를 감소시킬 수 있다. 호스트 인터페이스 로직 블록(750)은 식별된 볼트로 타겟팅된 클록 신호에 대한 조정 타이밍을 저장하며 식별된 볼트에 따라 클록 신호를 조정하기 위해 사용될 수 있다. 타이밍 로직(496)은 매우 낮은 전력이다.
도 8은 실시예에 따른 전력 절감들을 도시한 플롯(800)이다. 도 8에서, 플렉시블 메모리 시스템(810)은 호스트 물리 전력(PHY)(830) 및 DRAM 전력(840)에 대하여 DDR3 메모리 시스템(820)에 비교된다. 플렉시블 메모리 시스템(810)은 대략 1.5 와트들(832)의 호스트 PHY 전력(830)을 요구하며 대략 2.5 와트들(842)의 DRAM 전력(840)을 요구한다. 반대로, DDR3 메모리 시스템(820)은 대략 6.0 와트들(834)의 호스트 PHY 전력(830)을 요구하며 대략 33 와트들(844)의 DRAM 전력(840)을 요구한다. 플렉시블 메모리 시스템(810)은 DDR3 메모리 시스템(820)이 21.2 mm2(860)의 영역을 갖는 동안 10 mm2(850)의 영역을 가진다. 따라서, 플렉시블 메모리 시스템(810)은 DDR3 메모리 시스템(820)보다 낮은 전력 프로파일을 유지하면서 보다 낮은 접촉 카운트의 구현을 가능하게 한다.
도 9는 실시예에 따라 플렉시블 메모리 시스템을 형성하기 위한 방법의 흐름도(900)이다. 블록(910)에서, 기판이 형성된다. 블록(920)에서, 인터페이스 상호 연결의 복수의 볼트 인터페이스 블록들은 DRAM의 볼트의 피치와 연관된 폭을 갖고 형성된다. 블록(930)에서, 복수의 볼트들은 DRAM에 대한 접촉 카운트를 감소시키기 위해 함께 묶인다.
상기 상세한 설명은 상세한 설명의 부분을 형성하는, 첨부한 도면들에 대한 참조들을 포함한다. 도면들은, 예시로서, 실시될 수 있는 특정 실시예들을 도시한다. 이들 실시예들은 또한 여기에서 “예들”로서 참조된다. 이러한 예들은 도시되거나 또는 설명된 것들 외에 요소들을 포함할 수 있다. 그러나, 도시되거나 또는 설명된 요소들을 포함하는 예들이 또한 고려된다. 게다가, 특정한 예(또는 그것의 하나 이상의 양상들)에 대해, 또는 여기에 도시되거나 또는 설명된 다른 예들(또는 그것의 하나 이상의 양상들)에 대하여, 도시되거나 또는 설명된 이들 요소들(또는 그것의 하나 이상의 양상들)의 임의의 조합 또는 치환을 사용한 예들이 또한 고려된다.
본 문서에서 언급되는 공개들, 특허들, 및 특허 문서들은, 마치 개별적으로 참조로서 포함된 것처럼, 그 전체가 여기에 참조로서 통합된다. 본 문서 및 참조로서 그렇게 통합된 이들 문서들 사이에서의 일치하지 않은 사용들의 경우에, 통합된 참조(들)에서의 사용은 본 문서의 것에 보완적이며, 양립할 수 없는 불일치성들에 대해, 본 문서에서의 사용이 제어한다.
본 문서에서, 용어들(“a” 또는 “an”)은, “적어도 하나” 또는 “하나 이상의”의 임의의 다른 인스턴스들 또는 사용들에 독립적으로, 하나 또는 하나 이상을 포함하기 위해, 특허 문서들에 공통적인 것처럼, 사용된다. 본 문서에서, 용어(“또는”)는 비배타적인 것을 나타내기 위해, 또는 달리 표시되지 않는다면 “A 또는 B”는 “B가 아닌 A”, “A가 아닌 B” 및 “A 및 B”를 포함하도록 사용된다. 첨부된 청구항들에서, 용어들(“포함시키는” 및 “여기에서”)은 각각의 용어들(“포함하는” 및 “여기에서”)의 쉬운-영어 등가물들로서 사용된다. 또한, 다음의 청구항들에서, 용어들(“포함하는” 및 “포함시키는”)은 개방적이며, 즉 청구항에서 이러한 용어 후 나열된 것들 외에 요소들을 포함하는 시스템, 디바이스, 물품, 또는 프로세스는 상기 청구항의 범위 내에 있는 것으로 간주된다. 게다가, 다음의 청구항들에서, 용어들(“제 1”, “제 2”, 및 “제 3” 등)은 단지 라벨들로서 사용되며, 그것들의 오브젝트들에 대한 숫자 순서를 제안하도록 의도되지 않는다.
상기 설명은 제한적인 아닌, 예시적이도록 의도된다. 예를 들면, 상기 설명된 예들(또는 그것의 하나 이상의 양상들)은 서로 조합하여 사용될 수 있다. 다른 실시예들은, 상기 설명을 검토할 때 이 기술분야의 숙련자에 의해서와 같이, 사용될 수 있다. 요약은 판독자가 기술적 개시의 특징을 빨리 알아내도록 허용하는, 예를 들면, 미합중국에서의 37 C.F.R. §1.72(b)를 준수하기 위한 것이다. 그것은 그것이 청구항들의 범위 또는 의미를 해석하거나 제한하는데 사용되지 않을 것이라는 이해를 갖고 제출된다. 또한, 상기 상세한 설명에서, 다양한 특징들은 개시를 간소화하기 위해 함께 그룹핑될 수 있다. 주장되지 않은 개시된 특징은 임의의 청구항에 필수적인 것으로 해석되지 않는다. 오히려, 실시예들은 특정한 예에 개시된 것들보다 적은 특징들을 포함할 수 있다. 따라서 다음의 청구항은 상세한 설명으로 통합되며, 개개의 청구항은 자체로 별개의 실시예로서 성립된다. 여기에 개시된 실시예들의 범위는 이러한 청구항들이 자격을 얻은 등가물들의 전체 범위와 함께, 첨부된 청구항들을 참조하여 결정되는 것이다.

Claims (30)

  1. 메모리 시스템에 있어서,
    기판;
    상기 기판에 결합되며 다수의 볼트들(vaults)을 포함한 메모리의 스택; 및
    상기 기판에 결합되며 상기 메모리의 스택의 상기 다수의 볼트들에 직접 결합된 다수의 볼트 인터페이스 블록들을 포함한 제어기로서, 상기 다수의 볼트들의 각각의 볼트는 다수의 수직으로 상호 연결된 분할들을 포함하고, 상기 메모리의 스택의 상기 볼트들 중 적어도 2개의 볼트는 상기 다수의 볼트 인터페이스 블록들 중 공통 볼트 인터페이스 블록을 공유하기 위해 함께 묶여서 볼트 쌍을 형성하고, 상기 볼트 인터페이스 블록들의 수는 상기 볼트들의 수보다 적은, 상기 제어기를 포함하는, 메모리 시스템.
  2. 청구항 1에 있어서, 상기 다수의 볼트 인터페이스 블록들 중 적어도 하나의 폭은 상기 다수의 볼트들 중 적어도 하나의 피치에 매칭되는, 메모리 시스템.
  3. 청구항 1에 있어서, 상기 기판은 실리콘 인터포저를 포함하는, 메모리 시스템.
  4. 청구항 1에 있어서, 상기 기판은 유기 기판을 포함하는, 메모리 시스템.
  5. 청구항 1에 있어서, 상기 기판은 다중-칩 모듈(MCM) 기판을 포함하는, 메모리 시스템.
  6. 청구항 1에 있어서, 메모리의 스택은 다수의 수직으로 연결된 메모리 다이를 포함하는, 메모리 시스템.
  7. 청구항 1에 있어서, 상기 메모리의 스택은 하이퍼큐브(hypercube)를 포함하는, 메모리 시스템.
  8. 청구항 1에 있어서, 상기 메모리의 스택은 DRAM 메모리의 스택을 포함하는, 메모리 시스템.
  9. 청구항 1에 있어서, 상기 다수의 볼트들 중 복수의 볼트들은 함께 묶이는, 메모리 시스템.
  10. 청구항 1에 있어서, 상기 다수의 볼트 인터페이스 블록들의 각각은:
    데이터 인터페이스 블록; 및
    명령어 인터페이스 블록을 포함하는, 메모리 시스템.
  11. 청구항 1에 있어서, 상기 다수의 볼트 인터페이스 블록들의 각각은 상기 다수의 볼트들 중 복수의 볼트들 각각에 결합되는, 메모리 시스템.
  12. 청구항 1에 있어서, 상기 다수의 볼트 인터페이스 블록들의 각각은:
    다수의 데이터 인터페이스 블록들; 및
    명령어 인터페이스 블록을 포함하는, 메모리 시스템.
  13. 청구항 12에 있어서, 상기 다수의 데이터 인터페이스 블록들의 각각은 상기 다수의 볼트들의 각각의 볼트에 결합되는, 메모리 시스템.
  14. 청구항 12에 있어서, 상기 명령어 인터페이스 블록은 상기 다수의 볼트들 중 복수의 볼트들 각각에 결합되는, 메모리 시스템.
  15. 청구항 12에 있어서, 상기 다수의 볼트 인터페이스 블록들의 각각에서의 상기 다수의 데이터 인터페이스 블록들은 상기 다수의 볼트 인터페이스 블록들의 각각에서 두 개의 데이터 인터페이스 블록들을 포함하며, 상기 다수의 볼트들의 각각의 볼트는 상기 데이터 인터페이스 블록들의 각각에 결합되는, 메모리 시스템.
  16. 청구항 15에 있어서, 상기 다수의 볼트 인터페이스 블록들의 각각에서의 상기 명령어 인터페이스 블록은 상기 다수의 볼트들 중 두 개의 볼트들 각각에 결합되는, 메모리 시스템.
  17. 청구항 1에 있어서, 상기 다수의 볼트들의 각각은 각각의 적층된 복수의 메모리 어레이들을 포함하며, 상기 복수의 메모리 어레이들의 각각은 복수의 적층된 메모리 다이들 중 각각의 메모리 다이 상에 위치되는, 메모리 시스템.
  18. 청구항 1에 있어서, 상기 제어기는 상기 다수의 볼트 인터페이스 블록들과 연관된 다수의 로직 블록들을 더 포함하는, 메모리 시스템.
  19. 청구항 18에 있어서, 상기 로직 블록들은 호스트 및 상기 메모리의 스택 사이에서의 신호들을 프로세싱하기 위한 호스트 인터페이스 로직을 포함하는, 메모리 시스템.
  20. 청구항 18에 있어서, 상기 로직 블록들은 상기 메모리의 스택을 제어하기 위한 제어 로직을 포함하는, 메모리 시스템.
  21. 청구항 1에 있어서, 상기 제어기는 애플리케이션 특정 집적 회로를 포함하는, 메모리 시스템.
  22. 청구항 1에 있어서, 상기 메모리의 스택은 요청이 상기 다수의 볼트들 중 특정한 볼트로 향해지는지를 결정하기 위해 클록 신호들을 스눕핑(snooping)하도록 배열된 타이밍 로직을 포함하는, 메모리 시스템.
  23. 청구항 1에 있어서, 상기 제어기는 상기 다수의 볼트들 중 타겟팅된 볼트를 위한 클록 신호에 대한 타이밍을 맞추도록 배열되는, 메모리 시스템.
  24. 청구항 1에 있어서, 상기 제어기는 상기 다수의 볼트들의 각각의 볼트에 대한 타이밍을 트레이닝하도록 구성되는, 메모리 시스템.
  25. 청구항 1에 있어서, 상기 제어기 및 상기 메모리의 스택은 상기 기판에 장착되는, 메모리 시스템.
  26. 청구항 1에 있어서, 상기 메모리의 스택은 요청에 의해 타겟팅된 상기 다수의 볼트들 중의 볼트를 식별하기 위해 상기 제어기로부터 수신된 클록 신호들을 분석하도록 배열된 타이밍 로직을 포함하는, 메모리 시스템.
  27. 청구항 26에 있어서, 상기 타이밍 로직은 또한 상기 요청에 의해 타겟팅된 것으로서 상기 볼트를 식별하는 것에 응답하여 상기 다수의 볼트들 중의 상기 볼트를 활성화시키도록 구성되는, 메모리 시스템.
  28. 청구항 27에 있어서, 상기 제어기는 식별된 상기 볼트에 따라 클록 신호에 대한 타이밍을 조정하도록 구성되는, 메모리 시스템.
  29. 청구항 27에 있어서, 상기 제어기는 식별된 상기 볼트로 타겟팅된 클록 신호에 대한 타이밍을 저장하도록 구성되는, 메모리 시스템.
  30. 청구항 1에 있어서, 상기 다수의 볼트 인터페이스 블록들의 각각은 조합된 어드레스/명령어 버스 및 데이터 라인(DQ) 버스를 포함하는, 메모리 시스템.
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