KR101746002B1 - Light emitting device - Google Patents
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- H01L33/38—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
- H01L33/382—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape the electrode extending partially in or entirely through the semiconductor body
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/44—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating
Abstract
실시예는 발광 소자에 관한 것이다. 실시예에 따른 발광 소자는, 지지기판과, 지지기판 상에 위치하는 채널층과, 채널층 상의 제1 영역에 위치하는 전극층과, 전극층 상에 위치하는 제1 반도체층, 활성층 및 제2 반도체층을 포함하는 발광 구조물과, 제1 영역을 제외한 제2 영역에 위치하는 발광 구조물과 채널층 사이에 위치하는 보호층을 포함하며, 발광 구조물은 양측면에 제1 반도체층에서 제2 반도체층의 내측까지 단차부를 구비하고, 채널층은 단차부를 포함한 발광 구조물의 양측면에 위치한다. 이에 의해, 채널층을 금속재질로 구성하면서도 쇼트를 방지하고, 활성층 측면을 노출시키지 않음으로써 수분의 침투를 방지하여, 발광 소자의 성능을 개선시킬 수 있다. An embodiment relates to a light emitting element. A light emitting device according to an embodiment includes a support substrate, a channel layer disposed on the support substrate, an electrode layer positioned on the first region on the channel layer, a first semiconductor layer, an active layer, And a protective layer disposed between the light emitting structure and the channel layer, the first and second semiconductor layers including a first region and a second region, And the channel layer is located on both sides of the light emitting structure including the step portion. Thus, while the channel layer is made of a metal material, a short circuit is prevented, and the side surface of the active layer is not exposed, thereby preventing penetration of moisture and improving the performance of the light emitting device.
Description
실시예는 발광소자에 관한 것이다.An embodiment relates to a light emitting element.
LED(Light Emitting Diode:발광 소자)는 화합물 반도체의 특성을 이용해 전기 신호를 적외선, 가시광선 또는 빛의 형태로 변환시키는 소자로, 가정용 가전제품, 리모콘, 전광판, 표시기, 각종 자동화 기기 등에 사용되고 있으며, 점차 사용영역이 넓어지고 있는 추세이다.BACKGROUND ART An LED (Light Emitting Diode) is a device that converts an electric signal into an infrared ray, a visible ray, or a light using the characteristics of a compound semiconductor. The LED is used in household appliances, remote controllers, display boards, The use area is gradually widening.
실시예는 전극층 등과의 접착력(adhesion)을 향상시킬 수 있는 금속으로 구성된 채널층을 구비하며, 채널층을 통한 반도체층간의 쇼트를 방지할 수 있는 발광 소자를 제공할 수 있다.Embodiments can provide a light emitting device having a channel layer made of a metal capable of improving adhesion with an electrode layer, and capable of preventing a short circuit between semiconductor layers through a channel layer.
실시예에 따른 발광소자는, 지지기판과, 지지기판 상에 위치하는 채널층과, 채널층 상의 제1 영역에 위치하는 전극층과, 전극층 상에 위치하는 제1 반도체층, 활성층 및 제2 반도체층을 포함하는 발광 구조물과, 제1 영역을 제외한 제2 영역에 위치하는 발광 구조물과 채널층 사이에 위치하는 보호층을 포함하며, 발광 구조물은 양측면에 제1 반도체층에서 제2 반도체층의 내측까지 단차부를 구비하고, 채널층은 단차부를 포함한 발광 구조물의 양측면에 위치한다.A light emitting device according to an embodiment includes a support substrate, a channel layer disposed on the support substrate, an electrode layer positioned on the first region on the channel layer, a first semiconductor layer, an active layer, And a protective layer disposed between the light emitting structure and the channel layer, the first and second semiconductor layers including a first region and a second region, And the channel layer is located on both sides of the light emitting structure including the step portion.
실시예에 따르면, 활성층 측면을 노출시키지 않음으로써 수분의 침투를 방지하여, 발광 소자의 성능을 개선시킬 수 있다. According to the embodiment, it is possible to prevent penetration of moisture by not exposing the side faces of the active layer, thereby improving the performance of the light emitting device.
n형 반도체층과 p형 반도체층 모두와 접하는 금속 채널층과 반도체층 사이의 보호층을 구비하여, 쇼트를 방지할 수 있다.and a protection layer between the metal channel layer and the semiconductor layer in contact with both the n-type semiconductor layer and the p-type semiconductor layer, thereby preventing a short circuit.
채널층을 구성하는 물질을 금속으로 하여 접착력을 좋게 하며, 금속을 사용함에도 반도체층과 일함수차이를 두어, 쇼트키 특성 또는 비오믹(Non- Ohmic)특성을 이용하여 전자의 이동을 막음으로써 n형 반도체층과 p형 반도체층의 쇼트를 방지할 수 있다.By using the material constituting the channel layer as a metal to improve the adhesive force, and by using a metal, it is possible to prevent electrons from moving by using a Schottky characteristic or a non-Ohmic characteristic by making a difference in work function from the semiconductor layer, Type semiconductor layer and the p-type semiconductor layer can be prevented from being short-circuited.
도 1 내지 도 4는 실시예에 따른 발광소자의 구조를 도시한 단면도이다.
도 5 내지 도 6은 금속과 반도체의 에너지 준위와 전위 장벽의 높이를 도시한 도이다.
도 7은 실시예에 따른 발광소자 패키지의 단면을 도시한 단면도이다.
도 8a는 실시예에 따른 조명장치를 도시한 사시도이며, 도 8b는 도 8a의 조명장치의 A-A' 단면을 도시한 단면도이다.
도 9는 실시예에 따른 액정표시장치의 분해 사시도이다.
도 10은 실시예에 따른 액정표시장치의 분해 사시도이다.1 to 4 are sectional views showing a structure of a light emitting device according to an embodiment.
5 to 6 are diagrams showing energy levels of metal and semiconductor and heights of potential barriers.
7 is a cross-sectional view illustrating a light emitting device package according to an embodiment.
FIG. 8A is a perspective view showing a lighting apparatus according to the embodiment, and FIG. 8B is a sectional view showing the AA 'sectional view of the lighting apparatus of FIG. 8A.
9 is an exploded perspective view of a liquid crystal display device according to an embodiment.
10 is an exploded perspective view of a liquid crystal display device according to an embodiment.
실시예에 대한 설명에서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴이나 타 구조물의 "위(on)"에, "아래(under)"에, 상측(upper)에, 또는 하측(lower)에 형성되는 것으로 기재되는 경우에 있어, "위(on)", "아래(under)", 상측(upper), 및 하측(lower)은 "직접(directly)" 또는 "다른 층, 또는 구조물을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다.In the description of the embodiments, it is to be understood that each layer (film), region, pattern or structure may be referred to as being "on", "under", or "on" Quot; on ", " under ", " upper ", and lower " lower " directly "or" indirectly "through " another layer, or structure ".
도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장, 생략되거나 또는 개략적으로 도시되었다. 또한 구성요소의 크기는 실제 크기를 전적으로 반영하는 것은 아니다. The thickness and size of each layer in the drawings are exaggerated, omitted, or schematically shown for convenience and clarity of explanation. Also, the size of the component does not entirely reflect the actual size.
비록 제1, 제2 등의 용어가 여러 가지 요소들, 성분들, 영역들, 층들 및/또는 지역들을 설명하기 위해 사용될 수 있지만, 이러한 요소들. 성분들. 영역들. 층들 및/또는 지역들은 이러한 용어에 의해 한정되어서는 안된다는 것을 이해할 것이다.Although the terms first, second, etc. may be used to describe various elements, components, regions, layers and / or regions, these elements. Ingredients. Areas. Layers and / or regions should not be limited by these terms.
도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장, 생략되거나 또는 개략적으로 도시되었다. 또한 구성요소의 크기는 실제 크기를 전적으로 반영하는 것은 아니다. The thickness and size of each layer in the drawings are exaggerated, omitted, or schematically shown for convenience and clarity of explanation. Also, the size of the component does not entirely reflect the actual size.
이하에서는, 실시예를 첨부된 도 1 내지 도 10을 참조하여 보다 상세하게 설명한다.Hereinafter, embodiments will be described in more detail with reference to FIGS. 1 to 10 attached hereto.
도 1 내지 도 4는 실시예에 따른 발광소자의 구조를 도시한 단면도이다.1 to 4 are sectional views showing a structure of a light emitting device according to an embodiment.
도 1 및 도 2을 참조하면, 발광소자(100)는 지지기판(110), 지지기판(110)상에 위치하는 결합층(112), 결합층(112) 상에 위치하는 채널층(140), 채널층상의 일부에 위치하는 전극층(120), 지지기판(110) 및 전극층(120)상에 순차적으로 위치하는 제1 반도체층(153), 활성층(152) 및 제2 반도체층(151)을 포함하는 발광구조물(150), 제2 반도체층(151)의 일면상에 위치하는 전극패드(160), 채널층(140)과 제2 반도체층(151)사이의 일부에 위치하는 절연층(170), 채널층(140) 및 제1 반도체층(153)사이의 일부분에 위치하는 전류제한층(180) 및 발광구조물(150)과 채널층(140)사이의 일부에 위치하는 보호층(190)을 포함할 수 있다. 1 and 2, the
한편, 전극층(120)은 세부적으로 결합층(112)상의 일부분에 위치하는 반사층(122)과, 반사층(122)상에 위치하는 오믹층(124)을 포함할 수 있다.The
도 1에 도시한 바와 같이, 발광구조물(150)은 양측면의 일부분이 식각으로 인하여 계단 형태를 갖는 단차부(155)를 구비할 수 있다. 단차부(155)의 형태는 도면에 한정되지 않으며, 단측에서 볼 때 지지기판(110)의 평평한 상부면과 수직을 이루어 배치될 수 있고, 또한 수직으로 식각되지 않고, 소정의 기울기를 갖도록 식각되어 채널층(140)과 접합면의 각도가 90°이외의 값을 갖게 될 수 있다.As shown in FIG. 1, the
즉, 채널층(140)과 발광구조물(150)의 접합면이 이루는 각도는, 발광구조물(150)의 식각방향에 따라 형성되는 단차부(155)의 형태에 따라 다양하게 구현될 수 있다. That is, the angle formed between the
즉, 단차부(155)는 제2 영역(116)의 발광구조물(150)의 양측면에 제1 반도체층(153)부터 활성층(152), 및 제2 반도체층(151)의 내부의 일부분까지 식각되어 형성된다. 또한, 채널층(140)과 단차부(155) 사이에 보호층(190)이 배치되어 반도체층 간의 쇼트를 방지할 수 있다. That is, the
지지기판(110)은 열전도성이 우수한 물질을 이용하여 형성할 수 있으며, 또한 전도성 물질로 형성할 수 있는데, 금속 물질 또는 전도성 세라믹을 이용하여 형성할 수 있다. 지지기판(110)은 단일층으로 형성될 수 있고, 이중 또는 그 이상의 다중 구조로 형성될 수 있다. The
지지기판(110)은 예를 들어, Au, Ni, W, Mo, Cu, Al, Ta, Ag, Pt, Cr중에서 선택된 어느 하나로 형성하거나 둘 이상의 합금으로 형성할 수 있으며, 서로 다른 둘 이상의 물질을 적층하여 형성할 수 있다. 또한, 지지기판(110)은 Si, Ge, GaAs, ZnO, SiC, SiGe, GaN, Ga2O3 와 같은 캐리어 웨이퍼로 형성될 수 있다. The supporting
이와 같은 지지기판(110)의 두께는 30~200μm로 형성하는 것이 바람직하며, 발광 소자(100)에서 발생하는 열의 방출을 용이하게 하여 발광 소자(100)의 열적 안정성을 향상시킬 수 있다.It is preferable that the thickness of the
결합층(112)은, 채널층(140)에 지지기판(110)이 잘 붙을 수 있도록 적층되며, 결합층(112)은 인듐(In), 주석(Sn), 은(Ag), 니오브(Nb), 니켈(Ni), 금(Au), 구리(Cu)중 적어도 하나 또는 이들의 합금으로 이루어질 수 있다. The
이때, 전극층(120)을 구성하는 오믹층(124)과 채널층(140)사이, 전극층(120)을 구성하는 반사층(122)과 오믹층(124)사이에는 상기 지지기판(110)을 결합하는 경우, 금속이 하부 층으로 전이되는 것을 방지하기 위한 확산방지벽(미도시)이 형성될 수도 있다. At this time, the supporting
실시예에 따른 전극층(120)은 채널층(140) 상부의 제1 영역(114)의 전부 또는 일부에 위치할 수 있다. 전극층(120)은 반사층(122)과, 반사층(122) 상에 위치하는 오믹층(124)을 포함할 수 있다.The
반사층(122)은, 은(Ag), 알루미늄(Al), 납(Pb), 로듐(Rh)중 적어도 하나 또는 이들의 합금으로 이루어져, 지지기판(110) 쪽으로 이동하는 빛을 반사시킨다. 따라서, 발광 구조물(150)을 통해 발광하는 발광 소자(100)의 발광 효율을 증가시킬 수 있다.The
오믹층(124)은 투광성 전도층, 전도성 산화물층, 금속층을 포함할 수 있으며 예컨대, ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Pt, Ni, Au, Rh, Pd, In, Sn, Ag 중 적어도 하나를 포함할 수 있다. The
이때, 반사층(122) 및 오믹층(124)과 채널층(140)은 접하게 형성될 수 있다. 채널층(140)은 금속물질 및 절연물질 중 적어도 하나를 포함할 수 있으며, 금속물질인 경우에는 오믹층(124)을 이루는 물질보다 전기 전도성이 낮은 물질을 사용하여, 오믹층(124)에 인가되는 전원이 채널층(140)으로 인가되지 않도록 할 수 있다. At this time, the
또한, 채널층(140)이 금속물질인 경우, 제1 반도체층(153)과 제2 반도체층(151)의 쇼트를 방지하기 위하여, 쇼트키 특성 및 또는 비오믹(Non- Ohmic)특성을 이용할 수 있다. 쇼트키 특성을 이용하기 위하여, 채널층(140)을 구성하는 금속의 일함수는 제2 반도체층(151)이 n형 반도체층일 경우 제2 반도체층(151)의 일함수보다 커야한다. 제2 반도체층(151)이 n형 반도체층일 경우 채널층(140)을 구성하는 금속의 일함수와 제2 반도체층(151)의 일함수의 차이가 클수록 쇼트키 특성 또는 비오믹(Non- Ohmic)특성이 더 잘 나타난다. 상기 제2 반도체층(151)이 p형 반도체층일 경우 상기 채널층(140)을 구성하는 금속의 일함수는 제2 반도체층(151)의 일함수보다 작아야 한다. When the
후술하는 바와 같이 제2 반도체층(151)을 구성하는 n형 반도체일 경우 일함수(Φn)가 채널층(140)을 구성하는 금속의 일함수(Φm) 보다 작아야, n형 반도체가 갖는 전자가 전위 장벽층을 넘을 수 없게 되어, 채널층(140)방향으로 이동할 수 없게 된다. As described later, in the case of the n-type semiconductor constituting the
즉, 채널층(140)의 일함수는, 제1 및 제2 반도체층(153, 151)을 구성하는 반도체의 종류에 따라서 제1 반도체층(153)의 일함수보다 크고, 제2 반도체층(151)의 일함수보다 작을 수도 있고, 그와는 반대로, 제1 반도체층(153)의 일함수보다 작고, 제2 반도체층(151)의 일함수보다 클 수도 있다. That is, the work function of the
한편, 실시예에 따른 채널층(140)은 발광구조물(150)과 지지기판(110)사이와 상기 전극층(120)과 지지기판(110)사이에 위치할 수 있다. 제1 영역(114)을 제외한 제2 영역(116)에 위치하는 발광구조물(150)과 제2 영역(116)에 위치하는 채널층(140)사이의 일부분에는 보호층(190)이 위치할 수 있다. 즉, 발광구조물(150)에 형성된 단차부(155) 중 채널층(140)과의 사이에 보호층(190)이 위치할 수 있다. 제2 영역(116)에 위치하는 채널층(140) 중 보호층(190)과 접하는 채널층(140) 이외의 채널층(140)은 제2 반도체층(151)과 접하여 위치할 수 있다. 보호층(190)이 제2 영역(116)에 위치하는 발광구조물(150)과 제2 영역(116)에 위치하는 채널층(140)사이의 전체면에 확장되어 위치하는 경우, 채널층(140)은 제2 반도체층(151)과 접하지 않을 수도 있다. The
채널층(140)은 티탄(Ti), 니켈(Ni), 백금(Pt), 납(Pb), 로듐(Rh), 이리듐(Ir), 텅스텐(W), 철(Fe), 몰리브덴(Mo), 바나듐(V) 중 적어도 하나를 포함할 수 있다. The
이때, 채널층(140)은 금속물질 또는 절연물질을 모두 포함하여 복수 층을 이룰 수 있다. 채널층(140)과 제2 반도체층(151)의 절연을 위해 채널층(140)은 규소화합물일 수 있다. At this time, the
실시예에 따른 발광소자(100)는, 금속물질로 이루어진 채널층(140)을 구비한다. 절연물질 대신 금속으로 된 채널층(140)을 구비함으로써, 반도체층과의 접착력(Adhesion)을 향상 시킬 수 있다. 다만, 이 경우 채널층(140)과 반도체층간의 절연을 위하여 금속과 반도체의 접합 시 도핑 농도를 변경하여 반도체의 일함수를 조절함으로써 쇼트키 장벽을 높혀 절연효과를 구현할 수 있다. The
채널층(140)은 결합층(112)내부의 물질이 오믹층(124) 및 반사층(122)으로 확산되는 것을 방지할 수 있다.The
또한, 채널층(140)과 제2 반도체층(151)의 절연을 위한 쇼트키 장벽을 높이기 위하여, 도 2에서 도시한 바와 같이 실시예에 따른 발광소자(100)는 산소 플라즈마 처리에 의한 산화막 등의 절연층(170)을 추가로 구비할 수 있다. 절연층(170)은 산화막, 질화막, 절연체 등으로 형성될 수 있다. 절연층(170)은, 제 2 영역(116)에 위치하는 발광구조물(150) 중 제2 반도체층(151)과 채널층(140) 사이에 위치한다.In order to increase the Schottky barrier for insulation between the
이러한 채널층(140)은 오믹층(130)과 일부 중첩되어 형성될 수 있고, 결합층(112)상에 반사층(122)의 하부 전체에 걸쳐 형성될 수도 있다. The
다시 말하면, 채널층(140)은 금속물질로 이루어질수 있으며, 금속물질로 이루어짐에 따라 접착력(adhesion)이 좋아지고, 전류제한층(180)(CBL:Current Blocking Layer)의 기능이 향상되는 효과가 있다. 전류제한층(180)은 상부의 전극패드(160)의 수직 하부에 위치할 수 있다. In other words, the
기존 수직형 발광소자의 경우, 외부에 발광구조물(150)이 노출되어 있고, 이 때 활성층(152)측면이 노출되어 습기가 침투하여 발광소자의 효율을 감소시키는 문제점이 있었다.In the conventional vertical type light emitting device, the
실시예에 따른 채널층(140)은 보호층(190)을 사이에 두고, 발광구조물(150)하부의 측면에 위치한다. 따라서, 채널층(140)은 활성층(152)에 수분이 침투하는 현상을 방지할 수 있다. 또한, 기존에 채널층(140)의 상부로부터 발광 구조물(150)의 측면을 둘러싸고, 제2 반도체층(151)의 상부의 일부분까지 형성하였던 패시베이션막(passivation)을 형성하지 않아도 되는 장점이 있다. The
또한, 반사층(122) 및 오믹층(124)의 외주부 측면부터 보호층(190)이 배치될 수 있다. 보호층(190)은, 절연체로 구성되어 금속 채널층(140)으로 인해 발생할 수 있는 제1 반도체층(153)과 제2 반도체층(151)의 쇼트를 방지할 수 있다. The
보호층(190)은 산화 실리콘(SiO2), 질화 실리콘(Si3N4), 산화 티탄(TiOx), Al2O3 등의 절연성 물질을 이용하여 형성할 수 있으며, 전극층(120)의 외주부 측면에서 발광구조물(150)의 단차부(155)와, 채널층(140)과 제2 반도체층(151)사이의 일부분에 위치할 수 있다. 보호층(190)은 전극층(120) 중 반사층(122)의 측면과 이격되어 배치될 수 있다. The
제2 영역(116)에 위치하는 채널층(140)중에서 보호층(190)이 위치하지 않아 제2 반도체층(151)과 접하는 채널층(140) 부분은 제2 반도체층(151)과 채널층(140)의 일함수차이로 인한 쇼트키 특성 또는 비오믹(Non- Ohmic)특성을 이용하여 제1 반도체층(153)과 제2 반도체층(151)의 쇼트를 방지할 수 있다. 이에 대해서는 상술한 바와 같다.The portion of the
발광구조물(150)은 오믹층(124), 채널층(140) 및 보호층(190)에 접하며, 채널층(140)과 사이의 일부분 또는 전체에 형성된 보호층(190)과 접하여 위치할 수 있다. 발광구조물(150)은, 제1 반도체층(153) 및 제2 반도체층(151)을 포함할 수 있고, 제1 반도체층(153)과 제2 반도체층(151) 사이에 활성층(152)이 개재된 구성으로 이루어질 수 있다.The
제1 반도체층(153)은 p형 반도체층으로 구현되어, 활성층(152)에 정공을 주입할 수 있다. 예를 들어, p형 반도체층은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN 등에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다.The
제1 반도체층(153)의 위에는 활성층(152)이 형성될 수 있다. 활성층(152)은 전자와 정공이 재결합되는 영역으로, 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 그에 상응하는 파장을 가지는 빛을 생성할 수 있다.The
활성층(152)은 예를 들어, InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 가지는 반도체 재료를 포함하여 형성할 수 있으며, 단일 양자 우물 구조 또는 다중 양자 우물 구조(MQW : Multi Quantum Well)로 형성될 수 있다. The
따라서, 더 많은 전자가 양자우물의 낮은 에너지 준위로 모이게 되며, 그 결과 전자와 정공의 재결합 확률이 증가 되어 발광효과가 향상될 수 있다. 또한, 양자선(Quantum wire)구조 또는 양자점(Quantum dot)구조를 포함할 수도 있다.Therefore, more electrons are collected at the lower energy level of the quantum well, and as a result, the recombination probability of electrons and holes increases, and the luminous efficiency can be improved. It may also include a quantum wire structure or a quantum dot structure.
도 1에 도시된 바와 같이 제1 반도체층(153) 및 활성층(152)의 양측면에는 채널층(140)이 배치되고, 채널층(140)과의 사이에는 보호층(190)이 추가로 배치될 수 있다.1, a
기존의 발광소자(100)의 경우, 활성층(152)이 외부에 노출되어, 수분이 침투할 수 있었으나, 실시예는 채널층(140) 및 보호층(190)이 위치하여, 활성층(152)으로의 수분침투를 방지할 수 있는 효과가 있다. In the conventional
활성층(152) 위에는 제2 반도체층(151)이 형성될 수 있다. 또한 제2 반도체층(151)의 위에는 제3 반도체층(미도시)을 형성할 수도 있다. 여기서 제3 반도체층은 n형 또는 p형 반도체층으로 구현될 수 있다. The
제2 반도체층(151)은, 활성층(152)에 전자를 제공할 수 있으며 제2 반도체층(151)은 n형 반도체층으로만 형성되거나, n형 반도체층 아래에 언도프드 반도체층(미도시)을 더 포함할 수 있으나, 이에 대해 한정하지는 않는다.The
예를 들어, n형 반도체층은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN 등에서 선택될 수 있으며, Si, Ge, Sn 등의 n형 도펀트가 도핑될 수 있다.For example, the n-type semiconductor layer may be a semiconductor material having a composition formula of In x Al y Ga 1 -x- y N (0? X? 1, 0? Y? 1, 0? X + y? 1) For example, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN and the like, and n-type dopants such as Si, Ge and Sn can be doped.
언도프드 반도체층(미도시)은 n형 반도체층의 결정성 향상을 위해 형성되는 층으로, n형 도펀트가 도핑되지 않아 n형 반도체층에 비해 낮은 전기전도성을 갖는 것을 제외하고는 n형 반도체층과 같다.The undoped semiconductor layer (not shown) is a layer formed for improving the crystallinity of the n-type semiconductor layer. The n-type semiconductor layer (not shown) has a lower electrical conductivity than the n- Respectively.
예컨대, 1500℃의 성장온도에서 버퍼층(미도시) 상에 NH3와 트리메탈 갈륨(TMGa)을 공급하여, 소정 두께로 도펀트를 포함하지 않은 언도프드 반도체층이 형성된다. NH 3 and trimetal gallium (TMGa) are supplied to a buffer layer (not shown) at a growth temperature of, for example, 1500 ° C. to form an undoped semiconductor layer having a predetermined thickness without a dopant.
제2 반도체층(151)은 NH3, TMGa, Si와 같은 n형 도펀트를 포함한 사일렌(SiH4) 가스를 공급하여 형성할 수 있으며, 다층막으로 형성할 수 있고, 클래드층이 더 포함될 수 있다.The
한편, 제2 반도체층(151) 상부의 일부분에는 니켈(Ni) 등으로 전극패드(160)가 형성될 수 있고, 제2 반도체층(151)상부의 일부 영역 또는 전체 영역에 대해 소정의 식각 방법으로 광 추출효율을 향상시키기 위한 요철(158)을 형성해 줄 수 있다. 전극패드(160)는 요철(158)상에 위치할 수도 있고, 요철(158)이 형성되지 않은 제2 반도체층(151) 상부에 위치할 수도 있다. 요철(158)이 형성되는 형태는 도 1 내지 도 4에 도시한 형태로 한정되지 않으며, 소정의 식각방법을 이용하여, 요철(158)을 형성할 수 있다. An
한편, 형성되는 전극패드(160)는 전류제한층(180)(CBL:Current Blocking Layer)(미도시)의 위치에 대응하는 것이 바람직하다. 즉, 전류제한층(180)이 전극패드(160)의 위치에 대응하도록 형성됨으로써, 전극패드(160)를 통해 제공되는 전자가 전극패드(160)의 하부에만 밀집되는 군집현상을 방지할 수 있다.Meanwhile, it is preferable that the
즉, 전극패드(160)의 위치에 적어도 일부분이 대응하도록 발광 구조물(150)의 타면에는 전류제한층(180)이 형성될 수 있다. 또한, 전극층(120)에는 전류제한층(180)의 적어도 일부분과 대응하도록 홈이 형성될 수 있다.That is, the current limiting
이러한 전류제한층(180)은 이산화규소(SiO2) 및 산화알루미늄(Al2O3)을 포함하는 적어도 2개의 층으로 형성될 수 있다. The current confining
전류제한층(180)은 전류가 흐르지 않는 이산화규소(SiO2)로 구성될 수 있으나, 소정의 금속으로도 구성될 수 있으며, 이에 한정하지 않는다.The current confining
한편, 상술한 제1 반도체층(153), 활성층(152) 및 제2 반도체층(151)은 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy), 스퍼터링(Sputtering) 등의 방법을 이용하여 형성될 수 있으며, 이에 대해 한정하지 않는다.The
도 3 및 도 4는 도 1 및 도 2과 다른 실시예를 도시한 것으로, 발광 구조물(150)은 도 1에서 상술한 바와 같이 제1 반도체층(153), 활성층(152) 및 제2 반도체층(151)을 포함한다.1 and 2, the
도 3 및 도 4를 참조하여 설명하면, 실시예의 발광구조물(150)은 제2 영역(116)의 일부분에 제1 반도체층(153)부터 제2 반도체층(151)의 내측 일부까지 적어도 하나의 홈(157)을 가질 수 있다. 구체적으로, 제1 영역(114)을 제외한 제 2 영역(116)에 위치하는 발광 구조물은, 제1 반도체층(153)부터 활성층(152)을 지나 제2 반도체층(151)의 내측 일부까지 형성되어 위치하는 홈(157)을 구비할 수 있다.3 and 4, the
채널층(140)은 지지기판(110)과 반사층(122) 사이에 위치하고, 발광 구조물(150)의 홈(157)부분에도 위치하여, 보호층(190)이 배치되는 부분을 제외하고, 제1 반도체층(153), 활성층(152), 및 제2 반도체층(151)에 접할 수 있다. 홈(157)의 일부 또는 전부에는 채널층(140)과 발광구조물(150)과의 사이에 보호층(190)이 위치할 수 있다.The
한편, 일함수는 개념상 소자 내부의 전자를 진공중으로 내보내기 위해 필요한 에너지라고 볼 수 있으며, 에너지 준위상으로는 진공상태의 에너지준위와 페르미준위(Fermi Energy Level)와의 차이이다. 반도체의 일함수(Work Function)는 도핑된 도펀트에 따라 달라지게 된다. On the other hand, the work function can be regarded as an energy required to transmit electrons in the device into the vacuum in concept, and the energy level is the difference between the energy level in the vacuum state and the Fermi energy level. The work function of the semiconductor depends on the dopant doped.
즉, 도핑된 도펀트의 양 또는 종류에 따라, 반도체층 및 채널층(140)과의 결합에서 에너지 장벽(Energy Barrier)의 크기가 달라질 수 있다. That is, depending on the amount or type of the doped dopant, the energy barriers may vary in size between the semiconductor layer and the
일 예로, 알루미늄(Al)의 페르미 준위(Fermi Energy Level)는 n형 반도체의 페르미 준위보다 낮고, p형 반도체의 페르미 준위보다 높다. 따라서, p형 반도체의 일함수(Work Function)가 더 크다. 페르미 준위(Fermi Energy Level)는 절대온도 0K에서 가전자의 에너지 준위를 말한다. For example, the Fermi energy level of aluminum (Al) is lower than the Fermi level of the n-type semiconductor and higher than the Fermi level of the p-type semiconductor. Therefore, the work function of the p-type semiconductor is larger. The Fermi energy level refers to the energy level of the electrons at an absolute temperature of 0K.
일예로, 알루미늄(Al) 또는 알루미늄(Al)합금의 일함수는 p형 반도체보다 작으며, n형 반도체보다 크다. 알루미늄(Al) 또는 알루미늄(Al)합금으로 구성된 채널층(140)과 n형 및 p형 반도체층은 모두 쇼트키 접촉을 하게 된다. For example, the work function of an aluminum (Al) or aluminum (Al) alloy is smaller than that of a p-type semiconductor and larger than that of an n-type semiconductor. The
알루미늄(Al)은 일 실시예에 불과하며, 금속의 일함수가 n형 반도체보다 높고, p형 반도체보다 낮다면 n형 반도체 및 p형 반도체와 접하는 경우 쇼트키컨택하게 되어 채널층(140)과 반도체층간의 쇼트를 방지할 수 있다. 따라서, 일함수가 n형 반도체보다 높고, p형 반도체보다 낮은 어떠한 금속도 채널층(140)을 구성하는 금속으로 사용할 수 있다. If the work function of the metal is higher than that of the n-type semiconductor and lower than that of the p-type semiconductor, aluminum (Al) is in Schottky contact with the n-type semiconductor and the p-type semiconductor, A short circuit between the semiconductor layers can be prevented. Therefore, any metal whose work function is higher than that of the n-type semiconductor and lower than that of the p-type semiconductor can be used as the metal constituting the
참고로, n형 반도체 및 p형 반도체의 일함수는 도핑의 정도에 따라 조절이 가능하며, 금속의 일함수를 표로 나타내면,For reference, the work function of the n-type semiconductor and the p-type semiconductor can be adjusted according to the degree of doping,
와 같다. n형 반도체의 일함수가 대략 3eV, p형 반도체의 일함수가 대략 6내지 8eV라 하면, 3eV에서 8eV사이의 일함수 값을 갖는 금속인 경우 채널층(140)을 구성하는 금속으로 사용할 수 있다. . When the work function of the n-type semiconductor is approximately 3 eV and the work function of the p-type semiconductor is approximately 6 to 8 eV, it can be used as the metal constituting the
구체적으로, 제2 반도체층(151)이 n형 반도체층일 경우 n형 반도체의 일함수(Φn)보다 채널층(140)의 일함수(Φm)가 더 크다. 또한, 제2 반도체층(151)이 p형 반도체일 경우 제2 반도체층(151)의 일함수(Φp)가 채널층(140)의 일함수(Φm) 보다 크다. Specifically, when the
채널층(140)과 제1 반도체층 및 제2 반도체층이 쇼트키 컨택을 하고 있는경우, 채널층(140)내의 전자가 전위 장벽층을 넘어 반도체층 방향으로 이동할 수 없고, 정공 또한 반대 방향으로 이동할 수 없으므로 전류가 흐를 수 없다.When the
한편, 채널층(140)과 제 1 반도체층(153) 또는 채널층(140)과 제 2 반도체층(151)간의 쇼트키 특성 혹은 비오믹(Non-Ohmic)특성을 향상시키기 위하여, 반도체층 계면에서의 산소 플라즈마 처리 혹은 표면 에칭공정이 추가로 이루어질 수 있다. 반도체층 계면에서의 산화막, 질화막, 절연체 등의 절연층(미도시)이 위치할 수 있다. On the other hand, in order to improve Schottky property or non-Ohmic characteristic between the
보호층(190)은 전극층(130)의 외주부 측면부터 홈(157)의 전부 또는 일부에 배치될 수 있다. 홈(157)의 일측면에 보호층(190)이 위치함에 따라, 채널층(140)과 발광 구조물(150)사이의 일부를 절연할 수 있다. 보호층(190)은 제1 반도체층(153)과 제2 반도체층(151)의 쇼트를 방지할 수 있다.The
한편, 도시하지는 않았으나, 발광 구조물(150)의 위에 배치된 버퍼층(미도시)을 제거해 줄 수 있다. 이때 버퍼층(미도시)은 건식 또는 습식 식각 방법, 또는 연마 공정을 통해 제거할 수 있다.On the other hand, although not shown, a buffer layer (not shown) disposed on the
도 5는 채널층과 n형 반도체층의 쇼트키 효과를 도시한 도이다.5 is a diagram showing the Schottky effect of the channel layer and the n-type semiconductor layer.
도 5(a)에 도시한 바와 같이, 실시예에 따르면 채널층(140)을 구성하는 금속의 페르미 준위(Fermi Energy Level)(Efm)는 n형 반도체층의 페르미 준위(Efn)보다 낮다. 페르미 준위(Fermi Energy Level)는 절대온도 0K에서 가전자의 에너지 준위를 말한다. As shown in FIG. 5A, according to the embodiment, the Fermi energy level Efm of the metal constituting the
또한, 채널층(140)을 구성하는 금속의 일함수(Φm) 가 n형 반도체의 일함수(Φn)보다 크다. Also, the work function? M of the metal constituting the
일함수는 개념 상 소자 내부의 전자를 진공중으로 내보내기 위해 필요한 에너지라고 볼 수 있으며, 에너지 준위상으로는 진공상태의 에너지준위와 페르미준위(Fermi Energy Level)와의 차이이다. 반도체의 일함수(Work Function)는 도핑된 도펀트에 따라 달라지게 된다. The work function can be considered as the energy required to transfer the electrons in the device into the vacuum in concept, and the energy level is the difference between the energy level in the vacuum state and the Fermi energy level. The work function of the semiconductor depends on the dopant doped.
즉, 도핑된 도펀트의 양 또는 종류에 따라, 채널층(140)과의 결합에서 에너지 장벽(Energy Barrier)의 크기가 달라질 수 있다. That is, depending on the amount or type of the doped dopant, the size of the energy barrier in coupling with the
도 5(b)는 일함수의 차이에 따른 쇼트키 장벽(Schottky Barrier)에 대해 도시한 것이다. 쇼트키 장벽의 형성으로 인하여, n형 반도체가 갖는 전자가 전위 장벽층을 넘을 수 없게 되어, 채널층(140)방향으로 이동할 수 없게 된다. 따라서, 정공은 반대 방향으로 이동할 수 없고, 전기 흐름을 생성할 수 없다.5 (b) shows a Schottky barrier according to the difference in work function. The electrons of the n-type semiconductor can not cross the potential barrier layer due to the formation of the Schottky barrier, and can not move in the direction of the
도 6은 채널층과 p형 반도체층의 쇼트키 효과를 도시한 도이다.6 is a diagram showing the Schottky effect of the channel layer and the p-type semiconductor layer.
도 6(a)은 채널층(140)을 구성하는 금속과 p형 반도체의 페르미준위(Efm, Efp)와 일함수(Work Fuction)의 크기를 도시한 것이다. 금속의 페르미준위(Efm)는 p형 반도체의 페르미준위(Efp)보다 높으며, 금속의 일함수(Φm)는 p형 반도체의 일함수(Φp)보다 낮다. 일함수 차이가 클수록 쇼트키 장벽의 크기가 커지게 되고, 도 6(b)에 도시한 바와 같이 쇼트키 장벽의 크기가 크게 되면 채널층(140)의 금속이 갖는 전자가 전위 장벽을 넘을 수 없게 되어, p형 반도체방향으로 이동할 수 없게 된다. 따라서, 정공은 반대방향으로 이동할 수 없고, 전기 흐름을 생성할 수 없다.6 (a) shows the Fermi level (Efm, Efp) and the work function of the metal constituting the
도 7은 실시예에 따른 발광소자를 포함하는 발광소자 패키지의 단면을 도시한 단면도이다.7 is a cross-sectional view illustrating a light emitting device package including the light emitting device according to the embodiment.
도 7을 참조하면, 실시예에 따른 발광소자 패키지(200)는 캐비티가 형성된 몸체(210), 몸체(210)의 바닥면에 실장된 광원부(220) 및 캐비티에 충진되는 수지층(230)를 포함할 수 있고, 수지층(230)은 형광체(240)를 포함할 수 있다.7, the light emitting
몸체(210)는 폴리프탈아미드(PPA:Polyphthalamide)와 같은 수지 재질, 실리콘(Si), 알루미늄(Al), 알루미늄 나이트라이드(AlN), 액정폴리머(PSG, photo sensitive glass), 폴리아미드9T(PA9T), 신지오택틱폴리스티렌(SPS), 금속 재질, 사파이어(Al2O3), 베릴륨 옥사이드(BeO), 인쇄회로기판(PCB, Printed Circuit Board), 세라믹 중 적어도 하나로 형성될 수 있다. 몸체(210)는 사출 성형, 에칭 공정 등에 의해 형성될 수 있으나 이에 대해 한정하지는 않는다.The
몸체(210)의 내측면은 경사면이 형성될 수 있다. 이러한 경사면의 각도에 따라 광원부(220)에서 방출되는 광의 반사각이 달라질 수 있으며, 이에 따라 외부로 방출되는 광의 지향각을 조절할 수 있다. The inner surface of the
몸체(210)에 형성되는 캐비티를 위에서 바라본 형상은 원형, 사각형, 다각형, 타원형 등의 형상일 수 있으며, 특히 모서리가 곡선인 형상일 수도 있으나 이에 한정되는 것은 아니다.The shape of the cavity formed in the
광원부(220)는 몸체(210)의 바닥면에 실장되며, 일 예로 광원부(220)는 도 1에서 도시하고 설명한 발광 소자일 수 있다. 발광 소자는 예를 들어, 적색, 녹색, 청색, 백색 등의 빛을 방출하는 유색 발광 소자 또는 자외선을 방출하는 UV(Ultra Violet) 발광 소자일 수 있으나, 이에 대해 한정하지는 않는다. 또한, 발광소자는 한 개 이상 실장될 수 있다.The
한편, 실시예에 따른 발광소자는 도 1 내지 도 4에서 설명한 바와 같이, 반도체층과의 접착력(Adhesion)이 좋은 금속채널층(140)을 구비하면서도 반도체층간의 쇼트를 방지할 수 있다.Meanwhile, as described in FIGS. 1 to 4, the light emitting device according to the embodiment has a
한편, 몸체(210)는 제1 전극(252) 및 제2 전극(254)을 포함할 수 있다. 제1 전극(252) 및 제2 전극(254)은 광원부(220)와 전기적으로 연결되어 광원부(220)에 전원을 공급할 수 있다.Meanwhile, the
제1 전극(252) 및 제2 전극(254)은 서로 전기적으로 분리되며, 광원부(220)에서 발생된 빛을 반사시켜 광 효율을 증가시킬 수 있고, 또한 광원부(220)에서 발생된 열을 외부로 배출시킬 수 있다.The
도 7에는 광원부(220)가 제2 전극(254) 상에 설치되고, 제1 전극(252)에는 와이어로 본딩된 것을 도시하나, 이에 한정되지 않으며, 광원부(220)와 제1 전극(252) 및 제2 전극(254)은 와이어 본딩 방식, 플립칩 방식 또는 다이 본딩 방식 중 어느 하나에 의해 전기적으로 연결될 수도 있다.7 illustrates that the
이러한 제1 전극(252) 및 제2 전극(254)은 금속 재질, 예를 들어, 티타늄(Ti), 구리(Cu), 니켈(Ni), 금(Au), 크롬(Cr), 탄탈늄(Ta), 백금(Pt), 주석(Sn), 은(Ag), 인(P), 알루미늄(Al), 인듐(In), 팔라듐(Pd), 코발트(Co), 실리콘(Si), 게르마늄(Ge), 하프늄(Hf), 루테늄(Ru), 철(Fe) 중에서 하나 이상의 물질 또는 합금을 포함할 수 있다. 또한, 제1 전극(252) 및 제2 전극(254)은 단층 또는 다층 구조를 가지도록 형성될 수 있으며, 이에 대해 한정하지는 않는다.The
수지층(230)은 캐비티에 충진될 수 있으며, 형광체(240)를 포함할 수 있다. 수지층(230)은 투명한 실리콘, 에폭시, 및 기타 수지 재질로 형성될 수 있으며, 캐비티 내에 충진한 후, 이를 자외선 또는 열 경화하는 방식으로 형성될 수 있다. The
형광체(240)는 광원부(220)에서 방출되는 광의 파장에 따라 종류가 선택되어 발광소자패키지(200)가 백색광을 구현하도록 할 수 있다.The
수지층(230)에 포함되어 있는 형광체(240)는 광원부(220)에서 방출되는 광의 파장에 따라 청색 발광 형광체, 청록색 발광 형광체, 녹색 발광 형광체, 황녹색 발광 형광체, 황색 발광 형광체, 황적색 발광 형광체, 오렌지색 발광 형광체, 및 적색 발광 형광체중 하나가 적용될 수 있다. The
즉, 형광체(240)는 광원부(220)에서 방출되는 제1 빛을 가지는 광에 의해 여기 되어 제2 빛을 생성할 수 있다. 예를 들어, 광원부(220)가 청색 발광 다이오드이고 형광체(240)가 황색 형광체인 경우, 황색 형광체는 청색 빛에 의해 여기되어 황색 빛을 방출할 수 있으며, 청색 발광 다이오드에서 발생한 청색 빛 및 청색 빛에 의해 여기 되어 발생한 황색 빛이 혼색됨에 따라 발광소자패키지(200)는 백색 빛을 제공할 수 있다. That is, the
이와 유사하게, 광원부(220)가 녹색 발광 다이오드인 경우는 magenta 형광체 또는 청색과 적색의 형광체(240)를 혼용하는 경우, 광원부(220)가 적색 발광 다이오드인 경우는 Cyan형광체 또는 청색과 녹색 형광체를 혼용하는 경우를 예로 들 수 있다.Similarly, when the
이러한 형광체(240)는 YAG계, TAG계, 황화물계, 실리케이트계, 알루미네이트계, 질화물계, 카바이드계, 니트리도실리케이트계, 붕산염계, 불화물계, 인산염계 등의 공지된 것일 수 있다.The
도 8a는 실시예에 따른 조명장치를 도시한 사시도이며, 도 8b는 도 8a의 조명장치의 A-A' 단면을 도시한 단면도이다.FIG. 8A is a perspective view showing a lighting device according to the embodiment, and FIG. 8B is a cross-sectional view showing a cross section taken along line A-A 'of the lighting device of FIG. 8A.
이하에서는, 실시 예에 따른 조명장치(300)의 형상을 보다 상세히 설명하기 위해, 조명장치(300)의 길이방향(Z)과, 길이방향(Z)과 수직인 수평방향(Y), 그리고 길이방향(Z) 및 수평방향(Y)과 수직인 높이방향(X)으로 설명하기로 한다.In order to describe the shape of the
즉, 도 8b는 도 8a의 조명장치(300)를 길이방향(Z)과 높이방향(X)의 면으로 자르고, 수평방향(Y)으로 바라본 단면도이다.That is, FIG. 8B is a sectional view of the
도 8a 및 도 8b를 참조하면, 조명장치(300)는 몸체(310), 몸체(310)와 체결되는 커버(330) 및 몸체(310)의 양단에 위치하는 마감캡(350)을 포함할 수 있다.8A and 8B, the
몸체(310)의 하부면에는 발광소자모듈(340)이 체결되며, 몸체(310)는 발광 소자(344)에서 발생된 열이 몸체(310)의 상부면을 통해 외부로 방출할 수 있도록 전도성 및 열발산 효과가 우수한 금속재질로 형성될 수 있다.The light emitting
발광소자 패키지(344)는 PCB기판(342) 상에 다색, 다열로 실장될 수 있어 어레이를 이룰 수 있으며, 동일한 간격으로 실장되거나 또는 필요에 따라 다양한 이격 거리를 가지고 실장될 수 있어 밝기 등을 조절할 수 있다. 이러한 PCB기판(342)으로는 MCPCB(Metal Core PCB) 또는 FR4 재질의 PCB 등을 사용할 수 있다.The light emitting
한편, 발광소자 패키지(344)에 포함되는 발광소자는 도 1 내지 도 4에서 설명한 바와 같이, 반도체층과의 접착력(Adhesion)이 좋은 금속채널층(140)을 구비하면서도 반도체층간의 쇼트를 방지할 수 있다.1 to 4, the light emitting device included in the light emitting
커버(330)는 몸체(310)의 하부면을 감싸도록 원형의 형태로 형성될 수 있으나, 이에 한정되지 않음은 물론이다.The
커버(330)는 내부의 발광소자모듈(340)을 외부의 이물질 등으로부터 보호한다. 또한, 커버(330)는 발광소자 패키지(344)에서 발생한 광의 눈부심을 방지하고, 외부로 광을 균일하게 방출할 수 있도록 확산입자를 포함할 수 있으며, 또한 커버(330)의 내면 및 외면 중 적어도 어느 한 면에는 프리즘 패턴 등이 형성될 수 있다. 또한 커버(330)의 내면 및 외면 중 적어도 어느 한 면에는 형광체가 도포될 수도 있다. The
한편, 발광소자 패키지(344)에서 발생한 광은 커버(330)를 통해 외부로 방출되므로 커버(330)는 광투과율이 우수하여야하며, 발광 소자에서 발생한 열에 견딜 수 있도록 충분한 내열성을 구비하고 있어야 하는바, 커버(330)는 폴리에틸렌 테레프탈레이트(Polyethylen Terephthalate; PET), 폴리카보네이트(Polycarbonate; PC) 또는 폴리메틸 메타크릴레이트(Polymethyl Methacrylate; PMMA) 등을 포함하는 재질로 형성되는 것이 바람직하다.On the other hand, since the light emitted from the light emitting
마감캡(350)은 몸체(310)의 양단에 위치하며 전원장치(미도시)를 밀폐하는 용도로 사용될 수 있다. 또한 마감캡(350)에는 전원핀(352)이 형성되어 있어, 실시예에 따른 조명장치(300)는 기존의 형광등을 제거한 단자에 별도의 장치 없이 곧바로 사용할 수 있게 된다.The finishing
도 9은 실시예에 따른 액정표시장치의 분해 사시도이다.9 is an exploded perspective view of a liquid crystal display device according to an embodiment.
도 9은 에지-라이트 방식으로, 액정 표시 장치(400)는 액정표시패널(410)과 액정표시패널(410)로 빛을 제공하기 위한 백라이트 유닛(470)을 포함할 수 있다.9, the liquid
액정표시패널(410)은 백라이트 유닛(470)으로부터 제공되는 광을 이용하여 화상을 표시할 수 있다. 액정표시패널(410)은 액정을 사이에 두고 서로 대향하는 컬러 필터 기판(412) 및 박막 트랜지스터 기판(414)을 포함할 수 있다.The liquid
컬러 필터 기판(412)은 액정표시패널(410)을 통해 디스플레이 되는 화상의 색을 구현할 수 있다.The
박막 트랜지스터 기판(414)은 구동 필름(417)을 통해 다수의 회로부품이 실장되는 인쇄회로기판(418)과 전기적으로 접속되어 있다. 박막 트랜지스터 기판(414)은 인쇄회로기판(418)으로부터 제공되는 구동 신호에 응답하여 인쇄회로기판(418)으로부터 제공되는 구동 전압을 액정에 인가할 수 있다.The thin
박막 트랜지스터 기판(414)은 유리나 플라스틱 등과 같은 투명한 재질의 다른 기판상에 박막으로 형성된 박막 트랜지스터 및 화소 전극을 포함할 수 있다. The thin
백라이트 유닛(470)은 빛을 출력하는 발광소자모듈(420), 발광소자모듈(420)로부터 제공되는 빛을 면광원 형태로 변경시켜 액정표시패널(410)로 제공하는 도광판(430), 도광판(430)으로부터 제공된 빛의 휘도 분포를 균일하게 하고 수직 입사성을 향상시키는 다수의 필름(450, 466, 464) 및 도광판(430)의 후방으로 방출되는 빛을 도광판(430)으로 반사시키는 반사 시트(440)로 구성된다.The
발광소자 모듈(420)은 복수의 발광소자 패키지(424)와 복수의 발광 소자패키지 (424)가 실장되어 어레이를 이룰 수 있도록 PCB기판(422)을 포함할 수 있다.The light emitting
발광소자 패키지(424)에 포함되는 발광소자는 도 1 내지 도 4에서 설명한 바와 같이, 반도체층과의 접착력(Adhesion)이 좋은 금속채널층(140)을 구비하면서도 반도체층간의 쇼트를 방지할 수 있다.The light emitting device included in the light emitting
한편, 백라이트유닛(470)은 도광판(430)으로부터 입사되는 빛을 액정 표시 패널(410) 방향으로 확산시키는 확산필름(466)과, 확산된 빛을 집광하여 수직 입사성을 향상시키는 프리즘필름(450)으로 구성될 수 있으며, 프리즘필름(450)를 보호하기 위한 보호필름(464)을 포함할 수 있다.The
도 10은 실시예에 따른 액정표시장치의 분해 사시도이다. 다만, 도 9에서 도시하고 설명한 부분에 대해서는 반복하여 상세히 설명하지 않는다.10 is an exploded perspective view of a liquid crystal display device according to an embodiment. However, the parts shown and described in Fig. 9 are not repeatedly described in detail.
도 10은 직하 방식으로, 액정 표시 장치(500)는 액정표시패널(510)과 액정표시패널(510)로 빛을 제공하기 위한 백라이트 유닛(570)을 포함할 수 있다.10, the liquid
액정표시패널(510)은 도 9에서 설명한 바와 동일하므로, 상세한 설명은 생략한다.Since the liquid crystal display panel 510 is the same as that described with reference to FIG. 9, detailed description is omitted.
백라이트 유닛(570)은 복수의 발광소자모듈(523), 반사시트(524), 발광소자모듈(523)과 반사시트(524)가 수납되는 하부 섀시(530), 발광소자모듈(523)의 상부에 배치되는 확산판(540) 및 다수의 광학필름(560)을 포함할 수 있다.The
발광소자모듈(523)은 복수의 발광 소자 패키지(522)가 실장되어 어레이를 이룰 수 있도록 PCB기판(521)을 포함할 수 있다.The light emitting device module 523 may include a PCB substrate 521 so that a plurality of light emitting device packages 522 may be mounted to form an array.
발광소자 패키지(522)에 포함되는 발광소자는 도 1 내지 도 4에서 설명한 바와 같이, 반도체층과의 접착력(Adhesion)이 좋은 금속채널층(140)을 구비하면서도 반도체층간의 쇼트를 방지할 수 있다.The light emitting device included in the light emitting
반사 시트(524)는 발광소자 패키지(522)에서 발생한 빛을 액정표시패널(510)이 위치한 방향으로 반사시켜 빛의 이용 효율을 향상시킨다.The
한편, 발광소자모듈(523)에서 발생한 빛은 확산판(540)에 입사하며, 확산판(540)의 상부에는 광학 필름(560)이 배치된다. 광학 필름(560)은 확산 필름(566), 프리즘필름(550) 및 보호필름(564)를 포함하여 구성된다.The light generated from the light emitting device module 523 is incident on the
즉, 실시 예에 따른 발광소자는 패키지 내에 실장될 수 있으며, 발광소자가 실장된 발광소자 패키지는 복수개가 기판 상에 어레이되며, 발광소자 패키지의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광 소자 패키지, 기판, 광학 부재는 라이트 유닛으로 기능할 수 있다. 또 다른 실시 예는 상술한 실시 예들에 기재된 발광 소자 또는 발광 소자 패키지를 포함하는 표시 장치, 지시 장치, 조명 시스템으로 구현될 수 있으며, 예를 들어, 조명 시스템은 램프, 가로등을 포함할 수 있다.That is, the light emitting device according to the embodiment can be mounted in a package, and a plurality of light emitting device packages having the light emitting device mounted thereon are arrayed on a substrate, and a light guide plate, a prism sheet, A sheet or the like may be disposed. Such a light emitting device package, a substrate, and an optical member can function as a light unit. Still another embodiment may be implemented as a display device, an indicating device, and a lighting system including the light emitting device or the light emitting device package described in the above embodiments. For example, the lighting system may include a lamp and a streetlight.
이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is clearly understood that the same is by way of illustration and example only and is not to be construed as limiting the scope of the invention as defined by the appended claims. It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention.
100 : 발광소자 110 : 지지기판
112 : 결합층 114 : 제 1 영역
116 : 제 2 영역 120 : 반사층
130 : 오믹층 140 : 채널층
150 : 발광구조물 151 : 제 2 반도체층
152 : 활성층 153 : 제 1 반도체층
155 : 단차부 157 : 홈
160 : 전극패드 170 : 절연층
180 : 전류제한층 190 : 보호층100: light emitting element 110: support substrate
112: bonding layer 114: first region
116: second region 120: reflective layer
130: ohmic layer 140: channel layer
150: light emitting structure 151: second semiconductor layer
152: active layer 153: first semiconductor layer
155: stepped portion 157: groove
160: electrode pad 170: insulating layer
180: current limiting layer 190: protective layer
Claims (15)
상기 지지기판 상에 위치하는 채널층;
상기 채널층 상의 제1 영역에 위치하는 전극층;
상기 전극층 상에 위치하는 제1 반도체층, 활성층 및 제2 반도체층을 포함하는 발광 구조물;및
상기 제1 영역을 제외한 제2 영역에 위치하는 발광구조물과 상기 채널층 사이에 위치하는 보호층;을 포함하며,
상기 제2 영역에 위치하는 상기 발광 구조물은 양측면에 상기 제1 반도체층에서 상기 제2 반도체층의 내측까지 단차부를 구비하고,
상기 보호층 및 상기 제 2 영역에 위치하는 상기 채널층은 상기 단차부를 포함한 발광 구조물의 양측면에 위치하며,
상기 제2 영역에 위치하는 채널층 중 상기 보호층이 위치하는 상기 채널층 이외의 채널층은 상기 제2 반도체층과 접하게 배치되는 발광 소자. A support substrate;
A channel layer located on the support substrate;
An electrode layer located in a first region on the channel layer;
A light emitting structure including a first semiconductor layer, an active layer, and a second semiconductor layer disposed on the electrode layer;
And a protective layer disposed between the light emitting structure and the channel layer located in a second region except for the first region,
Wherein the light emitting structure located in the second region has stepped portions from both sides of the first semiconductor layer to the inside of the second semiconductor layer,
The channel layer located in the protective layer and the second region is located on both sides of the light emitting structure including the step portion,
And a channel layer other than the channel layer in which the protective layer is located is disposed in contact with the second semiconductor layer.
상기 채널층의 일함수는, 상기 제1 반도체층의 일함수보다 크고, 상기 제2 반도체층의 일함수보다 작은 발광 소자.The method according to claim 1,
Wherein a work function of the channel layer is larger than a work function of the first semiconductor layer and smaller than a work function of the second semiconductor layer.
상기 채널층의 일함수는, 상기 제1 반도체층의 일함수보다 작고 상기 제2 반도체층의 일함수보다 큰 발광 소자.The method according to claim 1,
Wherein a work function of the channel layer is smaller than a work function of the first semiconductor layer and larger than a work function of the second semiconductor layer.
상기 채널층은, 니켈(Ni), 납(Pt), 티탄(Ti), 텅스텐(W), 바나듐(V), 철(Fe), 몰리브덴(Mo) 중 적어도 하나를 포함하는 것을 특징으로 하는 발광 소자.The method according to claim 1,
Wherein the channel layer includes at least one of nickel (Ni), lead (Pt), titanium (Ti), tungsten (W), vanadium (V), iron (Fe), and molybdenum device.
상기 제 2영역에 위치하며, 상기 제2 반도체층과 접하게 배치되는 상기 채널층과 상기 제2 반도체층 사이의 일부에 위치하는 절연층을 더 포함하는 발광소자.The method according to claim 1,
And an insulating layer located in the second region and located in a portion between the channel layer disposed in contact with the second semiconductor layer and the second semiconductor layer.
상기 절연층은,
산화막, 질화막 또는 절연체인 것을 특징으로 하는 발광 소자.6. The method of claim 5,
Wherein the insulating layer
An oxide film, a nitride film, or an insulator.
상기 전극층은 반사층을 포함하며,
상기 보호층은,
상기 반사층의 측면과 이격되어 위치하는 것을 특징으로 하는 발광 소자.The method according to claim 1,
Wherein the electrode layer includes a reflective layer,
The protective layer may be formed,
And is located apart from a side surface of the reflective layer.
상기 제1 영역에 위치하는 채널층 및 상기 제1 영역에 위치하는 제1 반도체층 사이의 일부분에 위치하는 전류제한층을 더 포함하는 발광 소자.The method according to claim 1,
And a current confined layer located in a portion between the channel layer located in the first region and the first semiconductor layer located in the first region.
상기 제2 반도체층 위에 배치되는 전극패드를 더 포함하는 발광 소자.The method according to claim 1,
And an electrode pad disposed on the second semiconductor layer.
상기 지지기판 상에 위치하는 채널층;
상기 채널층 상의 제1 영역에 위치하는 전극층;
상기 전극층 상에 위치하는 제1 반도체층, 활성층 및 제2 반도체층을 포함하는 발광 구조물;및
상기 제1 영역을 제외한 제2 영역에 위치하는 발광 구조물과 상기 채널층 사이에 위치하는 보호층;을 포함하며,
상기 제2 영역에 위치하는 상기 발광 구조물은 양측면에 상기 제1 반도체층에서 상기 제2 반도체층의 내측 일부까지 위치하는 적어도 하나의 홈을 구비하고,
상기 제 2 영역에 위치하는 채널층 중 상기 보호층이 위치하는 상기 채널층 이외의 채널층은 상기 홈의 내부에 위치하여 상기 제1 반도체층, 활성층 및 제2 반도체층과 접하는 것을 특징으로 하는 발광 소자.A support substrate;
A channel layer located on the support substrate;
An electrode layer located in a first region on the channel layer;
A light emitting structure including a first semiconductor layer, an active layer, and a second semiconductor layer disposed on the electrode layer;
And a protective layer disposed between the light emitting structure and the channel layer located in a second region except for the first region,
Wherein the light emitting structure located in the second region has at least one groove located on both sides of the first semiconductor layer to an inner portion of the second semiconductor layer,
And a channel layer other than the channel layer in which the protective layer is located is located inside the groove and is in contact with the first semiconductor layer, the active layer, and the second semiconductor layer. device.
상기 채널층의 일함수는,
상기 제1 반도체층의 일함수보다 작고, 상기 제 2 반도체층의 일함수보다 큰 발광 소자. 11. The method of claim 10,
The work function of the channel layer,
The second semiconductor layer has a work function smaller than the work function of the first semiconductor layer and larger than a work function of the second semiconductor layer.
상기 채널층의 일함수는,
상기 제1 반도체층의 일함수보다 크고, 상기 제2 반도체층의 일함수보다 작은 발광 소자.11. The method of claim 10,
The work function of the channel layer,
Wherein the second semiconductor layer has a work function larger than the work function of the first semiconductor layer and smaller than a work function of the second semiconductor layer.
상기 제2 영역에 위치하여 상기 제1 반도체층, 활성층 및 제2 반도체층과 접하는 채널층과 상기 제1 반도체층, 활성층 및 제2 반도체층 사이의 일부에 위치하는 절연층을 더 포함하는 발광소자. 11. The method of claim 10,
And a channel layer in contact with the first semiconductor layer, the active layer and the second semiconductor layer, and an insulating layer located in the part between the first semiconductor layer, the active layer, and the second semiconductor layer, .
상기 절연층은,
산화막, 질화막 또는 절연체인 것을 특징으로 하는 발광 소자.14. The method of claim 13,
Wherein the insulating layer
An oxide film, a nitride film, or an insulator.
상기 채널층은, 니켈(Ni), 납(Pt), 티탄(Ti), 텅스텐(W), 바나듐(V), 철(Fe), 몰리브덴(Mo) 중 적어도 하나를 포함하는 것을 특징으로 하는 발광 소자.
11. The method of claim 10,
Wherein the channel layer includes at least one of nickel (Ni), lead (Pt), titanium (Ti), tungsten (W), vanadium (V), iron (Fe), and molybdenum device.
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