KR101726634B1 - Manufacturing method of thin film transistor substrate - Google Patents

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Abstract

본 발명은 임프린트 방식으로 각 패드 영역에 대한 컨택홀을 형성할 경우에 서로 다른 두께의 잔존막을 선택적으로 제거할 수 있는 박막 트랜지스터 기판의 제조 방법에 관한 것이다.
본 발명에 따른 박막 트랜지스터 기판의 제조 방법은 게이트 절연막을 사이에 두고 서로 교차하게 되는 게이트 라인과 데이터 라인과 접속된 박막 트랜지스터를 기판 상에 형성하는 단계와, 상기 박막 트랜지스터가 형성된 기판 상에 제1 및 제2 보호막을 형성하는 단계와, 상기 제2 보호막을 임프린트용 몰드로 가압하는 단계와, 상기 게이트 라인과 접속된 게이트 패드가 형성된 영역에 제1 대기압 플라즈마 발생기를 위치시켜 상기 임프린트용 몰드에 의해 상기 게이트 패드 영역에 남은 잔존막을 제거하며, 상기 제1 보호막 및 게이트 절연막을 식각하여 게이트 컨택홀을 형성하고, 상기 데이터 라인과 접속된 데이터 패드가 형성된 영역에 제2 대기압 플라즈마 발생기를 위치시켜 상기 게이트 패드 하부 전극에 남은 잔존막과 두께가 다른 잔존막을 제거하며, 상기 제1 보호막을 식각하여 데이터 컨택홀을 형성하는 단계를 포함하는 것을 특징으로 한다. The present invention relates to a method of manufacturing a thin film transistor substrate in which a remaining film having different thicknesses can be selectively removed when a contact hole for each pad region is formed by an imprint method.
A method of manufacturing a thin film transistor substrate according to the present invention includes the steps of forming on a substrate a thin film transistor connected to a gate line and a data line intersecting each other with a gate insulating film interposed therebetween; Forming a first protective film on the gate pad, forming a second protective film, pressing the second protective film with an imprint mold, placing a first atmospheric plasma generator in an area where the gate pad connected to the gate line is formed, Forming a gate contact hole by etching the first protective film and the gate insulating film to place a second atmospheric plasma generator in a region where a data pad connected to the data line is formed, A remaining film having a thickness different from that of the remaining film remaining on the pad lower electrode And characterized in that it comprises a step for etching the first protective film to form a contact hole data.

Description

박막 트랜지스터 기판의 제조 방법{MANUFACTURING METHOD OF THIN FILM TRANSISTOR SUBSTRATE}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a thin film transistor substrate,

본 발명은 박막 트랜지스터 기판 및 그의 제조 방법에 관한 것으로, 특히 임프린트 방식으로 각 패드 영역에 대한 컨택홀을 형성할 경우에 서로 다른 두께의 잔존막을 선택적으로 제거할 수 있는 박막 트랜지스터 기판의 제조 방법에 관한 것이다. The present invention relates to a thin film transistor substrate and a manufacturing method thereof, and more particularly, to a thin film transistor substrate manufacturing method capable of selectively removing remaining films having different thicknesses when forming contact holes for respective pad regions by an imprint method will be.

액정 표시 장치는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정 표시 장치는 서로 대향하여 합착된 박막 트랜지스터 기판 및 칼러 필터 기판을 포함하는 액정 표시 패널과, 그 액정 표시 패널에 광을 조사하는 백라이트 유닛과, 액정 표시 패널을 구동하기 위한 구동 회로부를 포함한다. The liquid crystal display device displays an image by adjusting the light transmittance of liquid crystal having dielectric anisotropy using an electric field. Such a liquid crystal display device includes a liquid crystal display panel including a thin film transistor substrate and a color filter substrate which are adhered to each other and facing each other, a backlight unit for irradiating the liquid crystal display panel with light, and a driving circuit portion for driving the liquid crystal display panel .

박막 트랜지스터 기판은 하부 기판 위에 게이트 절연막을 사이에 두고 교차하게 형성된 게이트 라인 및 데이터 라인과, 그 교차부마다 형성된 박막 트랜지스터(TFT)와, 박막 트랜지스터의 드레인 전극과 컨택홀을 통해 접속되는 화소 전극과, 화소 전극과 프린지 전계를 이루는 공통 전극과, 박막 트랜지스터 상에 형성된 제1 및 제2 보호막과, 게이트 라인과 접속된 게이트 패드와 데이터 라인과 접속된 데이터 패드를 포함한다. The thin film transistor substrate includes a gate line and a data line formed to cross each other with a gate insulating film interposed therebetween, a thin film transistor (TFT) formed at each intersection thereof, a pixel electrode connected to the drain electrode of the thin film transistor through a contact hole, A common electrode that forms a fringe electric field with the pixel electrode, first and second protective films formed on the thin film transistor, and a data pad connected to the gate pad and the data line connected to the gate line.

이때, 게이트 패드는 제1 및 제2 보호막과 게이트 절연막을 관통한 게이트 컨택홀을 통해 게이트 패드 상부 전극과 게이트 패드 하부 전극이 접속된다. 또한, 데이터 패드는 제1 보호막과 게이트 절연막을 관통한 데이터 컨택홀을 통해 데이터 패드 상부 전극과 데이터 패드 하부 전극이 접속한다. At this time, the gate pad is connected to the gate pad upper electrode and the gate pad lower electrode through the gate contact hole passing through the first and second protective films and the gate insulating film. Also, the data pad is connected to the data pad upper electrode and the data pad lower electrode through the data contact hole passing through the first protective film and the gate insulating film.

이러한, 제1 및 제2 보호막과 게이트 절연막을 관통하는 게이트 컨택홀과, 제1 보호막과 게이트 절연막을 관통하는 데이터 컨택홀을 형성하기 위해 임프린트용 몰드를 이용하여 게이트 컨택홀과 데이터 컨택홀을 형성하게 되는데 이때 임프린트용 몰드를 이용하여 제2 보호막을 가압하게 되면 각 패드 영역마다 서로 다른 잔존막이 발생된다. 이와 같이 임프린트 공정 후 남은 잔존막을 제거하기 위해 기판을 전면적으로 애싱하게 됨으로써 패드 영역을 제외한 제2 보호막의 표면 손상 및 두께가 손실되는 문제점이 발생된다. 또한, 각 패드 영역에 서로 다른 두께의 잔존막이 남게 되는데 실제 두꺼운 잔존막을 기준으로 기판을 전면적으로 애싱처리하게 되어 불필요한 두께가 감소된다. The gate contact hole and the data contact hole are formed by using the imprint mold to form the data contact hole passing through the first and second protective films and the gate insulating film and the first protective film and the gate insulating film. At this time, when the second protective film is pressed by using the imprint mold, different remaining films are generated for each pad region. In this way, when the substrate is entirely ashed to remove the remaining film after the imprint process, there is a problem that the surface damage and thickness of the second protective film other than the pad region are lost. In addition, a remaining film having a different thickness is left in each pad region, and the substrate is entirely subjected to ashing with reference to the thick remaining film, thus unnecessary thickness is reduced.

본 발명은 상기 문제점을 해결하기 위해 창안된 것으로서, 임프린트 방식으로 각 패드 영역에 대한 컨택홀을 형성할 경우에 서로 다른 두께의 잔존막을 선택적으로 제거할 수 있는 박막 트랜지스터 기판의 제조 방법을 제공하는 것이다. SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and it is an object of the present invention to provide a method of manufacturing a thin film transistor substrate capable of selectively removing remaining films having different thicknesses when forming contact holes for respective pad regions by an imprint method .

이를 위하여, 본 발명에 따른 박막 트랜지스터 기판의 제조 방법은 게이트 절연막을 사이에 두고 서로 교차하게 되는 게이트 라인과 데이터 라인과 접속된 박막 트랜지스터를 기판 상에 형성하는 단계와, 상기 박막 트랜지스터가 형성된 기판 상에 제1 및 제2 보호막을 형성하는 단계와, 상기 제2 보호막을 임프린트용 몰드로 가압하는 단계와, 상기 게이트 라인과 접속된 게이트 패드가 형성된 영역에 제1 대기압 플라즈마 발생기를 위치시켜 상기 임프린트용 몰드에 의해 상기 게이트 패드 영역에 남은 잔존막을 제거하며, 상기 제1 보호막 및 게이트 절연막을 식각하여 게이트 컨택홀을 형성하고, 상기 데이터 라인과 접속된 데이터 패드가 형성된 영역에 제2 대기압 플라즈마 발생기를 위치시켜 상기 게이트 패드 하부 전극에 남은 잔존막과 두께가 다른 잔존막을 제거하며, 상기 제1 보호막을 식각하여 데이터 컨택홀을 형성하는 단계를 포함하는 것을 특징으로 한다. In accordance with another aspect of the present invention, there is provided a method of manufacturing a thin film transistor substrate, comprising: forming a thin film transistor on a substrate, the thin film transistor being connected to a gate line and a data line intersecting each other with a gate insulating film interposed therebetween; A step of forming a first protective film on the gate line and a second protective film on the gate line; forming a first protective film on the first protective film by pressing the second protective film with an imprint mold; Forming a gate contact hole by etching the first protective film and the gate insulating film, forming a second atmospheric plasma generator in an area where a data pad connected to the data line is formed, removing the remaining film remaining in the gate pad region by a mold, etching the first protective film and the gate insulating film, The thickness of the remaining film remaining on the gate pad lower electrode is different from that of the remaining film. Removing the remaining film, and etching the first protective film to form a data contact hole.

또한, 상기 게이트 컨택홀과 데이터 컨택홀을 형성하는 단계 이후에 상기 제1 대기압 플라즈마 발생기 또는 상기 제2 대기압 플라즈마 발생기를 이용하여 상기 제2 보호막을 표면처리하는 단계와, 상기 게이트 컨택홀 상에 게이트 패드 상부 전극과, 상기 데이터 컨택홀 상에 데이터 패드 상부 전극을 형성하는 단계를 더 포함하는 것을 특징으로 한다. The method may further include the step of surface-treating the second protective film using the first atmospheric plasma generator or the second atmospheric plasma generator after forming the gate contact hole and the data contact hole, Pad upper electrode, and a data pad upper electrode on the data contact hole.

그리고, 본 발명에 따른 박막 트랜지스터 기판의 제조 방법은 게이트 절연막을 사이에 두고 서로 교차하게 되는 게이트 라인과 데이터 라인과 접속된 박막 트랜지스터를 기판 상에 형성하는 단계와, 상기 박막 트랜지스터가 형성된 기판 상에 제1 및 제2 보호막을 형성하는 단계와, 상기 제2 보호막을 임프린트용 몰드로 가압하는 단계와, 상기 게이트 라인과 접속된 게이트 패드가 형성된 영역과 상기 데이터 라인과 접속된 데이터 패드가 형성된 영역 중 어느 하나의 패드 영역에 대기압 플라즈마 발생기를 위치시켜 상기 임프린트용 몰드에 의해 각 패드 영역에 서로 다른 두께로 남은 잔존막을 제거하며, 상기 대기압 플라즈마 발생기에 포함된 노즐을 선택적으로 온 시켜 해당 패드 영역에만 제1 보호막 및 상기 게이트 절연막 중 하나 이상을 식각하여 게이트 컨택홀 및 데이터 컨택홀을 형성하는 단계를 포함하는 것을 특징으로 한다. A method of manufacturing a thin film transistor substrate according to the present invention includes the steps of forming on a substrate a thin film transistor connected to a gate line and a data line intersecting each other with a gate insulating film interposed therebetween; A step of forming a first protective film and a second protective film; pressing the second protective film with a mold for imprinting; a step of forming a region where a gate pad connected to the gate line is formed and a region where a data pad connected to the data line is formed The atmospheric-pressure plasma generator is placed in one of the pad regions, the residual film remaining in different thicknesses is removed from the pad regions by the imprint mold, the nozzles included in the atmospheric-pressure plasma generator are selectively turned on, 1 protective film and the gate insulating film is etched And forming a gate contact hole and a data contact hole.

또한, 상기 게이트 컨택홀과 데이터 컨택홀을 형성하는 단계 이후에 상기 제1 대기압 플라즈마 발생기 또는 상기 제2 대기압 플라즈마 발생기를 이용하여 상기 제2 보호막을 표면처리하는 단계와, 상기 게이트 컨택홀 상에 게이트 패드 상부 전극과, 상기 데이터 컨택홀 상에 데이터 패드 상부 전극을 형성하는 단계를 더 포함하는 것을 특징으로 한다. The method may further include the step of surface-treating the second protective film using the first atmospheric plasma generator or the second atmospheric plasma generator after forming the gate contact hole and the data contact hole, Pad upper electrode, and a data pad upper electrode on the data contact hole.

그리고, 상기 게이트 컨택홀 및 데이터 컨택홀을 형성하는 단계는 상기 게이트 패드 영역에 상기 대기압 플라즈마 발생기를 위치시킨 뒤, 상기 임프린트용 몰드에 의해 상기 게이트 패드 영역에 남은 잔존막을 제거하고, 상기 제1 보호막 및 상기 게이트 절연막을 식각하여 상기 게이트 컨택홀을 형성하며, 상기 데이터 패드 영역에 상기 대기압 플라즈마 발생기를 위치시켜 상기 대기압 플라즈마 발생기의 노즐 중 상기 데이터 패드 영역과 대응되는 노즐만 온 시켜 제1 방향으로 진행하여 상기 데이터 패드 영역에 남은 잔존막을 제거하여, 상기 제1 보호막을 식각하여 상기 데이터 컨택홀을 형성하는 단계를 포함하는 것을 특징으로 한다. The forming of the gate contact hole and the data contact hole may include disposing the atmospheric-pressure plasma generator in the gate pad region, removing the remaining film remaining in the gate pad region by the imprint mold, And forming the gate contact hole by etching the gate insulating film, placing the atmospheric-pressure plasma generator in the data pad region, turning on only the nozzle corresponding to the data pad region of the atmospheric-pressure plasma generator, And removing the remaining film remaining in the data pad region to form the data contact hole by etching the first protective film.

또한, 상기 게이트 컨택홀 및 데이터 컨택홀을 형성하는 단계는 상기 데이터 패드 영역에 상기 대기압 플라즈마 발생기를 위치시킨 뒤, 상기 임프린트용 몰드에 의해 상기 데이터 패드에 남은 잔존막을 제거하고, 상기 제1 보호막을 식각하여 상기 데이터 컨택홀을 형성하며, 상기 게이트 패드 영역에 상기 대기압 플라즈마 발생기를 위치시켜, 상기 대기압 플라즈마 발생기의 노즐 중 상기 게이트 패드 영역과 대응되는 노즐만 온 시켜 제2 방향으로 진행하여 상기 게이트 패드 영역에 남은 잔존막을 제거하며, 상기 제1 보호막 및 상기 게이트 절연막을 식각하여 상기 게이트 컨택홀을 형성하는 단계를 포함하는 것을 특징으로 한다. The forming of the gate contact hole and the data contact hole may include disposing the atmospheric pressure plasma generator in the data pad region, removing the remaining film on the data pad by the imprint mold, Forming a data contact hole in the gate pad region, positioning the atmospheric-pressure plasma generator in the gate pad region, turning on only a nozzle corresponding to the gate pad region among the nozzles of the atmospheric-pressure plasma generator, Removing the remaining film remaining in the region, and etching the first protective film and the gate insulating film to form the gate contact hole.

본 발명에 따른 박막 트랜지스터 기판의 제조 방법은 각 패드 영역에 대응되는 대기압 플라즈마 발생기를 위치시켜 필요한 두께만큼 애싱하므로 불필요한 두께가 감소되지 않으며 필요한 만큼 잔존막을 제거할 수 있다. 즉, 각 패드 영역에 대응되는 컨택홀의 크기에 따른 각기 다른 양의 잔존막을 선택적으로 제거 가능하다. In the method of manufacturing a thin film transistor substrate according to the present invention, an atmospheric pressure plasma generator corresponding to each pad region is positioned and ashed to a required thickness, unnecessary thickness is not reduced, and the remaining film can be removed as needed. That is, a different amount of residual film depending on the size of the contact hole corresponding to each pad region can be selectively removed.

또한, 본 발명에 따른 박막 트랜지스터 기판의 제조 방법은 각 패드 영역과 대응되는 위치에 대기압 플라즈마 발생기를 위치시켜 애싱처리하므로 패드 영역을 제외한 유기 절연 레진의 표면 손상 및 두께 손실을 방지할 수 있다.In addition, the method of manufacturing a thin film transistor substrate according to the present invention can prevent surface damage and thickness loss of the organic insulating resin except for the pad region by ashing the atmospheric plasma generator at a position corresponding to each pad region.

그리고, 본 발명에 따른 박막 트랜지스터 기판의 제조 방법은 대기압 플라즈마 발생기를 이용하여 제2 보호막을 표면처리함으로써 제2 보호막(유기 절연 레진)의 기본 물성은 보호하면서 제2 보호막 상에 형성되는 전극들과의 접촉력(Adhesion)을 향상시킬 수 있는 것과 동시에 불순물 제거의 효과를 동시에 얻을 수 있다. In the method of manufacturing a thin film transistor substrate according to the present invention, the basic property of the second protective film (organic insulating resin) is protected by surface treatment of the second protective film by using an atmospheric pressure plasma generator, And the effect of removing impurities can be obtained at the same time.

도 1는 본 발명의 실시 예에 따른 박막 트랜지스터 기판을 도시한 평면도이다.
도 2은 도 1에 도시된 박막 트랜지스터 기판을 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ' 선을 따라 절단하여 도시한 단면도이다.
도 3a 및 도 3b는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판의 제조 방법 중 제1 도전 패턴군의 제조 방법을 설명하기 위한 평면도 및 단면도이다.
도 4a 및 도 4b는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판의 제조 방법 중 반도체 패턴의 제조 방법을 나타내는 평면도 및 단면도이다.
도 5a 및 도 5b는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판의 제조 방법 중 제2 도전 패턴군의 제조 방법을 나타내는 평면도 및 단면도이다.
도 6a 및 도 6b는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판의 제조 방법 중 제3 도전 패턴군의 제조 방법을 나타내는 평면도 및 단면도이다.
도 7a 및 도 7b는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판의 제조 방법 중 게이트 컨택홀, 화소 컨택홀 및 데이터 컨택홀을 가지는 제1 및 제2 보호막의 제조 방법을 설명하기 위한 단면도들이다.
도 8a 내지 도 8d는 도 7a 및 도 7b에 도시된 제조 방법을 상세하게 설명하기 위한 단면도들이다.
도 9a 및 도 9b는 도 8a 내지 도 8d를 구체적으로 설명하기 위한 제1 및 제2 대기압 플라즈마 발생기를 나타낸 사시도이다.
도 10a 및 도 10b는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판의 제조 방법 중 제4 도전 패턴군의 제조 방법을 나타내는 평면도 및 단면도이다.
도 11a 내지 도 11d는 본 발명의 제2 실시 예에 따른 박막 트랜지스터 기판의 제조 방법 중 게이트 컨택홀, 화소 컨택홀 및 데이터 컨택홀을 가지는 제1 및 제2 보호막의 제조 방법을 구체적으로 설명하기 위한 제1 및 제2 대기압 플라즈마 발생기를 나타낸 사시도이다. 1 is a plan view showing a thin film transistor substrate according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view of the thin film transistor substrate shown in FIG. 1 taken along lines I-I ', II-II', and III-III '.
3A and 3B are a plan view and a cross-sectional view for explaining a method of manufacturing the first conductive pattern group in the method of manufacturing the TFT substrate according to the first embodiment of the present invention.
4A and 4B are a plan view and a cross-sectional view illustrating a method of manufacturing a semiconductor pattern in a method of manufacturing a thin film transistor substrate according to a first embodiment of the present invention.
5A and 5B are a plan view and a cross-sectional view illustrating a method of manufacturing the second conductive pattern group in the method of manufacturing the TFT substrate according to the first embodiment of the present invention.
6A and 6B are a plan view and a cross-sectional view illustrating a method of manufacturing the third conductive pattern group in the method of manufacturing the TFT substrate according to the first embodiment of the present invention.
FIGS. 7A and 7B are cross-sectional views illustrating a method of manufacturing a first and a second protective layer having a gate contact hole, a pixel contact hole, and a data contact hole in a method of manufacturing a TFT according to the first embodiment of the present invention .
FIGS. 8A to 8D are cross-sectional views for explaining the manufacturing method shown in FIGS. 7A and 7B in detail.
Figs. 9A and 9B are perspective views showing first and second atmospheric plasma generators for specifically explaining Figs. 8A to 8D.
10A and 10B are a plan view and a cross-sectional view illustrating a method of manufacturing a fourth conductive pattern group in a method of manufacturing a thin film transistor substrate according to a first embodiment of the present invention.
11A to 11D illustrate a method of manufacturing the first and second protective films having a gate contact hole, a pixel contact hole, and a data contact hole in a manufacturing method of a thin film transistor substrate according to a second embodiment of the present invention. 1 is a perspective view showing the first and second atmospheric plasma generators.

이하, 첨부된 도면을 참조하여 본 발명에 따른 실시 예를 상세하게 설명한다. 본 발명의 구성 및 그에 따른 작용 효과는 이하의 상세한 설명을 통해 명확하게 이해될 것이다. 본 발명의 상세한 설명에 앞서, 동일한 구성 요소에 대해서는 다른 도면 상에 표시되더라도 가능한 동일한 부호로 표시하며, 공지된 구성에 대해서는 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 구체적인 설명은 생략하기로 함에 유의한다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. The configuration of the present invention and the operation and effect thereof will be clearly understood through the following detailed description. Before describing the present invention in detail, the same components are denoted by the same reference symbols as possible even if they are displayed on different drawings. In the case where it is judged that the gist of the present invention may be blurred to a known configuration, do.

이하, 본 발명의 바람직한 실시 예를 도 1 내지 도 11d를 참조하여 상세히 설명하기로 한다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to FIGS. 1 to 11D.

도 1는 본 발명의 실시 예에 따른 박막 트랜지스터 기판을 도시한 평면도이고, 도 2은 도 1에 도시된 박막 트랜지스터 기판을 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ' 선을 따라 절단하여 도시한 단면도이다. FIG. 1 is a plan view showing a thin film transistor substrate according to an embodiment of the present invention. FIG. 2 is a cross-sectional view taken along line I-I ', II-II' and III-III ' Fig.

도 1 및 도 2에 도시된 박막 트랜지스터 기판은 게이트 라인(102) 및 데이터 라인(104) 각각과 접속된 박막 트랜지스터와, 그 교차 구조로 마련된 화소 영역에 형성된 화소 전극(120)과, 화소 영역에서 화소 전극(120)과 프린지 전계를 이루는 공통 전극(124)과, 게이트 라인(102)과 접속된 게이트 패드(150)와, 데이터 라인(104)과 접속된 데이터 패드(160)와, 공통 라인(126)과 접속된 공통 패드(140)를 구비한다. The thin film transistor substrate shown in Figs. 1 and 2 includes a thin film transistor connected to each of the gate line 102 and the data line 104, a pixel electrode 120 formed in a pixel region provided in the crossing structure, A gate pad 150 connected to the gate line 102, a data pad 160 connected to the data line 104, a common electrode 124 connected to the common line 124, 126 and a common pad 140 connected thereto.

박막 트랜지스터는 게이트 라인(102)에 공급되는 스캔 신호에 응답하여 데이터 라인(104)에 공급되는 화소 신호가 화소 전극(122)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(130)는 게이트 전극(106), 소스 전극(108), 드레인 전극(110), 활성층(114) 및 오믹 접촉층(116)을 구비한다.The thin film transistor causes a pixel signal supplied to the data line 104 to be charged and held in the pixel electrode 122 in response to a scan signal supplied to the gate line 102. The thin film transistor 130 includes a gate electrode 106, a source electrode 108, a drain electrode 110, an active layer 114, and an ohmic contact layer 116.

게이트 전극(106)은 게이트 라인(102)으로부터의 스캔 신호가 공급되도록 게이트 라인(102)과 접속된다. 이때, 게이트 전극(106)은 도 2에 도시된 바와 같이 이중층(102,103)으로 형성될 수 있으며, 단일층으로 형성될 수 있다. 소스 전극(108)은 데이터 라인(104)으로부터의 화소 신호가 공급되도록 데이터 라인(104)과 접속된다. 드레인 전극(110)은 활성층(114)의 채널부를 사이에 두고 소스 전극(108)과 마주하도록 형성되어 데이터 라인(104)으로부터의 화소 신호를 화소 전극(122)에 공급한다. 활성층(114)은 게이트 절연막(112)을 사이에 두고 게이트 전극(106)과 중첩되어 소스 및 드레인 전극(108,110) 사이의 채널부를 형성한다. 오믹 접촉층(116)은 소스 전극(108) 및 드레인 전극(110) 각각과 활성층(114) 사이, 즉 채널부를 제외한 활성층(114) 위에 형성된다. 이 오믹접촉층(116)은 소스 및 드레인 전극(108,110) 각각과 활성층(114) 사이의 전기 접촉 저항을 감소시키는 역할을 한다.The gate electrode 106 is connected to the gate line 102 so that a scan signal from the gate line 102 is supplied. At this time, the gate electrode 106 may be formed as a double layer 102 or 103 as shown in FIG. 2, or may be formed as a single layer. The source electrode 108 is connected to the data line 104 so that the pixel signal from the data line 104 is supplied. The drain electrode 110 is formed to face the source electrode 108 with the channel portion of the active layer 114 interposed therebetween and supplies a pixel signal from the data line 104 to the pixel electrode 122. The active layer 114 overlaps the gate electrode 106 with the gate insulating film 112 interposed therebetween to form a channel portion between the source and drain electrodes 108 and 110. The ohmic contact layer 116 is formed on the active layer 114 between the source electrode 108 and the drain electrode 110 and the active layer 114, The ohmic contact layer 116 serves to reduce electrical contact resistance between each of the source and drain electrodes 108 and 110 and the active layer 114.

화소 전극(122)은 박막 트랜지스터의 드레인 전극(110)과 직접 접속된다. 이에 따라, 화소 전극(122)은 박막 트랜지스터를 통해 데이터 라인(104)으로부터의 화소 신호가 공급된다. The pixel electrode 122 is directly connected to the drain electrode 110 of the thin film transistor. Accordingly, the pixel electrode 122 is supplied with the pixel signal from the data line 104 through the thin film transistor.

공통 전극(124)은 공통 라인(126)과 접속되어 공통 라인(126)을 통해 공통 전압이 공급된다. 여기서, 공통 전극은 게이트 절연막(112), 제1 및 제2 보호막(118,128)을 관통하는 연결 컨택홀(120)을 통해 노출된 공통 라인(126)과 전기적으로 접속된다. 이러한, 공통 전극(124)은 제1 및 제2 보호막(118,128)을 사이에 두고 화소 전극(122)과 중첩되어 프린지 필드를 형성한다. 이 프린지 필드에 의해 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 화상을 구현하게 된다. The common electrode 124 is connected to the common line 126 and a common voltage is supplied through the common line 126. Here, the common electrode is electrically connected to the common line 126 exposed through the gate insulating film 112 and the connection contact hole 120 passing through the first and second protective films 118 and 128. The common electrode 124 overlaps the pixel electrode 122 with the first and second protective films 118 and 128 interposed therebetween to form a fringe field. By this fringe field, liquid crystal molecules arranged in the horizontal direction between the thin film transistor substrate and the color filter substrate are rotated by dielectric anisotropy. The light transmittance of the liquid crystal molecules varies depending on the degree of rotation of the liquid crystal molecules, thereby realizing an image.

게이트 패드(150)는 게이트 드라이버(미도시)로부터의 스캔 신호를 게이트 라인(102)에 공급한다. 이를 위해, 게이트 패드(150)는 게이트 라인(102)과 접속된 게이트 패드 하부 전극(152)과, 제1 및 제2 보호막(118,128)과 게이트 절연막(112)을 관통하는 게이트 컨택홀(154)을 통해 게이트 하부 전극(152)과 접속된 게이트 패드 상부 전극(156)을 구성된다. 이때, 게이트 패드 하부 전극(152)은 도 2에 도시된 바와 같이 이중층(151,153)으로 형성될 수 있으며, 단일층으로 형성될 수 있다.The gate pad 150 supplies the gate line 102 with a scan signal from a gate driver (not shown). The gate pad 150 includes a gate pad lower electrode 152 connected to the gate line 102 and a gate contact hole 154 penetrating the first and second protective layers 118 and 128 and the gate insulating layer 112. [ And a gate pad upper electrode 156 connected to the gate lower electrode 152 through the gate pad upper electrode 156. [ At this time, the gate pad lower electrode 152 may be formed as a double layer 151 or 153 as shown in FIG. 2, or may be formed as a single layer.

데이터 패드(160)는 데이터 드라이버(미도시)로부터 화소 신호를 데이터 라인(104)에 공급한다. 이를 위해, 데이터 패드(160)는 데이터 라인(104)과 접속된 데이터 패드 하부 전극(162)과, 제1 및 제2 보호막(118,128)을 관통하는 데이터 컨택홀(164)을 통해 데이터 패드 하부 전극(162)과 접속된 데이터 패드 상부 전극(166)으로 구성된다. The data pad 160 supplies a pixel signal from the data driver (not shown) to the data line 104. The data pad 160 is connected to the data pad lower electrode 162 through the data pad lower electrode 162 connected to the data line 104 and the data contact hole 164 passing through the first and second protective films 118 and 128. [ And a data pad upper electrode 166 connected to the data pad upper electrode 162.

공통 패드(125)는 공통 신호를 공통 라인(126)에 공급한다. 이를 위해, 공통 패드(140)는 공통 라인(126)과 접속된 공통 패드 하부 전극(142)과, 게이트 절연막(112), 제1 및 제2 보호막(118,128)을 관통하는 공통 컨택홀(144)을 통해 공통 패드 하부 전극(142)과 접속된 공통 패드 상부 전극(146)으로 구성된다.The common pad 125 supplies a common signal to the common line 126. The common pad 140 includes a common pad lower electrode 142 connected to the common line 126 and a common contact hole 144 penetrating the gate insulating film 112 and the first and second protective films 118 and 128, And a common pad upper electrode 146 connected to the common pad lower electrode 142 through the common pad lower electrode 142.

도 3a 내지 도 9b는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 평면도 및 단면도들이다. 3A to 9B are a plan view and a cross-sectional view for explaining a method of manufacturing a TFT substrate according to a first embodiment of the present invention.

도 3a 및 도 3b는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판의 제조 방법 중 제1 도전 패턴군의 제조 방법을 설명하기 위한 평면도 및 단면도이다. 3A and 3B are a plan view and a cross-sectional view for explaining a method of manufacturing the first conductive pattern group in the method of manufacturing the TFT substrate according to the first embodiment of the present invention.

도 3a 및 도 3b를 참조하면, 기판(101) 상에 게이트 전극(106), 게이트 라인(102), 게이트 패드 하부 전극(152) 및 공통 패드 하부 전극(142)을 포함하는 제1 도전 패턴군이 형성된다. 3A and 3B, a first conductive pattern group including a gate electrode 106, a gate line 102, a gate pad lower electrode 152, and a common pad lower electrode 142 is formed on a substrate 101, .

구체적으로, 기판(101) 상에 스퍼터링 방법 등의 증착 방법을 통해 게이트 금속층이 형성된다. 여기서, 게이트 금속층은 몰리브덴(Mo), 티타늄(Ti), 구리(Cu), 알루미늄 네오듐(AlNd), 알루미늄(Al), 크롬(Cr), Mo 합금, Cu 합금, Al 합금 등과 같은 금속 물질로 형성되며, 금속 물질이 이중층으로 적층된 구조로 이용된다. 이어서, 제1 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 게이트 금속층이 패터닝됨으로써 게이트 라인(102), 게이트 전극(106), 게이트 패드 하부 전극(152) 및 공통 패드 하부 전극(142)을 포함하는 제1 도전 패턴군이 형성된다. 이와 같이, 도 3b에 도시된 바와 같이 제1 도전 패턴군이 금속 물질로 이중층으로 형성될 수 있으며, 금속 물질로 단일층으로 형성될 수 있다. Specifically, a gate metal layer is formed on the substrate 101 through a deposition method such as a sputtering method. Here, the gate metal layer is formed of a metal material such as molybdenum (Mo), titanium (Ti), copper (Cu), aluminum neodymium (AlNd), aluminum (Al), chromium (Cr), Mo alloy, Cu alloy, Al alloy, And is used as a structure in which a metal material is stacked as a double layer. Subsequently, the gate metal layer is patterned by a photolithography process and an etching process using the first mask to form a gate electrode 102, a gate electrode 106, a gate pad lower electrode 152 and a common pad lower electrode 142 1 conductive pattern group is formed. As shown in FIG. 3B, the first conductive pattern group may be formed of a metal material and may be formed of a single layer of a metal material.

도 4a 및 도 4b는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판의 제조 방법 중 반도체 패턴의 제조 방법을 설명하기 위한 평면도 및 단면도이다. 4A and 4B are a plan view and a cross-sectional view for explaining a method of manufacturing a semiconductor pattern in a method of manufacturing a thin film transistor substrate according to a first embodiment of the present invention.

도 4a 및 도 4b를 참조하면, 제1 도전 패턴군이 형성된 기판(101) 상에 게이트 절연막(112)이 형성되며, 게이트 절연막(112)이 형성된 기판(101) 상에 활성층(114) 및 오믹 접촉층(116)을 포함하는 반도체 패턴이 형성된다. 4A and 4B, a gate insulating layer 112 is formed on a substrate 101 on which a first group of conductive patterns is formed, and an active layer 114 and an ohmic contact layer are formed on a substrate 101 on which a gate insulating layer 112 is formed. A semiconductor pattern including the contact layer 116 is formed.

구체적으로, 제1 도전 패턴군이 형성된 기판(101) 상에 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연 물질이 전면 형성됨으로써 게이트 절연막(112)이 형성된다. 그런 다음, 게이트 절연막(112)이 형성된 기판(101) 상에 비정질 실리콘층 및 불순물(n+ 또는 p+)이 도핑된 비정질 실리콘층이 순차적으로 형성된다. 이어서, 제2 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 비정질 실리콘층 및 불순물(n+ 또는 p+)이 도핑된 비정질 실리콘층이 패터닝됨으로써 활성층(114) 및 오믹 접촉층(116)을 포함하는 반도체 패턴이 형성된다. Specifically, an inorganic insulating material such as silicon oxide (SiO x) or silicon nitride (SiN x) is formed on the entire surface of the substrate 101 on which the first conductive pattern group is formed, thereby forming the gate insulating film 112. Then, an amorphous silicon layer and an amorphous silicon layer doped with an impurity (n + or p +) are sequentially formed on the substrate 101 on which the gate insulating film 112 is formed. Subsequently, the amorphous silicon layer and the amorphous silicon layer doped with the impurity (n + or p +) are patterned by a photolithography process and an etching process using the second mask, thereby forming a semiconductor pattern including the active layer 114 and the ohmic contact layer 116 .

도 5a 및 도 5b는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판의 제조 방법 중 제2 도전 패턴군을 설명하기 위한 평면도 및 단면도이다. 5A and 5B are a plan view and a cross-sectional view illustrating a second conductive pattern group in a method of manufacturing a TFT substrate according to a first embodiment of the present invention.

도 5a 및 도 5b를 참조하면, 반도체 패턴이 형성된 기판(101) 상에 화소 전극(122)을 포함하는 제2 도전 패턴군이 형성된다.5A and 5B, a second conductive pattern group including a pixel electrode 122 is formed on a substrate 101 on which a semiconductor pattern is formed.

구체적으로, 반도체 패턴이 형성된 기판(101) 상에 스퍼터링 방법 등의 증착 방법을 통해 인듐 틴 옥사이드(Indium Tin Oxide; ITO) 등과 같은 제1 투명 도전층이 형성된다. 이어서, 제3 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 제1 투명 도전층이 패터닝됨으로써 화소 전극(122)을 포함하는 제2 도전 패턴군이 형성된다. Specifically, a first transparent conductive layer such as indium tin oxide (ITO) is formed on a substrate 101 on which a semiconductor pattern is formed through a deposition method such as a sputtering method. Then, the first transparent conductive layer is patterned by a photolithography process and an etching process using a third mask, thereby forming a second conductive pattern group including the pixel electrode 122. [

도 6a 및 도 6b는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판의 제조 방법 중 제3 도전 패턴군을 설명하기 위한 평면도 및 단면도이다. 6A and 6B are a plan view and a cross-sectional view illustrating a third conductive pattern group in the method of manufacturing a TFT substrate according to the first embodiment of the present invention.

도 6a 및 도 6b를 참조하면, 제2 도전 패턴군이 형성된 기판(101) 상에 소스 전극(108), 드레인 전극(110), 데이터 라인(104) 및 데이터 패드 하부 전극(162)을 포함하는 제3 도전 패턴군이 형성된다.6A and 6B, a source electrode 108, a drain electrode 110, a data line 104, and a data pad lower electrode 162 are formed on a substrate 101 on which a second group of conductive patterns is formed A third conductive pattern group is formed.

구체적으로, 제2 도전 패턴군이 형성된 기판(101) 상에 스퍼터링 방법 등의 증착 방법을 통해 데이터 금속층이 순차적으로 형성된다. 여기서, 데이터 금속층으로는 티타늄(Ti), 텅스텐(W), 알루미늄(Al)계 금속, 몰리브덴(Mo), 구리(Cu) 등이 이용된다. 이어서, 제4 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 데이터 금속층이 패터닝됨으로써 소스 전극(108), 드레인 전극(110), 데이터 라인(104) 및 데이터 패드 하부 전극(162)을 포함하는 제3 도전 패턴이 형성된다. 그런 다음, 소스 전극(108) 및 드레인 전극(110)을 마스크로 이들(108,110) 사이에 위치하는 오믹접촉층(116)이 제거됨으로써 활성층(114)이 노출된다.Specifically, a data metal layer is sequentially formed on the substrate 101 on which the second conductive pattern group is formed through a deposition method such as a sputtering method. Here, as the data metal layer, titanium (Ti), tungsten (W), aluminum (Al) metal, molybdenum (Mo), copper (Cu) and the like are used. Next, a data metal layer is patterned by a photolithography process and an etching process using a fourth mask to form a third conductive layer including a source electrode 108, a drain electrode 110, a data line 104 and a data pad lower electrode 162 A pattern is formed. Then, the active layer 114 is exposed by removing the ohmic contact layer 116 located between the source electrode 108 and the drain electrode 110 as a mask.

도 7a 및 도 7b는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판의 제조 방법 중 제1 및 제2 보호막의 제조 방법을 설명하기 위한 평면도 및 단면도이다. 7A and 7B are a plan view and a cross-sectional view for explaining a method of manufacturing the first and second protective films in the method of manufacturing the thin film transistor substrate according to the first embodiment of the present invention.

도 7a 및 도 7b를 참조하면, 제3 도전 패턴군이 형성된 기판(101) 상에 게이트 컨택홀(154), 데이터 컨택홀(164), 공통 컨택홀(144) 및 연결 컨택홀(120)을 가지는 제1 및 제2 보호막(118,128)이 형성된다. 이에 대해 도 8a 내지 도 8e를 결부하여 상세히 설명하기로 한다. 7A and 7B, a gate contact hole 154, a data contact hole 164, a common contact hole 144, and a connection contact hole 120 are formed on a substrate 101 on which a third group of conductive patterns is formed The first and second protective films 118 and 128 are formed. This will be described in detail with reference to Figs. 8A to 8E.

도 8a에 도시된 바와 같이 제3 도전 패턴군이 형성된 기판(101) 상에 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연 물질이 전면 형성됨으로써 제1 보호막(118)이 형성된다. 그런 다음, 제1 보호막(118) 상에 유기 절연 레진이 전면 형성됨으로써 제2 보호막(129)이 형성된다. 이어서, 도 8b에 도시된 바와 같이 임프린트 방식을 이용하여 게이트 컨택홀(154), 데이터 컨택홀(164), 공통 컨택홀(144) 및 연결 컨택홀(120)을 가지는 제1 및 제2 보호막(118,128)에 형성한다. An inorganic insulating material such as silicon oxide (SiOx) or silicon nitride (SiNx) is formed on the substrate 101 on which the third conductive pattern group is formed as shown in FIG. 8A, thereby forming the first protective film 118. [ Then, an organic insulating resin is entirely formed on the first protective film 118 to form a second protective film 129. Next, as shown in FIG. 8B, the first and second protective films (having a gate contact hole 154, a data contact hole 164, a common contact hole 144, and a connecting contact hole 120) 118, 128).

구체적으로, 제1 및 제2 보호막(118,129)이 형성된 기판(101) 상부에 홈(176,178)과 돌출부(172,174)를 가지는 임프린트용 몰드(170)가 정렬된다. 임프린트용 몰드(170)의 돌출부(172,174)는 데이터 컨택홀(164), 게이트 컨택홀(154)이 형성될 영역과 대응된다. 이러한, 임프린트용 몰드(170)는 도 8b에 도시된 바와 같이 제2 보호막(129)을 가압한다. 도 8c에 도시된 바와 같이 임프린트용 몰드(170)로 가압한 뒤 제1 보호막(118) 상에 제2 보호막(129)으로 이뤄진 잔존막(A,B)이 발생된다. 이러한, 잔존막(A,B)은 도 8c에 도시된 바와 같이 데이터 패드 영역과 게이트 패드 영역 각각에 서로 다른 두께로 남게 된다. 이는, 컨택홀의 크기가 서로 다르기 때문에 서로 다른 두께의 잔막이 남게 된다. 이에 따라, 각 패드 영역에 서로 다른 두께로 남은 잔존막 제거, 다수의 컨택홀이 형성될 영역에 제1 보호막(118) 제거 및 게이트 절연막(112) 제거, 유기 절연 레진(128)의 표면 처리를 제1 및 제2 대기압 플라즈마 발생기(200,210)를 이용하여 일괄 진행한다. 도 9a 및 도 9b를 결부하여 상세하게 설명하기로 한다. The imprint mold 170 having the grooves 176 and 178 and the protrusions 172 and 174 is aligned on the substrate 101 on which the first and second protective films 118 and 129 are formed. The protrusions 172 and 174 of the imprint mold 170 correspond to the regions where the data contact holes 164 and the gate contact holes 154 are to be formed. The imprint mold 170 presses the second protective film 129 as shown in FIG. 8B. After the imprint mold 170 is pressed as shown in FIG. 8C, the remaining films A and B formed of the second protective film 129 are formed on the first protective film 118. The remaining films A and B remain in different thicknesses in the data pad region and the gate pad region, respectively, as shown in FIG. 8C. This is because the sizes of the contact holes are different from each other, so that a residual film of different thickness remains. Thus, the first protective film 118 is removed and the gate insulating film 112 is removed, and the surface treatment of the organic insulating resin 128 is performed to remove the remaining film having different thicknesses in each pad region, the region where the plurality of contact holes are to be formed, Using the first and second atmospheric plasma generators 200 and 210 as a group. 9A and 9B will be described in detail.

도 9a 및 도 9b를 참고하면, 제1 대기압 플라즈마 발생기(200)는 게이트 패드 영역에 위치하여 게이트 패드 영역의 잔존막(B) 제거뿐만 아니라, 제1 보호막(118) 및 게이트 절연막(112)을 식각하여 게이트 컨택홀(154)을 형성하며, 제2 대기압 플라즈마 발생기(210)는 데이터 패드 영역에 위치하여 데이터 패드 영역의 잔존막(A) 제거와 제1 보호막(118)을 식각하여 데이터 컨택홀(164)을 형성하며, 유기 절연 레진(128)의 전면을 표면 처리한다. 9A and 9B, the first atmospheric-pressure plasma generator 200 is located in the gate pad region and not only removes the remaining film (B) in the gate pad region, but also removes the first protective film 118 and the gate insulating film 112 The second atmospheric plasma generator 210 is disposed in the data pad region to remove the remaining film A of the data pad region and to etch the first passivation film 118 to form data contact holes 154. [ And the surface of the organic insulating resin 128 is surface-treated.

제1 및 제2 대기압 플라즈마 발생기(200,210)를 이용하여 잔존막 제거와 다수의 컨택홀 형성에 대한 공정을 도 8c 내지 도 8e, 도 9a 및 도 9b를 결부하여 상세하게 설명하기로 한다. The processes for removing the remaining film and forming a plurality of contact holes using the first and second atmospheric plasma generators 200 and 210 will be described in detail with reference to FIGS. 8C to 8E, 9A and 9B. FIG.

먼저, 도 9a에 도시된 바와 같이 제1 대기압 플라즈마 발생기(200)를 게이트 패드 영역에 위치시킨 뒤, 도 8c에 도시된 게이트 패드 영역에 잔존하는 잔존막(B)을 애싱하여 제거한다. 이후, 도 8d에 도시된 바와 같이 제1 대기압 플라즈마 발생기(200)에 의해 발생된 플라즈마를 이용하여 잔존막(B)이 제거되어 노출된 제1 보호막(118)과 게이트 절연막(112)을 순차적으로 식각하여 도 8e에 도시된 바와 같이 게이트 패드 하부 전극(152)을 노출시킴으로써 게이트 컨택홀(154)이 형성된다. First, as shown in FIG. 9A, after the first atmospheric pressure plasma generator 200 is positioned in the gate pad region, the remaining film B remaining in the gate pad region shown in FIG. 8C is ashed and removed. 8D, the plasma generated by the first atmospheric plasma generator 200 is used to remove the remaining film B, and the exposed first protective film 118 and the gate insulating film 112 are sequentially The gate contact hole 154 is formed by etching to expose the gate pad lower electrode 152 as shown in FIG. 8E.

또한, 도 9a에 도시된 바와 같이 제2 대기압 플라즈마 발생기(210)를 데이터 패드 영역에 위치시킨 뒤, 도 8c에 도시된 데이터 패드 영역에 잔존하는 잔존막(A)을 애싱하여 제거한다. 이후, 도 8d에 도시된 바와 같이 제2 대기압 플라즈마 발생기(210)에 의해 발생된 플라즈마를 이용하여 잔존막(A)이 제거되어 노출된 제1 보호막(118)을 식각하여 도 8e에 도시된 바와 같이 데이터 패드 하부 전극(162)을 노출시킴으로써 데이터 컨택홀(164)이 형성된다. 그런 다음, 제2 대기압 플라즈마 발생기(210)를 이용하여 기판(101) 상에 형성된 유기 절연 레진(128)의 전면을 H2 플라즈마나 UV 세정으로 표면처리한다. 이는, 대기압 플라즈마 발생기의 표면 처리를 통해 유기 절연 레진인 제2 보호막(128)과 이후 증착될 전극들과의 접착력을 향상시키기 위함이다. 이러한, 표면처리과정은 생략할 수 있으며 사용자의 필요에 따라 선택할 수 있는 과정이다. 9A, after the second atmospheric plasma generator 210 is positioned in the data pad area, the remaining film A remaining in the data pad area shown in FIG. 8C is ashed and removed. Thereafter, as shown in FIG. 8D, the remaining film A is removed by using the plasma generated by the second atmospheric plasma generator 210 to etch the exposed first protective film 118, The data contact hole 164 is formed by exposing the data pad lower electrode 162 as well. Then, the entire surface of the organic insulating resin 128 formed on the substrate 101 is surface-treated with H 2 plasma or UV cleaning using the second atmospheric-pressure plasma generator 210. This is to improve the adhesion between the second protective layer 128, which is an organic insulating resin, and the electrodes to be deposited later, through surface treatment of the atmospheric plasma generator. This surface treatment process can be omitted and it can be selected according to the user's needs.

또한, 제1 대기압 플라즈마 발생기(200)는 게이트 패드 영역을 일괄적으로 처리하기 위해 게이트 패드 영역과 대응되는 길이(ℓ1)를 가지며, 제2 대기압 플라즈마 발생기(210)는 데이터 패드 영역을 일괄적으로 처리하기 위해 데이터 패드 영역과 대응되는 길이(ℓ2)를 가진다. Also, the first atmospheric plasma generator 200 has a length (l 1 ) corresponding to the gate pad area for collectively processing the gate pad area, and the second atmospheric plasma generator 210 has the data pad area as a lump Lt; RTI ID = 0.0 > (l2) < / RTI >

그리고, 도 9a에 도시된 바와 같이 제1 대기압 플라즈마 발생기(200)를 이용하여 게이트 패드 영역을 애싱 또는 플라즈마 처리한 후, 제2 대기압 플라즈마 발생기(210)를 이용하여 데이터 패드 영역을 애싱 또는 플라즈마 처리할 수 있으며, 도 9b에 도시된 바와 같이 게이트 패드 영역에 제1 대기압 플라즈마 발생기(200)를 위치시킴과 동시에 데이터 패드 영역에 제2 대기압 플라즈마 발생기(210)를 위치시켜 상기 애싱 또는 플라즈마 처리를 게이트 패드 영역 및 데이터 패드 영역에 동시에 할 수 있다. 9A, after ashing or plasma processing the gate pad region using the first atmospheric pressure plasma generator 200, the data pad region is subjected to ashing or plasma processing using the second atmospheric pressure plasma generator 210 9B, the first atmospheric plasma generator 200 may be positioned in the gate pad region and the second atmospheric plasma generator 210 may be positioned in the data pad region to apply the ashing or plasma processing to the gate pad region, The pad area and the data pad area simultaneously.

이와 같이, 종래 각 패드 영역에 서로 다른 두께로 잔존막이 남았을 경우에 가장 두꺼운 잔막을 기준으로 전면을 애싱하여 불필요한 두께가 감소되는 문제가 있었으나, 본 발명은 각 패드 영역에 대응되는 대기압 플라즈마 발생기를 위치시켜 필요한 두께만큼 애싱하므로 불필요한 두께가 감소되지 않으며 필요한 만큼 잔존막을 제거할 수 있다. 즉, 각 패드 영역에 대응되는 컨택홀의 크기에 따라 각기 다른 양의 잔존막을 선택적으로 제거 가능하다. As described above, there is a problem in that unnecessary thickness is reduced by ashing the entire surface with respect to the thickest remaining film when the remaining film is left with different thicknesses in the conventional pad regions. However, according to the present invention, the atmospheric pressure plasma generator corresponding to each pad region is positioned So that the unnecessary thickness is not reduced and the remaining film can be removed as needed. That is, different amounts of residual films can be selectively removed depending on the sizes of the contact holes corresponding to the respective pad regions.

또한, 상술한 바와 같이 잔존막이 남았을 경우에 잔존막이 남은 영역뿐만 아니라 유기 절연 레진의 전면을 애싱하여 패드 영역을 제외한 유기 절연 레진의 표면 손상 및 두께 손실이 될 수 있었으나, 본 발명은 각 패드 영역과 대응되는 위치에 대기압 플라즈마 발생기를 위치시켜 애싱처리하므로 패드 영역을 제외한 유기 절연 레진의 표면 손상 및 두께 손실을 방지할 수 있다.In addition, as described above, when the remaining film is left, the surface of the organic insulating resin except for the pad region may be damaged by ashing the not only the remaining film but also the surface of the organic insulating resin. However, It is possible to prevent the surface damage and the thickness loss of the organic insulating resin except for the pad region by ashing the atmospheric pressure plasma generator at the corresponding position.

도 10a 및 도 10b는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판의 제조 방법 중 제4 도전 패턴군을 설명하기 위한 평면도 및 단면도이다. 10A and 10B are a plan view and a cross-sectional view for explaining a fourth conductive pattern group in the method of manufacturing a TFT substrate according to the first embodiment of the present invention.

도 10a 및 도 10b를 참조하면, 제1 및 제2 보호막(118,128)이 형성된 기판(101) 상에 공통 전극(124), 게이트 패드 상부 전극(156), 데이터 패드 상부 전극(166) 및 공통 패드 상부 전극(146)을 포함하는 제4 도전 패턴군이 형성된다. 10A and 10B, a common electrode 124, a gate pad upper electrode 156, a data pad upper electrode 166, and a common pad 124 are formed on a substrate 101 on which first and second protective films 118 and 128 are formed, A fourth conductive pattern group including the upper electrode 146 is formed.

구체적으로, 제1 및 제2 보호막(118,128)이 형성된 기판(101) 상에 스퍼터링 방법 등의 증착 방법을 통해 제2 투명 도전층이 형성된다. 이어서, 제6 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 제2 투명 도전층이 패터닝됨으로써 공통 전극(124), 게이트 패드 상부 전극(156), 데이터 패드 상부 전극(166) 및 공통 패드 상부 전극(146)을 포함하는 제4 도전 패턴군이 형성된다. Specifically, a second transparent conductive layer is formed on the substrate 101 on which the first and second protective layers 118 and 128 are formed through a deposition method such as a sputtering method. Then, the second transparent conductive layer is patterned by the photolithography process and the etching process using the sixth mask to form the common electrode 124, the gate pad upper electrode 156, the data pad upper electrode 166, and the common pad upper electrode 146 ) Is formed on the second conductive pattern group.

본 발명의 제2 실시 예에 따른 박막 트랜지스터 기판의 제조 방법은 박막 트랜지스터 기판의 제조 방법 중 제1 및 제2 보호막의 제조 방법을 제외하고 동일하므로 나머지 제조 방법에 대해서는 생략하기로 한다. The manufacturing method of the thin film transistor substrate according to the second embodiment of the present invention is the same except for the manufacturing method of the first and second protective films in the manufacturing method of the thin film transistor substrate, and the remaining manufacturing method will be omitted.

도 7a 및 도 7b는 본 발명의 제2 실시 예에 따른 박막 트랜지스터 기판의 제조 방법 중 제1 및 제2 보호막의 제조 방법을 설명하기 위한 평면도 및 단면도이다. 7A and 7B are a plan view and a cross-sectional view for explaining a method of manufacturing the first and second protective films in the method of manufacturing the TFT substrate according to the second embodiment of the present invention.

도 7a 및 도 7b를 참조하면, 제3 도전 패턴군이 형성된 기판(101) 상에 게이트 컨택홀(154), 데이터 컨택홀(164), 공통 컨택홀(144) 및 연결 컨택홀(120)을 가지는 제1 및 제2 보호막(118,128)이 형성된다. 이에 대해 도 8a 내지 도 8d를 결부하여 상세히 설명하기로 한다.7A and 7B, a gate contact hole 154, a data contact hole 164, a common contact hole 144, and a connection contact hole 120 are formed on a substrate 101 on which a third group of conductive patterns is formed The first and second protective films 118 and 128 are formed. 8A to 8D will be described in detail.

도 8a에 도시된 바와 같이 제3 도전 패턴군이 형성된 기판(101) 상에 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연 물질이 전면 형성됨으로써 제1 보호막(118)이 형성된다. 그런 다음, 제1 보호막(118) 상에 유기 절연 레진이 전면 형성됨으로써 제2 보호막(129)이 형성된다. 이어서, 도 8b에 도시된 바와 같이 임프린트 방식을 이용하여 제2 보호막(129)을 가압하여 게이트 컨택홀(154), 데이터 컨택홀(164), 공통 컨택홀(144) 및 연결 컨택홀(120)을 가지는 제1 및 제2 보호막(118,128)이 형성된다.An inorganic insulating material such as silicon oxide (SiOx) or silicon nitride (SiNx) is formed on the substrate 101 on which the third conductive pattern group is formed as shown in FIG. 8A, thereby forming the first protective film 118. [ Then, an organic insulating resin is entirely formed on the first protective film 118 to form a second protective film 129. 8B, the second protective film 129 is pressed to form the gate contact hole 154, the data contact hole 164, the common contact hole 144, and the connection contact hole 120, The first and second protective films 118 and 128 are formed.

도 8b에 도시된 바와 같이 임프린트용 몰드(170)로 가압한 뒤 제1 보호막(118) 상에 제2 보호막(128)으로 이뤄진 잔존막(A,B)이 발생된다. 이때, 잔존막은 도 8b에 도시된 바와 같이 데이터 패드 영역(B)과 게이트 패드 영역(A) 각각에 서로 다른 두께로 남게 된다. 이러한, 각 패드 영역에 서로 다른 두께로 남은 잔존막 제거, 다수의 컨택홀이 형성될 영역에 제1 보호막(118) 제거 및 게이트 절연막(112) 제거, 유기 절연 레진(128)의 표면 처리를 대기압 플라즈마 발생기를 이용하여 일괄 진행한다. 도 11a 내지 도 11d를 결부하여 상세하게 설명하기로 하기로 하며, 제1 또는 제2 대기압 플라즈마 발생기(200,210) 중 하나의 대기압 플라즈마 발생기를 이용하여 서로 다른 두께의 잔존막을 선택적으로 제거하는 것을 설명하기로 한다. The remaining films A and B formed of the second protective film 128 are formed on the first protective film 118 after being pressed by the imprint mold 170 as shown in FIG. 8B. At this time, the remaining film remains in the data pad region B and the gate pad region A in different thicknesses as shown in FIG. 8B. The first protective film 118 is removed and the gate insulating film 112 is removed from the region where the plurality of contact holes are to be formed and the surface treatment of the organic insulating resin 128 is performed at atmospheric pressure Plasma generators are used to collectively proceed. 11A to 11D will be described in detail. It is explained that the remaining films having different thicknesses are selectively removed by using the atmospheric plasma generator of one of the first or second atmospheric plasma generators 200 and 210 .

우선, 제1 대기압 플라즈마 발생기(200)를 이용하여 잔존막(A,B), 제1 보호막(118), 게이트 절연막(112)을 식각하는 것을 예로 들어 설명하기로 한다. First, the remaining films A and B, the first protective film 118, and the gate insulating film 112 are etched using the first atmospheric-pressure plasma generator 200 as an example.

도 11a에 도시된 바와 같이 제1 대기압 플라즈마 발생기(200)를 게이트 패드 영역에 위치시킨 뒤, 도 8c에 도시된 바와 같이 게이트 패드 영역에 잔존하는 잔존막(B)을 애싱하여 제거한다. 이후, 도 8d에 도시된 바와 같이 제1 대기압 플라즈마 발생기(200)에 의해 발생된 플라즈마를 이용하여 잔존막(B)이 제거되어 노출된 제1 보호막(118)과 게이트 절연막(112)을 순차적으로 식각하여 도 8e에 도시된 바와 같이 게이트 패드 하부 전극(152)을 노출시킴으로써 게이트 컨택홀(154)이 형성된다. After the first atmospheric plasma generator 200 is positioned in the gate pad region as shown in FIG. 11A, the remaining film B remaining in the gate pad region is ashed and removed as shown in FIG. 8C. 8D, the plasma generated by the first atmospheric plasma generator 200 is used to remove the remaining film B, and the exposed first protective film 118 and the gate insulating film 112 are sequentially The gate contact hole 154 is formed by etching to expose the gate pad lower electrode 152 as shown in FIG. 8E.

다음, 도 11b에 도시된 바와 같이 제1 대기압 플라즈마 발생기(200)를 데이터 패드 영역에 위치시킨 뒤, 도 11b에 도시된 바와 같이 데이터 패드 영역과 대응되는 노줄들만 온(ON) 시켜 제1 방향으로 예로 들어 X축 방향으로 진행하여 데이터 패드 영역의 잔존막(B)을 애싱하여 제거한다. 이후, 도 8d에 도시된 바와 같이 제1 대기압 플라즈마 발생기(200)에 의해 발생된 플라즈마를 이용하여 잔존막(A)이 제거되어 노출된 제1 보호막(118)을 식각하여 데이터 패드 하부 전극(162)을 노출시킴으로써 데이터 컨택홀(164)이 형성된다.Next, as shown in FIG. 11B, the first atmospheric pressure plasma generator 200 is positioned in the data pad area, and then only the rows corresponding to the data pad area are turned ON, For example, the remaining film B in the data pad area is ashed and removed in the X-axis direction. Then, as shown in FIG. 8D, the remaining film A is removed using the plasma generated by the first atmospheric plasma generator 200, and the exposed first protective film 118 is etched to form the data pad lower electrode 162 The data contact hole 164 is formed.

마지막으로, 제1 대기압 플라즈마 발생기(200)를 이용하여 기판(101) 상에 형성된 유기 절연 레진(128)의 전면을 표면처리하며 이는 사용자의 필요에 따라 선택할 수 있다.Finally, the surface of the organic insulating resin 128 formed on the substrate 101 is surface-treated using the first atmospheric-pressure plasma generator 200, which can be selected according to the needs of the user.

제2 대기압 플라즈마 발생기(210)를 이용하여 잔존막(A,B), 제1 보호막(118), 게이트 절연막(128)을 식각하는 것을 예로 들어 설명하기로 한다. Etching the remaining films A and B, the first protective film 118 and the gate insulating film 128 using the second atmospheric-pressure plasma generator 210 will be described as an example.

먼저, 도 11c에 도시된 바와 같이 제2 대기압 플라즈마 발생기(210)를 데이터 패드 영역에 위치시킨 뒤, 도 8c에 도시된 데이터 패드 영역에 잔존하는 잔존막(B)을 애싱하여 제거한다. 이후, 도 8d에 도시된 바와 같이 제2 대기압 플라즈마 발생기(210)에 의해 발생된 플라즈마를 이용하여 잔존막(B)이 제거되어 노출된 제1 보호막(118)을 식각하여 도 8e에 도시된 바와 같이 데이터 패드 하부 전극(162)을 노출시킴으로서써 데이터 컨택홀(164)이 형성된다. First, as shown in FIG. 11C, the second atmospheric pressure plasma generator 210 is positioned in the data pad area, and the remaining film B remaining in the data pad area shown in FIG. 8C is ashed and removed. 8D, the residual film B is removed by using the plasma generated by the second atmospheric plasma generator 210, and the exposed first protective film 118 is etched to form a first protective film 118 as shown in FIG. 8E The data contact hole 164 is formed by exposing the data pad lower electrode 162 as shown in FIG.

다음, 도 11d에 도시된 바와 같이 제2 대기압 플라즈마 발생기(210)를 게이트 패드 영역에 위치시킨 뒤, 도 11d에 도시된 바와 같이 게이트 패드 영역과 대응되는 노즐들만 온(ON) 시켜 제2 방향으로 예로 들어 Y축 방향으로 진행하여 게이트 패드 영역의 잔존막(B)을 애싱하여 제거한다. 이후, 도 8d에 도시된 바와 같이 제2 대기압 플라즈마 발생기(210)에 의해 발생된 플라즈마를 이용하여 잔존막(B)이 제거되어 노출된 제1 보호막(118)과 게이트 절연막(112)을 순차적으로 식각하여 도 8e에 도시된 바와 같이 게이트 패드 하부 전극(152)을 노출시킴으로써 게이트 컨택홀(154)이 형성된다. Next, as shown in FIG. 11D, the second atmospheric plasma generator 210 is positioned in the gate pad region, and only the nozzles corresponding to the gate pad region are turned ON, as shown in FIG. 11D, For example, the remaining film (B) in the gate pad region is ashed and removed in the Y-axis direction. 8D, the plasma generated by the second atmospheric pressure plasma generator 210 is used to remove the residual film B, and the exposed first protective film 118 and the gate insulating film 112 are sequentially The gate contact hole 154 is formed by etching to expose the gate pad lower electrode 152 as shown in FIG. 8E.

마지막으로, 제2 대기압 플라즈마 발생기(210)를 이용하여 기판(101) 상에 형성된 유기 절연 레진(128)의 전면을 표면처리하며 이는 사용자의 필요에 따라 선택할 수 있다.Finally, the surface of the organic insulating resin 128 formed on the substrate 101 is surface-treated using the second atmospheric-pressure plasma generator 210, which can be selected according to the needs of the user.

이와 같이, 제1 또는 제2 대기압 플라즈마 중 하나만으로도 서로 다른 두께의 잔존막, 제1 보호막, 게이트 절연막을 선택적으로 제거할 수 있다. As described above, the remaining film, the first protective film, and the gate insulating film of different thicknesses can be selectively removed with only one of the first and second atmospheric plasma.

이상의 설명은 본 발명을 예시적으로 설명한 것에 불과하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술적 사상에서 벗어나지 않는 범위에서 다양한 변형이 가능할 것이다. 따라서 본 발명의 명세서에 개시된 실시 예들은 본 발명을 한정하는 것이 아니다. 본 발명의 범위는 아래의 특허청구범위에 의해 해석되어야 하며, 그와 균등한 범위 내에 있는 모든 기술도 본 발명의 범위에 포함되는 것으로 해석해야 할 것이다.The foregoing description is merely illustrative of the present invention, and various modifications may be made by those skilled in the art without departing from the spirit of the present invention. Accordingly, the embodiments disclosed in the specification of the present invention are not intended to limit the present invention. The scope of the present invention should be construed according to the following claims, and all the techniques within the scope of equivalents should be construed as being included in the scope of the present invention.

101 : 기판 102 : 게이트 라인
104 : 데이터 라인 106 : 게이트 전극
108 : 소스 전극 110 : 드레인 전극
112 : 게이트 절연막 114 : 활성층
116 : 오믹 접촉층 118 : 보호막
120 : 화소 전극 124 : 공통 전극
150 : 게이트 패드 160 : 데이터 패드101: substrate 102: gate line
104: Data line 106: Gate electrode
108: source electrode 110: drain electrode
112: gate insulating film 114: active layer
116: ohmic contact layer 118: protective film
120: pixel electrode 124: common electrode
150: gate pad 160: data pad

Claims (6)

삭제delete 삭제delete 게이트 절연막을 사이에 두고 서로 교차하게 되는 게이트 라인과 데이터 라인과 접속된 박막 트랜지스터를 기판 상에 형성하는 단계와;
상기 박막 트랜지스터가 형성된 기판 상에 제1 및 제2 보호막을 형성하는 단계와;
상기 제2 보호막을 임프린트용 몰드로 가압하는 단계와;
상기 게이트 라인과 접속된 게이트 패드가 형성된 영역과 상기 데이터 라인과 접속된 데이터 패드가 형성된 영역 중 어느 하나의 패드 영역에 대기압 플라즈마 발생기를 위치시켜 상기 임프린트용 몰드에 의해 각 패드 영역에 서로 다른 두께로 남은 잔존막 중 어느 하나의 잔존막을 제거하며, 상기 대기압 플라즈마 발생기에 포함된 노즐을 선택적으로 온 시켜 다른 하나의 패드 영역에 위치시켜 해당 패드 영역에 남은 잔존막을 제거하여 게이트 컨택홀 및 데이터 컨택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법. Forming a thin film transistor on a substrate, the thin film transistor being connected to a gate line and a data line intersecting each other with a gate insulating film interposed therebetween;
Forming first and second protective films on a substrate on which the thin film transistor is formed;
Pressing the second protective film with an imprint mold;
An atmospheric plasma generator is placed in a pad region of a region where a gate pad connected to the gate line is formed and a region where a data pad connected to the data line is formed, Removing the remaining film of one of the remaining remaining films, selectively turning on the nozzles included in the atmospheric-pressure plasma generator to place the remaining nozzles in another pad region, and removing the remaining film remaining in the corresponding pad region to form gate contact holes and data contact holes And forming a gate electrode on the substrate. 제3항에 있어서,
상기 게이트 컨택홀과 데이터 컨택홀을 형성하는 단계 이후에 상기 대기압 플라즈마 발생기를 이용하여 상기 제2 보호막을 표면처리하는 단계와;
상기 게이트 컨택홀 상에 게이트 패드 상부 전극과, 상기 데이터 컨택홀 상에 데이터 패드 상부 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법. The method of claim 3,
Surface-treating the second protective film using the atmospheric-pressure plasma generator after forming the gate contact hole and the data contact hole;
Forming a gate pad upper electrode on the gate contact hole and a data pad upper electrode on the data contact hole. 제3항에 있어서,
상기 게이트 컨택홀 및 데이터 컨택홀을 형성하는 단계는
상기 게이트 패드 영역에 상기 대기압 플라즈마 발생기를 위치시킨 뒤, 상기 임프린트용 몰드에 의해 상기 게이트 패드 영역에 남은 잔존막을 제거하고, 상기 제1 보호막 및 상기 게이트 절연막을 식각하여 상기 게이트 컨택홀을 형성하며,
상기 데이터 패드 영역에 상기 대기압 플라즈마 발생기를 위치시켜, 상기 대기압 플라즈마 발생기의 노즐 중 상기 데이터 패드 영역과 대응되는 노즐만 온 시켜 데이터 패드가 형성된 제1 방향으로 진행하여 상기 데이터 패드 영역에 남은 잔존막을 제거하여, 상기 제1 보호막을 식각하여 상기 데이터 컨택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법. The method of claim 3,
The step of forming the gate contact hole and the data contact hole
Forming an atmospheric pressure plasma generator in the gate pad region, removing the remaining film remaining in the gate pad region by the imprint mold, etching the first protective film and the gate insulating film to form the gate contact hole,
The atmospheric pressure plasma generator is positioned in the data pad area, and only the nozzle corresponding to the data pad area of the nozzle of the atmospheric pressure plasma generator is turned on to move in the first direction in which the data pad is formed, And forming the data contact hole by etching the first passivation layer. 제3항에 있어서,
상기 게이트 컨택홀 및 데이터 컨택홀을 형성하는 단계는
상기 데이터 패드 영역에 상기 대기압 플라즈마 발생기를 위치시킨 뒤, 상기 임프린트용 몰드에 의해 상기 데이터 패드에 남은 잔존막을 제거하고, 상기 제1 보호막을 식각하여 상기 데이터 컨택홀을 형성하며,
상기 게이트 패드 영역에 상기 대기압 플라즈마 발생기를 위치시켜 상기 대기압 플라즈마 발생기의 노즐 중 상기 게이트 패드 영역과 대응되는 노즐만 온 시켜 게이트 패드가 형성된 제2 방향으로 진행하여 상기 게이트 패드 영역에 남은 잔존막을 제거하며, 상기 제1 보호막 및 상기 게이트 절연막을 식각하여 상기 게이트 컨택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
The method of claim 3,
The step of forming the gate contact hole and the data contact hole
Forming an atmospheric pressure plasma generator in the data pad area, removing the remaining film on the data pad by the imprint mold, etching the first protective film to form the data contact hole,
The atmospheric pressure plasma generator is positioned in the gate pad region and only the nozzle corresponding to the gate pad region among the nozzles of the atmospheric pressure plasma generator is turned on to proceed in the second direction in which the gate pad is formed to remove the remaining film remaining in the gate pad region And etching the first protective film and the gate insulating film to form the gate contact hole.
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