KR100558712B1

KR100558712B1 - Thin film transistor array substrate and fabricating method thereof

Info

Publication number: KR100558712B1
Application number: KR1020030071361A
Authority: KR
Inventors: 류순성; 남승희; 오재영
Original assignee: 엘지.필립스 엘시디 주식회사
Priority date: 2003-10-14
Filing date: 2003-10-14
Publication date: 2006-03-10
Also published as: KR20050035644A

Abstract

본 발명은 마스크 공정 수를 절감할 수 있음과 아울러 배향성을 향상시킬 수 있는 박막 트랜지스터 어레이 기판 및 그 제조 방법에 관한 것이다.The present invention relates to a thin film transistor array substrate and a method of manufacturing the same, which can reduce the number of mask processes and improve orientation.

본 발명에 따른 박막 트랜지스터 어레이 기판의 제조방법은 기판 상에 게이트 라인, 상기 게이트 라인과 게이트절연막을 사이에 두고 절연되게 교차하여 화소 영역을 결정하는 데이터 라인, 상기 게이트 라인 및 데이터 라인의 교차부에 형성된 박막 트랜지스터, 상기 박막 트랜지스터와 접속되고 상기 화소 영역에 형성된 화소 전극, 상기 게이트라인과 접속되며 투명도전층을 포함하는 게이트패드, 상기 데이터라인과 접속되며 투명도전층을 포함하는 데이터패드를 형성하는 단계와, 상기 기판 전면에 보호막을 형성하는 단계와, 상기 게이트패드 및 데이터패드가 형성된 패드영역을 제외한 나머지 영역에 배향막을 인쇄하는 단계와, 상기 배향막을 마스크로 상기 보호막을 제거하여 상기 게이트패드 및 데이터패드에 포함된 투명도전층을 노출시키는 단계와, 상기 배향막의 배향성을 재생시키는 단계를 포함하는 것을 특징으로 한다.In the method of manufacturing a thin film transistor array substrate according to the present invention, a gate line, a data line for crossing the gate line and the gate insulating layer insulated from each other and insulated from each other to determine a pixel region, an intersection of the gate line and the data line Forming a formed thin film transistor, a pixel electrode connected to the thin film transistor and formed in the pixel region, a gate pad connected to the gate line and including a transparent conductive layer, and a data pad connected to the data line and including a transparent conductive layer; Forming a passivation layer on the entire surface of the substrate, printing an alignment layer on the remaining region except for the pad region where the gate pad and the data pad are formed, and removing the passivation layer using the alignment layer as a mask to remove the gate pad and the data pad. Exposing the transparent conductive layer contained in And regenerating the orientation of the alignment layer.

Description

박막 트랜지스터 어레이 기판 및 그 제조 방법{THIN FILM TRANSISTOR ARRAY SUBSTRATE AND FABRICATING METHOD THEREOF} Thin Film Transistor Array Substrate and Method for Manufacturing the Same {THIN FILM TRANSISTOR ARRAY SUBSTRATE AND FABRICATING METHOD THEREOF}

도 1은 종래 박막 트랜지스터 어레이 기판을 나타내는 평면도이다.1 is a plan view illustrating a conventional thin film transistor array substrate.

도 2는 도 1에 도시된 박막 트랜지스터 어레이 기판을 선"Ⅱ-Ⅱ'"를 따라 절단하여 도시한 단면도이다.FIG. 2 is a cross-sectional view of the thin film transistor array substrate illustrated in FIG. 1 taken along the line “II-II ′”.

도 3a 내지 도 3d는 도 2에 도시된 박막 트랜지스터 어레이 기판의 제조 방법을 단계적으로 도시한 단면도들이다.3A through 3D are cross-sectional views sequentially illustrating a method of manufacturing the thin film transistor array substrate illustrated in FIG. 2.

도 4는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판을 도시한 평면도이다.4 is a plan view illustrating a thin film transistor array substrate according to an exemplary embodiment of the present invention.

도 5는 도 4에 도시된 박막 트랜지스터 어레이 기판을 선"Ⅴ-Ⅴ'"를 따라 절단하여 도시한 단면도이다.FIG. 5 is a cross-sectional view of the thin film transistor array substrate illustrated in FIG. 4 taken along the line "V-V '".

도 6a 및 도 6b는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도이다.6A and 6B are plan views and cross-sectional views illustrating a first mask process in the method of manufacturing a thin film transistor array substrate according to an exemplary embodiment of the present invention.

도 7a 및 도 7b는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도이다.7A and 7B are plan views and cross-sectional views illustrating a second mask process in the method of manufacturing the thin film transistor array substrate according to the exemplary embodiment of the present invention.

도 8a 및 도 8b는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제3 마스크 공정을 설명하기 위한 평면도 및 단면도이다.8A and 8B are plan and cross-sectional views illustrating a third mask process in the method of manufacturing the thin film transistor array substrate according to the exemplary embodiment of the present invention.

도 9a 내지 도 9e는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제3 마스크 공정을 구체적으로 설명하기 위한 단면도이다.9A to 9E are cross-sectional views illustrating a third mask process in a method of manufacturing a thin film transistor array substrate according to an exemplary embodiment of the present invention.

도 10a 내지 도 10e는 도 5에 도시된 보호막 상에 형성된 배향막의 재생공정의 제1 실시 예를 나타내는 단면도이다.10A to 10E are cross-sectional views illustrating a first embodiment of a process of regenerating an alignment film formed on the protective film shown in FIG. 5.

도 11a 내지 도 11e는 도 5에 도시된 보호막 상에 형성된 배향막의 재생공정의 제2 실시 예를 나타내는 단면도이다.11A through 11E are cross-sectional views illustrating a second embodiment of a process of regenerating an alignment film formed on the protective film illustrated in FIG. 5.

도 12a 내지 도 12d는 도 5에 도시된 보호막 상에 형성된 배향막의 재생공정의 제3 실시 예를 나타내는 단면도이다.12A to 12D are cross-sectional views illustrating a third embodiment of a process of regenerating an alignment film formed on the protective film shown in FIG. 5.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

2,102 : 게이트라인 4,104 : 데이터라인2,102: Gate line 4,104: Data line

6,106 : 게이트전극 8,108 : 소스전극6,106: gate electrode 8,108: source electrode

10,110 : 드레인전극 14,114 : 활성층10,110 drain electrode 14,114 active layer

16,116 : 오믹접촉층 18,118 : 보호막16,116 ohmic contact layer 18,118 protective film

22,122 : 화소전극 30,130 : 박막트랜지스터22,122: pixel electrode 30,130: thin film transistor

40,140 : 스토리지캐패시터 50,150 : 게이트패드40,140: Storage capacitor 50,150: Gate pad

60,160 : 데이터패드 170 : 투명도전막60,160: data pad 170: transparent conductive film

172 : 게이트금속막 300,302 : 배향막172: gate metal film 300,302: alignment film

본 발명은 박막 트랜지스터 어레이 기판에 관한 것으로, 특히 공정을 단순화시킴과 아울러 배향성을 향상시킬 수 있는 박막 트랜지스터 어레이 기판 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor array substrate, and more particularly, to a thin film transistor array substrate and a method of manufacturing the same, which can simplify a process and improve orientation.

액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정 표시 장치는 액정 표시 장치는 상하부 기판에 대향하게 배치된 화소 전극과 공통 전극 사이에 형성되는 전계에 의해 액정을 구동하게 된다.The liquid crystal display device displays an image by adjusting the light transmittance of the liquid crystal using an electric field. In the liquid crystal display device, the liquid crystal display device drives the liquid crystal by an electric field formed between the pixel electrode and the common electrode disposed to face the upper and lower substrates.

액정 표시 장치는 서로 대향하여 합착된 하부 어레이 기판(박막트랜지스터 어레이 기판) 및 상부 어레이 기판(칼라 필터 어레이 기판)과, 두 기판 사이에서 셀갭을 일정하게 유지시키기 위한 스페이서와, 그 셀갭에 채워진 액정을 구비한다.The liquid crystal display includes a lower array substrate (thin film transistor array substrate) and an upper array substrate (color filter array substrate) bonded to each other, a spacer for maintaining a constant cell gap between the two substrates, and a liquid crystal filled in the cell gap. Equipped.

하부 어레이 기판은 다수의 신호 배선들 및 박막 트랜지스터와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다. 상부 어레이 기판은 칼러 구현을 위한 칼라 필터 및 빛샘 방지를 위한 블랙 매트릭스와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다.The lower array substrate is composed of a plurality of signal wires and thin film transistors, and an alignment film coated thereon for liquid crystal alignment. The upper array substrate is composed of a color filter for color implementation and a black matrix for light leakage prevention, and an alignment film coated thereon for liquid crystal alignment.

이러한 액정 표시 장치에서 박막 트랜지스터 어레이 기판은 반도체 공정을 포함함과 아울러 다수의 마스크 공정을 필요로 함에 따라 제조 공정이 복잡하여 액정 패널 제조 단가 상승의 중요 원인이 되고 있다. 이를 해결하기 위하여, 박막 트랜지스터 어레이 기판은 마스크 공정수를 줄이는 방향으로 발전하고 있다. 이는 하나의 마스크 공정이 박막 증착 공정, 세정 공정, 포토리쏘그래피 공정, 식각 공정, 포토레지스트 박리 공정, 검사 공정 등과 같은 많은 공정을 포함하고 있기 때문이다. 이에 따라, 최근에는 박막트랜지스터 어레이 기판의 표준 마스크 공정이던 5 마스크 공정에서 하나의 마스크 공정을 줄인 4 마스크 공정이 대두되고 있다. In such a liquid crystal display device, the thin film transistor array substrate includes a semiconductor process and requires a plurality of mask processes, and thus, the manufacturing process is complicated, which is an important cause of an increase in the manufacturing cost of the liquid crystal panel. In order to solve this problem, the thin film transistor array substrate is developing in a direction of reducing the number of mask processes. This is because one mask process includes many processes such as a thin film deposition process, a cleaning process, a photolithography process, an etching process, a photoresist stripping process, and an inspection process. Accordingly, in recent years, a four-mask process that reduces one mask process in a five-mask process, which is a standard mask process of a thin film transistor array substrate, has emerged.

도 1은 종래의 4마스크 공정을 이용한 박막트랜지스터 어레이 기판을 도시한 평면도이고, 도 2는 도 1에서 선"Ⅱ-Ⅱ'"를 따라 절취한 박막트랜지스터 어레이 기판을 도시한 단면도이다.FIG. 1 is a plan view illustrating a thin film transistor array substrate using a conventional four mask process, and FIG. 2 is a cross-sectional view illustrating a thin film transistor array substrate taken along line “II-II ′” in FIG. 1.

도 1 및 도 2에 도시된 박막트랜지스터 어레이 기판은 하부 기판(1) 위에 게이트 절연막(12)을 사이에 두고 교차하게 형성된 게이트 라인(2) 및 데이터 라인(4)과, 그 교차부마다 형성된 박막 트랜지스터(30)와, 그 교차 구조로 마련된 화소 영역에 형성된 화소 전극(22)과, 게이트라인(2)과 스토리지전극(28)의 중첩부에 형성된 스토리지 캐패시터(40)와, 게이트 라인(2)과 접속된 게이트 패드(50)와, 데이터 라인(4)과 접속된 데이터 패드(60)를 구비한다.The thin film transistor array substrate illustrated in FIGS. 1 and 2 includes a gate line 2 and a data line 4 intersecting each other with a gate insulating layer 12 interposed therebetween on a lower substrate 1, and a thin film formed at each intersection thereof. A transistor 30, a pixel electrode 22 formed in a cross-sectional pixel region, a storage capacitor 40 formed at an overlapping portion of the gate line 2 and the storage electrode 28, and a gate line 2; And a gate pad 50 connected to each other and a data pad 60 connected to the data line 4.

게이트 신호를 공급하는 게이트 라인(2)과 데이터 신호를 공급하는 데이터 라인(4)은 교차 구조로 형성되어 화소 영역(5)을 정의한다.The gate line 2 for supplying the gate signal and the data line 4 for supplying the data signal are formed in an intersecting structure to define the pixel region 5.

박막 트랜지스터(30)는 게이트 라인(2)의 게이트 신호에 응답하여 데이터 라인(4)의 화소 신호가 화소 전극(22)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(30)는 게이트 라인(2)에 접속된 게이트 전극(6)과, 데이터 라인(4)에 접속된 소스 전극(8)과, 화소 전극(22)에 접속된 드레인 전극(10)을 구비한다. 또한, 박막 트랜지스터(30)는 게이트 전극(6)과 게이트 절연막(12)을 사이에 두고 중첩되면서 소스 전극(8)과 드레인 전극(8) 사이에 채널을 형성하는 활성층(14)을 더 구비한다. The thin film transistor 30 keeps the pixel signal of the data line 4 charged and held in the pixel electrode 22 in response to the gate signal of the gate line 2. To this end, the thin film transistor 30 includes a gate electrode 6 connected to the gate line 2, a source electrode 8 connected to the data line 4, and a drain electrode connected to the pixel electrode 22. 10). In addition, the thin film transistor 30 further includes an active layer 14 overlapping with the gate electrode 6 and the gate insulating layer 12 therebetween to form a channel between the source electrode 8 and the drain electrode 8. .

그리고, 활성층(14)은 데이터 라인(4), 데이터 패드 하부 전극(62), 그리고 스토리지 전극(28)과도 중첩되게 형성된다. 이러한 활성층(14) 위에는 데이터 라인(4), 소스 전극(8), 드레인 전극(8), 데이터 패드 하부 전극(62), 그리고 스토리지 전극(28)과 오믹 접촉을 위한 오믹 접촉층(16)이 더 형성된다.The active layer 14 also overlaps the data line 4, the data pad lower electrode 62, and the storage electrode 28. On the active layer 14, an ohmic contact layer 16 for ohmic contact with the data line 4, the source electrode 8, the drain electrode 8, the data pad lower electrode 62, and the storage electrode 28 is provided. More is formed.

화소 전극(22)은 보호막(18)을 관통하는 제1 접촉홀(40)을 통해 박막 트랜지스터(30)의 드레인 전극(10)과 접속되어 화소 영역(5)에 형성된다. The pixel electrode 22 is connected to the drain electrode 10 of the thin film transistor 30 through the first contact hole 40 penetrating the passivation layer 18 and is formed in the pixel region 5.

이에 따라, 박막 트랜지스터(30)를 통해 화소 신호가 공급된 화소 전극(22)과 기준 전압이 공급된 공통 전극(도시하지 않음) 사이에는 전계가 형성된다. 이러한 전계에 의해 하부 어레이 기판과 상부 어레이 기판 사이의 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역(5)을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.Accordingly, an electric field is formed between the pixel electrode 22 supplied with the pixel signal through the thin film transistor 30 and the common electrode (not shown) supplied with the reference voltage. This electric field causes the liquid crystal molecules between the lower array substrate and the upper array substrate to rotate by dielectric anisotropy. The light transmittance passing through the pixel region 5 is changed according to the degree of rotation of the liquid crystal molecules, thereby realizing grayscale.

스토리지 캐패시터(40)는 게이트 라인(2)과, 그 게이트 라인(2)과 게이트 절연막(12), 활성층(14), 그리고 오믹 접촉층(16)을 사이에 두고 중첩되는 스토리지 전극(28)과, 그 스토리지 전극(28)과 보호막(18)에 형성된 제2 접촉홀(42)을 통해 접속된 화소 전극(22)으로 구성된다. 이러한 스토리지 캐패시터(40)는 화소 전극(22)에 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 한다.The storage capacitor 40 includes a gate line 2, a storage electrode 28 overlapping the gate line 2, the gate insulating layer 12, the active layer 14, and the ohmic contact layer 16 therebetween. And the pixel electrode 22 connected through the storage electrode 28 and the second contact hole 42 formed in the protective film 18. The storage capacitor 40 allows the pixel signal charged in the pixel electrode 22 to remain stable until the next pixel signal is charged.

게이트패드(50)는 게이트드라이버(도시하지 않음)와 접속되어 게이트라인(2)에 게이트신호를 공급한다. 이러한 게이트 패드(50)는 게이트 라인(2)으로부터 연장되는 게이트 패드 하부 전극(52)과, 게이트 절연막(12) 및 보호막(18)을 관통하는 제3 접촉홀(56)을 통해 게이트 패드 하부 전극(52)과 접속된 게이트 패드 상부 전극(54)으로 구성된다.The gate pad 50 is connected to a gate driver (not shown) to supply a gate signal to the gate line 2. The gate pad 50 has a gate pad lower electrode 52 extending from the gate line 2 and a third contact hole 56 penetrating through the gate insulating layer 12 and the passivation layer 18. And a gate pad upper electrode 54 connected to 52.

데이터패드(60)는 데이터 드라이버(도시하지 않음)와 접속되어 데이터라인(4)에 데이터신호를 공급한다. 이러한 데이터 패드(60)는 데이터 라인(4)으로부터 연장되는 데이터 패드 하부 전극(62)과, 보호막(18)을 관통하는 제4 접촉홀(66)을 통해 데이터 패드 하부 전극(62)과 접속된 데이터 패드 상부 전극(64)으로 구성된다.The data pad 60 is connected to a data driver (not shown) to supply a data signal to the data line 4. The data pad 60 is connected to the data pad lower electrode 62 through a data pad lower electrode 62 extending from the data line 4 and a fourth contact hole 66 passing through the passivation layer 18. It consists of a data pad upper electrode 64.

이러한 구성을 가지는 박막 트랜지스터 어레이 기판의 제조 방법을 4마스크 공정을 이용하여 상세히 하면 도 3a 내지 도 3d에 도시된 바와 같다.A method of manufacturing a thin film transistor array substrate having such a configuration will be described with reference to FIGS. 3A to 3D in detail using a four mask process.

도 3a를 참조하면, 제1 마스크 공정을 이용하여 하부 기판(1) 상에 게이트 라인(2), 게이트 전극(6) 및 게이트 패드 하부 전극(52)을 포함하는 제1 도전 패턴군이 형성된다.Referring to FIG. 3A, a first conductive pattern group including a gate line 2, a gate electrode 6, and a gate pad lower electrode 52 is formed on the lower substrate 1 by using a first mask process. .

이를 상세히 설명하면, 하부 기판(1) 상에 스퍼터링 방법 등의 증착 방법을 통해 게이트금속층이 형성된다. 이어서, 제1 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 게이트 금속층이 패터닝됨으로써 게이트 라인(2), 게이트 전극(6) 및 게이트 패드 하부 전극(52)을 포함하는 제1 도전 패턴군이 형성된다. 여기서, 게이트금속층으로는 알루미늄계 금속 등이 이용된다.In detail, the gate metal layer is formed on the lower substrate 1 through a deposition method such as a sputtering method. Subsequently, the gate metal layer is patterned by a photolithography process and an etching process using a first mask to form a first conductive pattern group including the gate line 2, the gate electrode 6, and the gate pad lower electrode 52. . Here, an aluminum metal or the like is used as the gate metal layer.

도 3b를 참조하면, 제1 도전 패턴군이 형성된 하부 기판(1) 상에 게이트 절연막(12)이 도포된다. 그리고 제2 마스크 공정을 이용하여 게이트 절연막(12) 위에 활성층(14) 및 오믹 접촉층(16)을 포함하는 반도체 패턴과; 데이터 라인(4), 소스 전극(8), 드레인 전극(10), 데이터 패드 하부 전극(62), 스토리지 전극(28)을 포함하는 제2 도전 패턴군이 형성된다.Referring to FIG. 3B, a gate insulating layer 12 is coated on the lower substrate 1 on which the first conductive pattern group is formed. A semiconductor pattern including an active layer 14 and an ohmic contact layer 16 on the gate insulating layer 12 using a second mask process; A second conductive pattern group including the data line 4, the source electrode 8, the drain electrode 10, the data pad lower electrode 62, and the storage electrode 28 is formed.

이를 상세히 설명하면, 제1 도전 패턴군이 형성된 하부 기판(1) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 게이트 절연막(12), 비정질 실리콘층, n+ 비정질 실리콘층, 그리고 데이터금속층이 순차적으로 형성된다. 여기서, 게이트 절연막(12)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다. 데이터 금속으로는 몰리브덴(Mo), 티타늄, 탄탈륨, 몰리브덴 합금(Mo alloy) 등이 이용된다.In detail, the gate insulating layer 12, the amorphous silicon layer, the n + amorphous silicon layer, and the data metal layer are sequentially formed on the lower substrate 1 on which the first conductive pattern group is formed through a deposition method such as PECVD or sputtering. do. Here, as the material of the gate insulating film 12, an inorganic insulating material such as silicon oxide (SiOx) or silicon nitride (SiNx) is used. As the data metal, molybdenum (Mo), titanium, tantalum, molybdenum alloy (Mo alloy) and the like are used.

이어서, 데이터 금속층 위에 제2 마스크를 이용한 포토리쏘그래피 공정으로 포토레지스트 패턴을 형성하게 된다. 이 경우 제2 마스크로는 박막 트랜지스터의 채널부에 회절 노광부를 갖는 회절 노광 마스크를 이용함으로써 채널부의 포토레지스트 패턴이 다른 소스/드레인 패턴부 보다 낮은 높이를 갖게 한다.Subsequently, a photoresist pattern is formed on the data metal layer by a photolithography process using a second mask. In this case, by using a diffraction exposure mask having a diffraction exposure portion in the channel portion of the thin film transistor, the photoresist pattern of the channel portion has a lower height than other source / drain pattern portions.

이어서, 포토레지스트 패턴을 이용한 습식 식각 공정으로 소스/드레인 금속층이 패터닝됨으로써 데이터 라인(4), 소스 전극(8), 그 소스 전극(8)과 일체화된 드레인 전극(10), 스토리지 전극(28)을 포함하는 제2 도전 패턴군이 형성된다.Subsequently, the source / drain metal layer is patterned by a wet etching process using a photoresist pattern, so that the data line 4, the source electrode 8, the drain electrode 10 integrated with the source electrode 8, and the storage electrode 28 are formed. A second conductive pattern group including a is formed.

그 다음, 동일한 포토레지스트 패턴을 이용한 건식 식각공정으로 n+ 비정질 실리콘층과 비정질 실리콘층이 동시에 패터닝됨으로써 오믹 접촉층(14)과 활성층(16)이 형성된다.Then, the ohmic contact layer 14 and the active layer 16 are formed by simultaneously patterning the n + amorphous silicon layer and the amorphous silicon layer by a dry etching process using the same photoresist pattern.

그리고, 애싱(Ashing) 공정으로 채널부에서 상대적으로 낮은 높이를 갖는 포토레지스트 패턴이 제거된 후 건식 식각 공정으로 채널부의 소스/드레인 금속 패턴 및 오믹 접촉층(16)이 식각된다. 이에 따라, 채널부의 활성층(14)이 노출되어 소스 전극(8)과 드레인 전극(10)이 분리된다.The source / drain metal pattern and the ohmic contact layer 16 of the channel portion are etched after the photoresist pattern having a relatively low height is removed from the channel portion by an ashing process. Accordingly, the active layer 14 of the channel portion is exposed to separate the source electrode 8 and the drain electrode 10.

이어서, 스트립 공정으로 제2 도전 패턴군 위에 남아 있던 포토레지스트 패턴이 제거된다.Subsequently, the photoresist pattern remaining on the second conductive pattern group is removed by a stripping process.

도 3c를 참조하면, 제2 도전 패턴군이 형성된 게이트 절연막(12) 상에 제3 마스크 공정을 이용하여 제1 내지 제4 접촉홀들(20,42,56,66)을 포함하는 보호막(18)이 형성된다.Referring to FIG. 3C, a passivation layer 18 including first to fourth contact holes 20, 42, 56, and 66 may be formed on the gate insulating layer 12 on which the second conductive pattern group is formed by using a third mask process. ) Is formed.

상세히 하면, 제2 도전 패턴군이 형성된 게이트 절연막(12) 상에 PECVD 등의 증착 방법으로 보호막(18)이 전면 형성된다. 이어서, 보호막(18)이 제3 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 패터닝됨으로써 제1 내지 제4 접촉홀들(20,42,56,66)이 형성된다. 제1 접촉홀(20)은 보호막(18)을 관통하여 드레인 전극(10)을 노출시키고, 제2 접촉홀(42)은 보호막(18)을 관통하여 스토리지 전극(28)을 노출시킨다. 제3 접촉홀(56)은 보호막(18) 및 게이트 절연막(12)을 관통하여 게이트 패드 하부 전극(52)을 노출시키고, 제4 접촉홀(66)은 보호막(18)을 관통하여 데이터 패드 하부 전극(62)을 노출시킨다. 여기서, 데이터 금속으로 몰리브덴(Mo)과 같이 건식 식각비 큰 금속이 이용되는 경우 제1, 제2, 제4 접촉홀(20, 42, 66) 각각은 드레인 전극(10), 스토리지 전극(28), 데이터 패드 하 부 전극(62)까지 관통하여 그들의 측면을 노출시키게 된다. In detail, the protective film 18 is entirely formed on the gate insulating film 12 on which the second conductive pattern group is formed by a deposition method such as PECVD. Subsequently, the passivation layer 18 is patterned by a photolithography process and an etching process using a third mask to form first to fourth contact holes 20, 42, 56, and 66. The first contact hole 20 penetrates the passivation layer 18 to expose the drain electrode 10, and the second contact hole 42 penetrates the passivation layer 18 to expose the storage electrode 28. The third contact hole 56 penetrates the passivation layer 18 and the gate insulating layer 12 to expose the gate pad lower electrode 52, and the fourth contact hole 66 penetrates the passivation layer 18 to lower the data pad. The electrode 62 is exposed. Here, when a metal having a large dry etching ratio such as molybdenum (Mo) is used as the data metal, each of the first, second, and fourth contact holes 20, 42, and 66 may have a drain electrode 10 and a storage electrode 28. As a result, the data pad lower electrode 62 penetrates to expose the side surface thereof.

보호막(18)의 재료로는 게이트 절연막(12)과 같은 무기 절연 물질이나 유전상수가 작은 아크릴(acryl)계 유기 화합물, BCB 또는 PFCB 등과 같은 유기 절연 물질이 이용된다.As the material of the protective film 18, an inorganic insulating material such as the gate insulating film 12 or an organic insulating material such as an acryl-based organic compound having a low dielectric constant, BCB, or PFCB is used.

도 3d를 참조하면, 제4 마스크 공정을 이용하여 보호막(18) 상에 화소 전극(22), 게이트 패드 상부 전극(54), 데이터 패드 상부 전극(64)을 포함하는 제3 도전 패턴군이 형성된다.Referring to FIG. 3D, a third conductive pattern group including the pixel electrode 22, the gate pad upper electrode 54, and the data pad upper electrode 64 is formed on the passivation layer 18 by using a fourth mask process. do.

상세히 하면, 보호막(18) 상에 스퍼터링 등의 증착 방법으로 투명 도전막이 도포된다. 이어서 제4 마스크를 이용한 포토리쏘그래피 공정과 식각 공정을 통해 투명 도전막이 패텅님됨으로써 화소 전극(22), 게이트 패드 상부 전극(54), 데이터 패드 상부 전극(64)을 포함하는 제3 도전 패턴군이 형성된다. 화소 전극(22)은 제1 접촉홀(20)을 통해 드레인 전극(10)과 전기적으로 접속되고, 제2 접촉홀(42)을 통해 스토리지 전극(28)과 전기적으로 접속된다. 게이트 패드 상부 전극(54)는 제3 접촉홀(56)을 통해 게이트 패드 하부 전극(52)과 전기적으로 접속된다. 데이터 패드 상부 전극(64)은 제4 접촉홀(66)을 통해 데이터 패드 하부 전극(62)과 전기적으로 접속된다. In detail, the transparent conductive film is apply | coated on the protective film 18 by the vapor deposition method, such as sputtering. Subsequently, the transparent conductive layer is etched through a photolithography process and an etching process using a fourth mask, thereby forming a third conductive pattern group including the pixel electrode 22, the gate pad upper electrode 54, and the data pad upper electrode 64. Is formed. The pixel electrode 22 is electrically connected to the drain electrode 10 through the first contact hole 20 and electrically connected to the storage electrode 28 through the second contact hole 42. The gate pad upper electrode 54 is electrically connected to the gate pad lower electrode 52 through the third contact hole 56. The data pad upper electrode 64 is electrically connected to the data pad lower electrode 62 through the fourth contact hole 66.

여기서, 투명 도전막의 재료로는 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 틴 옥사이드(Tin Oxide : TO), 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide : IZO) 및 인듐 징크 옥사이드(Indium Zinc Oxide : IZO) 중 어느 하나가 이용된다.Herein, materials of the transparent conductive film include indium tin oxide (ITO), tin oxide (TO), indium tin zinc oxide (IZO), and indium zinc oxide (IZO). ) Is used.

이와 같이, 종래 박막 트랜지스터 어레이 기판 및 그 제조 방법은 4마스크 공정을 채용함으로써 5마스크 공정을 이용한 경우보다 제조 공정수를 줄임과 아울러 그에 비례하는 제조 단가를 절감할 수 있게 된다. 그러나, 4 마스크 공정 역시 여전히 제조 공정이 복잡하여 원가 절감에 한계가 있으므로 제조 공정을 더욱 단순화하여 제조 단가를 더욱 줄일 수 있는 방안이 요구된다.As described above, the conventional thin film transistor array substrate and the method of manufacturing the same can reduce the number of manufacturing steps and reduce manufacturing costs in proportion to the case of using the 5 mask process by employing a four mask process. However, since the four mask process is still complicated and the manufacturing cost is limited, there is a need for a method of further reducing the manufacturing cost by simplifying the manufacturing process.

따라서, 본 발명의 목적은 마스크 공정 수를 절감할 수 있는 박막트랜지스터 어레이 기판 및 그 제조 방법을 제공하는 것이다.Accordingly, an object of the present invention is to provide a thin film transistor array substrate and a method of manufacturing the same, which can reduce the number of mask processes.

또한, 본 발명의 다른 목적은 배향성을 향상시킬 수 있는 박막트랜지스터 어레이 기판 및 그 제조방법을 제공하는 것이다.
In addition, another object of the present invention is to provide a thin film transistor array substrate and its manufacturing method which can improve the orientation.

상기 목적을 달성하기 위하여, 본 발명에 따른 박막트랜지스터 어레이 기판의 제조방법은 기판 상에 게이트 라인, 상기 게이트 라인과 게이트절연막을 사이에 두고 절연되게 교차하여 화소 영역을 결정하는 데이터 라인, 상기 게이트 라인 및 데이터 라인의 교차부에 형성된 박막 트랜지스터, 상기 박막 트랜지스터와 접속되고 상기 화소 영역에 형성된 화소 전극, 상기 게이트라인과 접속되며 투명도전층을 포함하는 게이트패드, 상기 데이터라인과 접속되며 투명도전층을 포함하는 데이터패드를 형성하는 단계와, 상기 기판 전면에 보호막을 형성하는 단계와, 상기 게이 트패드 및 데이터패드가 형성된 패드영역을 제외한 나머지 영역에 배향막을 인쇄하는 단계와, 상기 배향막을 마스크로 상기 보호막을 제거하여 상기 게이트패드 및 데이터패드에 포함된 투명도전층을 노출시키는 단계와, 상기 배향막의 배향성을 재생시키는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above object, a method of manufacturing a thin film transistor array substrate according to the present invention is a data line for determining the pixel area by crossing the gate line, the gate line and the gate insulating film insulated on the substrate, the gate line And a thin film transistor formed at an intersection of the data lines, a pixel electrode connected to the thin film transistor and formed in the pixel region, a gate pad connected to the gate line and including a transparent conductive layer, and connected to the data line and including a transparent conductive layer. Forming a data pad, forming a passivation layer on the entire surface of the substrate, printing an alignment layer on a region other than the pad region on which the gate pad and the data pad are formed, and forming the passivation layer using the alignment layer as a mask. And remove it from the gate pad and data pad Exposing the contained transparent conductive layer and regenerating the alignment of the alignment layer.

상기 배향막의 배향성을 재생시키는 단계는 상기 투명도전층이 노출된 기판 상에 형성된 배향막을 플라즈마 처리하는 단계를 포함하는 것을 특징으로 한다.Regenerating the alignment of the alignment layer is characterized in that it comprises the step of plasma processing the alignment film formed on the substrate exposed the transparent conductive layer.

상기 플라즈마 처리시 이용되는 가스는 O₂,H₂ 및 He 중 적어도 어느 하나를 포함하는 것을 특징으로 한다.The gas used during the plasma treatment may include at least one of O ₂ , H _2, and He.

상기 배향막의 배향성을 재생시키는 단계는 상기 마스크로 이용된 배향막을 제거하는 단계와, 상기 배향막이 제거된 기판 상에 제2 배향막을 형성하는 단계를 포함하는 것을 특징으로 한다.Regenerating the alignment of the alignment layer may include removing the alignment layer used as the mask, and forming a second alignment layer on the substrate from which the alignment layer is removed.

상기 마스크로 이용된 배향막을 제거하는 단계는 상기 배향막을 에싱공정으로 제거하는 단계를 포함하는 것을 특징으로 한다.Removing the alignment layer used as the mask may include removing the alignment layer by an ashing process.

상기 마스크로 이용된 배향막을 제거하는 단계는 O₂가스를 포함하는 식각가스를 이용하여 상기 배향막을 제거하는 단계를 포함하는 것을 특징으로 한다.Removing the alignment layer used as the mask is characterized in that it comprises the step of removing the alignment layer using an etching gas containing O ₂ gas.

상기 배향막의 배향성을 재생시키는 단계는 상기 마스크로 이용된 배향막 상에 제2 배향막을 형성하는 단계를 포함하는 것을 특징으로 한다.Regenerating the alignment of the alignment layer is characterized in that it comprises the step of forming a second alignment layer on the alignment layer used as the mask.

상기 배향막은 아크릴계 수지, BCB 및 폴리이미드 중 적어도 어느 하나를 포함하는 것을 특징으로 한다.The alignment layer is characterized in that it comprises at least one of acrylic resin, BCB and polyimide.

상기 제2 배향막은 폴리이미드를 포함하는 것을 특징으로 한다.The second alignment layer is characterized in that it comprises a polyimide.

상기 배향막을 마스크로 이용하여 상기 게이트패드 및 데이터패드에 포함된 투명도전층을 노출시키는 단계는 상기 배향막을 마스크로 이용한 건식식각 및 습식식각 중 어느 하나의 식각공정으로 상기 보호막을 식각하는 단계를 포함하는 것을 특징으로 한다.Exposing the transparent conductive layers included in the gate pad and the data pad by using the alignment layer as a mask includes etching the protective layer by any one of dry etching and wet etching using the alignment layer as a mask. It is characterized by.

상기 건식식각시 이용되는 가스는 SF₆, CF₄, SF₆/O₂를 포함하는 혼합가스, CF₄/0₂를 포함하는 혼합가스를 포함하는 것을 특징으로 한다.Gas used during the dry etching process is characterized in that it comprises a mixed gas containing a gas mixture, CF _4/0 ₂ containing _{_{_{SF 6, CF 4, SF 6}}} / O 2.

상기 습식식각시 이용되는 식각액은 불소계열의 식각액을 포함하는 것을 특징으로 한다.The etchant used during the wet etching may include an fluorine-based etchant.

상기 보호막은 산화실리콘 및 질화실리콘 중 적어도 어느 하나를 포함하도록 형성되는 것을 특징으로 한다.The protective film is formed to include at least one of silicon oxide and silicon nitride.

상기 기판 상에 상기 게이트 라인, 데이터 라인, 박막 트랜지스터, 화소전극, 게이트패드 및 데이터패드를 형성하는 단계는 상기 기판 상에 투명금속막과 게이트 금속막으로 구성되는 게이트 라인, 게이트 전극, 게이트 패드, 데이터 패드를 포함하는 게이트 패턴들과 화소전극을 형성하는 단계와; 상기 게이트패턴과 화소전극이 형성된 기판 상에 게이트 절연 패턴과 반도체 패턴을 형성하는 단계와; 상기 게이트절연패턴과 반도체패턴이 형성된 기판 상에 데이터 라인, 상기 박막트랜지스터의 소스 전극 및 드레인 전극을 포함하는 데이터패턴들을 형성함과 동시에 상기 화소전극과 게이트패드 및 데이터패드의 게이트 금속막을 제거하는 단계를 포함하 는 것을 특징으로 한다.The forming of the gate line, the data line, the thin film transistor, the pixel electrode, the gate pad, and the data pad on the substrate may include a gate line, a gate electrode, a gate pad, comprising a transparent metal film and a gate metal film on the substrate. Forming pixel electrodes and gate patterns including data pads; Forming a gate insulating pattern and a semiconductor pattern on the substrate on which the gate pattern and the pixel electrode are formed; Removing the gate metal layer of the pixel electrode, the gate pad, and the data pad while forming data patterns including a data line, a source electrode, and a drain electrode of the thin film transistor on the substrate on which the gate insulating pattern and the semiconductor pattern are formed. It characterized in that it comprises a.

상기 목적을 달성하기 위하여, 본 발명에 따른 박막트랜지스터 어레이 기판은 기판 상에 게이트 라인과, 상기 게이트 라인과 게이트절연막을 사이에 두고 절연되게 교차하여 화소 영역을 결정하는 데이터 라인과, 상기 게이트 라인 및 데이터 라인의 교차부에 형성된 박막 트랜지스터와, 상기 박막 트랜지스터와 접속되고 상기 화소 영역에 형성된 화소 전극과, 상기 게이트라인과 접속되며 투명도전층을 포함하는 게이트패드와, 상기 데이터라인과 접속되며 투명도전층을 포함하는 데이터패드와, 상기 박막트랜지스터를 보호하도록 형성되며 상기 게이트패드 및 데이터패드에 포함된 투명도전층을 노출시키는 보호막과, 상기 보호막 상에 상기 보호막과 동일패턴으로 형성된 제1 배향막과; 상기 제1 배향막 상에 배향성을 갖도록 형성된 제2 배향막을 구비하는 것을 특징으로 한다.In order to achieve the above object, a thin film transistor array substrate according to the present invention comprises a gate line, a data line for determining the pixel area by crossing the gate line and the gate insulating film insulated between the gate line and the gate line and A thin film transistor formed at an intersection of the data lines, a pixel electrode connected to the thin film transistor and formed in the pixel region, a gate pad connected to the gate line and including a transparent conductive layer, and a transparent conductive layer connected to the data line. A passivation layer formed to protect the thin film transistor, the passivation layer to expose the transparent conductive layer included in the gate pad and the data pad, and a first alignment layer formed on the passivation layer in the same pattern as the passivation layer; And a second alignment layer formed on the first alignment layer so as to have an alignment property.

상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and advantages of the present invention in addition to the above object will be apparent from the description of the preferred embodiment of the present invention with reference to the accompanying drawings.

이하, 본 발명의 바람직한 실시 예들을 도 4 내지 도 12d를 참조하여 상세하게 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to FIGS. 4 to 12D.

도 4는 본 발명의 실시 예에 따른 박막트랜지스터 어레이 기판을 나타내는 평면도이고, 도 5는 도 4에서 선"Ⅴ-Ⅴ'"를 따라 절취한 박막트랜지스터 어레이 기판을 나타내는 단면도이다.4 is a plan view illustrating a thin film transistor array substrate according to an exemplary embodiment of the present invention, and FIG. 5 is a cross-sectional view illustrating a thin film transistor array substrate taken along a line "V-V '" in FIG. 4.

도 4 및 도 5에 도시된 박막트랜지스터 어레이 기판은 하부 기판(101) 위에 게이트 절연패턴(112)을 사이에 두고 교차하게 형성된 게이트 라인(102) 및 데이터 라인(104)과, 그 교차부마다 형성된 박막 트랜지스터(130)와, 그 교차 구조로 마련된 화소 영역(105)에 형성된 화소 전극(122)과, 화소전극(122)과 게이트라인(102)의 중첩부에 형성된 스토리지 캐패시터(140)와, 게이트 라인(102)에서 연장된 게이트 패드(150)와, 데이터 라인(104)에서 연장된 데이터 패드(160)를 구비한다.4 and 5 may include a gate line 102 and a data line 104 formed on the lower substrate 101 to intersect with the gate insulating pattern 112 interposed therebetween, and formed at each intersection thereof. The thin film transistor 130, the pixel electrode 122 formed in the pixel region 105 provided in an intersecting structure, the storage capacitor 140 formed in an overlapping portion of the pixel electrode 122 and the gate line 102, and the gate. A gate pad 150 extending at line 102 and a data pad 160 extending at data line 104.

게이트 신호를 공급하는 게이트 라인(102)과 데이터 신호를 공급하는 데이터 라인(104)은 교차 구조로 형성되어 화소 영역(105)을 정의한다. The gate line 102 for supplying the gate signal and the data line 104 for supplying the data signal are formed in an intersecting structure to define the pixel region 105.

박막 트랜지스터(130)는 게이트 라인(102)의 게이트 신호에 응답하여 데이터 라인(104)의 화소 신호가 화소 전극(122)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(130)는 게이트 라인(102)에 접속된 게이트 전극(106)과, 데이터 라인(104)에 접속된 소스 전극(108)과, 화소 전극(122)에 접속된 드레인 전극(110)을 구비한다. 또한, 박막 트랜지스터(130)는 게이트 전극(106)과 게이트 절연패턴(112)을 사이에 두고 중첩되면서 소스 전극(108)과 드레인 전극(110) 사이에 채널을 형성하는 활성층(116)을 더 구비한다. 이러한 활성층(116) 위에는 데이터 라인(104), 드레인 전극(110) 및 스토리지전극(128)과 오믹 접촉을 위한 오믹 접촉층(116)이 더 형성된다. The thin film transistor 130 keeps the pixel signal of the data line 104 charged and maintained in the pixel electrode 122 in response to the gate signal of the gate line 102. To this end, the thin film transistor 130 may include a gate electrode 106 connected to the gate line 102, a source electrode 108 connected to the data line 104, and a drain electrode connected to the pixel electrode 122. 110). In addition, the thin film transistor 130 further includes an active layer 116 overlapping with the gate electrode 106 and the gate insulating pattern 112 therebetween to form a channel between the source electrode 108 and the drain electrode 110. do. An ohmic contact layer 116 for ohmic contact with the data line 104, the drain electrode 110, and the storage electrode 128 is further formed on the active layer 116.

화소 전극(122)은 박막 트랜지스터(130)의 드레인 전극(110)과 직접 접속되어 화소 영역(105)에 형성된다. The pixel electrode 122 is directly connected to the drain electrode 110 of the thin film transistor 130 and formed in the pixel region 105.

이에 따라, 박막 트랜지스터(130)를 통해 화소 신호가 공급된 화소 전극(122)과 기준 전압이 공급된 공통 전극(도시하지 않음) 사이에는 전계가 형성된다. 이러한 전계에 의해 박막 트랜지스터 어레이 기판과 칼라 필터 어레이 기판 사이의 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역(105)을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.Accordingly, an electric field is formed between the pixel electrode 122 supplied with the pixel signal through the thin film transistor 130 and the common electrode (not shown) supplied with the reference voltage. This electric field causes the liquid crystal molecules between the thin film transistor array substrate and the color filter array substrate to rotate by dielectric anisotropy. The light transmittance passing through the pixel region 105 is changed according to the degree of rotation of the liquid crystal molecules, thereby realizing grayscale.

스토리지 캐패시터(140)는 게이트라인(102)과, 그 게이트라인(102)과 게이트절연패턴(112), 활성층(114) 및 오믹접촉층(116)을 사이에 두고 중첩되며 화소전극(122)과 접속된 스토리지전극(128)으로 구성된다. 이러한 스토리지 캐패시터(140)는 화소 전극(122)에 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 한다.The storage capacitor 140 overlaps the gate line 102 with the gate line 102, the gate insulating pattern 112, the active layer 114, and the ohmic contact layer 116 interposed therebetween, and the pixel electrode 122. The storage electrode 128 is connected. The storage capacitor 140 allows the pixel signal charged in the pixel electrode 122 to be stably maintained until the next pixel signal is charged.

게이트패드(150)는 게이트 드라이버(도시하지 않음)와 접속되어 게이트 드라이버에서 생성된 게이트신호를 게이트링크(152)를 통해 게이트라인(102)에 공급한다. 이러한 게이트 패드(150)는 게이트라인(102)과 접속된 게이트링크(152)에 포함된 투명도전막(170)이 노출된 구조로 형성된다. The gate pad 150 is connected to a gate driver (not shown) to supply a gate signal generated by the gate driver to the gate line 102 through the gate link 152. The gate pad 150 has a structure in which the transparent conductive layer 170 included in the gate link 152 connected to the gate line 102 is exposed.

데이터패드(160)는 데이터 드라이버(도시하지 않음)와 접속되어 데이터 드라이버에서 생성된 데이터신호를 데이터링크(168)를 통해 데이터라인(104)에 공급한다. 이러한 데이터패드(160)는 데이터라인(104)과 접속된 데이터링크(168)에 포함된 투명도전막(170)이 노출된 구조로 형성된다. 여기서, 데이터링크(168)는 게이트라인(102)과 동시에 형성되는 데이터링크하부전극(162)과, 데이터라인(104)과 접속된 데이터링크상부전극(166)으로 이루어진다. The data pad 160 is connected to a data driver (not shown) to supply a data signal generated by the data driver to the data line 104 through the data link 168. The data pad 160 has a structure in which the transparent conductive layer 170 included in the data link 168 connected to the data line 104 is exposed. Here, the data link 168 includes a data link lower electrode 162 formed at the same time as the gate line 102 and a data link upper electrode 166 connected to the data line 104.

한편, 본 발명에 따른 박막트랜지스터 어레이 기판의 게이트전극(106), 게이트라인(102), 게이트링크(152), 데이터링크하부전극(162)은 투명도전막(170)과, 그 투명도전막(170) 상에 형성된 게이트금속막(172)으로 이루어진다.On the other hand, the gate electrode 106, the gate line 102, the gate link 152, the data link lower electrode 162 of the thin film transistor array substrate according to the present invention is a transparent conductive film 170, the transparent conductive film 170 And a gate metal film 172 formed thereon.

도 6a 및 도 6b에 도시된 바와 같이 제1 마스크 공정으로 하부 기판(101) 상에 게이트금속막을 포함하는 화소전극(122)과; 2층 구조의 데이터패드(160), 게이트 라인(102), 게이트 전극(106), 게이트링크(152), 게이트 패드(150)의 게이트패턴을 포함하는 제1 도전패턴군이 형성된다. 6A and 6B, a pixel electrode 122 including a gate metal film on the lower substrate 101 by a first mask process; A first conductive pattern group including a two-layer data pad 160, a gate line 102, a gate electrode 106, a gate link 152, and a gate pattern of the gate pad 150 is formed.

이를 위해, 하부기판(101) 상에 스퍼터링 등의 증착방법을 통해 투명도전막(170)과 게이트금속막(172)이 형성된다. 여기서, 투명도전막(170)은 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 틴 옥사이드(Tin Oxide : TO), 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide : IZO), 인듐 징크 옥사이드(Indium Zinc Oxide : IZO)등과 같은 투명도전성물질이 이용되고, 게이트금속막(172)은 알루미늄(Al)계 금속, 몰리브덴(Mo), 구리(Cu), 크롬(Cr), 탄탈(Ta), 티타늄(Ti) 등과 같은 금속이 이용된다. 이어서, 투명도전막(170)과 게이트 금속막(172)이 제1 마스크를 이용한 포토리소그래피공정과 식각공정에 의해 패터닝됨으로써 게이트 라인(102), 게이트 전극(106), 게이트링크(152) 및 데이터링크 하부전극(162)과; 게이트금속막(172)을 포함하는 게이트 패드(150), 데이터패드(160) 및 화소전극(122)을 포함하는 제1 도전패턴군이 형성된다.To this end, the transparent conductive film 170 and the gate metal film 172 are formed on the lower substrate 101 through a deposition method such as sputtering. Here, the transparent conductive film 170 may be formed of indium tin oxide (ITO), tin oxide (TO), indium tin zinc oxide (IZO), and indium zinc oxide (IZO). A transparent conductive material such as) is used, and the gate metal film 172 is made of aluminum (Al) -based metal, molybdenum (Mo), copper (Cu), chromium (Cr), tantalum (Ta), titanium (Ti), or the like. Metal is used. Subsequently, the transparent conductive film 170 and the gate metal film 172 are patterned by a photolithography process and an etching process using a first mask, thereby forming the gate line 102, the gate electrode 106, the gate link 152, and the data link. A lower electrode 162; A first conductive pattern group including a gate pad 150 including a gate metal layer 172, a data pad 160, and a pixel electrode 122 is formed.

도 7a 및 도 7b에 도시된 바와 같이 제2 마스크공정으로 제1 도전패턴군이 형성된 하부기판 상에 게이트절연패턴; 활성층 및 오믹접촉층을 포함하는 반도체패턴이 형성된다. 7A and 7B, a gate insulating pattern is formed on a lower substrate on which a first conductive pattern group is formed by a second mask process; A semiconductor pattern including an active layer and an ohmic contact layer is formed.

이를 위해, 제1 도전 패턴군이 형성된 하부 기판(101) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 게이트 절연막과 제1 및 제2 반도체층이 순차적으로 형성된다. 여기서, 게이트 절연막의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연 물질이 이용되며, 제1 반도체층은 불순물이 도핑되지 않은 비정질실리콘이 이용되며, 제2 반도체층은 N형 또는 P형의 불순물이 도핑된 비정질실리콘이 이용된다. 이어서, 제1 및 제2 반도체층과 게이트절연막이 포토리소그래피공정과 식각공정에 의해 패터닝됨으로써 게이트라인(102) 및 게이트전극(106)과 중첩되는 게이트절연패턴(112)과, 그 게이트절연패턴(112) 상에 형성되는 활성층(114) 및 오믹접촉층(116)을 포함하는 반도체패턴이 형성된다.To this end, the gate insulating film and the first and second semiconductor layers are sequentially formed on the lower substrate 101 on which the first conductive pattern group is formed through a deposition method such as PECVD or sputtering. Herein, an inorganic insulating material such as silicon oxide (SiOx) or silicon nitride (SiNx) is used as the material of the gate insulating film, and the first semiconductor layer is made of amorphous silicon without doping impurities, and the second semiconductor layer is made of N. Amorphous silicon doped with impurities of type or P type is used. Subsequently, the first and second semiconductor layers and the gate insulating layer are patterned by a photolithography process and an etching process to overlap the gate line 102 and the gate electrode 106, and the gate insulation pattern ( A semiconductor pattern including an active layer 114 and an ohmic contact layer 116 formed on 112 is formed.

도 8a 및 도 8b에 도시된 바와 같이 제3 마스크 공정으로 게이트절연패턴(112)과 반도체패턴이 형성된 하부 기판(101) 상에 데이터라인(104), 소스전극(108), 드레인전극(110), 스토리지전극(128), 데이터링크상부전극(166)을 포함하는 제2 도전패턴군과; 제2 도전패턴군을 덮도록 하부 기판(101) 전면에 보호막(118)이 형성된다. 그리고, 데이터패드(160), 게이트패드(150) 및 화소전극(122)에 포함된 게이트금속막이 제거되어 투명도전막 이 노출된다. 이러한 제3 마스크공정을 도 9a 내지 도 9e를 참조하여 상세히 하면 다음과 같다.As shown in FIGS. 8A and 8B, the data line 104, the source electrode 108, and the drain electrode 110 are formed on the lower substrate 101 on which the gate insulating pattern 112 and the semiconductor pattern are formed in the third mask process. A second conductive pattern group including a storage electrode 128 and a data link upper electrode 166; The passivation layer 118 is formed on the entire lower substrate 101 to cover the second conductive pattern group. The gate metal film included in the data pad 160, the gate pad 150, and the pixel electrode 122 is removed to expose the transparent conductive film. The third mask process will be described in detail with reference to FIGS. 9A to 9E as follows.

도 9a에 도시된 바와 같이 반도체패턴이 형성된 하부기판(101) 상에 스퍼터링 등의 증착 방법을 데이터금속층(109)과 포토레지스트막(228)이 순차적으로 형성된다. 여기서, 데이터금속층(109)은 몰리브덴(Mo), 구리(Cu) 등과 같은 금속으로 이루어진다. As shown in FIG. 9A, the data metal layer 109 and the photoresist film 228 are sequentially formed on the lower substrate 101 on which the semiconductor pattern is formed by a deposition method such as sputtering. Here, the data metal layer 109 is made of a metal such as molybdenum (Mo), copper (Cu), or the like.

그런 다음, 부분 노광 마스크인 제3 마스크(220)가 하부기판(101) 상부에 정렬된다. 제3 마스크(220)는 투명한 재질인 마스크 기판(222)과, 마스크 기판(222)의 차단 영역(S2)에 형성된 차단부(224)와, 마스크 기판(222)의 부분 노광 영역(S3)에 형성된 회절 노광부(226)(또는 반투과부)를 구비한다. 여기서, 마스크 기판(222)이 노출된 영역은 노광 영역(S1)이 된다. 이러한 제3 마스크(220)를 이용한 포토레지스트막(228)을 노광한 후 현상함으로써 도 9b에 도시된 바와 같이 제3 마스크(220)의 차단부(224)와 회절 노광부(226)에 대응하여 차단 영역(S2)과 부분 노광 영역(S3)에서 단차를 갖는 포토레지스트 패턴(230)이 형성된다. 즉, 부분 노광 영역(S3)에 형성된 포토레지스트 패턴(230)은 차단 영역(S2)에서 형성된 제1 높이(h1)를 갖는 포토레지스트 패턴(230)보다 낮은 제2 높이(h2)를 갖게 된다.Then, the third mask 220, which is a partial exposure mask, is aligned above the lower substrate 101. The third mask 220 includes a mask substrate 222 made of a transparent material, a blocking portion 224 formed in the blocking region S2 of the mask substrate 222, and a partial exposure region S3 of the mask substrate 222. The formed diffraction exposure part 226 (or semi-transmissive part) is provided. Here, the region where the mask substrate 222 is exposed becomes the exposure region S1. The photoresist film 228 using the third mask 220 is exposed and developed to correspond to the blocking portion 224 and the diffraction exposure portion 226 of the third mask 220 as shown in FIG. 9B. A photoresist pattern 230 having a step is formed in the blocking region S2 and the partial exposure region S3. That is, the photoresist pattern 230 formed in the partial exposure region S3 has a second height h2 lower than the photoresist pattern 230 having the first height h1 formed in the blocking region S2.

이러한 포토레지스트 패턴(230)을 마스크로 이용한 습식 식각 공정으로 데이터 금속층(109)과 게이트금속막(172)이 패터닝됨으로써 스토리지전극(128), 데이터 라인(104), 데이터 라인(104)과 접속된 소스전극(108) 및 드레인 전극(110), 데이터 라인(104)과 다른 일측에 접속된 데이터 링크 상부전극(166)을 포함하는 제2 도 전패턴군이 형성된다. 그리고, 게이트절연패턴(112)과 제2 도전패턴군을 마스크로 게이트금속막(172)이 제거됨으로써 데이터패드(160), 게이트패드(150) 및 화소전극(122)의 투명도전막(170)이 노출된다.The data metal layer 109 and the gate metal layer 172 are patterned by a wet etching process using the photoresist pattern 230 as a mask, thereby connecting the storage electrodes 128, the data lines 104, and the data lines 104. A second conductive pattern group including a source electrode 108, a drain electrode 110, and a data link upper electrode 166 connected to the other side of the data line 104 is formed. The gate metal layer 172 is removed using the gate insulating pattern 112 and the second conductive pattern group as a mask to form the transparent conductive layer 170 of the data pad 160, the gate pad 150, and the pixel electrode 122. Exposed.

그리고, 포토레지스트 패턴(230)을 마스크로 이용한 건식 식각 공정으로 활성층(114)과 오믹접촉층(116)이 패터닝됨으로써 오믹접촉층(114)과 활성층(116)은 제2 도전패턴군을 따라 형성된다. 이어서, 산소(O₂) 플라즈마를 이용한 에싱(Ashing) 공정으로 부분 노광 영역(S3)에 제2 높이를 갖는 포토레지스트 패턴(230)은 도 9c에 도시된 바와 같이 제거되고, 차단 영역(S2)에 제1 높이를 갖는 포토레지스트 패턴(230)은 높이가 낮아진 상태가 된다. 이러한 포토레지스트 패턴(230)을 이용한 식각 공정으로 회절 노광 영역(S3), 즉 박막 트랜지스터의 채널부에 형성된 데이터 금속층과 오믹접촉층이 제거된다. 이에 따라, 드레인 전극(110)과 소스 전극(108)이 분리된다. 그리고, 제2 도전 패턴군 위에 남아 있던 포토레지스트 패턴(230)은 도 9d에 도시된 바와 같이 스트립 공정으로 제거된다. The active layer 114 and the ohmic contact layer 116 are patterned by a dry etching process using the photoresist pattern 230 as a mask to form the ohmic contact layer 114 and the active layer 116 along the second conductive pattern group. do. Subsequently, in the ashing process using an oxygen (O ₂ ) plasma, the photoresist pattern 230 having the second height in the partial exposure region S3 is removed as shown in FIG. 9C, and the blocking region S2 is removed. The photoresist pattern 230 having the first height is in a state where the height is lowered. In the etching process using the photoresist pattern 230, the data metal layer and the ohmic contact layer formed on the channel portion of the diffraction exposure region S3, that is, the thin film transistor, are removed. As a result, the drain electrode 110 and the source electrode 108 are separated. The photoresist pattern 230 remaining on the second conductive pattern group is removed by a strip process as shown in FIG. 9D.

이어서, 제2 도전패턴군이 형성된 기판(101) 상에 도 9e에 도시된 바와 같이 보호막(118)이 형성된다. 보호막(152)으로는 게이트 절연막(146)과 같은 무기 절연 물질이 이용된다. Subsequently, a protective film 118 is formed on the substrate 101 on which the second conductive pattern group is formed, as shown in FIG. 9E. As the protective layer 152, an inorganic insulating material such as the gate insulating layer 146 is used.

보호막(118)이 형성된 하부기판(101) 상에 게이트패드(150) 및 데이터패드(160)가 위치하는 패드영역를 제외한 표시영역 상에 폴리이미드(Polyimide)의 배향막이 인쇄된다. 이 배향막을 마스크로 이용한 습식 식각 또는 건식 식각공정으로 게이트패드(150) 및 데이터패드(160)의 투명도전막(170)을 노출시킨다. 이러한 식각공정에 의해 배향막이 일부 손상되고, 배향특성이 변화될 가능성이 있다. 특히, 식각공정시 발생되는 플라즈마에 의해 배향막이 일부 손상된다. 이를 해결하기 위해, 패드 오픈 공정 후 배향막의 배향성을 살리기 위한 재생공정이 실행된다.An alignment layer of polyimide is printed on the lower substrate 101 where the passivation layer 118 is formed on the display area except for the pad area where the gate pad 150 and the data pad 160 are located. The transparent conductive film 170 of the gate pad 150 and the data pad 160 is exposed by a wet etching process or a dry etching process using the alignment layer as a mask. Such an etching process may partially damage the alignment film and may change the alignment characteristic. In particular, the alignment layer is partially damaged by the plasma generated during the etching process. In order to solve this problem, a regeneration process for utilizing the alignment of the alignment layer after the pad opening process is performed.

도 10a 내지 도 10d는 도 5에 도시된 박막트랜지스터 어레이 기판 상에 형성된 배향막 재생공정의 제1 실시 예를 나타내는 도면이다.10A to 10D illustrate a first embodiment of an alignment film regeneration process formed on the thin film transistor array substrate illustrated in FIG. 5.

먼저, 보호막(118)이 형성된 하부기판(101)이 세정된 후 도 10a에 도시된 바와 같이 폴리이미드 등의 배향막(300)이 게이트패드(150) 및 데이터패드(160)를 제외한 표시영역의 보호막(118) 상에 인쇄된다. 보호막(118) 상에 인쇄된 배향막(300)을 마스크로 보호막(118)을 건식식각공정 또는 습식식각공정에 의해 도 10b에 도시된 바와 같이 제거함으로써 게이트패드(150)에 포함된 투명전도층과 데이터패드(160)에 포함된 투명전도층(170)이 노출된다. 건식식각으로 패드의 투명도전층(170)을 노출시키는 경우 건식식각시 이용되는 가스는 예를 들어, SF₆, CF₄, SF₆/O₂를 포함하는 혼합가스, CF₄/0₂를 포함하는 혼합가스이다. 습식식각으로 패드의 투명도전층(170)을 노출시키는 경우 습식식각시 이용되는 식각액은 예를 들어 불산계열의 식각액, BOE을 이용한다.First, after the lower substrate 101 on which the passivation layer 118 is formed is cleaned, as shown in FIG. 10A, an alignment layer 300 such as polyimide is used as the passivation layer in the display area except for the gate pad 150 and the data pad 160. 118 is printed on. The transparent conductive layer included in the gate pad 150 by removing the protective layer 118 as shown in FIG. 10B by a dry etching process or a wet etching process using the alignment layer 300 printed on the protective layer 118 as a mask. The transparent conductive layer 170 included in the data pad 160 is exposed. When exposing the transparent conductive layer 170 of the pad, a dry etching gas to be used during dry etching, for example, SF _6, CF _4, a mixed gas containing SF ₆ / O _2, including a CF _4/0 ₂ It is a mixed gas. In the case of exposing the transparent conductive layer 170 of the pad by wet etching, the etchant used during wet etching uses, for example, an etchant of hydrofluoric acid, or BOE.

그런 다음, 배향막(300)의 배향성을 재생하기 위해 배향막(300)이 형성된 하 부기판(101)을 챔버 내에 삽입한 후 도 10c에 도시된 바와 같이 플라즈마 처리한다. 플라즈마시 O₂,H₂,He등의 가스가 이용된다. 배향성이 재생된 배향막(302)은 도 10d에 도시된 바와 같이 러빙공정에 의해 소정방향으로 러빙된다. 배향막(302)을 포함하는 하부 어레이가 형성된 하부 어레이 기판(306)은 도 10e에 도시된 바와 같이 상부기판(200) 상에 상부 어레이(202)가 형성된 상부 어레이 기판(300)과 실재(212)에 의해 합착되어 액정표시패널이 완성된다.Then, in order to regenerate the alignment of the alignment layer 300, the lower substrate 101 on which the alignment layer 300 is formed is inserted into the chamber and then plasma-processed as shown in FIG. 10C. O _{2 in} plasma H ₂ , Gas such as He is used. The alignment film 302 whose orientation is reproduced is rubbed in a predetermined direction by a rubbing process as shown in Fig. 10D. The lower array substrate 306 having the lower array including the alignment layer 302 is formed of the upper array substrate 300 and the material 212 having the upper array 202 formed on the upper substrate 200 as shown in FIG. 10E. Are bonded together to complete the liquid crystal display panel.

도 11a 내지 도 11e는 도 5에 도시된 박막트랜지스터 어레이 기판의 배향막 재생공정의 제2 실시 예를 나타내는 도면이다.11A to 11E illustrate a second embodiment of an alignment film regeneration process of the thin film transistor array substrate illustrated in FIG. 5.

먼저, 보호막(118)이 형성된 하부기판(101)이 세정된 후 도 11a에 도시된 바와 같이 마스크용 배향막(300)이 게이트패드(150) 및 데이터패드(160)를 제외한 표시영역의 보호막(118) 상에 인쇄된다. 마스크용 배향막(300)은 포토레지스트, 아크릴계 수지, BCB, 폴리이미드 등이 이용된다. 보호막(118) 상에 인쇄된 마스크용 배향막(300)을 마스크로 이용한 건식식각 또는 습식식각공정에 의해 도 11b에 도시된 바와 같이 게이트패드(150)에 포함된 투명전도층과 데이터패드(160)에 포함된 투명전도층이 노출된다. 건식식각으로 패드의 투명도전층(170)을 노출시키는 경우 건식식각시 이용되는 가스는 예를 들어, SF₆, CF₄, SF₆/O₂를 포함하는 혼합가스, CF₄/0₂를 포함하는 혼합가스이다. 습식식각으로 패드의 투명도전층(170)을 노출시키는 경우 습식식각시 이용되는 식각액은 예를 들어 불산계열의 식각액, BOE을 이용한다. 그런 다음, 식각 공정에 의해 배향성이 저하된 마스크용 배향막(300)이 도 11c에 도시된 바와 같이 제거된다. 마스크용 배향막(300)은 에싱공정에 의해 제거되거나 SF₆/O₂를 포함하는 혼합가스 또는 CF₄/O₂를 포함하는 혼합가스를 이용한 식각공정에 의해 제거된다. 마스크용 배향막(300)이 제거된 기판(101) 상에 폴리이미드를 게이트패드(150) 및 데이터패드(160)를 제외한 표시영역의 보호막(118) 상에 인쇄한 후 러빙공정에 의해 폴리이미드가 소정방향으로 러빙됨으로써 도 11d에 도시된 바와 같이 배향용 배향막(302)이 형성된다. 배향막(302)을 포함하는 하부 어레이가 형성된 하부 어레이 기판(306)은 도 11e에 도시된 바와 같이 상부기판(200) 상에 상부 어레이(202)가 형성된 상부 어레이 기판(300)과 실재(212)에 의해 합착되어 액정표시패널이 완성된다.First, after the lower substrate 101 on which the passivation layer 118 is formed is cleaned, as shown in FIG. 11A, the mask alignment layer 300 includes the passivation layer 118 in the display area except for the gate pad 150 and the data pad 160. ) Is printed on. As the alignment layer 300 for a mask, photoresist, acrylic resin, BCB, polyimide, or the like is used. As shown in FIG. 11B, the transparent conductive layer and the data pad 160 included in the gate pad 150 are formed by a dry etching process or a wet etching process using a mask alignment layer 300 printed on the passivation layer 118 as a mask. The transparent conductive layer contained in is exposed. When exposing the transparent conductive layer 170 of the pad, a dry etching gas to be used during dry etching, for example, SF _6, CF _4, a mixed gas containing SF ₆ / O _2, including a CF _4/0 ₂ It is a mixed gas. In the case of exposing the transparent conductive layer 170 of the pad by wet etching, the etchant used during wet etching uses, for example, an etchant of hydrofluoric acid, or BOE. Then, the mask alignment layer 300 whose orientation is lowered by the etching process is removed as shown in FIG. 11C. The mask alignment layer 300 is removed by an ashing process or by an etching process using a mixed gas containing SF ₆ / O ₂ or a mixed gas containing CF ₄ / O ₂ . The polyimide is printed on the protective film 118 of the display area excluding the gate pad 150 and the data pad 160 by printing a polyimide on the substrate 101 from which the mask alignment layer 300 is removed. By rubbing in a predetermined direction, an alignment layer 302 for alignment is formed as shown in FIG. 11D. The lower array substrate 306 having the lower array including the alignment layer 302 is formed of the upper array substrate 300 and the material 212 having the upper array 202 formed on the upper substrate 200 as shown in FIG. 11E. Are bonded together to complete the liquid crystal display panel.

도 12a 내지 도 12d는 도 5에 도시된 박막트랜지스터 어레이 기판에 포함된 배향막 재생공정의 제3 실시 예를 나타내는 도면이다.12A to 12D illustrate a third embodiment of an alignment film regeneration process included in the thin film transistor array substrate illustrated in FIG. 5.

먼저, 보호막(118)이 형성된 하부기판(101)이 세정된 후 도 12a에 도시된 바와 같이 마스크용 배향막(302)이 게이트패드(150) 및 데이터패드(160)를 제외한 표시영역의 보호막(118) 상에 인쇄된다. 마스크용 배향막(302)은 포토레지스트, 아크릴계 수지, BCB, 폴리이미드 등이 이용된다. 보호막(118) 상에 인쇄된 마스크용 배향막(302)을 마스크로 이용한 식각공정에 의해 도 12b에 도시된 바와 같이 보호막(118)이 제거됨으로써 게이트패드(150)에 포함된 투명전도층과 데이터패드(160)에 포함된 투명전도층이 노출된다. 건식식각으로 패드의 투명도전층(170)을 노출시키는 경우 이용되는 가스는 예를 들어, SF₆, CF₄, SF₆/O₂를 포함하는 혼합가스, CF₄/0₂를 포함하는 혼합가스이다. 습식식각으로 패드의 투명도전층(170)을 노출시키는 경우 이용되는 식각액은 예를 들어 불산계열의 식각액, BOE을 이용한다. 그런 다음, 마스크용 배향막(302) 상에 폴리이미드를 인쇄한 후 러빙공정에 의해 폴리이미드가 소정방향으로 러빙됨으로써 도 12c에 도시된 바와 같이 배향용 배향막(308)이 형성된다. 배향용 배향막(308)을 포함하는 하부 어레이가 형성된 하부 어레이 기판(306)은 도 12d에 도시된 바와 같이 상부기판(200) 상에 상부 어레이(202)가 형성된 상부 어레이 기판(300)과 실재(212)에 의해 합착되어 액정표시패널이 완성된다.First, after the lower substrate 101 on which the passivation layer 118 is formed is cleaned, as shown in FIG. 12A, the mask alignment layer 302 includes the passivation layer 118 in the display area except for the gate pad 150 and the data pad 160. ) Is printed on. As the mask alignment film 302, photoresist, acrylic resin, BCB, polyimide, or the like is used. As shown in FIG. 12B, the protective layer 118 is removed by an etching process using the alignment layer 302 for a mask printed on the protective layer 118 as a mask, thereby providing a transparent conductive layer and a data pad included in the gate pad 150. The transparent conductive layer included in 160 is exposed. When exposing the transparency of the pad to dry etching conductive layer 170, gas that is used, for _{_{example, SF 6, CF 4, SF}} 6 / O 2 are mixed gas, a mixed gas containing CF _4/0 ₂ containing . The etchant used when the transparent conductive layer 170 of the pad is exposed by wet etching uses, for example, an etchant of hydrofluoric acid, BOE. Then, after the polyimide is printed on the alignment film 302 for masks, the polyimide is rubbed in a predetermined direction by a rubbing process to form the alignment alignment film 308 as shown in FIG. 12C. As shown in FIG. 12D, the lower array substrate 306 having the lower array including the alignment layer 308 for alignment is formed of the upper array substrate 300 having the upper array 202 formed on the upper substrate 200. 212) is bonded to complete the liquid crystal display panel.

상술한 바와 같이, 본 발명에 따른 박막트랜지스터 어레이 기판 및 그 제조방법은 게이트패드 및 데이터패드의 투명도전막 상에 형성된 보호막을 제거하기 위한 패드오픈 공정에 의해 손상된 배향막의 배향성을 살리기 위한 재생공정이 실행된다. 이에 따라, 패드오픈공정에 의한 배향막의 손상을 방지할 수 있어 배향막의 배향성이 향상된다. 또한, 본 발명에 따른 박막트랜지스터 어레이 기판 및 그 제조방법은 제1 마스크공정으로 게이트패턴과 화소전극을 형성하고, 제2 마스크공정으로 게이트절연패턴과 반도체패턴을 형성하고, 제3 마스크공정으로 데이터패턴을 형성하고, 패드오픈공정으로 보호막을 일부 제거하여 게이트패드, 데이터패드 및 화소전극의 투명도전막을 노출시킴으로써 공정이 단순해지며 제조단가를 줄일 수 있다.As described above, the thin film transistor array substrate and the method of manufacturing the same according to the present invention perform a regeneration process for utilizing the orientation of the damaged alignment film by a pad opening process for removing the protective film formed on the transparent conductive film of the gate pad and the data pad. do. Thereby, the damage of the alignment film by a pad opening process can be prevented, and the orientation of an alignment film improves. In addition, according to the present invention, a thin film transistor array substrate and a method of manufacturing the same may include forming a gate pattern and a pixel electrode using a first mask process, forming a gate insulating pattern and a semiconductor pattern using a second mask process, and using a third mask process. A pattern is formed and a portion of the protective film is removed by a pad opening process to expose the transparent conductive film of the gate pad, the data pad, and the pixel electrode, thereby simplifying the process and reducing the manufacturing cost.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

Claims

기판 상에 게이트 라인, 상기 게이트 라인과 게이트절연막을 사이에 두고 절연되게 교차하여 화소 영역을 결정하는 데이터 라인, 상기 게이트 라인 및 데이터 라인의 교차부에 형성된 박막 트랜지스터, 상기 박막 트랜지스터와 접속되고 상기 화소 영역에 형성된 화소 전극, 상기 게이트라인과 접속되며 투명도전층을 포함하는 게이트패드, 상기 데이터라인과 접속되며 투명도전층을 포함하는 데이터패드를 형성하는 단계와,A gate line, a data line crossing the gate line and the gate insulating layer to be insulated from each other, and determining a pixel area, a thin film transistor formed at an intersection of the gate line and the data line, the thin film transistor being connected to the thin film transistor and Forming a pixel electrode formed in an area, a gate pad connected to the gate line and including a transparent conductive layer, and a data pad connected to the data line and including a transparent conductive layer;

상기 기판 전면에 보호막을 형성하는 단계와,Forming a protective film on the entire surface of the substrate;

상기 게이트패드 및 데이터패드가 형성된 패드영역을 제외한 나머지 영역에 배향막을 인쇄하는 단계와,Printing an alignment layer on a region other than the pad region on which the gate pad and the data pad are formed;

상기 배향막을 마스크로 상기 보호막을 제거하여 상기 게이트패드 및 데이터패드에 포함된 투명도전층을 노출시키는 단계와,Exposing the transparent conductive layer included in the gate pad and the data pad by removing the protective layer using the alignment layer as a mask;

상기 마스크로 이용된 배향막을 제거하는 단계와, Removing the alignment layer used as the mask;

상기 배향막이 제거된 기판 상에 배향용 배향막을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.And forming an alignment layer for alignment on the substrate from which the alignment layer has been removed.

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제 1 항에 있어서,The method of claim 1,

상기 마스크로 이용된 배향막을 제거하는 단계는Removing the alignment layer used as the mask

상기 배향막을 에싱공정으로 제거하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.And removing the alignment layer by an ashing process.

제 1 항에 있어서,The method of claim 1,

O₂가스를 포함하는 식각가스를 이용하여 상기 배향막을 제거하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.And removing the alignment layer by using an etching gas including an O ₂ gas.

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제 1 항에 있어서,The method of claim 1,

상기 배향막은 아크릴계 수지, BCB 및 폴리이미드 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.The alignment layer is a method of manufacturing a thin film transistor array substrate, characterized in that it comprises at least one of acrylic resin, BCB and polyimide.

제 1 항에 있어서, The method of claim 1,

상기 배향용 배향막은 폴리이미드를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.The alignment layer for producing a thin film transistor array substrate characterized in that it comprises a polyimide.

제 1 항에 있어서,The method of claim 1,

상기 배향막을 마스크로 이용하여 상기 게이트패드 및 데이터패드에 포함된 투명도전층을 노출시키는 단계는Exposing the transparent conductive layer included in the gate pad and the data pad by using the alignment layer as a mask;

상기 배향막을 마스크로 이용한 건식식각 및 습식식각 중 어느 하나의 식각공정으로 상기 보호막을 식각하는 단계를 포함하는 것을 특징으로 하는 박막트랜지 스터 어레이 기판의 제조방법.And etching the passivation layer by one of dry etching and wet etching using the alignment layer as a mask.

제 10 항에 있어서,The method of claim 10,

상기 건식식각시 이용되는 가스는 SF₆, CF₄, SF₆/O₂를 포함하는 혼합가스, CF₄/0₂를 포함하는 혼합가스를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.Gas used during the dry etching is SF _6, CF _4, method for producing a gas mixture, CF _4/0 thin film transistor array panel comprising: a gas mixture including _two containing SF ₆ / O _2.

제 10 항에 있어서,The method of claim 10,

상기 습식식각시 이용되는 식각액은 불소계열의 식각액을 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.The etching solution used during the wet etching method of manufacturing a thin film transistor array substrate characterized in that it comprises a fluorine-based etching solution.

제 1 항에 있어서, The method of claim 1,

상기 보호막은 산화실리콘 및 질화실리콘 중 적어도 어느 하나를 포함하도록 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.The protective film is a method of manufacturing a thin film transistor array substrate, characterized in that formed to include at least one of silicon oxide and silicon nitride.

제 1 항에 있어서, The method of claim 1,

상기 기판 상에 상기 게이트 라인, 데이터 라인, 박막 트랜지스터, 화소전극, 게이트패드 및 데이터패드를 형성하는 단계는Forming the gate line, the data line, the thin film transistor, the pixel electrode, the gate pad, and the data pad on the substrate;

상기 기판 상에 투명금속막과 게이트 금속막으로 구성되는 게이트 라인, 게 이트 전극, 게이트 패드, 데이터 패드를 포함하는 게이트 패턴들과 화소전극을 형성하는 단계와;Forming gate patterns and pixel electrodes including a gate line, a gate electrode, a gate pad, and a data pad formed of a transparent metal film and a gate metal film on the substrate;

상기 게이트패턴과 화소전극이 형성된 기판 상에 게이트 절연 패턴과 반도체 패턴을 형성하는 단계와;Forming a gate insulating pattern and a semiconductor pattern on the substrate on which the gate pattern and the pixel electrode are formed;

상기 게이트절연패턴과 반도체패턴이 형성된 기판 상에 데이터 라인, 상기 박막트랜지스터의 소스 전극 및 드레인 전극을 포함하는 데이터패턴들을 형성함과 동시에 상기 화소전극과 게이트패드 및 데이터패드의 게이트 금속막을 제거하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.Removing the gate metal layer of the pixel electrode, the gate pad, and the data pad while forming data patterns including a data line, a source electrode, and a drain electrode of the thin film transistor on the substrate on which the gate insulating pattern and the semiconductor pattern are formed. Method of manufacturing a thin film transistor array substrate comprising a.

기판 상에 게이트 라인과, A gate line on the substrate,

상기 게이트 라인과 게이트절연막을 사이에 두고 절연되게 교차하여 화소 영역을 결정하는 데이터 라인과, A data line intersecting the gate line and the gate insulating layer to be insulated from each other to determine a pixel area;

상기 게이트 라인 및 데이터 라인의 교차부에 형성된 박막 트랜지스터와, A thin film transistor formed at an intersection of the gate line and the data line;

상기 박막 트랜지스터와 접속되고 상기 화소 영역에 형성된 화소 전극과, A pixel electrode connected to the thin film transistor and formed in the pixel region;

상기 게이트라인과 접속되며 투명도전층을 포함하는 게이트패드와, A gate pad connected to the gate line and including a transparent conductive layer;

상기 데이터라인과 접속되며 투명도전층을 포함하는 데이터패드와,A data pad connected to the data line and including a transparent conductive layer;

상기 박막트랜지스터를 보호하도록 형성되며 상기 게이트패드 및 데이터패드에 포함된 투명도전층을 노출시키는 보호막과,A protective layer formed to protect the thin film transistor and exposing a transparent conductive layer included in the gate pad and the data pad;

상기 보호막 상에 상기 보호막과 동일패턴으로 형성된 제1 배향막과;A first alignment layer formed on the passivation layer in the same pattern as the passivation layer;

상기 제1 배향막 상에 배향성을 갖도록 형성된 제2 배향막을 구비하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.And a second alignment layer formed to have an alignment on the first alignment layer.

제 15 항에 있어서,The method of claim 15,

상기 제1 배향막은 아크릴계 수지, BCB 및 폴리이미드 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.The thin film transistor array substrate of claim 1, wherein the first alignment layer comprises at least one of acrylic resin, BCB, and polyimide.

제 15 항에 있어서,The method of claim 15,

상기 제2 배향막은 폴리이미드를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.The second alignment layer is a thin film transistor array substrate, characterized in that containing polyimide.

제 15 항에 있어서, The method of claim 15,

상기 보호막은 산화실리콘 및 질화실리콘 중 적어도 어느 하나를 포함하도록 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판.The protective film is a thin film transistor array substrate, characterized in that formed to include at least one of silicon oxide and silicon nitride.