KR101709750B1 - 반도체 장치 및 그 제작 방법 - Google Patents

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Abstract

본 발명은 화소부의 개구율을 높게 하면서, 구동 회로부의 특성을 향상시킨 반도체 장치를 제공하는 것을 과제로 한다. 또한, 소비 전력이 낮은 반도체 장치를 제공하는 것을 과제로 한다. 또한, 스레시홀드 전압을 제어할 수 있는 반도체 장치를 제공하는 것을 과제로 한다.
절연면을 가지는 기판과, 기판 위에 형성된 화소부와, 화소부를 구동하는 구동 회로의 적어도 일부를 가지고, 화소부를 구성하는 트랜지스터 및 구동 회로를 구성하는 트랜지스터는 탑 게이트 보텀 콘택트형의 트랜지스터이며, 화소부에서는, 전극 및 반도체층이 투광성을 가지고, 구동 회로에서의 전극은 화소부의 트랜지스터가 가지는 어느 전극보다 저저항인 반도체 장치이다.

Description

반도체 장치 및 그 제작 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명의 기술 분야는, 반도체 장치, 표시 장치, 발광 장치, 또는 그들의 제조 방법에 관한 것이다. 특히, 산화물 반도체를 이용한 박막 트랜지스터(이하, TFT라고 함)를 가지는 반도체 장치에 관한 것이다.
액정 표시 장치로 대표되는 표시 장치의 스위칭 소자로서, 아몰퍼스(amorphous) 실리콘 등의 실리콘층을 채널층으로서 이용한 박막 트랜지스터(TFT)가 널리 이용되고 있다. 아몰퍼스 실리콘을 이용한 박막 트랜지스터는, 전계 효과 이동도가 낮지만, 유리 기판의 대면적화에 대응할 수 있다는 이점을 가지고 있다. 또한, 제조 비용 삭감을 위해, 화소부와 구동 회로의 일부를 동일 기판 위에 일체 형성하는 기술도 알려져 있다.
또한, 근년, 반도체 특성을 나타내는 금속 산화물을 이용하여 박막 트랜지스터를 제작하여, 전자 디바이스나 광디바이스에 응용하는 기술이 주목받고 있다. 예를 들면, 금속 산화물 중에서, 산화텅스텐, 산화주석, 산화인듐, 산화아연 등은 반도체 특성을 나타낸다는 것이 알려져 있다. 이러한 금속 산화물로 구성되는 투광성 반도체층을 채널 형성 영역으로 하는 박막 트랜지스터가 개시되어 있다(예를 들면, 특허문헌 1 참조).
또한, 투광성을 가지는 산화물 반도체층으로 트랜지스터의 채널층을 형성함과 동시에, 게이트 전극, 소스 전극, 드레인 전극도 투광성을 가지는 도전막으로 형성함으로써, 개구율을 향상시키는 기술이 검토되고 있다(예를 들면, 특허문헌 2 참조).
개구율을 향상시킴으로써, 광이용 효율이 향상되고, 표시 장치의 전력 절약화 및 소형화를 달성하는 것이 가능하게 된다. 한편으로, 표시 장치의 대형화나, 휴대 기기에 대한 응용화의 관점에서는, 개구율의 향상과 함께 새로운 소비 전력의 저감이 요구되고 있다.
또한, 전기 광학 소자의 투광성을 가지는 전극에 대한 금속 보조 배선의 배선 방법으로서 투광성을 가지는 전극의 상하 어느 쪽에서, 투광성을 가지는 전극과 도통(導通)할 수 있도록 금속 보조 배선과 투광성을 가지는 전극이 중첩되게 배선되는 것이 알려져 있다(예를 들면, 특허문헌 3 참조).
또한, 액티브 매트릭스 기판에 형성되는 부가 용량 전극을 ITO, SnO2 등의 투광성 도전막으로 이루어진 것으로 하여, 부가 용량용 전극의 전기 저항을 작게 하기 위해, 금속막으로 이루어진 보조 배선을 부가 용량용 전극에 접하여 형성하는 구성이 알려져 있다(예를 들면, 특허문헌 4 참조).
또한, 비정질 산화물 반도체막을 이용한 전계 효과형 트랜지스터에 있어서, 게이트 전극, 소스 전극 및 드레인 전극의 각 전극을 형성하는 재료는, 인듐 주석 산화물(ITO), 인듐 아연 산화물, ZnO, SnO2 등의 투광성을 가지는 전극이나, Al, Ag, Cr, Ni, Mo, Au, Ti, Ta 등의 금속 전극, 또는, 이것들을 포함하는 합금의 금속 전극 등을 이용할 수 있고, 그것들을 2층 이상 적층하여 접촉 저항을 저감하고, 또는, 계면 강도를 향상시켜도 좋다는 것은 알려져 있다(예를 들면, 특허문헌 5 참조).
또한, 아몰퍼스 산화물 반도체를 이용하는 트랜지스터의 소스 전극, 드레인 전극 및 게이트 전극, 보조 용량 전극의 재료로서, 인듐(In), 알루미늄(Al), 금(Au), 은(Ag) 등의 금속이나, 산화인듐(In2O3), 산화주석(SnO2), 산화아연(ZnO), 산화카드뮴(CdO), 산화인듐카드뮴(CdIn2O4), 산화카드뮴주석(Cd2SnO4), 산화아연주석(Zn2SnO4) 등의 산화물 재료를 이용할 수 있고, 게이트 전극, 소스 전극 및 드레인 전극의 재료는, 모두 같아도 좋고, 달라도 좋다는 것이 알려져 있다(예를 들면, 특허문헌 6, 7 참조).
일본국 특개 2004-103957호 공보 일본국 특개 2007-81362호 공보 일본국 특개평 2-82221호 공보 일본국 특개평 2-310536호 공보 일본국 특개 2008-243928호 공보 일본국 특개 2007-109918호 공보 일본국 특개 2007-115807호 공보
따라서, 본 명세서에서 개시하는 발명의 일 양태는, 개구율이 높은 반도체 장치를 제공하는 것을 과제로 한다. 또는, 개시된 발명의 일 양태는, 소비 전력이 낮은 반도체 장치를 제공하는 것을 과제로 한다. 또는, 개시된 발명의 일 양태는, 배선 저항이 낮은 반도체 장치를 제공하는 것을 과제로 한다. 또는, 개시하는 발명의 일 양태는, 투과율이 높은 반도체 장치를 제공하는 것을 과제로 한다. 또는, 개시하는 발명의 일 양태는, 레이아웃의 자유도가 높은 반도체 장치를 제공하는 것을 과제로 한다. 또는, 개시하는 발명의 일 양태는, S값(subthreshold swing value)이 작은 반도체 장치를 제공하는 것을 과제로 한다. 또는, 개시하는 발명의 일 양태는, 트랜지스터의 스레시홀드 전압을 제어할 수 있는 반도체 장치를 제공하는 것을 과제로 한다.
본 명세서 등에서 개시하는 발명의 일 양태에서는, 적어도 화소부의 트랜지스터에, 투광성을 가지는 재료를 이용하여 형성한다. 보다 상세하게는, 다음과 같다.
본 명세서 등에서 개시하는 발명의 일 양태는, 동일 기판 위에 제 1 박막 트랜지스터를 가지는 화소부와 제 2 박막 트랜지스터를 가지는 구동 회로부를 가지고, 제 1 박막 트랜지스터는 기판 위에 제 1 소스 전극층과, 제 1 드레인 전극층과, 제 1 소스 전극층 및 제 1 드레인 전극층과 전기적으로 접속하도록 형성된 산화물 반도체층과, 산화물 반도체층을 덮도록 형성된 게이트 절연층과, 산화물 반도체층과 중첩되는 영역의 게이트 절연층 위에 형성된 제 1 게이트 전극층과, 제 1 게이트 전극층을 덮도록 형성된 보호 절연층과, 보호 절연층 위에 화소 전극층을 가지고, 제 1 박막 트랜지스터의 제 1 소스 전극층, 제 1 드레인 전극, 산화물 반도체층, 게이트 절연층, 제 1 게이트 전극층, 보호 절연층, 및 화소 전극층은 투광성을 가지고, 제 2 박막 트랜지스터의 제 2 게이트 전극층은 보호 절연층으로 덮여지고, 제 2 박막 트랜지스터의 제 2 소스 전극층, 제 2 드레인 전극층, 및 제 2 게이트 전극층은 제 1 박막 트랜지스터의 제 1 소스 전극층, 제 1 드레인 전극층 및 제 1 게이트 전극층과 재료가 다르고, 제 1 트랜지스터의 제 1 소스 전극층, 제 1 드레인 전극층 및 제 1 게이트 전극층보다 저저항의 도전 재료인 반도체 장치이다.
또한, 상기에 있어서, 제 2 박막 트랜지스터의 제 2 게이트 전극층, 제 2 소스 전극층 및 제 2 드레인 전극층은, Al, Cr, Cu, Ta, Ti, Mo, W로부터 선택된 원소를 주성분으로 하는 막, 혹은 그들의 합금막을 조합한 적층막에 의해 형성할 수 있다.
또한, 개시하는 발명의 일 양태는, 동일 기판 위에 제 1 박막 트랜지스터를 가지는 화소부와 제 2 박막 트랜지스터를 가지는 구동 회로부를 가지고, 제 1 박막 트랜지스터는, 기판 위에 제 1 소스 전극층과, 제 1 드레인 전극층과, 제 1 소스 전극층 및 제 1 드레인 전극층과 전기적으로 접속하도록 형성된 산화물 반도체층과, 산화물 반도체층을 덮도록 형성된 게이트 절연층과, 산화물 반도체층과 중첩되는 영역의 게이트 절연층 위에 형성된 제 1 게이트 전극층과, 제 1 게이트 전극층을 덮도록 형성된 보호 절연층과, 보호 절연층 위에 화소 전극층을 가지고, 제 1 박막 트랜지스터의 제 1 소스 전극층, 제 1 드레인 전극, 산화물 반도체층, 게이트 절연층, 상기 제 1 게이트 전극층, 보호 절연층, 및 화소 전극층은 투광성을 가지고, 제 2 박막 트랜지스터의 제 2 게이트 전극층은 보호 절연층으로 덮여지고, 제 2 박막 트랜지스터의 제 2 소스 전극층, 제 2 드레인 전극층, 및 제 2 게이트 전극층은 제 1 박막 트랜지스터의 제 1 소스 전극층, 제 1 드레인 전극층, 및 제 1 게이트 전극층과 같은 재료의 막과, 제 1 박막 트랜지스터의 제 1 소스 전극층, 제 1 드레인 전극층, 및 제 1 게이트 전극층보다 저저항의 도전 재료의 막과의 적층막인 반도체 장치이다.
또한, 상기에 있어서, 제 1 박막 트랜지스터의 제 1 소스 전극층, 제 1 드레인 전극층, 및 제 1 게이트 전극층보다 저저항의 도전 재료의 막은, Al, Cr, Cu, Ta, Ti, Mo, W로부터 선택된 원소를 주성분으로 하는 막, 혹은 그들의 합금막을 조합한 적층막에 의해 형성할 수 있다.
또한, 상기에 있어서, 제 2 박막 트랜지스터는, 기판 위에, 제 2 소스 전극층과, 제 2 드레인 전극층과, 제 2 소스 전극층 및 제 2 드레인 전극층과 전기적으로 접속하도록 형성된 산화물 반도체층과, 산화물 반도체층을 덮도록 형성된 게이트 절연층과, 산화물 반도체층과 중첩되는 영역의 게이트 절연층 위에 형성된 제 2 게이트 전극층으로 형성할 수 있다.
또한, 상기에 있어서, 제 1 박막 트랜지스터의 제 1 소스 전극층, 제 1 드레인 전극층, 제 1 게이트 전극층, 및 화소 전극층은 산화인듐, 산화인듐 산화주석 합금, 산화인듐 산화아연 합금, 또는 산화아연의 어느 하나로 이루어진 막, 또는 상기 막을 조합한 적층막으로 형성할 수 있다.
또한, 상기에 있어서, 동일 기판 위에 용량부를 더 가지고, 용량부는, 용량 배선 및 이 용량 배선과 중첩되는 용량 전극을 가지고, 용량 배선 및 용량 전극은 투광성을 가지도록 형성할 수 있다.
배선, 트랜지스터, 포토 트랜지스터, 포토 다이오드 등을, 투광성을 가지는 재료를 이용하여 제작한다. 이에 의해, 개구율을 높게 할 수 있다. 그리고, 구동 회로부의 트랜지스터에는 백 게이트를 제공하는 것이 바람직하다. 이에 의해, 스레시홀드 전압을 제어할 수 있으므로, 트랜지스터를 노멀리 오프(normally-off)로 할 수 있다. 이 때, 반도체층을 끼우는 2개의 게이트 전극층은, 어느 쪽을 백 게이트로서 이용해도 좋다. 또한, 구동 회로부의 트랜지스터는 비투광성을 가지는 재료를 이용하여 제작해도 좋다. 또한, 화소 내의 배선은 비투광성을 가지는 재료를 이용하여 제작해도 좋다.
또한, 상기에 있어서, 반도체층은 인듐, 갈륨 및 아연을 포함하는 산화물 반도체로 이루어진 것이 바람직하다. 또한, 화소부의 트랜지스터의 제 1 소스 전극층, 제 1 드레인 전극층, 및 제 1 게이트 전극층은, 인듐 주석 산화물, 산화규소를 포함하는 인듐 주석 산화물, 유기 인듐, 유기 주석, 산화아연, 질화티탄, 산화아연을 포함하는 인듐 아연 산화물, 산화아연에 갈륨을 첨가한 재료, 산화주석, 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐 아연 산화물, 산화티탄을 포함하는 인듐 산화물, 산화티탄을 포함하는 인듐 주석 산화물 중 어느 하나로 이루어진 것이 바람직하다.
또한, 게이트 배선과 소스 배선과의 교차 부분에, 반도체층과 동일층으로 이루어진 층을 형성하는 것이 바람직하다. 이에 의해, 게이트 배선과 소스 배선이 교차하는 것에 기인하여 발생하는 용량을 저감할 수 있기 때문에, 신호 파형의 왜곡을 억제할 수 있다. 특히, 대형의 반도체 장치에서는 그 효과가 현저하다.
본 명세서 등에서 개시하는 발명에 이용할 수 있는 산화물 반도체의 일례로서는, InMO3(ZnO)m(m＞0)으로 표기되는 것이 있다. 여기서, M은, 갈륨(Ga), 철(Fe), 니켈(Ni), 망간(Mn) 및 코발트(Co)로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 예를 들면, M으로서 Ga가 선택되는 경우에는, Ga만의 경우 외에, Ga와 Ni나, Ga와 Fe 등, Ga 이외의 상기 금속 원소가 선택되는 경우를 포함한다. 또한, 상기 산화물 반도체에 있어서, M으로서 포함되는 금속 원소 외에, 불순물 원소로서 Fe, Ni 그 외의 천이 금속 원소, 또는 이 천이 금속의 산화물이 포함되어 있는 것이 있다. 본 명세서 등에서는, 상기 산화물 반도체 중, M으로서 적어도 갈륨을 포함하는 것을 In-Ga-Zn-O계 산화물 반도체라고 부르고, 이 재료를 이용한 박막을 In-Ga-Zn-O계 비단결정막이라고 부르는 경우가 있다.
또한, 상기에 있어서, 다계조 마스크를 이용함으로써, 1장의 마스크(레티클)로, 투광성을 가지는 영역(투과율이 높은 영역)과 투광성을 가지지 않는 영역(투과율이 낮은 영역)을 형성할 수 있다. 이에 의해, 마스크수의 증가를 억제할 수 있다.
상기의 본 발명의 각 양태에 있어서, 스위치로서는 다양한 형태의 것을 이용할 수 있다. 스위치의 일례로서는, 전기적 스위치 또는 기계적인 스위치 등을 이용할 수 있다. 즉, 스위치는, 전류를 제어할 수 있는 것이면 좋고, 특정의 것에 한정되지 않는다. 스위치의 일례로서는, 트랜지스터(예를 들면, 바이폴러 트랜지스터, MOS 트랜지스터 등), 다이오드(예를 들면, PN 다이오드, PIN 다이오드, 쇼트키 다이오드, MIM(Metal Insulator Metal) 다이오드, MIS(Metal Insulator Semiconductor) 다이오드, 다이오드 접속의 트랜지스터 등), 또는 이것들을 조합한 논리 회로 등이 있다. 기계적인 스위치의 일례로서는, 디지털 마이크로 미러 디바이스(DMD)와 같이, MEMS(Micro Electro Mechanical System) 기술을 이용한 스위치가 있다. 그 스위치는, 기계적으로 움직이는 것이 가능한 전극을 가지고, 그 전극이 움직이는 것에 의해, 도통과 비도통을 제어하여 동작한다.
또한, 상기의 각 양태에 있어서, 스위치로서 트랜지스터를 이용하는 경우, 그 트랜지스터는 단순한 스위치로서 동작하기 때문에, 트랜지스터의 극성(도전형)은 특별히 한정되지 않는다. 단, 오프 전류를 억제하고자 하는 경우, 오프 전류가 적은 쪽의 극성의 트랜지스터를 이용하는 것이 바람직하다. 오프 전류가 적은 트랜지스터의 일례로서는, 고저항 영역을 가지는 트랜지스터, 또는 멀티 게이트 구조를 가지는 트랜지스터 등이 있다.
또한, 상기의 본 발명의 각 양태에 있어서, 스위치로서 트랜지스터를 이용하고, 그 트랜지스터의 소스의 전위가 저전위측 전원(Vss, GND, 0 V 등)의 전위에 가까운 값에서 동작하는 경우에는, 스위치로서 N 채널형 트랜지스터를 이용하는 것이 바람직하다. 반대로, 그 트랜지스터의 소스의 전위가 고전위측 전원(Vdd 등)의 전위에 가까운 값에서 동작하는 경우에는, 스위치로서 P 채널형 트랜지스터를 이용하는 것이 바람직하다. 왜냐하면, N 채널형 트랜지스터에서는 소스가 저전위측 전원의 전위에 가까운 값에서 동작하고, P 채널형 트랜지스터에서는 소스가 고전위측 전원의 전위에 가까운 값에서 동작하는 경우에는, 게이트와 소스 사이의 전압의 절대값을 크게 할 수 있기 때문이다. 따라서, 스위치로서 보다 정확한 동작을 행할 수 있기 때문이다. 또는, 트랜지스터가 소스 팔로워(source follower) 동작을 하는 경우가 적기 때문에, 출력 전압의 크기가 작아지기 때문이다.
또한, 상기의 본 발명의 각 양태에 있어서, 스위치로서 N 채널형 트랜지스터와 P 채널형 트랜지스터의 양쪽을 이용하여, CMOS형의 스위치를 이용해도 좋다. CMOS형의 스위치로 하면, P 채널형 트랜지스터와 N 채널형 트랜지스터의 어느 한쪽이 도통하면 전류가 흐르기 때문에, 스위치로서 기능하기 쉬워진다. 따라서, 스위치에 대한 입력 신호의 전압이 높은 경우에도, 낮은 경우에도, 적절히 전압을 출력시킬 수 있다. 또는, 스위치를 온 또는 오프시키기 위한 신호의 전압 진폭값을 작게 할 수 있으므로, 소비 전력을 작게 할 수 있다.
또한, 스위치로서 트랜지스터를 이용하는 경우, 스위치는 입력 단자(소스 또는 드레인의 한쪽)와, 출력 단자(소스 또는 드레인의 다른 한쪽)와, 도통을 제어하는 단자(게이트)를 가지는 경우가 있다. 한편, 스위치로서 다이오드를 이용하는 경우, 스위치는 도통을 제어하는 단자를 가지지 않는 경우가 있다. 따라서, 다이오드를 트랜지스터로서 이용하는 것보다 다이오드를 스위치로서 이용하는 것이 단자를 제어하기 위한 배선을 줄일 수 있다.
본 명세서에 개시되어 있는 발명에서는, 트랜지스터로서 다양한 구조의 트랜지스터를 이용할 수 있다. 즉, 이용하는 트랜지스터의 구성에 한정은 없다.
본 명세서에 있어서, 반도체 장치란, 반도체 소자(트랜지스터, 다이오드, 사이리스터 등)를 포함하는 회로를 가지는 장치를 말한다. 단, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반, 또는 반도체 재료를 가지는 장치를 반도체 장치라고 불러도 좋다. 본 명세서에 있어서, 표시 장치는, 표시 소자를 가지는 장치를 말한다.
본 명세서에 있어서, 구동 장치란, 반도체 소자, 전기 회로, 전자 회로를 가지는 장치를 말한다. 예를 들면, 소스 신호선으로부터 화소 내로의 신호의 입력을 제어하는 트랜지스터(선택용 트랜지스터, 스위칭용 트랜지스터 등이라고 부르기도 함), 화소 전극에 전압 또는 전류를 공급하는 트랜지스터, 발광 소자에 전압 또는 전류를 공급하는 트랜지스터 등은 구동 장치의 일례이다. 또한, 게이트 신호선에 신호를 공급하는 회로(게이트 드라이버, 게이트선 구동 회로 등이라고 부르기도 함), 소스 신호선에 신호를 공급하는 회로(소스 드라이버, 소스선 구동 회로 등이라고 부르기도 함) 등은 구동 장치의 일례이다.
또한, 표시 장치, 반도체 장치, 조명 장치, 냉각 장치, 발광 장치, 반사 장치, 및 구동 장치 등을 서로 조합하는 것이 가능하고, 이러한 장치도 본 발명의 양태에 포함된다. 예를 들면, 표시 장치가 반도체 장치 및 발광 장치를 가지는 경우가 있다. 혹은, 반도체 장치가 표시 장치 및 구동 장치를 가지는 경우가 있다.
또한, 본 발명의 각 양태에 있어서, 소정의 기능을 실현시키기 위해 필요한 회로의 전부를, 동일한 기판(예를 들면, 유리 기판, 플라스틱 기판, 단결정 기판, 또는 SOI 기판 등)에 형성하는 것이 가능하다. 이렇게 하여, 부품 점수의 삭감에 의한 비용의 저감, 또는 회로 부품과의 접속 점수의 저감에 의한 신뢰성의 향상을 도모할 수 있다.
또한, 소정의 기능을 실현시키기 위해 필요한 회로 전부를 같은 기판에 형성하지 않는 것이 가능하다. 즉, 소정의 기능을 실현시키기 위해 필요한 회로의 일부는 어느 기판에 형성되고, 소정의 기능을 실현시키기 위해 필요한 회로의 다른 일부는 다른 기판에 형성되는 것이 가능하다. 예를 들면, 소정의 기능을 실현시키기 위해 필요한 회로의 일부는 유리 기판에 형성되고, 소정의 기능을 실현시키기 위해 필요한 회로의 다른 일부는 단결정 기판(또는 SOI 기판)에 형성되는 것이 가능하다. 그리고, 소정의 기능을 실현시키기 위해 필요한 회로의 다른 일부가 형성되는 단결정 기판(IC칩이라고도 함)을, COG(Chip On Glass)에 의해, 유리 기판에 접속하고, 유리 기판에 그 IC칩을 배치하는 것이 가능하다. 또는, IC칩을 TAB(Tape Automated Bonding), COF(Chip On Film), SMT(Surface Mount Technology), 또는 프린트 기판 등을 이용하여 유리 기판과 접속하는 것이 가능하다.
본 명세서에 있어서, 「X와 Y가 접속되어 있다」라고 명시적으로 기재하는 경우에는, X와 Y가 전기적으로 접속되어 있는 경우, X와 Y가 기능적으로 접속되어 있는 경우, 및 X와 Y가 직접 접속되어 있는 경우를 포함하는 것으로 한다. 여기서, X, Y는 대상물(예를 들면, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다. 따라서, 소정의 접속 관계, 예를 들면, 도면 또는 문장에 나타낸 접속 관계에 한정되지 않고, 도면 또는 문장에 나타낸 접속 관계 이외의 것도 포함하는 것으로 한다.
X와 Y가 전기적으로 접속되어 있는 경우의 일례로서는, X와 Y와의 전기적인 접속을 가능하게 하는 소자(예를 들면, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드 등)가, X와 Y와의 사이에 1개 이상 접속되는 것이 가능하다.
X와 Y가 기능적으로 접속되어 있는 경우의 일례로서는, X와 Y와의 기능적인 접속을 가능하게 하는 회로(예를 들면, 논리 회로(인버터, NAND 회로, NOR 회로 등), 신호 변환 회로(DA 변환 회로, AD 변환 회로, 감마 보정 회로 등), 전위 레벨 변환 회로(전원 회로(승압 회로, 강압 회로 등), 신호의 전위 레벨을 바꾸는 레벨 시프터 회로 등), 전압원, 전류원, 전환 회로, 증폭 회로(신호 진폭 또는 전류량 등을 크게 할 수 있는 회로, 오퍼레이션 증폭기, 차동 증폭 회로, 소스 팔로워 회로, 버퍼 회로 등), 신호 생성 회로, 기억 회로, 제어 회로 등)가, X와 Y와의 사이에 1개 이상 접속되는 것이 가능하다. 또한, 일례로서, X와 Y와의 사이에 다른 회로를 끼우고 있어도, X로부터 출력된 신호가 Y로 전달되는 경우에는, X와 Y는 기능적으로 접속되어 있는 것으로 한다.
또한, 「X와 Y가 전기적으로 접속되어 있다」라고 명시적으로 기재하는 경우에는, X와 Y가 전기적으로 접속되어 있는 경우(즉, X와 Y와의 사이에 다른 소자 또는 다른 회로를 끼우고 접속되어 있는 경우)와, X와 Y가 기능적으로 접속되어 있는 경우(즉, X와 Y와의 사이에 다른 회로를 끼우고 기능적으로 접속되어 있는 경우)와, X와 Y가 직접 접속되어 있는 경우(즉, X와 Y와의 사이에 다른 소자 또는 다른 회로를 끼우지 않고 접속되어 있는 경우)를 포함하는 것으로 한다. 즉, 「전기적으로 접속되어 있다」라고 명시적으로 기재하는 경우에는, 단순히, 「접속되어 있다」라고만 명시적으로 기재되어 있는 경우와 같은 것으로 한다.
본 명세서에 있어서, 명시적으로 단수로 기재되어 있는 것에 대해서는, 단수인 것이 바람직하다. 단, 이 경우에도, 복수인 것도 가능하다. 마찬가지로, 명시적으로 복수로 기재되어 있는 것에 대해서는, 복수인 것이 바람직하다. 단, 이 경우에도, 단수인 것도 가능하다.
본 출원의 도면에서, 크기, 층의 두께, 또는 영역은 명료화를 위해 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되는 것은 아니다. 도면은, 이상적인 예를 모식적으로 나타낸 것으로, 도면에 나타낸 형상 또는 값 등에 한정되지 않는다. 예를 들면, 제조 기술에 따른 형상의 편차, 오차에 의한 형상의 편차, 노이즈에 의한 신호, 전압, 혹은 전류의 편차, 또는, 타이밍의 어긋남에 의한 신호, 전압, 혹은 전류의 편차 등을 포함하는 것이 가능하다.
또한, 전문 용어는, 특정 실시형태, 또는 실시예 등을 설명할 목적으로 이용되는 경우가 많다. 단, 본 발명의 일 양태는, 전문 용어에 의해 한정하여 해석되는 것은 아니다.
또한, 정의되어 있지 않은 문언(전문 용어 또는 학술 용어 등의 과학기술 문언을 포함함)은, 통상의 당업자가 이해하는 일반적인 의미와 동등한 의미로서 이용하는 것이 가능하다. 사전 등에 의해 정의되어 있는 문언은, 관련 기술의 배경과 모순이 없는 의미로 해석되는 것이 바람직하다.
또한, 제 1, 제 2, 제3 등의 어구는, 다양한 요소, 부재, 영역, 층, 구역 등에 대하여, 구별하여 기술하기 위해 이용된다. 따라서, 제 1, 제 2, 제3 등의 어구는, 요소, 부재, 영역, 층, 구역 등의 순서 및 개수를 한정하는 것은 아니다. 또한, 예를 들면, 「제 1」을 「제 2」또는 「제 3」 등으로 치환할 수 있다.
또한, 「위에」, 「상방에」, 「아래에」, 「하방에」, 「옆에」, 「오른쪽에」, 「왼쪽에」, 「비스듬하게」, 「안쪽에」, 「앞에」, 「안에」, 「밖에」, 또는 「중에」 등의 공간적 배치를 나타내는 어구는, 어느 요소 또는 특징과, 다른 요소 또는 특징과의 관련을, 도면에 의해 간단하게 나타내기 위해 이용된다. 단, 이와 같은 용법에 한정되지 않고, 이러한 공간적 배치를 나타내는 어구는, 도면에 도시한 방향에 더하여, 다른 방향을 포함하는 경우가 있다. 예를 들면,「X 위에 Y」, 라고 명시적으로 나타낸 경우에는, Y가 X의 위에 있는 것에 한정되지 않는다. 도면 중의 구성은 반전, 또는 180° 회전시킬 수 있으므로, Y가 X의 아래에 있는 것을 포함하는 것이 가능하다. 이와 같이, 「위에」라고 하는 어구는, 「위에」의 방향에 더하여, 「아래에」의 방향을 포함하는 것이 가능하다. 단, 이에 한정되지 않고, 도면 중의 디바이스는 다양한 방향으로 회전하는 것이 가능하므로, 「위에」라고 하는 어구는, 「위에」, 및 「아래에」의 방향에 더하여 「옆에」, 「오른쪽에」, 「왼쪽에」, 「비스듬하게」, 「안쪽에」, 「앞에」, 「안에」, 「밖에」, 또는 「중에」 등의 다른 방향을 포함하는 것이 가능하다. 즉, 상황에 따라 적절히 해석하는 것이 가능하다.
또한, 「X 위에 Y가 형성되어 있다」, 혹은, 「X 위에 Y가 형성되어 있다」고 명시적으로 기재하는 경우에는, X 위에 Y가 직접 접하여 형성되어 있는 것에 한정되지 않는다. 직접 접하지는 않는 경우, 즉, X와 Y 사이에 다른 대상물이 개재하는 경우도 포함하는 것으로 한다. 여기서, X, Y는, 대상물(예를 들면, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
따라서, 예를 들면, 「층(X)의 위에(혹은 층(X) 위에), 층(Y)이 형성되어 있다」라고 명시적으로 기재되어 있는 경우에는, 층(X)의 위에 직접 접하여 층(Y)이 형성되어 있는 경우와, 층(X)의 위에 직접 접하여 다른 층(예를 들면 층(Z) 등)이 형성되어 있고, 그 위에 직접 접하여 층(Y)이 형성되어 있는 경우를 포함하는 것으로 한다. 또한, 다른 층(예를 들면 층(Z) 등)은, 단층이어도 좋고, 복층이어도 좋다.
또한, 「X의 상방에 Y가 형성되어 있다」고 명시적으로 기재되어 있는 경우에 대해서도 마찬가지로, X의 위에 Y가 직접 접하고 있는 것에 한정되지 않고, X와 Y와의 사이에 다른 대상물이 개재하는 경우도 포함하는 것으로 한다. 따라서 예를 들면, 「층(X)의 상방에 층(Y)이 형성되어 있다」고 하는 경우에는, 층(X)의 위에 직접 접하여 층(Y)이 형성되어 있는 경우와, 층(X)의 위에 직접 접하여 다른 층(예를 들면, 층(Z) 등)이 형성되어 있고, 그 위에 직접 접하여 층(Y)가 형성되어 있는 경우를 포함하는 것으로 한다. 또한, 다른 층(예를 들면, 층(Z) 등)은, 단층이어도 좋고, 복층이어도 좋다.
또한, 「X의 위에 Y가 형성되어 있다」, 「X 위에 Y가 형성되어 있다」, 또는 「X의 상방에 Y가 형성되어 있다」고 명시적으로 기재하는 경우, X의 비스듬하게 위에 Y가 형성되는 경우도 포함하는 것으로 한다.
또한, 「X의 아래에 Y가」, 혹은, 「X의 하방에 Y가」라는 기재에 대해서도 마찬가지이다.
본 명세서 등에 의해 개시되는 발명의 일 양태에서는, 화소부의 트랜지스터 및 보유 용량의 적어도 일부에, 투광성을 가지는 재료를 이용한다. 이에 의해, 트랜지스터나 보유 용량이 존재하는 영역에 있어서도 광을 투과시키는 것이 가능하게 되기 때문에, 개구율을 향상시킬 수 있다. 또한, 구동 회로부에서는, 소자와 소자를 접속하는 배선을 저항율이 낮은(도전율이 높은) 재료를 이용하여 형성하기 때문에, 신호 파형의 왜곡을 저감하여, 배선 저항에 의한 전압 강하를 억제할 수 있다. 이에 의해, 반도체 장치의 소비 전력을 저감할 수 있다. 또한, 반도체 장치의 대형화(대화면화)가 용이하게 된다.
도 1은 반도체 장치의 블럭도 및 단면도이다.
도 2는 반도체 장치의 평면도 및 단면도이다.
도 3은 반도체 장치의 제작 방법을 설명한 단면도이다.
도 4는 반도체 장치의 제작 방법을 설명한 단면도이다.
도 5는 반도체 장치의 제작 방법을 설명한 단면도이다.
도 6은 반도체 장치의 제작 방법을 설명한 단면도이다.
도 7은 반도체 장치를 설명한 단면도이다.
도 8은 반도체 장치의 제작 방법을 설명한 단면도이다.
도 9는 반도체 장치의 제작 방법을 설명한 단면도이다.
도 10은 반도체 장치의 제작 방법을 설명한 단면도이다.
도 11은 반도체 장치의 제작 방법을 설명한 단면도이다.
도 12는 다계조 마스크의 구성을 설명한 단면도이다.
도 13은 반도체 장치의 평면도 및 단면도이다.
도 14는 반도체 장치의 평면도 및 단면도이다.
도 15는 반도체 장치의 평면도 및 단면도이다.
도 16은 반도체 장치의 도면이다.
도 17은 반도체 장치의 단면도이다.
도 18은 반도체 장치의 단면도이다.
도 19는 반도체 장치의 평면도 및 단면도이다.
도 20은 반도체 장치의 제작 방법을 설명한 단면도이다.
도 21은 반도체 장치의 회로도이다.
도 22는 전자 페이퍼의 사용 형태의 예를 설명한 도면이다.
도 23은 전자 서적의 예를 나타낸 외관도이다.
도 24는 텔레비전 장치 및 디지털 포토 프레임의 예를 나타낸 외관도이다.
도 25는 유기기의 예를 나타낸 외관도이다.
도 26은 휴대전화기의 예를 나타낸 외관도이다.
도 27은 반도체 장치를 설명한 도면이다.
도 28은 반도체 장치를 설명한 도면이다.
도 29는 반도체 장치를 설명한 도면이다.
도 30은 반도체 장치를 설명한 도면이다.
도 31은 반도체 장치를 설명한 도면이다.
이하, 본 발명의 실시형태를 설명한다. 본 명세서에 기재된 발명의 양태는, 예를 들면, 이하의 과제를 해결할 수 있다. 또한, 복수의 과제의 기재는, 다른 과제의 존재를 방해하는 것은 아니다. 또한, 본 발명의 각 양태는, 아래의 모든 과제를 해결할 필요는 없다.
또한, 본 발명의 실시형태는 많은 다른 양태로 실시하는 것이 가능하고, 취지 및 그 범위로부터 벗어남이 없이 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에 설명하는 구성에 있어서, 동일 부분 또는 동일한 기능을 가지는 부분은 다른 도면 간에 공통의 부호를 이용하여 나타내고, 동일 부분 또는 동일한 기능을 가지는 부분의 상세한 설명은 생략한다.
또한, 어느 하나의 실시형태에 서술된 내용(일부의 내용이어도 좋음)은 그 실시형태에 서술된 다른 내용(일부의 내용이어도 좋음), 및/또는, 하나 혹은 복수의 다른 실시형태에 서술된 내용(일부의 내용이어도 좋음)에 대하여, 선택, 조합, 또는 치환 등을 행할 수 있다. 실시형태에 서술된 내용이란, 각각의 실시형태에 있어서, 참조된 하나 또는 복수의 도면에 기재되어 있는 내용, 및 문장으로 표현된 내용이다.
또한, 어느 하나의 실시형태에 참조된 도면(일부이어도 좋음)은 그 도면의 다른 부분, 그 실시형태에 참조된 다른 도면(일부이어도 좋음), 및/또는, 하나 혹은 복수의 다른 실시형태에 참조된 도면(일부이어도 좋음)에 대하여, 조합함으로써, 다른 구성예가 기재된 도면을 도시할 수 있다. 또한, 어느 하나의 실시형태에 참조된 도면 또는 기술된 문장에 대하여, 그 일부분에 기초하여, 다른 양태를 구성하는 것은 가능하다. 따라서, 어느 부분을 설명하는 도면 또는 문장이 기재되어 있는 경우, 그 일부분의 도면 또는 문장에 나타낸 다른 양태도 개시되어 있다.
따라서, 예를 들면, 능동 소자(트랜지스터, 다이오드 등), 배선, 수동 소자(용량 소자, 저항 소자 등), 도전층, 절연층, 반도체층, 유기 재료, 무기 재료, 부품, 기판, 모듈, 장치, 고체, 액체, 기체, 동작 방법, 제작 방법 등이 단수 또는 복수 기재된 도면(단면도, 평면도, 회로도, 블럭도, 플로차트, 공정도, 사시도, 입면도, 배치도, 타이밍 차트, 구조도, 모식도, 그래프, 표, 광로도, 벡터도, 상태도, 파형도, 사진, 화학식 등) 또는 문장에 있어서, 그 일부분을 꺼내어, 본 발명의 일 양태를 구성하는 것이 가능한 것으로 한다.
일례로서는, N개(N은 정수)의 회로 소자(트랜지스터, 용량 소자 등)를 가지고 구성되는 회로도로부터, M개(M은 정수이며, M＜N)의 회로 소자(트랜지스터, 용량 소자 등)를 뽑아내어, 본 발명의 일 양태를 구성하는 것은 가능하다. 다른 일례로서는, N개(N은 정수)의 층을 가지고 구성되는 단면도로부터, M개(M은 정수이며, M＜N)의 층을 뽑아내어, 본 발명의 일 양태를 구성하는 것은 가능하다. 다른 일례로서는, N개(N은 정수)의 요소를 가지고 구성되는 플로차트로부터, M개(M은 정수이며, M＜N)의 요소를 뽑아내어, 본 발명의 일 양태를 구성하는 것은 가능하다.
또한, 어느 하나의 실시형태에 서술한 도면 또는 문장에 있어서, 적어도 하나의 구체예가 기재되는 경우, 그 구체예의 상위 개념을 도출하는 것은, 당업자라면 용이하게 이해할 수 있다. 따라서, 어느 하나의 실시형태에 서술한 도면 또는 문장에 있어서, 적어도 하나의 구체예가 기재되는 경우, 그 구체예의 상위 개념으로부터, 본 명세서에 개시되어 있는 발명의 일 양태를 구성하는 것이 가능하다.
또한, 적어도 도면에 기재한 내용(도면 중의 일부이어도 좋음)은, 본 발명의 일 양태로서 개시되어 있는 것이고, 본 발명의 일 양태를 구성하는 것이 가능하다. 따라서, 어느 내용에 대하여, 도면에 기재되어 있다면, 문장을 이용하여 서술하지 않아도, 그 내용으로부터, 본 명세서에 개시되어 있는 발명의 일 양태를 구성할 수 있다. 마찬가지로, 도면의 일부를 꺼낸 도면으로부터, 본 명세서에 개시되어 있는 발명의 일 양태를 구성할 수 있다.
또한, 능동 소자(트랜지스터, 다이오드 등), 수동 소자(용량 소자, 저항 소자 등) 등이 가지는 모든 단자에 대하여, 그 접속처를 특정하지 않아도, 당업자라면, 발명의 일 양태를 구성하는 것이 가능한 경우가 있다. 특히, 단자의 접속처가 복수 상정되는 경우에는, 그 단자의 접속처를 특정의 개소로 한정할 필요는 없다. 따라서, 능동 소자(트랜지스터, 다이오드 등), 수동 소자(용량 소자, 저항 소자 등) 등이 가지는 일부의 단자에 대해서만, 그 접속처를 특정함으로써, 발명의 실시의 양태를 구성하는 것이 가능한 경우가 있다.
또한, 어느 회로에 대하여, 적어도 접속처를 특정하면, 당업자라면, 발명의 실시형태를 특정하는 것이 가능한 경우가 있고, 본 명세서에 개시되는 발명의 양태는 이러한 경우를 포함한다. 또는, 어느 회로에 대하여, 적어도 기능을 특정하면, 당업자라면, 본 명세서에 개시되는 발명의 양태를 특정하는 것이 가능한 경우가 있다. 본 명세서에 개시되는 발명의 양태는 이러한 경우를 포함한다.
[실시형태 1]
본 실시형태에서는, 반도체 장치에 있어서, 동일 기판 위에 적어도 구동 회로의 일부와 화소부에 배치하는 트랜지스터를 제작하는 방법에 대하여, 도 1 내지 도 6을 이용하여 설명한다.
도 1(A)에서는, 본 실시형태에 관한 반도체 장치의 일례를 블럭도로 나타낸다. 본 실시형태에서는, 반도체 장치로서 특히 액정 표시 장치에 대하여 설명하고 있지만, 개시된 발명은 이에 한정되지 않는다. 일렉트로 루미네슨스 표시 장치(EL 표시 장치)나, 전기 영동(泳動) 소자를 이용한 표시 장치(소위 전자 페이퍼) 등에 적용할 수도 있다. 또한, 표시 장치 이외의 다른 반도체 장치에 적용할 수도 있다.
도 1(A)에 나타낸 표시 장치는, 기판(5300) 위에 표시 소자를 구비한 화소를 복수 가지는 화소부(5301)와, 각 화소를 선택하는 주사선 구동 회로(5302)와, 선택된 화소에 대한 비디오 신호의 입력을 제어하는 신호선 구동 회로(5303)를 가진다.
도 1(B)에, 주사선 구동 회로(5302)와, 신호선 구동 회로(5303) 등의 구동 회로부에 적용할 수 있는 트랜지스터(192)의 단면도를 나타낸다. 트랜지스터(192)는, 소스 전극(또는 드레인 전극)으로서 기능하는 도전층(122)과, 반도체층(133b)과, 게이트 절연층(140)과, 게이트 전극으로서 기능하는 도전층(165)으로 구성되는 소위 탑 게이트형의 트랜지스터이다. 또한, 구동 회로부는 화소 주변 회로의 일부 또는 전부이며, 본 실시예와 같이, 주사선 구동 회로와, 신호선 구동 회로만이라고는 할 수 없다.
다음에, 도 1(A)에 나타낸 화소부(5301)의 구성의 일례를 도 2에 나타낸다. 또한, 도 2(A)는 화소부(5301) 내에 복수 배치되어 있는 화소의 하나를 확대한 평면도이며, 도 2(B)는 도 2(A)의 A-B에서의 단면도이다.
도 2(A), 도 2(B)에 나타낸 화소부(5301) 내에 복수 배치되어 있는 화소의 하나는, 소스 배선으로서 기능하는 도전층(111a)과, 도전층(111a)과 교차하고, 게이트 배선으로서 기능하는 도전층(154a) 및 용량 배선으로서 기능하는 도전층(154b)과, 도전층(154a)과 도전층(111a)의 교차부 부근의 트랜지스터(190)와, 도전층(154b)과 전기적으로 접속된 보유 용량(191)을 가진다. 또한, 본 명세서 등에서, 화소란, 게이트 배선으로서 기능하는 도전층 및 소스 배선으로서 기능하는 도전층에 둘러싸인 영역을 가리킨다. 또한, 도 2(A)에서, 도전층(111a)과, 도전층(154a) 및 도전층(154b)은 90°의 각도로 교차하고 있지만, 개시하는 발명은 이구성에 한정되지 않는다. 즉, 도전층(111a)과, 도전층(154a) 및 도전층(154b)이 90° 이외의 각도로 교차하여도 좋다. 또한, 도시하지 않았지만 소스 배선의 끝에는 신호선 구동 회로, 게이트 배선의 끝에는 주사선 구동 회로가 접속되어 있다. 또한, 소스 배선과 게이트 배선과의 교차 부분에, 반도체층(133a)과 동일층으로 이루어진 반도체층(133d)을 형성하는 것이 바람직하다. 이에 의해, 배선이 교차하는 것에 기인하여 발생하는 용량을 저감할 수 있기 때문에, 신호 파형의 왜곡을 억제할 수 있다. 특히, 대형의 반도체 장치에서는 그 효과가 현저하다.
도 2(A), 도 2(B)에 나타낸 화소부의 트랜지스터(190)는, 소스 전극으로서 기능하는 도전층(111a)과, 드레인 전극으로서 기능하는 도전층(111b)과, 반도체층(133a)과, 게이트 절연층(140)과, 게이트 전극으로서 기능하는 도전층(154a)으로 구성되는 소위 탑 게이트형의 트랜지스터이다. 또한, 트랜지스터에 있어서의 소스 전극 및 드레인 전극은, 캐리어가 흐르는 방향에 따라 그 기능이 바뀌는 일이 있기 때문에, 소스 전극 및 드레인 전극의 칭호는 편의적인 것에 지나지 않는다. 즉, 각종 도전층의 기능이, 상기 칭호에 한정하여 해석되는 것은 아니다. 또한, 보유 용량(191)은 도전층(111b)과, 게이트 절연층(140)과, 도전층(154b)과, 절연층(170)과, 도전층(180)으로 구성되어 있다. 보다 상세하게는, 도전층(111b)과 도전층(154b) 사이, 및 도전층(154b)과 도전층(180) 사이에 용량이 형성된다.
여기서, 트랜지스터(190)를 구성하는 도전층(111a), 도전층(111b), 반도체층(133a), 도전층(154a), 도전층(154b)은 투광성을 가지는 재료로 형성되어 있다. 이에 의해, 화소의 개구율 향상이 실현된다.
또한, 도 1(B)에 나타낸 트랜지스터(192)를 구성하는 도전층(122), 도전층(165)은 저저항 재료로 형성되어 있다. 따라서, 전극 등에 기인하는 저항을 저감하여 트랜지스터의 특성을 향상시킬 수 있다. 또한, 저저항 재료는 차광성을 수반하는 경우가 많기 때문에, 형성되는 트랜지스터는 광을 투과하지 않는 구성이 되지만, 완전한 차광성(예를 들면, 광의 투과율이 10% 이하)을 가지고 있을 필요는 없다.
이와 같이, 화소부에 투광성을 가지는 재료를 이용한 트랜지스터를 형성하고, 구동 회로부에 저저항의 재료를 이용한 트랜지스터를 형성함으로써, 화소부에 있어서 개구율을 향상시키는 것과 동시에, 화소 주변 회로의 성능을 향상시킨 반도체 장치를 제공할 수 있다. 즉, 반도체 장치의 특성 향상이라는 과제를 해결할 수 있다.
또한, 상기에 있어서 투광성을 가진다는 것은, 적어도 도전층(122)이나 도전층(165)과 비교하여, 가시역(400 nm∼800 nm 정도)에서의 광의 투과율이 높은 것을 의미한다.
본 명세서에 있어서, 가시광에 대하여 투광성을 가지는 막은 가시광의 투과율이 75∼100%인 막을 가리키고, 그 막이 도전성을 가지는 경우에는 투명의 도전막이라고도 부른다. 또한, 게이트 전극층, 소스 전극층, 드레인 전극층, 화소 전극층, 또는 그 외의 전극층이나, 그 외의 배선층에 적용하는 금속 산화물로서 가시광에 대하여 반투명의 도전막을 이용해도 좋다. 가시광에 대하여 반투명이란 가시광의 투과율이 50∼75%인 것을 가리킨다.
다음에, 반도체 장치의 제작 방법의 일례에 대하여, 도 3 내지 도 6을 이용하여 설명한다. 또한, 도 3 내지 도 6의 좌측은 화소부의 트랜지스터 및 보유 용량의 제작 방법을, 도 3 내지 도 6의 우측은 구동 회로부의 트랜지스터의 제작 방법을 나타낸다.
먼저, 절연면을 가지는 기판(100) 위에 도전층(110)을 형성한다(도 3(A1), 도 3(B1) 참조).
절연면을 가지는 기판(100)으로서는, 예를 들면, 액정 표시 장치 등에 사용되는 가시광 투과성을 가지는 유리 기판을 이용할 수 있다. 상기의 유리 기판은 무알칼리 유리 기판인 것이 바람직하다. 무알칼리 유리 기판에는, 예를 들면, 알루미노 실리케이트 유리, 알루미노 붕규산 유리, 바륨 붕규산 유리 등의 유리 재료가 이용되고 있다. 그 밖에도, 절연면을 가지는 기판(100)으로서, 세라믹 기판, 석영 기판, 사파이어 기판 등의 절연체로 이루어진 절연성 기판 등을 이용할 수 있다. 폴리에틸렌 테레프탈레이트(PET), 폴리에틸렌 나프탈레이트(PEN), 폴리에테르 술폰(PES)으로 대표되는 가요성을 가지는 합성 수지를 이용해도 좋다.
도시하지 않았지만, 절연면을 가지는 기판(100) 위에는 하지막을 형성하는 것이 바람직하다. 하지막은, 기판(100)으로부터의 알칼리 금속(Li, Cs, Na 등)이나 알칼리토류 금속(Ca, Mg 등), 그 외의 불순물의 확산을 방지하는 기능을 가진다. 즉, 하지막을 형성함으로써, 반도체 장치의 신뢰성 향상이라는 과제를 해결할 수 있다. 하지막은, 질화실리콘막, 산화실리콘막, 질화산화실리콘막, 산화질화실리콘막, 산화알루미늄막, 질화알루미늄막, 산화질화알루미늄막, 질화산화알루미늄막 등에서 선택된 하나 또는 복수의 절연층에 의해 형성할 수 있다. 예를 들면, 기판측으로부터 질화실리콘막과 산화실리콘막을 순차로 적층한 구성으로 하면 바람직하다. 질화실리콘막의 불순물에 대한 차단 효과가 높기 때문이다. 한편, 질화실리콘막이 반도체와 접하는 경우에는 문제가 발생할 가능성도 있기 때문에, 반도체와 접하는 막으로서 산화실리콘막을 형성하는 것이 좋다.
하지막은 플라즈마 CVD법 또는 스퍼터링법 등을 이용하여 형성할 수 있다. 본 실시형태에서는, 하지막으로서, 기판(100)측으로부터 스퍼터링법으로 형성된 질화실리콘막과 산화실리콘막과의 적층을 이용한다.
또한, 본 명세서 등에서, 산화질화물이란, 그 조성에 있어서, 질소보다 산소의 함유량(원자수)이 많은 것을 나타내고, 예를 들면, 산화질화실리콘은, 산소가 50 원자% 이상 70 원자% 이하, 질소가 0.5 원자% 이상 15 원자% 이하, 실리콘이 25 원자% 이상 35 원자% 이하, 수소가 0.1 원자% 이상 10 원자% 이하의 범위로 포함되는 것을 말한다. 또한, 질화산화물이란, 그 조성에 있어서, 산소보다 질소의 함유량(원자수)이 많은 것을 나타내고, 예를 들면, 질화산화실리콘이란, 산소가 5 원자% 이상 30 원자% 이하, 질소가 20 원자% 이상 55 원자% 이하, 실리콘이 25 원자% 이상 35 원자% 이하, 수소가 10 원자% 이상 25 원자% 이하의 범위로 포함되는 것을 말한다. 단, 상기 범위는, 러더포드 후방 산란법(RBS: Rutherford Backscattering Spectrometry)이나, 수소 전방 산란법(HFS: Hydrogen Forward Scattering)을 이용하여 측정한 경우의 것이다. 또한, 구성 원소의 함유 비율의 합계는 100 원자%를 넘지 않는다.
도전층(110)은, 인듐 주석 산화물(Indium Tin Oxide: ITO), 산화규소를 포함하는 인듐 주석 산화물(ITSO), 유기 인듐, 유기 주석, 산화아연(ZnO), 질화티탄 등의 투광성(가시광 투과성)을 가지는 재료를 이용하여 형성하면 좋다. 또한, 산화아연을 포함하는 인듐 아연 산화물(Indium Zinc Oxide: IZO), 산화아연에 갈륨(Ga)을 첨가한 재료, 산화주석(SnO2), 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐 아연 산화물, 산화티탄을 포함하는 인듐 산화물, 산화티탄을 포함하는 인듐 주석 산화물 등을 이용해도 좋다. 도전층(110)은 단층 구조로 해도 좋고, 적층 구조로 해도 좋지만, 적층 구조로 하는 경우에는, 광투과율이 충분히 높아지도록 도전층(110)을 형성하는 것이 바람직하다. 또한, 도전층(110)의 제작 방법으로서는 스퍼터링법을 이용하는 것이 바람직하지만, 이에 한정할 필요는 없다. 도전층(110)의 막 두께는, 50 nm 이상 300 nm 이하의 범위 내에서 적절히 선택할 수 있다. 본 실시형태에서는, 도전층(110)으로서 인듐 주석 산화물을 이용한다.
다음에, 도전층(110) 위에 레지스트 마스크(101a) 및 레지스트 마스크(101b)를 형성하고, 이 레지스트 마스크(101a) 및 레지스트 마스크(101b)를 이용하여 도전층(110)을 선택적으로 에칭하여, 도전층(111a) 및 도전층(111b)을 형성한다(도 3(A2), 도 3(B2) 참조). 상기 에칭으로서는, 웨트 에칭, 드라이 에칭 중 어느 하나를 이용해도 좋다. 또한, 상기 에칭 후에, 레지스트 마스크(101a) 및 레지스트 마스크(101b)는 제거한다. 도전층(111a) 및 도전층(111b)은, 후에 형성되는 절연층 등의 피복성을 향상시켜, 단이 끊어지는 것을 방지하기 위해, 그 단부가 테이퍼 형상이 되도록 형성하는 것이 바람직하다. 이와 같이, 도전층(111a) 및 도전층(111b)을 테이퍼 형상이 되도록 형성함으로써, 반도체 장치의 수율 향상이라는 과제를 해결할 수 있다.
도전층(111a)은 화소부의 트랜지스터의 소스 전극으로서, 도전층(111b)은 화소부의 트랜지스터의 드레인 전극 및 보유 용량 전극(용량 전극)으로서 기능한다. 또한, 각종 도전층의 기능은, 소스 전극 또는 드레인 전극의 칭호에 한정하여 해석되는 것은 아니다.
다음에, 도전층(111a) 및 도전층(111b)을 덮도록 도전층(120)을 형성한다(도 3(A3), 도 3(B3) 참조). 또한, 여기에서는, 도전층(111a) 및 도전층(111b)을 덮도록 도전층(120)을 형성하지만, 개시되는 발명은 이에 한정되지 않는다.
도전층(120)은, 알루미늄(Al), 텅스텐(W), 티탄(Ti), 탄탈(Ta), 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 구리(Cu), 금(Au), 은(Ag), 망간(Mn), 네오디뮴(Nd), 니오브(Nb), 크롬(Cr), 세륨(Ce) 등의 금속 재료, 또는 이들 금속 재료를 주성분으로 하는 합금 재료, 또는 이러한 금속 재료를 성분으로 하는 질화물을 이용하여, 단층 구조 또는 적층 구조로 형성할 수 있다. 예를 들면, 도전층(120)은 알루미늄 등의 저항이 낮은 재료로 형성하는 것이 바람직하다.
도전층(111a) 및 도전층(111b) 위에 도전층(120)을 형성한 경우, 이들 도전층이 반응하는 경우가 있다. 예를 들면, 도전층(111a) 및 도전층(111b)에 ITO를 이용하여, 도전층(120)에 알루미늄을 이용한 경우, 화학 반응이 생길 수 있다. 이러한 반응을 피하기 위해서, 도전층(120)을 고융점 재료와 저저항 재료의 적층 구조로 해도 좋다. 보다 구체적으로는, 예를 들면, 도전층(120)과, 도전층(111a) 및 도전층(111b)과 접하는 영역을 고융점 재료로 형성하고, 도전층(120)과, 도전층(111a) 및 도전층(111b)과 접촉하지 않는 영역을 저저항 재료로 형성하면 적합하다.
상기 고융점 재료로서는, 몰리브덴, 티탄, 텅스텐, 탄탈, 크롬 등을 들 수 있다. 저저항 재료로서는, 알루미늄, 구리, 은 등을 들 수 있다.
물론, 도전층(120)을 3층 이상의 적층 구조로 해도 좋다. 이 경우, 예를 들면, 첫번째층이 몰리브덴, 두번째층이 알루미늄, 세번째층이 몰리브덴의 적층 구조, 또는, 첫번째층이 몰리브덴, 두번째층이 네오디뮴을 미량으로 포함하는 알루미늄, 세번째층이 몰리브덴의 적층 구조로 할 수 있다. 도전층(120)을 이러한 적층 구조로 함으로써, 힐록의 발생을 방지할 수 있다. 이에 의해, 반도체 장치의 신뢰성 향상이라는 과제를 해결할 수 있다.
다음에, 도전층(120) 위에 레지스트 마스크(102)를 형성하고, 이 레지스트 마스크(102)를 이용하여 도전층(120)을 선택적으로 에칭하여, 도전층(122)을 형성한다(도 3(A4), 도 3(B4) 참조). 이 때, 화소부의 트랜지스터의 소스 전극(또는 드레인 전극)으로서 기능하는 도전층(111a) 및 도전층(111b) 위에는, 도전층(122)을 형성하지 않는다. 또한, 도전층(122)은 구동 회로부의 트랜지스터의 소스 전극(또는, 드레인 전극)으로서 기능한다. 또한, 도전층(122)은 저저항의 재료를 이용하여 형성되어 있다. 레지스트 마스크(102)는, 도전층(122)의 형성 후에 제거된다.
또한, 본 실시형태에서는, 도전층(111a) 및 도전층(111b)을 형성한 후, 도전층(122)을 형성하는 공정에 대하여 설명했지만, 개시되는 발명은 이에 한정하여 해석되는 것은 아니다. 예를 들면, 도전층(111a) 및 도전층(111b)과, 도전층(122)의 형성 순서를 바꾸어도 좋다. 즉, 구동 회로부의 트랜지스터의 소스 전극으로서 기능하는 도전층(122)을 형성한 후에, 화소부의 트랜지스터의 소스 전극(또는 드레인 전극)으로서 기능하는 도전층(111a) 및 도전층(111b)을 형성할 수도 있다.
다음에, 적어도 도전층(111a) 및 도전층(111b)을 덮도록 반도체층(130)을 형성한다(도 4(A1), 도 4(B1) 참조). 본 실시형태에서는, 도전층(111a) 및 도전층(111b), 도전층(122)을 덮도록, 기판(100) 위에 반도체층(130)을 형성한다.
반도체층(130)은 각종 산화물 반도체 재료를 이용하여 형성할 수 있다.
본 명세서 중에서 이용하는 산화물 반도체는, InMO3(ZnO)m(m＞0, 또한, M은 정수가 아님)으로 표기되는 박막을 형성하고, 그 박막을 산화물 반도체층으로서 이용한 박막 트랜지스터를 제작한다. 또한, M은, Ga, Fe, Ni, Mn 및 Co로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 예를 들면, M으로서, Ga의 경우 외에, Ga와 Ni 또는 Ga와 Fe 등, Ga 이외의 상기 금속 원소가 포함되는 경우가 있다. 또한, 상기 산화물 반도체에 있어서, M으로서 포함되는 금속 원소 외에, 불순물 원소로서 Fe, Ni 그 외의 천이 금속 원소, 또는 이 천이 금속의 산화물이 포함되어 있는 것이 있다. 본 명세서에 있어서는, InMO3(ZnO)m(m＞0, 또한, M은 정수가 아님)로 표기되는 구조의 산화물 반도체층 중, M으로서 Ga를 포함하는 구조의 산화물 반도체를 In-Ga-Zn-O계 산화물 반도체라고 부르고, 그 박막을 In-Ga-Zn-O계 비단결정막이라고도 부른다.
또한, 산화물 반도체층에 적용하는 금속 산화물로서 상기 외에도, In-Sn-Zn-O계, In-Al-Zn-O계, Sn-Ga-Zn-O계, Al-Ga-Zn-O계, Sn-Al-Zn-O계, In-Zn-O계, Sn-Zn-O계, Al-Zn-O계, In-O계, Sn-O계, Zn-O계의 금속 산화물을 적용할 수 있다. 또 상기 금속 산화물로 이루어지는 산화물 반도체층에 산화규소를 포함시켜도 좋다.
또한, 그 외의 재료를 이용하는 것도 가능하다. 예를 들면, In-Ga-Zn-O계의 산화물 반도체 재료에 의한 반도체층(130)은, In, Ga, Zn을 포함하는 산화물 반도체 타겟(In2O3 : Ga2O3 : ZnO = 1 : 1 : 1)을 이용한 스퍼터법으로 형성할 수 있다. 스퍼터의 조건은, 예를 들면, 기판(100)과 타겟과의 거리를 30 mm∼500 mm, 압력을 0.1 Pa∼2.0 Pa, 직류(DC) 전원을 0.25 kW∼5.0 kW(직경 8 인치의 타겟 사용시), 분위기를 아르곤 분위기, 산소 분위기, 또는 아르곤과 산소와의 혼합 분위기로 할 수 있다. 또한, 반도체층(130)으로서, ZnO계 비단결정막을 이용해도 좋다. 또한, 반도체층(130)의 막 두께는, 5 nm 이상 200 nm 이하로 할 수 있다. 본 실시형태에서 반도체층(130)의 막 두께는, 50 nm 이하로 한다.
상기의 스퍼터법으로서는, 스퍼터용 전원에 고주파 전원을 이용하는 RF 스퍼터법이나, DC 스퍼터법, 펄스적으로 직류 바이어스를 적용하는 펄스 DC 스퍼터법 등을 이용할 수 있다. 또한, 펄스 직류(DC) 전원을 이용하면, 오물을 경감할 수 있고 막 두께 분포도 균일하게 되기 때문에 바람직하다. 이 경우, 반도체 장치의 수율 향상, 신뢰성 향상이라는 과제를 해결할 수 있다.
또한, 재료가 다른 타겟을 복수 설치할 수 있는 다원 스퍼터 장치를 이용해도 좋다. 다원 스퍼터 장치에서는, 동일 체임버에서 다른 복수의 막을 형성할 수도, 동일 체임버에서 복수 종류의 재료를 동시에 스퍼터하여 하나의 막을 형성할 수도 있다. 또한, 체임버 내부에 자계 발생 기구를 구비한 마그네트론 스퍼터 장치를 이용하는 방법(마그네트론 스퍼터법)이나, 마이크로파를 이용하여 발생시킨 플라즈마를 이용하는 ECR 스퍼터법 등을 이용해도 좋다. 또한, 성막 중에 타겟 물질과 스퍼터 가스 성분을 화학 반응시켜, 그들 화합물을 형성하는 리액티브 스퍼터법이나, 성막 중에 기판에도 전압을 인가하는 바이어스 스퍼터법 등을 이용해도 좋다.
또한, 반도체층(130)을 형성하기 전에, 반도체층(130)의 피형성면(예를 들면, 도전층(111a) 및 도전층(111b)의 표면, 하지막을 형성한 경우에는 하지막의 표면을 포함함)에 플라즈마 처리를 행하여도 좋다. 플라즈마 처리를 행함으로써, 피형성면에 부착되어 있는 오물 등을 제거할 수 있다. 또한, 상술한 플라즈마 처리를 행한 후, 대기에 노출하지 않고 반도체층(130)을 형성함으로써, 도전층(111a) 및 도전층(111b)과, 반도체층(130)과의 전기적 접속을 양호하게 행할 수 있다. 즉, 반도체 장치의 수율 향상, 신뢰성 향상과 같은 과제를 해결하는 것이 가능하다.
또한, 본 실시형태에서는, 반도체층(130)으로서 산화물 반도체 재료를 이용하는 경우에 대하여 설명하지만, 개시하는 발명의 일 양태는 이에 한정되지 않는다. 산화물 반도체 재료 이외의 반도체 재료, 화합물 반도체 재료 등의 경우에도, 두께를 작게 함으로써, 투광성을 확보할 수 있는 경우가 있다. 이 때문에, 산화물 반도체 재료 대신에, 다른 반도체 재료를 이용해도 좋다. 상기 다른 반도체 재료의 일례로서는, 실리콘이나 갈륨, 갈륨 비소 등의 각종 무기 반도체 재료, 카본 나노 튜브 등의 유기 반도체 재료, 이들의 혼합 재료 등을 들 수 있다. 이러한 재료를 단결정, 다결정, 미결정(마이크로 크리스탈, 나노 크리스탈을 포함함), 비정질과 같은 각종 양태로 이용하여 반도체층(130)으로 하면 좋다.
다음에, 반도체층(130) 위에 레지스트 마스크(103a) 및 레지스트 마스크(103b)를 형성하고, 이 레지스트 마스크(103a) 및 레지스트 마스크(103b)를 이용하여 반도체층(130)을 선택적으로 에칭하여, 반도체층(133a) 및 반도체층(133b)을 형성한다(도 4(A2), 도 4(B2) 참조). 반도체층(133a) 및 반도체층(133b)은 섬 형상으로 형성된다. 여기서, 반도체층(133a)은 화소부의 트랜지스터의 활성층이 된다. 또한, 반도체층(133b)은 구동 회로부의 트랜지스터의 활성층이 된다.
또한, 상기 레지스트 마스크는 스핀 코트법 등의 방법을 이용하여 형성해도 좋지만, 액적 토출법이나 스크린 인쇄법 등을 이용하는 경우에는, 레지스트 마스크를 선택적으로 형성할 수 있다. 이 경우, 생산성 향상이라는 과제를 해결하는 것이 가능하다.
반도체층(130)의 에칭의 방법으로서는, 웨트 에칭 또는 드라이 에칭을 이용할 수 있다. 또한, 상기 에칭 후에는 레지스트 마스크(103a) 및 레지스트 마스크(103b)는 제거한다. 본 실시형태에서는, 반도체층(130) 에칭에는, 인산, 초산, 질산, 순수를 혼합한 액체를 이용한다. 또한, 도전층(111a) 및 도전층(111b)과 중첩되는 반도체층(130)을 제거하기 위해, 반도체층(130)의 에칭 시에, 도전층(111a) 및 도전층(111b)도 제거되지 않도록 각각의 재료 및 에칭 조건을 적절히 조절한다. 반도체층(130)에 대하여, 선택적으로 에칭을 행하기 때문에, 하층의 도전층(111a, 111b)과의 에칭 공정에 있어서의 선택비가 높으면 바람직하다.
도전층(111a) 및 도전층(111b)과, 반도체층(130)과의 에칭에서의 선택비가 높은 경우, 도전층(111a) 및 도전층(111b)의 반도체층(130)의 에칭 공정에서의 막 감소를 경감할 수 있다.
드라이 에칭을 행하는 경우에는, 예를 들면, 염소를 함유하는 가스, 또는 염소를 함유하는 가스에 산소가 첨가된 가스를 이용하면 좋다. 염소와 산소를 함유하는 가스를 이용함으로써, 도전층이나 하지막과, 반도체층(130)과의 에칭 선택비가 취하기 쉬워지기 때문이다.
드라이 에칭에 이용하는 에칭 장치로서는, 반응성 이온 에칭법(RIE법)을 이용한 에칭 장치나, ECR(Electron Cyclotron Resonance)이나 ICP(Inductively Coupled Plasma) 등의 고밀도 플라즈마원을 이용한 드라이 에칭 장치를 이용할 수 있다. 또한, ICP 에칭 장치에 비하여 넓은 면적에 걸쳐 일정한 방전이 얻어지는 ECCP(Enhanced Capacitively Coupled Plasma) 모드의 에칭 장치를 이용해도 좋다. ECCP 모드의 에칭 장치라면, 기판으로서 제 10 세대 이후의 기판을 이용하는 경우에도 대응이 용이하다.
또한, 본 실시형태에서 나타낸 바와 같이, 트랜지스터의 소스 전극(또는 드레인 전극)으로서 기능하는 도전층(111a) 및 도전층(111b) 위에 반도체층(133a)을 형성하는 경우, 및 도전층(122) 위에 반도체층(133b)을 형성하는 경우에는, 반도체층(133a) 및 반도체층(133b)의 박막화가 용이하다. 반도체층(133a)이 도전층(111a), 도전층(111b) 위에 존재하는 경우 및 반도체층(133b)이 도전층(122) 위에 존재하는 경우에는, 반대의 경우(예를 들면, 도전층(111a), 도전층(111b)의 아래에 반도체층(133a)이 있는 경우)와는 달리, 도전층(111a), 도전층(111b) 및 도전층(122)을 에칭할 때의 오버 에칭에 의한 반도체층(133a), 반도체층(133b)의 소실의 문제가 생기지 않기 때문이다. 이와 같이, 반도체층(133a) 및 반도체층(133b)의 박막화가 실현됨으로써, 전압 인가시의 공핍화가 용이하게 되어, S값을 작게 할 수 있다. 또한, 오프 전류를 작게 하는 것도 가능하다. 즉, 반도체 장치의 고성능화라는 과제를 해결하는 것이 가능하다. 또한, 반도체층(133a)은, 소스 전극 및 소스 배선으로서 기능하는 도전층(111a)이나, 후에 형성되는 게이트 전극 및 게이트 배선으로서 기능하는 도전층(154a) 등과 비교하여 얇게 형성되는 것이 바람직하다.
그 후, 350℃ 이상 기판의 변형점 미만, 바람직하게는 400℃ 이상의 열처리를 행하면 좋다. 가열 처리는, 질소, 불활성 가스 분위기하, 또는 감압하에서 행할 수 있고, 여기에서는, 질소 분위기하에서 350℃, 1시간의 열처리를 행한다. 이 열처리에 의해 반도체층(133a) 및 반도체층(133b)의 탈수화 또는 탈수소화를 행할 수 있고, 상기 반도체층(133a) 및 상기 반도체층(133b)의 반도체 특성을 향상시킬 수 있다. 산화물 반도체층에 대하여 질소 분위기 하에서 가열 처리를 행한 후, 대기에 접하는 일 없이, 산화물 반도체층으로 물이나 수소가 재혼입하는 것을 막는 것이 바람직하다. 또한, 상기 열처리의 타이밍은 반도체층(133a) 및 반도체층(133b)의 형성 후라면 특별히 한정되지 않는다. 또한, 섬 형상의 산화물 반도체층(133a, 133b)에 가공하기 전의 산화물 반도체막에 행하여도 좋다.
또한, 본 실시형태에서는, 도전층(111a) 및 도전층(111b)을 형성한 후, 도전층(122)을 형성하고, 그 후, 반도체층(133a) 및 반도체층(133b)을 형성하는 공정에 대하여 설명했지만, 개시되는 발명은 이에 한정하여 해석되지 않는다. 예를 들면, 도전층(111a) 및 도전층(111b)을 형성한 후, 반도체층(133a) 및 반도체층(133b)을 형성하고, 그 후, 도전층(122)을 형성하는 공정을 채용해도 좋다.
또한, 도전층(111a) 및 도전층(111b)은, 도전층(122)과 비교하여 얇게 형성하면 좋다. 도전층(111a) 및 도전층(111b)을 얇게 형성함으로써, 광의 투과율을 더욱 향상시킬 수 있기 때문에 적합하다. 물론, 개시하는 발명의 일 양태를 이에 한정하여 해석할 필요는 없다.
다음에, 반도체층(133a) 및 반도체층(133b)을 덮도록, 게이트 절연층(140)을 형성한다(도 4(A3), 도 4(B3) 참조).
게이트 절연층(140)은, 산화실리콘막, 산화질화실리콘막, 질화실리콘막, 질화산화실리콘막, 산화알루미늄막, 질화알루미늄막, 산화질화알루미늄막, 질화산화알루미늄막, 또는 산화탄탈막의 단층 구조 또는 적층 구조로 할 수 있다. 예를 들면, 스퍼터법이나 CVD법 등을 이용하여, 50 nm 이상 250 nm 이하의 두께로 형성하면 좋다. 또한, 게이트 절연층(140)은, 투광성을 가지고 있는 것이 바람직하다. 여기에서는, 게이트 절연층(140)으로서, 스퍼터법을 이용하여, 산화실리콘막을 100 nm의 두께로 형성한다. 게이트 절연층(140)으로서, 산화실리콘막과 질화실리콘막의 적층을 이용해도 좋고, 두번째층의 질화실리콘막의 형성 전에 가열 처리를 행하여도 좋다.
게이트 절연층(140) 형성 후의 가열 처리는, 불활성 가스 분위기하, 또는 산소 가스 분위기하, 바람직하게는 200℃ 이상 400℃ 이하, 예를 들면 250℃ 이상 350℃ 이하로 행하면 좋다. 예를 들면, 질소 분위기하에서 250℃, 1시간의 가열 처리를 행한다.
다음에, 게이트 절연층(140) 위에, 도전층(150)을 형성한다(도 4(A4), 도 4(B4) 참조). 도전층(150)은, 도전층(110)과 같은 재료, 제작 방법에 의해 형성할 수 있다. 도전층(150)의 상세한 사항에 대해서는, 도전층(110)에 관한 설명을 참조할 수 있기 때문에, 여기에서는 생략한다. 또한, 도전층(150)은 투광성을 가지는 것이 바람직하다.
또한, 도전층(110)과 도전층(150)을 같은 재료를 이용하여 형성하는 경우에는, 재료 및 제조 장치를 공유하는 것이 용이하게 되기 때문에, 저비용화, 스루풋의 향상 등에 기여한다. 물론, 같은 재료를 이용하여 도전층(110) 및 도전층(150)을 형성하는 것은 필수 요건은 아니다.
다음에, 도전층(150) 위에 레지스트 마스크(104a) 및 레지스트 마스크(104b)를 형성하고, 이 레지스트 마스크(104a) 및 레지스트 마스크(104b)를 이용하여 도전층(150)을 선택적으로 에칭하여, 도전층(154a) 및 도전층(154b)을 형성한다(도 5(A1), 도 5(B1) 참조). 상기 에칭으로서는, 웨트 에칭, 드라이 에칭의 어느 하나를 이용해도 좋다. 또한, 상기 에칭 뒤에는 레지스트 마스크(104a) 및 레지스트 마스크(104b)는 제거한다. 화소부에 있어서, 도전층(154a)은 트랜지스터의 게이트 전극으로서, 도전층(154b)은 보유 용량의 전극(용량 전극)으로서 기능한다.
또한, 도전층(111b)과 도전층(154b)이 중첩하는 영역의 면적은 적절히 변경할 수 있다. 본 실시형태에서 나타낸 바와 같이, 도전층(111b)과 도전층(154b)은 투광성을 가지는 재료를 이용하여 형성되어 있기 때문에, 중첩하는 영역의 면적을 증대시켜 용량값을 증가시키는 경우에도, 개구율을 저하시키지 않는다는 이점이 있다. 즉, 용량값의 증가라는 과제를 개구율의 저하를 수반하지 않고 해결할 수 있다.
다음에, 도전층(154a) 및 도전층(154b)을 덮도록, 도전층(160)을 형성한다(도 5(A2), 도 5(B2) 참조). 도전층(160)은 도전층(120)과 같은 재료, 제작 방법에 의해 형성할 수 있다. 도전층(160)의 상세한 사항에 대해서는, 도전층(120)에 관한 설명을 참조할 수 있기 때문에, 여기에서는 생략한다. 이 경우에도, 도전층(120)과 도전층(160)을 같은 재료를 이용하여 형성함으로써, 저비용화, 스루풋의 향상 등이 실현되기 때문에 바람직하다.
다음에, 도전층(160) 위에 레지스트 마스크(105)를 형성하고, 이 레지스트 마스크(105)를 이용하여 도전층(160)을 선택적으로 에칭하여, 도전층(165)을 형성한다(도 5(A3), 도 5(B3) 참조). 또한, 도전층(165)은 구동 회로부의 트랜지스터의 게이트 전극으로서 기능한다. 또한, 도전층(165)은 저저항의 재료를 이용하여 형성되어 있다. 레지스트 마스크(105)는 도전층(165)의 형성 후에 제거된다.
또한, 본 실시형태에서는, 도전층(154a) 및 도전층(154b)을 형성한 후, 도전층(165)을 형성하는 공정에 대하여 설명했지만, 개시되는 발명은 이에 한정하여 해석되지 않는다. 예를 들면, 도전층(154a) 및 도전층(154b)과, 도전층(165)의 형성 순서를 바꾸어도 좋다. 즉, 구동 회로부의 트랜지스터의 게이트 전극으로서 기능하는 도전층(165)을 형성한 후에, 화소부의 트랜지스터의 게이트 전극으로서 기능하는 도전층(154a) 및 보유 용량의 전극으로서 기능하는 도전층(154b)을 형성할 수도 있다.
또한, 도전층(154a) 및 도전층(154b)은, 도전층(165) 등과 비교하여 얇게 형성하면 좋다. 도전층(154a) 및 도전층(154b)을 얇게 형성함으로써, 저항은 높아지지만, 투과율을 한층 향상시킬 수 있기 때문에 유리하다. 물론, 개시하는 발명의 일 양태를 이에 한정하여 해석할 필요는 없다.
다음에, 게이트 절연층(140), 도전층(154a), 도전층(154b), 도전층(165)을 덮도록 절연층(170)을 형성한다(도 5(A4), 도 5(B4) 참조). 절연층(170)의 표면은, 후의 전극(화소 전극)의 피형성면이 되기 때문에, 평탄하게 형성하는 것이 바람직하다. 특히, 개시하는 발명의 일 양태에 있어서는, 투광성을 가지는 재료를 이용하여 각종 소자를 형성하는 것이 가능하기 때문에, 이들 소자가 형성되어 있는 영역도 표시 영역(개구 영역)으로서 이용할 수 있다. 따라서, 소자나 배선에 기인하는 요철을 완화하도록 절연층(170)을 형성하는 것은 매우 유익하다.
절연층(170)은, 산화실리콘, 질화실리콘, 산화질화실리콘, 질화산화실리콘 등의 산소 또는 질소를 함유하는 재료로 이루어지는 절연막, DLC(다이아몬드 라이크 카본) 등의 탄소를 포함하는 막, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조시클로부텐, 아크릴 등의 유기 재료 또는 실록산 수지 등의 실록산 재료로 이루어지는 막 등의 단층 구조 또는 적층 구조로 할 수 있다. 예를 들면, 질화실리콘을 가지는 막은, 불순물을 차단하는 효과가 높기 때문에, 소자의 신뢰성 향상에 적합하다. 또한, 유기 재료를 가지는 막은 요철을 완화하는 기능이 높기 때문에, 소자의 특성 향상에 적합하다. 또한, 절연층(170)을, 질화규소를 가지는 막과 유기 재료를 가지는 막의 적층 구조로 하는 경우에는, 도면 중 하측(소자에 가까운 쪽)에 보호 절연층으로서 질화규소를 가지는 막(질화실리콘, 산화질화실리콘, 질화산화실리콘 등)을 배치하고, 상측(화소 전극의 피형성면측)에 평탄화 절연층으로서 유기 재료를 가지는 막을 배치하는 것이 적합하다. 절연층(170)은 충분한 투광성을 가지고 있는 것이 바람직하다.
또한, 절연층(170)을 절연층(170a)과 절연층(170b)의 2층 구조로 하는 경우에는(도 20(A) 참조), 절연층(170b)의 도전층(154b)과 중첩하는 영역을 에칭에 의해 제거함으로써(도 20(B) 참조), 후에 형성되는 도전층(180)과의 사이에 형성되는 용량의 용량값을 증가시키는 것이 가능하다(도 20(C) 참조). 또한, 개시하는 발명의 일 양태는 상기에 한정되지 않고, 절연층(170)을 3층 이상의 다층 구조로 해도 좋다.
컬러 필터로서의 기능을 가지도록 절연층(170)을 형성해도 좋다. 이와 같이, 소자를 형성하는 기판에 컬러 필터를 형성함으로써, 대향 기판 등을 부착시킬 때의 위치 맞춤이 용이하게 된다. 물론, 절연층(170)에 컬러 필터로서의 기능을 가지게 하는 것에 한정되지 않고, 별도 컬러 필터로서 기능하는 층을 기판(100) 위에 형성해도 좋다. 또한, 개시하는 발명의 일 양태에서는, 차광성을 가지는 재료를 이용하여 소스 배선이나 게이트 배선 등을 형성하고 있다. 이에 의해, 블랙 마스크(블랙 매트릭스)를 별도 형성하지 않고, 화소간을 차광할 수 있다. 즉, 블랙 마스크를 별도 형성하는 경우와 비교하여, 공정을 간략화하면서, 고성능의 반도체 장치를 제공할 수 있다. 물론, 개시하는 발명의 일 양태를 이에 한정하여 해석할 필요는 없고, 별도의 블랙 마스크를 형성해도 좋다.
또한, 절연층(170)이 없어도 큰 문제가 생기지 않는 경우에는, 절연층(170)을 형성하지 않는 구성으로 할 수 있다. 이 경우, 공정을 간략화할 수 있다는 메리트가 있다.
그 후, 절연층(170)에 도전층(111b)에 이르는 콘택트홀(176)을 형성하고, 도전층(111b)의 표면의 일부를 노출시킨다(도 6(A1), 도 6(B1) 참조).
그리고, 절연층(170)을 덮도록 도전층(180)을 형성한다(도 6(A2), 도 6(B2) 참조). 절연층(170)에는 콘택트홀(176)이 형성되어 있기 때문에, 도전층(111b)과 도전층(180)은 전기적으로 접속되게 된다.
도전층(180)은, 도전층(110)이나 도전층(150)과 같은 재료, 제작 방법에 의해 형성할 수 있다. 도전층(180)의 상세한 사항에 대해서는, 도전층(110)이나 도전층(150)에 관한 설명을 참조할 수 있기 때문에, 여기에서는 생략한다. 또한, 도전층(180)은 투광성을 가지는 것이 바람직하다. 이 경우에도, 도전층(110)이나 도전층(150)과 도전층(180)을 같은 재료를 이용하여 형성함으로써, 저비용화, 스루풋의 향상 등이 실현되기 때문에 바람직하다.
다음에, 도전층(180) 위에 레지스트 마스크를 형성하고, 이 레지스트 마스크를 이용하여 도전층(180)을 선택적으로 에칭하여, 도전층(187)을 형성한다(도 6(A3), 도 6(B3) 참조). 여기서, 도전층(187)은 화소 전극으로서의 기능을 가진다.
도면 중에는 도시하지 않았지만, 도전층(180)으로 형성되는 도전층을 이용하여, 소스 배선, 소스 전극, 게이트 배선, 게이트 전극, 용량 배선, 용량 전극 등을 서로 접속시킬 수 있다. 즉, 도전층(180)으로 형성되는 도전층을 각종 배선으로서 기능시키는 것이 가능하다.
이상에 의해, 투광성을 가지는 화소부의 트랜지스터(190), 투광성을 가지는 보유 용량(191) 및, 저저항의 전극을 이용한 구동 회로부의 트랜지스터(192)를 구비한 반도체 장치를 제작할 수 있다(도 6(A3), 도 6(B3) 참조).
이와 같이, 투광성을 가지는 재료를 이용하여 트랜지스터(190) 및 보유 용량(191)을 형성함으로써, 소스 전극이나 드레인 전극, 게이트 전극 등이 형성된 영역에 있어서도 광을 투과시킬 수 있기 때문에, 화소의 개구율을 향상시킬 수 있다. 또한, 구동 회로부의 트랜지스터(192)를, 저저항 재료를 이용하여 형성함으로써, 구동 회로의 특성을 향상시킬 수 있다.
또한, 투광성을 가지는 재료를 이용하여 용량 전극을 형성함으로써, 용량 전극의 면적을 충분히 크게 할 수 있다. 즉, 보유 용량의 용량값을 충분히 크게 하는 것이 가능하다. 이에 의해, 화소 전극의 전위 보유 특성이 향상되어, 표시 품질이 향상된다. 또한, 피드스루(feed-through) 전위를 작게 할 수 있다. 또한, 크로스토크(crosstalk)를 저감할 수 있다. 또한, 깜박거림(flicker)을 저감할 수 있다.
또한, 투광성을 가지는 재료를 이용하여 트랜지스터(190)를 형성하기 때문에, 트랜지스터(190)에 있어서의 채널 길이(L)나 채널폭(W)의 설계의 자유도가 매우 높다(레이아웃의 자유도가 높다). 이것은, 개구율이 채널 길이나 채널폭의 영향을 받지 않기 때문이다. 또한, 구동 회로 등의 투광성이 불필요한 대상에 대하여, 투광성을 가지지 않는 저저항의 재료를 이용하기 때문에, 화소부에 이용하는 소자와, 그 이외의 영역(예를 들면, 구동 회로)에 이용하는 소자를 나누어 만들 수 있다.
또한, 트랜지스터에 있어서의 채널 길이(L)나 채널폭(W)은, 도전층(165) 등의 폭보다 큰 것으로 하는 것이 가능하다. 이것은, 반도체층(133a)이 광투과성을 가지는 재료로 형성되어 있기 때문에, 개구율이 반도체층(133a)의 크기에 의존하지 않는 것에 의한다. 단, 개시하는 발명의 일 양태가 이에 한정하여 해석되는 것은 아니다. 트랜지스터는 병렬 또는 직렬로 복수 배치해도 좋다. 이에 의해, 트랜지스터수를 증가시킬 수 있다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 이용할 수 있다.
[실시형태 2]
본 실시형태에서는, 반도체 장치의 제작 방법의 다른 일례에 대하여, 도 7 내지 도 11을 이용하여 설명한다. 또한, 본 실시형태에 관한 반도체 장치의 제작 방법은, 많은 부분에서 실시형태 1에 관한 제작 방법과 공통되어 있다. 따라서, 이하에 있어서는, 중복하는 구성, 중복하는 부호 등의 설명은 생략한다.
또한, 본 실시형태에 관한 반도체 장치의 구성 및 화소의 평면도, 화소의 단면도는 실시형태 1과 같다(도 1(A), 도 2(A), 도 2(B) 참조).
도 7에, 본 실시형태에 관한 구동 회로부의 트랜지스터의 단면 구조를 나타낸다. 소스 전극(또는 드레인 전극)으로서 기능하는 도전층(116c) 및 도전층(126c)과, 반도체층(137b)과, 게이트 절연층(140)과, 게이트 전극으로서 기능하는 도전층(158c) 및 도전층(168c)으로 구성되는 소위 탑 게이트형의 트랜지스터이다. 본 실시형태에서는, 투광성을 가지는 재료로 형성된 도전층(116c)과, 저저항 재료로 형성된 도전층(126c)으로 소스 전극(또는 드레인 전극)이 형성되어 있고, 투광성을 가지는 재료로 형성된 도전층(158c)과 저저항 재료로 형성된 도전층(168c)으로 게이트 전극이 형성되어 있다.
다음에, 본 실시형태에 관한 반도체 장치의 제작 방법의 일례에 대하여 도 8 내지 도 11을 이용하여 설명한다. 도 8 내지 도 11의 좌측은 화소부의 트랜지스터 및 보유 용량의 제작 방법을, 도 8 내지 도 11의 우측은 구동 회로부의 트랜지스터의 제작 방법을 나타낸다.
먼저, 절연면을 가지는 기판(100) 위에 도전층(110) 및 도전층(120)을 순차로 적층하여 형성한다(도 8(A1), 도 8(B1) 참조). 절연면을 가지는 기판(100), 도전층(110), 도전층(120)의 상세한 사항에 대해서는 실시형태 1을 참조할 수 있다.
도시하지 않았지만, 절연면을 가지는 기판(100) 위에는 하지막을 형성하면 좋다. 하지막의 상세한 사항에 대해서도 실시형태 1을 참조할 수 있다. 또한, 개시하는 발명의 일 양태는 하지막을 형성하는 것에 한정되지 않는다.
다음에, 도전층(120) 위에 레지스트 마스크(106a 내지 106c)를 형성하고, 이 레지스트 마스크(106a 내지 106c)를 이용하여 도전층(110) 및 도전층(120)을 선택적으로 에칭하여, 도전층(116a 내지 116c), 도전층(126a 내지 126c)을 형성한다(도 8(A2), 도 8(B2) 참조).
본 실시형태에 관한 반도체 장치의 제작 방법과, 실시형태 1에 관한 반도체 장치의 제작 방법의 상이점의 하나는, 도전층(110) 및 도전층(120)의 에칭 공정에 있다. 본 실시형태에서는, 에칭 공정에서 이용하는 레지스트 마스크(106a 내지 106c)를, 다계조 마스크를 이용하여 형성한다.
다계조 마스크는, 다단계의 광량으로 노광을 행하는 것이 가능한 마스크이다. 다계조 마스크를 이용함으로써, 예를 들면, 노광, 반노광, 미노광과 같은 3 단계의 광량으로 노광을 행할 수 있다. 즉, 다계조 마스크를 이용함으로써, 한 번의 노광 및 현상으로, 복수(대표적으로는 2종류)의 두께를 가지는 레지스트 마스크를 형성할 수 있다. 그 때문에, 다계조 마스크를 이용함으로써, 포토마스크의 사용수를 삭감할 수 있다.
대표적인 다계조 마스크로서는, 그레이톤 마스크나 하프톤 마스크가 있다. 그레이톤 마스크는, 투광성을 가지는 기판 위에 차광성을 가지는 재료층에 의해 형성된 차광부와, 이 차광성을 가지는 재료층에 설치된 슬릿부로 구성된다. 슬릿부는 노광에 이용하는 광의 해상도 한계 이하의 간격으로 설치된 슬릿(도트나 메쉬 등을 포함함)을 가짐으로써, 광의 투과율을 제어하는 기능을 가진다. 또한, 슬릿부에 설치되는 슬릿은 주기적인 것이어도 좋고, 비주기적인 것이어도 좋다. 하프톤 마스크는, 투광성을 가지는 기판 위에 차광성을 가지는 재료층에 의해 형성된 차광부와, 소정의 투광성을 가지는 재료층에 의해 형성된 반투과부로 구성된다. 반투과부는 그 재료층의 재질이나 두께에 따른 광의 투과율을 가진다. 반투과부에서의 투과율은, 대체로 10%∼70%의 범위로 되어 있다.
도 12에, 대표적인 다계조 마스크의 단면을 나타낸다. 도 12(A1)는 그레이톤 마스크(400)를 나타내고, 도 12(B1)는 하프톤 마스크(410)를 나타낸다.
도 12(A1)에 나타낸 그레이톤 마스크(400)는, 투광성을 가지는 기판(401)에 차광성을 가지는 재료층에 의해 형성된 차광부(402), 및 차광성을 가지는 재료층의 패턴에 의해 형성된 슬릿부(403)로 구성되어 있다.
슬릿부(403)는, 노광에 이용하는 광의 해상도 한계 이하의 간격으로 설치된 슬릿을 가진다. 투광성을 가지는 기판(401)으로서는, 석영 등을 이용할 수 있다. 차광부(402) 및 슬릿부(403)를 구성하는 차광층은, 금속막을 이용하여 형성하면 좋고, 바람직하게는 크롬 또는 산화크롬 등에 의해 형성된다. 도 12(A1)에 나타낸 그레이톤 마스크(400)에 광을 조사하는 경우에는, 도 12(A2)에 나타낸 투과율을 얻을 수 있다.
도 12(B1)에 나타낸 하프톤 마스크(410)는, 투광성을 가지는 기판(411) 위에 차광성을 가지는 재료층에 의해 형성된 차광부(412), 및 소정의 투광성을 가지는 재료층에 의해 형성된 반투과부(413)로 구성되어 있다.
반투과부(413)는, MoSiN, MoSi, MoSiO, MoSiON, CrSi 등의 재료층을 이용하여 형성할 수 있다. 차광부(412)는, 그레이톤 마스크의 차광부와 같은 재료를 이용하여 형성하면 좋다. 또한, 도 12(B1)에서, 차광부(412)는 소정의 투광성을 가지는 재료층과, 차광성을 가지는 재료층의 적층 구조로 형성되어 있다. 도 12(B1)에 나타낸 하프톤 마스크(410)에 광을 조사하는 경우에는, 도 12(B2)에 나타낸 투과율을 얻을 수 있다.
상기와 같은 다계조 마스크를 이용하여, 노광 및 현상을 행함으로써, 막 두께가 다른 영역을 가지는 레지스트 마스크(106a 내지 106c)를 형성할 수 있다.
도전층(110) 및 도전층(120)의 에칭에는, 웨트 에칭, 드라이 에칭 중 어느 하나를 이용해도 좋다. 단, 이 단계에서는, 도전층(110) 및 도전층(120)이 모두 에칭되는 것이 필요하다. 이 에칭에 의해, 화소부의 트랜지스터의 소스 전극으로서 기능하는 도전층(116a)과, 화소부의 트랜지스터의 드레인 전극 및 보유 용량의 전극으로서 기능하는 도전층(116b)과, 구동 회로부의 트랜지스터의 소스(또는 드레인) 전극으로서 기능하는 도전층(116c)을 형성할 수 있다.
다음에, 레지스트 마스크(106c)를 축소시킴으로써 레지스트 마스크(106d)를 형성함과 동시에, 레지스트 마스크(106a) 및 레지스트 마스크(106b)를 제거한다. 다음에, 레지스트 마스크(106d)를 이용하여 도전층(126a) 및 도전층(126b)을 제거한다(도 8(A3), 도 8(B3) 참조). 레지스트 마스크(106c)를 축소시키는 수단(및 레지스트 마스크(106a) 및 레지스트 마스크(106b)를 제거하는 수단)으로서는, 예를 들면, 산소 플라즈마를 이용한 애싱 처리 등이 있지만, 상기 수단은 이에 한정할 필요는 없다.
도전층(126a) 및 도전층(126b)의 제거에는, 웨트 에칭, 드라이 에칭 중 어느 하나를 이용해도 좋다. 단, 이 단계에서는, 도전층(116a)(도전층(116b))과, 도전층(126a)(도전층(126b))의 선택비가 취해지는 조건에서 에칭을 행한다. 즉, 이 에칭에 의해 도전층(116a) 및 도전층(116b)의 형상이 크게 변화하지 않는 것이 중요하게 된다. 이 에칭에 의해 형성된, 도전층(116c) 위에 도전층(126c)이 적층된 전극은, 구동 회로의 트랜지스터의 소스(또는 드레인) 전극으로서 기능한다. 여기서, 도전층(116a)은 투광성을 가지는 재료를 이용하여 형성되어 있고, 도전층(126c)은 저저항의 재료를 이용하여 형성되어 있다.
또한, 상기 에칭 후에는 레지스트 마스크(106d)는 제거한다. 상기의 각종 도전층은 후에 형성되는 절연층 등의 피복성을 향상시키고, 단이 끊어지는 것을 방지하기 위해, 그 단부가 테이퍼 형상이 되도록 형성하는 것이 바람직하다. 이와 같이, 도전층을 테이퍼 형상이 되도록 형성함으로써, 반도체 장치의 수율 향상이라는 과제를 해결할 수 있다. 나아가서는, 반도체 장치의 제조 비용 억제로 이어진다.
다음에, 적어도 도전층(116a) 및 도전층(116b)을 덮도록 반도체층(130)을 형성한다(도 8(A4), 도 8(B4) 참조). 본 실시형태에서는, 도전층(116a), 도전층(116b), 도전층(126c)을 덮도록, 기판(100) 위에 반도체층(130)이 형성된다. 반도체층(130)의 상세한 사항에 대해서는 실시형태 1을 참조할 수 있다.
또한, 반도체층(130)을 형성하기 전에, 반도체층(130)의 피형성면(예를 들면, 도전층(116a) 및 도전층(116b)의 표면, 하지막을 형성한 경우에는 하지막의 표면을 포함함)에 플라즈마 처리를 행하여도 좋다. 플라즈마 처리를 행하는 것에 의해, 피형성면에 부착되어 있는 오물 등을 제거할 수 있다. 또한, 상술한 플라즈마 처리를 행한 후, 대기에 노출하는 일 없이 반도체층(130)을 형성함으로써, 도전층(116a) 및 도전층(116b)과, 반도체층(130)과의 전기적 접속을 양호하게 행할 수 있다. 즉, 반도체 장치의 수율 향상, 신뢰성 향상이라는 과제를 해결하는 것이 가능하다.
다음에, 반도체층(130) 위에 레지스트 마스크(107a) 및 레지스트 마스크(107b)를 형성하고, 이 레지스트 마스크(107a) 및 레지스트 마스크(107b)를 이용하여 반도체층(130)을 선택적으로 에칭하여, 반도체층(137a) 및 반도체층(137b)을 형성한다(도 9(A1), 도 9(B1) 참조). 이 공정의 상세한 사항에 대해서도 실시형태 1을 참조할 수 있다.
그 후, 200℃∼600℃, 대표적으로는 300℃∼500℃의 열처리를 행하면 좋다. 여기에서는, 질소 분위기하에서 350℃, 1시간의 열처리를 행한다. 이 열처리에 의해 반도체층(137a) 및 반도체층(137b)의 반도체 특성을 향상시킬 수 있다. 또한, 상기 열처리의 타이밍은 반도체층(137a) 및 반도체층(137b)의 형성 후라면 특별히 한정되지 않는다.
다음에, 반도체층(137a) 및 반도체층(137b)을 덮도록, 게이트 절연층(140)을 형성한다(도 9(A2), 도 9(B2) 참조). 게이트 절연층(140)의 상세한 사항에 대해서는, 실시형태 1을 참조할 수 있다.
다음에, 게이트 절연층(140) 위에, 도전층(150) 및 도전층(160)을 순차로 적층하여 형성한다(도 9(A3), 도 9(B3) 참조). 도전층(150), 도전층(160)의 상세한 사항에 대해서는 실시형태 1을 참조할 수 있다.
다음에, 도전층(160) 위에 레지스트 마스크(108a 내지 108c)를 형성하고, 이 레지스트 마스크(108a 내지 108c)를 이용하여 도전층(150) 및 도전층(160)을 선택적으로 에칭하여, 도전층(158a 내지 158c), 도전층(168a 내지 168c)을 형성한다(도 10(A1), 도 10(B1) 참조).
본 실시형태에 관한 반도체 장치의 제작 방법과 실시형태 1에 관한 반도체 장치의 제작 방법의 상이점의 하나는, 도전층(150) 및 도전층(160)의 에칭 공정에 있다. 본 실시형태에서는, 에칭 공정에서 이용하는 레지스트 마스크(108a 내지 108c)를, 다계조 마스크를 이용하여 형성한다. 다계조 마스크 기타 상세한 사항에 대해서는, 레지스트 마스크(106a 내지 106c)에 관한 기재를 참조하면 좋다.
다계조 마스크를 이용하여 노광 및 현상을 행함으로써, 막 두께가 다른 영역을 가지는 레지스트 마스크(108a 내지 108c)를 형성할 수 있다.
도전층(150) 및 도전층(160)의 에칭에는, 웨트 에칭, 드라이 에칭 중 어느 하나를 이용해도 좋다. 단, 이 단계에서는, 도전층(150) 및 도전층(160)이 모두 에칭되는 것이 필요하다. 이 에칭에 의해, 화소부의 트랜지스터의 게이트 전극으로서 기능하는 도전층(158a), 및 화소부의 보유 용량의 전극으로서 기능하는 도전층(158b), 구동 회로부의 게이트 전극으로서 기능하는 도전층(158c)을 형성할 수 있다.
다음에, 레지스트 마스크(108c)를 후퇴시켜 레지스트 마스크(108d)를 형성함과 동시에, 레지스트 마스크(108a) 및 레지스트 마스크(108b)를 제거하고, 레지스트 마스크(108d)를 이용하여 도전층(168a) 및 도전층(168b)을 제거한다(도 10(A2), 도 10(B2) 참조).
또한, 도전층(158a) 및 도전층(158b)과 중첩되는 도전층(168a) 및 도전층(168b)을 제거하기 위해, 도전층(168a) 및 도전층(168b)의 에칭 시에, 도전층(158a) 및 도전층(158b)도 제거되지 않도록 각각의 재료 및 에칭 조건을 적절히 조절한다. 도전층(168a) 및 도전층(168b)에, 선택적으로 에칭을 행하기 위해, 하층의 도전층(158a, 158b)과의 에칭 공정에서의 선택비가 높은 것이 바람직하다.
예를 들면, 도전층(168a) 및 도전층(168b)으로서 Ti막을 이용하여, 도전층(158a) 및 도전층(158b)에는 In-Sn-O계 금속 산화물막을 이용하여, 에천트로서 알칼리성의 에천트인 과수 암모니아수(암모니아, 물, 과산화수소수의 혼합액)를 이용한다.
레지스트 마스크(108c)를 후퇴시키는 수단(및 레지스트 마스크(108a) 및 레지스트 마스크(108b)를 제거하는 수단)이나, 도전층(168a) 및 도전층(168b)의 제거의 상세한 사항에 대해서는, 레지스트 마스크(106c)를 후퇴시키는 수단(및 레지스트 마스크(106a) 및 레지스트 마스크(106b)를 제거하는 수단)이나, 도전층(126a) 및 도전층(126b)의 제거의 기재를 참조할 수 있다. 또한, 이 단계에 있어서는, 도전층(158a)(도전층(158b))과 도전층(168a)(도전층(168b))과의 선택비가 취해지는 조건에서 에칭을 행한다. 즉, 이 에칭에 의해 도전층(158a) 및 도전층(158b)의 형상이 크게 변화하지 않는 것이 중요하게 된다. 이 에칭에 의해, 구동 회로부의 트랜지스터의 게이트 전극으로서 기능하는 도전층(168c)을 형성할 수 있다. 여기서, 도전층(168c)은 저저항의 재료를 이용하여 형성되어 있다.
또한, 상기 에칭 후에는 레지스트 마스크(108d)는 제거한다. 상기 각종 도전층은, 후에 형성되는 절연층 등의 피복성을 향상시키고, 단이 끊어지는 것을 방지하기 위해서, 그 단부가 테이퍼 형상이 되도록 형성하는 것이 바람직하다. 이와 같이, 도전층을 테이퍼 형상이 되도록 형성함으로써, 반도체 장치의 수율 향상이라는 과제를 해결할 수 있다.
또한, 도전층(116b)과 도전층(158b)이 중첩하는 영역의 면적은 적절히 변경할 수 있다. 본 실시형태에서 나타낸 바와 같이, 도전층(116b)과 도전층(158b)은 투광성을 가지는 재료를 이용하여 형성되어 있기 때문에, 중첩하는 영역의 면적을 증대시켜 용량값을 증가시키는 경우에도, 개구율을 저하시키지 않는다는 이점이 있다. 즉, 용량값의 증가라는 과제를 개구율의 저하를 수반하지 않고 해결할 수 있다.
또한, 본 실시형태에서는, 화소부의 트랜지스터의 소스 전극으로서 기능하는 도전층(116a) 및, 화소부의 트랜지스터의 드레인 전극으로서 기능하는 도전층(116b)과, 게이트 전극으로서 기능하는 도전층(158a)의 일부가 중첩하도록 도전층(116a), 도전층(116b), 도전층(158a)을 형성하지만, 반도체층(137a)의 일부의 도전성을 높일 수 있는 경우에는, 도전층(116a) 또는 도전층(116b)과, 도전층(158a)을 중첩시키지 않는 구성으로 해도 좋다. 상세한 사항에 대해서는 실시형태 1을 참조할 수 있다. 이와 같이, 도전층(116a) 또는 도전층(116b)과, 도전층(158a)을 중첩시키지 않는 구성으로 함으로써, 도전층(116a)(또는 도전층(116b))과 도전층(158a)의 중첩에 기인하는 기생 용량을 저감할 수 있다. 즉, 반도체 장치의 특성 향상이라는 과제를 해결할 수 있다.
또한, 도전층(158b) 위에 잔존하도록 도전층(168b)을 형성해도 좋다. 이와 같이, 도전층(168b)을 형성함으로써, 용량 배선의 배선 저항을 저감할 수 있다. 또한, 도전층(158b) 위에 있어서의 도전층(168b)의 폭은, 도전층(158b)과 비교하여 충분히 작게 하는 것이 바람직하다. 이와 같이 도전층(168b)을 형성함으로써, 용량 배선의 배선 저항을 저감한다는 과제를 개구율의 저하를 수반하지 않고 해결할 수 있다.
다음에, 게이트 절연층(140), 도전층(158a), 도전층(158b), 도전층(168c)을 덮도록 절연층(170)을 형성한다(도 10(A3), 도 10(B3) 참조). 예를 들면, 절연층(170)을, 질화규소를 가지는 막과 유기 재료를 가지는 막의 적층 구조로 하는 경우에는, 도면 중의 하측(소자에 가까운 쪽)에 보호 절연층으로서 질화규소를 가지는 막(질화실리콘, 산화질화실리콘, 질화산화실리콘 등)을 배치하고, 상측(화소 전극의 피형성면측)에 평탄화 절연층으로서 유기 재료를 가지는 막을 배치하는 것이 적합하다. 절연층(170)은, 충분한 투광성을 가지고 있는 것이 바람직하다. 절연층(170)의 상세한 사항에 대해서는 실시형태 1을 참조할 수 있다.
또한, 절연층(170)이 없어도 큰 문제가 생기지 않는 경우에는, 절연층(170)을 형성하지 않는 구성으로 할 수 있다. 이 경우, 공정을 간략화할 수 있다는 메리트가 있다.
그 후, 절연층(170)에 도전층(116b)에 이르는 콘택트홀(176)을 형성하고, 도전층(116b)의 표면의 일부를 노출시킨다(도 11(A1), 도 11(B1) 참조).
그리고, 절연층(170)을 덮도록, 도전층(180)을 형성한다(도 11(A2), 도 11(B2) 참조). 절연층(170)에는 콘택트홀(176)이 형성되어 있기 때문에, 도전층(116b)과 도전층(180)은 전기적으로 접속되게 된다. 도전층(180)의 상세한 사항에 대해서는 실시형태 1을 참조할 수 있다.
다음에, 도전층(180) 위에 레지스트 마스크를 형성하고, 이 레지스트 마스크를 이용하여 도전층(180)을 선택적으로 에칭하여, 도전층(189)을 형성한다(도 11(A3), 도 11(B3) 참조). 여기서, 도전층(189)은, 화소 전극으로서의 기능을 가진다. 도전층(189) 기타 상세한 사항에 대해서도 실시형태 1을 참조할 수 있다.
투광성을 가지는 화소부의 트랜지스터(190), 투광성을 가지는 보유 용량(191) 및, 저저항의 전극을 이용한 구동 회로부의 트랜지스터(192)를 구비한 반도체 장치를 제작할 수 있다(도 11(A3), 도 11(B3) 참조).
또한, 본 실시형태에서는, 다계조 마스크를 이용하여 각종 배선이나 전극을 형성하지만, 개시하는 발명의 일 양태는 이에 한정하여 해석되지 않는다. 도전층(116a 내지 116c)의 형성 공정, 또는 도전층(168a 내지 168c)의 형성 공정의 어느 한쪽만을, 다계조 마스크를 이용하는 방법으로 행하여도 좋다.
본 실시형태에서는, 다계조 마스크를 이용하여 레지스트 마스크를 형성하여, 에칭을 행한다. 이 때문에, 포토마스크의 사용수를 억제하여 공정수를 감소시킬 수 있다. 즉, 반도체 장치의 제조 비용을 억제한다는 과제를 해결하는 것이 가능하다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 이용할 수 있다.
[실시형태 3]
본 실시형태에서는, 실시형태 1에서 제공한 반도체 장치의 화소의 다른 예에 대하여, 도 13 내지 도 14를 이용하여 설명한다. 또한, 본 실시형태에 관한 반도체 장치는, 많은 부분에서 실시형태 1에 관한 반도체 장치와 공통되어 있다. 따라서, 이하에서는, 중복하는 구성, 중복하는 부호 등의 설명은 생략한다.
도 13은, 본 실시형태에 관한 화소 구성의 일례이다. 이 구성은, 특히, 일렉트로 루미네슨스 표시 장치(EL 표시 장치)에 이용하기에 적합하지만, 개시되는 발명은 이에 한정되지 않는다. 또한, 도 13(A)는 평면도이며, 도 13(B)는 도 13(A)의 C-D에서의 단면도이다.
도 13(A)에 나타낸 반도체 장치는, 소스 배선으로서 기능하는 도전층(111a)과, 도전층(111a)과 마찬가지로 하여 형성된 전원 배선으로서 기능하는 도전층(111c)과, 도전층(111a) 및 도전층(111c)과 교차하여, 게이트 배선으로서 기능하는 도전층(154a)과, 도전층(154a)과 도전층(111a)의 교차부 부근의 트랜지스터(190)와, 도전층(111c)과 전기적으로 접속된 트랜지스터(194)와, 도전층(111c)과 전기적으로 접속된 보유 용량(196)을 가지는 화소부를 구비하고 있다. 또한, 도 13(A)에서, 도전층(111a) 및 도전층(111c)과, 도전층(154a)은 90°의 각도로 교차하지만, 개시하는 발명은 이 구성에 한정되지 않는다.
트랜지스터(190)는, 소스 전극으로서 기능하는 도전층(111a)과, 드레인 전극으로서 기능하는 도전층(111b)과, 반도체층(133a)과, 게이트 절연층(140)과, 게이트 전극으로서 기능하는 도전층(154a)으로 구성되는 소위 탑 게이트형의 트랜지스터이다(도 13(A), 도 13(B) 참조). 마찬가지로, 트랜지스터(194)는, 소스 전극으로서 기능하는 도전층(111c)과, 드레인 전극으로서 기능하는 도전층(111d)과, 반도체층(133c)과, 게이트 절연층(140)과, 게이트 전극으로서 기능하는 도전층(154c)으로 구성된다. 또한, 보유 용량(196)은 도전층(111c)과, 게이트 절연층(140)과, 도전층(154c)으로 구성되어 있다. 또한, 상기에 있어서도, 소스 전극 및 드레인 전극의 칭호는 편의적인 것에 지나지 않는다.
여기서, 도전층(111b)과 도전층(154c)은, 접속부(198)에서, 도전층(182)을 통하여 전기적으로 접속되어 있다(도 13(A), 도 13(B) 참조). 또한, 도전층(111b)과 도전층(180)은 전기적으로 접속되어 있다. 또한, 화소 전극으로서 기능하는 도전층(180)과 도전층(182)은 동일한 공정으로 제작할 수 있다. 또한, 도전층(111b)과 도전층(180)을 접속하기 위한 콘택트홀, 도전층(111b)과 도전층(182)을 접속하기 위한 콘택트홀, 도전층(154c)과 도전층(182)을 접속하기 위한 콘택트홀은, 동일한 공정으로 제작할 수 있다.
트랜지스터(190)를 구성하는 도전층(111a), 도전층(111b), 반도체층(133a), 도전층(154a), 트랜지스터(194)를 구성하는 도전층(111c), 도전층(111d), 반도체층(133c), 도전층(154c) 및 보유 용량(196)을 구성하는 도전층(111c)은 투광성을 가지는 재료로 형성되어 있다. 이에 의해, 화소의 개구율 향상이 실현된다.
또한, 도시하지 않았지만, 본 실시형태에 관한 반도체 장치에 있어서도, 구동 회로부의 트랜지스터의 전극은 저저항의 금속을 이용하여 형성되어 있다. 이것은 실시형태 1에 나타낸 예와 같다.
또한, 상기에 있어서는, 하나의 화소에 2개의 트랜지스터를 가지는 경우에 대하여 설명하지만, 개시되는 발명은 이에 한정되지 않는다. 하나의 화소에 3개 이상의 트랜지스터를 형성할 수도 있다.
도 14는, 본 실시형태에 관한 화소 구성의 일례이다. 이 구성은, 특히, 일렉트로 루미네슨스 표시 장치(EL 표시 장치)에 이용하기에 적합하지만, 개시되는 발명은 이에 한정되지 않는다. 또한, 도 14(A)는 평면도이며, 도 14(B)는 도 14(A)의 C-D에서의 단면도이다.
도 14에 나타낸 구성은, 기본적으로는 도 13에 나타낸 구성과 마찬가지이다. 도 13에 나타낸 구성과의 상이점은 접속부(198)에 있고, 도 13에서는, 도전층(111b)과 도전층(154c)이 도전층(182)을 통하여 접속되어 있는 것에 대하여, 도 14에서는, 도전층(111b)과 도전층(154c)이 직접 접속되어 있다(도 14(A), 도 14(B) 참조). 이 경우, 도 13에 나타낸 도전층(182)은 도 14에서는 불필요해지기 때문에, 화소 전극으로서 기능하는 도전층(180)을 보다 크게 하는 것이 가능하고, 도 13에 나타낸 구성과 비교하여 개구율을 향상시킬 수 있다. 또한, 도전층(111b)과 도전층(154c)과의 전기적 접속을 실현하기 위해서는, 도전층(154c) 형성 전에, 게이트 절연층(140)에 대하여 콘택트홀을 형성해 둘 필요가 있다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 이용할 수 있다.
[실시형태 4]
본 실시형태에서는, 박막 트랜지스터를 제작하여, 이 박막 트랜지스터를 화소부나 주변 회로부(구동 회로 등)에 이용하여 표시 기능을 가지는 반도체 장치(표시 장치)를 제작하는 경우에 대하여 설명한다. 주변 회로부의 일부 또는 전부를, 화소부와 같은 기판 위에 일체 형성함으로써, 시스템 온 패널을 형성할 수 있다.
표시 장치는 표시 소자를 포함한다. 표시 소자로서는 액정 소자(액정 표시 소자라고도 함)나, 발광 소자(발광 표시 소자라고도 함) 등을 이용할 수 있다. 발광 소자는, 전류 또는 전압에 의해 휘도가 제어되는 소자를 그 범주에 포함하고 있고, 구체적으로는 무기 EL(Electro Luminescence), 유기 EL 등이 포함된다. 또한, 전자 잉크 등 전기적 작용에 의해 콘트라스트가 변화하는 표시 매체를 적용해도 좋다.
또한, 표시 장치는, 표시 소자가 봉지된 상태에 있는 패널과, 이 패널에 콘트롤러를 포함하는 IC 등을 실장한 상태에 있는 모듈을 포함한다. 또한, 표시 장치를 구성하는 소자 기판은 전류를 표시 소자에 공급하기 위한 수단을 각 화소에 구비한다. 소자 기판은, 구체적으로는, 표시 소자의 화소 전극이 형성된 상태이어도 좋고, 화소 전극이 되는 도전층의 성막 후, 에칭 전의 상태이어도 좋다.
이하, 본 실시형태에서는, 액정 표시 장치의 일례에 대하여 나타낸다. 도 15는, 제 1 기판(4001) 위에 형성된 박막 트랜지스터(4010), 박막 트랜지스터(4011) 및 액정 소자(4013)를 제 2 기판(4006)과 시일재(4005)에 의해 봉지한 패널의 평면도 및 단면도이다. 여기서, 도 15(A1) 및 도 15(A2)는 평면도를 나타내고, 도 15(B)는 도 15(A1) 및 도 15(A2)의 M-N에서의 단면도에 상당한다.
제 1 기판(4001) 위에 형성된 화소부(4002) 및 주사선 구동 회로(4004)를 둘러싸도록 하여, 시일재(4005)가 형성되어 있다. 또한, 화소부(4002)와 주사선 구동 회로(4004)의 위에, 제 2 기판(4006)이 설치되어 있다. 즉, 화소부(4002)와 주사선 구동 회로(4004)는, 제 1 기판(4001)과 시일재(4005)와 제 2 기판(4006)에 의해, 액정층(4008)과 함께 봉지되어 있다. 또한, 제 1 기판(4001) 위의 시일재(4005)에 의해 둘러싸여지는 영역과는 다른 영역에, 별도 준비된 기판 위에 단결정 반도체 또는 다결정 반도체로 형성된 신호선 구동 회로(4003)가 실장되어 있다.
또한, 별도 형성한 구동 회로의 접속 방법은, 특별히 한정되는 것은 아니고, COG법, 와이어 본딩법, TAB법 등을 적절히 이용할 수 있다. 도 15(A1)는, COG법에 의해 신호선 구동 회로(4003)를 실장하는 예이며, 도 15(A2)는, TAB법에 의해 신호선 구동 회로(4003)를 실장하는 예이다.
또한, 제 1 기판(4001) 위에 형성된 화소부(4002)와 주사선 구동 회로(4004)는, 박막 트랜지스터를 복수 가지고 있고, 도 15(B)에서는, 화소부(4002)에 포함되는 박막 트랜지스터(4010)와, 주사선 구동 회로(4004)에 포함되는 박막 트랜지스터(4011)를 예시하고 있다. 박막 트랜지스터(4010), 박막 트랜지스터(4011) 위에는 절연층(4020)이 형성되어 있다.
박막 트랜지스터(4010), 박막 트랜지스터(4011)에는, 앞의 실시형태 등에 나타낸 트랜지스터를 적용할 수 있다. 또한, 본 실시형태에 있어서, 박막 트랜지스터(4010), 박막 트랜지스터(4011)는 N 채널형 트랜지스터로 했다.
또한, 액정 소자(4013)가 가지는 화소 전극층(4030)은, 박막 트랜지스터(4010)와 전기적으로 접속되어 있다. 그리고, 액정 소자(4013)의 대향 전극층(4031)은 제 2 기판(4006) 위에 형성되어 있다. 상기의 화소 전극층(4030)과 대향 전극층(4031), 액정층(4008)에 의해, 액정 소자(4013)가 형성된다. 또한, 화소 전극층(4030), 대향 전극층(4031)에는, 각각 배향막으로서 기능하는 절연층(4032), 절연층(4033)이 형성되고, 화소 전극층(4030) 및 대향 전극층(4031)은, 이것들을 통하여 액정층(4008)을 협지하고 있다.
또한, 제 1 기판(4001), 제 2 기판(4006)으로서는, 유리, 세라믹, 플라스틱 등을 이용할 수 있다. 플라스틱으로서는, FRP(Fiberglass-Reinforced Plastics) 기판, PVF(폴리비닐 플루오라이드) 필름, 폴리에스테르 필름, 아크릴 수지 필름 등을 이용할 수 있다.
또한, 화소 전극층(4030)과 대향 전극층(4031)과의 사이의 거리(셀 갭)를 제어하기 위해, 주상(柱狀)의 스페이서(4035)가 형성되어 있다. 주상의 스페이서(4035)는 절연막을 선택적으로 에칭함으로써 얻어진다. 또한, 주상의 스페이서 대신에 구상의 스페이서를 이용해도 좋다. 또한, 대향 전극층(4031)은, 박막 트랜지스터(4010)와 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다. 예를 들면, 한 쌍의 기판간에 배치되는 도전성 입자를 통하여, 대향 전극층(4031)과 공통 전위선을 전기적으로 접속할 수 있다. 또한, 도전성 입자는 시일재(4005)에 함유시키면 좋다.
또한, 배향막이 불필요한 블루상(blue phase)을 나타내는 액정을 이용해도 좋다. 블루상은 액정상의 하나로서, 승온에 의해 콜레스테릭상(cholesteric phase)으로부터 등방상으로 전이(轉移)하기 직전에 발현하는 상이다. 블루상은 좁은 온도 범위에서밖에 발현하지 않기 때문에, 5 중량% 이상의 카이럴제를 혼합시킨 액정 조성물을 이용하면 좋다. 이에 의해, 온도 범위를 개선할 수 있다. 블루상을 나타내는 액정과 카이럴제를 포함하는 액정 조성물은, 응답 시간이 10 ㎛∼100 ㎛로 짧고, 광학적 등방성을 가지기 때문에 배향 처리가 불필요하고, 시야각 의존성이 작다는 특징을 가지고 있다.
또한, 본 실시형태에서는 투과형 액정 표시 장치의 일례를 나타내고 있지만, 이에 한정되지 않고, 반사형 액정 표시 장치로 해도 좋고, 반투과형 액정 표시 장치로 해도 좋다.
또한, 본 실시형태에 나타낸 액정 표시 장치에서는, 기판의 외측(시인측)에 편광판을 형성하고, 내측에 착색층, 및 표시 소자에 이용하는 전극층을 형성하는 예에 대하여 나타내지만, 편광판은 기판의 내측에 형성해도 좋다. 또한, 편광판과 착색층의 적층 구조도 본 실시형태에 한정되지 않고, 편광판 및 착색층의 재료나 제작 공정 조건에 따라 적절히 설정하면 좋다. 또한, 차광막으로서, 블랙 마스크(블랙 매트릭스)를 설치해도 좋다.
또한, 본 실시형태에서는, 박막 트랜지스터의 표면 요철을 저감하기 위해, 앞의 실시형태에서 얻어진 박막 트랜지스터를 절연층(4020)으로 덮는 구성을 채용하지만, 개시되는 발명은 이에 한정되지 않는다.
절연층(4020)으로서는, 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드, 에폭시 등의 내열성을 가지는 유기 재료를 이용할 수 있다. 또한, 상기 유기 재료 외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리; phosphosilicate glass), BPSG(인 붕소 유리; borophosphosilicate glass) 등을 이용할 수 있다. 또한, 이들 재료로 형성되는 절연막을 복수 적층시켜, 절연층(4020)을 형성해도 좋다.
여기서, 실록산계 수지란, 실록산계 재료를 출발 재료로 하여 형성된 Si-O-Si 결합을 포함하는 수지에 상당한다. 치환기로서는, 유기기(예를 들면, 알킬기나 아릴기)나 플루오로기를 이용해도 좋다. 또한, 유기기는 플루오로기를 가지고 있어도 좋다.
절연층(4020)의 형성 방법은, 특별히 한정되지 않고, 그 재료에 따라, 스퍼터법, SOG법, 스핀 코트, 딥, 스프레이 도포, 액적 토출법(잉크젯법, 스크린 인쇄, 오프셋 인쇄 등), 닥터 나이프, 롤코터, 커튼 코터, 나이프 코터 등을 이용할 수 있다.
화소 전극층(4030), 대향 전극층(4031)은, 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐 아연 산화물, 산화티탄을 포함하는 인듐 산화물, 산화티탄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO라고 나타냄), 인듐 아연 산화물, 산화규소를 첨가한 인듐 주석 산화물 등의 투광성을 가지는 도전성 재료를 이용할 수 있다.
또한, 화소 전극층(4030), 대향 전극층(4031)에, 도전성 고분자(도전성 폴리머라고도 함)를 포함하는 도전성 조성물을 이용해도 좋다. 도전성 조성물을 이용하여 형성한 화소 전극은, 시트 저항이 1.0×104 Ω／□ 이하, 파장 550 nm에서의 투광율이 70% 이상인 것이 바람직하다. 또한, 도전성 조성물에 포함되는 도전성 고분자의 저항율은 0.1 Ω·cm 이하인 것이 바람직하다.
도전성 고분자로서는, 소위 π 전자 공액계 도전성 고분자를 이용할 수 있다. 예를 들면, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 혹은 이들의 2종 이상의 공중합체 등을 들 수 있다.
신호선 구동 회로(4003), 주사선 구동 회로(4004), 화소부(4002) 등에 부여되는 각종 신호는 FPC(4018)로부터 공급된다.
또한, 접속 단자 전극(4015)는 액정 소자(4013)가 가지는 화소 전극층(4030)과 같은 도전막으로 형성되고, 단자 전극(4016)은 박막 트랜지스터(4010), 박막 트랜지스터(4011)의 소스 전극층 및 드레인 전극층과 같은 도전막으로 형성되어 있다.
접속 단자 전극(4015)은, FPC(4018)가 가지는 단자와, 이방성 도전막(4019)을 통하여 전기적으로 접속되어 있다.
또한, 도 15에서는, 신호선 구동 회로(4003)를 별도 형성하고, 제 1 기판(4001)에 실장하는 예를 나타내지만, 본 실시형태는 이 구성에 한정되지 않는다. 주사선 구동 회로를 별도 형성하여 실장해도 좋은 것으로 하고, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만을 별도 형성하여 실장해도 좋다.
도 16은, 반도체 장치의 일 형태에 상당하는 액정 표시 모듈에, TFT 기판(2600)을 이용하는 예를 나타낸다.
도 16에서는, TFT 기판(2600)과 대향 기판(2601)이 시일재(2602)에 의해 고착되고, 그 사이에 TFT 등을 포함하는 소자층(2603), 배향막이나 액정을 포함하는 액정층(2604), 착색층(2605) 등이 형성됨으로써 표시 영역이 형성되어 있다. 착색층(2605)은 컬러 표시를 행하는 경우에 필요하고, RGB 방식의 경우에는, 적, 녹, 청의 각 색에 대응한 착색층이 각 화소에 대응하여 형성되어 있다. TFT 기판(2600)과 대향 기판(2601)의 외측에는 편광판(2606), 편광판(2607), 확산판(2613)이 배치되어 있다. 또한, 광원은 냉음극관(2610)과 반사판(2611)에 의해 구성되어 있다. 회로 기판(2612)은, 플렉서블 배선 기판(2609)에 의해 TFT 기판(2600)의 배선 회로부(2608)와 접속되고, 이에 의해, 컨트롤 회로나 전원 회로 등의 외부 회로가 액정 모듈에 내장된다. 또한, 편광판과 액정층과의 사이에는, 위상차판을 설치해도 좋다.
액정의 구동 방식으로서는, TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, MVA(Multi-domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optically Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등을 이용할 수 있다.
이상의 공정에 의해, 고성능의 액정 표시 장치를 제작할 수 있다. 본 실시형태는, 다른 실시형태와 적절히 조합하여 이용할 수 있다.
[실시형태 5]
본 실시형태에서는, 도 17을 참조하여 반도체 장치의 일례인 액티브 매트릭스형의 전자 페이퍼에 대하여 설명한다. 반도체 장치에 이용되는 박막 트랜지스터(650)는, 앞의 실시형태에 나타낸 박막 트랜지스터와 마찬가지로 제작할 수 있다.
도 17에 나타낸 전자 페이퍼는, 트위스트 볼 표시 방식을 이용한 것의 일례이다. 트위스트 볼 표시 방식이란, 흰색과 검은색으로 나누어 도포된 구형 입자를 제 1 전극층 및 제 2 전극층의 사이에 배치하고, 제 1 전극층 및 제 2 전극층에 전위차를 일으키게 함으로써, 구형 입자의 방향을 제어하여, 표시를 행하는 방법이다.
기판(600) 위에 설치된 박막 트랜지스터(650)는 개시하는 발명의 박막 트랜지스터로서, 반도체층이 그 상방의 게이트 전극층과, 그 하방의 소스 전극층 또는 드레인 전극층에 의해 끼워진 구조를 가지고 있다. 또한, 소스 전극층 또는 드레인 전극층은 절연층에 형성된 콘택트홀을 통하여, 제 1 전극층(660)과 전기적으로 접속한다. 기판(602)에는 제 2 전극층(670)이 형성되어 있고, 제 1 전극층(660)과 제 2 전극층(670)의 사이에는, 검은색 영역(680a) 및 흰색 영역(680b)을 가지는 구형 입자(680)가 형성되어 있다. 또한, 구형 입자(680)의 주위는 수지 등의 충전재(682)로 채워져 있다(도 17 참조). 도 17에서, 제 1 전극층(660)이 화소 전극에 상당하고, 제 2 전극층(670)이 공통 전극에 상당한다. 제 2 전극층(670)은, 박막 트랜지스터(650)와 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다.
트위스트 볼 대신에, 전기 영동 표시 소자를 이용하는 것도 가능하다. 그 경우, 예를 들면, 투광성을 가지는 액체와, 정(正)으로 대전한 흰 미립자와 부(負)로 대전한 검은 미립자를 봉입한 직경 10 ㎛∼200 ㎛ 정도의 마이크로 캡슐을 이용한다. 제 1 전극층과 제 2 전극층에 의해 전장이 부여되면, 흰 미립자와 검은 미립자가 서로 역방향으로 이동하여, 흰색 또는 검은색이 표시된다. 전기 영동 표시 소자는 액정 표시 소자에 비해 반사율이 높기 때문에, 보조 라이트가 필요하지 않고, 또한, 밝기가 충분하지 않는 장소에서도 표시부를 인식하는 것이 가능하다. 또한, 표시부에 전원이 공급되지 않는 경우에도, 한 번 표시한 상(像)을 보유하는 것이 가능하다는 이점도 가지고 있다.
이상과 같이, 개시하는 발명을 이용함으로써 고성능의 전자 페이퍼를 제작할 수 있다. 또한, 본 실시형태는, 다른 실시형태와 적절히 조합하여 이용할 수 있다.
[실시형태 6]
본 실시형태에서는, 반도체 장치로서 발광 표시 장치의 예를 나타낸다. 표시 장치가 가지는 표시 소자로서는, 여기에서는 일렉트로 루미네슨스를 이용하는 발광 소자를 이용하여 나타낸다. 일렉트로 루미네슨스를 이용하는 발광 소자는 발광 재료가 유기 화합물인지, 무기 화합물인지에 따라 구별되고, 일반적으로, 전자는 유기 EL 소자, 후자는 무기 EL 소자라고 불린다.
유기 EL 소자는, 발광 소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 전자 및 정공이 각각 발광성의 유기 화합물을 포함하는 층에 주입되어 전류가 흐른다. 그리고, 그들 캐리어(전자 및 정공)가 재결합함으로써 발광한다. 이러한 메카니즘으로부터, 이 발광 소자는, 전류 여기형의 발광 소자라고 불린다.
무기 EL 소자는, 그 소자 구성에 의해, 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는, 발광 재료의 입자를 바인더 중에 분산시킨 발광층을 가지는 것이고, 발광 메카니즘은 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는, 발광층을 유전체층으로 끼워넣고, 또한, 그것을 전극으로 끼운 구조이며, 발광 메카니즘은 금속 이온의 내각 전자 천이를 이용하는 국재형 발광이다. 또한, 여기에서는, 발광 소자로서 유기 EL 소자를 이용하여 설명한다.
발광 소자의 구성에 대하여, 도 18을 이용하여 설명한다. 여기에서는, 구동용 TFT가 n형인 경우를 예로 들어, 화소의 단면 구조에 대하여 설명한다. 도 18(A), 도 18(B), 도 18(C)의 반도체 장치에 이용되는 TFT(701), TFT(711), TFT(721)는, 앞의 실시형태에 나타낸 박막 트랜지스터와 마찬가지로 제작할 수 있다.
발광 소자는, 광을 취출하기 위해, 양극 또는 음극의 적어도 한쪽이 투광성을 가지고 있다. 여기서, 투광성이란, 적어도 발광 파장에서의 투과율이 충분히 높은 것을 의미한다. 광의 취출 방식으로서는, 기판 위에 박막 트랜지스터 및 발광 소자를 형성하고, 이 기판과는 반대측의 면에서 광을 취출하는 상면 사출 방식(상면 취출 방식)이나, 기판측의 면에서 광을 취출하는 하면 사출 방식(하면 취출 방식), 기판측 및 그 반대측의 면에서 광을 취출하는 양면 사출 방식(양면 취출 방식) 등이 있다.
상면 사출 방식의 발광 소자에 대하여 도 18(A)를 참조하여 설명한다.
도 18(A)는, 발광 소자(702)로부터 발해지는 광이 양극(705)측으로 빠지는 경우의 화소의 단면도를 나타낸다. 여기에서는, 구동용 TFT(701)와 전기적으로 접속된 투광성을 가지는 도전층(707) 위에, 발광 소자(702)가 형성되어 있고, 음극(703) 위에 발광층(704), 양극(705)이 순차로 적층되어 있다. 음극(703)으로서는, 일 함수가 작고, 광을 반사하는 도전막을 이용할 수 있다. 예를 들면, Ca, Al, MgAg, AlLi 등의 재료를 이용하여 음극(703)을 형성하는 것이 바람직하다. 발광층(704)은 단층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도 좋다. 복수의 층으로 구성되어 있는 경우, 음극(703) 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 홀 주입층의 순으로 적층하면 좋지만, 물론, 이들 층을 모두 형성할 필요는 없다. 양극(705)은 광을 투과하는 도전성 재료를 이용하여 형성한다. 예를 들면, 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐 아연 산화물, 산화티탄을 포함하는 인듐 산화물, 산화티탄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(ITO라고 나타냄), 인듐 아연 산화물, 산화규소를 첨가한 인듐 주석 산화물 등의 투광성을 가지는 도전성 재료를 이용하면 좋다.
음극(703) 및 양극(705)으로 발광층(704)을 끼운 구조를, 발광 소자(702)라고 부를 수 있다. 도 18(A)에 나타낸 화소의 경우, 발광 소자(702)로부터 발해지는 광은, 화살표로 나타내는 바와 같이 양극(705)측으로 사출된다. 발광 소자(702)의 구조는, 마이크로 캐비티 구조로 해도 좋다. 이에 의해, 취출 파장을 선택하는 것이 가능하게 되기 때문에, 색순도를 향상시킬 수 있다. 또한, 이 경우에는, 취출 파장에 맞추어 발광 소자(702)를 구성하는 각층의 두께를 설정하게 된다. 또한, 소정의 반사율을 가지는 재료를 이용하여 전극을 형성하면 좋다.
양극(705) 위에는, 질화실리콘, 산화실리콘 등을 포함하는 절연층을 형성해도 좋다. 이에 의해, 발광 소자의 열화를 억제할 수 있다.
다음에, 하면 사출 방식의 발광 소자에 대하여 도 18(B)를 참조하여 설명한다.
도 18(B)는, 발광 소자(712)로부터 발해지는 광이 음극(713)측으로 빠지는 경우의, 화소의 단면도를 나타낸다. 여기에서는, 구동용 TFT(711)와 전기적으로 접속된 투광성을 가지는 도전층(717) 위에, 발광 소자(712)의 음극(713)이 형성되어 있고, 음극(713) 위에 발광층(714), 양극(715)이 순차로 적층되어 있다. 또한, 양극(715)이 투광성을 가지는 경우, 이 양극(715) 위를 덮도록 차광막(716)을 형성해도 좋다. 음극(713)은 도 18(A)의 경우와 마찬가지로, 일 함수가 작은 도전성 재료를 이용할 수 있다. 단, 그 막 두께는 광을 투과하는 정도(바람직하게는, 5 nm∼30 nm 정도)로 한다. 예를 들면 20 nm 정도의 막 두께를 가지는 알루미늄막을 음극(713)으로서 이용할 수 있다. 발광층(714)은, 도 18(A)와 마찬가지로, 단층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도 좋다. 양극(715)은 광을 투과할 필요는 없지만, 도 18(A)와 마찬가지로, 투광성을 가지는 도전성 재료를 이용하여 형성해도 좋다. 차광막(716)에는, 광을 반사하는 금속 등을 이용할 수 있지만, 이에 한정되지 않는다. 또한, 차광막(716)에 반사 기능을 가지게 함으로써, 광의 취출 효율을 향상시키는 것이 가능하다.
음극(713) 및 양극(715)으로 발광층(714)을 끼운 구조를 발광 소자(712)라고 부를 수 있다. 도 18(B)에 나타낸 화소의 경우, 발광 소자(712)로부터 발해지는 광은 화살표로 나타내는 바와 같이 음극(713)측으로 사출된다. 발광 소자(712)의 구조는 마이크로 캐비티 구조로 해도 좋다. 또한, 양극(715)의 위에는 절연층을 형성해도 좋다.
다음에, 양면 사출 방식의 발광 소자에 대하여, 도 18(C)를 참조하여 설명한다.
도 18(C)는, 구동용 TFT(721)와 전기적으로 접속된 투광성을 가지는 도전층(727) 위에, 발광 소자(722)의 음극(723)이 형성되어 있고, 음극(723) 위에 발광층(724), 양극(725)이 순차로 적층되어 있다. 음극(723)은, 도 18(A)의 경우와 마찬가지로, 일 함수가 작은 도전성 재료를 이용할 수 있다. 단, 그 막 두께는 광을 투과하는 정도로 한다. 예를 들면 20 nm의 막 두께를 가지는 알루미늄막을 음극(723)으로서 이용할 수 있다. 발광층(724)은, 도 18(A)와 마찬가지로, 단층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도 좋다. 양극(725)은 도 18(A)와 마찬가지로, 투광성을 가지는 도전성 재료를 이용하여 형성할 수 있다.
음극(723)과 발광층(724)과 양극(725)이 중첩된 구조를 발광 소자(722)라고 부를 수 있다. 도 18(C)에 나타낸 화소의 경우, 발광 소자(722)로부터 발해지는 광은, 화살표로 나타내는 바와 같이 양극(725)측과 음극(723)측의 양쪽으로 사출된다. 발광 소자(722)의 구조는 마이크로 캐비티 구조로 해도 좋다. 또한, 양극(725)의 위에는 절연층을 형성해도 좋다.
또한, 여기에서는, 발광 소자로서 유기 EL 소자에 대하여 설명했지만, 발광 소자로서 무기 EL 소자를 형성하는 것도 가능하다. 또한, 여기에서는, 발광 소자의 구동을 제어하는 박막 트랜지스터(구동용 TFT)와 발광 소자가 전기적으로 접속되어 있는 예를 나타냈지만, 구동용 TFT와 발광 소자와의 사이에 전류 제어용 TFT가 접속되어 있는 구성이어도 좋다.
또한, 본 실시형태에 나타낸 반도체 장치는, 도 18에 나타낸 구성으로 한정되는 것은 아니고, 각종의 변형이 가능하다.
다음에, 반도체 장치의 일 형태에 상당하는 발광 표시 패널(발광 패널이라고도 함)의 외관 및 단면에 대하여, 도 19를 참조하여 설명한다. 도 19는 제 1 기판(4501) 위에 형성된 박막 트랜지스터(4509), 박막 트랜지스터(4510) 및 발광 소자(4511)를 제 2 기판(4506)과 시일재(4505)에 의해 봉지한 패널의 평면도 및 단면도이다. 여기서, 도 19(A)는 평면도를 나타내고, 도 19(B)는 도 19(A)의 H-I에서의 단면도에 상당한다.
제 1 기판(4501) 위에 형성된 화소부(4502), 신호선 구동 회로(4503a), 신호선 구동 회로(4503b), 주사선 구동 회로(4504a), 주사선 구동 회로(4504b)를 둘러싸도록 하여, 시일재(4505)가 형성되어 있다. 또한, 화소부(4502), 신호선 구동 회로(4503a), 신호선 구동 회로(4503b), 주사선 구동 회로(4504a), 주사선 구동 회로(4504b)의 위에 제 2 기판(4506)이 설치되어 있다. 즉, 화소부(4502), 신호선 구동 회로(4503a), 신호선 구동 회로(4503b), 주사선 구동 회로(4504a), 주사선 구동 회로(4504b)는, 제 1 기판(4501)과 시일재(4505)와 제 2 기판(4506)에 의해, 충전재(4507)와 함께 밀봉되어 있다. 이와 같이, 기밀성이 높고, 탈가스가 적은 보호 필름(부착 필름, 자외선 경화 수지 필름 등)이나 커버재 등을 이용하여 패키징(봉입)하는 것이 바람직하다.
또한, 제 1 기판(4501) 위에 형성된 화소부(4502), 신호선 구동 회로(4503a), 신호선 구동 회로(4503b), 주사선 구동 회로(4504a), 주사선 구동 회로(4504b)는, 박막 트랜지스터를 복수 가지고 있고, 도 19(B)에서는, 화소부(4502)에 포함되는 박막 트랜지스터(4510)와 신호선 구동 회로(4503a)에 포함되는 박막 트랜지스터(4509)를 예시한다.
박막 트랜지스터(4509), 박막 트랜지스터(4510)는, 앞의 실시형태에 있어서 나타낸 트랜지스터를 적용할 수 있다. 또한, 본 실시형태에 있어서, 박막 트랜지스터(4509), 박막 트랜지스터(4510)는 n 채널형 트랜지스터이다.
또한, 부호 4511은 발광 소자에 상당하고, 발광 소자(4511)가 가지는 화소 전극인 제 1 전극층(4517)은, 박막 트랜지스터(4510)의 소스 전극층 또는 드레인 전극층과 전기적으로 접속되어 있다. 또한, 발광 소자(4511)의 구성은, 제 1 전극층(4517), 제 2 전극층(4512), 전계 발광층(4513), 제 3 전극층(4514)의 적층 구조이지만, 본 실시형태에 나타낸 구성에 한정되지 않는다. 발광 소자(4511)로부터 취출하는 광의 방향 등에 맞추어, 상기 구성은 적절히 변경할 수 있다.
격벽(4520)은, 유기 수지막, 무기 절연막, 유기 폴리실록산 등을 이용하여 형성한다. 특히, 감광성을 가지는 재료를 이용하여 제 1 전극층(4517) 위에 개구부를 형성하고, 그 개구부의 측벽이, 연속한 곡률을 가지는 경사면이 되도록 하는 것이 바람직하다.
전계 발광층(4513)은, 단층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도 좋다.
발광 소자(4511)에 산소, 수소, 물, 이산화탄소 등이 침수하지 않도록, 제 3 전극층(4514) 및 격벽(4520) 위에 보호막을 형성해도 좋다. 보호막으로서는, 질화규소막, 질화산화규소막, DLC막 등을 형성할 수 있다.
또한, 신호선 구동 회로(4503a), 신호선 구동 회로(4503b), 주사선 구동 회로(4504a), 주사선 구동 회로(4504b), 화소부(4502) 등에 주어지는 각종 신호는, FPC(4518a), FPC(4518b)로부터 공급되고 있다.
본 실시형태에서는, 접속 단자 전극(4515)이 발광 소자(4511)의 제 1 전극층(4517)과 같은 도전막으로 형성되고, 단자 전극(4516)은 박막 트랜지스터(4509)나 박막 트랜지스터(4510)의 소스 전극층 및 드레인 전극층과 같은 도전막으로 형성되는 예에 대하여 나타낸다.
접속 단자 전극(4515)은, FPC(4518a)가 가지는 단자와, 이방성 도전막(4519)를 통하여 전기적으로 접속되어 있다.
발광 소자(4511)로부터의 광의 취출 방향에 위치하는 기판은, 투광성을 갖지 않으면 안 된다. 투광성을 가지는 기판으로서는, 유리판, 플라스틱판, 폴리에스테르 필름, 아크릴 필름 등이 있다.
충전재(4507)로서는, 질소나 아르곤 등의 불활성의 기체 외에, 자외선 경화 수지나 열경화 수지 등을 이용할 수 있다. 예를 들면, PVC(폴리비닐클로라이드), 아크릴, 폴리이미드, 에폭시 수지, 실리콘 수지, PVB(폴리비닐부티랄), EVA(에틸렌 비닐 아세테이트) 등을 이용할 수 있다. 본 실시형태에서는, 충전재로서 질소를 이용하는 예에 대하여 나타낸다.
필요하다면, 발광 소자의 사출면에 편광판, 원 편광판(타원 편광판을 포함함), 위상차판(λ／4판, λ／2판), 컬러 필터 등의 광학 필름을 형성해도 좋다. 또한, 표면에는 반사 방지 처리를 실시해도 좋다. 예를 들면, 표면의 요철에 의해 반사광을 확산하여, 비침을 저감할 수 있는 안티글레어 처리를 실시할 수 있다.
신호선 구동 회로(4503a), 신호선 구동 회로(4503b), 주사선 구동 회로(4504a), 주사선 구동 회로(4504b)는, 별도 준비된 기판 위의 단결정 반도체 또는 다결정 반도체에 의해 형성되어 있어도 좋다. 또한, 신호선 구동 회로만, 혹은 그 일부, 또는 주사선 구동 회로만, 혹은 그 일부만을 별도 형성하여 실장해도 좋고, 본 실시형태는 도 19의 구성에 한정되지 않는다.
이상의 공정에 의해, 고성능의 발광 표시 장치(표시 패널)를 제작할 수 있다.
다음에, 디지털 시간 계조 구동을 적용할 수 있는 화소 구성 및 그 동작에 대하여 설명한다. 도 21은, 디지털 시간 계조 구동을 적용할 수 있는 화소 구성의 예를 나타낸 도면이다. 여기에서는, 산화물 반도체층(In-Ga-Zn-O계 비단결정막)을 채널 형성 영역에 이용하는 n 채널형의 트랜지스터를 1개의 화소에 2개 이용하는 예를 나타낸다.
도 21(A)에 있어서, 화소(6400)는, 스위칭용 트랜지스터(6401), 구동용 트랜지스터(6402), 발광 소자(6404) 및 용량 소자(6403)를 가지고 있다. 스위칭용 트랜지스터(6401)는 게이트가 주사선(6406)에 접속되고, 제 1 전극(소스 전극 및 드레인 전극의 한쪽)이 신호선(6405)에 접속되고, 제 2 전극(소스 전극 및 드레인 전극의 다른 한쪽)이 구동용 트랜지스터(6402)의 게이트에 접속되어 있다. 구동용 트랜지스터(6402)는, 게이트가 용량 소자(6403)를 통하여 전원선(6407)에 접속되고, 제 1 전극이 전원선(6407)에 접속되고, 제 2 전극이 발광 소자(6404)의 제 1 전극(화소 전극)에 접속되어 있다. 발광 소자(6404)의 제 2 전극은 공통 전극(6408)에 상당한다.
또한, 발광 소자(6404)의 제 2 전극(공통 전극(6408)측)과 제 1 전극(전원선(6407)측)의 전위의 관계는, 어느 쪽이 고전위가 되도록 설정되어도 좋다. 발광 표시 장치에서는, 고전위와 저전위와의 전위차를 발광 소자(6404)에 인가하고, 그에 따라 생기는 전류로 발광 소자(6404)를 발광시키기 때문에, 고전위와 저전위와의 전위차가 발광 소자(6404)의 스레시홀드 전압 이상이 되도록, 각각의 전위를 설정하면 좋다.
또한, 용량 소자(6403)는 구동용 트랜지스터(6402)의 게이트 용량을 대용하여 생략하는 것도 가능하다. 구동용 트랜지스터(6402)의 게이트 용량은, 채널 영역과 게이트 전극과의 사이에 용량이 형성되는 것이어도 좋다.
여기서, 전압 입력 전압 구동 방식의 경우에는, 구동용 트랜지스터(6402)의 게이트에는, 구동용 트랜지스터(6402)가 온 상태 또는 오프 상태가 되는 비디오 신호를 입력한다. 즉, 구동용 트랜지스터(6402)는 선형 영역에서 동작시킨다.
또한, 입력 신호를 다르게 함으로써, 도 21(A)과 같은 화소 구성을 이용하여 아날로그 계조 구동이 가능하다. 예를 들면, 비디오 신호를 아날로그로 함으로써, 발광 소자(6404)에 비디오 신호에 따른 전류를 흘려, 아날로그 계조 구동을 행할 수 있다. 비디오 신호는 구동용 트랜지스터(6402)가 포화 영역에서 동작하는 신호로 하는 것이 바람직하다.
또한, 전원선(6407)의 전위는, 펄스상으로 변화하는 것이어도 좋다. 이 경우, 도 21(B)과 같은 구성을 채용하면 바람직하다.
또한, 도 21(A)의 구성에 있어서, 어느 화소의 발광 소자(6404)의 제 2 전극의 전위는, 다른 화소의 제 2 전극의 전위와 공통으로 하는 것이 많지만(공통 전극(6408)의 전위), 음극을 화소마다 패터닝하여, 각각 구동 트랜지스터와 접속시키는 구성으로 해도 좋다.
또한, 개시하는 발명의 일 양태는, 도 21에 나타낸 화소 구성으로 한정하여 해석되지 않는다. 예를 들면, 도 21에 나타낸 화소에 새로 스위치, 저항 소자, 용량 소자, 트랜지스터, 논리 회로 등을 추가해도 좋다.
또한, 본 실시형태는, 다른 실시형태와 적절히 조합하여 이용할 수 있다.
[실시형태 7]
반도체 장치는, 전자 페이퍼로서 적용할 수 있다. 전자 페이퍼는 정보를 표시하는 모든 분야의 전자기기에 이용하는 것이 가능하다. 예를 들면, 전자 페이퍼를, 전자 서적(전자 북), 포스터, 전철 등의 탈 것의 차내 광고, 신용카드 등의 각종 카드에서의 표시 부분 등에 적용할 수 있다. 전자기기의 일례를 도 22, 도 23에 나타낸다.
도 22(A)는, 전자 페이퍼로 만들어진 포스터(2631)를 나타낸다. 광고 매체가 종이의 인쇄물인 경우에는, 광고의 교환은 사람의 손에 의해 행해지지만, 전자 페이퍼를 이용하면 단시간에 광고의 표시를 바꿀 수 있다. 또한, 표시도 깨지지 않고 안정된 화상을 얻을 수 있다. 또한, 포스터는 무선으로 정보를 송수신할 수 있는 구성으로 해도 좋다.
또한, 도 22(B)는 전철 등의 탈 것의 차내 광고(2632)를 나타낸다. 광고 매체가 종이의 인쇄물인 경우에는, 광고의 교환은 사람의 손에 의해 행해지지만, 전자 페이퍼를 이용하면 사람의 손을 많이 거치지 않고 단시간에 광고의 표시를 바꿀 수 있다. 또한 표시도 깨지지 않고 안정된 화상을 얻을 수 있다. 또한, 차내 광고는 무선으로 정보를 송수신할 수 있는 구성으로 해도 좋다.
또한, 도 23은 전자 서적(2700)을 나타낸다. 예를 들면, 전자 서적(2700)은 케이스(2701) 및 케이스(2703)의 2개의 케이스로 구성되어 있다. 케이스(2701) 및 케이스(2703)는 축부(2711)에 의해 일체로 되어 있고, 이 축부(2711)를 축으로 하여 개폐 동작을 행할 수 있다. 이러한 구성에 의해, 종이 서적과 같은 동작을 행하는 것이 가능하게 된다.
케이스(2701)에는 표시부(2705)가 내장되고, 케이스(2703)에는 표시부(2707)가 내장되어 있다. 표시부(2705) 및 표시부(2707)는, 이어지는 화면을 표시하는 구성으로 해도 좋고, 다른 화면을 표시하는 구성으로 해도 좋다. 다른 화면을 표시하는 구성으로 함으로써, 예를 들면 우측의 표시부(도 23에서는 표시부(2705))에 문장을 표시하고, 좌측의 표시부(도 23에서는 표시부(2707))에 화상을 표시할 수 있다.
또한, 도 23에서는, 케이스(2701)에 조작부 등을 구비한 예를 나타낸다. 예를 들면, 케이스(2701)에 있어서, 전원(2721), 조작 키(2723), 스피커(2725) 등을 구비한다. 조작 키(2723)에 의해 페이지를 넘길 수 있다. 또한, 케이스의 표시부와 동일면에 키보드나 포인팅 디바이스 등을 구비하는 구성으로 해도 좋다. 또한, 케이스의 이면이나 측면에, 외부 접속용 단자(이어폰 단자, USB 단자, 또는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속 가능한 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 해도 좋다. 또한, 전자 서적(2700)은, 전자 사전으로서의 기능을 가지게 한 구성으로 해도 좋다.
또한, 전자 서적(2700)은 무선으로 정보를 송수신할 수 있는 구성으로 해도 좋다. 무선에 의해, 전자 서적 서버로부터 소망의 서적 데이터 등을 구입하여, 다운로드하는 구성으로 하는 것도 가능하다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 이용할 수 있다.
[실시형태 8]
본 실시형태에서는, 액정 표시 장치에 적용할 수 있는 화소의 구성 및 화소의 동작에 대하여 설명한다. 또한, 본 실시형태에서의 액정 소자의 동작 모드로서 TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, MVA(Multi-domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optically Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등을 이용할 수 있다.
도 27(A)는 액정 표시 장치에 적용할 수 있는 화소 구성의 일례를 나타낸 도면이다. 화소(5080)는 트랜지스터(5081), 액정 소자(5082) 및 용량 소자(5083)를 가지고 있다. 트랜지스터(5081)의 게이트는 배선(5085)과 전기적으로 접속된다. 트랜지스터(5081)의 제 1 단자는 배선(5084)과 전기적으로 접속된다. 트랜지스터(5081)의 제 2 단자는 액정 소자(5082)의 제 1 단자와 전기적으로 접속된다. 액정 소자(5082)의 제 2 단자는 배선(5087)과 전기적으로 접속된다. 용량 소자(5083)의 제 1 단자는 액정 소자(5082)의 제 1 단자와 전기적으로 접속된다. 용량 소자(5083)의 제 2 단자는 배선(5086)과 전기적으로 접속된다. 또한, 트랜지스터의 제 1 단자는 소스 또는 드레인의 어느 한쪽이며, 트랜지스터의 제 2 단자는 소스 또는 드레인의 다른 한쪽이다. 즉, 트랜지스터의 제 1 단자가 소스인 경우, 트랜지스터의 제 2 단자는 드레인이 된다. 마찬가지로, 트랜지스터의 제 1 단자가 드레인인 경우에는, 트랜지스터의 제 2 단자는 소스가 된다.
배선(5084)은 신호선으로서 기능시킬 수 있다. 신호선은 화소의 외부로부터 입력된 신호 전압을 화소(5080)에 전달하기 위한 배선이다. 배선(5085)은 주사선으로서 기능시킬 수 있다. 주사선은 트랜지스터(5081)의 온 오프를 제어하기 위한 배선이다. 배선(5086)은 용량선으로서 기능시킬 수 있다. 용량선은 용량 소자(5083)의 제 2 단자에 소정의 전압을 가하기 위한 배선이다. 트랜지스터(5081)는 스위치로서 기능시킬 수 있다. 용량 소자(5083)는 보유 용량으로서 기능시킬 수 있다. 보유 용량은 스위치가 오프 상태에 있어도, 신호 전압이 액정 소자(5082)에 계속하여 가해지도록 하기 위한 용량 소자이다. 배선(5087)은 대향 전극으로서 기능시킬 수 있다. 대향 전극은 액정 소자(5082)의 제 2 단자에 소정의 전압을 가하기 위한 배선이다. 또한, 각각의 배선이 가질 수 있는 기능은 이에 한정되지 않고, 다양한 기능을 가질 수 있다. 예를 들면, 용량선에 가하는 전압을 변화시킴으로써, 액정 소자에 가해지는 전압을 조정할 수도 있다. 또한, 트랜지스터(5081)는 스위치로서 기능하면 좋기 때문에, 트랜지스터(5081)의 극성은 P 채널형이어도 좋고, N 채널형이어도 좋다.
도 27(B)는 액정 표시 장치에 적용할 수 있는 화소 구성의 일례를 나타낸 도면이다. 도 27(B)에 나타낸 화소 구성예는, 도 27(A)에 나타낸 화소 구성예와 비교하여, 배선(5087)이 생략되고, 또한, 액정 소자(5082)의 제 2 단자와 용량 소자(5083)의 제 2 단자가 전기적으로 접속되어 있는 점이 상이하다는 것 이외에는, 도 27(A)에 나타낸 화소 구성예와 같은 구성이다. 도 27(B)에 나타낸 화소 구성예는, 특히, 액정 소자가 횡전계 모드(IPS 모드, FFS 모드를 포함함)인 경우에 적용할 수 있다. 왜냐하면, 액정 소자가 횡전계 모드인 경우, 액정 소자(5082)의 제 2 단자 및 용량 소자(5083)의 제 2 단자를 동일한 기판 위에 형성시킬 수 있기 때문에, 액정 소자(5082)의 제 2 단자와 용량 소자(5083)의 제 2 단자를 전기적으로 접속시키는 것이 용이하기 때문이다. 도 27(B)에 나타낸 바와 같은 화소 구성으로 함으로써, 배선(5087)을 생략할 수 있으므로, 제조 공정을 간략한 것으로 할 수 있어, 제조 비용을 저감할 수 있다.
도 27(A) 또는 도 27(B)에 나타낸 화소 구성은, 매트릭스 형상으로 복수 배치될 수 있다. 이렇게 함으로써, 액정 표시 장치의 표시부가 형성되고, 다양한 화상을 표시할 수 있다. 도 27(C)는 도 27(A)에 나타낸 화소 구성이 매트릭스 형상으로 복수 배치되어 있는 경우의 회로 구성을 나타낸 도면이다. 도 27(C)에 나타낸 회로 구성은, 표시부가 가지는 복수의 화소 중, 4개의 화소를 뽑아내어 나타낸 도면이다. 그리고, i열 j행(i, j는 자연수)에 위치하는 화소를 화소(5080_i, j)라고 표기하고, 화소(5080_i, j)에는 배선(5084_i), 배선(5085_j), 배선(5086_j)이 각각 전기적으로 접속된다. 마찬가지로, 화소(5080_i＋1, j)에 대해서는, 배선(5084_i＋1), 배선(5085_j), 배선(5086_j)과 전기적으로 접속된다. 마찬가지로, 화소(5080_i, j＋1)에 대해서는, 배선(5084_i), 배선(5085_j＋1), 배선(5086_j＋1)과 전기적으로 접속된다. 마찬가지로, 화소(5080_i＋1, j＋1)에 대해서는, 배선(5084_i＋1), 배선(5085_j＋1), 배선(5086_j＋1)과 전기적으로 접속된다. 또한, 각 배선은 같은 열 또는 행에 속하는 복수의 화소에 의해 공유될 수 있다. 또한, 도 27(C)에 나타낸 화소 구성에 있어서 배선(5087)은 대향 전극이며, 대향 전극은 모든 화소에서 공통이므로, 배선(5087)에 대해서는 자연수 i 또는 j에 의한 표기는 행하지 않기로 한다. 또한, 도 27(B)에 나타낸 화소 구성을 이용하는 것도 가능하기 때문에, 배선(5087)이 기재되어 있는 구성이어도 배선(5087)은 필수는 아니고, 다른 배선과 공유되는 것 등에 의해 생략될 수 있다.
도 27(C)에 나타낸 화소 구성은, 다양한 방법에 따라 구동될 수 있다. 특히, 교류 구동이라고 불리는 방법에 의해 구동됨으로써, 액정 소자의 열화(burn-in)를 억제할 수 있다. 도 27(D)는 교류 구동의 하나인, 도트 반전 구동이 행해지는 경우의, 도 27(C)에 나타낸 화소 구성에서 각 배선에 가해지는 전압의 타이밍 차트를 나타낸 도면이다. 도트 반전 구동이 행해짐으로써, 교류 구동이 행해지는 경우에 시인되는 플리커(깜박거림)를 억제할 수 있다.
도 27(C)에 나타낸 화소 구성에 있어서, 배선(5085_j)과 전기적으로 접속되어 있는 화소에 있어서의 스위치는, 1 프레임 기간 중의 제 j 게이트 선택 기간에서 선택 상태(온 상태)가 되고, 그 이외의 기간에서는 비선택 상태(오프 상태)가 된다. 그리고, 제 j 게이트 선택 기간의 후에, 제 j＋1 게이트 선택 기간이 형성된다. 이와 같이 순차 주사가 행해짐으로써, 1 프레임 기간 내에 모든 화소가 순서대로 선택 상태가 된다. 도 27(D)에 나타낸 타이밍 차트에서는, 전압이 높은 상태(하이 레벨)가 됨으로써, 이 화소에서의 스위치가 선택 상태가 되고, 전압이 낮은 상태(로 레벨)가 됨으로써 비선택 상태가 된다. 또한, 이것은 각 화소에서 트랜지스터가 N 채널형인 경우이며, P 채널형의 트랜지스터가 이용되는 경우, 전압과 선택 상태의 관계는, N 채널형의 경우와는 반대가 된다.
도 27(D)에 나타낸 타이밍 차트에서는, 제 k 프레임(k는 자연수)에 있어서의 제 j 게이트 선택 기간에 있어서, 신호선으로서 이용하는 배선(5084_i)에 정의 신호 전압이 가해지고, 배선(5084_i＋1)에 부의 신호 전압이 가해지게 된다. 그리고, 제 k 프레임에서의 제 j＋1 게이트 선택 기간에 있어서, 배선(5084_i)에 부의 신호 전압이 가해지고, 배선(5084_i＋1)에 정의 신호 전압이 가해진다. 그 후에도, 각각의 신호선은 게이트 선택 기간마다 극성이 반전한 신호가 교대로 인가된다. 그 결과, 제 k 프레임에서는, 화소(5080_i, j)에는 정의 신호 전압, 화소(5080_i＋1, j)에는 부의 신호 전압, 화소(5080_i, j＋1)에는 부의 신호 전압, 화소(5080_i＋1, j＋1)에는 정의 신호 전압이 각각 가해지게 된다. 그리고, 제 k＋1 프레임에서는, 각각의 화소에서, 제 k 프레임에서 기입된 신호 전압과는 반대의 극성의 신호 전압이 기입되게 된다. 그 결과, 제 k＋1 프레임에서는, 화소(5080_i, j)에는 부의 신호 전압, 화소(5080_i＋1, j)에는 정의 신호 전압, 화소(5080_i, j＋1)에는 정의 신호 전압, 화소(5080_i＋1, j＋1)에는 부의 신호 전압이 각각 가해지게 된다. 이와 같이, 같은 프레임에서는 인접하는 화소들 간에 상이한 극성의 신호 전압이 가해지고, 또한, 각각의 화소에서는 1 프레임마다 신호 전압의 극성이 반전되는 구동 방법이 도트 반전 구동이다. 도트 반전 구동에 의해, 액정 소자의 열화를 억제하면서, 표시되는 화상 전체 또는 일부가 균일한 경우에 시인되는 플리커를 저감할 수 있다. 또한, 배선(5086_j), 배선(5086_j＋1)을 포함하는 모든 배선(5086)에 가해지는 전압은 일정한 전압으로 될 수 있다. 또한, 배선(5084)의 타이밍 차트에서의 신호 전압의 표기는 극성으로만 되어 있지만, 실제로는, 표시된 극성에 있어서 다양한 신호 전압의 값을 취할 수 있다. 또한, 여기에서는 1 도트(1 화소)마다 극성을 반전시키는 경우에 대하여 설명했지만, 이에 한정되지 않고, 복수의 화소마다 극성을 반전시킬 수도 있다. 예를 들면, 2 게이트 선택 기간마다 기입하는 신호 전압의 극성을 반전시킴으로써, 신호 전압의 기입에 걸리는 소비 전력을 저감시킬 수 있다. 그 밖에도, 1열마다 극성을 반전(소스 라인 반전)시킬 수도 있고, 1행마다 극성을 반전(게이트 라인 반전)시킬 수도 있다.
또한, 화소(5080)에서의 용량 소자(5083)의 제 2 단자에는, 1 프레임 기간에서 일정한 전압이 가해지면 좋다. 여기서, 주사선으로서 이용하는 배선(5085)에 가해지는 전압은 1 프레임 기간의 대부분에서 로 레벨이며, 거의 일정한 전압이 가해지고 있으므로, 화소(5080)에서의 용량 소자(5083)의 제 2 단자의 접속처는 배선(5085)이어도 좋다. 도 27(E)는, 액정 표시 장치에 적용할 수 있는 화소 구성의 일례를 나타낸 도면이다. 도 27(E)에 나타낸 화소 구성은 도 27(C)에 나타낸 화소 구성과 비교하면, 배선(5086)이 생략되고, 또한, 화소(5080) 내의 용량 소자(5083)의 제 2 단자와, 1개 전의 행에 있어서의 배선(5085)이 전기적으로 접속되어 있는 것을 특징으로 한다. 구체적으로는, 도 27(E)에 표기되어 있는 범위에 있어서는, 화소(5080_i, j＋1) 및 화소(5080_i＋1, j＋1)에 있어서의 용량 소자(5083)의 제 2 단자는 배선(5085_j)과 전기적으로 접속된다. 이와 같이, 화소(5080) 내의 용량 소자(5083)의 제 2 단자와, 1개 전의 행에서의 배선(5085)을 전기적으로 접속시킴으로써, 배선(5086)을 생략할 수 있으므로, 화소의 개구율을 향상시킬 수 있다. 또한, 용량 소자(5083)의 제 2 단자의 접속처는, 1개 전의 행에 있어서의 배선(5085)이 아니라, 다른 행에 있어서의 배선(5085)이어도 좋다. 또한, 도 27(E)에 나타낸 화소 구성의 구동 방법은, 도 27(C)에 나타낸 화소 구성의 구동 방법과 같은 것을 이용할 수 있다.
또한, 용량 소자(5083) 및 용량 소자(5083)의 제 2 단자에 전기적으로 접속되는 배선을 이용하여, 신호선으로서 이용하는 배선(5084)에 가하는 전압을 작게 할 수 있다. 이 때의 화소 구성 및 구동 방법에 대하여, 도 27(F) 및 도 27(G)를 이용하여 설명한다. 도 27(F)에 나타낸 화소 구성은, 도 27(A)에 나타낸 화소 구성과 비교하여, 배선(5086)을 1 화소열당 2개로 하고, 또한, 화소(5080)에서의 용량 소자(5083)의 제 2 단자와의 전기적인 접속을, 인접하는 화소에서 번갈아 행하는 것을 특징으로 한다. 또한, 2개로 한 배선(5086)은 각각 배선(5086-1) 및 배선(5086-2)이라고 부르기로 한다. 구체적으로는, 도 27(F)에 표기되어 있는 범위에 있어서는, 화소(5080_i, j)에서의 용량 소자(5083)의 제 2 단자는 배선(5086-1_j)과 전기적으로 접속되고, 화소(5080_i＋1, j)에서의 용량 소자(5083)의 제 2 단자는, 배선(5086-2_j)과 전기적으로 접속되고, 화소(5080_i, j＋1)에서의 용량 소자(5083)의 제 2 단자는 배선(5086-2_j＋1)과 전기적으로 접속되고, 화소(5080_i＋1, j＋1)에서의 용량 소자(5083)의 제 2 단자는 배선(5086-1_j＋1)과 전기적으로 접속된다.
그리고, 예를 들면, 도 27(G)에 나타낸 바와 같이, 제 k 프레임에서 화소(5080_i, j)에 정의 극성의 신호 전압이 기입되는 경우, 배선(5086-1_j)은, 제 j 게이트 선택 기간에서는 로 레벨로 하고, 제 j 게이트 선택 기간의 종료 후, 하이 레벨로 변화시킨다. 그리고, 1 프레임 기간 중은 그대로 하이 레벨을 유지하고, 제 k＋1 프레임에서의 제 j 게이트 선택 기간에 부의 극성의 신호 전압이 기입된 후, 로 레벨로 변화시킨다. 이와 같이, 정의 극성의 신호 전압이 화소에 기입된 후에, 용량 소자(5083)의 제 2 단자에 전기적으로 접속되는 배선의 전압을 정의 방향으로 변화시킴으로써, 액정 소자에 가해지는 전압을 정의 방향으로 소정의 양만큼 변화시킬 수 있다. 즉, 그 만큼 화소에 기입하는 신호 전압을 작게 할 수 있기 때문에, 신호 기입에 걸리는 소비 전력을 저감시킬 수 있다. 또한, 제 j 게이트 선택 기간에 부의 극성의 신호 전압이 기입되는 경우에는, 부의 극성의 신호 전압이 화소에 기입된 후에, 용량 소자(5083)의 제 2 단자에 전기적으로 접속되는 배선의 전압을 부의 방향으로 변화시킴으로써, 액정 소자에 가해지는 전압을 부의 방향으로 소정의 양만큼 변화시킬 수 있으므로, 정의 극성의 경우와 마찬가지로, 화소에 기입하는 신호 전압을 작게 할 수 있다. 즉, 용량 소자(5083)의 제 2 단자에 전기적으로 접속되는 배선은 같은 프레임의 같은 행에 있어서, 정의 극성의 신호 전압이 가해지는 화소와, 부의 극성의 신호 전압이 가해지는 화소에서, 각각 다른 배선인 것이 바람직하다. 도 27(F)은, 제 k 프레임에서 정의 극성의 신호 전압이 기입되는 화소에는 배선(5086-1)이 전기적으로 접속되고, 제 k 프레임에서 부의 극성의 신호 전압이 기입되는 화소에는 배선(5086-2)이 전기적으로 접속되는 예이다. 단, 이것은 일례이며, 예를 들면, 정의 극성의 신호 전압이 기입되는 화소와 부의 극성의 신호 전압이 기입되는 화소가 2 화소마다 나타나는 구동 방법의 경우에는, 배선(5086-1) 및 배선(5086-2)의 전기적 접속도 그에 맞추어, 2 화소마다 번갈아 행해지는 것이 바람직하다. 또한, 1행의 모든 화소에서 같은 극성의 신호 전압이 기입되는 경우(게이트 라인 반전)도 생각할 수 있지만, 그 경우에, 배선(5086)은 1행 당 1개면 된다. 즉, 도 27(C)에 나타낸 화소 구성에 있어서도, 도 27(F) 및 도 27(G)을 이용하여 설명한 바와 같은, 화소에 기입하는 신호 전압을 작게 하는 구동 방법을 이용할 수 있다.
다음에, 액정 소자가, MVA 모드 또는 PVA 모드 등으로 대표되는, 수직 배향(VA) 모드인 경우에 특히 바람직한 화소 구성 및 그 구동 방법에 대하여 설명한다. VA 모드는, 제조시에 러빙 공정이 불필요하고, 검은색 표시시의 광 누출이 적고, 구동 전압이 낮다는 등의 우수한 특징을 가지지만, 화면을 비스듬하게 보았을 때에 화질이 열화한다(시야각이 좁다)는 문제점도 가진다. VA 모드의 시야각을 넓게 하기 위해서는, 도 28(A) 및 도 28(B)에 나타낸 바와 같이, 1 화소에 복수의 부화소(서브 픽셀)를 가지는 화소 구성으로 하는 것이 유효하다. 도 28(A) 및 도 28(B)에 나타낸 화소 구성은, 화소(5080)가 2개의 부화소(부화소(5080-1), 부화소(5080-2))를 포함하는 경우의 일례를 나타낸 것이다. 또한, 1개의 화소에서의 부화소의 수는 2개로 한정되지 않고, 다양한 수의 부화소를 이용할 수 있다. 부화소의 수가 클수록 보다 시야각을 넓게 할 수 있다. 복수의 부화소는 서로 동일한 회로 구성으로 할 수 있고, 여기에서는, 모든 부화소가 도 27(A)에 나타낸 회로 구성과 같은 것으로서 설명한다. 또한, 제 1 부화소(5080-1)는, 트랜지스터(5081-1), 액정 소자(5082-1), 용량 소자(5083-1)를 가지는 것으로 하고, 각각의 접속 관계는 도 27(A)에 나타낸 회로 구성에 준하는 것으로 한다. 마찬가지로, 제 2 부화소(5080-2)는, 트랜지스터(5081-2), 액정 소자(5082-2), 용량 소자(5083-2)를 가지는 것으로 하고, 각각의 접속 관계는 도 27(A)에 나타낸 회로 구성에 준하는 것으로 한다.
도 28(A)에 나타낸 화소 구성은, 1 화소를 구성하는 2개의 부화소에 대하여, 주사선으로서 이용하는 배선(5085)을 2개(배선(5085-1), 배선(5085-2)) 가지고, 신호선으로서 이용하는 배선(5084)을 1개 가지고, 용량선으로서 이용하는 배선(5086)을 1개 가지는 구성을 나타낸 것이다. 이와 같이, 신호선 및 용량선을 2개의 부화소로 공용함으로써, 개구율을 향상시킬 수 있고, 또한, 신호선 구동 회로를 간단한 것으로 할 수 있으므로, 제조 비용을 저감할 수 있고, 또한, 액정 패널과 구동 회로 IC의 접속 점수를 저감할 수 있으므로, 수율을 향상시킬 수 있다. 도 28(B)에 나타낸 화소 구성은, 1 화소를 구성하는 2개의 부화소에 대하여, 주사선으로서 이용하는 배선(5085)을 1개 가지고, 신호선으로서 이용하는 배선(5084)을 2개(배선(5084-1), 배선(5084-2)) 가지고, 용량선으로서 이용하는 배선(5086)을 1개 가지는 구성을 나타낸 것이다. 이와 같이, 주사선 및 용량선을 2개의 부화소로 공용함으로써, 개구율을 향상시킬 수 있고, 또한, 전체의 주사선 개수를 저감할 수 있으므로, 고정세한 액정 패널에 있어서도 1개당의 게이트선 선택 기간을 충분히 길게 할 수 있고, 각각의 화소에 적절한 신호 전압을 기입할 수 있다.
도 28(C) 및 도 28(D)는, 도 28(B)에 나타낸 화소 구성에 있어서, 액정 소자를 화소 전극의 형상으로 치환한 후에, 각 소자의 전기적 접속 상태를 모식적으로 나타낸 예이다. 도 28(C) 및 도 28(D)에 있어서, 전극(5088-1)은 제 1 화소 전극을 나타내고, 전극(5088-2)은 제 2 화소 전극을 나타낸다. 도 28(C)에서, 제 1 화소 전극(5088-1)은, 도 28(B)에서의 액정 소자(5082-1)의 제 1 단자에 상당하고, 제 2 화소 전극(5088-2)은, 도 28(B)에서의 액정 소자(5082-2)의 제 1 단자에 상당한다. 즉, 제 1 화소 전극(5088-1)은 트랜지스터(5081-1)의 소스 또는 드레인의 한쪽과 전기적으로 접속되고, 제 2 화소 전극(5088-2)은, 트랜지스터(5081-2)의 소스 또는 드레인의 한쪽과 전기적으로 접속된다. 한편, 도 28(D)에 있어서는, 화소 전극과 트랜지스터의 접속 관계를 반대로 한다. 즉, 제 1 화소 전극(5088-1)은, 트랜지스터(5081-2)의 소스 또는 드레인의 한쪽과 전기적으로 접속되고, 제 2 화소 전극(5088-2)은, 트랜지스터(5081-1)의 소스 또는 드레인의 한쪽과 전기적으로 접속되는 것으로 한다.
도 28(C) 및 도 28(D)에 나타낸 바와 같은 화소 구성을, 매트릭스 형상으로 번갈아 배치함으로써, 특별한 효과를 얻을 수 있다. 이러한 화소 구성 및 그 구동 방법의 일례를, 도 28(E) 및 도 28(F)에 나타낸다. 도 28(E)에 나타낸 화소 구성은, 화소(5080_i, j) 및 화소(5080_i＋1, j＋1)에 상당하는 부분을 도 28(C)에 나타낸 구성으로 하고, 화소(5080_i＋1, j) 및 화소(5080_i, j＋1)에 상당하는 부분을 도 28(D)에 나타낸 구성으로 한 것이다. 이 구성에 있어서, 도 28(F)에 나타낸 타이밍 차트와 같이 구동하면, 제 k 프레임의 제 j 게이트 선택 기간에 있어서, 화소(5080_i, j)의 제 1 화소 전극 및 화소(5080_i＋1, j)의 제 2 화소 전극에 정의 극성의 신호 전압이 기입되고, 화소(5080_i, j)의 제 2 화소 전극 및 화소(5080_i＋1, j)의 제 1 화소 전극에 부의 극성의 신호 전압이 기입되게 된다. 또한, 제 k 프레임의 제 j＋1 게이트 선택 기간에 있어서, 화소(5080_i, j＋1)의 제 2 화소 전극 및 화소(5080_i＋1, j＋1)의 제 1 화소 전극에 정의 극성의 신호 전압이 기입되고, 화소(5080_i, j＋1)의 제 1 화소 전극 및 화소(5080_i＋1, j＋1)의 제 2 화소 전극에 부의 극성의 신호 전압이 기입되게 된다. 제 k＋1 프레임에서는, 각 화소에 있어서 신호 전압의 극성이 반전된다. 이렇게 하는 것에 의해, 부화소를 포함하는 화소 구성에 있어서 도트 반전 구동에 상당하는 구동을 실현하면서, 신호선에 가해지는 전압의 극성을 1 프레임 기간 내에 동일한 것으로 할 수 있으므로, 화소의 신호 전압 기록에 걸리는 소비 전력을 큰폭으로 저감할 수 있다. 또한, 배선(5086_j), 배선(5086_j＋1)을 포함하는 모든 배선(5086)에 가해지는 전압은 일정한 전압으로 할 수 있다.
또한, 도 28(G) 및 도 28(H)에 나타낸 화소 구성 및 그 구동 방법에 따라, 화소에 기입되는 신호 전압의 크기를 작게 할 수 있다. 이것은, 각각의 화소가 가지는 복수의 부화소에 전기적으로 접속되는 용량선을, 부화소마다 다르게 하는 것이다. 즉, 도 28(G) 및 도 28(H)에 나타낸 화소 구성 및 그 구동 방법에 따라, 동일한 프레임 내에서 동일한 극성이 기입되는 부화소에 대해서는, 동일행 내에서 용량선을 공통으로 하고, 동일한 프레임 내에서 다른 극성이 기입되는 부화소에 대해서는 동일행 내에서 용량선을 다르게 한다. 그리고, 각 행의 기입이 종료한 시점에서, 각각의 용량선의 전압을 정의 극성의 신호 전압이 기입된 부화소에서는 정의 방향, 부의 극성의 신호 전압이 기입된 부화소에서는 부의 방향으로 변화시킴으로써, 화소에 기입되는 신호 전압의 크기를 작게 할 수 있다. 구체적으로는, 용량선으로서 이용하는 배선(5086)을 각 행에서 2개(배선(5086-1), 배선(5086-2))로 하고, 화소(5080_i, j)의 제 1 화소 전극과 배선(5086-1_j)이 용량 소자를 통하여 전기적으로 접속되고, 화소(5080_i, j)의 제 2 화소 전극과 배선(5086-2_j)이 용량 소자를 통하여 전기적으로 접속되고, 화소(5080_i＋1, j)의 제 1 화소 전극과 배선(5086-2_j)이 용량 소자를 통하여 전기적으로 접속되고, 화소(5080_i＋1, j)의 제 2 화소 전극과 배선(5086-1_j)이 용량 소자를 통하여 전기적으로 접속되고, 화소(5080_i, j＋1)의 제 1 화소 전극과 배선(5086-2_j＋1)이 용량 소자를 통하여 전기적으로 접속되고, 화소(5080_i, j＋1)의 제 2 화소 전극과 배선(5086-1_j＋1)이 용량 소자를 통하여 전기적으로 접속되고, 화소(5080_i＋1, j＋1)의 제 1 화소 전극과 배선(5086-1_j＋1)이 용량 소자를 통하여 전기적으로 접속되고, 화소(5080_i＋1, j＋1)의 제 2 화소 전극과 배선(5086-2_j＋1)이 용량 소자를 통하여 전기적으로 접속된다. 단, 이것은 일례이며, 예를 들면, 정의 극성의 신호 전압이 기입되는 화소와 부의 극성의 신호 전압이 기입되는 화소가 2 화소마다 나타나는 구동 방법의 경우에는, 배선(5086-1) 및 배선(5086-2)의 전기적 접속도 그에 맞추어, 2 화소마다 교대로 행해지는 것이 바람직하다. 또한, 1행의 모든 화소에서 같은 극성의 신호 전압이 기입되는 경우(게이트 라인 반전)도 생각할 수 있지만, 그 경우에, 배선(5086)은 1행당 1개면 된다. 즉, 도 28(E)에 나타낸 화소 구성에서도, 도 28(G) 및 도 28(H)을 이용하여 설명한 바와 같은, 화소에 기입하는 신호 전압을 작게 하는 구동 방법을 이용할 수 있다.
[실시형태 9]
다음에, 표시 장치의 다른 구성예 및 그 구동 방법에 대하여 설명한다. 본 실시형태에서는, 신호 기입에 대한 휘도의 응답이 늦은(응답 시간이 긴) 표시 소자를 이용한 표시 장치의 경우에 대하여 설명한다. 본 실시형태에서는, 응답 시간이 긴 표시 소자로서 액정 소자를 예로서 설명하지만, 본 실시형태에서의 표시 소자는 이에 한정되지 않고, 신호 기입에 대한 휘도의 응답이 늦은 다양한 표시 소자를 이용할 수 있다.
일반적인 액정 표시 장치의 경우, 신호 기입에 대한 휘도의 응답이 늦고, 액정 소자에 신호 전압을 계속 가한 경우에도, 응답이 완료할 때까지 1 프레임 기간 이상의 시간이 걸리는 일이 있다. 이러한 표시 소자로 동영상을 표시해도, 동영상을 충실히 재현할 수 없다. 또한, 액티브 매트릭스 구동의 경우, 하나의 액정 소자에 대한 신호 기입의 시간은, 통상, 신호 기입 주기(1 프레임 기간 또는 1 서브 프레임 기간)를 주사선수로 나눈 시간(1 주사선 선택 기간)에 지나지 않고, 액정 소자는 이 얼마 안 되는 시간 내에 응답 다 할 수 없는 것이 많다. 따라서, 액정 소자의 응답의 대부분은, 신호 기입이 행해지지 않는 기간에 행해지게 된다. 여기서, 액정 소자의 유전율은 이 액정 소자의 투과율에 따라 변화하지만, 신호 기입을 하지 않는 기간에 있어서 액정 소자가 응답한다고 하는 것은, 액정 소자의 외부와 전하의 교환이 행해지지 않는 상태(정전하 상태)에서 액정 소자의 유전율이 변화하는 것을 의미한다. 즉, (전하) = (용량)·(전압)의 식에 있어서, 전하가 일정한 상태에서 용량이 변화하게 되기 때문에, 액정 소자에 가해지는 전압은, 액정 소자의 응답에 따라, 신호 기입시의 전압으로부터 변화하게 된다. 따라서, 신호 기입에 대한 휘도의 응답이 늦은 액정 소자를 액티브 매트릭스로 구동하는 경우, 액정 소자에 가해지는 전압은, 신호 기입시의 전압에 원리적으로 도달할 수 없다.
본 실시형태에서의 표시 장치는, 표시 소자를 신호 기입 주기 내에 소망의 휘도까지 응답시키기 위해, 신호 기입시의 신호 레벨을 미리 보정된 것(보정 신호)으로 함으로써, 상기의 문제점을 해결할 수 있다. 또한, 액정 소자의 응답 시간은 신호 레벨이 클수록 짧아지므로, 보정 신호를 기입하는 것에 의해, 액정 소자의 응답 시간을 짧게 할 수도 있다. 이러한 보정 신호를 가하는 구동 방법은, 오버드라이브라고도 불린다. 본 실시형태에서의 오버드라이브는 신호 기입 주기가, 표시 장치에 입력되는 화상 신호의 주기(입력 화상 신호 주기(Tin))보다 짧은 경우에도, 신호 기입 주기에 맞추어 신호 레벨이 보정됨으로써, 신호 기입 주기 내에 표시 소자를 소망의 휘도까지 응답시킬 수 있다. 신호 기입 주기가, 입력 화상 신호 주기(Tin)보다 짧은 경우는, 예를 들면, 1개의 원화상(original image)을 복수의 서브 화상으로 분할하고, 이 복수의 서브 화상을 1 프레임 기간 내에 순차 표시시키는 경우를 들 수 있다.
다음에, 액티브 매트릭스 구동 표시 장치에서 신호 기입시의 신호 레벨을 보정하는 방법의 예에 대하여, 도 29(A) 및 도 29(B)를 참조하여 설명한다. 도 29(A)는, 횡축을 시간, 종축을 신호 기입시의 신호 레벨로 하고, 어느 하나의 표시 소자에서의 신호 기입시의 신호 레벨의 시간 변화를 모식적으로 나타낸 그래프이다. 도 29(B)는, 횡축을 시간, 종축을 표시 레벨로 하고, 어느 하나의 표시 소자에 있어서의 표시 레벨의 시간 변화를 모식적으로 나타낸 그래프이다. 또한, 표시 소자가 액정 소자인 경우에는, 신호 기입시의 신호 레벨은 전압, 표시 레벨은 액정 소자의 투과율로 할 수 있다. 이 이후는, 도 29(A)의 종축은 전압, 도 29(B)의 종축은 투과율인 것으로 설명한다. 또한, 본 실시형태에서의 오버드라이브는, 신호 레벨이 전압 이외(듀티비, 전류 등)인 경우도 포함한다. 또한, 본 실시형태에 있어서의 오버드라이브는 표시 레벨이 투과율 이외(휘도, 전류 등)인 경우도 포함한다. 또한, 액정 소자에는, 전압이 0일 때에 검은색 표시가 되는 노멀리-블랙형(예: VA 모드, IPS 모드 등)과, 전압이 0일 때에 흰색 표시가 되는 노멀리-화이트형(예: TN 모드, OCB 모드 등)이 있지만, 도 29(B)에 나타낸 그래프는 어느 쪽에도 대응하고, 노멀리-블랙형의 경우에는 그래프의 상방으로 갈수록 투과율이 큰 것으로 하고, 노멀리-화이트형의 경우에는 그래프의 하방으로 갈수록 투과율이 큰 것으로 하면 좋다. 즉, 본 실시형태에서의 액정 모드는, 노멀리-블랙형이어도 좋고, 노멀리-화이트형이어도 좋다. 또한, 시간 축에는 신호 기입 타이밍이 점선으로 표시되어 있고, 신호 기입이 행해지고 나서 다음의 신호 기입이 행해질 때까지의 기간을 보유 기간(Fi)이라고 부르기로 한다. 본 실시형태에서는, i는 정수이며, 각각의 보유 기간을 나타내는 인덱스인 것으로 한다. 도 29(A) 및 도 29(B)에서는, i는 0에서 2까지로 나타내고 있지만, i는 이것 이외의 정수도 취할 수 있다(0에서 2 이외에 대해서는 도시하지 않음). 또한, 보유 기간(Fi)에서, 화상 신호에 대응하는 휘도를 실현하는 투과율을 Ti라고 하고, 정상 상태에서 투과율(Ti)을 부여하는 전압을 Vi라고 한다. 또한, 도 29(A) 중의 파선(5101)은, 오버드라이브를 행하지 않는 경우의 액정 소자에 걸리는 전압의 시간 변화를 나타내고, 실선(5102)은, 본 실시형태에서의 오버드라이브를 행하는 경우의 액정 소자에 걸리는 전압의 시간 변화를 나타낸다. 마찬가지로, 도 29(B) 중의 파선(5103)은, 오버드라이브를 행하지 않는 경우의 액정 소자의 투과율의 시간 변화를 나타내고, 실선(5104)은 본 실시형태에서의 오버드라이브를 행하는 경우의 액정 소자의 투과율의 시간 변화를 나타낸다. 또한, 보유 기간(Fi)의 말미에서의, 소망의 투과율(Ti)과 실제의 투과율과의 차이를 오차(αi)라고 표기하기로 한다.
도 29(A)에 나타낸 그래프에 있어서, 보유 기간(F0)에서는 파선(5101)과 실선(5102) 모두 소망의 전압(V0)이 가해지고 있고, 도 29(B)에 나타낸 그래프에서도, 파선(5103)과 실선(5104) 모두 소망의 투과율(T0)이 얻어지는 것으로 한다. 그리고, 오버드라이브가 행해지지 않는 경우, 파선(5101)으로 나타낸 바와 같이, 보유 기간(F1)의 첫머리에서 소망의 전압(V1)이 액정 소자에 가해지지만, 이미 설명한 바와 같이 신호가 기입되는 기간은 보유 기간에 비해 매우 짧고, 보유 기간 중 대부분의 기간은 정전하 상태가 되기 때문에, 보유 기간에서 액정 소자에 가해지는 전압은 투과율의 변화와 함께 변화하여, 보유 기간(F1)의 말미에서는 소망의 전압(V1)과 크게 다른 전압이 되게 된다. 이 때, 도 29(B)에 나타낸 그래프에서의 파선(5103)도, 소망의 투과율(T1)과 크게 다르게 되어 버린다. 따라서, 화상 신호에 충실한 표시를 행할 수 없고, 화질이 저하되게 된다. 한편, 본 실시형태에서의 오버드라이브가 행해지는 경우, 실선(5102)으로 나타낸 바와 같이, 보유 기간(F1)의 첫머리에서, 소망의 전압(V1)보다 큰 전압(V1')이 액정 소자에 가해지도록 한다. 즉, 보유 기간(F1)에서 서서히 액정 소자에 걸리는 전압이 변화하는 것을 예측하여, 보유 기간(F1)의 말미에서 액정 소자에 걸리는 전압이 소망의 전압(V1) 근방의 전압이 되도록, 보유 기간(F1)의 첫머리에서 소망의 전압(V1)으로부터 보정된 전압(V1')을 액정 소자에 가함으로써, 정확하게 소망의 전압(V1)을 액정 소자에 가하는 것이 가능하게 된다. 이 때, 도 29(B)에 나타낸 그래프에서 실선(5104)으로 나타낸 바와 같이, 보유 기간(F1)의 말미에서 소망의 투과율(T1)이 얻어진다. 즉, 보유 기간 중 대부분의 기간에서 정전하 상태가 되는 것에도 불구하고, 신호 기입 주기 내에서의 액정 소자의 응답을 실현할 수 있다. 다음에, 보유 기간(F2)에서는, 소망의 전압(V2)이 전압(V1)보다 작은 경우를 나타내고 있지만, 이 경우에도 보유 기간(F1)과 마찬가지로, 보유 기간(F2)에서 서서히 액정 소자에 걸리는 전압이 변화하는 것을 예측하고, 보유 기간(F2)의 말미에 있어서 액정 소자에 걸리는 전압이 소망의 전압(V2) 근방의 전압이 되도록, 보유 기간(F2)의 첫머리에서 소망의 전압(V2)으로부터 보정된 전압(V2')을 액정 소자에 가하면 좋다. 이렇게 함으로써, 도 29(B)에 나타낸 그래프의 실선(5104)으로 나타낸 바와 같이, 보유 기간(F2)의 말미에서 소망의 투과율(T2)이 얻어진다. 또한, 보유 기간(F1)과 같이, 전압(V1)이 전압(V1-1)에 비해 커지는 경우에는, 보정된 전압(Vi')은 소망의 전압(Vi)보다 커지도록 보정되는 것이 바람직하다. 또한, 보유 기간(F2)과 같이, 전압(V1)이 전압(V1-1)에 비해 작아지는 경우에는, 보정된 전압(Vi')은 소망의 전압(Vi)보다 작아지도록 보정되는 것이 바람직하다. 또한, 구체적인 보정값에 대해서는, 미리 액정 소자의 응답 특성을 측정함으로써 도출할 수 있다. 장치에 실장하는 방법으로서는, 보정식을 정식화하여 논리 회로에 짜넣는 방법, 보정값을 룩업 테이블(lookup table)로서 메모리에 보존해 두고, 필요에 따라 보정값을 판독하는 방법 등을 이용할 수 있다.
또한, 본 실시형태에 있어서의 오버드라이브를 실제로 장치로서 실현하는 경우에는, 다양한 제약이 존재한다. 예를 들면, 전압의 보정은 소스 드라이버의 정격 전압의 범위 내에서 행해져야 한다. 즉, 소망의 전압이 원래 큰 값이어서, 이상적인 보정 전압이 소스 드라이버의 정격 전압을 넘는 경우에는, 다 보정할 수는 없게 된다. 이러한 경우의 문제점에 대하여, 도 29(C) 및 도 29(D)를 참조하여 설명한다. 도 29(C)는, 도 29(A)와 마찬가지로, 횡축을 시간, 종축을 전압으로 하고, 어느 하나의 액정 소자에서의 전압의 시간 변화를 실선(5105)으로서 모식적으로 나타낸 그래프이다. 도 29(D)는, 도 29(B)와 같이, 횡축을 시간, 종축을 투과율로 하고, 어느 하나의 액정 소자에 있어서의 투과율의 시간 변화를 실선(5106)으로서 모식적으로 나타낸 그래프이다. 또한, 그 외의 표기 방법에 대해서는 도 29(A) 및 도 29(B)와 마찬가지이므로, 설명을 생략한다. 도 29(C) 및 도 29(D)는, 보유 기간(F1)에서의 소망의 투과율(T1)을 실현하기 위한 보정 전압(V1')이 소스 드라이버의 정격 전압을 넘어 버리기 때문에, V1'=V1로 하지 않을 수 없게 되어, 충분한 보정을 할 수 없는 상태를 나타낸다. 이 때, 보유 기간(F1)의 말미에서의 투과율은 소망의 투과율(T1)과 오차(α1)만큼 어긋난 값이 되어 버린다. 단, 오차(α1)가 커지는 것은, 소망의 전압이 원래 큰 값일 때로 한정되기 때문에, 오차(α1)의 발생에 의한 화질 저하 자체는 허용 범위 내인 경우도 많다. 그러나, 오차(α1)가 커지는 것에 의해, 전압 보정의 알고리즘 내의 오차도 커지게 된다. 즉, 전압 보정의 알고리즘에서, 보유 기간의 말미에 소망의 투과율이 얻어진다고 가정하는 경우, 실제로는 오차(α1)가 커져 있음에도 불구하고, 오차(α1)가 작은 것으로 판단하여 전압의 보정을 행하기 때문에, 다음의 보유 기간(F2)에서의 보정에 오차가 포함되게 되고, 그 결과, 오차(α2)까지도 커지게 된다. 또한, 오차(α2)가 커지면, 그 다음의 오차(α3)가 더욱 커지는 것과 같이, 오차가 연쇄적으로 커지게 되어, 결과적으로 화질 저하가 현저하게 되어 버린다. 본 실시형태에서의 오버드라이브에 있어서는, 이와 같이 오차가 연쇄적으로 커지는 것을 억제하기 위해, 보유 기간(Fi)에서 보정 전압(Vi')이 소스 드라이버의 정격 전압을 넘을 때, 보유 기간(Fi)의 말미에서의 오차(αi)를 추정하고, 이 오차(αi)의 크기를 고려하여, 보유 기간(Fi＋1)에서의 보정 전압을 조정할 수 있다. 이렇게 함으로써, 오차(αi)가 커지더라도, 그것이 오차(αi＋1)에 주는 영향을 최소한으로 할 수 있기 때문에, 오차가 연쇄적으로 커지는 것을 억제할 수 있다. 본 실시형태에서의 오버드라이브에서, 오차(α2)를 최소한으로 하는 예에 대하여, 도 29(E) 및 도 29(F)를 참조하여 설명한다. 도 29(E)에 나타낸 그래프는, 도 29(C)에 나타낸 그래프의 보정 전압(V2')을 더욱 조정하여, 보정 전압(V2'')으로 한 경우의 전압의 시간 변화를 실선(5107)으로서 나타낸다. 도 29(F)에 나타낸 그래프는, 도 29(E)에 나타낸 그래프에 의해 전압의 보정이 이루어진 경우의 투과율의 시간 변화를 나타낸다. 도 29(D)에 나타낸 그래프에서의 실선(5106)에서는, 보정 전압(V2')에 의해 과잉 보정(오차가 큰 상황에서의 보정을 말함)이 발생하고 있지만, 도 29(F)에 나타낸 그래프에서의 실선(5108)에서는, 오차(α1)를 고려하여 조정된 보정 전압(V2'')에 의해 과잉 보정을 억제하여, 오차(α2)를 최소한으로 하고 있다. 또한, 구체적인 보정값에 대해서는, 미리 액정 소자의 응답 특성을 측정함으로써 도출할 수 있다. 장치에 실장하는 방법으로서는, 보정식을 정식화하여 논리 회로에 짜넣는 방법, 보정값을 룩업 테이블로서 메모리에 보존해 두고, 필요에 따라 보정값을 판독하는 방법 등을 이용할 수 있다. 그리고, 이러한 방법을, 보정 전압(Vi')을 계산하는 부분과는 별도로 추가하거나, 또는 보정 전압(Vi')을 계산하는 부분에 짜넣을 수 있다. 또한, 오차(αi-1)를 고려하여 조정된 보정 전압(Vi'')의 보정량(소망의 전압(Vi)과의 차이)은, Vi'의 보정량보다 작은 것으로 하는 것이 바람직하다. 즉,｜Vi''-Vi｜＜｜Vi'-Vi｜로 하는 것이 바람직하다.
또한, 이상적인 보정 전압이 소스 드라이버의 정격 전압을 넘어 버리는 것에 의한 오차(αi)는, 신호 기입 주기가 짧을 수록 커진다. 왜냐하면, 신호 기입 주기가 짧을 수록 액정 소자의 응답 시간도 짧게 할 필요가 있고, 그 결과, 보다 큰 보정 전압이 필요하기 때문이다. 또한, 필요하게 되는 보정 전압이 커진 결과, 보정 전압이 소스 드라이버의 정격 전압을 넘어 버리는 빈도도 커지기 때문에, 큰 오차(αi)가 발생하는 빈도도 커진다. 따라서, 본 실시형태에서의 오버드라이브는, 신호 기입 주기가 짧을 경우일수록 유효하다고 할 수 있다. 구체적으로는, 1개의 원화상을 복수의 서브 화상으로 분할하고, 이 복수의 서브 화상을 1 프레임 기간 내에 순차 표시시키는 경우, 복수의 화상으로부터 화상에 포함되는 움직임을 검출하고, 이 복수의 화상의 중간 상태의 화상을 생성하고, 이 복수의 화상의 사이에 삽입하여 구동(소위 모션 보상 배속 구동)하는 경우, 또는 이것들을 조합하는 경우 등의 구동 방법이 행해지는 경우에, 본 실시형태에서의 오버드라이브가 이용되는 것은, 각별한 효과를 얻게 된다.
또한, 소스 드라이버의 정격 전압은, 상술한 상한 외에, 하한도 존재한다. 예를 들면, 전압 0보다 작은 전압이 가해지지 않는 경우를 들 수 있다. 이 때, 상술한 상한의 경우와 같이 이상적인 보정 전압이 가해지지 않게 되므로, 오차(αi)가 커지게 된다. 그러나, 이 경우에도, 상술한 방법과 마찬가지로, 보유 기간(Fi)의 말미에서의 오차(αi)를 추정하고, 이 오차(αi)의 크기를 고려하여, 보유 기간(Fi＋1)에서의 보정 전압을 조정할 수 있다. 또한, 소스 드라이버의 정격 전압으로서 전압 0보다 작은 전압(부의 전압)을 가할 수 있는 경우에는, 보정 전압으로서 액정 소자에 부의 전압을 가해도 좋고. 이렇게 함으로써, 정전하 상태에 의한 전위의 변동을 예측하여, 보유 기간(Fi)의 말미에서 액정 소자에 걸리는 전압이 소망의 전압(Vi) 근방의 전압이 되도록 조정할 수 있다.
또한, 액정 소자의 열화를 억제하기 위해, 액정 소자에 가하는 전압의 극성을 정기적으로 반전시키는 소위 반전 구동을 오버드라이브와 조합하여 실시할 수 있다. 즉, 본 실시형태에 있어서의 오버드라이브는 반전 구동과 동시에 행해지는 경우도 포함한다. 예를 들면, 신호 기입 주기가 입력 화상 신호 주기(Tin)의 1/2인 경우에, 극성을 반전시키는 주기와 입력 화상 신호 주기(Tin)가 동일한 정도라면, 정극성의 신호의 기입과 부극성의 신호의 기입이, 2회마다 번갈아 행해지게 된다. 이와 같이, 극성을 반전시키는 주기를 신호 기입 주기보다 길게 함으로써, 화소의 충방전의 빈도를 저감할 수 있으므로, 소비 전력을 저감할 수 있다. 단, 극성을 반전시키는 주기를 너무 길게 하면, 극성의 차이에 의한 휘도차가 플리커로서 인식되는 문제가 생기는 경우가 있기 때문에, 극성을 반전시키는 주기는 입력 화상 신호 주기(Tin)와 동일한 정도나 짧은 것이 바람직하다.
[실시형태 10]
다음에, 표시 장치의 다른 구성예 및 그 구동 방법에 대하여 설명한다. 본 실시형태에서는, 표시 장치의 외부로부터 입력되는 화상(입력 화상)의 움직임을 보간하는 화상을, 복수의 입력 화상을 기초로 하여 표시 장치의 내부에서 생성하고, 이 생성된 화상(생성 화상)과, 입력 화상을 순차 표시시키는 방법에 대하여 설명한다. 또한, 생성 화상을, 입력 화상의 움직임을 보간하는 화상으로 함으로써, 동영상의 움직임을 매끄럽게 할 수 있고, 또한, 홀드 구동에 의한 잔상 등에 의해 동영상의 품질이 저하되는 문제를 개선할 수 있다. 여기서, 동영상의 보간에 대하여, 이하에 설명한다. 동영상의 표시는, 이상적으로는 개개의 화소의 휘도를 리얼타임으로 제어함으로써 실현되는 것이지만, 화소의 리얼타임 개별 제어는, 제어 회로의 수가 방대하게 되는 문제, 배선 스페이스의 문제, 및 입력 화상의 데이터량이 방대하게 되는 문제 등이 존재하여, 실현이 곤란하다. 따라서, 표시 장치에 의한 동영상의 표시는, 복수의 정지 화면을 일정한 주기로 순차 표시함으로써, 표시가 동영상으로 보이도록 하여 행해지고 있다. 이 주기(본 실시형태에서는 입력 화상 신호 주기라고 부르고, Tin이라고 나타냄)는 규격화되어 있고, 예로서, NTSC 규격에서는 1/60초, PAL 규격에서는 1/50초이다. 이 정도의 주기라도, 임펄스(inpulse)형 표시 장치인 CRT에서는 동영상 표시에 문제는 일어나지 않았다. 그러나, 홀드형 표시 장치에서는, 이러한 규격에 준한 동영상을 그대로 표시하면, 홀드형인 것에 기인하는 잔상 등에 의해 표시가 불선명하게 되는 문제(홀드 번짐 : hold blur)이 발생하게 된다. 홀드 번짐은, 사람의 눈의 추종(tracking)에 의한 무의식적인 움직임의 보간과 홀드형의 표시와의 불일치(discrepancy)에 의해 인식되는 것이므로, 종래의 규격보다 입력 화상 신호 주기를 짧게 함(화소의 리얼타임 개별 제어에 가깝게 함)으로써 저감시킬 수 있지만, 입력 화상 신호 주기를 짧게 하는 것은 규격의 변경을 수반하고, 또한, 데이터량도 증대하게 되므로 곤란하다. 그러나, 규격화된 입력 화상 신호를 기초로 하여, 입력 화상의 움직임을 보간하는 화상을 표시 장치 내부에서 생성하고, 이 생성 화상에 의해 입력 화상을 보간하여 표시함으로써, 규격의 변경 또는 데이터량의 증대 없이, 홀드 번짐을 저감할 수 있다. 이와 같이, 입력 화상 신호를 기초로 하여, 표시 장치 내부에서 화상 신호를 생성하고, 입력 화상의 움직임을 보간하는 것을 동영상의 보간이라고 부르기로 한다.
본 실시형태에서의 동영상의 보간 방법에 의해, 동영상 번짐을 저감시킬 수 있다. 본 실시형태에서의 동영상의 보간 방법은, 화상 생성 방법과 화상 표시 방법으로 나눌 수 있다. 그리고, 특정 패턴의 움직임에 대해서는 다른 화상 생성 방법 및/또는 화상 표시 방법을 이용함으로써, 효과적으로 동영상 번짐을 저감시킬 수 있다. 도 30(A) 및 도 30(B)는 본 실시형태에서의 동영상의 보간 방법의 일례를 설명하기 위한 모식도이다. 도 30(A) 및 도 30(B)에서, 횡축은 시간이며, 횡방향의 위치에 따라, 각각의 화상이 다루어지는 타이밍을 나타낸다. 「입력」이라고 기록된 부분은, 입력 화상 신호가 입력되는 타이밍을 나타낸다. 여기에서는, 시간적으로 인접하는 2개의 화상으로서, 화상(5121) 및 화상(5122)에 주목하고 있다. 입력 화상은, 주기(Tin)의 간격으로 입력된다. 또한, 주기(Tin) 1개분의 길이를, 1 프레임 혹은 1 프레임 기간이라고 기록하기도 한다. 「생성」이라고 기록된 부분은, 입력 화상 신호로부터 새로 화상이 생성되는 타이밍을 나타낸다. 여기에서는, 화상(5121) 및 화상(5122)을 기초로 하여 생성되는 생성 화상인 화상(5123)에 주목하고 있다. 「표시」라고 기록된 부분은, 표시 장치에 화상이 표시되는 타이밍을 나타낸다. 또한, 주목하고 있는 화상 이외의 화상에 대해서는 단지 파선이라고 기재하고 있지만, 주목하고 있는 화상과 마찬가지로 취급함으로써, 본 실시형태에서의 동영상의 보간 방법의 일례를 실현할 수 있다.
본 실시형태에서의 동영상의 보간 방법의 일례는, 도 30(A)에 나타낸 바와 같이, 시간적으로 인접한 2개의 입력 화상을 기초로 하여 생성된 생성 화상을, 이 2개의 입력 화상이 표시되는 타이밍의 간극에 표시시킴으로써, 동영상의 보간을 행할 수 있다. 이 때, 표시 화상의 표시 주기는, 입력 화상의 입력 주기의 1/2이 되는 것이 바람직하다. 단, 이에 한정되지 않고, 다양한 표시 주기로 할 수 있다. 예를 들면, 표시 주기를 입력 주기의 1/2보다 짧게 함으로써, 동영상을 보다 매끄럽게 표시할 수 있다. 또는, 표시 주기를 입력 주기의 1/2보다 길게 함으로써, 소비 전력을 저감할 수 있다. 또한, 여기에서는, 시간적으로 인접한 2개의 입력 화상을 기초로 하여 화상을 생성하고 있지만, 기초로 하는 입력 화상은 2개로 한정되지 않고, 다양한 수를 이용할 수 있다. 예를 들면, 시간적으로 인접한 3개(3개 이상이어도 좋음)의 입력 화상을 기초로 하여 화상을 생성하면, 2개의 입력 화상을 기초로 하는 경우보다, 정밀도가 좋은 생성 화상을 얻을 수 있다. 또한, 화상(5121)의 표시 타이밍을 화상(5122)의 입력 타이밍과 동시각, 즉 입력 타이밍에 대한 표시 타이밍을 1 프레임 지연으로 하고 있지만, 본 실시형태의 동영상의 보간 방법에서의 표시 타이밍은 이에 한정되지 않고, 다양한 표시 타이밍을 이용할 수 있다. 예를 들면, 입력 타이밍에 대한 표시 타이밍을 1 프레임 이상 늦출 수 있다. 이렇게 함으로써, 생성 화상인 화상(5123)의 표시 타이밍을 늦게 할 수 있으므로, 화상(5123)의 생성에 걸리는 시간에 여유를 갖게 할 수 있어, 소비 전력 및 제조 비용의 저감으로 이어진다. 또한, 입력 타이밍에 대한 표시 타이밍을 너무 늦게 하면, 입력 화상을 보유해 두는 기간이 길어져, 보유에 걸리는 메모리 용량이 증대되므로, 입력 타이밍에 대한 표시 타이밍은, 1 프레임 지연에서 2 프레임 지연 정도가 바람직하다.
여기서, 화상(5121) 및 화상(5122)을 기초로 하여 생성되는 화상(5123)의 구체적인 생성 방법의 일례에 대하여 설명한다. 동영상을 보간하기 위해서는 입력 화상의 움직임을 검출할 필요가 있지만, 본 실시형태에서는, 입력 화상의 움직임의 검출을 위해, 블록 매칭법으로 불리는 방법을 이용할 수 있다. 단, 이에 한정되지 않고, 다양한 방법(화상 데이터의 차분(差分)을 취하는 방법, 푸리에 변환을 이용하는 방법 등)을 이용할 수 있다. 블록 매칭법에서는, 먼저, 입력 화상 1장분의 화상 데이터(여기에서는 화상(5121)의 화상 데이터)를 데이터 기억 수단(반도체 메모리, RAM 등의 기억 회로 등)에 기억시킨다. 그리고, 다음의 프레임에서의 화상(여기에서는 화상(5122))을 복수의 영역으로 분할한다. 또한, 분할된 영역은 도 30(A)과 같이, 같은 형상의 직사각형으로 할 수 있지만, 이에 한정되지 않고, 다양한 것(화상에 의해 형상 또는 크기를 바꾸는 등)으로 할 수 있다. 그 후, 분할된 영역마다, 데이터 기억 수단에 기억시킨 전의 프레임의 화상 데이터(여기에서는 화상(5121)의 화상 데이터)와 데이터의 비교를 행하여, 화상 데이터가 비슷한 영역을 탐색한다. 도 30(A)의 예에서는, 화상(5122)에서의 영역(5124)과 데이터가 비슷한 영역을 화상(5121) 중에서 탐색하여, 영역(5126)이 탐색된 것으로 하고 있다. 또한, 화상(5121) 중을 탐색할 때, 탐색 범위는 한정되는 것이 바람직하다. 도 30(A)의 예에서는, 탐색 범위로서, 영역(5124)의 면적의 4배 정도의 크기인 영역(5125)을 설정하고 있다. 또한, 탐색 범위를 이것보다 크게 함으로써, 움직임이 빠른 동영상에서도 검출 정밀도를 높게 할 수 있다. 단, 너무 넓게 탐색을 행하면 탐색 시간이 방대하게 되어, 움직임의 검출의 실현이 곤란해지기 때문에, 영역(5125)은 영역(5124)의 면적의 2배에서 6배 정도의 크기인 것이 바람직하다. 그 후, 탐색된 영역(5126)과 화상(5122)에서의 영역(5124)과의 위치의 차이를 모션 벡터(5127)로서 구한다. 모션 벡터(5127)는 영역(5124)에서의 화상 데이터의 1 프레임 기간의 움직임을 나타내는 것이다. 그리고, 움직임의 중간 상태를 나타내는 화상을 생성하기 위해, 모션 벡터의 방향은 그대로 두고 크기를 바꾼 화상 생성용 벡터(5128)를 만들어, 화상(5121)에서의 영역(5126)에 포함되는 화상 데이터를 화상 생성용 벡터(5128)에 따라 이동시킴으로써, 화상(5123)에서의 영역(5129) 내의 화상 데이터를 형성시킨다. 이러한 일련의 처리를 화상(5122)에서의 모든 영역에 대하여 행함으로써, 화상(5123)이 생성될 수 있다. 그리고, 입력 화상(5121), 생성 화상(5123), 입력 화상(5122)을 순차 표시함으로써, 동영상을 보간할 수 있다. 또한, 화상 중의 물체(5130)는 화상(5121) 및 화상(5122)에서 위치가 상이하지만(즉, 움직이고 있지만), 생성된 화상(5123)은 화상(5121) 및 화상(5122)에서의 물체의 중간점으로 되어 있다. 이러한 화상을 표시함으로써, 동영상의 움직임을 매끄럽게 할 수 있어, 잔상 등에 의한 동영상의 불선명함을 개선할 수 있다.
또한, 화상 생성용 벡터(5128)의 크기는, 화상(5123)의 표시 타이밍에 따라 결정할 수 있다. 도 30(A)의 예에서는, 화상(5123)의 표시 타이밍은 화상(5121) 및 화상(5122)의 표시 타이밍의 중간점(1/2)으로 하고 있기 때문에, 화상 생성용 벡터(5128)의 크기는 모션 벡터(5127)의 1/2로 하고 있지만, 그 밖에도, 예를 들면, 표시 타이밍이 1/3의 시점이라면 크기를 1/3으로 하고, 표시 타이밍이 2/3의 시점이라면 크기를 2/3로 할 수 있다.
또한, 이와 같이, 다양한 모션 벡터를 가진 복수의 영역을 각각 움직여 새로운 화상을 만드는 경우에는, 이동할 영역 내에 다른 영역이 이미 이동한 부분(중복)이나, 어느 영역으로부터도 이동되지 않는 부분(공백)이 생기는 경우도 있다. 이러한 부분에 대해서는, 데이터를 보정할 수 있다. 중복 부분의 보정 방법으로서는, 예를 들면, 중복 데이터의 평균을 취하는 방법, 모션 벡터의 방향 등에 우선도를 붙여 두고, 우선도가 높은 데이터를 생성 화상 내의 데이터로 하는 방법, 색(또는 밝기)은 어느 쪽인가를 우선시키지만 밝기(또는 색)는 평균을 취하는 방법 등을 이용할 수 있다. 공백 부분의 보정 방법으로서는, 화상(5121) 또는 화상(5122)의 이 위치에서의 화상 데이터를 그대로 생성 화상 내의 데이터로 하는 방법, 화상(5121) 또는 화상(5122)의 이 위치에서의 화상 데이터의 평균을 취하는 방법 등을 이용할 수 있다. 그리고, 생성된 화상(5123)을 화상 생성용 벡터(5128)의 크기에 따른 타이밍에 표시시킴으로써, 동영상의 움직임을 매끄럽게 할 수 있고, 또한, 홀드 구동에 의한 잔상 등에 의해 동영상의 품질이 저하되는 문제를 개선할 수 있다.
본 실시형태에서의 동영상의 보간 방법의 다른 예는, 도 30(B)에 나타낸 바와 같이, 시간적으로 인접한 2개의 입력 화상을 기초로 하여 생성된 생성 화상을 이 2개의 입력 화상이 표시되는 타이밍의 간극에 표시시킬 때에, 각각의 표시 화상을 복수의 서브 화상으로 더 분할하여 표시함으로써, 동영상의 보간을 행할 수 있다. 이 경우, 화상 표시 주기가 짧아지는 것에 의한 이점뿐 아니라, 어두운 화상이 정기적으로 표시되는(표시 방법이 임펄스형에 가까워짐) 것에 의하는 이점도 얻을 수 있다. 즉, 화상 표시 주기가 화상 입력 주기에 비해 단지 1/2의 길이로 하는 경우보다, 잔상 등에 의한 동영상의 불선명함을 한층 더 개선할 수 있다. 도 30(B)의 예에서는, 「입력」 및 「생성」에 대해서는 도 30(A)의 예와 같은 처리를 행할 수 있으므로 설명을 생략한다. 도 30(B)의 예에서의 「표시」는, 1개의 입력 화상 또는/및 생성 화상을 복수의 서브 화상으로 분할하여 표시를 행할 수 있다. 구체적으로는, 도 30(B)에 나타낸 바와 같이, 화상(5121)을 서브 화상(5121a 및 5121b)으로 분할하여 순차 표시함으로써, 사람의 눈에는 화상(5121)이 표시된 것처럼 지각시켜, 화상(5123)을 서브 화상(5123a 및 5123b)으로 분할하여 순차 표시함으로써, 사람의 눈에는 화상(5123)이 표시된 것처럼 지각시키고, 화상(5122)을 서브 화상(5122a 및 5122b)으로 분할하여 순차 표시함으로써, 사람의 눈에는 화상(5122)이 표시된 것처럼 지각시킨다. 즉, 사람의 눈에 지각되는 화상으로서는 도 30(A)의 예와 같은 것으로 하면서, 표시 방법을 임펄스형에 가깝게 할 수 있으므로, 잔상 등에 의한 동영상의 불선명함을 더욱 개선할 수 있다. 또한, 서브 화상의 분할수는 도 30(B)에서는 2개로 하고 있지만, 이에 한정되지 않고 다양한 분할수를 이용할 수 있다. 또한, 서브 화상이 표시되는 타이밍은, 도 30(B)에서는 등간격(1/2)으로 하고 있지만, 이에 한정되지 않고 다양한 표시 타이밍을 이용할 수 있다. 예를 들면, 어두운 서브 화상(5121b, 5122b, 5123b)의 표시 타이밍을 빨리(구체적으로는, 1/4에서 1/2의 타이밍) 함으로써, 표시 방법을 보다 임펄스형에 가깝게 할 수 있기 때문에, 잔상 등에 의한 동영상의 불선명함을 더욱 개선할 수 있다. 또는, 어두운 서브 화상의 표시 타이밍을 늦게(구체적으로는, 1/2에서 3/4의 타이밍) 함으로써, 밝은 화상의 표시 기간을 길게 할 수 있으므로, 표시 효율을 높일 수 있어, 소비 전력을 저감할 수 있다.
본 실시형태에서의 동영상의 보간 방법의 다른 예는, 화상 내에서 움직이고 있는 물체의 형상을 검출하고, 움직이고 있는 물체의 형상에 따라 다른 처리를 행하는 예이다. 도 30(C)에 나타낸 예는, 도 30(B)의 예와 마찬가지로 표시의 타이밍을 나타내고 있지만, 표시되어 있는 내용이, 움직이는 문자(스크롤 텍스트, 자막, 캡션 등이라고도 불림)인 경우를 나타낸다. 또한, 「입력」 및 「생성」에 대해서는, 도 30(B)과 마찬가지로 해도 좋기 때문에, 도시하지 않았다. 홀드 구동에 있어서의 동영상의 불선명함은, 움직이고 있는 것의 성질에 따라 정도가 다른 경우가 있다. 특히, 문자가 움직이고 있는 경우에 현저하게 인식되는 것이 많다. 왜냐하면, 움직이는 문자를 읽으려면 아무래도 시선을 문자에 추종시키게 되므로, 홀드 번짐이 발생하기 쉬워지기 때문이다. 또한, 문자는 윤곽이 뚜렷한 것이 많기 때문에, 홀드 번짐에 의한 불선명함이 더욱 강조되어 버리는 경우도 있다. 즉, 화상 내를 움직이는 물체가 문자인지 아닌지를 판별하여, 문자인 경우에는 더욱 특별한 처리를 행하는 것은, 홀드 번짐의 저감을 위해서는 유효하다. 구체적으로는, 화상 내를 움직이고 있는 물체에 대하여, 윤곽 검출 또는/및 패턴 검출 등을 행하여, 이 물체가 문자라고 판단된 경우에는, 같은 화상으로부터 분할된 서브 화상끼리라도 움직임 보간을 행하여, 움직임의 중간 상태를 표시하도록 하여, 움직임을 매끄럽게 할 수 있다. 이 물체가 문자가 아니라고 판단된 경우에는, 도 30(B)에 나타낸 바와 같이, 같은 화상으로부터 분할된 서브 화상이라면 움직이고 있는 물체의 위치는 바꾸지 않고 표시할 수 있다. 도 30(C)의 예에서는, 문자라고 판단된 영역(5131)이, 상방향으로 움직이고 있는 경우를 나타내고 있지만, 화상(5121a)과 화상(5121b)에서, 영역(5131)의 위치를 다르게 하고 있다. 화상(5123a)과 화상(5123b), 화상(5122a)과 화상(5122b)에 대해서도 마찬가지이다. 이렇게 함으로써, 홀드 번짐이 특히 인식되기 쉬운 움직이는 문자에 대해서는, 통상의 모션 배상 배속 구동보다 한층 더 움직임을 매끄럽게 할 수 있으므로, 잔상 등에 의한 동영상의 불선명함을 더욱 개선할 수 있다.
[실시형태 11]
반도체 장치는, 다양한 전자기기(유기기도 포함함)에 적용할 수 있다. 전자기기로서는, 예를 들면, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라, 디지털 포토 프레임, 휴대전화기(휴대전화, 휴대전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말, 음향 재생장치, 파칭코기 등의 대형 게임기 등을 들 수 있다.
도 24(A)는 텔레비전 장치(9600)를 나타낸다. 텔레비전 장치(9600)는 케이스(9601)에 표시부(9603)가 내장되어 있다. 표시부(9603)에 의해, 영상을 표시하는 것이 가능하다. 또한, 여기에서는, 스탠드(9605)에 의해 케이스(9601)를 지지한 구성을 나타낸다.
텔레비전 장치(9600)의 조작은, 케이스(9601)가 구비하는 조작 스위치나, 별체의 리모콘 조작기(9610)에 의해 행할 수 있다. 리모콘 조작기(9610)가 구비하는 조작 키(9609)에 의해, 채널이나 음량의 조작을 행할 수 있고, 표시부(9603)에 표시되는 영상을 조작할 수 있다. 또한, 리모콘 조작기(9610)에, 이 리모콘 조작기(9610)로부터 출력하는 정보를 표시하는 표시부(9607)를 형성하는 구성으로 해도 좋다.
또한, 텔레비전 장치(9600)는 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의해 일반 텔레비전 방송의 수신을 행할 수 있고, 또한, 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 일방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 혹은 수신자들간 등)의 정보 통신을 행하는 것도 가능하다.
도 24(B)는 디지털 포토 프레임(9700)을 나타낸다. 예를 들면, 디지털 포토 프레임(9700)은 케이스(9701)에 표시부(9703)가 내장되어 있다. 표시부(9703)는 각종 화상을 표시하는 것이 가능하고, 예를 들면, 디지털 카메라 등으로 촬영한 화상 데이터를 표시시킴으로써, 통상의 포토 프레임과 마찬가지로 기능시킬 수 있다.
또한, 디지털 포토 프레임(9700)은 조작부, 외부 접속용 단자(USB 단자, USB 케이블 등의 각종 케이블과 접속 가능한 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 한다. 이러한 구성은, 표시부와 동일면에 내장되어도 좋지만, 측면이나 이면에 구비하면 디자인성이 향상되기 때문에 바람직하다. 예를 들면, 디지털 포토 프레임의 기록 매체 삽입부에 디지털 카메라로 촬영한 화상 데이터를 기억한 메모리를 삽입하여 화상 데이터를 전송하고, 전송한 화상 데이터를 표시부(9703)에 표시시킬 수 있다.
또한, 디지털 포토 프레임(9700)은 무선으로 정보를 송수신할 수 있는 구성으로 해도 좋다. 무선에 의해, 소망의 화상 데이터를 전송하여, 표시시키는 구성으로 할 수도 있다.
도 25(A)는 휴대형 유기기이며, 케이스(9881)와 케이스(9891)의 2개의 케이스로 구성되어 있고, 연결부(9893)에 의해 개폐 가능하게 연결되어 있다. 케이스(9881)에는 표시부(9882)가 내장되고, 케이스(9891)에는 표시부(9883)가 내장되어 있다. 또한, 도 25(A)에 나타낸 휴대형 유기기는 그 외, 스피커부(9884), 기록 매체 삽입부(9886), LED 램프(9890), 입력 수단(조작 키(9885), 접속 단자(9887), 센서(9888)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액, 자기, 온도, 화학 물질, 음성, 시간, 경도, 전장, 전류, 전압, 전력, 방사선, 유량, 습도, 경도, 진동, 냄새 또는 적외선을 측정하는 기능을 포함하는 것), 마이크로폰(9889)) 등을 구비하고 있다. 물론, 휴대형 유기기의 구성은 상술한 것에 한정되지 않고, 적어도 반도체 장치를 구비한 구성이면 좋고, 그 외 부속 설비가 적절히 설치된 구성으로 할 수 있다. 도 25(A)에 나타낸 휴대형 유기기는, 기록 매체에 기록되어 있는 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능이나, 다른 휴대형 유기기와 무선 통신을 행하여 정보를 공유하는 기능을 가진다. 또한, 도 25(A)에 나타낸 휴대형 유기기가 가지는 기능은 이에 한정되지 않고, 다양한 기능을 가질 수 있다.
도 25(B)는 대형 유기기인 슬롯 머신(9900)을 나타낸다. 슬롯 머신(9900)은 케이스(9901)에 표시부(9903)가 내장되어 있다. 또한, 슬롯 머신(9900)은 그 외, 스타트 레버나 스톱 스위치 등의 조작 수단, 코인 투입구, 스피커 등을 구비하고 있다. 물론, 슬롯 머신(9900)의 구성은 상술한 것에 한정되지 않고, 적어도 반도체 장치를 구비한 구성이면 좋고, 그 외 부속 설비가 적절히 설치된 구성으로 할 수 있다.
도 26(A)는, 휴대전화기(1000)를 나타낸다. 휴대전화기(1000)는, 케이스(1001)에 짜넣어진 표시부(1002) 외에, 조작 버튼(1003), 외부 접속 포트(1004), 스피커(1005), 마이크(1006) 등을 구비하고 있다.
도 26(A)에 나타낸 휴대전화기(1000)는 표시부(1002)를 손가락 등으로 터치함으로써 정보를 입력할 수 있다. 또한, 전화를 걸거나, 혹은 메세지를 쓰는 등의 조작은, 표시부(1002)를 손가락 등으로 터치함으로써 행할 수 있다.
표시부(1002)의 화면은 주로 3개의 모드가 있다. 제 1은 화상의 표시를 주로 하는 표시 모드이며, 제 2는 문자 등의 정보의 입력을 주로 하는 입력 모드이다. 제 3은 표시 모드와 입력 모드의 2개의 모드가 혼합된 표시＋입력 모드이다.
예를 들면, 전화를 걸거나, 혹은 메세지를 작성하는 경우에는, 표시부(1002)를 문자의 입력을 주로 하는 문자 입력 모드로 하여, 화면에 표시시킨 문자의 입력 조작을 행하면 좋다. 이 경우, 표시부(1002)의 화면의 대부분에 키보드 또는 번호 버튼을 표시시키는 것이 바람직하다.
또한, 휴대전화기(1000) 내부에, 자이로스코프, 가속도 센서 등의 기울기를 검출하는 센서를 가지는 검출 장치를 설치함으로써, 휴대전화기(1000)의 방향(세로인지 가로인지)을 판단하여, 표시부(1002)의 화면 표시를 자동적으로 바꾸도록 할 수 있다.
또한, 화면 모드의 전환은 표시부(1002)를 터치하는 것, 또는 케이스(1001)의 조작 버튼(1003)의 조작에 의해 행해진다. 또한, 표시부(1002)에 표시되는 화상의 종류에 따라 바꾸도록 할 수도 있다. 예를 들면, 표시부에 표시하는 화상 신호가 동영상의 데이터라면 표시 모드, 텍스트 데이터라면 입력 모드로 전환한다.
또한, 입력 모드에서, 표시부(1002)의 광 센서로 검출되는 신호를 검지하여, 표시부(1002)의 터치 조작에 의한 입력이 일정 기간 없는 경우에는, 화면의 모드를 입력 모드에서 표시 모드로 전환하도록 제어해도 좋다.
표시부(1002)는 이미지 센서로서 기능시킬 수도 있다. 예를 들면, 표시부(1002)에 손바닥이나 손가락을 대는 것에 의해, 장문(掌紋), 지문(指紋) 등을 촬상함으로써, 본인 인증을 행할 수 있다. 또한, 표시부에 근적외광을 발광하는 백 라이트 또는 근적외광을 발광하는 센싱용 광원을 이용하면, 손가락 정맥, 손바닥 정맥 등을 촬상할 수도 있다.
도 26(B)도 휴대전화기의 일례이다. 도 26(B)의 휴대전화기는, 케이스(9411)에 표시부(9412), 및 조작 버튼(9413)을 포함하는 표시 장치(9410)와, 케이스(9401)에 조작 버튼(9402), 외부 입력 단자(9403), 마이크(9404), 스피커(9405), 및 착신시에 발광하는 발광부(9406)를 포함하는 통신 장치(9400)를 가지고 있고, 표시 기능을 가지는 표시 장치(9410)는 전화 기능을 가지는 통신 장치(9400)와 화살표의 2 방향으로 탈착 가능하다. 따라서, 표시 장치(9410)와 통신 장치(9400)의 단축끼리 부착시킬 수도, 표시 장치(9410)와 통신 장치(9400)의 장축끼리 부착시킬 수도 있다. 또한, 표시 기능만을 필요로 하는 경우, 통신 장치(9400)로부터 표시 장치(9410)를 떼어내어, 표시 장치(9410)를 단독으로 이용할 수도 있다. 통신 장치(9400)와 표시 장치(9410)는 무선 통신 또는 유선 통신에 의해 화상 또는 입력 정보를 수수(授受)할 수 있고, 각각 충전 가능한 배터리를 가진다.
또한, 본 실시형태는, 다른 실시형태와 적절히 조합하여 이용할 수 있다.
[실시형태 12]
본 실시형태에서는, 구동 회로부는 투광성을 가지는 트랜지스터와 백 게이트를 배치하고, 화소는 투광성을 가지는 트랜지스터를 이용하는 표시 장치에 대하여 설명한다. 또한, 본 실시형태에 관한 반도체 장치는, 많은 부분에서 실시형태 1 및 실시형태 2와 공통되어 있다. 따라서, 이하에서는, 중복하는 구성, 중복하는 부호 등의 설명은 생략한다.
도 31(A)에 구동 회로부의 트랜지스터와 화소부의 트랜지스터의 단면도를 나타낸다.
도 31(A)에서는, 먼저, 절연면을 가지는 기판(100) 위에 도전층(220a)을 형성한다. 도전층(220a)은, 구동 회로부의 트랜지스터의 백 게이트 전극으로서의 기능을 가진다. 백 게이트 전극에 소정의 전압을 입력함으로써, 트랜지스터의 스레시홀드 전압을 제어하는 것이 어느 정도 가능하게 된다.
또한, 도전층(220a)을 후의 공정에서 형성되는 도전층(122) 및 도전층(165)과 같은 재료를 이용하여 형성하는 경우에는, 재료 및 제조 장치를 공유하는 것이 용이하게 되기 때문에, 저비용화, 스루풋의 향상 등에 기여한다. 물론, 같은 재료를 이용하여 도전층(122) 및 도전층(165), 도전층(220a)을 형성하는 것은 필수 요건은 아니다.
다음에, 기판(100) 및 도전층(220a)을 덮도록 절연층(230)을 형성한다. 절연층(230)을 얇게 형성하고, 도전층(220a)과 후의 공정에서 형성되는 반도체층(133b)의 거리를 짧게 함으로써, 백 게이트로부터 트랜지스터의 채널에 걸리는 전계를 강하게 할 수 있고, 결과적으로 백 게이트 전극을 이용한 트랜지스터의 스레시홀드 전압의 제어가 용이하게 된다.
다음에, 절연층(230) 위에서, 실시형태 1과 마찬가지로 트랜지스터를 형성한다. 또한, 도전층(111a) 및 도전층(111b), 도전층(154a), 도전층(154b), 반도체층(133a)은, 투광성을 가지는 재료를 이용하여 형성하고, 도전층(122) 및 도전층(165)은, 저저항의 재료를 이용하여 형성하는 것으로 한다.
이와 같이, 구동 회로부의 트랜지스터에 백 게이트 전극을 형성하고, 화소부의 트랜지스터는, 투광성을 가지는 재료만을 이용하여 형성함으로써, 개구율을 향상시키면서, 구동 회로부의 트랜지스터의 스레시홀드 전압의 제어를 행할 수 있다.
또한, 본 실시형태에서도, 다계조 마스크를 이용한 작성이 가능하다(도 31(B) 참조). 다계조 마스크를 이용한 작성 방법에 대해서는, 실시형태 2에 기술하고 있다.
또한, 다계조 마스크를 이용한 구성에서는, 화소부의 트랜지스터에 투광성을 가지는 재료를 이용한 백 게이트 전극을 배치하는 것이 가능하다. 백 게이트 전극을 이용하여, 화소부의 트랜지스터의 스레시홀드 전압을 제어함으로써, 리크 전류의 저감에 의한 소비 전력의 삭감이나, 표시 품질의 개선 등의 효과를 기대할 수 있다.
또한, 도 31(A), 도 31(B)에 있어서, 도전층(210a) 및 도전층(220a), 도전층(210b)을 이용하여, 용량 소자를 형성하는 것도 가능하다. 이에 의해, 화소부, 구동 회로부에서 형성하는 용량 소자의 면적을 축소할 수 있고, 레이아웃의 자유도를 향상시킬 수 있다.
또한, 도 31(C)에 나타낸 바와 같이, 백 게이트 전극을 배선의 일부로서 이용하는 것이 가능하다. 이 도면에 있어서, 트랜지스터의 소스(또는 드레인) 전극으로서의 기능을 가지는 도전층(122)과, 배선으로서의 기능을 가지는 도전층(220b)은 콘택트홀(172)에 의해 접속되어 있다. 이에 의해, 구동 회로부 내의 리드 배선 저항을 낮출 수 있다.
또한, 화소부에 있어서, 구동 회로부의 트랜지스터의 게이트 전극(배선으로서 기능하는 도전층(220a))을 리드하여 차광막(블랙 매트릭스)으로서 이용할 수도 있다. 이에 의해, 공정수를 줄일 수 있다.
또한, 본 발명의 표시 장치로서는, 액정 표시 장치, 발광 표시 장치, 전자 페이퍼 등에 적용할 수 있다.
100: 기판 102: 레지스트 마스크
105: 레지스트 마스크 110: 도전층
120: 도전층 122: 도전층
130: 반도체층 140: 절연층
150: 도전층 160: 도전층
165: 도전층 170: 절연층
172: 콘택트홀 176: 콘택트홀
180: 도전층 182: 도전층
187: 도전층 189: 도전층
190: 트랜지스터 191: 보유 용량
192: 트랜지스터 194: 트랜지스터
196: 보유 용량 198: 접속부
230: 절연층

Claims (12)

  1. 반도체 장치에 있어서,
    기판 위의 제 1 트랜지스터를 포함하는 화소부; 및
    상기 기판 위의 제 2 트랜지스터를 포함하는 구동 회로부를 포함하고,
    상기 제 1 트랜지스터는,
    상기 기판 위의 제 1 소스 전극층,
    상기 기판 위의 제 1 드레인 전극층,
    상기 제 1 소스 전극층 및 상기 제 1 드레인 전극층과 전기적으로 접속되는 산화물 반도체층,
    상기 산화물 반도체층을 덮는 게이트 절연층,
    상기 게이트 절연층에서 상기 산화물 반도체층과 중첩되는 영역 위의 제 1 게이트 전극층,
    상기 제 1 게이트 전극층을 덮는 보호 절연층, 및
    상기 보호 절연층의 개구를 통하여 상기 제 1 드레인 전극층에 전기적으로 접속된 화소 전극층을 포함하고,
    상기 제 1 트랜지스터의 상기 제 1 소스 전극층, 상기 제 1 드레인 전극층, 상기 산화물 반도체층, 상기 게이트 절연층, 상기 제 1 게이트 전극층, 상기 보호 절연층, 및 상기 화소 전극층은 투광성을 가지고,
    상기 제 2 트랜지스터의 제 2 게이트 전극층은, 상기 보호 절연층으로 덮여지고,
    상기 제 2 트랜지스터의 제 2 소스 전극층, 제 2 드레인 전극층, 및 상기 제 2 게이트 전극층의 재료는, 상기 제 1 트랜지스터의 상기 제 1 소스 전극층, 상기 제 1 드레인 전극층, 및 상기 제 1 게이트 전극층의 재료와 상이하고, 상기 제 1 트랜지스터의 상기 제 1 소스 전극층, 상기 제 1 드레인 전극층, 및 상기 제 1 게이트 전극층보다 저저항의 도전 재료인, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 2 트랜지스터의 상기 제 2 게이트 전극층, 상기 제 2 소스 전극층, 및 상기 제 2 드레인 전극층은, Al, Cr, Cu, Ta, Ti, Mo, 및 W로부터 선택된 원소를 포함하는 막, 혹은 이들 원소 중에서 선택되는 어떤 원소를 포함하는 합금막을 포함하는 적층막을 사용하여 형성되는, 반도체 장치.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 반도체 장치에 있어서,
    기판 위의 제 1 트랜지스터를 포함하는 화소부; 및
    상기 기판 위의 제 2 트랜지스터를 포함하는 구동 회로부를 포함하고,
    상기 제 1 트랜지스터는,
    상기 기판 위의 제 1 소스 전극층,
    상기 기판 위의 제 1 드레인 전극층,
    상기 제 1 소스 전극층 및 상기 제 1 드레인 전극층과 전기적으로 접속되는 산화물 반도체층,
    상기 산화물 반도체층을 덮는 게이트 절연층,
    상기 게이트 절연층에서 상기 산화물 반도체층과 중첩되는 영역 위의 제 1 게이트 전극층,
    상기 제 1 게이트 전극층을 덮는 보호 절연층, 및
    상기 보호 절연층의 개구를 통하여 상기 제 1 드레인 전극층에 전기적으로 접속된 화소 전극층을 포함하고,
    상기 제 1 트랜지스터의 상기 제 1 소스 전극층, 상기 제 1 드레인 전극층, 상기 산화물 반도체층, 상기 게이트 절연층, 상기 제 1 게이트 전극층, 상기 보호 절연층, 및 상기 화소 전극층은 투광성을 가지고,
    상기 제 2 트랜지스터의 제 2 게이트 전극층은 상기 보호 절연층으로 덮여지고,
    상기 제 2 트랜지스터의 제 2 소스 전극층, 제 2 드레인 전극층, 및 상기 제 2 게이트 전극층은, 상기 제 1 트랜지스터의 상기 제 1 소스 전극층, 상기 제 1 드레인 전극층, 및 상기 제 1 게이트 전극층과 같은 재료를 포함하는 막과, 상기 제 1 트랜지스터의 상기 제 1 소스 전극층, 상기 제 1 드레인 전극층, 및 상기 제 1 게이트 전극층보다 저저항의 도전 재료를 포함하는 막의 적층막을 사용하여 형성되는, 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제 1 트랜지스터의 상기 제 1 소스 전극층, 상기 제 1 드레인 전극층, 및 상기 제 1 게이트 전극층보다 저저항의 상기 도전 재료를 포함하는 상기 막은, Al, Cr, Cu, Ta, Ti, Mo, 및 W로부터 선택된 원소를 포함하는 막, 혹은 이들 원소 중에서 선택되는 어떤 원소를 포함하는 합금막을 포함하는 적층막인, 반도체 장치.
  9. 제 1 항 또는 제 7 항에 있어서,
    상기 제 2 트랜지스터는, 상기 기판 위에, 상기 제 2 소스 전극층; 상기 제 2 드레인 전극층; 상기 제 2 소스 전극층 및 상기 제 2 드레인 전극층과 전기적으로 접속되는 상기 산화물 반도체층; 상기 산화물 반도체층을 덮는 상기 게이트 절연층; 및 상기 게이트 절연층에서 상기 산화물 반도체층과 중첩되는 영역 위의 상기 제 2 게이트 전극층을 포함하는, 반도체 장치.
  10. 제 1 항 또는 제 7 항에 있어서,
    상기 제 1 트랜지스터의 상기 제 1 소스 전극층, 상기 제 1 드레인 전극층, 상기 제 1 게이트 전극층, 및 상기 화소 전극층 각각은, 산화인듐, 산화인듐과 산화주석의 합금, 산화인듐과 산화아연의 합금, 및 산화아연의 어느 하나를 포함하는 막, 또는 상기 막들 중 어느 것을 조합하여 포함하는 적층막을 사용하여 형성되는, 반도체 장치.
  11. 제 1 항 또는 제 7 항에 있어서,
    상기 기판 위에 용량부를 더 포함하고,
    상기 용량부는, 용량 배선 및 상기 용량 배선과 중첩되는 용량 전극을 포함하고,
    상기 용량 배선 및 상기 용량 전극은 투광성을 가지는, 반도체 장치.
  12. 제 1 항 또는 제 7 항에 있어서,
    상기 제 2 트랜지스터는 백 게이트를 포함하는, 반도체 장치.


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