KR101674415B1 - 디지털 신호 처리 시스템에서 신호 이득 제어 방법 및 장치 - Google Patents

디지털 신호 처리 시스템에서 신호 이득 제어 방법 및 장치 Download PDF

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Abstract

디지털 신호 처리 시스템에서 신호 이득 제어 방법 및 장치에 관한 것으로서, 디지털 신호 처리 시스템에서 신호 이득 제어 방법은, 입력 신호의 주기별 피크 파워를 측정하는 과정과, 상기 주기별 피크 파워와 임계 파워를 비교하는 과정과, 상기 피크 파워가 상기 임계 파워보다 큰 값을 가지는 주기의 신호 크기를 조절하는 과정을 포함하여, 입력 신호의 파워 변화에 관계없이 입력 신호의 파워를 유효 비트 내의 신호로 변환하여 출력할 수 있어, 안정된 신호 특성을 얻을 수 있다.

Description

디지털 신호 처리 시스템에서 신호 이득 제어 방법 및 장치{MEHTOD AND APPARATUS FOR CONTROLLING SIGNAL GAIN IN DIGITAL SIGNAL PROCESSING SYSTEM}
본 발명은 디지털 신호 처리 시스템에 관한 것으로, 특히 신호 이득 제어 방법 및 장치에 관한 것이다.
이동통신 기지국에서의 디지털 신호 처리 시스템에서는, 입력되는 디지털 신호를 기저대역 신호로 변환하는 DDC(Digital Down Convertor)와 변환된 기저대역 신호의 파워를 일정하게 변환하여 출력하는 AGC(Automatic Gain Controller)를 포함하여, 모뎀으로 입력될 신호를 처리한다. 여기서, DDC는 신호의 왜곡을 방지하고 높은 SNR(Signal Noise Ratio) 특성을 유지하기 위해 일반적으로 높은 해상도를 유지한다. 그러나, 실제로 모뎀에서 신호 복조를 위해 필요한 데이터는 DDC의 출력데이터보다 낮은 해상도를 가지므로, 디지털 신호 처리 시스템에서는 DDC의 출력 데이터에서 유효 비트에 대응하는 데이터만을 추출하여 AGC를 통해 모뎀으로 제공한다. 따라서, AGC는 입력신호의 파워 변화에 관계없이, 출력 신호의 파워가 항상 일정한 레벨을 유지하도록 신호의 이득을 제어하는 기능을 수행한다.
도 1a는 DDC로부터 출력되어 AGC에 입력되는 데이터 신호와 유효 비트 간의 관계를 도시하고 있고, 도 1b는 AGC의 출력 데이터 신호와 유효 비트 간의 관계를 도시하고 있다. 여기서, AGC의 출력 유효 비트를 11비트로 가정할 경우, 유효 비트가 나타낼 수 있는 값의 범위는 1023 에서 -1024이다. 도 1a에 도시된 바와 같이, AGC에 입력되는 데이터 신호의 피크 파워가 약 1700일 경우, 입력 신호가 출력 유효 비트 범위 내에 포함되지 않는 신호이므로, AGC는 도 1b에 도시된 바와 같이, 입력 신호의 크기를 조절하여 유효 비트의 범위 내에 포함되는 신호로 변환하여 출력할 수 있다.
종래에 제공되는 AGC는 평균 파워를 이용하여 출력 신호를 조절하는 방식을 이용하고 있다. 즉, 종래의 AGC는 입력되는 전체 신호에 대한 평균 파워를 계산하고, 계산된 평균 파워를 바탕으로 출력 신호의 크기를 조절한다. 이와 같은 평균 파워를 이용하는 방식은, 평균 파워를 계산하여 반영하기 위한 주기가 매우 길기 때문에, 입력 신호의 파워가 순간적으로 빠르게 변화될 경우, 순간적인 파워 변화를 인지하기 어려워, 출력 신호의 크기를 정상적으로 조절하기 어려운 단점이 있다.
또한, 평균 파워를 이용하는 방식은, 입력 신호의 파워가 급격하게 변경될 경우, 입력 신호의 파워 변화에 대한 평균 파워를 계산하는 속도가 지연됨으로 인해 결과적으로 신호가 손실되어 왜곡현상(Clipping error)이 발생할 수 있는 문제점이 있다.
따라서, 본 발명의 일 실시 예는 디지털 신호 처리 시스템에서 신호 이득 제어 방법 및 장치를 제공함에 있다.
본 발명의 다른 실시 예는 디지털 신호 처리 시스템에서 입력 신호의 주기별 피크 파워에 따라 주기별로 신호 이득을 제어하는 방법 및 장치를 제공함에 있다.
본 발명의 또 다른 실시 예는 디지털 신호 처리 시스템에서 입력 신호를 주기별로 넘버링하고, 넘버링된 주기 번호를 바탕으로 입력 신호의 크기를 조절하는 방법 및 장치를 제공함에 있다.
본 발명의 또 다른 실시 예는 디지털 신호 처리 시스템에서 입력 신호의 평균 파워를 기반으로 제 1 단계 신호 이득 제어를 수행하고, 입력 신호의 주기별 피크 파워를 기반으로 제 2 단계 신호 이득 제어를 수행하는 방법 및 장치를 제공함에 있다.
본 발명의 실시 예에 따르면, 디지털 신호 처리 시스템에서 신호 이득 제어 방법은, 입력 신호의 주기별 피크 파워를 측정하는 과정과, 상기 주기별 피크 파워와 임계 파워를 비교하는 과정과, 상기 피크 파워가 상기 임계 파워보다 큰 값을 가지는 주기의 신호 크기를 조절하는 과정을 포함하는 것을 특징으로 한다.
본 발명의 실시 예에 따르면, 디지털 신호 처리 시스템에서 신호 이득 제어 장치는, 입력 신호의 주기별 피크 파워를 측정하고, 상기 주기별 피크 파워와 임계 파워를 비교하여, 상기 피크 파워가 상기 임계 파워보다 큰 값을 가지는 주기의 신호 크기를 조절하는 제 1 이득 조절부를 포함하는 것을 특징으로 한다.
본 발명은 디지털 신호 처리 시스템에서 입력 신호의 평균 파워를 기반으로 제 1 단계 신호 이득 제어를 수행하고, 입력 신호의 주기별 피크 파워를 기반으로 제 2 단계 신호 이득 제어를 수행함으로써, 입력 신호의 파워 변화에 관계없이 입력 신호의 파워를 유효 비트 내의 신호로 변환하여 출력할 수 있어, 안정된 신호 특성을 얻을 수 있다. 또한, 불안정한 신호의 유입에 의한 출력 신호의 불안정성을 미연에 방지할 수 있으며, 이를 통해 증폭기(AMP) 혹은 RF(Radio Frequency) 증폭회로를 안전하게 보호할 수 있는 효과를 얻을 수 있다.
도 1a는 DDC로부터 출력되어 AGC에 입력되는 데이터 신호와 유효 비트 간의 관계를 도시하는 도면,
도 1b는 AGC의 출력 데이터 신호와 유효 비트 간의 관계를 도시하는 도면,
도 2는 본 발명의 실시 예에 따른 디지털 신호 처리 시스템에서 AGC의 간략한 블럭 구성을 도시하는 도면,
도 3은 본 발명의 실시 예에 따라 AGC를 구성하는 1단계 이득 조절부의 상세한 블럭 구성을 도시하는 도면,
도 4는 본 발명의 실시 예에 따른 AGC에서 입력 신호의 주기에 따른 넘버링을 나타내는 도면,
도 5는 본 발명의 실시 예에 따라 AGC를 구성하는 2단계 이득 조절부의 상세 한 블럭 구성을 도시하는 도면,
도 6은 본 발명의 실시 예에 따른 AGC에서 신호 이득을 제어하는 절차를 도시하는 도면,
도 7은 본 발명의 실시 예에 따른 AGC의 신호 이득을 제어 결과를 나타내는 그래프를 도시하는 도면, 및
도 8a 및 도 8b는 종래 기술 및 본 발명에 따른 AGC의 입출력 신호를 나타내는 그래프를 도시하는 도면.
이하 본 발명의 바람직한 실시 예를 첨부된 도면을 참조하여 설명한다. 그리고, 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단된 경우 그 상세한 설명은 생략할 것이다. 또한, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
이하 본 발명에서는 디지털 신호 처리 시스템에서 신호 이득 제어 방법 및 장치에 대해 설명하기로 한다.
도 2는 본 발명의 실시 예에 따른 디지털 신호 처리 시스템에서 AGC의 간략한 블럭 구성을 도시하고 있다.
도 2를 참조하면, 디지털 신호 처리 시스템은 DC 제거부(DC remover)(200), 1 단계 이득 조절부(210) 및 2 단계 이득 조절부(220)를 포함하여 구성된다.
DC 제거부(200)는 입력되는 디지털 신호의 DC 성분을 제거하여 1 단계 이득 조절부(210)로 제공한다. .
1 단계 이득 조절부(210)는 DC 제거부(200)로부터의 입력 신호에 대한 주기를 판단하고, 판단된 주기에 따라 입력 신호를 구성하는 각각의 데이터들에 대해 주기를 나타내는 번호를 할당한다. 또한, 1 단계 이득 조절부(210)는 입력 신호에 대한 파워를 계산하여 소정 시간 동안의 평균 파워를 측정하고, 측정된 평균 파워와 미리 설정된 임계 파워를 비교하여 비교 결과에 따라 입력 신호의 크기를 조절하여 출력하거나, 입력 신호의 크기를 조절하지 않고 그대로 출력할 수 있다. 여기서, 평균 파워는 현재까지 입력된 신호 전체에 대한 평균 파워가 아닌, 미리 설정된 소정 시간 구간 동안에 입력된 신호의 평균 파워를 의미한다. 평균 파워를 계산하는 소정 시간 구간은 실험에 의해 설정될 수 있다. 또한, 미리 설정된 임계 파워는 AGC의 출력 유효 비트에 대응하는 파워를 의미한다. 예를 들어, AGC의 출력 유효 비트가 n비트인 경우, 임계 파워는 1023(2n-1)이 될 수 있다.
1 단계 이득 조절부(210)는 평균 파워가 임계 파워보다 클 경우, 평균 파워가 임계 파워보다 큰 값을 유지하는 구간에 대응하는, 입력 신호의 크기를 조절한다. 이때, 1 단계 이득 조절부(210)는 평균 파워의 크기에 따라 입력 신호에 대한 스케일 값(혹은 크기 조절 값)을 결정하고, 입력 신호의 크기를 결정된 스케일 값으로 조절한다. 반면, 1 단계 이득 조절부(210)는 평균 파워가 임계 파워보다 작거나 같은 경우, 평균 파워가 임계 파워보다 작거나 같은 값을 유지하는 구간에 대응하는, 입력 신호를 크기 변화없이 그대로 출력한다. 여기서, 제 1 단계 이득 조절부(210)는 입력 신호를 구성하는 각각의 데이터에 할당된 주기 번호를 바탕으로 해당 데이터가, 평균 파워가 임계 파워보다 큰 값을 유지하는 구간에 대응하는 입력 신호인지 혹은 평균 파워가 임계 파워보다 작거나 같은 값을 유지하는 구간에 대응하는 입력 신호인지 여부를 판단할 수 있다.
2 단계 이득 조절부(220)는 1 단계 이득 조절부(210)에서 유효 비트의 범위 내의 신호로 조절되지 않은 신호를 미세 조절하여 유효 비트 범위 내에 포함되도록 하는 기능을 수행한다. 즉, 2 단계 조절부(220)는 1 단계 이득 조절부(210)로부터의 출력 신호에 대한 주기별 피크 파워를 확인하고, 주기별 피크 파워와 미리 설정된 임계 파워를 비교하여, 비교 결과에 따라 입력 신호의 크기를 주기별로 조절하여 출력하거나, 입력 신호의 크기를 주기별로 조절하지 않고 그대로 출력할 수 있다. 이때, 2 단계 이득 조절부(220)는 1 단계 이득 조절부(210)에서 판별된 주기 및 할당된 주기 번호를 바탕으로 주기별 피크 파워를 확인할 수 있다. 여기서 임계 파워는 1 단계 이득 조절부(210)에서 사용되는 임계 파워와 동일하다. 즉, 2 단계 이득 조절부(220)에서 이용하는 임계 파워는 AGC의 출력 유효 비트에 대응하는 파워를 의미한다.
2 단계 이득 조절부(220)는 특정 주기의 피크 파워가 임계 파워보다 클 경우, 해당 주기에 대응하는 입력 신호의 크기를 조절한다. 이때, 2 단계 이득 조절부(220)는 피크 파워의 크기에 따라 해당 주기의 입력 신호에 대한 스케일 값(혹은 크기 조절 값)을 결정하고, 결정된 스케일 값으로 해당 주기에 대응하는 입력 신호의 크기를 조절한다. 반면, 2 단계 이득 조절부(220)는 피크 파워가 임계 파워보다 작거나 같은 경우, 해당 주기에 대응하는 입력 신호의 크기를 조절하지 않고 그대로 출력한다. 여기서, 2 단계 이득 조절부(220)는 입력신호를 구성하는 각각의 데이터에 할당된 주기 번호를 바탕으로 해당 데이터가, 피크 피워가 임계 파워보다 큰 주기에 대응하는 입력 신호인지 혹은 피크 파워가 임계 파워보다 작거나 같은 주기에 대응하는 입력 신호인지 여부를 판단할 수 있다.
상술한 도 2에서 나타낸 1 단계 이득 조절부(210) 및 2 단계 이득 조절부(220)에 대해, 하기 도 3 내지 도 5를 참조하여 상세히 살펴보기로 한다.
도 3은 본 발명의 실시 예에 따라 AGC를 구성하는 1단계 이득 조절부(210)의 상세한 블럭 구성을 도시하고 있다.
도 3을 참조하면, 1 단계 이득 조절부(210)는 제 1 주기 탐색부(310), 평균 파워 계산부(320), 평균 파워 비교부(330), 스케일 값 결정부(340) 및 데이터 크기 변환부(350)를 포함하여 구성된다.
제 1 주기 탐색부(310)는 DC 제거부(200)로부터의 출력 신호를 입력받고, 입력된 신호의 파워를 바탕으로 주기를 판단한다. 이때, 제 1 주기 탐색부(310)는 입력 신호의 파워가 (-)파워에서 (+)파워로 변환되는 시점 혹은 (+)파워에서 (-)파워로 변환되는 시점을 기준으로 주기를 판단한다. 자세히 말해, 제 1 주기 탐색부(310)에 (-)파워를 가진 데이터 a가 입력되고 곧바로 (+)파워를 가진 데이터 b가 입력될 시, 제 1 주기 탐색부(310)는 데이터 b를 n번째 주기의 시작 부분으로 판단할 수 있다. 또한, 제 1 주기 탐색부(310)는 데이터 b 이후에 입력되는 신호 데이터들의 파워를 계산하여, (-)파워를 가진 데이터 c가 입력된 직후 (+)파워를 가진 데이터 d가 입력되는 것이 감지될 경우, 데이터 c를 n번째 주기의 끝 부분으로 판단하고, 데이터 d를 n+1번째 주기의 시작 부분으로 판단할 수 있다. 예를 들어, 제 1 주기 탐색부(310)에 입력되는 신호 데이터들의 파워가 "... -20, -10, 10, 20, 30, 20, 10, -10, -20, -30, -20, -10, 10, 20, ..." 인 경우, 처음 " .. -20, -10 "을 n-1번째 주기로 결정하고, 다음 " 10, 20, 30, 20, 10, -10, -20, -30, -20, -10 "을 n번재 주기로 결정하고, 그다음 " 10, 20, ..."를 n+1 번째 주기로 결정할 수 있다.
또한, 제 1 주기 탐색부(310)는 입력 신호의 주기를 판단한 후, 판단된 주기에 따라 입력 신호를 구성하는 각각의 데이터들에 대해 주기 번호를 할당한다. 이때, 주기 번호는 각 데이터의 비트에 소정 수의 비트를 추가하여 할당될 수 있다. 즉, 도 4에 도시된 바와 같이, 15비트의 데이터(401)에, 3비트로 구성된 주기 번호(A, 403)를 추가할 수 있다. 예를 들어, 제 1 단계 이득 조절부(210)는 제 1 주기의 입력 신호를 구성하는 각각의 데이터들에 제 1 주기를 의미하는 주기 번호 1을 할당하고, 제 2 주기의 입력 신호를 구성하는 각각의 데이터들에 제 2 주기를 의미하는 주기 번호 2를 할당할 수 있다. 즉, 제 1 주기 탐색부(310)는 특정 주기의 입력 신호를 구성하는 데이터들은 모두 동일한 주기 번호를 할당하고, 더하여 입력 신호를 구성하는 I 성분(In-phase component) 과 Q 성분(Quadrature-phase component)에 대해, 어느 하나의 성분을 기준으로 동일한 주기 번호를 할당한다. 그러나 I,Q 신호를 별도로 각각 신호처리 하고자 할 경우에는 동일한 주기 신호를 부여할 필요는 없으며 각각의 주기에 따른 고유의 주기 번호를 부여한다. 이것은 자동이득 제어 장치 설계자가 시스템의 특성에 따라 선택할 수 있다. 여기서, 제 1 주기 탐색부(310)에서 입력 신호의 주기에 따라 주기 번호를 할당하는 것은, 제 1 단계 이득 조절부(210)및 제 2 단계 이득 조절부(210)에서 해당 조건을 만족하는 주기의 신호만을 판단하여, 그 크기를 조절할 수 있도록 하기 위함이다.
평균 파워 계산부(320)는 입력 신호에 대한 소정 시간 동안의 평균 파워를 계산한 후, 계산된 평균 파워를 평균 파워 비교부(330)로 제공하고, 입력 신호를 데이터 크기 변환부(350)로 제공한다. 여기서, 평균 파워는 현재까지 입력된 신호 전체에 대한 평균 파워가 아닌, 미리 설정된 소정 시간 구간 동안에 입력된 신호의 평균 파워를 의미한다. 즉, 평균 파워는 현재 시점을 기준으로 이전의 소정 시간 동안에 입력된 신호에 대한 평균 파워를 의미하는 것으로, 입력 신호의 주기 단위로 갱신될 수 있다. 예를 들어, 평균 파워 계산부(320)는 n번째 주기의 신호가 입력되는 시점에, n-t번째 주기의 신호부터 n번째 주기의 신호에 대한 평균 파워를 계산하고, n+1번째 주기의 신호가 입력되는 시점에, n-t+1번째 주기의 신호부터 n+1번째 주기의 신호에 대한 평균 파워를 계산할 수 있다. 이때, 평균 파워를 계산하는 소정 시간 구간은 실험에 의해 설정될 수 있으며, 짧은 시간으로 설정될수록 입력 신호의 급격한 파워 변화에 유연하게 대처할 수 있다. 이때, 입력 신호의 파워는 (-)파워와 (+)파워로 구성되므로, 평균 파워 계산부(320)는 입력 신호의 파워 각각에 대한 절대값을 획득한 후, 획득된 절대값들을 이용하여 평균 파워를 계산한다.
평균 파워 비교부(330)는 평균 파워 계산부(320)에서 계산된 평균 파워와 미리 설정된 임계 파워를 비교하여, 입력 신호의 크기 조절이 필요한지 여부를 판단한다. 평균 파워 비교부(330)는 평균 파워가 임계 파워보다 클 경우, 평균 파워가 임계 파워보다 큰 값을 유지하는 구간에 대응하는 입력 신호의 크기를 조절해야함을 판단하고, 판단 결과에 따른 스케일 정보를 스케일 값 결정부(340)로 제공한다. 반면, 평균 파워 비교부(330)는 평균 파워가 임계 파워보다 작거나 같은 경우, 평균 파워가 임계 파워보다 작거나 같은 값을 유지하는 구간에 대응하는, 입력 신호를 크기 변화없이 그대로 출력해야 함을 판단하고, 판단 결과를 스케일 값 결정부(340)로 제공한다. 여기서, 스케일 정보는, 크기 조절 여부를 나타내는 정보, 크기가 조절될 구간 혹은 미조절될 구간에 대응하는 입력 신호의 주기 번호 및 평균 파워 정보를 의미한다 여기서, 임계 파워는 AGC의 출력 유효 비트에 대응하는 파워를 의미한다. 예를 들어, AGC의 출력 유효 비트가 n비트인 경우, 임계 파워는 1023(2n-1)이 될 수 있다.
스케일 값 결정부(340)는 평균 파워 비교부(330)로부터 스케일 정보가 제공되면, 스케일 정보에 따른 스케일 값을 결정하고, 결정된 스케일 값을 데이터 크기 변환부(350)로 제공한다. 이때, 스케일 값 결정부(340)는 미리 저장된 평균 파워별 스케일 값을 나타내는 테이블에서, 평균 파워 비교부(330)로부터 제공된 평균 파워에 대응하는 스케일 값을 검색하고, 검색된 스케일 값에 주기 번호를 할당한다. 이때, 주기 번호는 스케일 정보에 포함된 주기 번호를 의미하는 것으로, 스케일 값을 나타내는 비트에 소정 수의 비트를 추가하여 할당될 수 있다. 여기서, 스케일 값은 입력 신호의 전체적인 파워 레벨을 조절할 수 있는 상수 값일 수 있다. 즉, 도 4에 도시된 바와 같이, 11비트의 스케일 값(411)에, 3비트로 구성된 주기 번호(B, 413)를 추가할 수 있다. 여기서, 스케일 값에 주기 번호를 추가함으로써, 스케일 값이 적용될 신호의 위치를 나타낼 수 있다. 여기서, 스케일 값 결정부(340)는 평균 파워 비교부(330)로부터 특정 주기의 입력 신호에 대해, 크기 조절 미수행을 나타내는 스케일 정보가 입력될 경우, 평균 파워에 관계없이 미리 설정된 기본 스케일 값을 결정할 수 있다. 이때 미리 설정된 기본 스케일 값은 해당 주기의 신호에 적용되더라도, 해당 주기의 신호 크기를 변경시키지 않는 값일 수 있다.
데이터 크기 변환부(350)는 평균 파워 계산부(320)로부터 입력 신호에, 스케일 값 결정부(340)로부터 스케일 값을 적용하여 입력 신호의 크기를 조절한다. 이때, 데이터 크기 변환부(350)는 스케일 값에 할당된 주기 번호를 확인한 후, 평균 파워 계산부(320)로부터 입력되는 신호 중에서 스케일 값과 동일한 주기 번호를 갖는 데이터 각각에 스케일 값을 곱셈 연산한다. 여기서, 스케일 값이 적용된 입력 신호는 위상을 유지한 상태에서 크기만 조절된다. 추가로, 데이터 크기 변환부(350)는 입력 신호에 스케일 값을 곱셈 연산한 후, 곱셈 연산에 의해 증가된 비트 수를 원래의 비트 수로 변경할 수 있다. 예를 들어, 데이터 크기 변환부(350)는 스케일 값이 n비트로 구성된 경우, 스케일 값이 적용된 데이터를 다시 n비트의 값으로 나눗셈 연산하여 그 결과 데이터가 원래의 데이터와 동일한 비트 수를 갖도록 한다.
데이터 크기 변환부(350)는 스케일 값에 의해 크기가 조절된 신호를 제 2 단계 이득 조절부(220)로 출력한다.
도 5는 본 발명의 실시 예에 따라 AGC를 구성하는 2단계 이득 조절부(220)의 상세 한 블럭 구성을 도시하고 있다.
도 5를 참조하면, 2단계 이득 조절부(220)는 제 2 주기 탐색부(510), 피크 파워 확인부(520), 스케일 값 결정부(530), 메모리 버퍼(540), 데이터 동기화부(550), 곱셈기(560), 데이터 크기 조절부(data scaler)(570)를 포함하여 구성된다.
제 2 주기 탐색부(510)는 제 1 단계 이득 조절부(210)로부터 제공되는 신호의 주기를 판단한다. 이것은 주기별 피크 파워를 판단하기 위한 주기신호의 범위를 확인하는 과정이다. 이때, 제 1 단계 이득 조절부(210)로부터 제공되는 신호는 제 1 단계 이득 조절부(210)에서, 신호의 주기에 따라 주기 번호가 이미 할당된 상태이므로 제 2 주기 탐색부(510)는 별도의 주기 번호 할당 동작을 수행하지는 않는다.
피크 파워 확인부(520)는 제 2 주기 탐색부(510)에서 확인된 신호의 주기에 따라, 신호의 주기별 피크 파워를 계산한다. 즉, 피크 파워 확인부(520)는 동일한 주기 번호를 갖는 신호 데이터들 각각의 파워를 확인하고, 가장 큰 파워 값을 확인하여, 이를 피크 파워로 결정한다. 피크 파워 확인부(520)는 신호의 주기별 피크 파워를 스케일 값 결정부(530)로 제공한다.
스케일 값 결정부(530)는 피크 파워 확인부(520)로부터 신호의 주기별 피크 파워를 입력받고, 신호의 주기별 피크 파워와 임계 파워를 비교하여, 각 주기의 신호에 대해 크기 조절이 필요한지 여부를 판단한다. 즉, 스케일 값 결정부(530)는 특정 주기의 피크 파워와 임계 파워를 비교한 결과, 특정 주기의 피크 파워가 임계 파워보다 큰 경우 특정 주기에 대한 신호의 크기 조절이 필요함을 판단하고, 특정 주기의 피크 파워가 임계 파워보다 작거나 같은 경우 특정 주기에 대한 신호의 크기 조절이 필요하지 않음을 판단한다. 이후, 스케일 값 결정부(530)는 크기 조절이 필요한 주기의 신호에 대한, 스케일 값을 결정한다. 이때, 스케일 값 결정부(530)는 미리 저장된 피크 파워별 스케일 값을 나타내는 테이블을 참조하여 스케일 값을 결정할 수도 있으며, 피크 파워에 따라 스케일 값을 결정하는 함수를 이용하여 스케일 값을 결정할 수도 있을 것이다. 여기서, 스케일 값은 해당 주기의 신호에 대한 파워 레벨을 조절할 수 있는 상수 값일 수 있다.
또한, 스케일 값 결정부(340)는 피크 파워가 임계 파워 이하인 주기의 신호에 대해, 신호의 크기 조절이 필요하지 않음을 판단하고, 피크 파워에 관계없이 미리 설정된 기본 스케일 값이 적용되도록 결정할 수도 있다. 이때 미리 설정된 기본 스케일 값은 해당 주기의 신호에 적용되더라도, 해당 주기의 신호 크기를 변경시키지 않는 값일 수 있다.
스케일 값 결정부(530)는 피크 파워가 임계 파워를 초과하는 주기에 대한 스케일 값이 결정되면, 결정된 스케일 값에 해당 주기를 나타내는 주기 번호를 할당할 수 있다. 예를 들어, 도 4에 도시된 바와 같이, 11 비트의 스케일 값(411)에, 3비트의 주기 번호(B, 413)를 추가할 수 있다. 여기서, 스케일 값에 주기 번호를 추가함으로써, 스케일 값이 적용될 신호의 위치를 나타낼 수 있다.
메모리 버퍼(540)는 피크 파워 확인부(520)및 스케일 결정부(530)에서 각 주기에 대응하는 스케일 값을 결정하는 동안에, 제 2 주기 탐색부(510)로부터 출력되는 각 주기에 대응하는 데이터를 임시 저장한다. 즉, 메모리 버퍼(540)는 제 2 주기 탐색부(510)로부터 특정 주기의 신호가 입력되면, 스케일 결정부(530)에서 특정 주기에 대한 스케일 값이 결정될 때까지 특정 주기의 신호를 임시 저장한다.
데이터 동기화부(550)는 입력 신호의 주기별 데이터와 입력 신호의 각 주기에 대응하는 스케일 값 간의 동기를 일치시키는 기능을 수행한다. 즉, 데이터 동기화부(550)는 동일한 주기 번호를 갖는 데이터와 스케일 값이 곱셈기(560)에서 곱셈 연산될 수 있도록 하기 위해, 입력 신호의 주기별 데이터와 입력 신호의 각 주기에 대응하는 스케일 값에 대한 동기를 맞춘다. 이때, 데이터 동기화부(550)는 동일한 주기 번호를 갖는 다수의 데이터들에 대해 동일한 주기 번호를 갖는 스케일 값이 곰셈 연산될 수 있도록 동기화를 수행한다.
곱셈기(560)는 데이터 동기화부(550)로부터 출력되는 동일한 주기 번호를 갖는 데이터와 스케일 값을 곱셈 연산하여 데이터 크기 조절부(570)로 제공한다.
데이터 크기 조절부(570)은 곱셈기(560)의 곱셈 연산에 의해 증가된 비트 수를 원래 비트 수로 변경하기 위한 기능을 수행한다. 예를 들어, 데이터 크기 조절부(570)는 스케일 값이 n비트로 구성된 경우, 스케일 값이 곱셈 연산된 결과에 다시 n비트의 값으로 나눗셈 연산하여, 최종 결과 데이터가 원 데이터의 비트 수와 동일한 비트 수를 갖도록 한다.
상술한 도 3 및 도 5에서는, 제 1 주기 탐색부(310) 및 제 2 주기 탐색부(510) 각각이 1 단계 이득 조절부(210) 및 2 단계 이득 조절부(220)에 포함되는 경우에 대해 설명하였으나, 제 1 주기 탐색부(310) 및 제 2 주기 탐색부(510) 각각은 1 단계 이득 조절부(210) 및 2 단계 이득 조절부(220) 외부에 별도로 구성될 수도 있다.
상술한 도 3 및 도 5에서는, 모든 신호가 곱셈기를 통과함으로써, 크기 변경이 필요하지 않은 신호에 대해서도 기본 스케일 값이 곱셈 연산되어 크기가 변경되지 않도록 하였으나, 설계 방식에 따라 크기 변경이 필요하지 않은 신호에 대해서는 곱셈기를 바이패스하여 스케일 값이 적용되지 않도록 할 수도 있을 것이다.
도 6은 본 발명의 실시 예에 따른 AGC에서 신호 이득을 제어하는 절차를 도시하고 있다.
도 6을 참조하면, AGC는 601단계에서 DDC(Digital Down Convertor, 미도시)로부터 출력 신호를 입력받는다. 이때, AGC는 입력되는 신호의 DC 성분을 제거할 수 있다.
이후, AGC는 603단계에서 입력 신호의 파워 및 주기를 판단한다. 즉, AGC는 입력 신호를 구성하는 각 데이터들의 파워를 측정하고, 측정된 파워를 바탕으로 입력 신호의 주기를 판단한다. 여기서, AGC는 입력 신호의 파워가 (-)파워에서 (+)파워로 변환되는 시점 혹은 (+)파워에서 (-)파워로 변환되는 시점을 기준으로 주기를 판단한다. 자세히 말해, AGC는 (-)파워를 가진 데이터 a가 입력되고 곧바로 (+)파워를 가진 데이터 b가 입력될 시, 데이터 b를 n번째 주기의 시작 부분으로 판단할 수 있다. 또한, AGC는 데이터 b 이후에 입력되는 신호 데이터들의 파워를 계산하여, (-)파워를 가진 데이터 c가 입력된 직후 (+)파워를 가진 데이터 d가 입력되는 것이 감지될 경우, 데이터 c를 n번째 주기의 끝 부분으로 판단하고, 데이터 d를 n+1번째 주기의 시작 부분으로 판단할 수 있다.
이후, AGC는 605단계로 진행하여 판단된 주기에 따라 입력 신호를 구성하는 각각의 데이터들에 주기 번호를 추가한다. 즉, AGC는 도 4에 도시된 바와 같이, 15비트의 데이터(401)에, 3비트로 구성된 주기 번호(A, 403)를 추가할 수 있다. 예를 들어, AGC는 제 1 주기의 입력 신호를 구성하는 다수의 데이터 각각에 제 1 주기를 의미하는 주기 번호 1을 할당하고, 제 2 주기의 입력 신호를 구성하는 다수의 데이터 각각에 제 2 주기를 의미하는 주기 번호 2를 할당할 수 있다. 즉, AGC는 특정 주기의 입력 신호를 구성하는 데이터들에 대해 모두 동일한 주기 번호를 할당하고, 더하여 입력 신호를 구성하는 I 성분(In-phase component) 과 Q 성분(Quadrature-phase component)에 대해, 어느 하나의 성분을 기준으로 동일한 주기 번호를 할당한다. 여기서, 입력 신호의 주기에 따라 주기 번호를 할당하는 것은, 본 발명의 실시 예에 따른 조건을 만족하는 주기의 신호만을 판단하여, 그 크기를 조절하기 위함이다.
이후, AGC는 607단계로 진행하여 소정 시간 동안 입력된 신호에 대한 평균 파워를 결정하고, 609단계에서 평균 파워와 임계 파워를 비교하여 평균 파워가 임계 파워보다 큰 값을 가지는지 여부를 판단한다. 만일, 평균 파워가 임계 파워보다 작거나 같을 시, AGC는 하기 615단계로 바로 진행한다.
반면, 평균 파워가 임계 파워보다 클 경우, AGC는 611단계에서 평균 파워를 바탕으로 제 1 스케일 값을 결정한다. 여기서, AGC는 미리 저장된 평균 파워별 스케일 값을 나타내는 테이블을 바탕으로 스케일 값을 결정할 수 있으며, 결정된 스케일 값이 적용될 신호의 위치를 나타내기 위해, 도 4에 도시된 바와 같이, 스케일 값에 주기 번호를 할당한다. 이때, 주기 번호는 평균 파워가 임계 파워보다 큰 구간에 대응하는 입력 신호의 주기 번호일 수 있다.
이후, AGC는 613단계에서 제 1 스케일 값을 이용하여 평균 파워가 임계 파워보다 큰 구간에 대응하는 입력 신호의 크기를 조절한다. 즉, AGC는 평균 파워가 임계 파워보다 큰 구간에 대응하는 입력 신호에 제 1 스케일 값을 곱셈 연산하여 해당 입력 신호의 위상을 유지한 상태에서 크기만을 조절한다. 이때, AGC는 평균 파워가 임계 파워보다 큰 구간에 대응하는 입력 신호인지 여부는 입력 신호를 구성하는 각 데이터들에 할당된 주기 번호를 이용하여 판단할 수 있을 것이다.
이후, AGC는 615단계로 진행하여 각 주기별 피크 파워가 임계 파워보다 큰 값을 가지는지 여부를 판단한다. 피크 파워가 임계 파워보다 작거나 같은 값을 가지는 주기에 대해서, AGC는 617단계로 진행하여 추가 스케일 없이 즉, 추가적인 신호의 크기 조절 없이 해당 주기의 신호를 출력한다.
반면, 피크 파워가 임계 파워보다 큰 값을 가지는 주기에 대해서, 619단계로 진행하여 해당 주기에 대한 제 2 스케일 값을 결정하고, 621단계로 진행하여 제 2 스케일 값으로 해당 주기의 신호 크기를 조절하여 출력한다. 여기서, AGC는 미리 저장된 피크 파워별 스케일 값을 나타내는 테이블 혹은 피크 파워별 스케일 값에 대한 함수를 바탕으로 스케일 값을 결정할 수 있다. 또한, AGC는 결정된 스케일 값이 적용될 신호의 위치를 나타내기 위해, 도 4에 도시된 바와 같이, 스케일 값에 주기 번호를 할당한다. 이때, 주기 번호는 피크 파워가 임계 파워보다 큰 주기의 주기 번호일 수 있다. 또한, AGC는 피크 파워가 임계 파워보다 큰 주기의 신호에 제 2 스케일 값을 곱셈 연산하여 해당 입력 신호의 위상을 유지한 상태에서 크기만을 조절한다. 이때, AGC는 제 2 스케일 값에 할당된 주기 번호를 바탕으로 제 2 스케일 값이 적용될 주기에 대응하는 데이터들을 판단할 수 있다.
이후, AGC는 상기 601단계로 되돌아가 이하 단계를 재수행한다.
도 7은 본 발명의 실시 예에 따른 AGC의 신호 이득을 제어 결과를 나타내는 그래프를 도시하고 있다. 도 7은 본 발명에 따른 AGC에서 입력 신호 중에서 I 성분만을 이용하여 파워를 계산한 경우에 입력 신호와 출력 신호의 관계를 나타낸다. 도 7에 도시된 바와 같이, 본 발명에 따른 AGC는 입력 신호의 파워가 급격히 증가하더라도, 입력 신호를 유효 비트의 범위 내에 포함되도록 변경하여 출력할 수 있다.
도 8a 및 도 8b는 종래 기술 및 본 발명에 따른 AGC의 입출력 신호를 나타내는 그래프를 도시하고 있다.
도 8a는 종래 기술에 따른 AGC의 입력 신호와 출력 신호를 주파수 도메인에서 나타내고 있고, 도 8b는 본 발명에 따른 AGC의 입력 신호와 출력 신호를 주파수 도메인에서 나타내고 있다.
도 8a에 도시된 바와 같이, 종래 기술에 따른 AGC는 입력 신호에 존재하지 않았던 노이즈 성분이 출력 신호에 발생된 것을 알 수 있다. 반면, 도 8b에도시된 바와 같이, 본 발명에 따른 AGC는 신호 왜곡 없이, 입력신호와 동일한 신호를 출력하는 것을 알 수 있다.
상술한 본 발명에서는 설명의 편의를 위해 평균 파워 혹은 피크 파워가 임계 파워보다 큰 경우, 해당 주기의 신호의 크기를 작게 조절하여 해당 주기의 신호 크기가 유효 비트로 표현 가능한 파워 내에 포함되도록 하는 방식에 대해 설명하였다. 그러나, 본 발명의 실시 예에 따라 서로 다른 값을 가지는 두 개의 임계 파워를 설정하여, 평균 파워 혹은 피크 파워가 임계 파워보다 일정 수치 이상 작은 경우, 해당 주기의 신호 크기가 유효 비트로 표현 가능한 파워 내에 포함되는 범위 내에서, 해당 주기의 신호 크기를 크게 조절하는 방식에도 동일하게 적용할 수 있을 것이다.
한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (20)

  1. 디지털 신호 처리 시스템에서 신호 이득 제어 방법에 있어서,
    입력 신호를 구성하는 각 데이터의 파워를 기반으로 상기 각 데이터의 주기를 결정하는 과정과,
    상기 결정된 주기를 기반으로 상기 각 데이터에 주기 번호를 나타내는 적어도 하나의 비트를 추가함으로써 상기 각 데이터에 주기 번호를 할당하는 과정과,
    상기 각 데이터에 추가된 주기 번호를 기반으로 상기 입력 신호의 주기별 피크 파워를 측정하는 과정과,
    상기 주기별 피크 파워와 임계 파워를 비교하는 과정과,
    상기 입력 신호에서 상기 피크 파워가 상기 임계 파워보다 큰 값을 가지는 주기에 대응되는 각 데이터의 크기를 조절하는 과정을 포함하는 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 입력 신호의 주기별 피크 파워를 측정하는 과정은,
    동일한 주기 번호가 추가된 데이터들의 파워 중 최대 파워를 피크 파워로 결정하는 과정을 포함하는 방법.
  4. 제3항에 있어서, 상기 입력 신호의 주기별 피크 파워를 측정하기 이전에, 상기 입력 신호의 평균 파워를 측정하는 과정과,
    상기 평균 파워와 상기 임계 파워를 비교하는 과정과,
    상기 평균 파워가 상기 임계 파워보다 큰 경우, 상기 입력 신호의 크기를 조절하고, 상기 평균 파워가 상기 임계 파워보다 작거나 같은 경우, 상기 입력 신호의 크기를 조절하지 않는 과정을 더 포함하는 방법.
  5. 제3항에 있어서,
    상기 피크 파워가 상기 임계 파워보다 큰 값을 가지는 주기에 대응되는 각 데이터의 크기를 조절하는 과정은,
    상기 피크 파워에 따른 스케일 값을 결정하는 과정과,
    상기 피크 파워가 상기 임계 파워보다 큰 값을 가지는 주기의 주기 번호를 상기 스케일 값에 할당하는 과정과,
    상기 스케일 값에 할당된 주기 번호와 상기 각 데이터에 추가된 주기 번호를 기반으로 동일한 주기 번호를 갖는 스케일 값과 데이터들을 곱셈 연산하여 상기 피크 파워가 상기 임계 파워보다 큰 값을 가지는 주기에 대응되는 데이터들이 유효 비트의 범위 내에 포함되도록 조절하는 과정을 포함하는 방법.
  6. 제5항에 있어서,
    상기 피크 파워가 상기 임계 파워보다 큰 값을 가지는 주기의 주기 번호를 상기 스케일 값에 할당하는 과정은,
    상기 피크 파워가 상기 임계 파워보다 큰 값을 가지는 주기의 주기 번호를 나타내는 적어도 하나의 비트를 상기 스케일 값에 추가하는 과정을 포함하는 것을 특징으로 하며,
    상기 피크 파워가 상기 임계 파워보다 큰 값을 가지는 주기에 대응되는 데이터들이 유효 비트의 범위 내에 포함되도록 조절하는 과정은, 상기 곱셈 연산에 의해 획득된 데이터를 상기 스케일 값과 동일한 비트로 구성된 값으로 나눗셈 연산하는 과정을 포함하는 방법.

  7. 제1항에 있어서,
    상기 입력 신호를 구성하는 각 데이터의 파워를 기반으로 상기 각 데이터의 주기를 결정하는 과정은,
    상기 입력 신호를 구성하는 각 데이터의 파워가 (-)파워에서 (+)파워로 변환되는 시점 혹은 (+)파워에서 (-)파워로 변환되는 시점 중 어느 하나를 기준으로 상기 주기를 결정하는 과정을 포함하는 방법.
  8. 제1항에 있어서,
    상기 결정된 주기를 기반으로 상기 각 데이터에 주기 번호를 추가하는 과정은,
    상기 입력 신호를 구성하는 I 성분과 Q 성분에 대해, 동일한 주기 번호를 추가하는 과정을 포함하는 방법.
  9. 제1항에 있어서,
    상기 입력 신호에서 상기 피크 파워가 상기 임계 파워보다 작거나 같은 값을 가지는 주기에 대응되는 각 데이터를 크기 조절 없이 출력하는 과정을 더 포함하는 방법.
  10. 제1항에 있어서,
    상기 입력 신호의 주기별 피크 파워를 측정하기 전에, 상기 입력 신호의 DC(Direct Current)를 추정하는 과정과,
    추정된 DC를 제거하는 과정을 더 포함하는 방법.
  11. 디지털 신호 처리 시스템에서 신호 이득 제어 장치에 있어서,
    입력 신호를 구성하는 각 데이터의 파워를 기반으로 상기 각 데이터의 주기를 결정하고, 상기 결정된 주기를 기반으로 상기 각 데이터에 주기 번호를 나타내는 적어도 하나의 비트를 추가함으로써 상기 각 데이터에 주기 번호를 할당하는 주기 탐색부; 및
    상기 각 데이터에 추가된 주기 번호를 기반으로 상기 입력 신호의 주기별 피크 파워를 측정하고, 상기 주기별 피크 파워와 임계 파워를 비교하고, 상기 입력 신호에서 상기 피크 파워가 상기 임계 파워보다 큰 값을 가지는 주기에 대응되는 각 데이터의 크기를 조절하는 제1 이득 조절부를 포함하는 장치.
  12. 삭제
  13. 제11항에 있어서,
    상기 제1 이득 조절부는 동일한 주기 번호가 추가된 데이터들의 파워 중 최대 파워를 피크 파워로 결정하는 장치.
  14. 제13항에 있어서, 상기 제1 이득 조절부에서 상기 입력 신호의 주기별 피크 파워를 측정하기 이전에, 입력 신호의 평균 파워를 측정하고, 상기 평균 파워와 상기 임계 파워를 비교하여, 상기 평균 파워가 상기 임계 파워보다 큰 경우, 상기 입력 신호의 크기를 조절하고, 상기 평균 파워가 상기 임계 파워보다 작거나 같은 경우, 상기 입력 신호의 크기를 조절하지 않는 제2 이득 조절부를 더 포함하는 장치.
  15. 제13항에 있어서,
    상기 제1 이득 조절부는, 상기 피크 파워에 따른 스케일 값을 결정하고, 상기 피크 파워가 상기 임계 파워보다 큰 값을 가지는 주기의 주기 번호를 상기 스케일 값에 할당하고, 상기 스케일 값에 할당된 주기 번호와 상기 각 데이터에 추가된 주기 번호를 기반으로 동일한 주기 번호를 갖는 스케일 값과 데이터들을 곱셈 연산하여 상기 피크 파워가 상기 임계 파워보다 큰 값을 가지는 주기에 대응되는 데이터들이 유효 비트의 범위 내에 포함되도록 조절하는 장치.
  16. 제15항에 있어서,
    상기 제1 이득 조절부는, 상기 피크 파워가 상기 임계 파워보다 큰 값을 가지는 주기의 주기 번호를 나타내는 적어도 하나의 비트를 상기 스케일 값에 추가하며, 상기 곱셈 연산에 의해 획득된 데이터를 상기 스케일 값과 동일한 비트로 구성된 값으로 나눗셈 연산하는 장치.
  17. 제11항에 있어서,
    상기 주기 탐색부는, 상기 입력 신호를 구성하는 각 데이터의 파워가 (-)파워에서 (+)파워로 변환되는 시점 혹은 (+)파워에서 (-)파워로 변환되는 시점 중 어느 하나를 기준으로 상기 주기를 결정하는 장치.
  18. 제11항에 있어서,
    상기 주기 탐색부는, 상기 결정된 주기를 기반으로 상기 입력 신호를 구성하는 I 성분과 Q 성분에 대해, 동일한 주기 번호를 추가하는 장치.
  19. 제11항에 있어서,
    상기 제1 이득 조절부는, 상기 입력 신호에서 상기 피크 파워가 상기 임계 파워보다 작거나 같은 값을 가지는 주기에 대응되는 각 데이터를 크기 조절 없이 출력하는 장치.
  20. 제11항에 있어서,
    상기 입력 신호의 주기별 피크 파워를 측정하기 전에, 상기 입력 신호의 DC(Direct Current)를 추정하고, 추정된 DC를 제거하는 DC 제거부를 더 포함하는 장치.
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