KR101665902B1 - Led 소자 - Google Patents

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Abstract

활성층에 인접하는 n형 반도체층의 격자 부정합에 기인한 과제를 발생시키지 않고, 활성층 내의 수평 방향의 전류 확산을 확보하여, 발광 효율을 향상시킨 LED 소자를 실현한다. LED 소자는, 지지 기판상에 질화물 반도체층을 c축 성장시켜 이루어지는 소자이며, n형 질화물 반도체로 구성되는 제1 반도체층과, 전류 확산층과, 질화물 반도체로 구성되는 활성층과, p형 질화물 반도체로 구성되는 제2 반도체층을 갖는다. 전류 확산층은, InxGa1 －xN(0＜x≤0.05)로 이루어지는 제3 반도체층과, n－Aly1Gay2Iny3N(0＜y1＜1, 0＜y2＜1, 0≤y3≤0.05, y1＋y2＋y3=1)으로 이루어지는 제4 반도체층의 헤테로 접합을 가지고, 제3 반도체층의 막 두께가 10nm 이상 25nm 이하이다.

Description

LED 소자{LED ELEMENT}
본 발명은 LED 소자에 관한 것으로, 특히 질화물 반도체로 구성된 LED 소자에 관한 것이다.
종래, 질화물 반도체를 이용한 LED 소자로는, 청색 발광 다이오드로 대표되는 바와 같이, 사파이어 기판 상에 에피택셜 성장에 의해서 반도체층 구조체(적층 반도체 기판)를 형성하고 있다. 이러한 기술은, 예를 들면 하기 특허 문헌 1이나 특허 문헌 2에 개시되어 있다.
특허 문헌 1에는, 사파이어 기판 상에, n형 질화물 반도체로서 질화갈륨(GaN)으로 이루어지는 n형 컨택트층과, n－AlGaN으로 이루어지는 n형 클래드층과, n－InGaN으로 이루어지는 활성층과, p－AlGaN으로 이루어지는 p형 클래드층과, p－GaN으로 이루어지는 p형 컨택트층이 순서대로 적층된 구조를 가진 LED가 개시되어 있다. 활성층은, 단일 양자 우물 구조 또는 다중 양자 우물 구조로 실현되어 있다.
그리고, 사파이어 기판과 n형 컨택트층의 사이에는, GaN, AlGaN 또는 AlN으로 이루어지는 버퍼층이 형성되어 있다. 활성층을 형성하는 n－InGaN에는, Si나 Ge 등의 도너 불순물 및/또는 Zn이나 Mg 등의 억셉터-불순물이 도핑되어 있다.
특허 문헌 2에는, LED를 형성하는 적층 반도체 기판에 있어서, c축 방향으로 면방위가 맞추어진 AlN 상에, 그보다도 격자 정수가 크고, 또한 c축 방향으로 면 방위가 맞추어진 GaN층을 성장 형성시키고, 그 위에 그보다도 격자 정수가 작은 n－AlGaN층, 다중 양자 우물 구조를 갖는 활성층, p－AlGaN층을 순차적으로 형성하는 내용이 개시되어 있다.
특허 문헌 1 : 일본국 특개평 10－93138호 공보 특허 문헌 2 : 일본국 특개 2005－209925호 공보
(제1의 과제)
GaN이나 AlGaN 등의 질화물 반도체는, 부르츠광형 결정 구조(육방정 구조)를 가지고 있다. 부르츠광형 결정 구조의 면은, 4지수 표기(육방정 지수)로, a1, a2, a3 및 c로 표시되는 기본 벡터를 이용하여 결정면이나 방위가 표시된다. 기본 벡터 c는,［0001］방향으로 연장되어 있고, 이 방향은 「c축」으로 불린다. c축에 수직인 면은 「c면」또는 「(0001)면」으로 불린다.
종래, 질화물 반도체를 이용하여 반도체 소자를 제작하는 경우, 질화물 반도체 결정을 성장시키는 기판으로서, c면 기판을 주면에 갖는 기판이 사용된다. 실제로는 이 기판 상에 언도핑(undoped)의 GaN층을 성장시키고, 또한 그 상층에 n형의 질화물 반도체층을 성장시킨다.
도 23은, 종래의 LED 소자(190)의 구조를 나타내는 개략 단면도이다. 또한, 이하의 도면에 있어서, 실제의 치수비와 도면상의 치수비는 반드시 일치하지 않는다.
LED 소자(190)는, 사파이어 등의 지지 기판(111)의 상층에, 예를 들면 언도핑의 GaN층을 3μm의 막 두께로 형성한 언도핑층(113)과, 그 상층에, 예를 들면 n－AlGaN층을 1.5μm의 막 두께로 형성한 n형 클래드층(115)을 갖는다. 또한, LED 소자(190)는, n형 클래드층(115)의 상층에, 예를 들면 우물층을 구성하는 막 두께 2nm의 InGaN와 장벽층을 구성하는 막 두께 5nm의 AlGaN를 교호로 적층함으로써 MQW(Multi-quantum Well：다중 양자 우물)을 형성한, 활성층(117)을 갖는다. 또한, LED 소자(190)는, 활성층(117)의 상층에, 예를 들면 p－AlGaN층으로 형성된 p형 클래드층(119)을 가지고, 그 상층에 p＋－GaN층으로 형성된 p형 컨택트층(121)을 갖는다. 또한, LED 소자(190)는, 필요에 따라서 활성층(117)과 p형 클래드층(119)의 사이에, AlGaN으로 형성된 라스트 배리어층을 갖는다.
여기서, n형 클래드층(115)을 구성하는 AlGaN은, 그 하층의 언도핑층(113)을 구성하는 GaN보다도 격자 정수가 작다. 이 때문에, n형 클래드층(115) 내에 격자 부정합에 기인한 인장 응력(181)이 발생한다. 또한, 인장 응력(181)이 나타내는 화살표는, 응력의 방향을 나타내고 있다. 이 인장 응력(181)은, n형 클래드층(115)의 막 두께의 증대와 함께 증대하여, 어느 역치를 초과하면 표면 거칠기나 크랙, 결정 결함에 따르는 미스피트 전위가 발생하여 발광 효율의 저하를 초래한다.
한편, n형 클래드층(115)의 막 두께를 너무 얇게 한 경우, p형 컨택트층(121)의 상면에 형성되는 급전 단자(도시하지 않음)와 n형 클래드층(115)의 사이에 전압을 인가하면, 급전 단자로부터, 그 직하 근방에 위치하는 p형 컨택트층(121), p형 클래드층(119), 활성층(117)을 통하여 n형 클래드층(115)에 전류가 흐른다. 이 때문에, 활성층(117) 내의 일부 영역에만 전류가 흘러 버려, 발광 영역이 적어져 결과적으로 발광 효율의 저하를 초래한다. 또한, 활성층(117)의 일부를 전류가 흐르므로, 국부적으로 전류 집중이 일어나, 활성층(117) 내에서의 캐리어의 불균일성이 생겨 높은 발광 강도를 얻을 수 없다.
(제2의 과제)
GaN나 AlGaN 등의 질화물 반도체는, 부르츠광형 결정 구조(육방정 구조)를 가지고 있다. 부르츠광형 결정 구조의 면은, 4지수 표기(육방정 지수)로, a1, a2, a3 및 c로 나타내는 기본 벡터를 이용해 결정면이나 방위가 표시된다. 기본 벡터 c는,［0001］방향으로 연장되어 있고, 이 방향은 「c축」으로 불린다. c축에 수직인 면은 「c면」또는 「(0001) 면」으로 불린다.
종래, 질화물 반도체를 이용해 반도체 소자를 제작하는 경우, 질화물 반도체 결정을 성장시키는 기판으로서, c면 기판을 주면에 갖는 기판이 사용된다. 실제로는 이 기판 상에 언도핑의 GaN층을 성장시키고, 또한 그 상층에 n형의 질화물 반도체층을 성장시킨다.
도 24는, 종래의 LED 소자(290)의 구조를 나타내는 개략 단면도이다. 또한, 이하의 도면에 있어서, 실제의 치수비와 도면 상의 치수비는 반드시 일치하지 않는다.
LED 소자(290)는, 사파이어 등의 지지 기판(211)의 상층에, 예를 들면 언도핑의 GaN층을 3㎛의 막 두께로 형성한 언도핑층(213)과, 그 상층에, 예를 들면 n－AlGaN층을 1.5㎛의 막 두께로 형성한 n형 클래드층(215)을 갖는다. 또한, LED 소자(290)는, n형 클래드층(215)의 상층에, 예를 들면 우물층을 구성하는 막 두께 2nm의 InGaN와 장벽층을 구성하는 막 두께 5nm의 AlGaN를 교호로 적층함으로써 MQW(Multi-quantum Well：다중 양자 우물)을 형성한, 활성층(217)을 갖는다. 또한, LED 소자(290)는, 활성층(217)의 상층에, 예를 들면 p－AlGaN층으로 형성된 p형 클래드층(219)을 가지고, 그 상층에 p＋－GaN층으로 형성된 p형 컨택트층(221)을 갖는다. 또한, LED 소자(290)는, 필요에 따라서 활성층(217)과 p형 클래드층(219)의 사이에, AlGaN으로 형성된 라스트 배리어층을 갖는다.
여기서, n형 클래드층(215)을 구성하는 AlGaN은, 그 하층의 언도핑층(213)을 구성하는 GaN보다도 격자 정수가 작다. 이 때문에, n형 클래드층(215) 내에 격자 부정합에 기인한 인장 응력(281)이 발생한다. 또한, 인장 응력(281)이 나타내는 화살표는, 응력의 방향을 나타내고 있다. 이 인장 응력(281)은, n형 클래드층(215)의 막 두께의 증대와 함께 증대하여, 어느 역치를 초과하면 표면 거칠기나 크랙, 결정 결함에 따르는 미스피트 전위가 생겨 발광 효율의 저하를 초래한다.
한편, n형 클래드층(215)의 막 두께를 너무 얇게 한 경우, p형 컨택트층(221)의 상면에 형성되는 급전 단자(도시하지 않음)와 n형 클래드층(215)의 사이에 전압을 인가하면, 급전 단자로부터, 그 직하 근방에 위치하는 p형 컨택트층(221), p형 클래드층(219), 활성층(217)을 통하여 n형 클래드층(215)에 전류가 흐른다. 이 때문에, 활성층(217) 내의 일부 영역에만 전류가 흘러 버려, 발광 영역이 적어져 결과적으로 발광 효율의 저하를 초래한다. 또한, 활성층(217)의 일부를 전류가 흐르기 때문에, 국부적으로 전류 집중이 일어나, 활성층(217) 내에서의 캐리어의 불균일성이 생겨 높은 발광 강도를 얻을 수 없다.
본 발명은, 상기의 과제를 감안하여, 활성층에 인접하는 n형 반도체층의 격자 부정합에 기인한 과제를 일으키지 않고, 활성층 내의 수평 방향의 전류 확산을 확보하여, 발광 효율을 향상시킨 LED 소자를 실현하는 것을 목적으로 한다.
본 발명의 LED 소자는, 지지 기판 상에 질화물 반도체층을 c축 성장시켜 이루어지는 LED 소자로서, n형 질화물 반도체로 구성되는 제1 반도체층과, 상기 제1 반도체층의 상층에 형성된 전류 확산층과, 상기 전류 확산층의 상층에 형성된, 질화물 반도체로 구성되는 활성층과, 상기 활성층의 상층에 형성된, p형 질화물 반도체로 구성되는 제2 반도체층을 가지고,
상기 전류 확산층은, InxGa1 －xN(0＜x≤0.05)로 이루어지는 제3 반도체층과, n－Aly1Gay2Iny3N(0＜y1＜1, 0＜y2＜1, 0≤y3≤0.05, y1＋y2＋y3=1)로 이루어지는 제4 반도체층의 헤테로 접합을 가지고, 상기 제3 반도체층의 막 두께가 10nm 이상 25nm 이하인 것을 특징으로 한다.
InxGa1 － xN으로 이루어지는 제3 반도체층과 n－Aly1Gay2Iny3N(0＜y1＜1, 0＜y2＜1, 0≤y3≤0.05, y1＋y2＋y3=1)로 이루어지는 제4 반도체층의 헤테로 접합에 의해, 양 재료의 밴드 갭의 상이에 의해, 양층의 계면에 밴드 밴딩(band bending) 영역이 형성된다. 이 밴드 밴딩 영역에, 수평 방향으로 이동도가 높은 이차원 전자 가스층이 형성된다.
여기서, InxGa1 － xN의 In 비율을 10%보다도 높게 하면, 피에조 전계에 기인한 에너지 밴드의 일그러짐이 발생하여, 양자 슈타르크 효과에 의해서 발광 효율이 저하한다. 이는, 활성층을 InaGa1 －aN(0＜a≤1)로 이루어지는 우물층과 AlbGa1 －bN(0＜b≤1)로 이루어지는 장벽층이 반복되어 이루어지는 다중 양자 우물 구조로 실현되는 경우에 있어서도 동일하다. 여기서, In 조성의 비율은, 방사광의 파장을 결정하는 요인이 된다. 즉, 전류 확산층을 구성하는 InxGa1 － xN이나, 활성층을 구성하는 InaGa1－aN(0＜a≤1)의 In 비율을 10% 이하로 한 경우에 취출할 수 있는 광, 즉 파장이 예를 들면 365nm 정도의 근자외광을 생성하는 LED 소자로서 본 발명은 특히 유용하다.
또한, InxGa1 － xN으로 이루어지는 제3 반도체층의 막 두께를, 일반적인 다중 양자 우물 구조의 우물층을 구성하기 위해서 형성되는 InxGa1 － xN의 막 두께(예를 들면 2nm 정도)보다도, 충분히 두꺼운 10nm 이상 25nm 이하로 하고 있다. 일반적인 다중 양자 우물 구조에서는, 양자 슈타르크 효과에 의한 발광 비율의 저하를 막기 위해서, InxGa1 － xN의 막 두께를 2nm 정도, 두꺼워도 최고 3nm 이하로 하는 것이 행해지고 있다.
그러나, 본 발명의 LED 소자에서는, 전류 확산층을 구성하는 InxGa1 － xN의 막 두께를, 10nm 이상 25nm 이하로 하고 있다. 이와 같이, 막 두께를 크게 함으로써, InxGa1－ xN에 의해서 형성되는 거의 평탄한 밴드 영역을 넓게 하여, 전자를 확보하는 용량을 증가시킬 수 있다. 이 영역에 전자가 충분히 축적될 때까지 동안, 제4 반도체층(n－Aly1Gay2Iny3N)에 의해서 형성되는 장벽을 전자가 넘을 수 없다. 이 동안, 이차원 전자 가스가 계면에 평행한 방향으로 이동하므로, 전자가 수평 방향으로 확산된다. 즉, 전자가 충분히 수평 방향으로 확산하여, 밴드 밴딩 영역 및 거의 평탄한 밴드 영역 내에 충분한 양의 전자가 축적된 단계에서, 전자가 n－Aly1Gay2Iny3N의 장벽을 넘어 p층측으로 이동한다. 즉, 전류가 p층측으로부터 n층측으로 흐르기까지, 일단 수평 방향으로 전자의 확산이 실현된다. 이에 따라, 활성층 내를 흐르는 전류가 수평 방향으로 확산되므로, 활성층 전체에서 발광시킬 수 있어, 발광 효율을 높일 수 있다.
한편, 본 발명자 들의 예의 연구에 의해, InxGa1 － xN의 막 두께를 25nm보다도 두껍고, 예를 들면 30nm로 한 경우, 결정 결함 등의 문제가 나타나, 광 출력이 저하되는 것을 알았다. 즉, InxGa1 － xN의 막 두께는, 결정 결함이 생기지 않는 임계 막 두께 이하로 하는 것이 바람직하다.
따라서, 상기와 같이, InxGa1 － xN의 막 두께를 10nm 이상 25nm 이하로 함으로써, 종래의 LED 소자보다도, 광 출력을 향상시키는 효과가 얻어진다. 또한, 후술하는 바와 같이, InxGa1 － xN의 막 두께를 상기 범위 내로 함으로써, 소자의 ESD(Electro Static Discharge：정전기 방전)에 대한 내압을 향상시키는 효과도 얻어진다.
또한, n－Aly1Gay2Iny3N로 한 제4 반도체층에 포함되는 In 조성은 0이어도 상관없다. 다만, 제4 반도체층에 In을 5% 이내의 범위에서 포함시킴으로써, 광 출력을 더욱 향상시키는 효과가 얻어진다.
또한, 본 발명의 LED 소자는, 상기 제3 반도체층의 밴드 갭 에너지가, 상기 제1 반도체층 및 상기 제4 반도체층의 각각의 밴드 갭 에너지보다도 작은 것을 다른 특징으로 한다. 이러한 구성으로 함으로써, 제3 반도체층과 제4 반도체층의 계면에 이차원 전자 가스층을 형성할 수 있다.
또한, 본 발명자 들의 예의 연구에 의해, 제4 반도체층인 n－Aly1Gay2Iny3N의 Si 도핑 농도를, 1×1018/㎤ 이상, 5×1018/㎤ 이하로 함으로써, 이러한 광 출력의 향상 효과를 담보할 수 있는 것을 알았다. 예를 들면, Si 도핑 농도를 5×1017/㎤와 같은, 1×1018/㎤보다도 적은 값으로 한 경우에는, 절대적인 캐리어 부족에 따르는 활성층 내에 있어서의 캐리어의 불균일이 발생하고, 한편, 9×1018/㎤와 같은, 5×1018/㎤보다도 높은 값으로 한 경우에는 드룹(droop) 현상이 발생하여, 어느것이나 모두 높은 광 출력이 얻어지지 않는 것을 알았다.
따라서, InxGa1 － xN의 막 두께를 10nm 이상 25nm 이하로 한 다음, 다시 n－Aly1Gay2Iny3N의 Si 도핑 농도를, 1×1018/㎤ 이상, 5×1018/㎤ 이하로 함으로써, 종래의 LED 소자보다도, 더욱 광 출력을 향상시키는 효과가 얻어진다.
또한, 상기 전류 확산층을, 상기 제3 반도체층과 상기 제4 반도체층이 복수쌍 적층됨으로써, 상기 헤테로 접합을 복수 갖는 구성으로서 실현되어도 상관없다.
이러한 구성으로 한 경우, 헤테로 접합의 계면이 복수 형성되므로, 이차원 전자 가스층이 형성되는 전자 우물이 복수 형성된다. 또한, 전자 축적층으로서 기능하는 InxGa1 － xN에 의한 전자 우물도 복수 형성된다. 이에 따라, 전류 확산의 효과를 더욱 높일 수 있다.
본 발명의 LED 소자는, 지지 기판 상에 질화물 반도체층을 c축 성장시켜 이루어지는 LED 소자로서, 상기 지지 기판의 상층에 형성된 언도핑층과, 상기 언도핑층의 상층에 형성되어, n형 질화물 반도체로 구성되는 제5 반도체층과, 상기 제5 반도체층의 상층에, Si 도핑 농도가 1×1018/㎤ 이상, 1×1019/㎤ 이하인 n－Alx1Gax2Inx3N(0＜x1＜1, 0＜x2＜1, 0≤x3≤0.05, x1＋x2＋x3=1)로 구성되는 제6 반도체층과, 막 두께가 10nm 이상, 25nm 이하의 InyGa1 － yN으로 구성되는 제7 반도체층의 적층 구조로 형성된 헤테로 구조체와, 상기 헤테로 구조체의 상층에 형성되어, p형 질화물 반도체로 구성되는 제8 반도체층을 구비하고, 피크 발광 파장이 362nm 이상, 395nm 이하인 것을 특징으로 한다.
n－Alx1Gax2Inx3N(0＜x1＜1, 0＜x2＜1, 0≤x3≤0.05, x1＋x2＋x3=1)로 구성되는 제6 반도체층과 InyGa1 － yN로 구성되는 제7 반도체층의 헤테로 접합에 의해, 양 재료의 밴드 갭의 상이로부터, 양 층의 계면에 밴드 밴딩 영역이 형성된다. 이 밴드 밴딩 영역에, 수평 방향으로 이동도가 높은 이차원 전자 가스층이 형성된다. 또한, 이하에 있어서, 제6 반도체층을, 적절히 「n－Alx1Gax2Inx3N」로 약기한다.
InyGa1 － yN의 In 비율, 즉 y값은, LED 소자의 피크 발광 파장을 결정짓는다. InyGa1－ yN의 In 비율을 적게 하면, LED 소자로부터의 피크 발광 파장이 단파장측으로 이동하고, 반대로 In 비율을 많게 하면 피크 발광 파장이 장파장측으로 이동한다.
여기서, 피크 발광 파장을 395nm보다 긴 값, 예를 들면 400nm로 하면, InyGa1－ yN의 In 비율이 너무 높아진다. 결과적으로, 피에조 전계에 기인한 에너지 밴드의 일그러짐이 발생하여, 양자 슈타르크 효과에 의해서 발광 효율이 저하하는 것에 추가하여, InyGa1 － yN층에서 격자 완화가 일어나므로, 미스피트 전위가 생성되어 발광 효율의 저하가 발생한다. 한편으로, 피크 발광 파장을 362nm보다 짧은 값, 예를 들면 357nm로 하고자 하면, InyGa1 － yN의 In 비율을 매우 낮게 하지 않으면 안된다. 그러나, 본 구성에 있어서는, 종래의 MQW를 갖는 LED 소자와는 달리, InyGa1－ yN의 막 두께를 10nm 이상, 25nm 이하로 하는 두꺼운 막으로 형성하고 있다. 이 때문에, In의 소량 첨가가 어렵고, 357nm과 같은 단파장의 광을 실현하는 것이 어렵다. 이러한 이유로부터, 본 발명의 LED 소자는 피크 발광 파장이 362nm 이상, 395nm 이하의 소자에 적합하다.
전술한 것처럼, 본 발명의 LED 소자는, InyGa1 － yN층을, 일반적인 MQW 구조의 우물층을 구성하기 위해서 형성되는 InyGa1 － yN의 막 두께(예를 들면 2nm 정도)보다도, 충분히 두꺼운 10nm 이상 25nm 이하로 하고 있다. 일반적인 MQW 구조에서는, 양자 슈타르크 효과에 의한 발광 비율의 저하를 막기 위해서, InyGa1 － yN의 막 두께를 2nm 정도, 두꺼워도 최고 7nm 이하로 되어 있다.
그러나, 본 발명의 LED 소자에서는, 헤테로 구조체를 구성하는 InyGa1 － yN의 막 두께를, 10nm 이상 25nm 이하로 하고 있다. 이와 같이, 막 두께를 크게 함으로써, InyGa1 － yN에 의해서 형성되는 거의 평탄한 밴드 영역을 넓게 하여, 전자를 확보하는 용량을 증가시킬 수 있다. 이 영역에 전자가 충분히 축적될 때까지 동안, n－Alx1Gax2Inx 3N에 의해서 형성되는 장벽을 전자가 넘을 수 없다. 이 동안, 이차원 전자 가스가 계면에 평행한 방향으로 이동하므로, 전자가 수평 방향으로 확산한다. 즉, 전자가 충분히 수평 방향으로 확산하여, 밴드 밴딩 영역 및 거의 평탄한 밴드 영역 내에 충분한 양의 전자가 축적된 단계에서, 전자가 n－Alx1Gax2Inx3N의 장벽을 넘어 p층측으로 이동한다. 즉, 전류가 p층측으로부터 n층측으로 흐르기까지, 일단 수평 방향으로 전자의 확대가 실현된다. 이에 따라, 헤테로 구조체 내를 흐르는 전류가 수평 방향으로 확산되므로, 헤테로 구조체의 전체에서 발광시킬 수 있어, 발광 효율을 높일 수 있다.
한편, 본 발명자 들의 예의 연구에 의해, InyGa1 － yN의 막 두께를 25nm보다도 두껍게, 예를 들면 30nm로 한 경우, 결정 결함 등의 문제가 나타나, 광 출력이 저하하는 것을 알았다. 즉, InyGa1 － yN의 막 두께는, 결정 결함이 생기지 않는 임계 막 두께 이하로 하는 것이 바람직하다.
따라서, 상기와 같이, InyGa1 － yN의 막 두께를 10nm 이상 25nm 이하로 함으로써, 종래의 LED 소자보다도, 광 출력을 향상시키는 효과가 얻어진다. 또한, 후술하는 바와 같이, InyGa1 － yN의 막 두께를 상기 범위 내로 함으로써, 소자의 ESD(Electro Static Discharge：정전기 방전)에 대한 내압을 향상시키는 효과도 얻어진다.
또한, n－Alx1Gax2Inx3N로 한 제6 반도체층에 포함되는 In 조성은 0이어도 상관없다. 다만, 제6 반도체층에 In을 5% 이내의 범위에서 포함시킴으로써, 광 출력을 더욱 향상시키는 효과가 얻어진다.
또한, 본 발명자 들의 예의 연구에 의해, n－Alx1Gax2Inx3N의 Si 도핑 농도를, 1×1018/㎤ 이상, 1×1019/㎤ 이하로 함으로써, 이러한 광 출력의 향상 효과를 담보할 수 있는 것을 알았다. 예를 들면, Si 도핑 농도를 5×1017/㎤과 같은, 1×1018/㎤보다도 적은 값으로 한 경우에는, 절대적인 Si 농도가 낮기 때문에, n－Alx1Gax2Inx3N층의 전도대의 스크리닝 효과가 작아, 충분한 양의 캐리어를 밴드 밴딩 영역 및 거의 평탄한 밴드 영역에 집어넣을 수 없다. 이에 따라, 높은 광 출력이 얻어지지 않는 것을 알았다. 한편, 2×1019/㎤과 같은, 1×1019/㎤보다도 높은 값으로 한 경우에는 드룹 현상이 발생하여, 높은 광 출력을 얻을 수 없는 것을 알았다.
따라서, InyGa1 － yN의 막 두께를 10nm 이상 25nm 이하로 한 다음, 다시 n－Alx1Gax2Inx3N의 Si 도핑 농도를, 1×1018/㎤ 이상, 1×1019/㎤ 이하로 함으로써, 종래의 LED 소자보다도, 더욱 광 출력을 향상시키는 효과가 얻어진다.
또한, 본 발명자 들의 예의 연구에 의해, 상기 구성에 의하면, 종래의 MQW를 구비한 LED 소자와 비교하여, Si 도핑 농도를 높게 할 수 있으므로, 고전류 주입시에 있어서의 동작 전압을 저감시키는 효과도 얻어지는 것을 알았다.
또한, 상기 헤테로 구조체를 복수 주기 반복하여 이루어지는 다층 구조부를 가지고, 상기 다층 구조부의 최상층에 위치하는 상기 헤테로 구조체의 상층에, 상기 제8 반도체층이 형성되는 구성으로 해도 상관없다.
이러한 구성으로 한 경우, 헤테로 접합의 계면이 복수 형성되므로, 이차원 전자 가스층이 형성되는 영역이 복수 형성된다. 또한, 전자 축적층으로서 기능하는, InyGa1 － yN에 의해서 형성되는 거의 평탄한 밴드 영역도 복수 형성된다. 이에 따라, 전류 확산의 효과를 더욱 높일 수 있어 광 출력을 더욱 향상시킬 수 있다.
본 발명에 의하면, n형 클래드층을 결정 결함이 초래하지 않는 범위 내의 막 두께로 형성하면서도, 수평 방향에의 전류 확산을 실현할 수 있으므로, 발광 효율이 높은 LED 소자를 실현할 수 있다.
도 1은 본 발명의 LED 소자의 구조를 나타내는 개략 단면도이다.
도 2는 InxGa1 － xN의 In 조성을 변화시켰을 때의, 활성층을 흐르는 전류와 LED 소자로부터 얻어지는 광 출력의 관계를 나타내는 그래프이다.
도 3a는 전류 확산층의 이상적인 에너지 밴드도를 모식적으로 나타낸 것이다.
도 3b는 전류 확산층의 에너지 밴드도를 피에조 전계의 영향을 반영하여 모식적으로 나타낸 것이다.
도 3c는 전류 확산층의 전도대의 에너지 밴드도를, 반도체 재료의 상호 작용을 반영시켜 모식적으로 나타낸 것이다.
도 4는 InxGa1 － xN의 막 두께를 변화시켰을 때의, 활성층을 흐르는 전류와 LED 소자로부터 얻어지는 광 출력의 관계를 나타내는 그래프이다.
도 5는 InxGa1 － xN의 막 두께와 LED 소자의 수율의 관계를 나타내는 표이다.
도 6은 AlGaN의 Si 도핑 농도를 변화시켰을 때의, 활성층을 흐르는 전류와 LED 소자로부터 얻어지는 광 출력의 관계를 나타내는 그래프이다.
도 7은 전류 확산층의 전도대의 에너지 밴드도를, 반도체 재료의 상호 작용을 반영시켜 모식적으로 나타낸 것이다.
도 8a는 본 발명의 LED 소자의 다른 구조를 나타내는 개략 단면도이다.
도 8b는 도 8a의 구성에 있어서의 전류 확산층의 전도대의 에너지 밴드도를, 반도체 재료의 상호 작용을 반영시켜 모식적으로 나타낸 것이다.
도 9는 제4 반도체층에 포함되는 In 조성을 다르게 하여 제작한 LED 소자에 대하여 공급한 전류와 광 출력의 관계를 나타내는 그래프이다.
도 10은 본 발명의 LED 소자의 구조를 나타내는 개략 단면도이다.
도 11은 본 발명의 LED 소자의 다른 구조를 나타내는 개략 단면도이다.
도 12는 본 발명의 LED 소자의 다른 구조를 나타내는 개략 단면도이다.
도 13은 InyGa1 － yN층의 In 조성을 변화시켜 소자의 피크 발광 파장을 변화시켰을 때의, LED 소자의 피크 발광 파장과 LED 소자로부터 얻어지는 광 출력의 관계를 나타내는 그래프이다.
도 14a는 헤테로 구조체의 이상적인 에너지 밴드도를 모식적으로 나타낸 것이다.
도 14b는 헤테로 구조체의 에너지 밴드도를 피에조 전계의 영향을 반영하여 모식적으로 나타낸 것이다.
도 14c는 헤테로 구조체의 전도대의 에너지 밴드도를, 반도체 재료의 상호 작용을 반영시켜 모식적으로 나타낸 것이다.
도 14d는 헤테로 구조체의 전도대의 에너지 밴드도를, 반도체 재료의 상호 작용을 반영시켜 모식적으로 나타낸 것이다.
도 15는 InGaN층의 막 두께를 변화시켰을 때의, LED 소자를 흐르는 전류와 LED 소자로부터 얻어지는 광 출력의 관계를 나타내는 그래프이다.
도 16은 헤테로 구조체의 전도대의 에너지 밴드도를, 반도체 재료의 상호 작용을 반영시켜 모식적으로 나타낸 것이다.
도 17은 InyGa1 － yN층의 막 두께와 LED 소자의 수율의 관계를 나타내는 표이다.
도 18은 헤테로 구조체를 구성하는 AlGaN층의 Si 도핑 농도를 변화시켰을 때의, LED 소자를 흐르는 전류와 LED 소자로부터 얻어지는 광 출력의 관계를 나타내는 그래프이다.
도 19는 MQW를 구성하는 AlGaN의 Si 도핑 농도를 변화시켰을 때의, 종래의 LED 소자를 흐르는 전류와 LED 소자로부터 얻어지는 광 출력의 관계를 나타내는 그래프이다.
도 20은 헤테로 구조체의 전도대의 에너지 밴드도를, 반도체 재료의 상호 작용을 반영시켜 모식적으로 나타낸 것이다.
도 21은 LED 소자의 전류 전압 특성을 그래프화한 것이다.
도 22는 제6 반도체층에 포함되는 In 조성을 다르게 하여 제작한 LED 소자에 대하여 공급한 전류와 광 출력의 관계를 나타내는 그래프이다.
도 23은 종래의 LED 소자의 구조를 나타내는 개략 단면도이다.
도 24는 종래의 LED 소자의 구조를 나타내는 개략 단면도이다.
＜＜제1 실시 형태＞＞
본 발명의 제1 실시 형태에 대하여 설명한다.
［구조］
도 1은 본 발명의 LED 소자(101)의 구조를 나타내는 개략 단면도이다. 또한, 도 23에 도시하는 LED 소자(190)와 동일한 구성 요소에 대해서는, 동일한 부호를 붙이고 있다. 또한, 이하의 각 도면에 있어서, 실제의 치수비와 도면 상의 치수비는 반드시 일치하지 않는다.
LED 소자(101)는, LED 소자(190)와 비교해 전류 확산층(103)을 추가적으로 구비하는 점이 상이하다. 즉, LED 소자(101)는, 사파이어 등의 지지 기판(111)의 상층에, 아래로부터 순서대로 언도핑층(113), n형 클래드층(115)(「제1 반도체층」에 대응), 전류 확산층(103), 활성층(117), p형 클래드층(119)(「제2 반도체층」에 대응), 및 p형 컨택트층(121)을 구비하는 구성이다. 또한, LED 소자(190)와 마찬가지로, 필요에 따라서 활성층(117)과 p형 클래드층(119)의 사이에, 라스트 배리어층을 갖는다(도시하지 않음).
(지지 기판(111))
지지 기판(111)은 사파이어 기판으로 구성된다. 또한, 사파이어 외, Si, SiC, GaN, YAG 등으로 구성해도 상관없다.
(언도핑층(113))
언도핑층(113)은 GaN으로 형성된다. 보다 구체적으로는, GaN으로 이루어지는 저온 버퍼층과, 그 상층에 GaN으로 이루어지는 하지층에 의해서 형성된다.
(n형 클래드층(115))
n형 클래드층(115)은, n－AlnGa1 －nN(0＜n＜1)로 구성된다. 또한, 언도핑층(113)에 접촉하는 영역에 n－GaN로 구성되는 층(보호층)를 포함하는 구성으로 해도 상관없다. 이 경우, 보호층에, Si, Ge, S, Se, Sn, Te 등의 n형 불순물이 도핑되어 있고, 특히 Si가 도핑되어 있는 것이 바람직하다.
또한, 본 실시 형태에서는, 일예로서 n형 클래드층(115)을 n－Al0 .1Ga0 .9N으로 형성하고 있다.
(활성층(117))
활성층(117)은, 예를 들면 InaGa1 －aN(0＜a≤1)로 이루어지는 우물층과 AlbGa1 －bN(0＜b≤1)로 이루어지는 장벽층이 반복하여 이루어지는 다중 양자 우물 구조(MQW)를 갖는 반도체층으로 형성된다. 이들 층은 논도핑이거나 p형 또는 n형에 도핑되어 있어도 상관없다.
본 실시 형태에서는, 일례로서 활성층(117) 중 우물층을 In0 .04Ga0 .96N, 장벽층을 Al0 .06Ga0 .94N으로 하고, 이 우물층과 장벽층이 5주기 반복됨으로써 활성층(117)을 형성하고 있다. LED 소자(101)에 있어서, 이 반복 주기수는 5에 한정되지 않는다.
(p형 클래드층(119))
p형 클래드층(119)은, 예를 들면 p－AlcGa1 －cN(0＜c≤1)로 구성되고, Mg, Be, Zn, C 등의 p형 불순물이 도핑되어 있다. 본 실시 형태에서는, 일례로서 p형 클래드층(119)을 p－Al0 .3Ga0 .7N과 p－Al0 .07Ga0 .93N의 적층 구조로 형성하고 있다. 또한, p형 컨택트층(121)에 접촉하는 영역에 GaN으로 구성되는 층(보호층)을 포함하는 구성으로 해도 상관없다. 이 경우, 보호층에, Mg, Be, Zn, C 등의 p형 불순물이 도핑되어 있다.
(p형 컨택트층(121))
p형 컨택트층(121)은, 예를 들면 p－GaN으로 구성된다. 특히 Mg, Be, Zn, C 등의 p형 불순물이 고농도로 도핑되어 p＋－GaN층으로 구성된다.
(전류 확산층(103))
전류 확산층(103)은, InxGa1 －xN(0＜x≤0.05)로 이루어지는 층(「제3 반도체층」에 대응)과, n－Aly1Gay2Iny3N(0＜y1＜1, 0＜y2＜1, 0≤y3≤0.05, y1＋y2＋y3=1)로 이루어지는 층(「제4 반도체층」에 대응)의 헤테로 접합에 의해서 형성된다. 이 중, 제3 반도체층을 구성하는 InxGa1 － xN의 막 두께는 10nm 이상 25nm 이하이다.
［전류 확산층(103)의 효과 설명］
이하, 상기 구성의 전류 확산층(103)을 구비함으로써, LED 소자(101)가 종래의 LED 소자(190)보다도 발광 효율이 향상함에 대하여, 실시예를 참조하여 설명한다.
(제3 반도체의 In 조성에 관한 고찰)
도 2는, 전류 확산층(103)을 구성하는 InxGa1 － xN(제3 반도체층)의 In 조성, 즉 x값을 변화시켰을 때의, 활성층(117)을 흐르는 전류와 LED 소자(101)로부터 얻어지는 광의 출력의 관계를 나타내는 그래프이다. 또한, 비교를 위해, 전류 확산층(103)을 설치하지 않은 종래의 LED 소자(190)의 데이터도 싣고 있다.
In 조성이 2%, 5%인 경우는, 모두 종래의 LED 소자(190)보다도 광 출력이 크게 얻어지는 것을 알 수 있다. 한편, In 조성을 10%로 한 경우, 종래의 LED 소자(190)보다도 광 출력이 저하되어 있는 것을 알 수 있다. 이 결과는, 이하를 시사하는 것으로 생각할 수 있다.
도 3a 및 도 3b는, 전류 확산층(103)의 에너지 밴드도를 모식적으로 나타낸 것이다. 또한, 이하에서는, 각 원자의 조성에 관해서 주목하지 않는 경우에는, 제3 반도체층을 InGaN, 제4 반도체층을 AlGaN로 각각 표기하는데, 이는 질소 이외의 원자의 비율이 1：1인 것을 규정하고 있는 것은 아니다. 또한, 여기서는, 제4 반도체층에 포함되는 In 조성을 0%인 것으로 하여 (n－AlyGa1 － yN) 설명하는데, In을 5% 이내의 범위에서 포함하는 제4 반도체층이어도 동일한 논의가 가능하다.
InGaN에 비해 AlGaN의 쪽이, 밴드 갭이 크다. 이 때문에, 도 3a에 나타내는 바와 같이, 후술하는 분극 전계의 영향을 고려하지 않으면, n형 클래드층(115)을 구성하는 n－AlGaN과, 전류 확산층(103)의 AlGaN의 사이에서, InGaN에 의한 거의 평탄한 밴드 영역이 형성된다. 여기서, 전류 확산층(103)을 구성하는 InGaN의 막 두께는, 활성층(117)을 구성하는 InGaN의 막 두께(예를 들면 2nm)보다도 훨씬 두껍고, 10nm 이상 25nm 이하로 구성되기 때문에, 거의 평탄한 밴드 영역이 넓게 형성된다.
LED 소자(101)에서는, InGaN층에 의해서 형성되는 평탄한 밴드 영역의 면에 수직인 c축 방향으로 압전 분극(피에조 분극)이 발생한다.
도 3b는, 이 피에조 전계의 영향을 고려하여 그려진 전류 확산층(103)의 에너지 밴드를 모식적으로 나타낸 것이다. 피에조 전계에 의해, 에너지 밴드에 일그러짐이 발생한다.
에너지 밴드의 일그러짐이 증대하면, 전자와 정공의 파동 함수의 중복이 감소하고, 전자와 정공이 재결합함으로써 발광하는 비율이 저하하는, 이른바 양자 슈타르크 효과가 발생한다. 이 일그러짐은, InGaN 중의 In 조성비가 커질수록 커진다. 도 2에 있어서, In 조성을 10%로 증가시킨 경우에, 전류 확산층(103)을 설치하지 않은 종래의 LED 소자(190)보다도 광 출력이 저하되어 있는 것은, 이 양자 슈타르크 효과가 나타나는 것으로 생각할 수 있다.
한편, In 조성이 2%, 5%인 경우에는, 종래의 LED 소자(190)보다도 광 출력이 증가한다. 이 이유는, 이하의 내용을 생각할 수 있다.
도 3a에 나타낸 것처럼, InGaN에 비해 AlGaN는 전자적인 밴드 갭이 크다. 도 3a에는, 전도대(130), 원자가띠(131), 및 InGaN의 페르미 준위(132) 및 AlGaN의 페르미 준위(133)가 나타나 있다. 또한, 도 3a에서는, InGaN와 AlGaN의 사이의 상호 작용은 고려되어 있지 않다.
도 3c는 2개의 반도체 재료의 상호 작용을 반영시킨 전도대(130)의 상태를 모식적으로 나타낸 것이다. 페르미 준위(132 및 133)는 서로 등위로 되지만, AlGaN와 InGaN의 에너지 밴드의 불연속성에 의해, p층에 가까운 AlGaN층의 전도대는 하방으로 당겨지고, 밴드 밴딩 영역(141)이 발생한다. 이 밴드 밴딩 영역(141) 내에 있어서, 수평 방향으로 이동도가 높은 2차원 전자 가스층이 형성된다. 또한, 상술한 것처럼, InGaN층의 막 두께를 크게 함으로써, 거의 평탄한 밴드 영역(142)이 확대되어, 많은 전자를 축적할 수 있으므로, AlGaN와 InGaN의 계면에 형성되는 밴드 밴딩 영역(141), 및 InGaN의 거의 평탄한 밴드 영역(142)에 전자가 축적될 때까지, AlGaN의 포텐셜을 초과하여 전자가 오버플로우하는 일이 없다. 즉, 수평 방향으로의 전자의 이동이 도모되어, 이 결과, 수평 방향으로의 전류 확산을 실현할 수 있다. 즉, AlGaN와 InGaN에 의해 전류 확산층(103)이 실현된다.
이상에 의해, InGaN의 In 비율을 0%보다 높고 5% 이하로 함으로써, LED 소자(101)의 광 출력을 향상시키는 효과가 얻어지는 것을 알 수 있다.
또한, 특히, InGaN의 막 두께를 크게 함으로써, 전류 확산 효과를 높일 수 있어, 광 출력의 향상에 더욱 기여하고 있다. 이 점에 대하여, 다음에 설명한다.
(제3 반도체의 막 두께에 관한 고찰)
상술한 것처럼, InGaN이 거의 평탄한 밴드 영역(142)을 형성하므로, 전자를 축적하는 능력을 높이는 의미에 있어서, 제3 반도체(InGaN)의 막 두께를 크게 하는 것이 바람직하다고 할 수 있다. 그러나, GaN와 InGaN의 격자 정수의 차이에 기인하여, InGaN의 막 두께를 너무 크게 하면, 격자 완화가 생겨, 밴드 밴딩 영역(141) 및 거의 평탄한 밴드 영역(142)에 전자를 충분히 축적시킬 수 없게 된다.
도 4는, InGaN의 막 두께를 변화시켰을 때의, 활성층을 흐르는 전류와 LED 소자로부터 얻어지는 광 출력의 관계를 나타내는 그래프이다. 또한, In 조성은 2%로 했다. 도 4에 의하면, InGaN의 막 두께 10nm에 있어서, 전류 확산층(103)을 구비하지 않는 종래의 LED 소자(190)와 동등한 광 출력이 얻어지고, InGaN의 막 두께를 15nm, 20nm, 25nm로 한 경우에는, 종래보다도 높은 광 출력이 얻어지는 것을 알 수 있다. 또한, InGaN의 막 두께를 15nm로 했을 때에, 인가 전류치가 넓은 범위에서 가장 높은 광 출력이 얻어지고 있다.
이에 대하여, InGaN의 막 두께를 30nm로 한 경우에는, 종래의 LED 소자(190)보다도 광 출력이 저하되어 있다. 이는, 막 두께를 30nm로 한 경우에는, 상술한 격자 완화에 의한 결정 결함이 생겨, 면 내의 전류의 균일성이 저하한 결과, 광 출력이 저하한 것으로 생각된다.
또한, 도 4에 나타내는 바와 같이, InGaN의 막 두께를 10nm보다 작은 5nm로 한 경우에도, 종래의 LED 소자(190)보다도 광 출력이 저하했다. 이는, 도 3b를 참조하여 상술한 것처럼, 피에조 전계의 영향을 크게 받음으로써 InGaN에 의해서 형성되는 거의 평탄한 밴드 영역(142)에도 경사가 발생하여, 전자를 축적하는 능력이 저하한 것이 이유라고 생각된다.
이상에 의해, InGaN의 막 두께를 10nm 이상 25nm 이하로 함으로써, LED 소자(101)의 광 출력을 향상시키는 효과가 얻어지는 것을 알 수 있다.
또한, InGaN의 막 두께를 두껍게 함으로써, LED 소자 자체의 내압 특성이 향상되어, 수율을 향상시키는 효과가 얻어진다. 도 5는, InGaN의 막 두께와 LED 소자의 수율 관계를 나타내는 표이다.
전류 확산층(103)을 구성하는 제4 반도체층(여기에서는 AlGaN)의 막 두께를 20nm에 고정하고, 제3 반도체층(InGaN)의 막 두께를 3nm, 5nm, 10nm, 20nm와 다르게 한 LED 소자(101)를 제작했다. 그리고, 각 LED 소자(101)에 대하여, 500V의 순방향 전압 및 역방향 전압을 각각 인가한 후, 역방향 바이어스로서 -5V를 인가했을 때에 흐르는 역방향 전류를 측정한다. 이 때, 해당 역방향 전류의 절대치가 5μA 이하(또는 미만)인 것을 양호한 소자로 하고, 역방향 전류의 절대치가 5μA를 초과하는 것을 불량 소자로 하여, 수율을 측정했다.
도 5에 의하면, InGaN의 막 두께를 가장 두껍게 한 20nm일 때가 가장 수율이 높고, InGaN의 막 두께를 가장 얇게 한 3nm일 때가 가장 수율이 낮다. 또한, InGaN의 막 두께를 3nm, 5nm, 10nm, 20nm으로 순서대로 두껍게 함에 따라 수율이 높아지고, InGaN의 막 두께가 10nm 이상이 되면, 수율의 양화(良化) 경향은 둔화된다.
이러한 현상이 발생한 이유는, 전류 확산층(103)을 구성하는 제3 반도체층(InGaN)의 막 두께가 두꺼워짐으로써, 제3 반도체층(InGaN)과 제4 반도체층(AlGaN)의 사이에 이차원 전자 가스층이 생기기 쉬워지기 때문이라고 생각된다. 상술한 것처럼, 이차원 전자 가스층은 수평 방향으로 전류를 확산시키는 효과를 가지지만, 이에 따라 좁은 영역에 전류가 집중하기 어려워져, 전계가 완화된다. 이 결과, 순간적으로 고전압이 인가된 경우에도, 전류 확산층(103)에 있어서 전계가 확산되는 결과, 전계가 집중하기 어려워져, 소자의 파괴가 일어나기 어려워지는 것으로 생각된다.
(제4 반도체의 Si 도핑 농도에 관한 고찰)
도 6은, 전류 확산층(103)을 구성하는 제4 반도체(AlGaN)의 Si 도핑 농도를 변화시켰을 때의, 활성층을 흐르는 전류와 LED 소자로부터 얻어지는 광 출력의 관계를 나타내는 그래프이다. 또한, InGaN의 In 조성을 2%로 하고, 막 두께를 15nm로 했다.
도 6에 의하면, Si 도핑 농도가 3×1018(/㎤)일 때가, 가장 높은 광 출력을 나타내고 있다. 또한, 1×1018(/㎤), 3×1018(/㎤), 5×1018(/㎤)인 경우에는, 모두 종래의 LED 소자(190)보다 높은 광 출력을 나타내고 있는 것을 알 수 있다(도 4 참조). 이에 대하여, Si 도핑 농도가 1×1018(/㎤)보다도 낮은 5×1017(/㎤)인 경우와, 5×1018(/㎤)보다도 높은 9×1018(/㎤)인 경우에는, 종래의 LED 소자(190)보다 광 출력이 저하되어 있는 것을 알 수 있다(도 4 참조).
이는, AlGaN의 Si 도핑 농도가 5×1017(/㎤)인 경우에는, 절대적인 Si 농도가 낮기 때문에, 활성층(117) 내에서 Si의 불균일이 생겨 광 출력이 저하되는 것으로 생각된다. 한편, AlGaN의 Si 도핑 농도가 9×1018(/㎤)인 경우에는, 전자의 오버플로우에 의해서 발광 재결합 확률이 저하하고, 내부 발광 효율이 악화되는, 이른바 드룹 현상이 발생하므로, 광 출력이 저하되는 것으로 생각된다.
이상에 의해, 전류 확산층(103)을 구성하는 AlGaN의 Si 농도를 1×1018(/㎤) 이상 5×1018(/㎤) 이하로 함으로써, LED 소자(101)의 광 출력을 더욱 향상시키는 효과가 얻어지는 것을 알 수 있다.
전도대(130)의 스크리닝 효과에 대하여, 도 7을 참조하여 설명한다. 도 7(a)는, 전류 확산층(103)을 구성하는 AlGaN에의 Si 도핑을 하지 않은 경우, 도 7(b)는, 전류 확산층(103)을 구성하는 AlGaN의 Si 도핑 농도를 3×1018/㎤로 한 경우의, 전류 확산층(103)의 전도대(130)를 모식적으로 나타낸 것이다.
전술한 것처럼, 언드핑층(113)을 구성하는 GaN 결정의 c면 상에, n형 클래드층(115)을 구성하는 AlGaN를 결정 성장시킨 경우, 격자 정수차에 의거하는 피에조 전계가 발생한다. 이 전계에 기인하여, n형 클래드층(115)을 구성하는 n－AlGaN, 및 전류 확산층(103)을 구성하는 AlGaN층과 InGaN층에 의해서 형성되는 전도대(130)에 경사가 발생한다(영역 151). 이 경사의 존재는, p층측(도면상 우측)으로의 전자의 이동을 방해해 버린다. 이에 대하여, AlGaN층에 Si를 도핑하면, 피에조 전계를 없애는 방향으로 전계가 작용하므로, 전도대(130)를 눌러 내리는 효과가 작용한다. 이 결과, 전도대(130)의 경사가 완화되어(영역(152)), n층측으로부터 전자를 밴드 밴딩 영역(141) 및 거의 평탄한 밴드 영역(142)으로 주입하기 쉬워진다.
특히, 100A/㎠ 정도의 고주입 디바이스로서 LED 소자(101)를 설계하는 경우에 있어서는, 보다 많은 전자를 주입할 수 있는 구성으로 하는 것이 바람직하다. 이 결과로부터도, AlGaN층에 대하여 도핑하는 Si 농도는 높게 하는 것이 바람직하다. 단, 너무 높게 하면, 전술한 것처럼 드룹 현상이 발생하므로, 1×1018/㎤ 이상, 5×1018/㎤ 이하의 Si 도핑 농도로 함으로써, 광 출력을 향상시키는 것이 가능해진다.
［LED 소자(101)의 제조 방법］
다음에, 본 발명의 LED 소자(101)의 제조 방법에 대하여 설명한다. 또한, 하기 제조 방법으로 설명하는 제조 조건이나 막 두께 등의 치수는, 어디까지나 일례이며, 이러한 수치에 한정되는 것은 아니다.
＜단계 S1＞
우선, 지지 기판(111) 상에, 언도핑층(113)을 형성한다. 예를 들면, 이하의 공정에 의해 행해진다.
(지지 기판(111)의 준비)
지지 기판(111)으로서 사파이어 기판을 이용하는 경우, c면 사파이어 기판의 클리닝을 행한다. 이 클리닝은, 보다 구체적으로는, 예를 들면 MOCVD(Metal Organic Chemical Vapor Deposition：유기 금속 화학 기상 증착) 장치의 처리로 내에 c면 사파이어 기판을 배치하고, 처리로 내에 유량이 10slm의 수소 가스를 흐르게하면서, 노 내 온도를 예를 들면 1150℃로 승온시킴으로써 행해진다.
(언도핑층(113)의 형성)
다음에, 지지 기판(111)(c면 사파이어 기판)의 표면에, GaN으로 이루어지는 저온 버퍼층을 형성하고, 또한 그 상층에 GaN으로 이루어지는 하지층을 형성한다. 이들 저온 버퍼층 및 하지층이 언도핑층(113)에 대응한다.
언도핑층(113)의 보다 구체적인 형성 방법은 예를 들면 이하와 같다. 우선, MOCVD 장치의 노 내 압력을 100kPa, 노 내 온도를 480℃으로 한다. 그리고, 처리로 내에 캐리어 가스로서 유량이 각각 5slm인 질소 가스 및 수소 가스를 흐르게 하면서, 원료 가스로서, 유량이 50μmol/min의 트리메틸갈륨(TMG) 및 유량이 250000μmol/min의 암모니아를 처리로 내에 68초간 공급한다. 이에 따라, 지지 기판(111)의 표면에, 두께가 20nm의 GaN으로 이루어지는 저온 버퍼층을 형성한다.
다음에, MOCVD 장치의 노 내 온도를 1150℃로 승온한다. 그리고, 처리로 내에 캐리어 가스로서 유량이 20slm의 질소 가스 및 유량이 15slm의 수소 가스를 흐르게 하면서, 원료 가스로서, 유량이 100μmol/min의 TMG 및 유량이 250000μmol/min의 암모니아를 처리로 내에 30분간 공급한다. 이에 따라, 제1 버퍼층의 표면에, 두께가 1.7㎛인 GaN으로 이루어지는 하지층을 형성한다.
＜단계 S2＞
다음에, 언도핑층(113)의 상층에, n－AlnGa1 －nN(0＜n≤1)로 구성되는 n형 클래드층(115)을 형성한다.
n형 클래드층(115)의 보다 구체적인 형성 방법은 예를 들면 이하와 같다. 우선, MOCVD 장치의 노내 압력을 30kPa로 한다. 그리고, 처리로 내에 캐리어 가스로서 유량이 20slm인 질소 가스 및 유량이 15slm인 수소 가스를 흐르게하면서, 원료 가스로서 유량이 94μmol/min인 TMG, 유량이 6μmol/min인 트리메틸알루미늄(TMA), 유량이 250000μmol/min인 암모니아 및 유량이 0.025μmol/min인 테트라에틸실란을 처리로 내에 30분간 공급한다. 이에 따라, Al0 .06Ga0 .94N의 조성을 가지고, Si 농도가 3×1019/㎤이고 두께가 1.7㎛인 고농도 전자 공급층을 언도핑층(113)의 상층에 형성한다. 즉, 이 공정에 의해서, 적어도 상면의 영역에 관해서는 Si 농도가 3×1019/㎤이고 두께가 1.7㎛인 고농도 전자 공급층을 갖는 n형 클래드층(115)이 형성된다.
또한, 여기서는, n형 클래드층(115)에 포함되는 n형 불순물로서 실리콘(Si)을 이용하는 것으로서 설명했는데, 게르마늄(Ge), 유황(S), 셀렌(Se), 주석(Sn) 및 테룰(Te) 등을 이용할 수도 있다. 또한, 이들 중에서는, 특히 실리콘(Si)이 바람직하다.
＜단계 S3＞
다음에, n형 클래드층(115)의 상층에, InxGa1 －xN(0＜x≤0.05)로 이루어지는 제3 반도체층과, n－AlyGa1 －yN(0＜y≤1)로 이루어지는 제4 반도체층을 형성함으로써, 전류 확산층(103)을 형성한다.
전류 확산층(103)의 보다 구체적인 형성 방법은 예를 들면 이하와 같다. 우선, MOCVD 장치의 노 내 압력을 100kPa, 노 내 온도를 830℃으로 한다. 그리고, 처리로 내에 캐리어 가스로서 유량이 15slm인 질소 가스 및 유량이 1slm인 수소 가스를 흐르게 하면서, 원료 가스로서, 유량이 10μmol/min인 TMG, 유량이 12μmol/min인 트리메틸인듐(TMI) 및 유량이 300000μmol/min인 암모니아를 처리로 내에 360초간 공급하는 단계를 행한다. 그 후, 유량이 10μmol/min인 TMG, 유량이 1.6μmol/min인 TMA, 유량이 0.009μmol/min인 테트라에틸실란 및 유량이 300000μmol/min인 암모니아를 처리로 내에 360초간 공급하는 단계를 행한다. 이에 따라, 두께가 15nm인 InGaN 및 두께가 20nm인 n－AlGaN로 이루어지는 전류 확산층(103)이 형성된다.
＜단계 S4＞
다음에, 전류 확산층(103)의 상층에 InaGa1 －aN(0＜a≤1)로 이루어지는 우물층과 AlbGa1 －bN(0＜b≤1)로 이루어지는 장벽층이 반복하여 이루어지는 다중 양자 우물 구조를 갖는 활성층(117)을 형성한다.
활성층(117)의 보다 구체적인 형성 방법은 예를 들면 이하와 같다. 우선, MOCVD 장치의 노 내 압력을 100kPa, 노 내 온도를 830℃으로 한다. 그리고, 처리로 내에 캐리어 가스로서 유량이 15slm인 질소 가스 및 유량이 1slm인 수소 가스를 흐르게 하면서, 원료 가스로서, 유량이 10μmol/min인 TMG, 유량이 12μmol/min인 TMI 및 유량이 300000μmol/min인 암모니아를 처리로 내에 48초간 공급하는 단계를 행한다. 그 후, 유량이 10μmol/min인 TMG, 유량이 1.6μmol/min인 TMA, 0.002μmol/min인 테트라에틸실란 및 유량이 300000μmol/min인 암모니아를 처리로 내에 120초간 공급하는 단계를 행한다. 이하, 이들 2개의 단계를 반복함으로써, 두께가 2nm인 InGaN으로 이루어지는 우물층 및 두께가 7nm인 n－AlGaN으로 이루어지는 장벽층에 의한 5주기의 다중 양자 우물 구조를 갖는 활성층(117)이, 전류 확산층(103)의 상층에 형성된다.
＜단계 S5＞
다음에, 활성층(117)의 상층에, p－AlcGa1 －cN(0＜c≤1)로 구성되는 p형 클래드층(119)을 형성하고, 또한 그 상층에 고농도의 p형 컨택트층(121)을 형성한다.
p형 클래드층(119) 및 p형 컨택트층(121)의, 보다 구체적인 형성 방법은 예를 들면 이하와 같다. 우선, MOCVD 장치의 노 내 압력을 100kPa로 유지하고, 처리로 내에 캐리어 가스로서 유량이 15slm인 질소 가스 및 유량이 25slm인 수소 가스를 흐르게 하면서, 노 내 온도를 1050℃로 승온시킨다. 그 후, 원료 가스로서, 유량이 35μmol/min인 TMG, 유량이 20μmol/min인 TMA, 유량이 250000μmol/min인 암모니아 및 유량이 0.1μmol/min인 비스시클로펜타디에닐마그네슘(Cp2Mg)을 처리로 내에 60초간 공급한다. 이에 따라, 활성층(117)의 표면에, 두께가 20nm인 Al0.3Ga0.7N의 조성을 갖는 정공 공급층을 형성한다. 그 후, TMA의 유량을 9μmol/min로 변경하여 원료 가스를 360초간 공급함으로써, 두께가 120nm인 Al0.07Ga0.93N의 조성을 갖는 정공 공급층을 형성한다. 이들 정공 공급층에 의해 p형 클래드층(119)이 형성된다.
또한 그 후, TMA의 공급을 정지함과 더불어, Cp2Mg의 유량을 0.2μmol/min로 변경하여 원료 가스를 20초간 공급한다. 이에 따라, 두께가 5nm의 p－GaN으로 이루어지는 p형 컨택트층(121)이 형성된다.
또한, 여기에서는, p형 클래드층(119) 및 p형 컨택트층(121)에 포함되는 p형 불순물로서 마그네슘(Mg)을 이용하는 것으로서 설명했는데, 베릴륨(Be), 아연(Zn), 카본(C) 등을 이용할 수도 있다.
＜단계 S6＞
다음에, 단계 S1~S5를 거쳐 얻어진 웨이퍼에 대하여 활성화 처리를 행한다. 보다 구체적으로는, RTA(Rapid Thermal Anneal：급속 가열) 장치를 이용하여, 질소 분위기 하 중 650℃에서 15분간의 활성화 처리를 행한다.
그 후는, 세로형의 LED 소자를 실현하는 경우에는, 지지 기판(111)을 박리한 후, 해당 지지 기판(111)이 존재하고 있던 개소에 전극을 형성하여 n측 전극을 형성한다. 또한, 가로형의 LED 소자를 실현하는 경우에는, p측으로부터 n형 반도체층이 노출될 때까지 에칭을 행하여, n측 전극을 형성한다. 또한, 이 경우, 필요에 따라서 투명 전극 등의 전극을 형성하는 것으로 해도 상관없다. 그 후, 각 전극에 급전 단자 등을 형성하고, 필요에 따라서, 노출되어 있는 소자 측면이나 상면을 투광성이 높은 절연층으로 덮어, 와이어 본딩 등에 의해 기판과의 접속을 행한다.
［별도 실시 형태］
이하, 제1 실시 형태의 별도 실시 형태에 대하여 설명한다.
〈1〉LED 소자(101)에 있어서, InxGa1 －xN(0＜x≤0.05)로 이루어지는 층과, n－Aly1Gay2Iny3N(0＜y1＜1, 0＜y2＜1, 0≤y3≤0.05, y1＋y2＋y3=1)으로 이루어지는 층의 헤테로 접합이 복수 반복 형성되어 전류 확산층(103)을 구성해도 상관없다(도 8a 참조). 또한, 도 8b는, 도 8a의 구성에 있어서의 전류 확산층(103)의 전도대의 에너지 밴드도를, 도 3c에 따라 모식적으로 나타낸 것이다.
도 8a와 같은 구성으로 함으로써, 수평 방향으로 전류를 확산시키는 역할을 나타내는 밴드 밴딩 영역(141) 및, 전자를 축적시키는 기능을 나타내는 거의 평탄한 밴드 영역(142)을 복수 갖게 할 수 있으므로, 도 1의 구성보다도 전류 확산의 효과를 더욱 향상시킬 수 있다. 이에 따라, 광 출력을 더욱 높일 수 있다.
여기서, 전류 확산층(103)은, n형 클래드층(115)에 가장 가까운 측으로부터 InxGa1－ xN와 n－Aly1Gay2Iny3N가 주기적으로 형성됨으로써 구성되는 것으로 해도 상관없다. 또한, 이와는 반대로, 전류 확산층(103)은, n형 클래드층(115)에 가장 가까운 측으로부터 n－Aly1Gay2Iny3N와 InxGa1 － xN가 주기적으로 형성됨으로써 구성되는 것으로 해도 상관없다. 도 8a 및 도 8b에 나타내는 바와 같이, 전류 확산층(103)이 복수의 반도체층이 주기적으로 형성되어 이루어지는 경우, n형 클래드층에 가장 가까운 위치에 형성되는 층 및 p형 클래드층에 가장 가까운 위치에 형성되는 층은, InxGa1－ xN이거나 n－Aly1Gay2Iny3N이어도 상관없다.
〈2〉상술한 실시 형태에서는, 전류 확산층(103)을 구성하는 제4 반도체층을 n－AlGaN로서 설명했는데, 5% 이하의 범위 내의 조성으로 In이 첨가되어 이루어지는 n－Aly1Gay2Iny3N(0＜y1＜1, 0＜y2＜1, 0≤y3≤0.05, y1＋y2＋y3=1)로 구성되어 있어도 상관없다. 도 9는, 제4 반도체층에 포함되는 In 조성을 다르게 하여 제작한 LED 소자에 대하여 공급한 전류와 광 출력의 관계를 나타내는 그래프이다. 도 9의 세로축이 나타내는 광 출력의 값은, In을 포함하지 않는 n－AlGaN에 의해서 제4 반도체층을 형성한 LED 소자에 대하여 0.1A를 공급했을 때의 광 출력에 대한 상대치로 규정하고 있다.
또한, 제4 반도체층에 대하여 In를 포함시키는 방법으로는, 상술한 단계 S3 중, TMG, TMA, 테트라에틸실란, 및 암모니아를 공급하는 단계를 실행할 때, 이들 가스와 함께 TMI를 소정 유량으로 공급함으로써 실현할 수 있다.
도 9에 의하면, 제4 반도체층에 In을 4% 포함시킨 경우에는, In을 포함시키지 않고 제4 반도체층을 구성한 경우와 광 출력이 그다지 변하지 않거나, 또한, 제4 반도체층에 In을 1% 포함시킨 경우 및 In을 2% 포함시킨 경우에는, In을 포함시키지 않고 제4 반도체층을 구성한 경우보다도 광 출력이 향상되었다. 이는, AlGaN에 In을 함유함으로써, AlGa(In)N과 InGaN의 격자 부정합으로부터 생기는 일그러짐을 완화하여, 그 표면 상태가 개선된 것에 기인하는 것으로 생각된다.
다만, 제4 반도체층에 In을 너무 과잉으로 포함시키면, InGaN층에 대한 에너지 장벽이 낮아지므로 전자의 오버플로우가 현저해진다는 문제나, 피에조 전극이 작아짐에 의한 2차원 전자 가스의 효과가 저감된다고 하는 문제가 생길 우려가 있다. 도 9에서는, 제4 반도체층에 포함시키는 In을 4%로 한 경우에는 In을 함유시키지 않는 경우와 거의 동등한 광 출력인 것이 나타나 있는데, 5% 정도로 한 경우에 있어서도, 그 차이는 별로 크지 않은 것이 확인되고 있다. 그러나, In의 조성이 5%를 초과하면, 상기의 이유에 의해, In을 포함하지 않는 AlGaN에 의해서 제4 반도체층을 구성한 경우보다도 광 출력이 의미있게 저하되어 버리므로, 제4 반도체층에 포함시키는 In의 조성은 0% 이상 5% 이하로 하는 것이 적합하다.
＜＜제2 실시 형태＞＞
본 발명의 제2 실시 형태에 대하여 설명한다.
［구조］
도 10은, 본 발명의 LED 소자(201)의 구조를 나타내는 개략 단면도이다. 또한, 도 24에 나타내는 LED 소자(290)와 동일한 구성 요소에 대해서는, 동일한 부호를 붙이고 있다. 또한, 이하의 각 도면에 있어서, 실제의 치수비와 도면 상의 치수비는 반드시 일치하지 않는다.
LED 소자(201)는, LED 소자(290)와 비교해, 활성층(217)을 대신해 헤테로 구조체(202)를 구비하는 점이 상이하다.
LED 소자(201)는, 사파이어 등의 지지 기판(211)의 상층에, 언도핑층(213)을 가지고, 그 상층에 n형 클래드층(215)(「제5 반도체층」에 대응)을 가지고, n형 클래드층(215)의 상층에, n－Alx1Gax2Inx3N층(203)(「제6 반도체층」에 대응)과 InyGa1 －yN층(204)(「제7 반도체층」에 대응)의 적층 구조로 형성된 이질 구조체(202)를 갖는다. LED 소자(201)는, 헤테로 구조체(202)의 상층에, p형 클래드층(219)(「제8 반도체층」에 대응), 및 p형 컨택트층(221)을 구비하는 구성이다. 또한, LED 소자(201)는, LED 소자(290)와 마찬가지로, 헤테로 구조체(202)와 p형 클래드층(219)의 사이에, 필요에 따라서 라스트 배리어층을 갖는다(도시하지 않음). 또한, 제6 반도체층에 있어서, 0＜x1＜1, 0＜x2＜1, 0≤x3≤0.05, x1＋x2＋x3=1이다.
(지지 기판(211))
지지 기판(211)은, 사파이어 기판으로 구성된다. 또한, 사파이어 외, Si, SiC, GaN, YAG 등으로 구성해도 상관없다.
(언도핑층(213))
언도핑층(213)은, GaN으로 형성된다. 보다 구체적으로는, GaN으로 이루어지는 저온 버퍼층과, 그 상층에 GaN으로 이루어지는 하지층에 의해서 형성된다.
(n형 클래드층(215))
n형 클래드층(215)은, n－AlnGa1 － nN(0≤n≤1)로 구성된다. 또한, 언도핑층(213)에 접촉하는 영역에 n－GaN로 구성되는 층(보호층)을 포함하는 구성으로 해도 상관없다. 이 경우, 보호층에, Si, Ge, S, Se, Sn, Te 등의 n형 불순물이 도핑되어 있고, 특히 Si가 도핑되어 있는 것이 바람직하다.
또한, 본 실시 형태에서는, 일례로서 n형 클래드층(215)을 n－Al0 .1Ga0 .9N으로 형성하고 있다.
(p형 클래드층(219))
p형 클래드층(219)은, 예를 들면 p－AlcGa1 － cN(0≤c≤1)로 구성되고, Mg, Be, Zn, C 등의 p형 불순물이 도핑되어 있다. 본 실시 형태에서는, 일례로서 p형 클래드층(219)을 p－Al0 .3Ga0 .7N와 p－Al0 .07Ga0 .93N의 적층 구조로 형성하고 있다. 또한, p형 컨택트층(221)에 접촉하는 영역에 GaN로 구성되는 층(보호층)을 포함하는 구성으로 해도 상관없다. 이 경우, 보호층에, Mg, Be, Zn, C 등의 p형 불순물이 도핑되어 있다.
(p형 컨택트층(221))
p형 컨택트층(221)은, 예를 들면 p－GaN로 구성된다. 특히 Mg, Be, Zn, C 등의 p형 불순물이 고농도로 도핑되어 p＋－GaN층으로 구성된다.
(헤테로 구조체(202))
상술한 것처럼, 헤테로 구조체(202)는, n－Alx1Gax2Inx3N층(203)과 InyGa1 － yN층(204)의 적층 구조에 의해서 형성된다.
여기서, n－Alx1Gax2Inx3N층(203)은, Si 도핑 농도가 1×1018/㎤ 이상, 1×1019/㎤ 이하로 구성된다. 또한, InyGa1 － yN층(204)은, 막 두께가 10nm 이상, 25nm 이하로 구성되어, LED 소자(201)의 피크 발광 파장이 362nm 이상, 395nm 이하가 되는 In 조성비로 구성된다.
［다른 구성］
도 11에 나타내는 바와 같이, LED 소자(201)는, 헤테로 구조체(202)를 복수 주기 반복하여 이루어지는 다층 구조부(202A)를 구비한 구성으로 해도 상관없다. 이 때, LED 소자(201)는, 다층 구조부(202A)의 최상층에 위치하는 InyGa1 － yN층(204)의 상층에, p형 클래드층(219) 및 p형 컨택트층(221)을 구비하는 구성이다. 또한, 이 경우에 있어서도, 다층 구조부(202A)의 최상층에 위치하는 InyGa1 － yN층(204)과 p형 클래드층(219)의 사이에, 필요에 따라 라스트 배리어층을 갖는 것으로 해도 상관없다(도시하지 않음).
또한, 헤테로 구조체(202)를 구성하는 n－Alx1Gax2Inx3N층(203)과 InyGa1 － yN층(204)의 위치 관계는, 이들이 교호로 적층되어 있으면, 어느 쪽이 상층에 어느 쪽이 하층에 위치해도 상관없다. 예를 들면, 헤테로 구조체(202)를 복수 주기 반복하여 이루어지는 다층 구조부(202A)를 구비하는 구성의 경우, 도 12에 나타내는 바와 같이, InyGa1 － yN층(204)의 상층에 n－Alx1Gax2Inx3N층(203)이 적층된 구성으로 해도 상관없다. 또한, 도 11 및 도 12에는, 어느것이나 모두 헤테로 구조체(202)가 3주기 반복 적층된 다층 구조부(202A)를 구비하는 구성이 개시되어 있는데, 반복 주기수를 3에 한정하는 것은 아니다. 예를 들면 5주기로 해도 상관없고, 다른 주기 수로 해도 상관없다.
［헤테로 구조체(202)의 기능 설명］
이하, 상기 구성의 헤테로 구조체(202)를 구비함으로써, LED 소자(201)가 종래의 LED 소자(290)보다도 발광 효율이 향상되는 것에 대하여, 실시예를 참조하여 설명한다. 또한, 이하의 설명에서는, 제6 반도체층에 포함되는 In 조성을 0%인 것으로서(x3=0) 설명하는데, In를 5% 이내의 범위에서 포함하는 제6 반도체층이어도 동일한 논의가 가능하다. 이 때, 제6 반도체층을 적절히, 「n－AlxGa1 － xN층(203)」으로 기재하는데, 이는, 제6 반도체층이 n－Alx1Gax2Inx3N(0＜x1＜1, 0＜x2＜1, 0≤x3≤0.05, x1＋x2＋x3=1)으로 구성되는 경우에 있어서의 x3=0일 때와 등가이다.
또한, 이하의 설명에서는, 비교 검증을 위해서 이용한 LED 소자(290)는, MQW에 의해서 형성되는 활성층(217)으로서, 막 두께 2nm의 InGaN와 막 두께 5nm의 AlGaN가 교호로 5주기 적층되어 형성된 것을 채용했다.
(피크 발광 파장에 관한 고찰)
도 13은, 헤테로 구조체(202)를 구성하는 InyGa1 － yN층(204)의 In 조성, 즉 y값을 변화시켰을 때의, LED 소자(201)의 피크 발광 파장과 광 출력의 관계를 나타내는 그래프이다. 여기서는, LED 소자(201)로서, n형 클래드층(215)의 상층에 막 두께 15nm의 InyGa1 － yN층(204)을 형성하고, InyGa1 － yN층(204)의 상층에 막 두께 20nm의 n－AlxGa1 － xN층(203)을 형성하여 이루어지는 헤테로 구조체(202)를 5주기 반복한 구성을 채용했다(도 12 참조). 또한, 비교를 위해, 헤테로 구조체(202)를 설치하지 않은 종래의 LED 소자(290)의 데이터도 싣고 있다. 상술한 것처럼, 이 LED 소자(290)로는, 막 두께 2nm의 InGaN와 막 두께 5nm의 AlGaN가 교호로 5주기 적층되어 이루어지는 활성층(217)을 갖는 구성으로 했다.
또한, 도 13에서는, LED 소자(201) 및 종래의 LED 소자(290) 모두, 350μm각의 소자를 이용하여, 이 소자에 0.1A의 전류를 주입했을 때의 광 출력을 측정하고 있다. 이는, 소자의 전류 밀도를 100A/㎠로 한 경우에 상당한다. 이 전류 밀도는 고주입 디바이스로서 설계할 때에 목표가 되는 값에 대응하고 있다. 또한, 저주입 디바이스로서 설계될 때의 전류 밀도는 20~30A/㎠ 정도이다.
도 13에 의하면, 발광 파장이 362nm 이상이고 395nm 이하의 범위 D1에 있어서, 종래의 LED 소자(290)보다도 본 발명의 LED 소자(201)의 쪽이, 광 출력이 향상되어 있는 것을 알 수 있다. 한편, 발광 파장이 362nm보다 짧은 357nm인 경우, 및 395nm보다 긴 400nm, 410nm, 420nm에 있어서는, 모두 종래의 LED 소자(290)의 쪽이, LED 소자(201)보다도 광 출력이 높다. 이 결과는, 이하를 시사하는 것으로 생각된다.
도 14a 및 도 14b는, 헤테로 구조체(202)의 에너지 밴드도를 모식적으로 나타낸 것이다. 또한, 이하에서는, 각 원자의 조성에 관해서 주목하지 않은 경우에는, 제6 반도체층을 「AlGaN」, 제7 반도체층을 「InGaN」로 각각 표기하는데, 이는 질소 이외의 원자의 비율이 1：1인 것을 규정하고 있는 것은 아니다.
InGaN에 비해 AlGaN의 쪽이, 밴드 갭이 크다. 이 때문에, 도 14a에 나타내는 바와 같이, 후술하는 분극 전계의 영향을 고려하지 않으면, n형 클래드층(215)을 구성하는 n－AlGaN과, 헤테로 구조체(202)를 구성하는 AlGaN층(203)의 사이에서, InGaN층(204)에 의한 거의 평탄한 밴드 영역이 형성된다. 여기서, 전술한 것처럼, 본 실시예에서는, InGaN층(204)의 막 두께를 15nm로 하고 있고, 종래의 LED 소자(290)의 활성층(217)을 구성하는 InGaN의 막 두께의 2nm보다도 훨씬 두껍다. 이 때문에, InGaN층(204)의 영역에 있어서, 거의 평탄한 밴드 영역이 넓게 형성된다.
또한, 별도의 실험 결과를 참조하여 후술하는데, 본 발명의 LED 소자(201)가 구비하는 헤테로 구조체(202)를 구성하는 InGaN층(204)의 막 두께는, 10nm 이상 25nm 이하의 범위내이며, MQW를 활성층(217)으로 하는 종래의 LED 소자(290)가 구비하는, 막 두께 2nm 정도 InGaN와 비교하여, 매우 두껍게 구성된다.
LED 소자(201)에서는, InGaN층(204)에 의해서 형성되는 평탄한 밴드 영역의 면에 수직인 c축 방향으로, 압전 분극(피에조 분극)이 발생한다.
도 14b는, 이 피에조 전계의 영향을 고려하여 그려진 헤테로 구조체(202)의 에너지 밴드를 모식적으로 나타낸 것이다. 피에조 전계에 의해, 에너지 밴드에 일그러짐이 생긴다.
에너지 밴드의 일그러짐이 증대하면, 전자와 정공의 파동 함수의 겹침이 감소하고, 전자와 정공이 재결합함으로써 발광하는 비율이 저하하는, 이른바 양자 슈타르크 효과가 생긴다. 이 일그러짐은, InGaN층(204)의 In 조성비가 커질수록 커진다. 피크 발광 파장이 400nm 이상인 LED 소자(201)에 있어서, 종래의 LED 소자(290)보다도 광 출력이 저하되어 있는 것은, In 조성비가 높은 것에 의한 양자 슈타르크 효과가 나타나는 것으로 생각된다. 또한, 격자 정수차로부터 오는 전술의 미스피트 전위의 영향도 무시할 수 없게 된다고 생각된다.
한편, 피크 발광 파장이 360nm를 밑도는 357nm의 광을 실현하고자 하면, InyGa1－ yN층(204)의 In 비율을 매우 적게할 필요가 있다. 종래의 LED 소자(290)의 경우, InGaN의 막 두께가 2nm 정도이므로, In의 소량 첨가가 가능하고, 이 정도의 단파장의 광을 실현하기 위한 최적의 In 비율을 실현하는 것이 가능하다. 그러나, 막 두께 15nm의 InyGa1 － yN층(204)을 포함하는 LED 소자(201)에서는, InyGa1 － yN층(204)의 막 두께가 두꺼운 만큼, In의 함유량이 많아져 버려, 357nm 정도의 단파장의 광을 실현하는 것이 어렵다. 이로부터, 피크 발광 파장이 357nm인 LED 소자를 실현한 경우에는, 종래의 LED 소자(290)의 쪽이 LED 소자(201)보다도 광 출력이 높아진다.
이에 대해, 피크 발광 파장이 362nm 이상, 395nm 이하의 범위 내 D1에 있어서는, 본 발명의 LED 소자(201)의 쪽이, 종래의 LED 소자(290)보다도 광 출력이 높다. 이 이유로는, 이하의 내용을 생각할 수 있다.
도 14a에 나타낸 것처럼, InGaN층(204)에 비해 AlGaN층(203)은 전자적인 밴드 갭이 크다. 도 14a에는, 전도대(230), 가전자대(231), 및 InGaN층(204)의 페르미 준위(232) 및 AlGaN층(203)의 페르미 준위(233)가 나타나 있다. 또한, 도 14a에서는, InGaN와 AlGaN의 사이의 상호 작용은 고려되어 있지 않다.
도 14c는 2개의 반도체 재료의 상호 작용을 반영시킨 전도대(230)의 상태를 모식적으로 나타낸 것이다. 페르미 준위(232 및 233)는 상호 등위로 되지만, AlGaN와 InGaN의 에너지 밴드의 불연속성에 의해, p층에 가까운 AlGaN층(203)의 전도대는 하방으로 당겨지고, 밴드 밴딩 영역(241)이 발생한다. 이 밴드 밴딩 영역(241) 내에 있어서, 수평 방향으로 이동도가 높은 이차원 전자 가스층이 형성된다. 또한, 상술한 것처럼, InGaN층(204)의 막 두께를 크게 함으로써, 거의 평탄한 밴드 영역(242)이 확대되어, 많은 전자를 축적할 수 있으므로, AlGaN층(203)과 InGaN층(204)의 계면에 형성되는 밴드 밴딩 영역(241), 및 InGaN층(204)의 거의 평탄한 밴드 영역(242)에 전자가 축적될 때까지, AlGaN층(203)의 포텐셜을 넘어 전자가 오버플로우하지 않는다. 즉, 수평 방향으로의 전자의 이동이 도모되고, 그 결과, 수평 방향으로의 전류 확산을 실현할 수 있다. 즉, InGaN층(204)과 AlGaN층(203)의 헤테로 접합에 의해서, 수평 방향으로 전류를 확산하는 기능(전류 확산 기능)이 실현된다.
이상에 의해, LED 소자(201)의 구성에 의하면, 피크 발광 파장이 362nm 이상, 395nm 이하로 되는 범위 내에 있어서, 종래보다도 광 출력을 향상시키는 효과가 얻어지는 것을 알 수 있다.
또한, 도 11 및 도 12에 나타내는 바와 같이, 헤테로 구조체(202)를 복수 주기 갖는 구성으로 한 경우는, 도 14a~도 14c에 있어서, AlGaN층(15)을 직전 주기의 헤테로 구조체(202)를 구성하는 AlGaN층(203)과 치환하면, 동일한 논의가 가능하다. 도 14d는, 헤테로 구조체(202)를 복수 주기 갖는 구성(도 11, 도 12 참조)에 있어서의 헤테로 구조체(202)의 전도대(230)의 에너지 밴드도를, 도 14c에 따라 모식적으로 나타낸 것이다.
도 14d에 의하면, 헤테로 구조체(202)를 복수 주기 구비함으로써, 수평 방향으로 전류를 확산하는 역할을 나타내는 밴드 밴딩 영역(241) 및, 전자를 축적시키는 기능을 나타내는 거의 평탄한 밴드 영역(242)을 복수 갖게할 수 있다. 이에 따라, 전류 확산의 효과를 더욱 향상시킬 수 있다.
또한, 특히, InGaN층(204)의 막 두께를 크게 함으로써, 전류 확산 효과를 높일 수 있어, 광 출력의 향상에 더욱 기여하고 있다. 이 점에 대하여, 다음에 설명한다.
(InGaN층(204)의 막 두께에 관한 고찰)
상술한 것처럼, InGaN층(204)이 거의 평탄한 밴드 영역(242)을 형성하므로, 전자를 축적하는 능력을 높이는 의미에 있어서, InGaN층(204)의 막 두께를 크게 하는 것이 바람직하다고 할 수 있다. 그러나, GaN과 InGaN의 격자 정수의 차이에 기인하여, InGaN층(204)의 막 두께를 너무 크게 하면, 격자 완화가 생겨, 밴드 밴딩 영역(241) 및 거의 평탄한 밴드 영역(242)에 전자를 충분히 축적시킬 수 없게 된다.
도 15는, LED 소자(201)에 있어서, InGaN층(204)의 막 두께를 변화시켰을 때의, 막 두께와 얻어지는 광 출력의 관계를 나타내는 그래프이다. 또한, 피크 발광 파장은 365nm이 되도록 InGaN층(204)의 In 비율을 조정하고 있다.
도 15에 의하면, InGaN층(204)의 막 두께가 5nm 이하의 영역 D2와 6nm 이상의 영역 D3에서, 광 출력과 막 두께의 관계에 변화가 생기는 것을 알 수 있다. 즉, 영역 D2 내에 있어서는, 막 두께 약 3nm를 피크로 하고, 그보다 막 두께가 두꺼워지면 광 출력이 저하된다. 이 영역 D2는, 이른바 양자 우물에 의한 양자 효과를 이용하여 발광 재결합이 촉구되는 막 두께의 범위 내이며, 종래의 LED 소자(290)의 발광에 기여하는 영역이라고 생각된다.
이에 대하여, 막 두께 6nm 이상의 영역 D3에서는, 다시 InGaN층(204)의 막 두께가 두꺼워지면 광 출력이 상승하기 시작하고, 막 두께 약 15nm를 피크로 하여, 그보다 막 두께가 두꺼워지면 광 출력이 저하를 시작한다. 이 영역 D3는, InGaN층(204)과 AlGaN층(203)의 헤테로 접합 계면의 밴드 밴딩 영역(241)을 이용한 양자 효과에 의해 발광이 촉구되는 막 두께의 범위 내로 생각된다.
도 15에 의하면, MQW 구성으로서 종래 이용되고 있던 막 두께의 범위 내 D2와 비교하여, LED 소자(201)의 구성으로서, InGaN층(204)의 막 두께를 10nm 이상, 25nm 이하의 범위(영역 D4)로 한 경우에, 종래보다도 광 출력이 향상되어 있는 것을 알 수 있다. 또한, LED 소자(201)의 구성으로서, InGaN층(204)의 막 두께를 25nm보다도 두껍게 하면, 상술한 격자 완화에 의한 결정 결함에 의한 미스피트 전위가 나타나, 면 내의 전류의 균일성이 저하된 결과, 종래 구성보다 광 출력이 저하한 것으로 생각된다.
도 16은, 도 14c에 따라 전도대(230)의 상태를 모식적으로 나타낸 것이다. 도 16(a)는, InGaN층(204)의 막 두께를 도 15의 영역 D4의 범위 내인 15nm로 한 경우, (b)는 영역 D4로부터 벗어나 있는 7nm로 한 경우의, 전도대(230)의 상태를 나타내고 있다. 도 16(b)에 나타내는 바와 같이, InGaN층(204)의 막 두께가 얇은 경우, 상술한 것처럼 피에조 전계의 영향을 크게 받음으로써, 거의 평탄한 밴드 영역(242)에도 경사가 발생하여(영역(242A)), 전자를 축적하는 능력이 적어진다. 이에 대하여, 도 16(a)에 나타내는 바와 같이, 막 두께를 15nm로 두껍게 하면, 이 평탄한 밴드 영역(242)이 확대되어, 전자를 축적하는 능력이 증대한다.
도 16에 있어서, 페르미 준위(232, 233)를 초과하는 포텐셜을 갖는 전자는, p층측(도면에 있어서의 우측)으로 플로우해 버린다. 이 때문에, 도 16(b)의 구성의 경우, 전자를 충분히 축적하기 전에 LED 소자에 전류가 흘러 버려, 전류를 충분히 확산시키는 효과를 얻을 수 없다. 이에 대하여, 도 16(a)의 구성의 경우, 많은 전자를 평탄한 밴드 영역(242)에 축적할 수 있으므로, 전자가 페르미 준위를 초과하는 포텐셜을 가질 때까지 동안에, 밴드 밴딩 영역(241)에 의해서 구성된 이차원 전자 가스에 의해서 전자를 확산할 수 있다. 이에 따라, 전류 확산 효과가 얻어져, 광 출력을 향상시키는 효과가 얻어진다.
이상에 의해, InGaN층(204)의 막 두께를 10nm 이상 25nm 이하로 함으로써, LED 소자(201)의 광 출력을 향상시키는 효과가 얻어지는 것을 알 수 있다.
또한, InGaN의 막 두께를 두껍게 함으로써, LED 소자 자체의 내압 특성이 향상하여, 수율을 향상시키는 효과가 얻어진다. 도 17은, InGaN의 막 두께와 LED 소자의 수율의 관계를 나타내는 표이다.
AlGaN층(203)의 막 두께를 20nm에 고정하고, InGaN층(204)의 막 두께를 3nm, 5nm, 10nm, 20nm로 다르게 한 LED 소자(201)를 제작했다. 그리고, 각 LED 소자(201)에 대하여, 500V의 순방향 전압 및 역방향 전압을 각각 인가한 후, 역방향 바이어스로서 -5V를 인가했을 때에 흐르는 역방향 전류를 측정한다. 이 때, 해당 역방향 전류의 절대치가 5μA 이하(또는 미만)인 것을 양호한 소자로 하고, 역방향 전류의 절대치가 5μA를 초과하는 것을 불량 소자로 하여, 수율을 측정했다.
도 17에 의하면, InGaN층(204)의 막 두께를 가장 두껍게 한 20nm일 때가 가장 수율이 높고, InGaN층(204)의 막 두께를 가장 얇게 한 3nm일 때가 가장 수율이 낮다. 또한, InGaN층(204)의 막 두께를 3nm, 5nm, 10nm, 20nm로 순서대로 두껍게 함에 따라 수율이 높아지고, InGaN층(204)의 막 두께가 10nm 이상이 되면, 수율의 양화 경향은 둔화된다.
이러한 현상이 발생한 이유는, InGaN층(204)의 막 두께가 두꺼워짐으로써, InGaN층(204)(InyGa1 － yN층(204))과 AlGaN층(203)(n－Alx1Gax2Inx3N층(203))의 사이에 이차원 전자 가스층이 발생하기 쉬워지기 때문으로 생각된다. 상술한 것처럼, 이차원 전자 가스층은 수평 방향으로 전류를 확산하는 효과를 갖는데, 이에 수반해 좁은 영역에 전류가 집중하기 어려워져, 전계가 완화된다. 이 결과, 순간적으로 고전압이 인가된 경우라도, 헤테로 구조체(202)에 있어서 전계가 확산되는 결과, 전계가 집중되기 어려워져, 소자의 파괴가 일어나기 어려워지는 것으로 생각된다.
(AlGaN층(203)의 Si 도핑 농도에 관한 고찰)
도 18은, 헤테로 구조체(202)를 구성하는 AlGaN층(203)의 Si 도핑 농도를 변화시켰을 때의, LED 소자(201)를 흐르는 전류와, LED 소자(201)로부터 얻어지는 광 출력의 관계를 나타내는 그래프이다. 또한, InGaN층(204)으로는, 피크 발광 파장이 365nm(362nm 이상 395nm 이하의 범위 내의 값)이 되도록 In 비율을 설정하고, 막 두께를 15nm(10nm 이상 25nm 이하의 범위 내의 값)로 했다.
도 18에서는, 비교를 위해서, MQW(양자 우물)를 구비한 종래의 LED 소자(290)의 결과도 싣고 있다. 이 소자(290)는, MQW에 의해서 형성되는 활성층(217)으로서, 막 두께 2nm의 InGaN와 막 두께 5nm의 AlGaN가 교호로 5주기 적층되어 형성된 것을 채용하고, LED 소자(201)와 마찬가지로 피크 발광 파장이 365nm이 되도록, InGaN의 In 비율을 설정했다. 또한, 이 LED 소자(290)의 활성층(217)을 구성하는 InGaN는, LED 소자(201)에 비해서 막 두께가 매우 얇기 때문에, 도핑할 수 있는 Si는, 최고 5~8×1017/㎤ 정도로 되고, 그 이상 도핑한 경우에는 광 출력이 저하되어 버린다. 이 때문에, 도 18의 예에서는, Si의 도핑 농도를 7×1017/㎤로 한 것을 이용했다.
또한, 도 19에는, 종래 구조의 LED 소자(290)에 있어서, MQW를 구성하는 AlGaN의 Si 도핑 농도를 변화시켰을 때의, LED 소자(290)를 흐르는 전류와 얻어지는 광 출력의 관계를 그래프에 나타내고 있다. 이 그래프에 의하면, AlGaN의 Si 도핑 농도를 7×1017/㎤로 했을 때가, 가장 높은 광 출력이 얻어지는 것을 알 수 있다. 이 때문에, 도 18에서는, LED 소자(201)와의 비교를 위해서, 가장 높은 광 출력이 얻어지는 Si 도핑 농도인 7×1017/㎤로 하고 있다.
도 18에 의하면, Si 도핑 농도가 3×1018/㎤일 때가, 가장 높은 광 출력을 나타내고 있다. 또한, 1×1018/㎤, 3×1018/㎤, 8×1018/㎤, 1×1019/㎤인 경우에는, 모두 종래의 LED 소자(290) 이상의 높은 광 출력을 나타내고 있는 것을 알 수 있다. 이에 대하여, Si 도핑 농도가 1×1018/㎤보다 낮은 7×1017/㎤인 경우와 1×1019/㎤보다 높은 2×1019/㎤의 경우에는, 종래의 LED 소자(290)보다 광 출력이 저하되어 있는 것을 알 수 있다.
AlGaN층(203)의 Si 도핑 농도가 7×1017/㎤인 경우에는, 절대적인 Si 농도가 낮기 때문에, 전도대(230)의 스크리닝 효과가 작고, 캐리어가 충분히 영역(42, 43) 내에 들어가지 않는 것을 생각할 수 있다(도 14c 참조). 한편, AlGaN층(203)의 Si 도핑 농도가 2×1019/㎤인 경우에는, 전자의 오버플로우에 의해서 발광 재결합 확률이 저하하여, 내부 발광 효율이 악화되는, 이른바 드룹 현상이 발생하므로, 광 출력이 저하되어 있는 것으로 생각된다.
전도대(230)의 스크리닝 효과에 대하여, 도 20을 참조하여 설명한다. 도 20(a)는, AlGaN층(203)에의 Si 도핑을 하지 않은 경우, 도 20(b)는, AlGaN층(3)의 Si 도핑 농도를 3×1018/㎤로 한 경우의, 헤테로 구조체(202)의 전도대(230)를 모식적으로 나타낸 것이다.
전술한 것처럼, 언도핑층(213)을 구성하는 GaN 결정의 c면 상에, n형 클래드층(215)을 구성하는 AlGaN를 결정 성장시킨 경우, 격자 정수차에 의거하는 피에조 전계가 발생한다. 이 전계에 기인하여, n형 클래드층(215)을 구성하는 n－AlGaN, 및 헤테로 구조체(202)를 구성하는 AlGaN층(203)과 InGaN층(204)에 의해서 형성되는 전도대(230)에 경사가 발생한다(영역 251). 이 경사의 존재는, p층측(도면상 우측)으로의 전자의 이동을 방해해 버린다. 이에 대하여, AlGaN층(203)에 Si를 도핑하면, 피에조 전계를 없애는 방향으로 전계가 작용하므로, 전도대(230)를 눌러내리는 효과가 작용한다. 이 결과, 전도대(230)의 경사가 완화되어(영역(252)), n층측으로부터 전자를 밴드 밴딩 영역(241) 및 거의 평탄한 밴드 영역(242)으로 주입하기 쉬워진다.
특히, 100A/㎠ 정도의 고주입 디바이스로서 LED 소자(201)를 설계하는 경우에 있어서는, 보다 많은 전자를 주입할 수 있는 구성으로 하는 것이 바람직하다. 이 결과로부터도, AlGaN층(203)에 대하여 도핑하는 Si 농도는 높게 하는 것이 바람직하다. 다만, 너무 높게 하면, 전술한 것처럼 드룹 현상이 발생하므로, 1×1018/㎤ 이상, 1×1019/㎤ 이하의 Si 도핑 농도로 함으로써, 광 출력을 향상시키는 것이 가능해진다.
도 21은, 종래의 LED 소자(290)와 본 발명의 LED 소자(201)의 각각에 있어서, 소자간에 동작 전압을 인가하여 전류를 흐르게 했을 때의, 전류 전압 특성을 그래프화한 것이다.
여기서, 종래의 LED 소자(290)로는, MQW에 의해서 형성되는 활성층(217)으로서, 막 두께 2nm의 InGaN와 막 두께 5nm의 AlGaN가 교호로 5주기 적층되어 형성된 것을 채용하고, AlGaN층에의 Si 도핑 농도를 7×1017/㎤로 했다. 또한, 본 발명의 LED 소자(201)로는, 막 두께 15nm의 InGaN층(204)와 막 두께 20nm의 AlGaN층(203)으로 이루어지는 헤테로 구조체(202)를 5주기 적층한 구성을 채용하고, AlGaN층(203)에의 Si 도핑 농도를 3×1018/㎤로 했다. 또한, 어느 소자나, 피크 발광 파장이 365nm가 되도록 InGaN층의 In 비율을 설정했다. 즉, 종래의 LED 소자(290)는, 도 19에 있어서 가장 광 출력이 높은 값을 나타낸 Si 도핑 농도를 AlGaN층에 적용한 것을 채용하고, LED 소자(201)는, 도 18에 있어서 가장 광 출력이 높은 값을 나타낸 Si 도핑 농도를 AlGaN층(203)에 적용한 것을 채용했다.
도 21에 의하면, 인가 전류를 높게 한 경우, 종래의 LED 소자(290)에 비해, LED 소자(201)의 쪽이 동작 전압을 낮게 실현할 수 있다. 이는, AlGaN층(203)에의 Si 도핑 농도가 종래 소자보다도 고농도로 설정되어 있는 것에 의한 별도의 효과이다.
［LED 소자(201)의 제조 방법］
다음에, 본 발명의 LED 소자(201)의 제조 방법의 일례에 대하여 설명한다. 또한, 하기 제조 방법으로 설명하는 제조 조건이나 막 두께 등의 치수는, 어디까지나 일례이며, 이들 수치에 한정되는 것은 아니다. 또한, 이하에 나타내는 제조법의 예는, 도 10에 나타내는 LED 소자에 관한 것이다.
＜단계 S1A＞
우선, 지지 기판(211) 상에, 언도핑층(213)을 형성한다. 예를 들면, 이하의 공정에 의해 행해진다.
(지지 기판(211)의 준비)
지지 기판(211)으로서 사파이어 기판을 이용하는 경우, c면 사파이어 기판의 클리닝을 행한다. 이 클리닝은, 보다 구체적으로는, 예를 들면 MOCVD(Metal Organic Chemical Vapor Deposition：유기 금속 화학 기상 증착) 장치의 처리로 내에 c면 사파이어 기판을 배치하고, 처리로 내에 유량이 10slm인 수소 가스를 흐르게하면서, 노 내 온도를 예를 들면 1150℃로 승온시킴으로써 행해진다.
(언도핑층(213)의 형성)
다음에, 지지 기판(211)(c면사파이어 기판)의 표면에, GaN으로 이루어지는 저온 버퍼층을 형성하고, 또한 그 상층에 GaN으로 이루어지는 하지층을 형성한다. 이들 저온 버퍼층 및 하지층이 언도핑층(213)에 대응한다.
언도핑층(213)의 보다 구체적인 형성 방법은 예를 들면 이하와 같다. 우선, MOCVD 장치의 노 내 압력을 100kPa, 노 내 온도를 480℃으로 한다. 그리고, 처리로 내에 캐리어 가스로서, 유량이 각각 5slm인 질소 가스 및 수소 가스를 흐르게하면서, 원료 가스로서, 유량이 50μmol/min인 트리메틸갈륨(TMG) 및 유량이 250000μmol/min인 암모니아를 처리로 내에 68초간 공급한다. 이에 따라, 지지 기판(211)의 표면에, 두께가 20nm의 GaN으로 이루어지는 저온 버퍼층을 형성한다.
다음에, MOCVD 장치의 노 내 온도를 1150℃로 승온시킨다. 그리고, 처리로 내에 캐리어 가스로서 유량이 20slm인 질소 가스 및 유량이 15slm인 수소 가스를 흐르게하면서, 원료 가스로서, 유량이 100μmol/min인 TMG 및 유량이 250000μmol/min인 암모니아를 처리로 내에 30분간 공급한다. 이에 따라, 저온 버퍼층의 표면에, 두께가 1.7㎛인 GaN으로 이루어지는 하지층을 형성한다.
＜단계 S2A＞
다음에, 언도핑층(213)의 상층에, n－AlnGa1 －nN(0＜n≤1)로 구성되는 n형 클래드층(215)을 형성한다.
n형 클래드층(215)의 보다 구체적인 형성 방법은 예를 들면 이하와 같다. 우선, MOCVD 장치의 노 내 압력을 30kPa로 한다. 그리고, 처리로 내에 캐리어 가스로서 유량이 20slm인 질소 가스 및 유량이 15slm인 수소 가스를 흐르게하면서, 원료 가스로서, 유량이 94μmol/min인 TMG, 유량이 6μmol/min인 트리메틸알루미늄(TMA), 유량이 250000μmol/min인 암모니아 및 유량이 0.025μmol/min인 테트라에틸실란을 처리로 내에 30분간 공급한다. 이에 따라, Al0 .06Ga0 .94N의 조성을 가지고, Si 농도가 3×1019/㎤이고 두께가 1.7㎛인 고농도 전자 공급층을 언도핑층(213)의 상층에 형성한다. 즉, 이 공정에 의해서, 적어도 상면의 영역에 관해서는 Si 농도가 3×1019/㎤이고 두께가 1.7㎛인 고농도 전자 공급층을 갖는 n형 클래드층(215)이 형성된다.
또한, 여기에서는, n형 클래드층(215)에 포함되는 n형 불순물로서 실리콘(Si)을 이용하는 것으로서 설명했는데, 게르마늄(Ge), 유황(S), 셀렌(Se), 주석(Sn) 및 테룰(Te) 등을 이용할 수도 있다. 또한, 이들 중에서는, 특히 실리콘(Si)이 바람직하다.
＜단계 S3A＞
다음에, n형 클래드층(215)의 상층에, n－AlxGa1 － xN층(203)과 InyGa1 － yN층(204)으로 이루어지는 헤테로 구조체(202)를 형성한다.
헤테로 구조체(202)의 보다 구체적인 형성 방법은 예를 들면 이하와 같다. 우선, MOCVD 장치의 노 내 압력을 100kPa, 노 내 온도를 830℃으로 한다. 그리고, 처리로 내에 캐리어 가스로서 유량이 15slm인 질소 가스 및 유량이 1slm인 수소 가스를 흐르게하면서, 원료 가스로서, 유량이 10μmol/min인 TMG, 유량이 12μmol/min인 트리메틸인듐(TMI) 및 유량이 300000μmol/min인 암모니아를 처리로 내에 360초간 공급하는 단계를 행한다. 그 후, 유량이 10μmol/min인 TMG, 유량이 1.6μmol/min인 TMA, 유량이 0.009μmol/min인 테트라에틸실란 및 유량이 300000μmol/min인 암모니아를 처리로 내에 360초간 공급하는 단계를 행한다. 이에 따라, 막 두께가 15nm인 InGaN층(204), 및 막 두께가 20nm인 n－AlGaN층(203)으로 이루어지는 헤테로 구조체(202)가 형성된다.
또한, 도 11 및 도 12에 나타내는 바와 같이, 헤테로 구조체(202)를 복수 주기 구비하는 구성으로 하는 경우는, 본 단계 S3A를 복수회 반복함으로써 실현할 수 있다.
＜단계 S4A＞
다음에, 헤테로 구조체(202)(헤테로 구조체(202)를 복수 주기 갖는 경우는, 최상층에 위치하는 헤테로 구조체(202))의 상층에, p－AlcGa1 － cN(0≤c≤1)로 구성되는 p형 클래드층(219)을 형성하고, 또한 그 상층에 고농도의 p형 컨택트층(221)을 형성한다.
p형 클래드층(219) 및 p형 컨택트층(221)의, 보다 구체적인 형성 방법은 예를 들면 이하와 같다. 우선, MOCVD 장치의 노 내 압력을 100kPa로 유지하고, 처리로 내에 캐리어 가스로서 유량이 15slm인 질소 가스 및 유량이 25slm인 수소 가스를 흐르게하면서, 노 내 온도를 1050℃로 승온시킨다. 그 후, 원료 가스로서, 유량이 35μmol/min인 TMG, 유량이 20μmol/min인 TMA, 유량이 250000μmol/min인 암모니아 및 유량이 0.1μmol/min인 비스시클로펜타디에닐마그네슘(Cp2Mg)을 처리로 내에 60초간 공급한다. 이에 따라, 헤테로 구조체(202)의 최상층의 표면에, 두께가 20nm인 Al0 .3Ga0 .7N의 조성을 갖는 정공 공급층을 형성한다. 그 후, TMA의 유량을 9μmol/min로 변경하여 원료 가스를 360초간 공급함으로써, 두께가 120nm인 Al0.07Ga0.93N의 조성을 갖는 정공 공급층을 형성한다. 이들 정공 공급층에 의해 p형 클래드층(219)이 형성된다.
또한 그 후, TMA의 공급을 정지함과 더불어, Cp2Mg의 유량을 0.2μmol/min로 변경하여 원료 가스를 20초간 공급한다. 이에 따라, 두께가 5nm인 p－GaN으로 이루어지는 p형 컨택트층(221)이 형성된다.
또한, 여기서는, p형 클래드층(219) 및 p형 컨택트층(221)에 포함되는 p형 불순물로서 마그네슘(Mg)을 이용하는 것으로서 설명했는데, 베릴륨(Be), 아연(Zn), 카본(C) 등을 이용할 수도 있다.
＜단계 S5A＞
다음에, 단계 S1A, S2A, S3A 및 S4A를 거쳐 얻어진 웨이퍼에 대하여 활성화 처리를 행한다. 보다 구체적으로는, RTA(Rapid Thermal Anneal：급속 가열) 장치를 이용하여, 질소 분위기 하 중 650℃에서 15분간의 활성화 처리를 행한다.
그 후, 세로형의 LED 소자를 실현하는 경우에는, 지지 기판(211)을 박리한 후, 해당 지지 기판(211)이 존재하고 있던 개소에 전극을 형성하여 n측 전극을 형성한다. 또한, 세로형의 LED 소자를 실현하는 경우에는, p측으로부터 n형 반도체층이 노출될 때까지 에칭을 행하여, n측 전극을 형성한다. 또한, 이 경우, 필요에 따라서 투명 전극 등의 전극을 형성하는 것으로 해도 상관없다. 그 후, 각 전극에 급전 단자 등을 형성하고, 필요에 따라서, 노출되어 있는 소자 측면이나 상면을 투광성이 높은 절연층으로 덮어, 와이어 본딩 등에 의해 기판과의 접속을 행한다.
［별도 실시 형태］
이하, 제2 실시 형태의 별도 실시 형태에 대하여 설명한다.
상술한 실시 형태에서는, 제6 반도체층으로서 In 조성 0%의 n－AlxGa1 － xN층(203)으로 구성되는 것으로서 설명했는데, 5% 이하의 범위 내의 조성으로 In이 첨가되어 이루어지는 n－Alx1Gax2Inx3N(0＜x1＜1, 0＜x2＜1, 0≤x3≤0.05, x1＋x2＋x3=1)으로 구성되어 있어도 상관없다. 도 22는, 제6 반도체층에 포함되는 In 조성을 다르게 하여 제작한 LED 소자에 대하여 공급한 전류와 광 출력의 관계를 나타내는 그래프이다. 도 22의 세로축이 나타내는 광 출력의 값은, In을 포함하지 않는 n－AlxGa1 － xN층에 의해서 제6 반도체층을 형성한 LED 소자에 대하여 0.1A를 공급했을 때의 광 출력에 대한 상대치로 규정하고 있다.
또한, 제6 반도체층에 대하여 In를 포함시키는 방법으로는, 상술한 단계 S3 중, TMG, TMA, 테트라에틸실란, 및 암모니아를 공급하는 단계를 실행할 때, 이들 가스와 함께 TMI를 소정 유량으로 공급함으로써 실현될 수 있다.
도 22에 의하면, 제6 반도체층에 In을 4% 포함시킨 경우에는, In을 포함시키지 않고 제6 반도체층을 구성한 경우와 광 출력이 그다지 변하지 않거나, 또한, 제6 반도체층에 In을 1% 포함시킨 경우 및 In을 2% 포함시킨 경우에는, In을 포함시키지 않고 제6 반도체층을 구성한 경우보다도 광 출력이 향상되었다. 이는, AlGaN에 In을 함유함으로써, AlGa(In)N과 InGaN의 격자 부정합으로부터 생기는 일그러짐을 완화하여, 그 표면 상태가 개선된 것에 기인하는 것으로 생각된다.
다만, 제6 반도체층에 In을 너무 과잉으로 포함시키면, InGaN층(204)에 대한 에너지 장벽이 낮아지므로 전자의 오버플로우가 현저해진다는 문제나, 피에조 전극이 작아짐에 의한 이차원 전자 가스의 효과가 저감한다고 하는 문제가 생길 우려가 있다. 도 22에서는, 제6 반도체층에 포함시키는 In를 4%로 한 경우에는 In를 함유시키지 않은 경우와 거의 동등한 광 출력인 것이 나타나 있는데, 5%정도로 한 경우에 있어서도, 그 차이는 별로 크지 않은 것이 확인되고 있다. 그러나, In의 조성이 5%를 초과하면, 상기의 이유에 의해, In을 포함하지 않는 AlGaN에 의해서 제6 반도체층을 구성한 경우보다도 광 출력이 의미있게 저하되어 버리므로, 제6 반도체층에 포함시키는 In의 조성은 0% 이상 5% 이하로 하는 것이 적합하다.
101：LED 소자 103：전류 확산층 111：지지 기판
113：언도핑층 115：n형 클래드층 117：활성층
119：p형 클래드층 121：p형 컨택트층 130：전도대
131：원자가띠 132：InGaN의 페르미 준위
133：AlGaN의 페르미 준위
141：AlGaN와 InGaN의 계면에 형성되는 밴드 밴딩 영역
142：InGaN가 형성하는 거의 평탄한 밴드 영역
181：인장 응력 190：LED 소자 201：LED 소자
202：헤테로 구조체 202A：다층 구조부
203：n－AlxGa1 － xN층(n－Alx1Gax2Inx3N층)
204：InyGa1 － yN층 211：지지 기판 213：언도핑층
215：n형 클래드층 217：활성층 219：p형 클래드층
221：p형 컨택트층 230：전도대 231：원자가띠
232：InGaN의 페르미 준위 233：AlGaN의 페르미 준위
241：AlGaN와 InGaN의 계면에 형성되는 밴드 밴딩 영역
242：InGaN가 형성하는 거의 평탄한 밴드 영역
281：인장 응력 290：LED 소자

Claims (6)

  1. 지지 기판 상에 질화물 반도체층을 c축 성장시켜 이루어지는 LED 소자로서,
    n형 질화물 반도체로 구성되는 제1 반도체층과,
    상기 제1 반도체층의 상층에 형성된 전류 확산층과,
    상기 전류 확산층의 상층에 형성된, 질화물 반도체로 구성되는 활성층과,
    상기 활성층의 상층에 형성된, p형 질화물 반도체로 구성되는 제2 반도체층을 가지고,
    상기 전류 확산층은, InxGa1 －xN(0＜x≤0.05)로 이루어지는 제3 반도체층과, n－Aly1Gay2Iny3N(0＜y1＜1, 0＜y2＜1, 0≤y3≤0.05, y1＋y2＋y3=1)으로 이루어지는 제4 반도체층의 헤테로 접합을 가지고, 상기 제3 반도체층의 막 두께가 10nm 이상 25nm 이하인 것을 특징으로 하는 LED 소자.
  2. 청구항 1에 있어서,
    상기 제3 반도체층의 밴드 갭 에너지가, 상기 제1 반도체층 및 상기 제4 반도체층의 각각의 밴드 갭 에너지보다도 작은 것을 특징으로 하는 LED 소자.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 제4 반도체층의 Si 도핑 농도가 1×1018/㎤ 이상, 5×1018/㎤ 이하인 것을 특징으로 하는 LED 소자.
  4. 청구항 1 또는 청구항 2에 있어서,
    상기 전류 확산층은, 상기 제3 반도체층과 상기 제4 반도체층이 복수 조(組) 적층됨으로써, 상기 헤테로 접합을 복수 갖는 구성인 것을 특징으로 하는 LED 소자.
  5. 지지 기판 상에 질화물 반도체층을 c축 성장시켜 이루어지는 LED 소자로서,
    상기 지지 기판의 상층에 형성된 언도핑층과,
    상기 언도핑층의 상층에 형성되며, n형 질화물 반도체로 구성되는 제5 반도체층과,
    상기 제5 반도체층의 상층에, Si 도핑 농도가 1×1018/㎤ 이상, 1×1019/㎤ 이하인 n－Alx1Gax2Inx3N(0＜x1＜1, 0＜x2＜1, 0≤x3≤0.05, x1＋x2＋x3=1)으로 구성되는 제6 반도체층과, 막 두께가 10nm 이상, 25nm 이하이고, 상기 LED 소자의 피크 발광 파장이 362nm 이상, 395nm 이하가 되는 In 조성비를 갖는 InyGa1－yN으로 구성되는 제7 반도체층의 적층 구조로 형성된 헤테로 구조체와,
    상기 헤테로 구조체의 상층에 형성되며, p형 질화물 반도체로 구성되는 제8 반도체층을 구비하고,
    피크 발광 파장이 362nm이상, 395nm 이하인 것을 특징으로 하는 LED 소자.
  6. 청구항 5에 있어서,
    상기 헤테로 구조체를 복수 주기 반복하여 이루어지는 다층 구조부를 가지고,
    상기 다층 구조부의 최상층에 위치하는 상기 헤테로 구조체의 상층에 상기 제8 반도체층이 형성되어 있는 것을 특징으로 하는 LED 소자.
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