KR101645208B1 - 파워오프 디스차지 회로 및 이를 포함하는 소스 드라이버 회로 - Google Patents

파워오프 디스차지 회로 및 이를 포함하는 소스 드라이버 회로 Download PDF

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Abstract

파워오프 디스차지 회로는 소스 드라이버 회로를 구동하는 제 1 전원 전압의 차단 여부를 감지하여 디스차지 제어 신호를 생성하는 전원 전압 감지부 및 디스차지 제어 신호에 응답하여 디스플레이 패널 내의 로드 회로를 디스차지시키는 디스차지부를 포함한다. 따라서, 파워오프 디스차지 회로는 소스 드라이버 회로를 구동하는 전원 전압이 차단되는 경우 디스플레이 패널 내의 로드 회로를 디스차지시킴으로써 디스플레이 디바이스가 파워오프 상태에 진입할 때 디스플레이 패널 상에 나타날 수 있는 세로줄 잔상을 방지할 수 있다.

Description

파워오프 디스차지 회로 및 이를 포함하는 소스 드라이버 회로 {POWER OFF DISCHARGE CIRCUIT AND SOURCE DRIVER CIRCUIT HAVING THE SAME}
본 발명은 디스플레이 디바이스(display device)에 관한 것으로서, 보다 상세하게는 디스플레이 디바이스에서 사용되는 파워오프 디스차지 회로 및 이를 포함하는 소스 드라이버 회로에 관한 것이다.
디스플레이 디바이스 예를 들어, 액정 디스플레이 디바이스(Liqiud Crystal Display device; LCD device)는 전기장에 의하여 분자 배열이 변화되는 액정의 광학적 성질을 이용한다. 일반적으로, 액정 디스플레이 디바이스는 내부의 픽셀들을 턴온 또는 턴오프시키는 스위칭 소자로서 박막 트랜지스터(Thin Film Transistor; TFT)를 이용하는데, 이러한 박막 트랜지스터들이 각각의 픽셀들을 턴온 또는 턴오프시킴으로써 액정 디스플레이 패널 상에 영상이 출력된다.
예를 들어, 액정 디스플레이 디바이스는 게이트 드라이버 회로(gate driver circuit)가 박막 트랜지스터의 게이트 단자에 게이트 구동 신호를 인가하여 박막 트랜지스터를 턴온시키고, 소스 드라이버 회로(source driver circuit)가 박막 트랜지스터의 소스 단자와 연결된 신호 라인을 통하여 내부의 픽셀에 소스 라인 구동 전압을 인가하는 방식으로 디스플레이 동작을 하게 된다.
그러나, 액정 디스플레이 디바이스가 파워오프 상태에 진입함에 따라 소스 드라이버 회로를 구동하는 전원 전압이 차단되는 경우에는 소스 드라이버 회로와 액정 디스플레이 패널 내의 로드 회로(load circuit) 사이에 위치하는 스위칭 소자에 의하여 양자 간의 연결이 차단된다. 그 결과, 이전 디스플레이 동작에 의하여 로드 회로에 공급되었던 전하들이 잔류하는 상태에서 로드 회로가 플로팅(floating)되기 때문에, 이러한 잔류 전하들에 의하여 액정 디스플레이 패널 상에 세로줄 잔상(vertical stripe ghost image)이 나타나게 된다.
본 발명의 일 목적은 디스플레이 디바이스가 파워오프 상태에 진입함에 따라 소스 드라이버 회로를 구동하는 전원 전압이 차단되는 경우 디스플레이 패널 내의 로드 회로를 신속하게 디스차지시키는 파워오프 디스차지 회로를 제공하는 것이다.
본 발명의 다른 목적은 상기 파워오프 디스차지 회로를 포함하는 소스 드라이버 회로를 제공하는 것이다.
다만, 본 발명이 해결하고자 하는 과제는 상기에서 언급된 기술적 과제로 제한되는 것은 아니며, 상기에서 언급되지 않은 다른 기술적 과제들은 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 당업자에게 명확하게 이해될 수 있을 것이다.
전술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 파워오프 디스차지 회로는 소스 드라이버 회로를 구동하는 제 1 전원 전압의 차단 여부를 감지하여 디스차지 제어 신호를 생성하는 전원 전압 감지부 및 상기 디스차지 제어 신호에 응답하여 디스플레이 패널 내의 로드 회로를 디스차지시키는 디스차지부를 포함할 수 있다.
상기 파워오프 디스차지 회로의 실시예들에 의하면, 상기 디스차지 제어 신호는 상기 제 1 전원 전압이 차단된 것으로 감지되면 상기 로드 회로를 디스차지시키도록 제 1 전압 레벨을 가질 수 있고, 상기 제 1 전원 전압이 차단되지 않은 것으로 감지되면 상기 로드 회로를 디스차지시키지 않도록 제 2 전압 레벨을 가질 수 있다.
상기 파워오프 디스차지 회로의 실시예들에 의하면, 상기 파워오프 디스차지 회로는 상기 제 1 전원 전압에 기초하여 상기 전원 전압 감지부를 구동하는 제 2 전원 전압을 생성하는 구동 전압 생성부를 더 포함할 수 있다.
상기 파워오프 디스차지 회로의 실시예들에 의하면, 상기 구동 전압 생성부는 상기 제 1 전원 전압을 전압 분배하여 상기 제 2 전원 전압을 생성할 수 있다.
상기 파워오프 디스차지 회로의 실시예들에 의하면, 상기 전원 전압 감지부는 상기 디스차지 제어 신호가 상기 제 2 전원 전압과 접지 전압 사이의 전압 레벨을 갖도록 제어할 수 있다.
상기 파워오프 디스차지 회로의 실시예들에 의하면, 상기 파워오프 디스차지 회로는 상기 제 1 전원 전압에 기초하여 상기 디스차지 제어 신호의 전압 레벨을 레벨 쉬프팅하는 레벨 쉬프팅부를 더 포함할 수 있다.
전술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 소스 드라이버 회로는 계조 레벨을 나타내는 디지털 데이터를 디코딩하여 상기 디지털 데이터에 상응하는 아날로그 계조 전압을 출력하는 디코더, 상기 아날로그 계조 전압을 전류 증폭하여 소스 라인 구동 전압을 디스플레이 패널 내의 로드 회로에 출력하는 출력 버퍼, 소스 드라이버 회로를 구동하는 제 1 전원 전압이 차단되면 턴오프되고 상기 제 1 전원 전압이 공급되면 턴온되는 스위치 및 상기 제 1 전원 전압이 차단되면 상기 로드 회로를 디스차지시키고 상기 제 1 전원 전압이 공급되면 상기 로드 회로를 디스차지시키지 않는 파워오프 디스차지 회로를 포함할 수 있다.
상기 소스 드라이버 회로의 실시예들에 의하면, 상기 파워오프 디스차지 회로는 상기 제 1 전원 전압의 차단 여부를 감지하여 디스차지 제어 신호를 생성하는 전원 전압 감지부 및 상기 디스차지 제어 신호에 응답하여 상기 로드 회로를 디스차지시키는 디스차지부를 포함할 수 있다.
상기 소스 드라이버 회로의 실시예들에 의하면, 상기 파워오프 디스차지 회로는 상기 제 1 전원 전압에 기초하여 상기 전원 전압 감지부를 구동하는 제 2 전원 전압을 생성하는 구동 전압 생성부를 더 포함할 수 있다.
상기 소스 드라이버 회로의 실시예들에 의하면, 상기 파워오프 디스차지 회로는 상기 제 1 전원 전압에 기초하여 상기 디스차지 제어 신호의 전압 레벨을 레벨 쉬프팅하는 레벨 쉬프팅부를 더 포함할 수 있다.
본 발명의 실시예들에 따른 파워오프 디스차지 회로는 디스플레이 디바이스가 파워오프 상태에 진입함에 따라 소스 드라이버 회로를 구동하는 전원 전압이 차단되는 경우 디스플레이 패널 내의 로드 회로를 신속하게 디스차지시킴으로써 디스플레이 패널 상에 세로줄 잔상이 나타나는 것을 방지할 수 있다.
본 발명의 실시예들에 따른 소스 드라이버 회로는 상기 파워오프 디스차지 회로를 포함함으로써 디스플레이 디바이스가 파워오프 상태에 진입하는 경우에도 디스플레이 패널 상에 세로줄 잔상이 나타나는 것을 방지할 수 있다.
다만, 본 발명의 효과는 상기에서 언급된 효과로 제한되는 것은 아니며, 상기에서 언급되지 않은 다른 효과들은 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 당업자에게 명확하게 이해될 수 있을 것이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되지 않아야 한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어 야 한다. 각 도면을 설명하면서 유사한 참조 부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들이 이러한 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
어떤 구성 요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 위치할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성 요소가 위치하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 위치함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분 또는 이들을 조합한 것들의 위치 또는 부가 가 능성을 미리 배제하지 않는 것으로 이해될 것이다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 파워오프 디스차지 회로를 나타내는 블록도이다.
도 1을 참조하면, 파워오프 디스차지 회로(100)는 전원 전압 감지부(120) 및 디스차지부(140)를 포함할 수 있다.
일반적으로, 디스플레이 디바이스가 파워오프(power off) 상태에 진입함에 따라 소스 드라이버 회로를 구동하는 제 1 전원 전압(VDD1)이 차단되면 소스 드라이버 회로와 디스플레이 패널 내의 로드 회로(LOAD CIRCUIT) 사이의 연결은 차단된다. 그 결과, 로드 회로(LOAD CIRCUIT)는 플로팅 상태가 되고 이전 디스플레이 동작에 의하여 로드 회로(LOAD CIRCUIT)에 공급되었던 전하들은 로드 회로(LOAD CIRCUIT)에 잔류하게 된다. 이러한 잔류 전하들은 자연적으로 디스차지되는데, 이 러한 잔류 전하들이 디스차지되는 시간 동안 디스플레이 패널 상에는 세로줄 잔상이 나타나게 된다. 이에, 파워오프 디스차지 회로(100)는 전원 전압 감지부(120) 및 디스차지부(140)를 포함함으로써 디스플레이 디바이스가 파워오프 상태에 진입하더라도 디스플레이 패널 상에 세로줄 잔상이 나타나는 것을 방지할 수 있다.
전원 전압 감지부(120)는 소스 드라이버 회로를 구동하는 제 1 전원 전압(VDD1)의 차단 여부를 감지함으로써 디스차지 제어 신호(DCV)를 생성할 수 있다. 구체적으로, 디스플레이 디바이스가 파워오프 상태에 진입함에 따라 소스 드라이버 회로를 구동하는 제 1 전원 전압(VDD1)이 차단되는 경우에, 전원 전압 감지부(120)는 이러한 제 1 전원 전압(VDD1)의 차단을 감지하여 디스플레이 패널 내의 로드 회로(LOAD CIRCUIT)를 디스차지시키도록 하는 제 1 전압 레벨(예를 들어, 논리 하이 레벨)의 디스차지 제어 신호(DCV)를 생성한다. 반면에, 디스플레이 디바이스가 파워온(power on) 상태에 있어 소스 드라이버 회로를 구동하는 제 1 전원 전압(VDD1)이 공급되는 경우에, 전원 전압 감지부(120)는 이러한 제 1 전원 전압(VDD1)의 공급을 감지하여 디스플레이 패널 내의 로드 회로(LOAD CIRCUIT)를 디스차지시키지 않도록 제 2 전압 레벨(예를 들어, 논리 로우 레벨)의 디스차지 제어 신호(DCV)를 생성한다.
디스차지부(140)는 전원 전압 감지부(120)로부터 출력된 디스차지 제어 신호(DCV)에 응답하여 디스플레이 패널 내의 로드 회로(LOAD CIRCUIT)를 디스차지시킬 수 있다. 구체적으로, 전원 전압 감지부(120)로부터 출력된 디스차지 제어 신호(DCV)가 제 1 전압 레벨 즉, 로드 회로(LOAD CIRCUIT)를 디스차지시키도록 디스 차지부(140)를 제어하는 전압 레벨을 갖는 경우에, 디스차지부(140)는 로드 회로(LOAD CIRCUIT)를 접지 전압(GND)에 연결시킴으로써 로드 회로(LOAD CIRCUIT)가 신속하게 디스차지되도록 한다. 반면에, 전원 전압 감지부(120)로부터 출력된 디스차지 제어 신호(DCV)가 제 2 전압 레벨 즉, 로드 회로(LOAD CIRCUIT)를 디스차지시키지 않도록 디스차지부(140)를 제어하는 전압 레벨을 갖는 경우에, 디스차지부(140)는 로드 회로(LOAD CIRCUIT)를 접지 전압(GND)에 연결시키지 않음으로써 디스플레이 디바이스가 정상적인 디스플레이 동작을 수행하도록 한다.
이와 같이, 디스플레이 디바이스가 파워오프 상태에 진입함에 따라 소스 드라이버 회로를 구동하는 제 1 전원 전압(VDD1)이 차단되는 경우에 파워오프 디스차지 회로(100)는 디스플레이 패널 내의 로드 회로(LOAD CIRCUIT)를 신속하게 디스차지시킴으로써 이전 디스플레이 동작에 의하여 로드 회로(LOAD CIRCUIT)에 잔류하는 전하들에 기인한 디스플레이 패널 상의 세로줄 잔상을 방지할 수 있다. 또한, 디스플레이 디바이스가 파워온 상태에 있어 소스 드라이버 회로를 구동하는 제 1 전원 전압(VDD1)이 공급되는 경우에는 파워오프 디스차지 회로(100)가 로드 회로(LOAD CIRCUIT)를 접지 전압(GND)에 연결되지 않도록 함으로써 디스플레이 디바이스의 디스플레이 동작에 아무런 영향을 주지 않도록 할 수 있다.
도 2는 도 1의 파워오프 디스차지 회로의 일 예를 나타내는 회로도이다.
도 2를 참조하면, 파워오프 디스차지 회로(100)는 전원 전압 감지부(120) 및 디스차지부(140)를 포함할 수 있다. 구체적으로, 전원 전압 감지부(120)는 제 1 커패시터(C1), 제 1 피모스 트랜지스터(P-type metal oxide semiconductor field effect transistor; MP1) 및 제 1 엔모스 트랜지스터(N-type metal oxide semiconductor field effect transistor; MN1)를 포함할 수 있고, 디스차지부(140)는 제 2 엔모스 트랜지스터(MN2)를 포함할 수 있다. 다만, 도 2에 도시된 파워오프 디스차지 회로(100)의 구성은 하나의 예시로서, 요구되는 조건에 따라 다양하게 설계될 수 있다.
전원 전압 감지부(120)에서, 제 1 커패시터(C1)는 제 1 단자가 제 1 전원 전압(VDD1)에 연결되고, 제 2 단자가 제 1 노드(NODE1)에 연결될 수 있다. 제 1 피모스 트랜지스터(MP1) 및 제 1 엔모스 트랜지스터(MN1)는 하나의 인버터를 구성하며, 제 1 노드(NODE1)의 전압을 반전하여 제 2 노드(NODE2)로 출력할 수 있다. 구체적으로, 소스 드라이버 회로를 구동하는 제 1 전원 전압(VDD1)이 차단되는 경우에는 제 1 커패시터(C1)에 의하여 제 1 노드(NODE1)는 논리 로우 레벨의 전압을 갖게 된다. 그 결과, 제 1 피모스 트랜지스터(MP1) 및 제 1 엔모스 트랜지스터(MN1)로 구현된 인버터에 의하여 제 2 노드(NODE2)는 논리 하이 레벨의 전압을 갖게 된다. 반면에, 소스 드라이버 회로를 구동하는 제 1 전원 전압(VDD1)이 공급되는 경우에는 제 1 커패시터(C1)에 의하여 제 1 노드(NODE1)가 논리 하이 레벨의 전압을 갖게 된다. 그 결과, 제 1 피모스 트랜지스터(MP1) 및 제 1 엔모스 트랜지스터(MN1)로 구현된 인버터에 의하여 제 2 노드(NODE2)는 논리 로우 레벨의 전압을 갖게 된다.
디스차지부(140)에서, 제 2 피모스 트랜지스터(MP2)의 제 1 단자는 디스플레이 패널 내의 로드 회로(LOAD CIRCUIT)에 연결되고, 제 2 단자는 접지 전압(GND)에 연결되며, 게이트 단자는 제 2 노드(NODE2)에 연결될 수 있다. 상술한 바와 같이, 소스 드라이버 회로를 구동하는 제 1 전원 전압(VDD1)이 차단되는 경우에는 제 2 노드(NODE2)가 논리 하이 레벨의 전압을 갖게 되므로, 제 2 엔모스 트랜지스터(MN2)는 턴온되고 로드 회로(LOAD CIRCUIT)는 접지 전압(GND)과 연결된다. 즉, 로드 회로(LOAD CIRCUIT)가 신속하게 디스차지됨에 따라 디스플레이 패널 상에 로드 회로(LOAD CIRCUIT) 내의 잔류 전하들에 기인한 세로줄 잔상이 나타나지 않게 된다. 반면에, 소스 드라이버 회로를 구동하는 제 1 전원 전압(VDD1)이 공급되는 경우에는 제 2 노드(NODE2)가 논리 로우 레벨의 전압을 갖게 되므로, 제 2 엔모스 트랜지스터(MN2)는 턴오프되고 로드 회로(LOAD CIRCUIT)는 접지 전압(GND)에 연결되지 않는다. 즉, 디스플레이 디바이스는 파워오프 디스차지 회로(100)의 영향을 받지 않고 디스플레이 동작을 할 수 있다.
도 3은 도 1의 파워오프 디스차지 회로를 포함하는 소스 드라이버 회로를 나타내는 블록도이다.
도 3을 참조하면, 소스 드라이버 회로(300)는 파워오프 디스차지 회로(100), 디코더(330), 출력 버퍼(340) 및 스위치(350)를 포함할 수 있고, 소스 드라이버 회로(300)는 디스플레이 패널(380) 내의 로드 회로(382)에 연결될 수 있다. 다만, 도 3은 설명의 편의상 간략하게 도시된 것으로서, 디코더(330), 출력 버퍼(340), 스위치(350) 및 로드 회로(382)는 하나의 단위 구조를 이루며, 이러한 단위 구조는 복수 개일 수 있다. 예를 들어, 디코더(330), 출력 버퍼(340), 스위치(350) 및 로드 회로(382)로 이루어지는 단위 구조가 600 내지 1000 개인 경우에는 600 내지 1000 개의 채널이 구현될 수 있다.
디코더(330)는 계조 레벨을 나타내는 디지털 데이터(ID)를 디코딩하여 디지털 데이터(ID)에 상응하는 아날로그 계조 전압(GV)을 출력할 수 있다. 출력 버퍼(340)는 디코더(330)에서 출력된 아날로그 계조 전압(GV)을 전류 증폭하여 소스 라인 구동 전압(SDV)을 디스플레이 패널(380) 내의 로드 회로(382)에 출력한다. 스위치(350)는 소스 드라이버 회로(300)를 구동하는 제 1 전원 전압이 차단되면 턴오프되고 제 1 전원 전압이 공급되면 턴온되는데, 스위치(350)에 의하여 디스플레이 디바이스가 파워오프 상태에 있을 때에는 소스 라인 구동 전압(SDV)이 디스플레이 패널(380) 내의 로드 회로(382)에 출력되지 않고, 디스플레이 디바이스가 파워온 상태에 있을 때에는 소스 라인 구동 전압(SDV)이 디스플레이 패널(380) 내의 로드 회로(382)에 출력될 수 있다. 디스플레이 패널(380) 내에서 로드 회로(382)는 디스플레이 패널(380)의 하나의 열(column)을 나타내며, 소스 드라이버 회로(300)에서 출력된 소스 라인 구동 전압(SDV)에 기초하여 디스플레이 동작을 수행한다. 다만, 디코더(330), 출력 버퍼(340), 스위치(350) 및 로드 회로(382)로 이루어지는 단위 구조의 동작은 일반적인 것이므로, 그에 대한 구체적인 설명은 생략하기로 한다.
상술한 바와 같이, 파워오프 디스차지 회로(100)는 디스플레이 디바이스가 파워오프 상태에 진입함에 따라 소스 드라이버 회로(300)를 구동하는 제 1 전원 전압이 차단되면 로드 회로(382)를 디스차지시키고, 디스플레이 디바이스가 파워온 상태에 있어 제 1 전원 전압이 공급되면 로드 회로(382)를 디스차지하지 않는다. 이를 위하여, 파워오프 디스차지 회로(100)는 전원 전압 감지부(120) 및 디스차지부(140)를 포함하는 구성으로 구현될 수 있다. 다만, 파워오프 디스차지 회로(100) 에 대해서는 상술한 바 있으므로, 그에 대한 구체적인 설명은 생략하기로 한다. 이와 같이, 소스 드라이버 회로(300)는 디스플레이 디바이스가 파워오프 상태에 진입하는 경우에 디스플레이 패널(380) 내의 로드 회로(382)를 신속하게 디스차지시킴으로써 디스플레이 패널(380) 상의 세로줄 잔상을 억제할 수 있는 파워오프 디스차지 회로(100)를 포함함으로써 디스플레이 디바이스의 파워오프시 클리어 디스플레이(clear display) 기능을 수행할 수 있다.
도 4는 도 3의 소스 드라이버 회로를 포함하는 디스플레이 디바이스를 나타내는 블록도이다.
도 4를 참조하면, 디스플레이 디바이스(500)는 소스 드라이버 회로(300), 게이트 드라이버 회로(360), 컨트롤러(370) 및 디스플레이 패널(380)을 포함할 수 있다.
디스플레이 디바이스(500)는 소스 드라이버 회로(300)를 이용하여 디스플레이 패널(380)의 데이터 라인들에 소스 라인 구동 전압(SDV)을 인가하고, 게이트 드라이버 회로(360)를 이용하여 디스플레이 패널(380)의 게이트 라인들에 게이트 온 전압(GOV)을 인가함으로써 디스플레이 패널(380) 상에 영상을 출력할 수 있다. 또한, 디스플레이 디바이스(500)는 컨트롤러(370)를 이용하여 소스 드라이버 제어 신호(CS1) 및 게이트 드라이버 제어 신호(CS2)를 각각 소스 드라이버 회로(300) 및 게이트 드라이버 회로(360)에 제공함으로써 소스 드라이버 회로(300)와 게이트 드라이버 회로(360)를 각각 제어할 수 있다. 다만, 디스플레이 디바이스(500)에서 소스 드라이버 회로(300), 게이트 드라이버 회로(360), 컨트롤러(370) 및 디스플레이 패널(380) 사이의 동작은 일반적인 것이므로, 그에 대한 구체적인 설명은 생략하기로 한다.
소스 드라이버 회로(300)는 파워오프 디스차지 회로(100)를 포함함으로써 소스 드라이버 회로(300)를 구동하는 제 1 전원 전압이 차단되면 디스플레이 패널(380) 내의 로드 회로(382)를 디스차지시킴으로써 디스플레이 디바이스(500)의 파워오프시 클리어 디스플레이 기능을 수행하고, 소스 드라이버 회로(300)를 구동하는 제 1 전원 전압이 공급되면 디스플레이 패널(380) 내의 로드 회로(382)를 디스차지시키지 않음으로써 디스플레이 디바이스(500)가 정상적으로 영상을 출력하게 할 수 있다. 이를 위하여, 소스 드라이버 회로(300)에 구비된 파워오프 디스차지 회로(100)는 전원 전압 감지부(120) 및 디스차지부(140)를 포함하는 구성으로 구현될 수 있다. 다만, 이에 대해서는 상술한 바 있으므로, 그에 대한 구체적인 설명은 생략하기로 한다.
도 5는 본 발명의 다른 실시예에 따른 파워오프 디스차지 회로를 나타내는 블록도이다.
도 5를 참조하면, 파워오프 디스차지 회로(200)는 전원 전압 감지부(220), 디스차지부(240), 구동 전압 생성부(260) 및 레벨 쉬프팅부(280)를 포함할 수 있다.
구동 전압 생성부(260)는 소스 드라이버 회로를 구동하는 제 1 전원 전압(VDD1)에 기초하여 전원 전압 감지부(220)를 구동하는 제 2 전원 전압(VDD2)을 생성할 수 있다. 구체적으로, 구동 전압 생성부(260)는 제 1 전원 전압(VDD1)을 감 압 예를 들어, 전압 분배하여 제 2 전원 전압(VDD2)을 생성하고, 제 2 전원 전압(VDD2)을 전원 전압 감지부(220)에 제공함으로써 전원 전압 감지부(220)가 제 2 전원 전압(VDD2)에 기초하여 동작하도록 한다. 제 2 전원 전압(VDD2)의 전압 레벨이 상대적으로 높은 경우에는 전원 전압 감지부(220)의 동작이 느려지는 대신 디스플레이 디바이스가 디스플레이 동작을 수행함에 있어서 파워 글리치(power glitch)에 의한 오동작을 일으킬 가능성이 낮아지는 반면, 제 2 전원 전압(VDD2)의 전압 레벨이 상대적으로 낮은 경우에는 전원 전압 감지부(220)의 동작이 빨라지는 대신 디스플레이 디바이스가 디스플레이 동작을 수행함에 있어서 파워 글리치에 의한 오동작을 일으킬 가능성이 높아지기 때문에, 제 2 전원 전압(VDD2)의 전압 레벨은 요구되는 조건을 고려하여 사용자가 설정할 수 있다. 바람직하게는, 제 2 전원 전압(VDD2)은 제 1 전원 전압(VDD1)의 60 퍼센트(%) 선으로 설정될 수 있는데, 이러한 경우 제 1 전원 전압(VDD1)이 파워 글리치에 의하여 60 퍼센트(%) 이하로 떨어지지 않으면 오동작이 일어나지 않는다.
전원 전압 감지부(220)는 소스 드라이버 회로를 구동하는 제 1 전원 전압(VDD1)의 차단 여부를 감지함으로써 디스차지 제어 신호(DCV)를 생성할 수 있다. 구체적으로, 디스플레이 디바이스가 파워오프 상태에 진입함에 따라 소스 드라이버 회로를 구동하는 제 1 전원 전압(VDD1)이 차단되는 경우에, 전원 전압 감지부(220)는 이러한 제 1 전원 전압(VDD1)의 차단을 감지하여 디스플레이 패널 내의 로드 회로(LOAD CIRCUIT)를 디스차지시키도록 제 1 전압 레벨(예를 들어, 논리 하이 레벨)의 디스차지 제어 신호(DCV)를 생성한다. 반면에, 디스플레이 디바이스가 파워온 상태에 있어 소스 드라이버 회로를 구동하는 제 1 전원 전압(VDD1)이 공급되는 경우에, 전원 전압 감지부(120)는 이러한 제 1 전원 전압(VDD1)의 공급을 감지하여 디스플레이 패널 내의 로드 회로(LOAD CIRCUIT)를 디스차지시키지 않도록 제 2 전압 레벨(예를 들어, 논리 로우 레벨)의 디스차지 제어 신호(DCV)를 생성한다.
나아가, 전원 전압 감지부(220)는 구동 전압 생성부(260)에서 생성된 제 2 전원 전압(VDD2)에 기초하여 동작할 수 있는데 특히, 디스차지 제어 신호(DCV)가 제 2 전원 전압(VDD2)과 접지 전압(GND) 사이의 전압 레벨을 갖도록 제어할 수 있다. 일반적으로, 디스플레이 디바이스가 파워오프 상태에 진입함에 따라 소스 드라이버 회로를 구동하는 제 1 전원 전압(VDD1)이 차단되는 경우에 전원 전압 감지부(220) 내부의 소자들 예를 들어, 트랜지스터들에 음의 전압이 가해질 수 있는데, 이러한 음의 전압이 가해지는 경우에는 내부의 소자들이 데미지(damage)를 입게 될 수 있다. 또한, 디스플레이 디바이스가 파워온 상태에 있어 소스 드라이버 회로를 구동하는 제 1 전원 전압(VDD1)이 공급되는 경우에, 전원 전압 감지부(220)가 제 1 전원 전압(VDD1)에 기초하여 동작하면 전원 전압 감지부(220) 내부의 소자들에 제 1 전원 전압(VDD1)이 가해짐으로써 디스플레이 디바이스가 오동작을 일으킬 수 있다. 따라서, 전원 전압 감지부(220)는 디스차지 제어 신호(DCV)가 제 2 전원 전압(VDD2)과 접지 전압(GND) 사이의 전압 레벨을 갖도록 제어함으로써 이러한 문제점을 해결할 수 있다.
레벨 쉬프팅부(280)는 제 1 전원 전압(VDD1)에 기초하여 디스차지 제어 신호(DCV)의 전압 레벨을 레벨 쉬프팅할 수 있다. 구체적으로, 디스플레이 디바이스 가 파워오프 상태에 진입함에 따라 소스 드라이버 회로를 구동하는 제 1 전원 전압(VDD1)이 차단되는 경우에, 제 1 전원 전압(VDD1)의 전압 레벨이 낮아지면서 전원 전압 감지부(220)를 구동하는 제 2 전원 전압(VDD2)도 함께 낮아지게 된다. 그러나 제 1 전원 전압(VDD1)보다 상대적으로 낮은 전압 레벨을 갖는 제 2 전원 전압(VDD1)에 의하여 생성되는 디스차지 제어 신호(DCV)는 디스차지부(240)를 제어할 수 있는 충분한 전압 레벨을 갖지 못할 수 있다. 따라서, 레벨 쉬프팅부(280)는 이러한 문제점을 해결하기 위하여 디스차지 제어 신호(DCV)의 전압 레벨을 제 1 전원 전압(VDD1)에 기초하여 레벨 쉬프팅함으로써 부스트 업(boost up)된 디스차지 제어 신호(SDCV)를 생성한다.
디스차지부(240)는 레벨 쉬프팅부(280)로부터 출력된 부스트 업된 디스차지 제어 신호(SDCV)에 응답하여 디스플레이 패널 내의 로드 회로(LOAD CIRCUIT)를 디스차지시킬 수 있다. 구체적으로, 레벨 쉬프팅부(280)로부터 출력된 부스트 업된 디스차지 제어 신호(SDCV)가 제 1 전압 레벨 즉, 로드 회로(LOAD CIRCUIT)를 디스차지시키도록 디스차지부(240)를 제어하는 전압 레벨을 갖는 경우에, 디스차지부(240)는 로드 회로(LOAD CIRCUIT)를 접지 전압(GND)에 연결시킴으로써 로드 회로(LOAD CIRCUIT)가 신속하게 디스차지되도록 한다. 반면에, 레벨 쉬프팅부(280)로부터 출력된 부스트 업된 디스차지 제어 신호(SDCV)가 제 2 전압 레벨 즉, 로드 회로(LOAD CIRCUIT)를 디스차지시키지 않도록 디스차지부(240)를 제어하는 전압 레벨을 갖는 경우에, 로드 회로(LOAD CIRCUIT)를 접지 전압(GND)에 연결시키지 않음으로써 디스플레이 디바이스가 정상적인 디스플레이 동작을 수행하도록 한다.
이와 같이, 디스플레이 디바이스가 파워오프 상태에 진입함에 따라 소스 드라이버 회로를 구동하는 제 1 전원 전압(VDD1)이 차단되는 경우에 파워오프 디스차지 회로(200)는 디스플레이 패널 내의 로드 회로(LOAD CIRCUIT)를 신속하게 디스차지시킴으로써 이전 디스플레이 동작에 의하여 로드 회로(LOAD CIRCUIT)에 잔류하는 전하들에 기인한 디스플레이 패널 상의 세로줄 잔상을 방지할 수 있다. 또한, 디스플레이 디바이스가 파워온 상태에 있어 소스 드라이버 회로를 구동하는 제 1 전원 전압(VDD1)이 공급되는 경우에는 파워오프 디스차지 회로(200)가 로드 회로(LOAD CIRCUIT)를 접지 전압(GND)에 연결되지 않도록 함으로써 디스플레이 디바이스의 디스플레이 동작에 아무런 영향을 주지 않도록 할 수 있다.
도 6은 도 5의 파워오프 디스차지 회로의 일 예를 나타내는 회로도이다.
도 6을 참조하면, 파워오프 디스차지 회로(200)는 전원 전압 감지부(220), 디스차지부(240), 구동 전압 생성부(260) 및 레벨 쉬프팅부(280)를 포함할 수 있다. 구체적으로, 전원 전압 감지부(220)는 제 1 커패시터(C1), 제 1 내지 제 4 피모스 트랜지스터(MP1, ..., MP4), 제 1 내지 제 4 엔모스 트랜지스터(MN1, ..., MN4)를 포함할 수 있고, 구동 전압 생성부(260)는 제 1 저항(R1), 제 2 저항(R2) 및 제 5 엔모스 트랜지스터(MN5)를 포함할 수 있다. 또한, 레벨 쉬프팅부(280)는 제 5 내지 제 8 피모스 트랜지스터(MP5, ..., MP8) 및 제 6 및 제 7 엔모스 트랜지스터(MN6, MN7)를 포함할 수 있고, 디스차지부(240)는 제 8 엔모스 트랜지스터(MN8)를 포함할 수 있다. 다만, 도 6에 도시된 파워오프 디스차지 회로(200)의 구성은 하나의 예시로서, 요구되는 조건에 따라 다양하게 설계될 수 있다.
구동 전압 생성부(260)에서, 제 1 저항(R1)은 제 1 단자가 제 1 전원 전압(VDD1)에 연결되고, 제 2 단자가 제 2 저항(R2)의 제 1 단자에 연결될 수 있다. 제 2 저항(R2)은 제 1 단자가 제 1 저항(R1)의 제 2 단자에 연결되고, 제 2 단자가 제 5 엔모스 트랜지스터(MN5)의 제 1 단자에 연결될 수 있다. 제 5 엔모스 트랜지스터(MN5)는 제 1 단자가 제 2 저항(R2)의 제 2 단자에 연결되고, 제 2 단자가 접지 전압(GND)에 연결되며, 게이트 단자가 제 1 전원 전압(VDD1)에 연결될 수 있다. 이와 같이, 제 2 전원 전압(VDD2)은 제 1 전원 전압(VDD1)이 제 1 저항(R1)과 제 2 저항(R2)에 의한 전압 분배로 생성될 수 있다.
전원 전압 감지부(220)에서, 제 1 피모스 트랜지스터(MP1) 및 제 1 엔모스 트랜지스터(MN1)는 하나의 인버터를 구성하며, 제 1 노드(NODE1)의 전압을 반전하여 제 2 노드(NODE2)로 출력할 수 있다. 제 1 커패시터(C1)는 제 1 단자가 제 1 전원 전압(VDD1)에 연결되고, 제 2 단자가 제 1 노드(NODE1)에 연결될 수 있다. 제 2 피모스 트랜지스터(MP2)는 제 1 단자가 제 2 전원 전압(VDD2)에 연결되고, 제 2 단자가 제 1 노드(NODE1)에 연결되며, 게이트 단자가 제 2 노드(NODE2)에 연결될 수 있다. 제 2 엔모스 트랜지스터(MN2)는 제 1 단자가 제 1 노드(NODE1)에 연결되고, 제 2 단자가 접지 전압(GND)에 연결되며, 게이트 단자가 제 2 노드(NODE2)에 연결될 수 있다.
제 3 및 제 4 피모스 트랜지스터(MP3, MP4)는 전류 미러(current mirror)를 구성하는데, 제 3 피모스 트랜지스터(MP3)는 제 1 단자가 제 2 전원 전압(VDD2)에 연결되고, 제 2 단자가 제 1 노드(NODE1)에 연결되며, 게이트 단자가 제 4 피모스 트랜지스터(MP4)의 게이트 단자에 연결될 수 있다. 제 4 피모스 트랜지스터(MP4)는 제 1 단자가 제 2 전원 전압(VDD2)에 연결되고, 제 2 단자가 제 3 엔모스 트랜지스터(MN3)의 제 1 단자에 연결되며, 게이트 단자가 자신의 제 2 단자에 연결될 수 있다. 제 3 엔모스 트랜지스터(MN3)는 제 1 단자가 제 4 피모스 트랜지스터(MP4)의 제 2 단자에 연결되고, 제 2 단자가 제 4 엔모스 트랜지스터(MN4)의 제 1 단자에 연결되며, 게이트 단자가 제 2 노드(NODE2)에 연결될 수 있다. 제 4 엔모스 트랜지스터(MN4)는 제 1 단자가 제 3 엔모스 트랜지스터(MN3)의 제 2 단자에 연결되고, 제 2 단자가 접지 전압(GND)에 연결되며, 게이트 단자가 자신의 제 1 단자에 연결될 수 있다.
구체적으로, 소스 드라이버 회로를 구동하는 제 1 전원 전압(VDD1)이 차단되는 경우에는 제 1 커패시터(C1)에 의하여 제 1 노드(NODE1)는 논리 로우 레벨의 전압을 갖게 된다. 그 결과, 제 1 피모스 트랜지스터(MP1) 및 제 1 엔모스 트랜지스터(MN1)로 구현된 인버터에 의하여 제 2 노드(NODE2)는 논리 하이 레벨의 전압을 갖게 된다. 따라서, 제 2 엔모스 트랜지스터(MN2) 및 제 3 엔모스 트랜지스터(MN3)가 턴온되고, 제 3 피모스 트랜지스터(MP3) 및 제 4 피모스 트랜지스터(MP4)가 턴온됨으로써 제 1 노드(NODE1)가 접지 전압(GND)보다 낮은 전압으로 떨어지지 않도록 제어될 수 있다. 이와 같이, 디스플레이 디바이스가 파워오프 상태에 진입함에 따라 소스 드라이버 회로를 구동하는 제 1 전원 전압(VDD1)이 차단되는 경우에, 전원 전압 감지부(220)는 제 1 노드(NODE1)가 접지 전압(GND)보다 낮은 전압으로 떨어지지 않도록 함으로써 제 1 피모스 트랜지스터(MP1) 및 제 2 엔모스 트랜지스 터(MN1)의 게이트에 음의 전압이 가해지지 않도록 할 수 있다. 따라서, 제 1 피모스 트랜지스터(MP1) 및 제 2 엔모스 트랜지스터(MN1)는 음의 전압에 의한 데미지를 받지 않는다.
반면에, 소스 드라이버 회로를 구동하는 제 1 전원 전압(VDD1)이 공급되는 경우에는 제 1 커패시터(C1)에 의하여 제 1 노드(NODE1)는 논리 하이 레벨의 전압을 갖게 된다. 그 결과, 제 1 피모스 트랜지스터(MP1) 및 제 1 엔모스 트랜지스터(MN1)로 구현된 인버터에 의하여 제 2 노드(NODE2)는 논리 로우 레벨의 전압을 갖게 된다. 따라서, 제 1 엔모스 트랜지스터(MN1) 및 제 2 피모스 트랜지스터(MP2)가 턴온됨으로써 제 1 노드(NODE1)가 제 2 전원 전압(VDD2)보다 높은 전압으로 올라가지 않도록 제어될 수 있다. 이와 같이, 디스플레이 디바이스가 파워온 상태에 있어 소스 드라이버 회로를 구동하는 제 1 전원 전압(VDD1)이 공급되는 경우에, 전원 전압 감지부(220)는 제 1 노드(NODE1)가 제 2 전원 전압(VDD2)보다 높은 전압으로 올라가지 않도록 함으로써 디스플레이 디바이스의 오동작을 방지할 수 있다.
레벨 쉬프팅부(280)에서, 제 5 피모스 트랜지스터(MP5)는 제 1 단자가 제 1 전원 전압(VDD1)에 연결되고, 제 2 단자가 제 7 피모스 트랜지스터(MP7)의 제 1 단자에 연결되며, 게이트 단자가 제 1 노드(NODE1)에 연결될 수 있다. 제 6 피모스 트랜지스터(MP6)는 제 1 단자가 제 1 전원 전압(VDD1)에 연결되고, 제 2 단자가 제 8 피모스 트랜지스터(MP8)의 제 1 단자에 연결되며, 게이트 단자가 제 2 노드(NODE2)에 연결될 수 있다. 제 7 피모스 트랜지스터(MP7)는 제 1 단자가 제 5 피모스 트랜지스터(MP5)의 제 2 단자에 연결되고, 제 2 단자가 제 3 노드(NODE3)에 연결되며, 게이트 단자가 제 4 노드(NODE4)에 연결될 수 있다. 제 8 피모스 트랜지스터(MP8)는 제 1 단자가 제 6 피모스 트랜지스터(MP6)의 제 2 단자에 연결되고, 제 2 단자가 제 4 노드(NODE4)에 연결되며, 게이트 단자가 제 3 노드(NODE3)에 연결될 수 있다. 제 6 엔모스 트랜지스터(MN6)는 제 1 단자가 제 3 노드(NODE3)에 연결되고, 제 2 단자가 접지 전압(GND)에 연결되며, 게이트 단자가 제 1 노드(NODE1)에 연결될 수 있다. 제 7 엔모스 트랜지스터(MN7)는 제 1 단자가 제 4 노드(NODE4)에 연결되고, 제 2 단자가 접지 전압(GND)에 연결되며, 게이트 단자가 제 2 노드(NODE2)에 연결될 수 있다.
구체적으로, 디스플레이 디바이스가 파워오프 상태에 진입함에 따라 소스 드라이버 회로를 구동하는 제 1 전원 전압(VDD1)이 차단되는 경우 즉, 제 1 노드(NODE1)가 논리 로우 레벨의 전압을 갖고 제 2 노드(NODE2)가 논리 하이 레벨의 전압을 갖는 경우에는 제 5 피모스 트랜지스터(MP5), 제 7 엔모스 트랜지스터(MN7) 및 제 7 피모스 트랜지스터(MP7)가 턴온됨으로써 제 3 노드(NODE3)는 제 1 전원 전압(VDD1)에 상응하는 논리 하이 레벨의 전압을 갖고, 제 4 노드(NODE4)는 접지 전압(GND)에 상응하는 논리 로우 레벨의 전압을 갖는다. 따라서, 레벨 쉬프팅부(280)는 제 1 전원 전압(VDD1)에 상응하는 논리 하이 레벨의 부스트 업된 디스차지 제어 신호(SDCV)를 출력한다. 반면에, 디스플레이 디바이스가 파워온 상태에 있어 소스 드라이버 회로를 구동하는 제 1 전원 전압(VDD1)이 공급되는 경우 즉, 제 1 노드(NODE1)가 논리 하이 레벨의 전압을 갖고 제 2 노드(NODE2)가 논리 로우 레벨의 전압을 갖는 경우에는 제 6 피모스 트랜지스터(MP6), 제 6 엔모스 트랜지스터(MN6) 및 제 8 피모스 트랜지스터(MP8)가 턴온됨으로써 제 3 노드(NODE3)는 접지 전압(GND)에 상응하는 논리 로우 레벨의 전압을 갖고, 제 4 노드(NODE4)는 제 1 전원 전압(VDD1)에 상응하는 논리 하이 레벨의 전압을 갖는다. 따라서, 레벨 쉬프팅부(280)는 접지 전압(GND)에 상응하는 논리 로우 레벨의 부스트 업된 디스차지 제어 신호(SDCV)를 출력한다.
상술한 바와 같이, 디스플레이 디바이스가 파워오프 상태에 진입함에 따라 소스 드라이버 회로를 구동하는 제 1 전원 전압(VDD1)이 차단되는 경우에, 제 1 전원 전압(VDD1)의 전압 레벨이 낮아지면서 전원 전압 감지부(220)를 구동하는 제 2 전원 전압(VDD2)도 함께 낮아지게 된다. 그러나 제 1 전원 전압(VDD1)보다 상대적으로 낮은 전압 레벨을 갖는 제 2 전원 전압(VDD1)에 의하여 생성되는 디스차지 제어 신호(DCV)는 디스차지부(240)를 제어할 수 있는 충분한 전압 레벨을 갖지 못할 수 있다. 따라서, 레벨 쉬프팅부(280)는 디스차지 제어 신호(DCV)의 전압 레벨을 제 1 전원 전압(VDD1)에 기초하여 레벨 쉬프팅함으로써 부스트 업된 디스차지 제어 신호(SDCV)를 생성하고, 디스차지부(240)를 제어할 수 있는 충분한 전압 레벨을 갖는 부스트 업된 디스차지 제어 신호(SDCV)를 디스차지부(240)에 출력할 수 있다.
디스차지부(240)에서, 제 8 엔모스 트랜지스터(MN8)는 제 1 단자가 디스플레이 패널 내의 로드 회로(LOAD CIRCUIT)에 연결되고, 제 2 단자가 접지 전압(GND)에 연결되며, 게이트 단자가 레벨 쉬프팅부(280)의 제 3 노드(NODE3)에 연결될 수 있다. 상술한 바와 같이, 디스플레이 디바이스가 파워오프 상태에 진입함에 따라 소스 드라이버 회로를 구동하는 제 1 전원 전압(VDD1)이 차단되는 경우에는 제 3 노드(NODE3)가 논리 하이 레벨의 전압을 갖게 되므로, 제 8 엔모스 트랜지스터(MN8)가 턴온됨으로써 로드 회로(LOAD CIRCUIT)는 접지 전압(GND)에 연결되어 디스차지된다. 반면에, 디스플레이 디바이스가 파워온 상태에 있어 소스 드라이버 회로를 구동하는 제 1 전원 전압(VDD1)이 공급되는 경우에는 제 3 노드(NODE3)가 논리 로우 레벨의 전압을 갖게 되므로, 제 8 엔모스 트랜지스터(MN8)는 턴오프됨으로써 로드 회로(LOAD CIRCUIT)는 접지 전압(GND)에 연결되지 않아 디스플레이 디바이스가 정상적인 디스플레이 동작을 할 수 있다.
도 7은 도 5의 파워오프 디스차지 회로에 대한 시뮬레이션 결과를 나타내는 그래프이다.
도 7을 참조하면, 디스플레이 디바이스가 파워온 상태에 있어 소스 드라이버 회로를 구동하는 제 1 전원 전압(VDD1)이 공급되는 구간(PA)에서는 제 1 노드(NODE1)가 논리 하이 레벨의 전압을 갖고, 제 3 노드(NODE3)가 논리 로우 레벨의 부스트 업된 디스차지 제어 신호(SDCV)를 출력하기 때문에, 디스플레이 패널 내의 로드 회로(LOAD CIRCUIT)가 접지 전압(GND)에 연결되지 않으므로 디스차지되지 않는다. 또한, 디스플레이 디바이스가 파워오프 상태에 진입하여 소스 드라이버 회로를 구동하는 제 1 전원 전압(VDD1)이 차단되는 경우에도 제 1 전원 전압(VDD1)의 전압 레벨이 떨어지기 시작하는 제 1 시점(A)부터 제 1 전원 전압(VDD1)의 전압 레벨이 기 설정된 전압 레벨에 도달하는 제 2 시점(B)까지 즉, 제 2 구간(PB)에서는 부스트 업된 디스차지 제어 신호(SDCV)가 논리 로우 레벨을 유지하기 때문에, 디스플레이 패널 내의 로드 회로(LOAD CIRCUIT)가 접지 전압(GND)에 연결되지 않으므로 디스차지되지 않는다.
이후, 제 1 전원 전압(VDD1)의 전압 레벨이 기 설정된 전압 레벨에 도달하는 제 2 시점(B)에서 부스트 업된 디스차지 제어 신호(SDCV)가 논리 하이 레벨로 전환되고, 제 3 구간(PC) 동안 디스플레이 패널 내의 로드 회로(LOAD CIRCUIT)는 접지 전압(GND)에 연결되어 디스차지된다. 제 3 구간(PC)에서 제 1 노드(NODE1)의 전압은 전원 전압 감지부(220)에 의하여 음의 전압 이하로 떨어지지 않으므로, 파워오프 디스차지 회로(200)가 디스플레이 패널 내의 로드 회로(LOAD CIRCUIT)를 디스차지하는 동안에도 전원 전압 감지부(220)의 제 1 피모스 트랜지스터(MP1) 및 제 1 엔모스 트랜지스터(MN1)는 데미지를 입지 않는다. 또한, 제 3 구간(PC)에서 부스트 업된 디스차지 제어 신호(SDCV)는 제 1 전원 전압(VDD1)과 유사한 파형을 갖는데, 이는 전원 전압 감지부(220)에서 출력된 디스차지 제어 신호(DCV)의 전압 레벨을 레벨 쉬프팅부(280)가 제 1 전원 전압(VDD1)에 기초하여 레벨 쉬프팅하여 부스트 업된 디스차지 제어 신호(SDCV)를 생성하기 때문이다.
도 8은 도 5의 파워오프 디스차지 회로를 포함하는 소스 드라이버 회로를 나타내는 블록도이다.
도 8을 참조하면, 소스 드라이버 회로(400)는 파워오프 디스차지 회로(200), 디코더(430), 출력 버퍼(440) 및 스위치(450)를 포함할 수 있고, 소스 드라이버 회로(400)는 디스플레이 패널(480) 내의 로드 회로(482)에 연결될 수 있다. 다만, 도 8은 설명의 편의상 간략하게 도시된 것으로서, 디코더(430), 출력 버퍼(440), 스위치(450) 및 로드 회로(482)는 하나의 단위 구조를 이루며, 이러한 단위 구조는 복 수 개일 수 있다. 예를 들어, 디코더(430), 출력 버퍼(440), 스위치(450) 및 로드 회로(482)로 이루어지는 단위 구조가 600 내지 1000 개인 경우에는 600 내지 1000 개의 채널이 구현될 수 있다.
디코더(430)는 계조 레벨을 나타내는 디지털 데이터(ID)를 디코딩하여 디지털 데이터(ID)에 상응하는 아날로그 계조 전압(GV)을 출력할 수 있다. 출력 버퍼(440)는 디코더(430)에서 출력된 아날로그 계조 전압(GV)을 전류 증폭하여 소스 라인 구동 전압(SDV)을 디스플레이 패널(480) 내의 로드 회로(482)에 출력한다. 스위치(450)는 소스 드라이버 회로(400)를 구동하는 제 1 전원 전압이 차단되면 턴오프되고 제 1 전원 전압이 공급되면 턴온되는데, 스위치(450)에 의하여 디스플레이 디바이스가 파워오프 상태에 있을 때에는 소스 라인 구동 전압(SDV)이 디스플레이 패널(480) 내의 로드 회로(482)에 출력되지 않고, 디스플레이 디바이스가 파워온 상태에 있을 때에는 소스 라인 구동 전압(SDV)이 디스플레이 패널(480) 내의 로드 회로(482)에 출력될 수 있다. 디스플레이 패널(480) 내에서 로드 회로(482)는 디스플레이 패널(480)의 하나의 열을 나타내며, 소스 드라이버 회로(400)에서 출력된 소스 라인 구동 전압(SDV)에 기초하여 디스플레이 동작을 수행한다. 다만, 디코더(430), 출력 버퍼(440), 스위치(450) 및 로드 회로(482)로 이루어지는 단위 구조의 동작은 일반적인 것이므로, 그에 대한 구체적인 설명은 생략하기로 한다.
상술한 바와 같이, 파워오프 디스차지 회로(200)는 디스플레이 디바이스가 파워오프 상태에 진입함에 따라 소스 드라이버 회로(400)를 구동하는 제 1 전원 전압이 차단되면 로드 회로(482)를 디스차지시키고, 디스플레이 디바이스가 파워온 상태에 있어 제 1 전원 전압이 공급되면 로드 회로(482)를 디스차지하지 않는다. 이를 위하여, 파워오프 디스차지 회로(200)는 구동 전압 생성부(260), 전원 전압 감지부(220), 레벨 쉬프팅부(280) 및 디스차지부(240)를 포함하는 구성으로 구현될 수 있다. 다만, 파워오프 디스차지 회로(200)에 대해서는 상술한 바 있으므로, 그에 대한 구체적인 설명은 생략하기로 한다. 이와 같이, 소스 드라이버 회로(400)는 디스플레이 디바이스가 파워오프 상태에 진입하는 경우에 디스플레이 패널(480) 내의 로드 회로(482)를 신속하게 디스차지시킴으로써 디스플레이 패널(480) 상의 세로줄 잔상을 억제할 수 있는 파워오프 디스차지 회로(200)를 포함함으로써 디스플레이 디바이스의 파워오프시 클리어 디스플레이 기능을 수행할 수 있다.
도 9는 도 8의 소스 드라이버 회로를 포함하는 디스플레이 디바이스를 나타내는 블록도이다.
도 9를 참조하면, 디스플레이 디바이스(600)는 소스 드라이버 회로(400), 게이트 드라이버 회로(460), 컨트롤러(470) 및 디스플레이 패널(480)을 포함할 수 있다.
디스플레이 디바이스(600)는 소스 드라이버 회로(400)를 이용하여 디스플레이 패널(480)의 데이터 라인들에 소스 라인 구동 전압(SDV)을 인가하고, 게이트 드라이버 회로(460)를 이용하여 디스플레이 패널(480)의 게이트 라인들에 게이트 온 전압(GOV)을 인가함으로써 디스플레이 패널(480) 상에 영상을 출력할 수 있다. 또한, 디스플레이 디바이스(600)는 컨트롤러(470)를 이용하여 소스 드라이버 제어 신호(CS1) 및 게이트 드라이버 제어 신호(CS2)를 각각 소스 드라이버 회로(400) 및 게이트 드라이버 회로(460)에 제공함으로써 소스 드라이버 회로(400)와 게이트 드라이버 회로(460)를 각각 제어할 수 있다. 다만, 디스플레이 디바이스(600)에서 소스 드라이버 회로(400), 게이트 드라이버 회로(460), 컨트롤러(470) 및 디스플레이 패널(480) 사이의 동작은 일반적인 것이므로, 그에 대한 구체적인 설명은 생략하기로 한다.
소스 드라이버 회로(400)는 파워오프 디스차지 회로(200)를 포함함으로써 소스 드라이버 회로(400)를 구동하는 제 1 전원 전압이 차단되면 디스플레이 패널(480) 내의 로드 회로(482)를 디스차지시킴으로써 디스플레이 디바이스(600)의 파워오프시 클리어 디스플레이 기능을 수행하고, 소스 드라이버 회로(400)를 구동하는 제 1 전원 전압이 공급되면 디스플레이 패널(480) 내의 로드 회로(482)를 디스차지시키지 않음으로써 디스플레이 디바이스(600)가 정상적으로 영상을 출력하게 할 수 있다. 이를 위하여, 소스 드라이버 회로(400)에 구비된 파워오프 디스차지 회로(200)는 구동 전압 생성부(260), 전원 전압 감지부(220), 레벨 쉬프팅부(280) 및 디스차지부(240)를 포함하는 구성으로 구현될 수 있다. 다만, 이에 대해서는 상술한 바 있으므로, 그에 대한 구체적인 설명은 생략하기로 한다.
도 10은 파워오프 디스차지 회로의 유무에 따른 소스 드라이버 회로의 출력을 나타내는 그래프이다.
도 10을 참조하면, 디스플레이 디바이스가 파워온 상태에 있어 소스 드라이버 회로를 구동하는 제 1 전원 전압(VDD1)이 공급되는 구간(VALID DATA)에서는 디스플레이 패널 상에 영상이 출력되는 반면, 디스플레이 디바이스가 파워오프 상태 에 있어 소스 드라이버 회로를 구동하는 제 1 전원 전압(VDD1)이 차단되는 구간(POWER OFF)에서는 디스플레이 패널 상에 영상이 출력되지 않는다. 그러나, 파워오프 디스차지 회로를 포함하지 않는 소스 드라이버 회로의 출력(OUTPUT1)을 참조하면, 파워오프 구간(POWER OFF)에서 디스플레이 패널 내의 로드 회로에 전하가 잔류하기 때문에 잔류 전하에 의한 세로줄 잔상이 디스플레이 패널 상에 출력된다. 반면에, 파워오프 디스차지 회로를 포함하는 소스 드라이버 회로의 출력(OUTPUT2)을 참조하면, 파워오프 구간(POWER OFF)에서 디스플레이 패널 내의 로드 회로에 전하가 잔류하지 않기 때문에 잔류 전하에 의한 세로줄 잔상이 디스플레이 패널 상에 출력되지 않는다. 이와 같이, 파워오프 디스차지 회로를 포함하는 소스 드라이버 회로는 디스플레이 디바이스의 파워오프시 클리어 디스플레이 기능을 수행할 수 있다.
이상, 파워오프 디스차지 회로, 소스 드라이버 회로 및 디스플레이 디바이스에 대한 본 발명의 실시예들을 설명하였지만, 이러한 실시예들은 예시적인 것으로서 본 발명의 기술적 사상을 벗어나지 않는 범위에서 해당 기술 분야에서 통상의 지식을 가진 자에 의하여 다양하게 수정 및 변경될 수 있을 것이다. 예를 들어, 도 2 및 도 4에 도시된 파워오프 디스차지 회로들의 구체적인 구성은 예시적인 것으로서, 각 소자들의 선택, 배치 등은 요구되는 조건에 따라 다양하게 설계 변경될 수 있다.
본 발명에 따르면, 파워오프 디스차지 회로는 디스플레이 디바이스가 파워오 프 상태에 진입함에 따라 소스 드라이버 회로를 구동하는 전원 전압이 차단되는 경우 디스플레이 패널 내의 로드 회로를 신속하게 디스차지시킬 수 있고, 소스 드라이버 회로는 상기 파워오프 디스차지 회로를 포함함으로써 디스플레이 디바이스가 파워오프 상태에 진입함에 따라 소스 드라이버 회로를 구동하는 전원 전압이 차단되는 경우에도 디스플레이 패널 상에 세로줄 잔상이 발생하는 것을 방지할 수 있다. 따라서 본 발명은 소스 드라이버 회로를 구동하는 전원 전압이 차단되는 경우에 디스플레이 패널 내의 로드 회로에 잔류하는 전하들에 의하여 잔상이 발생할 수 있는 디스플레이 디바이스에 적용될 수 있을 것이다.
상기에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 파워오프 디스차지 회로를 나타내는 블록도이다.
도 2는 도 1의 파워오프 디스차지 회로의 일 예를 나타내는 회로도이다.
도 3은 도 1의 파워오프 디스차지 회로를 포함하는 소스 드라이버 회로를 나타내는 블록도이다.
도 4는 도 3의 소스 드라이버 회로를 포함하는 디스플레이 디바이스를 나타내는 블록도이다.
도 5는 본 발명의 다른 실시예에 따른 파워오프 디스차지 회로를 나타내는 블록도이다.
도 6은 도 5의 파워오프 디스차지 회로의 일 예를 나타내는 회로도이다.
도 7은 도 5의 파워오프 디스차지 회로에 대한 시뮬레이션 결과를 나타내는 그래프이다.
도 8은 도 5의 파워오프 디스차지 회로를 포함하는 소스 드라이버 회로를 나타내는 블록도이다.
도 9는 도 8의 소스 드라이버 회로를 포함하는 디스플레이 디바이스를 나타내는 블록도이다.
도 10은 파워오프 디스차지 회로의 유무에 따른 소스 드라이버 회로의 출력을 나타내는 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
200: 파워오프 디스차지 회로 220: 전원 전압 감지부
240: 디스차지부 260: 구동 전압 생성부
280: 레벨 쉬프팅부

Claims (10)

  1. 소스 드라이버 회로를 구동하는 제 1 전원 전압의 차단 여부를 감지하고, 상기 제 1 전원 전압이 차단된 것으로 감지되면 디스플레이 패널 내의 로드 회로를 디스차지시키기 위한 디스차지 제어 신호를 생성하는 전원 전압 감지부;
    상기 디스차지 제어 신호에 응답하여 상기 로드 회로를 접지 전압에 연결함으로써 상기 로드 회로를 디스차지시키는 디스차지부;
    상기 제 1 전원 전압에 기초하여 상기 전원 전압 감지부를 구동하는 제 2 전원 전압을 생성하는 구동 전압 생성부; 및
    상기 제 1 전원 전압에 기초하여 상기 디스차지 제어 신호의 전압 레벨을 레벨 쉬프팅(level shifting)하는 레벨 쉬프팅부를 포함하는 파워오프 디스차지 회로.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서, 상기 구동 전압 생성부는 상기 제 1 전원 전압을 전압 분배하여 상기 제 2 전원 전압을 생성하는 것을 특징으로 하는 파워오프 디스차지 회로.
  5. 제 4 항에 있어서, 상기 전원 전압 감지부는 상기 디스차지 제어 신호가 상기 제 2 전원 전압과 상기 접지 전압 사이의 전압 레벨을 갖도록 제어하는 것을 특징으로 하는 파워오프 디스차지 회로.
  6. 삭제
  7. 계조 레벨을 나타내는 디지털 데이터를 디코딩하여 상기 디지털 데이터에 상응하는 아날로그 계조 전압을 출력하는 디코더;
    상기 아날로그 계조 전압을 전류 증폭하여 소스 라인 구동 전압을 디스플레이 패널 내의 로드 회로에 출력하는 출력 버퍼;
    소스 드라이버 회로를 구동하는 제 1 전원 전압이 차단되면 턴오프되고 상기 제 1 전원 전압이 공급되면 턴온되는 스위치; 및
    상기 제 1 전원 전압이 차단되면 상기 로드 회로를 접지 전압에 연결함으로써 디스차지시키고, 상기 제 1 전원 전압이 공급되면 상기 로드 회로를 디스차지시키지 않는 파워오프 디스차지 회로를 포함하고,
    상기 파워오프 디스차지 회로는
    상기 제 1 전원 전압의 차단 여부를 감지하고, 상기 제 1 전원 전압이 차단된 것으로 감지되면 상기 로드 회로를 디스차지시키기 위한 디스차지 제어 신호를 생성하는 전원 전압 감지부;
    상기 디스차지 제어 신호에 응답하여 상기 로드 회로를 상기 접지 전압에 연결함으로써 상기 로드 회로를 디스차지시키는 디스차지부;
    상기 제 1 전원 전압에 기초하여 상기 전원 전압 감지부를 구동하는 제 2 전원 전압을 생성하는 구동 전압 생성부; 및
    상기 제 1 전원 전압에 기초하여 상기 디스차지 제어 신호의 전압 레벨을 레벨 쉬프팅하는 레벨 쉬프팅부를 포함하는 것을 특징으로 하는 소스 드라이버 회로.
  8. 제 7 항에 있어서, 상기 구동 전압 생성부는 상기 제 1 전원 전압을 전압 분배하여 상기 제 2 전원 전압을 생성하는 것을 특징으로 하는 소스 드라이버 회로.
  9. 제 8 항에 있어서, 상기 전원 전압 감지부는 상기 디스차지 제어 신호가 상기 제 2 전원 전압과 상기 접지 전압 사이의 전압 레벨을 갖도록 제어하는 것을 특징으로 하는 소스 드라이버 회로.
  10. 삭제
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