KR101634482B1 - 박막 트랜지스터의 제조 방법 - Google Patents

박막 트랜지스터의 제조 방법 Download PDF

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도시야 이데우에
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Abstract

본 발명은, 액상법에 의해 투명 아모르퍼스 산화물 반도체층을 형성하고, 비교적 저온에서의 어닐 처리로 높은 이동도를 나타내는 박막 트랜지스터의 제조 방법, 그리고 그것에 의해 제조된 박막 트랜지스터를 제공하는 것을 목적으로 한다. 본 발명의 박막 트랜지스터의 제조 방법은, 게이트 전극을 형성하는 공정과, 상기 게이트 전극에 접하는 게이트 절연막을 형성하는 공정과, In(a)Ga(b)Zn(c)O(d) (a ≥ 0, b ≥ 0, c ≥ 0, a + b + c = 1, d > 0) 로 나타내고, b ≤ 1/3, 또한 b ≥ -10a/7 + 1 을 만족하는 제 1 영역, 및 In(e)Ga(f)Zn(g)O(h) (e ≥ 0, f ≥ 0, g ≥ 0, e + f > 0, h > 0) 로 나타내고, 상기 게이트 전극에 대하여 상기 제 1 영역보다 멀리 위치하는 제 2 영역을 갖고, 상기 게이트 절연막을 개재하여 상기 게이트 전극에 대향 배치되어 있는 산화물 반도체층을 액상법에 의해 형성하는 공정을 포함한다.

Description

박막 트랜지스터의 제조 방법{METHOD FOR MANUFACTURING THIN FILM TRANSISTOR}
본 발명은, 박막 트랜지스터의 제조 방법, 박막 트랜지스터, 표시 장치, 이미지 센서 및 X 선 센서에 관한 것이다.
In-Ga-Zn-O 계 (이하, InGaZnO 라고 칭한다) 로 대표되는 투명 아모르퍼스 산화물 반도체 재료 (TAOS) 는, a-Si 에 비해 높은 이동도를 나타내므로, 대형, 고정세 디스플레이 구동용 박막 트랜지스터 (TFT) 의 활성층 (채널층) 을 구성하는 재료로서 매우 주목을 모으고 있다. 특히 스퍼터링법 등의 진공 성막에 의한 InGaZnO-TFT (TAOS-TFT) 는, 양산화를 향한 기술 검토도 진행되고 있어, 실용화에 가까운 레벨에 이르렀다 (예를 들어, 일본 공개특허공보 2010-21555호 참조).
한편, 대면적에 저비용으로 TAOS-TFT 를 제조하는 수법으로서, 액상법에 의한 연구 개발도 활발히 행해지고 있다 (예를 들어, 일본 공개특허공보 2010-21333호, 일본 공개특허공보 2010-18479호 참조).
액상법에 있어서는 높은 이동도를 얻기 위해 고온에서의 어닐 처리가 필요하고, 또한 액상법에 의해 높은 이동도를 실현하는 것은 곤란하다.
본 발명은, 액상법에 의해 투명 아모르퍼스 산화물 반도체층을 형성하고, 비교적 저온에서의 어닐 처리로 높은 이동도 (≥ 1 ㎠/Vs) 를 나타내는 박막 트랜지스터의 제조 방법, 그리고 그것에 의해 제조된 박막 트랜지스터, 그것을 구비한 표시 장치, 이미지 센서 및 X 선 센서를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 이하의 발명이 제공된다.
<1> 게이트 전극을 형성하는 공정과,
상기 게이트 전극에 접하는 게이트 절연막을 형성하는 공정과,
In(a)Ga(b)Zn(c)O(d) (a ≥ 0, b ≥ 0, c ≥ 0, a + b + c = 1, d > 0) 로 나타내고, b ≤ 1/3, 또한 b ≥ -10a/7 + 1 을 만족하는 제 1 영역, 및 In(e)Ga(f)Zn(g)O(h) (e ≥ 0, f ≥ 0, g ≥ 0, e + f > 0, h > 0) 로 나타내고, 상기 게이트 전극에 대하여 상기 제 1 영역보다 멀리 위치하는 제 2 영역을 갖고, 상기 게이트 절연막을 개재하여 상기 게이트 전극에 대향 배치되어 있는 산화물 반도체층을 액상법에 의해 형성하는 공정과,
서로 이간되어 배치되어 있고, 상기 산화물 반도체층을 개재하여 도통 가능한 소스 전극 및 드레인 전극을 형성하는 공정
을 포함하는 박막 트랜지스터의 제조 방법.
<2> 상기 산화물 반도체층을 형성하는 공정에 있어서, 금속 알콕시드, β 디케톤 착물, 및 질산염에서 선택되는 적어도 1 종과 용매를 함유하는 원료 용액을 사용하여 상기 산화물 반도체층을 형성하는 <1> 에 기재된 박막 트랜지스터의 제조 방법.
<3> 상기 산화물 반도체층을 형성하는 공정에 있어서, 금속 알콕시드 및 β 디케톤 착물에서 선택되는 적어도 1 종과 용매를 함유하는 원료 용액을 사용하여 상기 산화물 반도체층을 형성하는 <1> 에 기재된 박막 트랜지스터의 제조 방법.
<4> 상기 산화물 반도체층을 형성하는 공정에 있어서, 금속 알콕시드와 용매를 함유하는 원료 용액을 사용하여 상기 산화물 반도체층을 형성하는 <1> 에 기재된 박막 트랜지스터의 제조 방법.
<5> 상기 원료 용액이, 상기 용매로서 아미노에탄올류를 함유하는 <4> 에 기재된 박막 트랜지스터의 제조 방법.
<6> 상기 산화물 반도체층을 형성하는 공정에 있어서, β 디케톤 착물과 용매를 함유하는 원료 용액을 사용하여 상기 산화물 반도체층을 형성하는 <1> 에 기재된 박막 트랜지스터의 제조 방법.
<7> 상기 원료 용액이, 상기 용매로서 β 디케톤을 함유하는 <6> 에 기재된 박막 트랜지스터의 제조 방법.
<8> 상기 제 1 영역이, 추가로 b ≤ a/2 - 1/10, 또한 b ≥ -3a/2 + 11/10 을 만족하는 조성 범위 내에 있는 <1> ∼ <7> 중 어느 하나에 기재된 박막 트랜지스터의 제조 방법.
<9> 상기 제 1 영역이, 추가로 b ≥ 1/20, 또한 c ≥ 1/20 을 만족하는 조성 범위 내에 있는 <8> 에 기재된 박막 트랜지스터의 제조 방법.
<10> 상기 제 2 영역이, f/(e + f) > 0.250 을 만족하는 조성을 갖는 <1> ∼ <9> 중 어느 하나에 기재된 박막 트랜지스터의 제조 방법.
<11> 상기 산화물 반도체의 상기 제 2 영역은, f/(e + f) < 0.875 를 만족하는 조성을 갖는 <1> ∼ <10> 중 어느 하나에 기재된 박막 트랜지스터의 제조 방법.
<12> 상기 제 2 영역의 막두께는, 10 ㎚ 초과, 70 ㎚ 미만인 <1> ∼ <11> 중 어느 하나에 기재된 박막 트랜지스터의 제조 방법.
<13> 상기 산화물 반도체층은 비정질인 <1> ∼ <12> 중 어느 하나에 기재된 박막 트랜지스터의 제조 방법.
<14> 상기 산화물 반도체층을 형성하는 공정에 있어서, 금속 알콕시드 및 β 디케톤 착물에서 선택되는 적어도 1 종의 금속 유기 화합물을 함유하는 산화물 전구체막을 형성하고, 상기 산화물 전구체막을 상기 금속 유기 화합물의 열분해 온도 이상의 온도에서 열처리하는 공정을 포함하는 <1> ∼ <13> 중 어느 하나에 기재된 박막 트랜지스터의 제조 방법.
<15> 상기 열처리 공정은 400 ℃ 이상인 <14> 에 기재된 박막 트랜지스터의 제조 방법.
<16> <1> ∼ <15> 중 어느 하나에 기재된 제조 방법을 사용하여 제조된 박막 트랜지스터.
<17> <16> 에 기재된 박막 트랜지스터를 구비한 표시 장치.
<18> <16> 에 기재된 박막 트랜지스터를 구비한 이미지 센서.
<19> <16> 에 기재된 박막 트랜지스터를 구비한 X 선 센서.
<20> <19> 에 기재된 X 선 센서를 구비한 X 선 디지털 촬영 장치.
<21> 동영상 촬영이 가능한 <20> 에 기재된 X 선 디지털 촬영 장치.
본 발명에 의하면, 액상법에 의해 투명 아모르퍼스 산화물 반도체층을 형성하고, 비교적 저온에서의 어닐 처리로 높은 이동도 (≥ 1 ㎠/Vs) 를 나타내는 박막 트랜지스터의 제조 방법, 그리고 그것에 의해 제조된 박막 트랜지스터, 그것을 구비한 표시 장치, 이미지 센서 및 X 선 센서가 제공된다.
도 1 은 본 발명에 의해 제조되는 박막 트랜지스터의 일례 (보텀 게이트-톱 콘택트형) 의 구성을 나타내는 개략도이다.
도 2 는 본 발명에 의해 제조되는 박막 트랜지스터의 일례 (톱 게이트-보텀 콘택트형) 의 구성을 나타내는 개략도이다.
도 3 은 실시형태의 액정 표시 장치의 일부분을 나타내는 개략 단면도이다.
도 4 는 도 3 의 액정 표시 장치의 전기 배선의 개략 구성도이다.
도 5 는 실시형태의 유기 EL 표시 장치의 일부분을 나타내는 개략 단면도이다.
도 6 은 도 5 의 유기 EL 표시 장치의 전기 배선의 개략 구성도이다.
도 7 은 실시형태의 X 선 센서 어레이의 일부분을 나타내는 개략 단면도이다.
도 8 은 도 7 의 X 선 센서 어레이의 전기 배선의 개략 구성도이다.
도 9 는 본 발명의 박막 트랜지스터의 산화물 반도체층에 있어서의 제 1 영역의 조성 범위 및 실시예, 비교예의 산화물 반도체층에 있어서의 제 1 영역의 조성 및 이동도를 3 원상도기법으로 나타내는 도면이다.
이하, 첨부된 도면을 참조하면서, 본 발명의 박막 트랜지스터의 제조 방법, 그리고 본 발명에 의해 제조되는 박막 트랜지스터를 구비한 표시 장치, 센서 및 X 선 센서 (디지털 촬영 장치) 에 대해서 구체적으로 설명한다. 또, 도면 중, 동일 또는 대응하는 기능을 갖는 부재 (구성 요소) 에는 동일한 부호를 붙여 적절히 설명을 생략한다.
본 발명자들은, 액상법에 의해 산화물 반도체층을 형성하여, 1 ㎠/Vs 이상의 이동도를 갖는 박막 트랜지스터를 제조하는 방법에 대해서 예의 연구를 거듭한 결과, 산화물 반도체층을 적층 구조로 하고, 게이트 전극측의 영역을 특정한 조성 범위 내로 제어함으로써, 비교적 저온에서 1 ㎠/Vs 이상의 이동도를 갖는 박막 트랜지스터를 제조할 수 있는 것을 알아냈다.
즉, 본 발명의 박막 트랜지스터의 제조 방법은, 게이트 전극을 형성하는 공정과, 게이트 전극에 접하는 게이트 절연막을 형성하는 공정과, In(a)Ga(b)Zn(c)O(d) (a ≥ 0, b ≥ 0, c ≥ 0, a + b + c = 1, d > 0) 로 나타내고, b ≤ 1/3, 또한 b ≥ -10a/7 + 1 을 만족하는 제 1 영역, 및 In(e)Ga(f)Zn(g)O(h) (e ≥ 0, f ≥ 0, g ≥ 0, e + f > 0, h > 0) 로 나타내고, 게이트 전극에 대하여 제 1 영역보다 멀리 위치하는 제 2 영역을 갖고, 게이트 절연막을 개재하여 게이트 전극에 대향 배치되어 있는 산화물 반도체층을 액상법에 의해 형성하는 공정과, 서로 이간되어 배치되어 있고, 산화물 반도체층을 개재하여 도통 가능한 소스 전극 및 드레인 전극을 형성하는 공정을 포함하여 구성되어 있다.
<박막 트랜지스터>
먼저, 본 발명의 박막 트랜지스터의 제조 방법에 의해 제조되는 박막 트랜지스터 (적당히 「TFT」라고 기재한다) 의 구성에 대해서 도면을 참조하여 설명한다. 또, 대표예로서 도 1, 도 2 에 나타내는 TFT 에 대해서 구체적으로 설명하지만, 본 발명은 다른 형태 (구조) 의 TFT 의 제조에도 적용할 수 있다.
본 발명에 의해 제조하는 TFT 의 소자 구조는, 게이트 전극의 위치에 기초한, 이른바 보텀 게이트형 (역스태거 구조라고도 불린다) 및 톱 게이트형 (스태거 구조라고도 불린다) 중 어느 양태이어도 된다. 톱 게이트형이란, TFT 가 형성되어 있는 기판을 최하층으로 했을 때, 게이트 절연막의 상측에 게이트 전극이 배치되고, 게이트 절연막의 하측에 활성층이 형성된 형태이고, 보텀 게이트형이란, 게이트 절연막의 하측에 게이트 전극이 배치되고, 게이트 절연막의 상측에 활성층이 형성된 형태이다.
또, 산화물 반도체층과 소스 전극 및 드레인 전극 (적당히 「소스·드레인 전극」이라고 한다.) 의 접촉 부분에 기초하여, 이른바 톱 콘택트형, 보텀 콘택트형 중 어느 양태이어도 된다. 보텀 콘택트형이란, 소스·드레인 전극이 활성층보다 먼저 형성되어 활성층의 하면이 소스·드레인 전극에 접촉하는 형태이고, 톱 콘택트형이란, 활성층이 소스·드레인 전극보다 먼저 형성되어 활성층의 상면이 소스·드레인 전극에 접촉하는 형태이다.
또, 본 발명에 관련된 TFT 는, 상기 이외에도, 다양한 구성을 취하는 것이 가능하고, 적당히 활성층 상에 보호층이나 기판 상에 절연층 등을 구비하는 구성이어도 된다.
도 1 은 본 발명의 제 1 실시형태의 박막 트랜지스터 (1), 도 2 는 본 발명의 제 2 실시형태의 박막 트랜지스터 (2) 의 구성을 각각 모식적으로 나타내는 단면도이다. 도 1, 도 2 의 각 박막 트랜지스터 (1, 2) 에 있어서, 공통된 요소에는 동일한 부호를 붙이고 있다.
도 1 에 나타내는 제 1 실시형태의 박막 트랜지스터 (1) 는, 보텀 게이트-톱 콘택트형의 트랜지스터이고, 도 2 에 나타내는 제 2 실시형태의 박막 트랜지스터 (2) 는, 톱 게이트-보텀 콘택트형의 트랜지스터이다. 도 1, 도 2 에 나타내는 실시형태는, 산화물 반도체층 (12) 에 대한 게이트 전극 (16), 소스 전극 (13) 및 드레인 전극 (14) 의 배치가 상이한데, 동일 부호가 부여되어 있는 각 요소의 기능은 동일하며, 동일한 재료를 적용할 수 있다.
본 발명의 실시형태에 관련된 박막 트랜지스터 (1, 2) 는, 게이트 전극 (16) 과, 게이트 절연막 (15) 과, 산화물 반도체층 (12) (활성층) 과, 소스 전극 (13) 과, 드레인 전극 (14) 을 갖고, 산화물 반도체층 (12) 은, 막두께 방향으로 게이트 전극 (16) 에 가까운 측으로부터 제 1 영역 (A1) 과 제 2 영역 (A2) 을 구비하고 있다. 산화물 반도체층 (12) 을 구성하는 제 1 영역 (A1) 과 제 2 영역 (A2) 은, 각각 액상법에 의해 형성되어 있다.
이하, 본 발명의 TFT (1, 2) 가 형성되는 기판도 포함시켜, 각 구성 요소에 대해서 상세하게 서술한다.
(기판)
본 발명의 박막 트랜지스터 (1) 가 형성되는 기판 (11) 의 형상, 구조, 크기 등에 대해서는 특별히 제한은 없고, 목적에 따라 적절히 선택할 수 있다. 기판 (11) 의 구조는 단층 구조이어도 되고, 적층 구조이어도 된다.
기판 (11) 의 재질로서, 예를 들어 유리, YSZ (이트륨 안정화 지르코늄) 등의 무기 기판, 수지 기판이나, 그 복합 재료 등을 사용할 수 있다.
구체적으로는, 폴리부틸렌테레프탈레이트, 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리부틸렌나프탈레이트, 폴리스티렌, 폴리카보네이트, 폴리술폰, 폴리에테르술폰, 폴리아릴레이트, 알릴디글리콜카보네이트, 폴리아미드, 폴리이미드, 폴리아미드이미드, 폴리에테르이미드, 폴리벤즈아졸, 폴리페닐렌술파이드, 폴리시클로올레핀, 노르보르넨 수지, 폴리클로로트리플루오로에틸렌 등의 불소 수지, 액정 폴리머, 아크릴 수지, 에폭시 수지, 실리콘 (silicone) 수지, 아이오노머 수지, 시아네이트 수지, 가교 푸마르산디에스테르, 고리형 폴리올레핀, 방향족 에테르, 말레이미드-올레핀, 셀룰로오스, 에피술파이드 화합물 등의 합성 수지 기판, 산화규소 입자와의 복합 플라스틱 재료, 금속 나노 입자, 무기 산화물 나노 입자, 무기 질화물 나노 입자 등과의 복합 플라스틱 재료, 카본 섬유, 카본 나노튜브와의 복합 플라스틱 재료, 유리 플레이크, 유리 파이버, 유리 비드와의 복합 플라스틱 재료, 점토 광물이나 운모 파생 결정 구조를 갖는 입자와의 복합 플라스틱 재료, 얇은 유리와 상기 단독 유기 재료 사이에 적어도 1 회의 접합 계면을 갖는 적층 플라스틱 재료, 무기층과 유기층을 교대로 적층함으로써, 적어도 1 회 이상의 접합 계면을 갖는 배리어 성능을 갖는 복합 재료, 스테인리스 기판 또는 스테인리스와 이종 (異種) 금속을 적층한 금속 다층 기판, 알루미늄 기판 또는 표면에 산화 처리 (예를 들어 양극 산화 처리) 를 실시함으로써 표면의 절연성을 향상시킨 산화 피막이 형성된 알루미늄 기판 등을 사용할 수 있다.
또, 수지 기판은 내열성, 치수 안정성, 내용제성, 전기 절연성, 가공성, 저통기성, 또는 저흡습성 등이 우수한 것이 바람직하다. 수지 기판은, 수분이나 산소의 투과를 방지하기 위한 가스 배리어층이나, 수지 기판의 평탄성이나 하부 전극과의 밀착성을 향상시키기 위한 언더코트층 등을 구비하고 있어도 된다.
(산화물 반도체층)
산화물 반도체층 (12) (활성층) 은, 게이트 전극 (16) 에 가까운 측으로부터 제 1 영역 (A1) (적당히 「A1 층」이라고 기재한다.) 과 제 2 영역 (A2) (적당히 「A2 층」이라고 기재한다.) 을 포함하고, 게이트 절연막 (15) 을 개재하여 게이트 전극 (16) 에 대향 배치되어 있다. 제 1 영역 (A1) 및 제 2 영역 (A2) 은 모두 액상법에 의해 성막되어 있다.
제 1 영역 (A1) 은, In(a)Ga(b)Zn(c)O(d) (a ≥ 0, b ≥ 0, c ≥ 0, a + b + c = 1, d > 0) 로 나타내고, b ≤ 1/3, 또한 b ≥ -10a/7 + 1 을 만족하는 조성 범위에 있다. 또, d 의 상한은 d ≤ 3/2 이다. 한편, 게이트 전극 (16) 에 대하여 제 1 영역 (A1) 보다 먼 측, 즉, 제 1 영역 (A1) 의 게이트 절연막 (15) 에 접하는 면과는 반대측에 위치하는 제 2 영역 (A2) 은, In(e)Ga(f)Zn(g)O(h) (e ≥ 0, f ≥ 0, g ≥ 0, e + f > 0, h > 0) 로 나타내고, 제 1 영역 (A1) 과는 상이한 조성을 갖는다. 또, e + f + g = 1 의 조건을 만족하고, h 의 상한은 h ≤ 3/2 이다.
-제 1 영역-
제 1 영역 (A1) 은 In(a)Ga(b)Zn(c)O(d) (a ≥ 0, b ≥ 0, c ≥ 0, a + b + c = 1, d > 0) 로 나타내고, b ≤ 1/3, 또한 b ≥ -10a/7 + 1 을 만족하는 조성 범위에 있다. 제 1 영역 (A1) 은, 반복 구동에 대한 안정성으로부터, b > 0 인 것이 바람직하다. 또한, 제 1 영역 (A1) 은, 보다 높은 이동도를 달성하는 관점에서, b ≤ a/2 - 1/10, 또한 b ≥ -3a/2 + 11/10 을 만족하는 조성 범위에 있는 것이 보다 바람직하고, 나아가 b ≥ 1/20, 또한 c ≥ 1/20 도 만족하는 조성 범위에 있는 것이 보다 바람직하다. 제 1 영역 (A1) 이 이 범위 내에 있으면, 보다 높은 전계 효과 이동도 (1.4 ㎠/Vs 이상) 를 달성할 수 있다.
제 1 영역 (A1) 의 두께는 30 ㎚ 미만인 것이 바람직하다. 제 1 영역 (A1) 은 고이동도화를 실현하기 쉬운 매우 In 리치한 InGaZnO 막을 사용하는 것이 바람직한데, 이러한 고이동도막은 캐리어 농도가 높기 때문에 임계값이 커서 마이너스측으로 시프트될 가능성이 있다. 제 1 영역 (A1) 의 두께가 30 ㎚ 이상이면 활성층에 있어서의 토탈 캐리어 농도가 과잉 상태가 되어 있어, 핀치 오프가 비교적 어려워진다.
한편, 제 1 영역 (A1) 의 두께는, 산화물 반도체층 (12) 의 균일성 및 높은 이동도를 얻는 관점에서 5 ㎚ 이상인 것이 바람직하다.
-제 2 영역-
산화물 반도체층 (12) 의 제 2 영역 (A2) 은, 게이트 전극 (16) 에 대하여 제 1 영역 (A1) 보다 먼 측, 즉, 제 1 영역 (A1) 의 게이트 절연막 (15) 에 접하는 면과는 반대측에 위치한다. 제 2 영역 (A2) 은 In(e)Ga(f)Zn(g)O(h) (e ≥ 0, f ≥ 0, g ≥ 0, e + f > 0, h > 0) 로 나타내고, 적어도 In 및 Ga 중 어느 일방을 함유하는 산화물 반도체막이다.
제 2 영역 (A2) 의 조성은 f/(e + f) > 0.25 를 만족하는 것이 바람직하다. 제 2 영역 (A2) 의 조성이 f/(e + f) > 0.25 를 만족하는 범위에 있으면, 제 1 영역 (A1) 으로의 과잉의 캐리어의 흘러 들어감이나 제 2 영역 내에 채널 형성이 일어나는 것을 억제하고, 임계값 전압 (Vth) 이 마이너스측으로 시프트되는 것을 효과적으로 억제할 수 있다.
한편, 제 2 영역 (A2) 의 조성은 f/(e + f) < 0.875 를 만족하는 것이 바람직하다. 제 2 영역 (A2) 의 조성이 f/(e + f) < 0.875 이면, Ga 함유율의 증대에 의한 제 2 영역의 저항의 증대가 억제되고, 높은 이동도를 달성할 수 있다.
제 2 영역 (A2) 의 두께는 30 ㎚ 이상인 것이 바람직하다. 제 2 영역 (A2) 의 두께가 30 ㎚ 이상이면, 오프 전류의 저감을 보다 확실히 기대할 수 있다. 한편, 제 2 영역 (A2) 의 두께가 10 ㎚ 이하이면, 오프 전류의 증대나, S 값의 열화를 일으킬 우려가 있다. 또한, 제 2 영역 (A2) 의 두께는 70 ㎚ 미만인 것이 바람직하다. 제 2 영역의 두께가 70 ㎚ 이상이면, 오프 전류의 저감은 기대할 수 있지만, 소스·드레인 전극층과 제 1 영역 (A1) 사이의 저항이 증대되게 되어, 결과적으로 이동도의 저하를 초래할 우려가 있다. 따라서, 제 2 영역 (A2) 의 두께는, 10 ㎚ 보다 크고, 70 ㎚ 보다 작은 것이 바람직하다.
또, 각 영역 (A1, A2) 의 두께는, 예를 들어 스핀 코팅의 회전수 등에 따라 제어할 수 있다.
-산화물 반도체층 전체-
산화물 반도체층 (12) 전체의 막두께 (총 막두께) 는, 막의 균일성, 패터닝성의 관점에서, 10 ∼ 200 ㎚ 정도인 것이 바람직하고, 35 ㎚ 이상, 80 ㎚ 미만인 것이 보다 바람직하다.
산화물 반도체층 (12) (제 1 영역 (A1), 제 2 영역 (A2)) 은 비정질인 것이 바람직하다. 제 1, 제 2 영역 (A1, A2) 이 비정질막이면, 결정립계가 존재하지 않고, 균일성이 높은 막이 얻어진다.
또, 제 1, 제 2 영역 (A1, A2) 으로 이루어지는 적층막이 비정질인지의 여부는, X 선 회절 측정에 의해 확인할 수 있다. 즉, X 선 회절 측정에 의해, 결정 구조를 나타내는 명확한 피크가 검출되지 않은 경우에는, 그 적층막은 비정질이라고 판단할 수 있다.
(소스·드레인 전극)
소스 전극 (13) 및 드레인 전극 (14) 은, 모두 높은 도전성을 갖는 것이면 재료, 구조에 관해서 특별히 제한은 없다. 예를 들어 Al, Mo, Cr, Ta, Ti, Au, Ag 등의 금속, Al-Nd, 산화주석, 산화아연, 산화인듐, 산화인듐주석 (ITO), 산화아연인듐 (InZnO) 등의 금속 산화물 도전막 등을, 단층 또는 2 층 이상의 적층 구조로 하여 소스·드레인 전극 (13, 14) 을 형성할 수 있다.
소스 전극 (13) 및 드레인 전극 (14) 을, 상기 금속 또는 금속 산화물에 의해 구성하는 경우, 성막성, 에칭이나 리프트 오프법에 의한 패터닝성 및 도전성 등을 고려하면, 그 두께는, 10 ㎚ 이상, 1000 ㎚ 이하로 하는 것이 바람직하고, 50 ㎚ 이상, 100 ㎚ 이하로 하는 것이 보다 바람직하다.
(게이트 절연막)
게이트 절연막 (15) 은, 게이트 전극 (16) 과, 산화물 반도체 (12), 소스·드레인 전극 (13, 14) 을 절연한 상태로 이간되는 층이고, 높은 절연성을 갖는 것이 바람직하고, 예를 들어 SiO2, SiNx, SiON, Al2O3, Y2O3, Ta2O5, HfO2 등의 절연막, 또는 이들 화합물을 2 종 이상 함유하는 절연막 등으로부터 구성할 수 있다.
또, 게이트 절연막 (15) 은 리크 전류의 저하 및 전압 내성의 향상을 위해 충분한 두께를 가질 필요가 있는 한편, 두께가 지나치게 크면 구동 전압의 상승을 초래한다. 게이트 절연막 (15) 의 두께는, 재질에 따라서도 상이한데, 10 ㎚ ∼ 10 ㎛ 가 바람직하고, 50 ㎚ ∼ 1000 ㎚ 가 보다 바람직하고, 100 ㎚ ∼ 400 ㎚ 가 특히 바람직하다.
(게이트 전극)
게이트 전극 (16) 으로는, 높은 도전성을 갖는 것이면 특별히 제한 없다. 예를 들어 Al, Mo, Cr, Ta, Ti, Au, Ag 등의 금속, Al-Nd, 산화주석, 산화아연, 산화인듐, 산화인듐주석 (ITO), 산화아연인듐 (InZnO) 등의 금속 산화물 도전막 등을, 단층 또는 2 층 이상의 적층 구조로 하여 게이트 전극을 형성할 수 있다.
게이트 전극 (16) 을, 상기 금속 또는 금속 산화물에 의해 구성하는 경우, 성막성, 에칭이나 리프트 오프법에 의한 패터닝성 및 도전성 등을 고려하면, 그 두께는, 10 ㎚ 이상, 1000 ㎚ 이하로 하는 것이 바람직하고, 50 ㎚ 이상, 200 ㎚ 이하로 하는 것이 보다 바람직하다.
<박막 트랜지스터의 제조 방법>
다음으로, 본 발명에 의해, 도 1 에 나타내는 보텀 게이트-톱 콘택트형의 박막 트랜지스터 (1) 를 제조하는 방법에 대해서 설명한다. 또, 각 부의 구성 재료, 두께 등은 상기한 바와 같고, 중복 기재를 피하기 위해 이하의 설명에서는 생략한다.
(게이트 전극의 형성)
먼저, 기판 (11) 을 준비하고, 필요에 따라 기판 (11) 상에 박막 트랜지스터 (1) 이외의 층을 형성한 후, 게이트 전극 (16) 을 형성한다.
게이트 전극 (16) 은, 예를 들어 인쇄 방식, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터링법, 이온 플레이팅법 등의 물리적 방식, CVD, 플라즈마 CVD 법 등의 화학적 방식 등 중에서 사용하는 재료와의 적성을 고려하여 적절히 선택한 방법에 따라서 성막하면 된다. 예를 들어, 전극막을 성막 후, 에칭 또는 리프트 오프법에 의해 소정의 형상으로 패터닝하고, 게이트 전극 (16) 을 형성한다. 이 때, 게이트 전극 (16) 및 게이트 배선을 동시에 패터닝하는 것이 바람직하다.
(게이트 절연막의 형성)
게이트 전극 (16) 을 형성한 후, 게이트 절연막 (15) 을 형성한다.
게이트 절연막 (15) 은, 인쇄 방식, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터링법, 이온 플레이팅법 등의 물리적 방식, CVD, 플라즈마 CVD 법 등의 화학적 방식 등 중에서 사용하는 재료와의 적성을 고려하여 적절히 선택한 방법에 따라서 성막하면 된다. 예를 들어, 게이트 절연막 (15) 은 포토리소그래피 및 에칭에 의해 소정의 형상으로 패터닝해도 된다.
(산화물 반도체층의 형성)
이어서, 게이트 절연막 (15) 상의 게이트 전극 (16) 과 대향하는 위치에, 산화물 반도체층 (12) 으로서, 제 1 영역 (A1), 제 2 영역 (A2) 의 순서로 성막한다.
또, 제 1 영역 (A1), 제 2 영역 (A2) 을 각각 형성하는 순서는 게이트 전극 (16) 과의 위치 관계에 따라 정하면 된다. 예를 들어, 도 1 에 나타내는 바와 같은 보텀 게이트형의 박막 트랜지스터 (1) 의 제조시에는, 산화물 반도체층 (12) 은, 제 1 영역 (A1), 제 2 영역 (A2) 의 순서로 성막하고, 도 2 에 나타내는 바와 같은 톱 게이트형의 박막 트랜지스터 (2) 의 제조시에는, 제 2 영역 (A2), 제 1 영역 (A1) 의 순서로 성막하면 된다.
먼저, 예를 들어 산화물 반도체층 (12) 의 각 영역 (A1, A2) 을 형성하기 위한 금속 원소 및 유기 성분을 함유하는 금속 유기 화합물과 용매를 함유하는 원료 용액을 준비한다. 그리고, 예를 들어 스핀 코트, 바 코트, 딥 코트, 스프레이 코트, 잉크젯, 디스펜서, 스크린 인쇄, 철판 인쇄 또는 요판 인쇄 등의 액상법을 사용하여, 게이트 절연막 (15) 이 형성된 기판 (11) 상에, 유기 성분과, 적어도 In 을 함유하는 제 1 산화물 전구체막을 형성하고, 제 1 산화물 전구체막 상에 동일하게 액상법을 사용하여 제 2 산화물 전구체막을 형성한다.
액상법에 의해 제 1 산화물 전구체막 및 제 2 산화물 전구체막을 형성할 때에 사용하는 원료 용액은, 각각 제 1 영역 (A1), 제 2 영역 (A2) 으로서 형성되었을 때에 목표가 되는 조성을 가지면 특별히 한정은 없지만, 금속 알콕시드, β 디케톤 착물, 및 질산염에서 선택되는 적어도 1 종과 용매를 함유하는 원료 용액을 사용할 수 있다.
예를 들어, 500 ℃ 이하의 온도 영역에서 열분해되고, 산화물을 형성 가능한 금속 유기 화합물을 함유하는 것을 바람직하게 사용할 수 있다. 보다 바람직하게는, 목표로 하는 산화물 반도체를 구성하는 금속 원소를 함유하는 금속 알콕시드 또는 유기산염을 함유하는 용액이다. 금속 알콕시드 또는 유기산염을 함유하는 용액이면, 질산염이나 염화물을 사용한 경우에 발생할 수 있는 질산이나 염소 등의 불순물 성분을 제거하는 프로세스가 불필요하고, 또한 유해한 가스의 발생을 억제할 수 있다.
-유기산염-
유기산염으로는, β-디케톤 착물기, β-케토카르복실산에스테르 착물기, β-케토카르복실산 착물기 및 케토옥시기 (케토옥시 착물기) 를 들 수 있다.
β-디케톤 착물기로는, 예를 들어 2,4-펜탄디온 (아세틸아세톤 또는 아세트아세톤이라고도 한다), 1,1,1,5,5,5-헥사메틸-2,4-펜탄디온, 2,2,6,6-테트라메틸-3,5-헵탄디온, 1,1,1-트리플루오로-2,4-펜탄디온 등을 들 수 있다.
산화물 전구체막을 형성하는 원료로서 β-디케톤 착물을 사용하는 경우에는, 용매로서 β-디케톤을 사용하는 것이 바람직하다.
β-케토카르복실산에스테르 착물기로는, 예를 들어 아세토아세트산메틸에스테르, 아세토아세트산에틸에스테르, 아세토아세트산프로필에스테르, 트리메틸아세토아세트산에틸, 트리플루오로아세토아세트산메틸 등을 들 수 있다.
β-케토카르복실산으로는, 예를 들어 아세토아세트산, 트리메틸아세토아세트산 등을 들 수 있다.
또한 케토옥시기로는, 예를 들어 아세토옥시기 (또는 아세톡시기), 프로피오닐옥시기, 부티릴옥시기, 아크릴로일옥시기, 메타크릴로일옥시기 등을 들 수 있다. 이들 기의 탄소 원자수는 18 이하가 바람직하다. 또한, 직사슬 또는 분기의 것, 또한 수소 원자를 불소 원자로 한 것이어도 된다.
-금속 알콕시드-
금속 알콕시드 용액으로는, 적어도 하기 일반식 (I) 로 나타내는 금속 알콕시드 화합물을 함유하는 용액을 사용할 수 있다.
M(OR)n (I)
(식 (I) 중, M 은 In, Ga 또는 Zn 이고, R 은 유기기이고, n 은 1 이상의 정수이다.)
또한, 본 발명에서 사용하는 금속 알콕시드는 단독으로 존재해도 되고, 그 일부가 연결되어 복합 알콕시드를 형성하고 있어도 된다.
또, 금속 알콕시드 용액은 1 ∼ 100 mPa·s 의 점도를 갖는 것이 바람직하다. 또한, 상기 일반식 (I) 중의 R 로 나타내는 유기기는 모든 금속 원소에 있어서 동일하거나 상이해도 되고, 바람직하게는 탄소수가 1 ∼ 20, 보다 바람직하게는 1 ∼ 6 의 알킬기이다.
일반식 (I) 에 상당하는 구체적인 금속 알콕시드의 예로는, 아연에톡시드, 아연에톡시에톡시드, 아연디메틸아미노에톡시드, 아연메톡시에톡시드, 인듐이소프로폭시드, 인듐-n-부톡시드, 인듐메톡시에톡시드, 인듐디에틸아미노에톡시드, 갈륨에톡시드, 갈륨이소프로폭시드 등을 들 수 있다.
금속 알콕시드 용액은, 모든 금속 알콕시드 화합물의 합계 중량 농도로서, 바람직하게는 0.5 ∼ 20 질량％, 보다 바람직하게는 1 ∼ 10 질량％ 로 함유한다. 용액 중의 금속 알콕시드 화합물의 함유량이 0.5 질량％ 미만에서는, 균일한 박막을 형성하는 것이 곤란해지는 경우가 있고, 20 질량％ 를 초과하면 충분히 얇은 막을 구성하는 것이 곤란해지는 경우가 있다.
금속 알콕시드 용액은, 상기 금속 알콕시드 화합물을 용해하기 위한 적당한 용매를 함유한다. 이 용매로는, 물, 알코올류, 아미노알코올류, 글리콜류 등을 들 수 있고, 용해성, 젖음성, 비점이 어느 정도 높은 것, 액 중에서의 가수분해를 방지한다는 관점에서, 아미노알코올류가 바람직하고, 분산액의 안정성, 건조성의 관점에서 고비점 용매를 적어도 1 종 함유하는 것이 더욱 바람직하다.
상기 고비점 용매의 비점은, 예를 들어 120 ∼ 250 ℃ 이고, 건조시의 부하 경감의 관점에서 바람직하게는 130 ∼ 200 ℃ 이다. 비점이 120 ℃ 미만에서는 건조 속도가 빠르고 충분한 평활성을 얻기 어려워지고, 250 ℃ 를 초과하면 박막을 형성할 때에 잔존하기 쉬워진다.
상기 고비점 용매로서, 구체적으로는, 2-에톡시에탄올, 2-(메톡시에톡시)에탄올, 2-(에톡시에톡시)에탄올, 2-이소프로폭시에탄올, 1-에톡시-2-프로판올, 2-디에틸아미노에탄올, 2-디프로필아미노에탄올, 시클로헥사놀, 에틸렌글리콜, 디에틸렌글리콜, 벤질알코올 등을 들 수 있다.
또, 금속 알콕시드 용액은, 대전 방지제, 가소제, 고분자 바인더, 증점제 등의 각종 첨가제를 목적에 따라 첨가하고, 물성 조정한 후에 도포용 용액으로서 사용해도 된다.
또, 액상법에 의해 형성한 산화물 전구체막에, 막 밀도를 향상시키는 처리를 실시하는 것이 바람직하다. 구체적으로는 광처리 공정 또는 플라즈마 처리 공정을 들 수 있고, 처리 비용의 관점 등으로부터 광처리 공정이 바람직하다. 광처리 공정에서는 상기 산화물 전구체막에 자외선을 조사하는 것이 바람직하다. 자외선이면 막 중의 유기 성분의 결합 상태를 변화시키기 쉽고, 막 밀도의 향상을 기대할 수 있다. 광원으로는 저압 수은등, 중수소 램프, 크세논 엑시머 램프, 메탈할라이드 램프, 엑시머 레이저 등을 사용할 수 있다.
막 밀도를 향상시키는 처리는 제 1 산화물 전구체막과, 제 2 산화물 전구체막의 각각의 형성마다 실시해도 되고, 모든 산화물 전구체막의 형성이 끝난 후에 실시해도 된다.
산화물 전구체막 중의 잔존 유기분을 제거하기 위해, 열처리를 실시한다. 열처리 방법에 특별히 한정은 없고, 전기로나 머플로에서 가열하는 방법이나, 램프 가열, 핫 플레이트에 의한 가열 등을 들 수 있다.
열처리 온도는 사용하는 금속 유기 화합물의 열분해 온도 이상이면 되고, 예를 들어 금속 알콕시드 또는 β 디케톤 착물을 사용하는 경우에는 400 ℃ 이상의 열처리를 실시하는 것이 바람직하다.
단, 열처리 온도는 600 ℃ 이하인 것이 바람직하다. 600 ℃ 초과에서는 제 1 산화물막과 제 2 산화물막 사이에서 금속 원소의 확산이 현저히 일어나고, 적층 구조를 유지하는 것이 곤란해지기 때문이다.
또, 열분해 온도는 착물 구조에 따라 변화되는데, 예를 들어 열중량 측정 (TG) 을 실시함으로써 평가하는 것이 가능하다.
열처리 후, 산화물 반도체층 (12) 을 패터닝한다. 패터닝은 포토리소그래피 및 에칭에 의해 실시할 수 있다. 구체적으로는, 잔존시키는 부분에 포토리소그래피에 의해 레지스트 패턴을 형성하고, 염산, 질산, 희황산, 또는 인산, 질산 및 아세트산의 혼합액 등의 산 용액에 의해 에칭함으로써 산화물 반도체층 (12) 의 패턴을 형성한다.
또, 상기 열처리 공정 전에 산화물 반도체층 (12) 의 패터닝을 실시하고, 패터닝 후에 상기 열처리 공정을 실시해도 된다.
상기 공정을 거쳐, 액상법에 의해, 각각 산화물 반도체로부터 형성되는 제 1 영역 (A1) 및 제 2 영역 (A2) 을 갖는 산화물 반도체층 (12) 을 형성할 수 있다.
또, 본 발명에 의해 산화물 반도체층 (12) 을 형성하기 위한 원료는 금속 알콕시드나 유기산염에 한정되지 않고, 예를 들어 질산염을 사용할 수도 있다. 원료로서 질산염을 사용한 경우에는, 금속 알콕시드나 유기산염을 사용한 경우와 비교하여, 막형성했을 때에 불순물이 되는 카본 성분이 혼입되지 않는다는 이점을 갖는다.
또한, 질산염은, 금속 알콕시드나 유기산염과 비교하여 일반적으로 열분해 온도가 낮으므로 (250 ℃ 정도), 보다 저온에서 높은 TFT 특성을 실현할 수 있다.
(소스·드레인 전극의 형성)
다음으로, 산화물 반도체층 (12) 상에 소스·드레인 전극 (13, 14) 을 형성하기 위한 금속막을 형성한다.
소스 전극 (13) 및 드레인 전극 (14) 은 모두, 예를 들어 인쇄 방식, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터링법, 이온 플레이팅법 등의 물리적 방식, CVD, 플라즈마 CVD 법 등의 화학적 방식 등 중에서 사용하는 재료와의 적성을 고려하여 적절히 선택한 방법에 따라서 성막하면 된다.
예를 들어 금속막을 에칭 또는 리프트 오프법에 의해 소정의 형상으로 패터닝하고, 소스 전극 (13) 및 드레인 전극 (14) 을 형성한다. 이 때, 소스·드레인 전극 (13, 14) 과, 이들 전극 (13, 14) 에 접속하는 배선 (도시 생략) 을 동시에 패터닝하는 것이 바람직하다.
이상의 순서에 의해, 도 1 에 나타내는 바와 같은 구성을 갖는 박막 트랜지스터 (1) 를 제조할 수 있다.
본 발명에 의해 제조되는 박막 트랜지스터는, 액상법에 의해 비교적 저온에서 제조할 수 있고, 또한 높은 이동도 (≥ 1 ㎠/Vs) 를 나타내기 때문에, 여러 가지 디바이스에 적용할 수 있다. 본 발명에 의해 제조되는 박막 트랜지스터를 사용한 표시 장치 및 센서는, 모두 낮은 소비 전력에 의해 양호한 특성을 나타낸다. 또, 여기서 말하는 「특성」이란, 표시 장치의 경우에는 표시 특성, 센서의 경우에는 감도 특성이다.
<액정 표시 장치>
도 3 에, 본 발명에 의해 제조되는 박막 트랜지스터를 구비한 표시 장치의 일 실시형태인 액정 표시 장치에 대해서, 그 일부분의 개략 단면도를 나타내고, 도 4 에 그 전기 배선의 개략 구성도를 나타낸다.
도 3, 도 4 에 나타내는 바와 같이, 본 실시형태의 액정 표시 장치 (5) 는, 도 2 에 나타낸 톱 게이트-보텀 콘택트형의 박막 트랜지스터 (2) 와, 박막 트랜지스터 (2) 의 패시베이션층 (54) 으로 보호된 게이트 전극 (16) 상에 화소 하부 전극 (55) 및 그 대향 상부 전극 (56) 으로 끼인 액정층 (57) 과, 각 화소에 대응시켜 상이한 색을 발색시키기 위한 RGB 컬러 필터 (58) 를 구비하고, TFT (2) 의 기판 (11) 측 및 컬러 필터 (58) 상에 각각 편광판 (59a, 59b) 을 구비한 구성이다. 또한, 톱 게이트-보텀 콘택트형의 박막 트랜지스터 (2) 는 산화물 반도체층 (12) 을 갖고, 산화물 반도체층 (12) 은, 막두께 방향으로 게이트 전극 (16) 에 가까운 측으로부터 제 1 영역 (A1) 과 제 2 영역 (A2) 을 구비하고 있다.
또한, 도 4 에 나타내는 바와 같이, 본 실시형태의 액정 표시 장치 (5) 는, 서로 평행한 복수의 게이트 배선 (51) 과, 그 게이트 배선 (51) 과 교차하는, 서로 평행한 데이터 배선 (52) 을 구비하고 있다. 여기서 게이트 배선 (51) 과 데이터 배선 (52) 은 전기적으로 절연되어 있다. 게이트 배선 (51) 과 데이터 배선 (52) 의 교차부 부근에, 박막 트랜지스터 (2) 가 구비되어 있다.
도 3, 도 4 에 나타내는 바와 같이, 박막 트랜지스터 (2) 의 게이트 전극 (16) 은 게이트 배선 (51) 에 접속되어 있고, 박막 트랜지스터 (2) 의 소스 전극 (13) 은 데이터 배선 (52) 에 접속되어 있다. 또, 박막 트랜지스터 (2) 의 드레인 전극 (14) 은 게이트 절연막 (15) 에 형성된 콘택트 홀 (19) 을 개재하여 (콘택트 홀 (19) 에 도전체가 매립되어) 화소 하부 전극 (55) 에 전기적으로 접속되어 있다. 이 화소 하부 전극 (55) 은, 접지된 대향 전극 (56) 과 함께 콘덴서 (53) 를 구성하고 있다.
도 3 에 나타낸 본 실시형태의 액정 장치에 있어서는, 톱 게이트형의 박막 트랜지스터를 구비하는 것으로 했지만, 본 발명의 표시 장치인 액정 장치에 있어서 사용되는 박막 트랜지스터는 톱 게이트형에 한정되지 않고, 보텀 게이트형의 박막 트랜지스터이어도 된다.
본 발명에 의해 제조되는 박막 트랜지스터는 높은 이동도를 갖기 때문에, 액정 표시 장치에 있어서 고정세, 고속 응답, 고콘트라스트 등의 고품위 표시가 가능해지고, 대화면화에도 적합하다. 또한, 특히 활성층 (산화물 반도체층) (12) 이 비정질인 경우에는 소자 특성의 편차를 억제할 수 있고, 대화면에서 불균일이 없는 우수한 표시 품위가 실현된다. 또한 특성 시프트가 적기 때문에, 게이트 전압을 저감시킬 수 있고, 나아가서는 표시 장치의 소비 전력을 저감시킬 수 있다.
또한, 본 발명에 의하면, 활성층을 구성하는 제 1 영역 (A1) 및 제 2 영역 (A2) 은, 저온 (예를 들어 200 ℃ 이하) 에서의 성막이 가능한 비정질막을 사용하여 형성할 수 있기 때문에, 기판으로는 수지 기판 (플라스틱 기판) 을 사용할 수 있다. 따라서, 본 발명에 의하면, 표시 품질이 우수하고, 플렉시블한 액정 표시 장치를 제공할 수도 있다.
<유기 EL 표시 장치>
본 발명에 의해 제조되는 TFT 를 구비한 표시 장치의 일 실시형태로서, 액티브 매트릭스 방식의 유기 EL 표시 장치에 대해서, 도 5 에 그 일부분의 개략 단면도를 나타내고, 도 6 에 전기 배선의 개략 구성도를 나타낸다.
유기 EL 표시 장치의 구동 방식에는, 단순 매트릭스 방식과 액티브 매트릭스 방식의 2 종류가 있다. 단순 매트릭스 방식은 저비용으로 제조할 수 있는 메리트가 있지만, 주사선을 1 개씩 선택하여 화소를 발광시키므로, 주사선 수와 주사선당 발광 시간은 반비례한다. 그 때문에 고정세화, 대화면화가 곤란하게 되어 있다. 액티브 매트릭스 방식은 화소마다 트랜지스터나 커패시터를 형성하기 때문에 제조 비용이 비싸지는데, 단순 매트릭스 방식과 같이 주사선 수를 늘릴 수 없다는 문제는 없으므로 고정세화, 대화면화에 적합하다.
본 실시형태의 액티브 매트릭스 방식의 유기 EL 표시 장치 (6) 는, 톱 게이트-톱 콘택트형의 박막 트랜지스터가, 패시베이션층 (61a) 을 구비한 기판 (60) 상에, 구동용 TFT (2a) 및 스위칭용 TFT (2b) 로서 각각 구비되어 있다. 구동용 박막 트랜지스터 (2a), 스위칭용 박막 트랜지스터 (2b) 상에는 하부 전극 (62) 및 상부 전극 (63) 에 끼인 유기 발광층 (64) 을 포함하는 유기 발광 소자 (65) 를 구비하고, 상면도 패시베이션층 (61b) 에 의해 보호된 구성으로 되어 있다. 또한, 구동용 박막 트랜지스터 (2a), 스위칭용 박막 트랜지스터 (2b) 는 각각 산화물 반도체층 (12) 을 갖고, 각각의 산화물 반도체층 (12) 은, 막두께 방향으로 각각의 게이트 전극 (16a), 게이트 전극 (16b) 에 가까운 측으로부터 제 1 영역 (A1) 과 제 2 영역 (A2) 을 구비하고 있다.
또한, 도 5 및 도 6 에 나타내는 바와 같이, 본 실시형태의 유기 EL 표시 장치 (6) 는, 서로 평행한 복수의 게이트 배선 (66) 과, 그 게이트 배선 (66) 과 교차하는, 서로 평행한 데이터 배선 (67) 및 구동 배선 (68) 을 구비하고 있다. 여기서 게이트 배선 (66) 과 데이터 배선 (67), 구동 배선 (68) 은 전기적으로 절연되어 있다. 스위칭용 박막 트랜지스터 (2b) 의 게이트 전극 (16b) 은, 게이트 배선 (66) 에 접속되어 있고, 스위칭용 박막 트랜지스터 (2b) 의 소스 전극 (13b) 은 데이터 배선 (67) 에 접속되어 있다. 또한, 스위칭용 박막 트랜지스터 (2b) 의 드레인 전극 (14b) 은 구동용 박막 트랜지스터 (2a) 의 게이트 전극 (16a) 에 접속됨과 함께, 콘덴서 (69) 를 사용함으로써 구동용 박막 트랜지스터 (2a) 를 온 상태로 유지한다. 구동용 박막 트랜지스터 (2a) 의 소스 전극 (13a) 은 구동 배선 (68) 에 접속되고, 드레인 전극 (14a) 은 유기 EL 발광 소자 (65) 에 접속된다.
도 5 에 나타낸 본 실시형태의 유기 EL 장치에 있어서도, 톱 게이트형의 구동용 박막 트랜지스터 (2a), 톱 게이트형의 스위칭용 박막 트랜지스터 (2b) 를 구비하는 것으로 했지만, 본 발명의 표시 장치인 유기 EL 장치에 있어서 사용되는 박막 트랜지스터는, 톱 게이트형에 한정되지 않고, 보텀 게이트형의 박막 트랜지스터이어도 된다.
본 발명에 의해 제조되는 박막 트랜지스터는 높은 이동도를 갖기 때문에, 저소비 전력이고 또한 고품위의 표시가 가능해진다. 또, 본 발명에 의하면, 활성층을 구성하는 제 1 영역 (A1) 및 제 2 영역 (A2) 은, 비교적 저온에서의 성막이 가능한 비정질막에 의해 형성할 수도 있기 때문에, 기판으로서 수지 기판 (플라스틱 기판) 을 사용할 수 있다. 따라서, 본 발명에 의하면, 표시 품질이 우수하고 플렉시블한 유기 EL 표시 장치를 제공할 수 있다.
또, 도 5 에 나타낸 유기 EL 표시 장치에 있어서, 상부 전극 (63) 을 투명 전극으로 하여 톱 에미션형으로 해도 되고, 하부 전극 (62) 및 구동용 TFT (2a), 스위칭용 TFT (2b) 의 각 전극을 투명 전극으로 함으로써 보텀 에미션형으로 해도 된다.
<X 선 센서>
도 7 에, 본 발명의 센서의 일 실시형태인 X 선 센서에 대해서, 그 일부분의 개략 단면도를 나타내고, 도 8 에 그 전기 배선의 개략 구성도를 나타낸다.
본 실시형태의 X 선 센서 (7) 는 기판 (11) 상에 형성된 박막 트랜지스터 (2) 및 커패시터 (70) 와, 커패시터 (70) 상에 형성된 전하 수집용 전극 (71) 과, X 선 변환층 (72) 과, 상부 전극 (73) 을 구비하여 구성된다. 박막 트랜지스터 (2) 상에는 패시베이션막 (75) 이 형성되어 있다.
커패시터 (70) 는 커패시터용 하부 전극 (76) 과 커패시터용 상부 전극 (77) 으로 절연막 (78) 을 끼운 구조로 되어 있다. 커패시터용 상부 전극 (77) 은 절연막 (78) 과 게이트 절연막 (15) 사이에 형성된 콘택트 홀 (79) 을 개재하여, 박막 트랜지스터 (2) 의 소스 전극 (13) 및 드레인 전극 (14) 중 어느 일방 (도 7 에 있어서는 드레인 전극 (14)) 과 접속되어 있다. 또, 박막 트랜지스터 (2) 는 산화물 반도체층 (12) 을 갖고, 산화물 반도체층 (12) 은, 막두께 방향으로 게이트 전극 (16) 에 가까운 측으로부터 제 1 영역 (A1) 과 제 2 영역 (A2) 을 구비하고 있다.
전하 수집용 전극 (71) 은, 커패시터 (70) 에 있어서의 커패시터용 상부 전극 (77) 상에 형성되어 있고, 커패시터용 상부 전극 (77) 에 접하고 있다. X 선 변환층 (72) 은 아모르퍼스 셀렌으로부터 형성되는 층이고, 박막 트랜지스터 (2) 및 커패시터 (70) 를 덮도록 형성되어 있다. 상부 전극 (73) 은 X 선 변환층 (72) 상에 형성되어 있고, X 선 변환층 (72) 에 접하고 있다.
도 8 에 나타내는 바와 같이, 본 실시형태의 X 선 센서 (7) 는, 서로 평행한 복수의 게이트 배선 (81) 과, 게이트 배선 (81) 과 교차하는, 서로 평행한 복수의 데이터 배선 (82) 을 구비하고 있다. 여기서 게이트 배선 (81) 과 데이터 배선 (82) 은 전기적으로 절연되어 있다. 게이트 배선 (81) 과 데이터 배선 (82) 의 교차부 부근에, 박막 트랜지스터 (2) 가 구비되어 있다.
박막 트랜지스터 (2) 의 게이트 전극 (16) 은, 게이트 배선 (81) 에 접속되어 있고, 박막 트랜지스터 (2) 의 소스 전극 (13) 은 데이터 배선 (82) 에 접속되어 있다. 또한, 박막 트랜지스터 (2) 의 드레인 전극 (14) 은 전하 수집용 전극 (71) 에 접속되어 있고, 또한 이 전하 수집용 전극 (71) 은, 접지된 커패시터용 하부 전극 (76) 과 함께 커패시터 (70) 를 구성하고 있다.
본 구성의 X 선 센서 (7) 에 있어서, X 선은 도 7 중, 상부 (상부 전극 (73) 측) 로부터 조사되고, X 선 변환층 (72) 에서 전자-정공쌍을 생성한다. 이 X 선 변환층 (72) 에 상부 전극 (73) 에 의해 고전계를 인가해 둠으로써, 생성된 전하는 커패시터 (70) 에 축적되고, 박막 트랜지스터 (2) 를 순차 주사함으로써 판독된다.
본 발명의 X 선 센서는, 온 전류가 높고, 신뢰성이 우수한 박막 트랜지스터 (2) 를 구비하기 때문에, S/N 이 높고, 감도 특성이 우수하므로, X 선 디지털 촬영 장치에 사용한 경우에 넓은 다이나믹 레인지한 화상이 얻어진다.
특히 본 발명의 X 선 디지털 촬영 장치는, 정지화 촬영만 가능한 것이 아니라, 동영상에 의한 투시와 정지화의 촬영을 1 대로 실시할 수 있는 X 선 디지털 촬영 장치에 사용하는 것이 바람직하다. 또한 박막 트랜지스터 (2) 에 있어서의 활성층을 구성하는 제 1 영역 (A1) 및 제 2 영역 (A2) 이 비정질인 경우에는 균일성이 우수한 화상이 얻어진다.
또, 도 7 에 나타낸 본 실시형태의 X 선 센서에 있어서는, 톱 게이트형의 박막 트랜지스터를 구비하는 것으로 했지만, 본 발명의 센서에 있어서 사용되는 박막 트랜지스터는 톱 게이트형에 한정되지 않고, 보텀 게이트형의 박막 트랜지스터이어도 된다.
실시예
이하에 실시예를 설명하지만, 본 발명은 이들 실시예에 의해 조금도 한정되는 것은 아니다.
<실시예 1>
(금속 알콕시드를 사용한 제 1 및 제 2 산화물 전구체막의 제조)
아세트산아연 2 수화물 1.32 g, 갈륨이소프로폭시드 0.75 g, 인듐이소프로폭 시 5.79 g 을 칭량하고, 디에틸에탄올아민 100 ㎖ 중에서 150 ℃ 의 온도에서 교반하고, 담황색의 제 1 금속 알콕시드 원료액을 얻었다. 이 원료액은, 막으로 했을 때의 금속 조성비가 In : Ga : Zn = 0.7 : 0.1 : 0.2 가 되도록 조제한 것이다.
동일하게 아세트산아연 2 수화물 2.20 g, 갈륨이소프로폭시드 3.73 g, 인듐이소프로폭시 1.38 g 을 칭량하고, 디에틸에탄올아민 100 ㎖ 중에서 150 ℃ 의 온도에서 교반하고, 담황색의 제 2 금속 알콕시드 원료액을 얻었다. 이 원료액은, 막으로 했을 때의 금속 조성비가 In : Ga : Zn = 1/6 : 3/6 : 2/6 이 되도록 조제한 것이다.
열산화막이 형성된 p-type 실리콘 기판 상에, 상기 제 1 금속 알콕시드 원료액을 3000 rpm 의 회전 속도로 스핀 코트한 후, 5 분간 자연 건조시키고, 막두께 35 ㎚ 의 제 1 산화물 전구체막을 제조하였다.
다음으로 상기 제 2 금속 알콕시드 원료액을 3000 rpm 의 회전 속도로 스핀 코트한 후, 5 분간 자연 건조시켰다. 상기 스핀 코트 및 자연 건조를 2 회 실시하고, 막두께 70 ㎚ 의 제 2 산화물 전구체막을 제조하였다.
얻어진 산화물 전구체 적층막을 박스로에서 450 ℃ 에서 1 시간 열처리를 실시하였다.
이것에 의해, 평가용의 간이형 TFT 를 제조할 수 있었다. 또, 산화물 반도체층을 구성하는 제 1 영역 (A1) 의 두께는 25 ㎚ 이고, 제 2 영역 (A2) 의 두께는 50 ㎚ 였다.
<실시예 2>
(β 디케톤 착물을 사용한 제 1 및 제 2 산화물 전구체막의 제조)
인듐아세틸아세톤 4.32 g, 갈륨아세틸아세톤 0.551 g, 아연아세틸아세톤 0.791 g 을 칭량하고, 아세틸아세톤 100 ㎖ 중에서 실온에서 교반하고, 무색의 제 1 금속 β 디케톤 원료액을 얻었다. 이 원료액은, 막으로 했을 때의 금속 조성비가 In : Ga : Zn = 0.7 : 0.1 : 0.2 가 되도록 조제한 것이다.
동일하게 인듐아세틸아세톤 1.03 g, 갈륨아세틸아세톤 2.75 g, 아연아세틸아세톤 1.32 g 을 칭량하고, 아세틸아세톤 100 ㎖ 중에서 실온에서 교반하고, 무색의 제 2 금속 β 디케톤 원료액을 얻었다. 이 원료액은, 막으로 했을 때의 금속 조성비가 In : Ga : Zn = 1/6 : 3/6 : 2/6 이 되도록 조제한 것이다.
열산화막이 형성된 p-type 실리콘 기판 상에, 상기 제 1 금속 β 디케톤 원료액을 3000 rpm 의 회전 속도로 스핀 코트한 후, 5 분간 자연 건조시키고, 막두께 35 ㎚ 의 제 1 산화물 전구체막을 제조하였다.
다음으로 상기 제 2 금속 β 디케톤 원료액을 3000 rpm 의 회전 속도로 스핀 코트한 후, 5 분간 자연 건조시켰다. 상기 스핀 코트 및 자연 건조를 2 회 실시하고, 막두께 70 ㎚ 의 제 2 산화물 전구체막을 제조하였다.
얻어진 산화물 전구체 적층막을 박스로에서 450 ℃ 에서 1 시간 열처리를 실시하였다.
이것에 의해, 평가용의 간이형 TFT 를 제조할 수 있었다. 또, 산화물 반도체층을 구성하는 제 1 영역 (A1) 의 두께는 25 ㎚ 이고, 제 2 영역 (A2) 의 두께는 50 ㎚ 였다.
(제 1 영역에서의 조성 의존성)
상기 실시예 1 과 동일한 수법을 사용하고, 제 1 영역의 주입 원료비만을 변화시키고, 제 1 영역의 조성이 TFT 특성에 어떻게 영향을 미치는지를 평가하였다. 제 2 영역은 막으로 했을 때의 금속 조성비가 In : Ga : Zn = 1/6 : 3/6 : 2/6 이 되도록 고정시켰다.
막으로 한 상태에서의 금속 조성비는 형광 X 선 분석 장치 (XRF) 를 사용하여 확인하였다.
제조한 TFT 에 대해서, 반도체 파라미터·애널라이저 4156C (아질렌트 테크놀로지사 제조) 를 사용하고, 이동도 (μ) 의 측정을 실시하였다. 드레인 전압 (Vd) 을 1 V 로 고정시킨 상태에서 게이트 전압 (Vg) 을 -30 V ∼ +30 V 의 범위 내에서 소인 (掃引) 하여 얻은, 선형 영역에서의 Vg-Id 특성으로부터 선형 이동도를 산출하였다.
제 1 영역을 조성 변조한 경우의 이동도를 이하의 표 1 에 정리하여 나타낸다. 또한, 각 TFT 에 관하여, 제 1 영역 (A1) 의 조성 범위 및 이동도를 3 원상도기법에 의해 도 9 에 나타냈다.
Figure 112014122725356-pct00001
표 1 및 도 9 로부터, b ≤ 1/3, 및 b ≥ -10a/7 + 1 을 만족함으로써 1 ㎠/Vs 초과의 전계 효과 이동도를 실현할 수 있는 것을 알 수 있다.
또한, b ≤ a/2 - 1/10, 및 b ≥ -3a/2 + 11/10 을 만족하는 조성 범위에서는, 보다 높은 전계 효과 이동도 (1.4 ㎠/Vs 이상) 가 얻어지는 것을 알 수 있다. 이것은 상대적으로 In 함유율이 증대함으로써 산화물 반도체 중에 캐리어의 공급원이 되는 산소 결함이 도입되기 쉬워지기 때문이라고 생각된다. 왜냐하면, 산화물 반도체계에서는 퍼콜레이션 전도를 나타내는 것이 보고되어 있고, 이 경우에는 캐리어 농도가 높을수록 이동도가 향상되는 경향이 있기 때문이라고 생각된다. 동시에, 캐리어 전도를 담당하고 있는 것은 In 의 5s 궤도이므로, 막 중 In 함유율이 증대되면 당연히 전자 궤도의 겹침이 커지고, 역시 이동도의 향상에 기여하고 있는 것으로 생각된다.
한편, 비교예 1, 2 에서는 비교적 In 함유량이 낮으므로, 전계 효과 이동도가 저하되어 있는 것을 알 수 있다.
또, 이러한 적층계에 있어서의 산화물 반도체층을, 기상 성막법을 사용하여 형성한 경우와, 본 발명과 같은 액상법을 사용하여 형성한 경우에는 양호한 조성 범위는 상이하다. 이것은 기상 성막법에 비해, 액상 성막법으로 제조한 막은, 잔류 유기 물질의 혼입이나 막 밀도 저하의 영향에 의해 막 중의 트랩 준위량이 크기 때문이라고 생각된다. 그 때문에 액상 성막에서는 캐리어 전도를 담당하는 제 1 산화물 반도체막 (제 1 영역) 의 조성을 기상 성막에 비해 보다 In 리치측으로 제어함으로써, 전도에 기여할 수 있는 캐리어 농도량을 증대시킬 수 있고, 높은 이동도를 실현할 수 있다.
또한, Ga 및 In 이 각각 5 ％ 이상 함유되어 있는 것이 바람직한데, 이것은 In2O3 이나 InZnO 계에서는 캐리어의 제어가 어렵고, 본 발명에서 부여되는 조성 영역과 같은 In 리치 영역에서는 축퇴 전도를 나타내기 쉬워지기 때문이다. 또한, 산소 결함을 형성하기 어렵고 구조 안정성을 담당하고 있는 Ga 를 도입함으로써 시간 경과나 반복 구동에 대한 안정성을 높이는 것이 가능하다.
또, 비교예 3, 4 는 산화물 반도체층을 적층으로 하지 않고, 단막으로 구성한 경우의 예이다. 비교예 3 으로부터 동일한 열처리 온도 조건에 있어서는 적층 구조가 높은 이동도가 얻어지는 것을 알 수 있다. 또한, 비교예 4 로부터, 높은 온도에서 어닐한 단막 InGaZnO-TFT 보다도, 보다 낮은 온도에서 어닐한 적층형 InGaZnO-TFT 가 높은 이동도가 얻어지는 것을 알 수 있다.
(제 2 영역에 있어서의 조성 의존성)
제 1 영역의 조성은 실시예 1 과 동일하게 고정 (a : b : c = 2.1 : 0.3 : 0.6) 시키고, 제 2 영역에 있어서의 조성을 InGaZnO 계로 변조시켰다.
제조한 TFT 에 대해서, 반도체 파라미터·애널라이저 4156C (아질렌트 테크놀로지사 제조) 를 사용하고, 상기와 동일하게 하여 이동도를 산출하였다. 또한, I-V 특성으로부터 임계값 전압 (Vth) 을 구하였다.
제 2 영역을 조성 변조한 경우의 TFT 특성을 이하의 표 2 에 정리하여 나타낸다.
Figure 112014122725356-pct00002
Ga 함유율을 높인 f/(e + f) = 0.875 (실시예 10) 의 경우에는, 높은 이동도는 얻어지지만, 다른 실시예와 비교하여 이동도가 약간 감소하고 있는 것을 알 수 있다. 이것은 제 2 영역의 Ga 함유율을 증대시킴으로써 제 2 영역의 저항이 증대되고, 제 1 영역과 소스·드레인 전극 사이의 저항이 증대되는 것에 의한 것이라고 생각된다.
한편, 실시예 14 와 같이 In 함유율을 높인 경우 (f/(e + f) = 0.250) 에는 임계값이 부 (負) 의 방향으로 시프트되는 경향이 있다. 이 경우에는 제 2 영역의 캐리어 농도가 비교적 높게 되어 있으므로, 제 1 영역에 대한 과잉의 캐리어의 흘러 들어감이나, 제 2 영역 내에 일부 채널 형성이 일어나고 있을 가능성이 생각된다. 이러한 결과로부터, 고이동도와 Vth > 0 의 관점에서 0.250 < f/(e + f) < 0.875 의 조성 범위에 있는 것이 바람직한 것을 알 수 있다.
(반복 구동에 관한 안정성)
실시예 1 및 실시예 7 의 TFT 에 대해서 드레인 전압 (Vd) 을 +10 V, 게이트 전압 (Vg) 을 +15 V 로 고정시킨 스트레스 조건하에서, 300 초간의 스트레스 인가한 후의 초기값에 대한 임계값의 변동량 (ΔVth) 을 측정하였다. 결과를 표 3 에 나타낸다.
Figure 112014122725356-pct00003
제 1 영역에 있어서 Ga 를 함유하고 있는 실시예 1 의 경우에는 Ga 를 함유하고 있지 않은 실시예 7 에 대하여 임계값의 변동량이 작아지므로, 반복 구동에 대한 안정성이 높은 것을 알 수 있다.
본 발명에 의해 제조되는 박막 트랜지스터는, 수지 기판을 사용한 저온 프로세스로 제조 가능한 플렉시블 디스플레이 등의 디바이스, CCD (Charge Coupled Device), CMOS (Complementary Metal Oxide Semiconductor) 등의 이미지 센서, X 선 센서 등의 각종 센서, MEMS (Micro Electro Mechanical System) 등, 여러 가지 전자 디바이스에 있어서의 구동 소자 (구동 회로) 로서 바람직하게 사용되는 것이다.
본 발명에 의해 제조되는 박막 트랜지스터를 사용한 본 발명의 표시 장치 및 센서는, 모두 낮은 소비 전력에 의해 양호한 특성을 나타낸다. 또, 여기서 말하는 「특성」이란, 표시 장치의 경우에는 표시 특성, 센서의 경우에는 감도 특성이다.

Claims (21)

  1. 게이트 전극을 형성하는 공정과,
    상기 게이트 전극에 접하는 게이트 절연막을 형성하는 공정과,
    In(a)Ga(b)Zn(c)O(d) (a ≥ 0, b ≥ 0, c ≥ 0, a + b + c = 1, d > 0) 로 나타내고, b ≤ a/2 - 1/10, b ≥ -3a/2 + 11/10, b ≥ 1/20, 또한 c ≥ 1/20 을 만족하는 제 1 영역, 및 In(e)Ga(f)Zn(g)O(h) (e ≥ 0, f ≥ 0, g ≥ 0, e + f > 0, h > 0) 로 나타내고, f/(e + f) > 0.250 을 만족하고, 상기 게이트 전극에 대하여 상기 제 1 영역보다 멀리 위치하는 제 2 영역을 갖고, 상기 게이트 절연막을 개재하여 상기 게이트 전극에 대향 배치되어 있는 산화물 반도체층을 액상법에 의해 형성하는 공정과,
    서로 이간되어 배치되어 있고, 상기 산화물 반도체층을 개재하여 도통 가능한 소스 전극 및 드레인 전극을 형성하는 공정
    을 포함하는, 박막 트랜지스터의 제조 방법.
  2. 제 1 항에 있어서,
    상기 산화물 반도체층을 형성하는 공정에 있어서, 금속 알콕시드, β 디케톤 착물, 및 질산염에서 선택되는 적어도 1 종과 용매를 함유하는 원료 용액을 사용하여 상기 산화물 반도체층을 형성하는, 박막 트랜지스터의 제조 방법.
  3. 제 1 항에 있어서,
    상기 산화물 반도체층을 형성하는 공정에 있어서, 금속 알콕시드 및 β 디케톤 착물에서 선택되는 적어도 1 종과 용매를 함유하는 원료 용액을 사용하여 상기 산화물 반도체층을 형성하는, 박막 트랜지스터의 제조 방법.
  4. 제 1 항에 있어서,
    상기 산화물 반도체층을 형성하는 공정에 있어서, 금속 알콕시드와 용매를 함유하는 원료 용액을 사용하여 상기 산화물 반도체층을 형성하는, 박막 트랜지스터의 제조 방법.
  5. 제 4 항에 있어서,
    상기 원료 용액이, 상기 용매로서 아미노에탄올류를 함유하는, 박막 트랜지스터의 제조 방법.
  6. 제 1 항에 있어서,
    상기 산화물 반도체층을 형성하는 공정에 있어서, β 디케톤 착물과 용매를 함유하는 원료 용액을 사용하여 상기 산화물 반도체층을 형성하는, 박막 트랜지스터의 제조 방법.
  7. 제 6 항에 있어서,
    상기 원료 용액이, 상기 용매로서 β 디케톤을 함유하는, 박막 트랜지스터의 제조 방법.
  8. 제 1 항에 있어서,
    상기 산화물 반도체층의 상기 제 2 영역은, f/(e + f) < 0.875 를 만족하는 조성을 갖는, 박막 트랜지스터의 제조 방법.
  9. 제 1 항에 있어서,
    상기 제 2 영역의 막두께는, 10 ㎚ 초과, 70 ㎚ 미만인, 박막 트랜지스터의 제조 방법.
  10. 제 1 항에 있어서,
    상기 산화물 반도체층은 비정질인, 박막 트랜지스터의 제조 방법.
  11. 제 1 항에 있어서,
    상기 산화물 반도체층을 형성하는 공정에 있어서, 금속 알콕시드 및 β 디케톤 착물에서 선택되는 적어도 1 종의 금속 유기 화합물을 함유하는 산화물 전구체막을 형성하고, 상기 산화물 전구체막을 상기 금속 유기 화합물의 열분해 온도 이상의 온도에서 열처리하는 공정을 포함하는, 박막 트랜지스터의 제조 방법.
  12. 제 11 항에 있어서,
    상기 열처리 공정은 400 ℃ 이상인, 박막 트랜지스터의 제조 방법.
  13. 제 1 항 내지 제 12 항 중 어느 한 항에 기재된 제조 방법을 사용하여 제조된 박막 트랜지스터.
  14. 제 13 항에 기재된 박막 트랜지스터를 구비한 표시 장치.
  15. 제 13 항에 기재된 박막 트랜지스터를 구비한 이미지 센서.
  16. 제 13 항에 기재된 박막 트랜지스터를 구비한 X 선 센서.
  17. 제 16 항에 기재된 X 선 센서를 구비한 X 선 디지털 촬영 장치.
  18. 제 17 항에 있어서,
    동영상 촬영이 가능한, X 선 디지털 촬영 장치.
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  20. 삭제
  21. 삭제
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