WO2012124434A1 - 電界効果型トランジスタ、表示装置、センサ及び電界効果型トランジスタの製造方法 - Google Patents

電界効果型トランジスタ、表示装置、センサ及び電界効果型トランジスタの製造方法 Download PDF

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oxide semiconductor
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effect transistor
tft
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真宏 高田
田中　淳
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富士フイルム株式会社
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    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs

Definitions

  • the present invention relates to a field effect transistor, a display device, a sensor, and a method for manufacturing a field effect transistor.
  • Field effect transistors are widely used as unit elements of integrated circuits for semiconductor memory, high-frequency signal amplifier elements, and elements for driving display elements such as liquid crystals.
  • thin-film transistors are thin film transistors (TFTs: Thin Film Transistors) being called.
  • TFTs Thin Film Transistors
  • a silicon TFT having an active layer made of amorphous silicon that can be formed in a large area is used.
  • IGZO In—Ga—Zn—O
  • An oxide semiconductor thin film can be formed at a low temperature, exhibits higher mobility than amorphous silicon, and is transparent to visible light, so that a flexible and transparent TFT is formed on a substrate such as a plastic plate or film. It is possible.
  • an Sn—Ga—Zn—O (hereinafter referred to as “SGZO”)-based oxide semiconductor thin film using Sn instead of In of IGZO is different from an IGZO-based oxide semiconductor thin film in that In is a rare metal. It is expected as a novel oxide semiconductor thin film that replaces the IGZO system because it does not contain Sn 4+ and has the same electron configuration as In 3+ . Note that Ga in the “SGZO” may not be essential.
  • Japanese Patent Application Laid-Open No. 2010-50165 discloses a first metal oxide layer containing at least one element of In, Sn, Zn, and the like formed on a gate insulating film as an active region, and an In region formed thereon.
  • a TFT in which a second metal oxide layer having a sheet resistance higher than that of the first metal oxide layer is stacked is disclosed.
  • an interface stabilization layer is formed on at least one of the upper and lower surfaces of an active layer formed by doping ZnO with at least one ion of Ga, In, Sn, and the like. Disposed TFTs are disclosed.
  • the TFT described in Japanese Patent Application Laid-Open No. 2010-50165 does not require Sn as a constituent element of the first metal oxide layer (active layer) serving as an active region.
  • the first metal oxide layer is disposed between the gate insulating film and the second metal oxide layer in order to stabilize the threshold voltage. It is considered that mobility cannot be improved by arrangement.
  • the TFT described in Japanese Patent Application Laid-Open No. 2010-16348 includes an interface stabilization layer that can be an intermediate layer between the gate insulating film and the active layer, but does not require Sn as a constituent element of the active layer.
  • Japanese Patent Application Laid-Open No. 2010-16348 aims to improve the interface characteristics, and does not describe or suggest any improvement in mobility of a TFT including an active layer made of an SGZO-based oxide semiconductor. Absent.
  • the present invention has been made in view of the above-described facts, and has improved mobility while including an oxide semiconductor layer containing Sn, Zn, and O, or Sn, Ga, Zn, and O as main constituent elements as an active layer. It is an object of the present invention to provide a field effect transistor, a display device, a sensor, and a method for manufacturing the field effect transistor.
  • ⁇ 1> A gate insulating film, an oxide semiconductor layer containing Sn, Zn, and O or Sn, Ga, Zn, and O as main constituent elements as an active layer, and between the gate insulating film and the oxide semiconductor layer And an oxide intermediate layer having a higher resistivity than the oxide semiconductor layer.
  • ⁇ 2> The field effect transistor according to ⁇ 1>, wherein the oxide intermediate layer includes In, Ga, Zn, and O, or Sn, Ga, Zn, and O as main constituent elements.
  • ⁇ 3> The field effect transistor according to ⁇ 2>, wherein the oxide intermediate layer includes In, Ga, Zn, and O as main constituent elements.
  • ⁇ 4> The field effect transistor according to any one of ⁇ 1> to ⁇ 3>, wherein the oxide semiconductor layer includes Sn, Ga, Zn, and O as main constituent elements.
  • ⁇ 6> The field effect transistor according to any one of claims 1 to 5, wherein the oxide semiconductor layer is amorphous.
  • ⁇ 7> The field effect transistor according to any one of ⁇ 1> to ⁇ 6>, wherein the oxide semiconductor layer has a resistivity of 1 ⁇ cm to 1 ⁇ 10 6 ⁇ cm.
  • ⁇ 8> The field effect transistor according to any one of ⁇ 1> to ⁇ 7>, wherein the oxide intermediate layer has a thickness of 1 nm to 50 nm.
  • a display device comprising the field effect transistor according to any one of ⁇ 1> to ⁇ 8>.
  • a sensor comprising the field effect transistor according to any one of ⁇ 1> to ⁇ 8>.
  • Method. ⁇ 13> The method for producing a field effect transistor according to ⁇ 11> or ⁇ 12>, wherein the oxide semiconductor layer and the oxide intermediate layer are formed by sputtering.
  • a field effect transistor having improved mobility while including an active layer made of an oxide semiconductor containing Sn, Ga, Zn, and O as main constituent elements, display, and display
  • An apparatus, a sensor, and a method for manufacturing a field effect transistor can be provided.
  • FIG. 1A is a schematic diagram showing an example of a top contact type TFT having a top gate structure, which is a TFT according to an embodiment of the present invention.
  • FIG. 1B is a schematic diagram showing an example of a bottom contact type TFT with a top gate structure, which is a TFT according to an embodiment of the present invention.
  • FIG. 1C is a schematic diagram showing an example of a top contact type TFT with a bottom gate structure, which is a TFT according to an embodiment of the present invention.
  • FIG. 1D is a schematic diagram showing an example of a bottom contact type TFT with a bottom gate structure, which is a TFT according to an embodiment of the present invention.
  • FIG. 1A is a schematic diagram showing an example of a top contact type TFT having a top gate structure, which is a TFT according to an embodiment of the present invention.
  • FIG. 1B is a schematic diagram showing an example of a bottom contact type TFT with a top gate structure, which is a TFT according
  • FIG. 2 is a schematic sectional view of a part of a liquid crystal display device according to an embodiment of the electro-optical device of the invention.
  • FIG. 3 is a schematic configuration diagram of electrical wiring of the liquid crystal display device shown in FIG.
  • FIG. 4 is a schematic sectional view of a part of an active matrix organic EL display device according to an embodiment of the electro-optical device of the invention.
  • FIG. 5 is a schematic configuration diagram of the electrical wiring of the electro-optical device shown in FIG.
  • FIG. 6 is a schematic sectional view of a part of an X-ray sensor which is an embodiment of the sensor of the present invention.
  • FIG. 7 is a schematic configuration diagram of electrical wiring of the sensor shown in FIG. FIG.
  • FIG. 8A is a plan view of the TFTs of the example and the comparative example
  • FIG. 8B is a cross-sectional view of the TFT shown in FIG.
  • FIG. 9 is a diagram showing Vg-Id characteristics in the TFTs of Examples 1 and 2 and Comparative Example 1.
  • FIG. 10 is a diagram showing Vg-Id characteristics in the TFTs of Example 3 and Comparative Example 2.
  • FIG. 11 is a diagram showing the Vg-Id characteristics of Example 4 and Comparative Example 3.
  • FIG. 12 is a diagram showing the Vg-Id characteristics of Comparative Examples 4 to 6.
  • Field Effect Transistor A method for manufacturing a field effect transistor according to an embodiment of the present invention will be specifically described by taking a TFT as an example.
  • a TFT according to an embodiment of the present invention includes a gate electrode, a gate insulating film, an active layer, a source electrode, and a drain electrode, and controls a current flowing through the active layer by applying a voltage to the gate electrode.
  • This is an active element having a function of switching a current between drain electrodes.
  • an oxide intermediate layer is further disposed between the gate insulating film and the active layer.
  • the element structure of the TFT may be any of a so-called inverted stagger structure (also referred to as a bottom gate type) and a stagger structure (also referred to as a top gate type) based on the position of the gate electrode. Further, based on the contact portion between the active layer and the source and drain electrodes (referred to as “source / drain electrodes” as appropriate), either a so-called top contact type or bottom contact type may be used.
  • the top gate type is a form in which a gate electrode is disposed on the upper side of the gate insulating film and an active layer is formed on the lower side of the gate insulating film.
  • the bottom gate type is a type on the lower side of the gate insulating film.
  • a gate electrode is disposed and an active layer is formed above the gate insulating film.
  • the bottom contact type is a mode in which the source / drain electrodes are formed before the active layer and the lower surface of the active layer is in contact with the source / drain electrodes.
  • the top contact type is the type in which the active layer is the source / drain. In this embodiment, the upper surface of the active layer is in contact with the source / drain electrodes.
  • FIG. 1A is a schematic diagram showing an example of a top contact type TFT having a top gate structure, which is a TFT according to an embodiment of the present invention.
  • an oxide semiconductor layer 14 that becomes an active layer and an oxide intermediate layer 16 according to an embodiment of the present invention are sequentially stacked on one main surface of a substrate 12.
  • a source electrode 18 and a drain electrode 20 are disposed on the oxide intermediate layer 16 so as to be separated from each other, and a gate insulating film 22 and a gate electrode 24 are sequentially stacked thereon.
  • FIG. 1B is a schematic view showing an example of a bottom contact type TFT having a top gate structure, which is a TFT according to an embodiment of the present invention.
  • the source electrode 18 and the drain electrode 20 are provided on one main surface of the substrate 12 so as to be separated from each other. Then, the oxide semiconductor layer 14 serving as an active layer, the oxide intermediate layer 16 according to the embodiment of the present invention, the gate insulating film 22, and the gate electrode 24 are sequentially stacked.
  • FIG. 1C is a schematic diagram showing an example of a top contact type TFT having a bottom gate structure, which is a TFT according to an embodiment of the present invention.
  • the gate electrode 24, the gate insulating film 22, the oxide intermediate layer 16 according to the embodiment of the present invention, and the oxide serving as the active layer are formed on one main surface of the substrate 12.
  • the semiconductor layer 14 is stacked in order.
  • a source electrode 18 and a drain electrode 20 are provided on the surface of the oxide semiconductor layer 14 so as to be separated from each other.
  • FIG. 1D is a schematic view showing an example of a bottom contact type TFT with a bottom gate structure, which is a TFT according to an embodiment of the present invention.
  • the gate electrode 24 and the gate insulating film 22 are sequentially stacked on one main surface of the substrate 12.
  • the source electrode 18 and the drain electrode 20 are provided on the surface of the gate insulating film 22 so as to be separated from each other, and further, the oxide intermediate layer 16 and the active layer according to the embodiment of the present invention are formed thereon.
  • the oxide semiconductor layer 14 is sequentially stacked.
  • the TFT according to the present embodiment can have various configurations other than the above, and may appropriately have a configuration including a protective layer on the active layer, an insulating layer on the substrate, and the like.
  • top contact type TFT 10 with the top gate structure shown in FIG. 1A will be specifically described.
  • present invention is similarly applied to the case of manufacturing other types of TFTs. can do.
  • a substrate 12 for forming the TFT 10 is prepared.
  • the structure of the substrate 12 may be a single layer structure or a laminated structure.
  • the material of the substrate 12 is not particularly limited, and for example, an inorganic substrate such as glass or YSZ (yttrium stabilized zirconium), a resin substrate, a composite material thereof, or the like can be used. Among these, a resin substrate and a composite material thereof are preferable in terms of light weight and flexibility.
  • the resin substrate is preferably excellent in heat resistance, dimensional stability, solvent resistance, electrical insulation, workability, low air permeability, low moisture absorption, and the like.
  • the resin substrate may include a gas barrier layer for preventing permeation of moisture and oxygen, an undercoat layer for improving the flatness of the resin substrate and adhesion with the lower electrode, and the like.
  • the thickness of the substrate 12 in the present invention is not particularly limited, but is preferably 50 ⁇ m or more and 1000 ⁇ m or less, and more preferably 50 ⁇ m or more and 500 ⁇ m or less.
  • the flatness of the substrate 12 itself is further improved when the thickness of the substrate 12 is 50 ⁇ m or more.
  • the thickness of the substrate 12 is 500 ⁇ m or less, the flexibility of the substrate 12 itself is further improved, and the use as a substrate for a flexible device becomes easier.
  • an oxide semiconductor layer 14 which mainly serves as an active layer (region) as a transistor is formed over the substrate 12.
  • the oxide semiconductor layer 14 includes Sn, Zn, and O, or Sn, Ga, Zn, and O as main constituent elements.
  • Sn, Ga, Zn, and O are preferably used as main constituent elements from the viewpoint of electrical stability.
  • the “main constituent element” means that the total ratio of Sn, Zn, and O, or Sn, Ga, Zn, and O with respect to all the constituent elements of the oxide semiconductor layer 14 is 98% or more. .
  • the oxide semiconductor layer 14 may be either amorphous or crystalline. However, in the case of amorphous, since it can be formed at a low temperature, it is preferably formed on the flexible substrate 12. Note that whether or not the oxide semiconductor layer 14 is amorphous can be confirmed by X-ray diffraction measurement. That is, when a clear peak indicating a crystal structure is not detected by X-ray diffraction measurement, the oxide semiconductor layer 14 can be determined to be amorphous.
  • the thickness of the oxide semiconductor layer 14 is not particularly limited, but is preferably 5 nm or more and 150 nm or less from the viewpoint of the flatness of the thin film and the film formation time.
  • a vapor phase film forming method is used with a polycrystalline sintered body of an oxide semiconductor having Sn, Zn, and O or Sn, Ga, Zn, and O as main constituent elements as a target. It is preferable to use it.
  • vapor deposition methods sputtering and pulsed laser deposition (PLD) are suitable.
  • PLD pulsed laser deposition
  • the sputtering method is preferable from the viewpoint of mass productivity.
  • the film is formed by controlling the degree of vacuum and the oxygen flow rate by RF magnetron sputtering deposition.
  • Sn, Ga, Zn in the formed oxide semiconductor thin film is used as a method for forming an oxide semiconductor thin film in which the composition ratio of Sn, Ga, Zn is the above-described composition ratio using a sputtering method.
  • a single sputtering of a complex oxide target having a Zn composition ratio as described above may be used, and Sn, Ga, Zn, a simple oxide thereof, or a combination of these complex oxide targets is used.
  • Co-sputtering may be used.
  • the resistivity of the oxide semiconductor layer 14 may be a resistivity that generally behaves as a semiconductor.
  • the resistivity at room temperature (20 ° C.) is 1 ⁇ cm or more and 1 ⁇ 10 6 It is preferably 6 ⁇ cm or less.
  • the oxygen partial pressure in the film formation chamber during film formation is arbitrarily controlled.
  • a method for controlling the oxygen partial pressure in the film formation chamber a method of changing the amount of O 2 gas introduced into the film formation chamber may be used, or a method of changing the introduction amount of oxygen radicals or ozone gas may be used. .
  • the resistance is high even when the introduction of oxygen gas is stopped, a method of reducing the total gas partial pressure in the film forming chamber or a method of introducing a reducing gas such as H 2 or N 2 may be used. Good. If the oxygen partial pressure is increased, the conductivity of the oxide semiconductor layer 14 can be decreased (the resistivity is increased), and if the oxygen partial pressure is decreased, oxygen defects in the film are increased and the oxide semiconductor layer is increased. 14 can be increased (resistivity decreased). In addition, the resistivity of this embodiment was measured by the four-terminal method (current source: Keithley source measure unit SMU237, voltmeter: Keithley nanovoltmeter 2182A, partly measured by the two-terminal method). Value.
  • the thin film is patterned according to the device to form the oxide semiconductor layer 14.
  • Patterning can be performed by photolithography and etching. Specifically, a resist pattern is formed on the remaining portion by photolithography, and the pattern is formed by etching with an acid solution such as hydrochloric acid, nitric acid, dilute sulfuric acid, or a mixed solution of phosphoric acid, nitric acid and acetic acid.
  • oxide intermediate layer 16 is formed over the oxide semiconductor layer 14.
  • the oxide intermediate layer 16 has a higher resistivity than the oxide semiconductor layer 14. Therefore, a channel can be easily formed in the oxide semiconductor layer 14.
  • the resistance between the oxide semiconductor layer 14 having Sn, Zn, and O or In, Ga, Zn, and O as main constituent elements and the gate insulating film 22 is higher than that of the oxide semiconductor layer 14.
  • the oxide intermediate layer 16 having a high rate the on-state current and mobility can be improved as compared with the case where the oxide intermediate layer 16 is not provided.
  • Such an effect is a unique effect that does not occur in a TFT including the oxide semiconductor layer 14 made of an IGZO film and the oxide intermediate layer 16.
  • the oxide intermediate layer 16 is not particularly limited as long as it has an oxide as a constituent element, but Sn, Ga, Zn and O or In, Ga, Zn and O are the main constituent elements. Among these, In, Ga, Zn, and O are more preferably main constituent elements from the viewpoint of dramatically improving mobility.
  • the “main constituent element” means that the total ratio of Sn, Ga, Zn and O or In, Ga, Zn and O to all constituent elements of the oxide intermediate layer 16 is 98% or more.
  • the film thickness of the oxide intermediate layer 16 is preferably 1 nm or more and 50 nm or less, and more preferably 5 nm or more and 25 nm or less from the viewpoints of flatness and film formation time.
  • a vapor phase film forming method using a polycrystalline sintered body of oxide containing Sn, Ga, Zn and O or In, Ga, Zn and O as main constituent elements as a target Is preferably used.
  • vapor deposition methods sputtering and pulsed laser deposition (PLD) are suitable.
  • PLD pulsed laser deposition
  • the sputtering method is preferable from the viewpoint of mass productivity.
  • the film is formed by controlling the degree of vacuum and the oxygen flow rate by RF magnetron sputtering deposition.
  • a method of forming such an oxide intermediate layer 16 by sputtering may be a single sputtering of a complex oxide target.
  • Ga, Zn, a simple oxide thereof, or a complex oxide thereof may be used. Combined co-sputtering may be used.
  • the oxide intermediate layer 16 has a higher resistance than the oxide semiconductor layer 14, and is, for example, more than 1 ⁇ 10 6 ⁇ cm.
  • the resistivity control of the oxide intermediate layer 16 can be performed by arbitrarily controlling the oxygen partial pressure in the film formation chamber during film formation.
  • a method for controlling the oxygen partial pressure in the film formation chamber a method of changing the amount of O 2 gas introduced into the film formation chamber may be used, or a method of changing the introduction amount of oxygen radicals or ozone gas may be used. . Even if the amount of O 2 gas introduced into the deposition chamber is the same, the partial pressure of oxygen in the deposition chamber can be further increased by increasing the total gas partial pressure during deposition.
  • the conductivity of the oxide intermediate layer 16 can be decreased (the resistivity is increased), and if the oxygen partial pressure is decreased, oxygen defects in the film are increased and the oxide intermediate layer is increased. It is possible to increase the conductivity of 16 (decrease the resistivity).
  • the thin film is patterned according to the device to form the oxide intermediate layer 16. Note that the above description describes the case of the top gate structure, but in the case of the bottom gate structure, the patterning is performed before the oxide semiconductor layer 14 is formed in order to remove the influence of interface contamination. It is preferable to pattern simultaneously with the semiconductor layer 14.
  • Source / drain electrodes are used having high conductivity, for example, metals such as Al, Mo, Cr, Ta, Ti, Au, Au, Al—Nd, Ag alloy, tin oxide, zinc oxide, indium oxide, indium oxide.
  • a metal oxide conductive film such as tin (ITO) or indium zinc oxide (IZO) can be used.
  • ITO tin
  • IZO indium zinc oxide
  • the source / drain electrodes 18 and 20 are formed by, for example, a wet method such as a printing method or a coating method, a physical method such as a vacuum deposition method, a sputtering method, or an ion plating method, or a chemical method such as CVD or plasma CVD method.
  • the film is formed according to a method appropriately selected in consideration of suitability with the material to be used.
  • the film thickness of the conductive film to be formed is preferably 10 nm or more and 1000 nm or less, more preferably 50 nm or more and 500 nm or less in consideration of film forming property, patterning property by etching or lift-off method, conductivity, and the like. .
  • the formed conductive film is patterned into a predetermined shape by etching or a lift-off method, and source and drain electrodes 18 and 20 are formed. At this time, it is preferable to pattern the wirings connected to the source / drain electrodes 18 and 20 simultaneously.
  • the gate insulating film 22 preferably has a high insulating property.
  • an insulating film such as SiO 2 , SiNx, SiON, Al 2 O 3 , Y 2 O 3 , Ta 2 O 5 , HfO 2 , or a compound thereof is used.
  • An insulating film including at least two or more may be used.
  • the gate insulating film 22 is a material used from a wet method such as a printing method or a coating method, a physical method such as a vacuum deposition method, a sputtering method or an ion plating method, or a chemical method such as CVD or plasma CVD method.
  • the film is formed according to a method appropriately selected in consideration of the suitability of Next, the gate insulating film 22 is patterned into a predetermined shape by photolithography and etching. Note that the gate insulating film 22 needs to have a thickness for reducing the leakage current and improving the voltage resistance. On the other hand, if the gate insulating film is too thick, the driving voltage is increased.
  • the thickness of the gate insulating film is preferably 10 nm to 10 ⁇ m, more preferably 50 nm to 1000 nm, and particularly preferably 100 nm to 400 nm.
  • a gate electrode 24 is formed.
  • the gate electrode 24 is made of a material having high conductivity, for example, metal such as Al, Mo, Cr, Ta, Ti, Au, Au, Al—Nd, Ag alloy, tin oxide, zinc oxide, indium oxide, indium oxide.
  • a metal oxide conductive film such as tin (ITO) or indium zinc oxide (IZO) can be used.
  • ITO tin
  • IZO indium zinc oxide
  • the gate electrode 24 is a material used from, for example, a wet method such as a printing method or a coating method, a physical method such as a vacuum deposition method, a sputtering method, or an ion plating method, or a chemical method such as CVD or plasma CVD method.
  • the film is formed according to a method appropriately selected in consideration of the suitability of
  • the film thickness of the conductive film to be formed is preferably 10 nm or more and 1000 nm or less, and more preferably 50 nm or more and 500 nm or less in consideration of film forming properties, patterning properties by etching or lift-off methods, conductivity, and the like.
  • the conductive film is patterned into a predetermined shape by etching or a lift-off method, and the gate electrode 24 is formed. At this time, it is preferable to pattern the gate electrode 24 and the gate wiring simultaneously.
  • a post-annealing process is performed.
  • this post-annealing treatment is not particularly limited as long as it is after the oxide semiconductor layer 14 is formed. If the oxide semiconductor layer 14 is formed immediately after the formation of the electrode and the insulating film or patterning is completed. You may go.
  • the post-annealing temperature is preferably 100 ° C. or higher and lower than 300 ° C. in order to suppress variations in electrical characteristics, and more preferably 100 ° C. or higher and 200 ° C. or lower when a flexible substrate is used. If it is 100 degreeC or more, the effect of heat processing can fully be exhibited.
  • the atmosphere during post-annealing is preferably an inert atmosphere or an oxidizing atmosphere.
  • oxygen in the oxide semiconductor layer is released, excess carriers are generated, and electrical characteristics are likely to vary.
  • the humidity in the post-annealing atmosphere is extremely high, moisture is easily taken into the film, and variations in electrical characteristics are likely to occur. Therefore, the relative humidity at room temperature is preferably 50% or less.
  • the post-annealing time it is preferable that the post-annealing time be maintained for at least 10 minutes in consideration of the time required for the film temperature to become uniform.
  • the top contact type TFT 10 is manufactured with the top gate structure according to the embodiment of the present invention.
  • This manufacturing method can be summarized as a combination of the above examples, for example, Sn, Zn and O, or Sn, Ga, Zn and O as main constituent elements, and the element composition ratio of the constituent elements is Sn: Ga:
  • the present invention may be TFTs of other forms and manufacturing methods.
  • an oxide intermediate layer containing In, Ga, Zn, and O or Sn, Ga, Zn, and O as main constituent elements is formed on a gate insulating film formed on a substrate.
  • electro-optical devices for example, display devices such as liquid crystal display devices, organic EL (Electro Luminescence) display devices, inorganic EL display devices, etc.
  • a driving element in the above, particularly for a large area device.
  • the TFT of this embodiment is particularly suitable for a device that can be manufactured by a low-temperature process using a resin substrate (for example, a flexible display), and various sensors such as an X-ray sensor, MEMS (Micro Electro Mechanical System), and the like. It is suitably used as a drive element (drive circuit) in this electronic device.
  • the electro-optical device or sensor includes the above-described TFT of the present invention.
  • electro-optical devices include display devices (eg, liquid crystal display devices, organic EL display devices, inorganic EL display devices, etc.).
  • an image sensor such as a CCD (Charge Coupled Device) or a CMOS (Complementary Metal Oxide Semiconductor), an X-ray sensor, or the like is suitable.
  • the electro-optical device or sensor of the present embodiment exhibits good characteristics with low power consumption.
  • the characteristics referred to here indicate display characteristics in the case of an electro-optical device (display device), and sensitivity characteristics in the case of a sensor.
  • a liquid crystal display device, an organic EL display device, and an X-ray sensor will be described as representative examples of an electro-optical device or sensor including a thin film transistor manufactured according to the present invention.
  • FIG. 2 is a schematic sectional view of a part of a liquid crystal display device according to an embodiment of the electro-optical device of the present invention
  • FIG. 3 is a schematic configuration diagram of the electric wiring.
  • the liquid crystal display device 100 of this embodiment has a top gate structure 10 shown in FIG. 1A and a top contact type TFT 10 and a gate electrode 24 protected by a passivation layer 102 of the TFT 10.
  • a liquid crystal layer 108 sandwiched between the pixel lower electrode 104 and the counter upper electrode 106, and an RGB color filter 110 for developing different colors corresponding to each pixel, and the substrate 12 side of the TFT 10 and the RGB color filter 110 are provided. It is the structure provided with polarizing plates 112a and 112b, respectively.
  • the liquid crystal display device 100 of the present embodiment includes a plurality of gate lines 112 parallel to each other and data lines 114 parallel to each other intersecting the gate lines 112.
  • the gate wiring 112 and the data wiring 114 are electrically insulated.
  • the TFT 10 is provided in the vicinity of the intersection between the gate wiring 112 and the data wiring 114.
  • the gate electrode 24 of the TFT 10 is connected to the gate wiring 112, and the source electrode 18 of the TFT 10 is connected to the data wiring 114.
  • the drain electrode 20 of the TFT 10 is connected to the pixel lower electrode 104 through a contact hole 116 provided in the gate insulating film 22 (a conductor is embedded in the contact hole 116).
  • the pixel lower electrode 104 forms a capacitor 118 together with the grounded counter upper electrode 106.
  • the TFT 10 having the top gate structure is provided in the liquid crystal device of the present embodiment shown in FIG. 2.
  • the TFT used in the liquid crystal device which is the display device of the present invention is not limited to the top gate structure.
  • a TFT having a bottom gate structure may be used.
  • the TFT manufactured according to the present invention has high mobility, low power consumption and high-quality display can be achieved. In particular, since in-plane uniformity, stability, and reliability are very high, it is suitable for manufacturing a large-screen liquid crystal display device. In addition, since a TFT having sufficient characteristics can be manufactured by annealing at a low temperature, a resin substrate (plastic substrate) can be used as the substrate. Therefore, according to the present invention, a flexible liquid crystal display device having a large area, uniform and stable can be provided.
  • FIG. 4 is a schematic sectional view of a part of an active matrix type organic EL display device according to an embodiment of the electro-optical device of the present invention
  • FIG. 5 is a schematic configuration diagram of electric wiring.
  • the simple matrix method has an advantage that it can be manufactured at low cost.
  • the number of scanning lines and the light emission time per scanning line are inversely proportional. Therefore, it is difficult to increase the definition and increase the screen size.
  • the active matrix method has a high manufacturing cost because a transistor and a capacitor are formed for each pixel.
  • it is suitable for high definition and large screen.
  • the top gate TFT 10 shown in FIG. 1A is provided as a driving TFT 204 and a switching TFT 206 on a substrate 12 having a passivation layer 202.
  • an organic EL light emitting element 214 composed of an organic light emitting layer 212 sandwiched between the lower electrode 208 and the upper electrode 210 is provided on the TFTs 204 and 206, and the upper surface is also protected by the passivation layer 216.
  • the organic EL display device 200 includes a plurality of gate wirings 220 that are parallel to each other, and a data wiring 222 and a driving wiring 224 that are parallel to each other and intersect the gate wiring 220.
  • the gate wiring 220, the data wiring 222, and the drive wiring 224 are electrically insulated.
  • the gate electrode 24 of the switching TFT 10 b is connected to the gate wiring 220, and the source electrode 18 of the switching TFT 10 b is connected to the data wiring 222.
  • the drain electrode 20 of the switching TFT 10b is connected to the gate electrode 24 of the driving TFT 10, and the driving TFT 10a is kept on by using the capacitor 226.
  • the source electrode 18 of the driving TFT 10 a is connected to the driving wiring 224, and the drain electrode 20 is connected to the organic EL light emitting element 214.
  • the organic EL device of this embodiment shown in FIG. 4 includes the top gate TFTs 10a and 10b.
  • the TFT used in the organic EL device which is the display device of the present invention is limited to the top gate structure.
  • a TFT having a bottom gate structure may be used.
  • the TFT manufactured according to the present invention has high mobility, low power consumption and high quality display can be achieved.
  • in-plane uniformity, stability, and reliability are very high, it is suitable for manufacturing a large-screen organic EL display device.
  • a resin substrate plastic substrate
  • a flexible organic EL display device having a large area, uniform and stable can be provided.
  • the top electrode 210 may be a top emission type using a transparent electrode, or the bottom electrode 208 and each electrode of a TFT may be a transparent electrode.
  • FIG. 6 shows a schematic sectional view of a part of an X-ray sensor which is an embodiment of the sensor of the present invention
  • FIG. 7 shows a schematic configuration diagram of its electric wiring.
  • FIG. 6 is a schematic cross-sectional view in which a part of the X-ray sensor array is enlarged more specifically.
  • the X-ray sensor 300 of this embodiment includes the TFT 10 and the capacitor 310 formed on the substrate 12, the charge collection electrode 302 formed on the capacitor 310, the X-ray conversion layer 304, and the upper electrode 306. Composed.
  • a passivation film 308 is provided on the TFT 10.
  • the capacitor 310 has a structure in which an insulating film 316 is sandwiched between a capacitor lower electrode 312 and a capacitor upper electrode 314.
  • the capacitor upper electrode 314 is connected to one of the source electrode 18 and the drain electrode 20 (the drain electrode 20 in FIG. 6) of the TFT 10 through a contact hole 318 provided in the insulating film 316.
  • the charge collection electrode 302 is provided on the capacitor upper electrode 314 in the capacitor 310 and is in contact with the capacitor upper electrode 314.
  • the X-ray conversion layer 304 is a layer made of amorphous selenium, and is provided so as to cover the TFT 10 and the capacitor 310.
  • the upper electrode 306 is provided on the X-ray conversion layer 304 and is in contact with the X-ray conversion layer 304.
  • the X-ray sensor 300 of this embodiment includes a plurality of gate wirings 320 that are parallel to each other and a plurality of data wirings 322 that intersect with the gate wirings 320 and are parallel to each other.
  • the gate wiring 320 and the data wiring 322 are electrically insulated.
  • the TFT 10 is provided in the vicinity of the intersection between the gate wiring 320 and the data wiring 322.
  • the gate electrode 24 of the TFT 10 is connected to the gate wiring 320, and the source electrode 18 of the TFT 10 is connected to the data wiring 322.
  • the drain electrode 20 of the TFT 10 is connected to the charge collecting electrode 302, and the charge collecting electrode 302 is connected to the capacitor 310.
  • X-rays are irradiated from the upper part (upper electrode 306 side) in FIG. 6, and electron-hole pairs are generated in the X-ray conversion layer 304.
  • the generated charge is accumulated in the capacitor 310 and read out by sequentially scanning the TFT 10.
  • the X-ray sensor 300 of the present embodiment includes a TFT 10 with high mobility and on-current and excellent sensitivity characteristics, and thus has a high S / N and is suitable for a large screen. Moreover, since it has excellent sensitivity characteristics, an image with a wide dynamic range can be obtained when used in an X-ray digital imaging apparatus.
  • the X-ray digital imaging apparatus according to the present embodiment is suitable not only for still image shooting but also for an X-ray digital imaging apparatus that can perform fluoroscopy with a moving image and still image shooting. Further, when the oxide semiconductor layer 14 in the TFT 10 is amorphous, an image with excellent uniformity can be obtained.
  • the X-ray sensor of this embodiment shown in FIG. 6 is provided with a TFT having a top gate structure, but the TFT used in the sensor of the present invention is not limited to the top gate structure.
  • a TFT having a structure may be used.
  • FIG. 8A is a plan view of the TFTs of the example and the comparative example
  • FIG. 8B is a cross-sectional view of the TFT shown in FIG.
  • the p-type Si substrate 502 with a thermal oxide film under the conditions of the ultimate vacuum during film formation: 6 ⁇ 10 ⁇ 6 Pa and the pressure during film formation: 4.4 ⁇ 10 ⁇ 1 Pa, the following As shown in Table 1, sputter deposition was performed with the oxide intermediate layer 506 having a thickness of 5 nm by changing other conditions for each example. After that, an SGZO film as the oxide semiconductor layer 508 was continuously formed with a thickness of 50 nm and a vertical and horizontal width of 3 mm ⁇ 4 mm with the same degree of vacuum at the time of film formation and the same pressure at the time of film formation. Subsequently, post-annealing was performed in an electric furnace capable of controlling the atmosphere.
  • the post-annealing atmosphere was Ar: 160 sccm and O 2 : 40 sccm.
  • the temperature was raised to 200 ° C. at 10 ° C./min, held at 200 ° C. for 10 minutes, and then cooled to room temperature by furnace cooling.
  • a pattern film is formed using a metal mask.
  • a spreading resistance measurement is performed on a film formation sample that is formed by performing film formation and post-annealing treatment under the same conditions, and the resistivity of the oxide semiconductor layer 508 is lower than the resistivity of the oxide intermediate layer 506. confirmed.
  • source / drain electrodes 510 and 512 were formed on the oxide intermediate layer 506 (SGZO film) by sputtering.
  • the source / drain electrodes 510 and 512 were formed by pattern film formation using a metal mask. After depositing 10 nm of Ti, 40 nm of Au was deposited. The size of the source / drain electrodes 510 and 512 was 1 mm square, and the distance between the electrodes was 0.2 mm.
  • the TFTs of Examples 1 to 4 were manufactured by the above method.
  • TFTs of Comparative Examples 1 to 3 TFTs having a configuration in which the oxide intermediate layer 506 was not provided in the TFT 500 of Examples 1 to 4 were manufactured.
  • the manufacturing method and conditions other than those related to the oxide intermediate layer 506 are the same as those in Examples 1 to 4.
  • Table 1 shows the manufacturing conditions of the above-described examples and comparative examples.
  • a semiconductor parameter analyzer 4156C manufactured by Agilent Technologies
  • transistor characteristics Vg-Id characteristics
  • Vg-Id characteristics transistor characteristics
  • the Vg-Id characteristics are measured by fixing the drain voltage (Vd) to 5 V, changing the gate voltage (Vg) within a range of ⁇ 15 V to +40 V, and drain current (Id) at each gate voltage (Vg). It was performed by measuring.
  • FIG. 9 is a diagram showing Vg-Id characteristics in the TFTs of Examples 1 and 2 and Comparative Example 1.
  • Table 2 summarizes the characteristics of the TFTs of Examples 1 and 2 and Comparative Example 1. In the table, Ion means on-current, and ⁇ means mobility.
  • the on-current is increased as compared with the TFT of Comparative Example 1 in which the oxide intermediate layer 506 is not provided. I understand that. It can be seen that the mobility of the TFTs of Examples 1 and 2 is higher than that of the TFT of Comparative Example 1.
  • FIG. 10 is a diagram showing Vg-Id characteristics in the TFTs of Example 3 and Comparative Example 2. Table 3 summarizes the characteristics of the TFTs of Example 3 and Comparative Example 2.
  • the TFT of Example 3 in which the oxide intermediate layer 506 is provided has an increased on-current compared to the TFT of Comparative Example 2 in which the oxide intermediate layer 506 is not provided. Recognize. It can be seen that the mobility of the TFT of Example 3 is higher than that of the TFT of Comparative Example 2.
  • FIG. 11 is a graph showing the Vg-Id characteristics of Example 4 and Comparative Example 3.
  • Table 4 summarizes the characteristics of the TFTs of Example 4 and Comparative Example 3.
  • Example 4 As shown in FIG. 11 and Table 4, it can be seen that the on-current is increased in Example 4 in which the oxide intermediate layer 506 is provided, compared to Comparative Example 3 in which the oxide intermediate layer 506 is not provided. It can be seen that the mobility of the TFT of Example 4 is higher than that of the TFT of Comparative Example 3.
  • TFTs of Comparative Examples 4 to 6 were produced by the same method as described above.
  • the production conditions for Comparative Examples 4 to 6 are shown in Table 5 below.
  • TFTs of Comparative Examples 4 to 6 obtained above were measured for transistor characteristics (Vg-Id characteristics) and mobility ⁇ using a semiconductor parameter analyzer 4156C (manufactured by Agilent Technologies).
  • FIG. 12 is a diagram showing the Vg-Id characteristics of Comparative Examples 4 to 6.
  • Table 6 summarizes the characteristics of the TFTs of Comparative Examples 4 to 6.
  • the cation composition ratio of the oxide semiconductor layer 508 and the oxide intermediate layer 506 in each of the above examples and comparative examples indicates the composition ratio of the film after film formation.
  • the composition ratio of the film after film formation was evaluated using a fluorescent X-ray analyzer (Axios manufactured by Panallytical).
  • any oxide semiconductor layer 508 and oxide intermediate layer 506 in each example as a result of X-ray diffraction measurement, no peak indicating a crystal structure was confirmed, and both were amorphous.

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Abstract

　ゲート絶縁膜と、活性層としてＳｎ,Ｚｎ及びＯ、又はＳｎ,Ｇａ,Ｚｎ及びＯを主たる構成元素とする酸化物半導体層と、前記ゲート絶縁膜と前記酸化物半導体層との間に配置され、前記酸化物半導体層よりも抵抗率が高い酸化物中間層と、を有する電界効果型トランジスタ、が提供される。

Description

電界効果型トランジスタ、表示装置、センサ及び電界効果型トランジスタの製造方法
　本発明は、電界効果型トランジスタ、表示装置、センサ及び電界効果型トランジスタの製造方法に関する。
　電界効果型トランジスタは、半導体メモリ用集積回路の単位素子、高周波信号増幅素子、液晶などの表示素子駆動用素子として広く用いられており、特に薄膜化したものは薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）と呼ばれている。そして、フラットパネルディスプレイにおいては、大面積で形成可能なアモルファスシリコンからなる活性層を有したシリコン系ＴＦＴが用いられている。
　近年、このアモルファスシリコンの代わりに、Ｉｎ－Ｇａ－Ｚｎ－Ｏ（以下、「ＩＧＺＯ」と呼称する）系酸化物半導体薄膜を活性層（チャネル層）に用いたＴＦＴの開発が活発に行われている。酸化物半導体薄膜は低温成膜が可能であり、且つアモルファスシリコンよりも高移動度を示し、更に可視光に透明であることからプラスチック板やフィルム等の基板上にフレキシブルで透明なＴＦＴを形成することが可能である。
　しかしながら、ＩＧＺＯ系で高い移動度を有するＴＦＴを作製するためには、高温(例えば大気中で４００℃以上)でのポストアニールが必要であり、耐熱性の低いフレキシブル基板上にＴＦＴを形成することは困難であった。
　ところで、ＩＧＺＯのＩｎの代わりにＳｎを用いたＳｎ－Ｇａ－Ｚｎ－Ｏ（以下、「ＳＧＺＯ」と呼称する）系酸化物半導体薄膜は、ＩＧＺＯ系酸化物半導体薄膜とは異なりレアメタルであるＩｎを含まないこと、Ｓｎ４＋がＩｎ３＋と同じ電子配置をとることからＩＧＺＯ系に替わる新規酸化物半導体薄膜として期待されている。なお、上記「ＳＧＺＯ」のうち、Ｇａは必須としなくてもよい。
　そこで、特開２０１０－５０１６５号公報には、ゲート絶縁膜上に形成されたＩｎ,Ｓｎ及びＺｎ等のうち少なくとも１つの元素を含む第１の金属酸化物層を活性領域とし、この上にＩｎを含まず、第１の金属酸化物層よりシート抵抗が高い第２の金属酸化物層を積層したＴＦＴが開示されている。
　また、特開２０１０－１６３４８号公報では、ＺｎＯにＧａ,Ｉｎ,Ｓｎ等のうち少なくとも１つのイオンをドープして構成される活性層の上面又は下面のうちの少なくとも一面に、界面安定化層を配置したＴＦＴが開示されている。
　しかしながら、特開２０１０－５０１６５号公報に記載のＴＦＴは、活性領域となる第１の金属酸化物層（活性層）の構成元素としてＳｎを必須としていない。また、このトランジスタでは、閾値電圧の安定化を図るために、この第１の金属酸化物層を、ゲート絶縁膜と第２の金属酸化物層との間に配置しているが、このような配置では移動度の向上は図れないと考えられる。
　また、特開２０１０－１６３４８号公報に記載のＴＦＴは、ゲート絶縁膜と活性層との間の中間層となり得る界面安定化層を備えているが、活性層の構成元素としてＳｎを必須としていない。また、特開２０１０－１６３４８号公報では、界面特性の向上を図ることを目的としており、ＳＧＺＯ系酸化物半導体で構成された活性層を備えるＴＦＴの移動度向上については一切記載も示唆もされていない。
　本発明は上記事実に鑑みてなされたものであり、活性層としてＳｎ,Ｚｎ及びＯ、又はＳｎ,Ｇａ,Ｚｎ及びＯを主たる構成元素とする酸化物半導体層を備えつつ、移動度を向上した電界効果型トランジスタ、表示装置、センサ及び電界効果型トランジスタの製造方法を提供することを目的とする。
　本発明の上記課題は下記の手段によって解決された。
　＜１＞ゲート絶縁膜と、活性層としてＳｎ,Ｚｎ及びＯ、又はＳｎ,Ｇａ,Ｚｎ及びＯを主たる構成元素とする酸化物半導体層と、前記ゲート絶縁膜と前記酸化物半導体層との間に配置され、前記酸化物半導体層よりも抵抗率が高い酸化物中間層と、を有する電界効果型トランジスタ。
　＜２＞　前記酸化物中間層は、Ｉｎ,Ｇａ,Ｚｎ及びＯ、又はＳｎ,Ｇａ,Ｚｎ及びＯを主たる構成元素とする、＜１＞に記載の電界効果型トランジスタ。
　＜３＞前記酸化物中間層は、Ｉｎ,Ｇａ,Ｚｎ及びＯを主たる構成元素とする、＜２＞に記載の電界効果型トランジスタ。
　＜４＞前記酸化物半導体層は、Ｓｎ,Ｇａ,Ｚｎ及びＯを主たる構成元素とする、＜１＞～＜３＞の何れか１つに記載の電界効果型トランジスタ。
　＜５＞前記酸化物半導体層の元素組成比をＳｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃとした場合、前記元素組成比が、ａ＋ｂ＝２、且つ１≦ａ≦２、且つ１≦ｃ≦１１／２、且つｃ≧－７ｂ／４＋１１／４を満たす、＜１＞～＜４＞の何れか１つに記載の電界効果型トランジスタ。
　＜６＞前記酸化物半導体層は、非晶質である、請求項１～請求項５の何れか１項に記載の電界効果型トランジスタ。
　＜７＞前記酸化物半導体層の抵抗率は、１Ωｃｍ以上１×１０６Ωｃｍ以下である、＜１＞～＜６＞の何れか１つに記載の電界効果型トランジスタ。
　＜８＞前記酸化物中間層の膜厚は、１ｎｍ以上５０ｎｍ以下である、＜１＞～＜７＞の何れか１つに記載の電界効果型トランジスタ。
　＜９＞＜１＞～＜８＞の何れか１つに記載の電界効果型トランジスタを備えた表示装置。
　＜１０＞＜１＞～＜８＞の何れか１つに記載の電界効果型トランジスタを備えたセンサ。
　＜１１＞基板上に形成されたゲート絶縁膜上にＩｎ,Ｇａ,Ｚｎ及びＯ、又はＳｎ,Ｇａ,Ｚｎ及びＯを主たる構成元素とする酸化物中間層を成膜する第一の工程と、前記酸化物中間層上にＳｎ,Ｚｎ及びＯ、又はＳｎ,Ｇａ,Ｚｎ及びＯを主たる構成元素とし、前記構成元素の元素組成比をＳｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃとした場合、前記元素組成比が、ａ＋ｂ＝２、且つ１≦ａ≦２、且つ１≦ｃ≦１１／２、且つｃ≧－７ｂ／４＋１１／４を満たす酸化物半導体層を成膜する第二の工程と、１００℃以上３００℃未満の熱処理を施す第三の工程と、をこの順に有する電界効果型トランジスタの製造方法。
　＜１２＞Ｓｎ,Ｚｎ及びＯ、又はＳｎ,Ｇａ,Ｚｎ及びＯを主たる構成元素とし、前記構成元素の元素組成比をＳｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃとした場合、前記元素組成比が、ａ＋ｂ＝２、且つ１≦ａ≦２、且つ１≦ｃ≦１１／２、且つｃ≧－７ｂ／４＋１１／４を満たす酸化物半導体層を基板上に成膜する第一の工程と、前記酸化物半導体層上にＩｎ,Ｇａ,Ｚｎ及びＯ、又はＳｎ,Ｇａ,Ｚｎ及びＯを主たる構成元素とする酸化物中間層を成膜する第二の工程と、前記酸化物中間層上にゲート絶縁膜を形成する第三の工程と、前記第二の工程後又は前記第三の工程後に、１００℃以上３００℃未満の熱処理を施す第四の工程と、を有する電界効果型トランジスタの製造方法。
　＜１３＞前記酸化物半導体層及び前記酸化物中間層は、スパッタリングで成膜する、＜１１＞又は＜１２＞に記載の電界効果型トランジスタの製造方法。
　本発明によれば、Ｓｎ,Ｚｎ及びＯ、又はＳｎ,Ｇａ,Ｚｎ及びＯを主たる構成元素とする酸化物半導体で構成された活性層を備えつつ、移動度を向上した電界効果型トランジスタ、表示装置、センサ及び電界効果型トランジスタの製造方法を提供することができる。
図１（Ａ）は、本発明の実施形態に係るＴＦＴであって、トップゲート構造でトップコンタクト型のＴＦＴの一例を示す模式図である。図１（Ｂ）は、本発明の実施形態に係るＴＦＴであって、トップゲート構造でボトムコンタクト型のＴＦＴの一例を示す模式図である。図１（Ｃ）は、本発明の実施形態に係るＴＦＴであって、ボトムゲート構造でトップコンタクト型のＴＦＴの一例を示す模式図である。図１（Ｄ）は、本発明の実施形態に係るＴＦＴであって、ボトムゲート構造でボトムコンタクト型のＴＦＴの一例を示す模式図である。 図２は、本発明の電気光学装置の一実施形態の液晶表示装置について、その一部分の概略断面図である。 図３は、図２に示す液晶表示装置の電気配線の概略構成図である。 図４は、本発明の電気光学装置の一実施形態のアクティブマトリックス方式の有機ＥＬ表示装置について、その一部分の概略断面図である。 図５は、図４に示す電気光学装置の電気配線の概略構成図である。 図６は、本発明のセンサの一実施形態であるＸ線センサについて、その一部分の概略断面図である。 図７は、図６に示すセンサの電気配線の概略構成図である。 図８（Ａ）は実施例及び比較例のＴＦＴの平面図であり、図８（Ｂ）は図８（Ａ）に示すＴＦＴのＡ－Ａ線矢視断面図である。 図９は、実施例１,２及び比較例１のＴＦＴにおけるＶｇ－Ｉｄ特性を示す図である。 図１０は、実施例３及び比較例２のＴＦＴにおけるＶｇ－Ｉｄ特性を示す図である。 図１１は、実施例４及び比較例３のＶｇ－Ｉｄ特性を示す図である。 図１２は、比較例４～６のＶｇ－Ｉｄ特性を示す図である。
　以下、添付の図面を参照しながら、本発明の実施形態に係る電界効果型トランジスタ、表示装置、センサ及び電界効果型トランジスタの製造方法について具体的に説明する。なお、図中、同一又は対応する機能を有する部材（構成要素）には同じ符号を付して適宜説明を省略する。
１．電界効果型トランジスタ
　本発明の実施形態に係る電界効果型トランジスタの製造方法について、ＴＦＴを一例に挙げて具体的に説明する。
＜ＴＦＴの概略構成＞
　本発明の実施形態に係るＴＦＴは、ゲート電極、ゲート絶縁膜、活性層、ソース電極及びドレイン電極を有し、ゲート電極に電圧を印加して、活性層に流れる電流を制御し、ソース電極とドレイン電極間の電流をスイッチングする機能を有するアクテイブ素子である。そして、本発明の実施形態に係るＴＦＴではさらに、ゲート絶縁膜と活性層との間に酸化物中間層が配置されている。
　ＴＦＴの素子構造としては、ゲート電極の位置に基づいた、いわゆる逆スタガ構造（ボトムゲート型とも呼ばれる）及びスタガ構造（トップゲート型とも呼ばれる）のいずれの態様であってもよい。また、活性層とソース電極及びドレイン電極（適宜、「ソース・ドレイン電極」という。）との接触部分に基づき、いわゆるトップコンタクト型、ボトムコンタクト型のいずれの態様であってもよい。
　なお、トップゲート型とは、ゲート絶縁膜の上側にゲート電極が配置され、ゲート絶縁膜の下側に活性層が形成された形態であり、ボトムゲート型とは、ゲート絶縁膜の下側にゲート電極が配置され、ゲート絶縁膜の上側に活性層が形成された形態である。また、ボトムコンタクト型とは、ソース・ドレイン電極が活性層よりも先に形成されて活性層の下面がソース・ドレイン電極に接触する形態であり、トップコンタクト型とは、活性層がソース・ドレイン電極よりも先に形成されて活性層の上面がソース・ドレイン電極に接触する形態である。
　図１（Ａ）は、本発明の実施形態に係るＴＦＴであって、トップゲート構造でトップコンタクト型のＴＦＴの一例を示す模式図である。図１（Ａ）に示すＴＦＴ１０では、基板１２の一方の主面上に活性層となる酸化物半導体層１４と、本発明の実施形態に係る酸化物中間層１６とが、順に積層されている。そして、この酸化物中間層１６上にソース電極１８及びドレイン電極２０が互いに離間して設置され、更にこれらの上にゲート絶縁膜２２と、ゲート電極２４とが順に積層されている。
　図１（Ｂ）は、本発明の実施形態に係るＴＦＴであって、トップゲート構造でボトムコンタクト型のＴＦＴの一例を示す模式図である。図１（Ｂ）に示すＴＦＴ３０では、基板１２の一方の主面上にソース電極１８及びドレイン電極２０が互いに離間して設置されている。そして、活性層となる酸化物半導体層１４と、本発明の実施形態に係る酸化物中間層１６と、ゲート絶縁膜２２と、ゲート電極２４と、が順に積層されている。
　図１（Ｃ）は、本発明の実施形態に係るＴＦＴであって、ボトムゲート構造でトップコンタクト型のＴＦＴの一例を示す模式図である。図１（Ｃ）に示すＴＦＴ４０では、基板１２の一方の主面上にゲート電極２４と、ゲート絶縁膜２２と、本発明の実施形態に係る酸化物中間層１６と、活性層となる酸化物半導体層１４と、が順に積層されている。そして、この酸化物半導体層１４の表面上にソース電極１８及びドレイン電極２０が互いに離間して設置されている。
　図１（Ｄ）は、本発明の実施形態に係るＴＦＴであって、ボトムゲート構造でボトムコンタクト型のＴＦＴの一例を示す模式図である。図１（Ｄ）に示すＴＦＴ５０では、基板１２の一方の主面上にゲート電極２４と、ゲート絶縁膜２２と、が順に積層されている。そして、このゲート絶縁膜２２の表面上にソース電極１８及びドレイン電極２０が互いに離間して設置され、更にこれらの上に、本発明の実施形態に係る酸化物中間層１６と、活性層となる酸化物半導体層１４と、が順に積層されている。
　なお、本実施形態に係るＴＦＴは、上記以外にも、様々な構成をとることが可能であり、適宜、活性層上に保護層や基板上に絶縁層等を備える構成であってもよい。
　以下、各構成要素について詳述する。なお、代表例として図１（Ａ）に示すトップゲート構造でトップコンタクト型のＴＦＴ１０を製造する場合について具体的に説明するが、本発明は他の形態のＴＦＴを製造する場合についても同様に適用することができる。
＜ＴＦＴの詳細構成＞
－基板－
　まず、ＴＦＴ１０を形成するための基板１２を用意する。基板１２の形状、構造、大きさ等については特に制限はなく、目的に応じて適宜選択することが出来る。基板１２の構造は単層構造であってもよいし、積層構造であってもよい。
　基板１２の材質としては特に限定はなく、例えばガラス、ＹＳＺ（イットリウム安定化ジルコニウム）等の無機基板、樹脂基板や、その複合材料等を用いることが出来る。中でも軽量である点、可撓性を有する点から樹脂基板やその複合材料が好ましい。具体的には、ポリブチレンテレフタレート、ポリエチレンテレフタレート、ポリエチレンナフタレート、ポリブチレンナフタレート、ポリスチレン、ポリカーボネート、ポリスルホン、ポリエーテルスルホン、ポリアリレート、アリルジグリコールカーボネート、ポリアミド、ポリイミド、ポリアミドイミド、ポリエーテルイミド、ポリベンズアゾール、ポリフェニレンサルファイド、ポリシクロオレフィン、ノルボルネン樹脂、ポリクロロトリフルオロエチレン等のフッ素樹脂、液晶ポリマー、アクリル樹脂、エポキシ樹脂、シリコーン樹脂、アイオノマー樹脂、シアネート樹脂、架橋フマル酸ジエステル、環状ポリオレフィン、芳香族エーテル、マレイミドーオレフィン、セルロース、エピスルフィド化合物等の合成樹脂基板、酸化珪素粒子との複合プラスチック材料、金属ナノ粒子、無機酸化物ナノ粒子、無機窒化物ナノ粒子等との複合プラスチック材料、カーボン繊維、カーボンナノチューブとの複合プラスチック材料、ガラスフェレーク、ガラスファイバー、ガラスビーズとの複合プラスチック材料、粘土鉱物や雲母派生結晶構造を有する粒子との複合プラスチック材料、薄いガラスと上記単独有機材料との間に少なくとも１回の接合界面を有する積層プラスチック材料、無機層と有機層を交互に積層することで、少なくとも１回以上の接合界面を有するバリア性能を有する複合材料、ステンレス基板或いはステンレスと異種金属を積層した金属多層基板、アルミニウム基板或いは表面に酸化処理（例えば陽極酸化処理）を施すことで表面の絶縁性を向上させた酸化皮膜付きのアルミニウム基板等を用いることが出来る。また、樹脂基板は、耐熱性、寸法安定性、耐溶剤性、電気絶縁性、加工性、低通気性、又は低吸湿性等に優れていることが好ましい。前記樹脂基板は、水分や酸素の透過を防止するためのガスバリア層や、樹脂基板の平坦性や下部電極との密着性を向上するためのアンダーコート層等を備えていてもよい。 
　また、本発明における基板１２の厚みに特に制限はないが、５０μｍ以上１０００μｍ以下が好ましく、５０μｍ以上５００μｍ以下であることがより好ましい。 基板１２の厚みが５０μｍ以上であると、基板１２自体の平坦性がより向上する。また、基板１２の厚みが５００μｍ以下であると、基板１２自体の可撓性がより向上し、フレキシブルデバイス用基板としての使用がより容易となる。
－酸化物半導体層－
　次に、基板１２上に、トランジスタとして主に活性層（領域）となる酸化物半導体層１４を形成する。
　酸化物半導体層１４は、Ｓｎ,Ｚｎ及びＯ、又はＳｎ,Ｇａ,Ｚｎ及びＯを主たる構成元素とする。これらの中でも、電気的安定性という観点から、Ｓｎ,Ｇａ,Ｚｎ及びＯを主たる構成元素とすることが好ましい。なお、「主たる構成元素」とは、酸化物半導体層１４の全構成元素に対するＳｎ,Ｚｎ及びＯ、又はＳｎ,Ｇａ,Ｚｎ及びＯの合計割合が９８％以上であることを意味するものとする。
　また、Ｓｎ,Ｚｎ及びＯ、又はＳｎ,Ｇａ,Ｚｎ及びＯを主たる構成元素とする際、その組成比をＳｎ:Ｇａ:Ｚｎ＝ａ:ｂ:ｃとした場合、当該組成比が、ａ＋ｂ＝２、且つ１≦ａ≦２、且つ１≦ｃ≦１１／２、且つｃ≧－７ｂ／４＋１１／４を満たすことが好ましい。本組成比の材料を用いることで酸化物半導体層１４中の水分量が低減されて低温アニール後の水分量のバラツキも抑制される。これにより、当該水分量のバラツキに伴う電気特性バラツキも抑制され、且つ低温アニール時の酸化物半導体層１４の低抵抗化も起こらずデバイス設計が容易となる。
　また、酸化物半導体層１４は、非晶質又は結晶質のいずれであってもよい。ただし、非晶質の場合には、低温で成膜可能であるために、可撓性のある基板１２上に好適に形成される。なお、酸化物半導体層１４が非晶質であるかどうかは、Ｘ線回折測定により確認することができる。即ち、Ｘ線回折測定により、結晶構造を示す明確なピークが検出されなかった場合は、その酸化物半導体層１４は非晶質であると判断することができる。
　酸化物半導体層１４の膜厚は、特に限定されないが、薄膜の平坦性及び成膜時間の観点から５ｎｍ以上１５０ｎｍ以下であることが好ましい。
　酸化物半導体層１４の成膜方法としては、Ｓｎ,Ｚｎ及びＯやＳｎ,Ｇａ,Ｚｎ及びＯを主たる構成元素とする酸化物半導体の多結晶焼結体をターゲットとして、気相成膜法を用いるのが好ましい。気相成膜法の中でも、スパッタリング法、パルスレーザー蒸着法（ＰＬＤ法）が適している。さらに、量産性の観点から、スパッタリング法が好ましい。例えば、ＲＦマグネトロンスパッタリング蒸着法により、真空度及び酸素流量を制御して成膜される。
　特に、Ｓｎ,Ｇａ,Ｚｎの組成比が上記のような組成比となる酸化物半導体薄膜を、スパッタリング法を用いて成膜する方法としては、成膜した酸化物半導体薄膜中のＳｎ,Ｇａ,Ｚｎ組成比が上記のような組成比となるような複合酸化物ターゲットの単独スパッタであってもよく、Ｓｎ,Ｇａ,Ｚｎ又はこれらの単純酸化物若しくはこれらの複合酸化物ターゲットを組み合わせて用いた共スパッタであってもよい。
　酸化物半導体層１４の抵抗率は、一般的に半導体として振舞う抵抗率であればよいが、特には、活性領域とする観点から、室温（２０℃）での抵抗率が、１Ωｃｍ以上１×１０６Ωｃｍ以下であるのが好ましい。酸化物半導体層１４の抵抗率を制御するためには、成膜時の成膜室内の酸素分圧を任意に制御する。成膜室内の酸素分圧を制御する手法としては、成膜室内に導入するＯ２ガス量を変化させる方法であってもよく、酸素ラジカルやオゾンガスの導入量を変化させる方法であってもよい。また、酸素ガス導入を停止させた場合でも抵抗が高い場合には、成膜室内の全ガス分圧を低くする手法や、Ｈ２やＮ２等の還元性ガスを導入する手法を用いてもよい。酸素分圧を高くすれば、酸化物半導体層１４の導電率を低下（抵抗率を上昇）させることができ、酸素分圧を低くすれば、膜中の酸素欠陥を増加させて酸化物半導体層１４の導電率を上昇（抵抗率を低下）させることができる。
　なお、本実施形態の抵抗率は、４端子法によって測定（電流源：Keithley社製ソースメジャーユニットSMU237、電圧計：Keithley社製ナノボルトメータ2182Aを使用、一部は２端子法により測定）した値である。
　酸化物半導体薄膜の成膜後は、デバイスに応じて当該薄膜をパターンニングして、酸化物半導体層１４を形成する。パターンニングはフォトリソグラフィー及びエッチングにより行うことが出来る。具体的には、残存させる部分にフォトリソグラフィーによりレジストパターンを形成し、塩酸、硝酸、希硫酸、又は燐酸、硝酸及び酢酸の混合液等の酸溶液によりエッチングすることによりパターンを形成する。
－酸化物中間層－
　酸化物半導体層１４上には、酸化物中間層１６を形成する。この酸化物中間層１６は、酸化物半導体層１４よりも抵抗率が高くされている。このため、酸化物半導体層１４に容易にチャネルを形成することが出来る。また、このように、Ｓｎ,Ｚｎ及びＯ、又はＩｎ,Ｇａ,Ｚｎ及びＯを主たる構成元素とする酸化物半導体層１４と、ゲート絶縁膜２２との間に、酸化物半導体層１４よりも抵抗率が高い酸化物中間層１６を設けることで、設けない場合に比べてオン電流及び移動度を向上させることができる。なお、このような効果は、ＩＧＺＯ膜からなる酸化物半導体層１４と酸化物中間層１６とを備えたＴＦＴでは発生しない特有の効果である。
　酸化物中間層１６は、酸化物を構成元素とするものであれば特に限定されないが、Ｓｎ,Ｇａ,Ｚｎ及びＯ又はＩｎ,Ｇａ,Ｚｎ及びＯを主たる構成元素とする。中でも、移動度を飛躍的に向上させるという観点から、Ｉｎ,Ｇａ,Ｚｎ及びＯを主たる構成元素とすることがより好ましい。なお、「主たる構成元素」とは、酸化物中間層１６の全構成元素に対するＳｎ,Ｇａ,Ｚｎ及びＯ、又はＩｎ,Ｇａ,Ｚｎ及びＯの合計割合が９８％以上であることを意味するものとする。
　酸化物中間層１６の膜厚は、平坦性及び成膜時間等の観点から１ｎｍ以上５０ｎｍ以下であることが好ましく、５ｎｍ以上２５ｎｍ以下であることがより好ましい。
　酸化物中間層１６の成膜方法としては、Ｓｎ,Ｇａ,Ｚｎ及びＯ又はＩｎ,Ｇａ,Ｚｎ及びＯを主たる構成元素とする酸化物の多結晶焼結体をターゲットとして、気相成膜法を用いるのが好ましい。気相成膜法の中でも、スパッタリング法、パルスレーザー蒸着法（ＰＬＤ法）が適している。さらに、量産性の観点から、スパッタリング法が好ましい。例えば、ＲＦマグネトロンスパッタリング蒸着法により、真空度及び酸素流量を制御して成膜される。このような酸化物中間層１６を、スパッタを用いて成膜する方法は、複合酸化物ターゲットの単独スパッタであってもよく、例えばＧａ,Ｚｎ又はこれらの単純酸化物もしくはこれらの複合酸化物を組み合わせた共スパッタであってもよい。
　また、酸化物中間層１６は、上述したように酸化物半導体層１４に比べて高抵抗とされており、例えば１×１０６Ωｃｍ超とされている。酸化物中間層１６の抵抗率制御は、成膜時の成膜室内の酸素分圧を任意に制御することで行うことが出来る。成膜室内の酸素分圧を制御する手法としては、成膜室内に導入するＯ２ガス量を変化させる方法であってもよく、酸素ラジカルやオゾンガスの導入量を変化させる方法であってもよい。成膜室内に導入するＯ２ガス量が同じであっても成膜時の全ガス分圧を高くすることで、より成膜室内の酸素分圧を高くすることが出来る。酸素分圧を高くすれば、酸化物中間層１６の導電率を低下（抵抗率を上昇）させることができ、酸素分圧を低くすれば、膜中の酸素欠陥を増加させて酸化物中間層１６の導電率を上昇（抵抗率を低下）させることができる。
　酸化物薄膜の成膜後、デバイスに応じて当該薄膜をパターンニングして酸化物中間層１６を形成する。なお、上記記載はトップゲート構造の場合を説明しているが、ボトムゲート構造の場合では、パターンニングは酸化物半導体層１４形成前に行うよりも、界面汚染の影響を除去するため、酸化物半導体層１４と同時にパターンニングすることが好ましい。
－ソース・ドレイン電極－
　酸化物中間層１６の上にソース・ドレイン電極１８,２０を形成するための導電膜を形成する。　
　ソース・ドレイン電極は高い導電性を有するものを用い、例えばＡｌ,Ｍｏ,Ｃｒ,Ｔａ,Ｔｉ,Ａｕ,Ａｕ等の金属、Ａｌ－Ｎｄ、Ａｇ合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜等を用いて形成することが出来る。ソース・ドレイン電極１８,２０としてはこれらの導電膜を単層構造又は２層以上の積層構造として用いることが出来る。
　ソース・ドレイン電極１８,２０の形成は、例えば印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式等の中から使用する材料との適性を考慮して適宜選択した方法に従って成膜する。
　成膜する導電膜の膜厚は、成膜性やエッチングやリフトオフ法によるパターンニング性、導電性等を考慮すると、１０ｎｍ以上１０００ｎｍ以下とすることが好ましく、５０ｎｍ以上５００ｎｍ以下とすることがより好ましい。
　次いで、成膜した導電膜をエッチング又はリフトオフ法により所定の形状にパターンニングし、ソース電極及びドレイン電極１８,２０を形成する。この際、ソース・ドレイン電極１８,２０に接続する配線を同時にパターンニングすることが好ましい。
－ゲート絶縁膜－
　ソース・ドレイン電極１８,２０及び配線を形成した後、ゲート絶縁膜２２を形成する。
　ゲート絶縁膜２２は、高い絶縁性を有するものが好ましく、例えばＳｉＯ２,ＳｉＮｘ,ＳｉＯＮ,Ａｌ２Ｏ３,Ｙ２Ｏ３,Ｔａ２Ｏ５,ＨｆＯ２等の絶縁膜、又はこれらの化合物を少なくとも二つ以上含む絶縁膜としてもよい。ゲート絶縁膜２２は、印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式等の中から使用する材料との適性を考慮して適宜選択した方法に従って成膜する。
　次に、ゲート絶縁膜２２は、フォトリソグラフィー及びエッチングによって所定の形状にパターンニングを行う。
　なお、ゲート絶縁膜２２は、リーク電流の低下及び電圧耐性の向上のための厚みを有する必要がある一方、ゲート絶縁膜の厚みが大きすぎると駆動電圧の上昇を招いてしまう。　ゲート絶縁膜は材質にもよるが、ゲート絶縁膜の厚みは１０ｎｍ以上１０μｍ以下が好ましく、５０ｎｍ以上１０００ｎｍ以下がより好ましく、１００ｎｍ以上４００ｎｍ以下が特に好ましい。
－ゲート電極－
　ゲート絶縁膜２２を形成した後、ゲート電極２４を形成する。
　ゲート電極２４は、高い導電性を有するものを用い、例えばＡｌ,Ｍｏ,Ｃｒ,Ｔａ,Ｔｉ,Ａｕ,Ａｕ等の金属、Ａｌ－Ｎｄ、Ａｇ合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜等を用いて形成することが出来る。ゲート電極２４としては、これらの導電膜を単層構造又は２層以上の積層構造として用いることが出来る。
　ゲート電極２４は、例えば印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式等の中から使用する材料との適性を考慮して適宜選択した方法に従って成膜する。成膜する導電膜の膜厚は成膜性、エッチングやリフトオフ法によるパターンニング性、導電性等を考慮すると、１０ｎｍ以上１０００ｎｍ以下とすることが好ましく、５０ｎｍ以上５００ｎｍ以下とすることがより好ましい。
　成膜後、導電膜をエッチング又はリフトオフ法により所定の形状にパターンニングし、ゲート電極２４を形成する。この際、ゲート電極２４及びゲート配線を同時にパターンニングすることが好ましい。
－ポストアニール－
　ゲート電極２４パターンニング後に、ポストアニール処理を施す。ただし、このポストアニール処理は酸化物半導体層１４成膜後であれば、特に手順は限定せず、酸化物半導体成膜直後でもよければ電極、絶縁膜の成膜或いはパターンニングが全て終わった後に行ってもよい。
　ポストアニールの温度は、電気特性のバラツキを抑えるために１００℃以上３００℃未満であることが好ましく、可撓性基板を用いる場合を考慮すると、１００℃以上２００℃以下で行うことがより好ましい。１００℃以上であれば、熱処理の効果を十分に発揮させることができる。３００℃未満であれば、膜中の酸素欠損量を変化させることなく、ＴＦＴの特性を改善することが出来る。２００℃以下であれば耐熱性の低い樹脂基板への適用が容易となる。
　また、ポストアニール中の雰囲気は不活性雰囲気又は酸化性雰囲気にすることが好ましい。還元性雰囲気中でポストアニールを施すと酸化物半導体層中の酸素が抜け、余剰キャリアが発生し、電気特性バラツキが起こり易い。
　さらに、ポストアニール雰囲気の湿度が極めて高い場合には膜中に水分が取り込まれ易く、電気特性のバラツキが起こり易くなるため、室温での相対湿度は５０％以下で行うことが好ましい。
　さらにまた、ポストアニール時間に特に限定はないが、膜温度が均一になるのに要する時間等を考慮し、少なくとも１０分以上保持することが好ましい。
　以上の製造方法により、本発明の実施形態に係るトップゲート構造でトップコンタクト型のＴＦＴ１０が作製される。この製造方法は、上記例示のうち一例を組み合わせでまとめると、例えば、Ｓｎ,Ｚｎ及びＯ、又はＳｎ,Ｇａ,Ｚｎ及びＯを主たる構成元素とし、前記構成元素の元素組成比をＳｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃとした場合、前記元素組成比が、ａ＋ｂ＝２、且つ１≦ａ≦２、且つ１≦ｃ≦１１／２、且つｃ≧－７ｂ／４＋１１／４を満たす酸化物半導体層を基板上に成膜する第一の工程と、前記酸化物半導体層上にＩｎ,Ｇａ，Ｚｎ及びＯ、又はＳｎ,Ｇａ，Ｚｎ及びＯを主たる構成元素とする酸化物中間層を成膜する第二の工程と、前記酸化物中間層上にゲート絶縁膜を形成する第三の工程と、前記第二の工程後又は前記第三の工程後に、１００℃以上３００℃未満の熱処理を施す第四の工程と、を有するＴＦＴの製造方法である。
　ただし、本発明は、上述したように他の形態及び製造方法のＴＦＴであってもよい。
　例えば、ボトムゲート構造では、基板上に形成されたゲート絶縁膜上にＩｎ,Ｇａ,Ｚｎ及びＯ、又はＳｎ,Ｇａ，Ｚｎ及びＯを主たる構成元素とする酸化物中間層を成膜する第一の工程と、前記酸化物中間層上にＳｎ,Ｚｎ及びＯ、又はＳｎ,Ｇａ,Ｚｎ及びＯを主たる構成元素とし、前記構成元素の元素組成比をＳｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃとした場合、前記元素組成比が、ａ＋ｂ＝２、且つ１≦ａ≦２、且つ１≦ｃ≦１１／２、且つｃ≧－７ｂ／４＋１１／４を満たす酸化物半導体層を成膜する第二の工程と、１００℃以上３００℃未満の熱処理を施す第三の工程と、をこの順に有するＴＦＴの製造方法がある。
２．応用
　以上で説明した本実施形態のＴＦＴの用途には特に限定はないが、例えば電気光学装置（例えば液晶表示装置、有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置、無機ＥＬ表示装置等の表示装置、等）における駆動素子、特に大面積デバイスに用いる場合に好適である。
　さらに本実施形態のＴＦＴは、樹脂基板を用いた低温プロセスで作製可能なデバイスに特に好適であり(例えばフレキシブルディスプレイ等)、Ｘ線センサなどの各種センサ、ＭＥＭＳ(Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍ）等、種々の電子デバイスにおける駆動素子(駆動回路)として、好適に用いられるものである。
３．電気光学装置及びセンサ
　本実施形態の電気光学装置又はセンサは、前述の本発明のＴＦＴを備えて構成される。
　電気光学装置の例としては、表示装置（例えば液晶表示装置、有機ＥＬ表示装置、無機ＥＬ表示装置、等）がある。
　センサの例としては、ＣＣＤ（Ｃｈａｒｇｅ　Ｃｏｕｐｌｅｄ　Ｄｅｖｉｃｅ）又はＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）等のイメージセンサや、Ｘ線センサ等が好適である。
　本実施形態の電気光学装置又はセンサは、低い消費電力により良好な特性を示す。ここで言うところの特性とは、電気光学装置（表示装置）の場合には表示特性、センサの場合には感度特性を示す。
　以下、本発明によって製造される薄膜トランジスタを備えた電気光学装置又はセンサの代表例として、液晶表示装置、有機ＥＬ表示装置、Ｘ線センサについて説明する。
４．液晶表示装置
　図２に、本発明の電気光学装置の一実施形態の液晶表示装置について、その一部分の概略断面図を示し、図３にその電気配線の概略構成図を示す。
　図２に示すように、本実施形態の液晶表示装置１００は、図１（Ａ）に示したトップゲート構造でトップコンタクト型のＴＦＴ１０と、ＴＦＴ１０のパッシベーション層１０２で保護されたゲート電極２４上に画素下部電極１０４およびその対向上部電極１０６で挟まれた液晶層１０８と、各画素に対応させて異なる色を発色させるためのＲＧＢカラーフィルタ１１０とを備え、ＴＦＴ１０の基板１２側およびＲＧＢカラーフィルタ１１０上にそれぞれ偏光板１１２ａ、１１２ｂを備えた構成である。
　また、図３に示すように、本実施形態の液晶表示装置１００は、互いに平行な複数のゲート配線１１２と、該ゲート配線１１２と交差する、互いに平行なデータ配線１１４とを備えている。ここでゲート配線１１２とデータ配線１１４は電気的に絶縁されている。ゲート配線１１２とデータ配線１１４との交差部付近に、ＴＦＴ１０が備えられている。
　ＴＦＴ１０のゲート電極２４は、ゲート配線１１２に接続されており、ＴＦＴ１０のソース電極１８はデータ配線１１４に接続されている。また、ＴＦＴ１０のドレイン電極２０はゲート絶縁膜２２に設けられたコンタクトホール１１６を介して（コンタクトホール１１６に導電体が埋め込まれて）画素下部電極１０４に接続されている。この画素下部電極１０４は、接地された対向上部電極１０６とともにキャパシタ１１８を構成している。
　図２に示した本実施形態の液晶装置においては、トップゲート構造のＴＦＴ１０を備えるものとしたが、本発明の表示装置である液晶装置において用いられるＴＦＴはトップゲート構造に限定されることなく、ボトムゲート構造のＴＦＴであってもよい。
　本発明により製造されるＴＦＴは、高い移動度を有するため、低消費電力で且つ高品位な表示が可能となる。特に、面内均一性、安定性、信頼性が非常に高いことから、大画面の液晶表示装置の製造に適している。
　また、低温でのアニール処理によって十分な特性を有するＴＦＴを作製することができるため、基板としては樹脂基板（プラスチック基板）を用いることができる。従って、本発明によれば、大面積で均一、安定なフレキシブルな液晶表示装置を提供することができる。
５．有機ＥＬ表示装置
　図４に、本発明の電気光学装置の一実施形態のアクティブマトリックス方式の有機ＥＬ表示装置について、その一部分の概略断面図を示し、図５に電気配線の概略構成図を示す。
　有機ＥＬ表示装置の駆動方式には、単純マトリックス方式とアクティブマトリックス方式の２種類がある。単純マトリックス方式は低コストで作製できるメリットがあるが、走査線を１本ずつ選択して画素を発光させることから、走査線数と走査線あたりの発光時間は反比例する。そのため高精細化、大画面化が困難となっている。アクティブマトリックス方式は画素ごとにトランジスタやキャパシタを形成するため製造コストが高くなるが、単純マトリックス方式のように走査線数を増やせないという問題はないため高精細化、大画面化に適している。
　本実施形態のアクティブマトリックス方式の有機ＥＬ表示装置２００は、図１（Ａ）に示したトップゲート構造のＴＦＴ１０が、パッシベーション層２０２を備えた基板１２上に、駆動用ＴＦＴ２０４およびスイッチング用ＴＦＴ２０６として備えられ、該ＴＦＴ２０４および２０６上に下部電極２０８および上部電極２１０に挟まれた有機発光層２１２からなる有機ＥＬ発光素子２１４を備え、上面もパッシベーション層２１６により保護された構成となっている。
　また、図５に示すように、本実施形態の有機ＥＬ表示装置２００は、互いに平行な複数のゲート配線２２０と、該ゲート配線２２０と交差する、互いに平行なデータ配線２２２および駆動配線２２４とを備えている。ここで、ゲート配線２２０とデータ配線２２２、駆動配線２２４とは電気的に絶縁されている。スイッチング用ＴＦＴ１０ｂのゲート電極２４は、ゲート配線２２０に接続されており、スイッチング用ＴＦＴ１０ｂのソース電極１８はデータ配線２２２に接続されている。また、スイッチング用ＴＦＴ１０ｂのドレイン電極２０は駆動用ＴＦＴ１０のゲート電極２４に接続されるとともに、キャパシタ２２６を用いることで駆動用ＴＦＴ１０ａをオン状態に保つ。駆動用ＴＦＴ１０ａのソース電極１８は駆動配線２２４に接続され、ドレイン電極２０は有機ＥＬ発光素子２１４に接続される。
　図４に示した本実施形態の有機ＥＬ装置においては、トップゲート構造のＴＦＴ１０ａおよび１０ｂを備えるものとしたが、本発明の表示装置である有機ＥＬ装置において用いられるＴＦＴは、トップゲート構造に限定されることなく、ボトムゲート構造のＴＦＴであってもよい。
　本発明により製造されるＴＦＴは、高い移動度を有するため、低消費電力で且つ高品位な表示が可能となる。特に、面内均一性、安定性、信頼性が非常に高いことから、大画面の有機ＥＬ表示装置の製造に適している。
　また、低温でのアニール処理によって十分な特性を有するＴＦＴを作製することができるため、基板としては樹脂基板（プラスチック基板）を用いることができる。従って、本発明によれば、大面積で均一、安定なフレキシブルな有機ＥＬ表示装置を提供することができる。
　なお、図４に示した有機ＥＬ表示装置において、上部電極２１０を透明電極としてトップエミッション型としてもよいし、下部電極２０８およびＴＦＴの各電極を透明電極とすることによりボトムエミッション型としてもよい。
６．Ｘ線センサ
　図６に、本発明のセンサの一実施形態であるＸ線センサについて、その一部分の概略断面図を示し、図７にその電気配線の概略構成図を示す。
　図６は、より具体的にはＸ線センサアレイの一部を拡大した概略断面図である。本実施形態のＸ線センサ３００は基板１２上に形成されたＴＦＴ１０およびキャパシタ３１０と、キャパシタ３１０上に形成された電荷収集用電極３０２と、Ｘ線変換層３０４と、上部電極３０６とを備えて構成される。ＴＦＴ１０上にはパッシベーション膜３０８が設けられている。
　キャパシタ３１０は、キャパシタ用下部電極３１２とキャパシタ用上部電極３１４とで絶縁膜３１６を挟んだ構造となっている。キャパシタ用上部電極３１４は絶縁膜３１６に設けられたコンタクトホール３１８を介し、ＴＦＴ１０のソース電極１８およびドレイン電極２０のいずれか一方（図６においてはドレイン電極２０）と接続されている。
　電荷収集用電極３０２は、キャパシタ３１０におけるキャパシタ用上部電極３１４上に設けられており、キャパシタ用上部電極３１４に接している。
　Ｘ線変換層３０４はアモルファスセレンからなる層であり、ＴＦＴ１０およびキャパシタ３１０を覆うように設けられている。
　上部電極３０６はＸ線変換層３０４上に設けられており、Ｘ線変換層３０４に接している。
　図７に示すように、本実施形態のＸ線センサ３００は、互いに平行な複数のゲート配線３２０と、ゲート配線３２０と交差する、互いに平行な複数のデータ配線３２２とを備えている。ここでゲート配線３２０とデータ配線３２２は電気的に絶縁されている。ゲート配線３２０とデータ配線３２２との交差部付近に、ＴＦＴ１０が備えられている。
　ＴＦＴ１０のゲート電極２４は、ゲート配線３２０に接続されており、ＴＦＴ１０のソース電極１８はデータ配線３２２に接続されている。また、ＴＦＴ１０のドレイン電極２０は電荷収集用電極３０２に接続されており、さらにこの電荷収集用電極３０２は、キャパシタ３１０に接続されている。
　本実施形態のＸ線センサ３００において、Ｘ線は図６中、上部（上部電極３０６側）から照射され、Ｘ線変換層３０４で電子－正孔対を生成する。このＸ線変換層３０４に上部電極３０６によって高電界を印加しておくことにより、生成した電荷はキャパシタ３１０に蓄積され、ＴＦＴ１０を順次走査することによって読み出される。
　本実施形態のＸ線センサ３００は、移動度及びオン電流が高く、感度特性に優れたＴＦＴ１０を備えるため、Ｓ／Ｎが高く、大画面化に適している。また、感度特性に優れているため、Ｘ線デジタル撮影装置に用いた場合に広ダイナミックレンジの画像が得られる。特に本実施形態のＸ線デジタル撮影装置は、静止画撮影のみ可能なものではなく、動画による透視と静止画の撮影が１台で行えるＸ線デジタル撮影装置に用いるのが好適である。さらにＴＦＴ１０における酸化物半導体層１４が非晶質である場合には均一性に優れた画像が得られる。
　なお、図６に示した本実施形態のＸ線センサにおいては、トップゲート構造のＴＦＴを備えるものとしたが、本発明のセンサにおいて用いられるＴＦＴはトップゲート構造に限定されることなく、ボトムゲート構造のＴＦＴであってもよい。
　以下に実施例を説明するが、本発明はこれら実施例により何ら限定されるものではない。
　酸化物半導体層としてＳｎ,Ｚｎ及びＯ、又はＳｎ,Ｇａ,Ｚｎ,Ｏを主たる構成元素したＳＧＺＯ膜を用いたＴＦＴにおいて、酸化物中間層の有無、当該酸化物中間層の種類を変えてＴＦＴ特性評価を行った。図８（Ａ）は実施例及び比較例のＴＦＴの平面図であり、図８（Ｂ）は図８（Ａ）に示すＴＦＴのＡ－Ａ線矢視断面図である。
　図８（Ａ）及び図８（Ｂ）に示すように、実施例１～４では、基板として熱酸化膜５０４付ｐ型Ｓｉ基板５０２（１ｉｎｃｈ角×１ｍｍｔ、厚み：５２５μｍｔ、熱酸化膜（ＳｉＯ２）：１００ｎｍｔ）を用い、熱酸化膜５０４をゲート絶縁膜として用いる簡易型のＴＦＴ５００を作製した。
　具体的には、熱酸化膜付ｐ型Ｓｉ基板５０２上に、成膜時到達真空度：６×１０－６Ｐａ及び成膜時圧力：４．４×１０－１Ｐａの条件の下、以下表１に示すように、実施例毎にその他の条件を変えて酸化物中間層５０６を厚み５ｎｍとしてスパッタ成膜した。その後、成膜時到達真空度及び成膜時圧力を同一としたまま連続して酸化物半導体層５０８としてのＳＧＺＯ膜を、厚み５０ｎｍ、縦横幅３ｍｍ×４ｍｍとしてスパッタ成膜した。続いて、雰囲気を制御可能な電気炉にて、ポストアニール処理を施した。ポストアニール雰囲気はＡｒ：１６０ｓｃｃｍ、Ｏ２：４０ｓｃｃｍとし、１０℃／ｍｉｎで２００℃まで昇温、２００℃で１０分保持後、炉冷で室温まで冷却を行った。なお、各スパッタ成膜では、メタルマスクを用いてパターン成膜している。また、同じ条件で成膜、ポストアニール処理を施し作製した成膜試料について、広がり抵抗測定を実施し、酸化物半導体層５０８の抵抗率が、酸化物中間層５０６の抵抗率よりも低いことを確認した。
　その後、酸化物中間層５０６（ＳＧＺＯ膜）上にソース・ドレイン電極５１０,５１２をスパッタにより成膜した。ソース・ドレイン電極５１０,５１２の成膜はメタルマスクを用いたパターン成膜にて作製し、Ｔｉを１０ｎｍ成膜後、Ａｕを４０ｎｍ成膜した。　ソース・ドレイン電極５１０,５１２のサイズは各々１ｍｍ角とし、電極間距離は０．２ｍｍとした。
　以上の方法により、実施例１～４のＴＦＴを作製した。
　一方、比較例１～３のＴＦＴとして、実施例１～４のＴＦＴ５００において酸化物中間層５０６を設けない構成のＴＦＴを作製した。なお、酸化物中間層５０６に関するもの以外の製造方法及び条件は実施例１～４と同一である。
　以下に、上述した各実施例及び各比較例の製造条件を表１に示す。
Figure JPOXMLDOC01-appb-T000001
 
　上記で得られた実施例１～４及び比較例１～３のＴＦＴについて、半導体パラメータ・アナライザー４１５６Ｃ（アジレントテクノロジー社製）を用い、トランジスタ特性（Ｖｇ－Ｉｄ特性）及びオン電流、移動度μの測定を行った。なお、Ｖｇ－Ｉｄ特性の測定は、ドレイン電圧（Ｖｄ）を５Ｖに固定し、ゲート電圧（Ｖｇ）を－１５Ｖ～＋４０Ｖの範囲内で変化させ、各ゲート電圧（Ｖｇ）におけるドレイン電流（Ｉｄ）を測定することにより行った。また、オン電流Ｉｏｎは、得られたＶｇ－Ｉｄ特性からＶｇ＝２０ＶでのＩｄとした。
　図９は、実施例１,２及び比較例１のＴＦＴにおけるＶｇ－Ｉｄ特性を示す図である。表２は、実施例１,２及び比較例１のＴＦＴにおける各特性をまとめた表である。なお、表中のＩｏｎはオン電流を意味し、μは移動度を意味する。
Figure JPOXMLDOC01-appb-T000002
 
　図９及び表２に示すように、酸化物中間層５０６を設けていない比較例１のＴＦＴに比べて酸化物中間層５０６を設けた実施例１,２のＴＦＴは、オン電流が増大していることがわかる。移動度も比較例１のＴＦＴに比べて、実施例１,２のＴＦＴの方が増大していることがわかる。
　以上により、Ｓｎ,Ｇｎ,Ｚｎ及びＯ（Ｓｎ：Ｇａ：Ｚｎ＝１：１：１であり、Ｏについては不定比量）を主たる構成元素とする酸化物半導体層５０８と、ゲート絶縁膜（熱酸化膜５０４）との間に、酸化物半導体層５０８よりも抵抗率が高い酸化物中間層５０６を設けると、設けない場合に比べてオン電流及び移動度が向上していることを見出した。
　また、酸化物中間層５０６がない比較例１のＴＦＴ、及び酸化物中間層５０６をＳＧＺＯとした実施例２のＴＦＴに比べて、酸化物中間層５０６をＩＧＺＯとした実施例１のＴＦＴは、移動度が格段に向上していることを見出した。
　図１０は、実施例３及び比較例２のＴＦＴにおけるＶｇ－Ｉｄ特性を示す図である。表３は、実施例３及び比較例２のＴＦＴにおける各特性をまとめた表である。
Figure JPOXMLDOC01-appb-T000003
 
　図１０及び表３に示すように、酸化物中間層５０６を設けていない比較例２のＴＦＴに比べて酸化物中間層５０６を設けた実施例３のＴＦＴはオン電流が増大していることがわかる。移動度も比較例２のＴＦＴに比べて、実施例３のＴＦＴの方が増大していることがわかる。
　以上により、実施例３では、実施例１,２に比べて酸化物半導体層５０８の組成比（Ｚｎ組成比）を変えているが、この場合でも、Ｓｎ,Ｇｎ,Ｚｎ及びＯ（Ｓｎ：Ｇａ：Ｚｎ＝１：１：５．５であり、Ｏについては不定比量）を主たる構成元素とする酸化物半導体層５０８と、ゲート絶縁膜（熱酸化膜５０４）との間に、酸化物半導体層５０８よりも抵抗率が高い酸化物中間層５０６を設けると、設けない場合に比べてオン電流及び移動度が向上していることを見出した。
　図１１は、実施例４及び比較例３のＶｇ－Ｉｄ特性を示す図である。表４は、実施例４及び比較例３のＴＦＴにおける各特性をまとめた表である。
Figure JPOXMLDOC01-appb-T000004
 
　図１１及び表４に示すように、酸化物中間層５０６を設けていない比較例３に比べて酸化物中間層５０６を設けた実施例４はオン電流が増大していることがわかる。移動度も比較例３のＴＦＴに比べ、実施例４のＴＦＴの方が増大していることがわかる。
　以上により、実施例４では、実施例１,２に比べて酸化物半導体層５０８の組成比を全て変えているが、この場合でも、Ｓｎ,Ｚｎ及びＯ（Ｓｎ：Ｇａ：Ｚｎ＝２．０：０：５．５であり、Ｏについては不定比量）を主たる構成元素とする酸化物半導体層５０８と、ゲート絶縁膜（熱酸化膜５０４）との間に、酸化物半導体層５０８よりも抵抗率が高い酸化物中間層５０６を設けると、設けない場合に比べてオン電流及び移動度が向上していることを見出した。
　次に、酸化物半導体層５０８をＳＧＺＯ膜からＩＧＺＯ膜に変えた場合に、酸化物中間層５０６を設けると、設けない場合に比べてオン電流及び移動度が向上するか否かを評価した。
　この評価のために、上記同様の方法で比較例４～６のＴＦＴを作製した。以下、比較例４～６の製造条件を表５に示す。
Figure JPOXMLDOC01-appb-T000005
　上記で得られた比較例４～６のＴＦＴについて、半導体パラメータ・アナライザー４１５６Ｃ（アジレントテクノロジー社製）を用い、トランジスタ特性（Ｖｇ－Ｉｄ特性）及び移動度μの測定を行った。
　図１２は、比較例４～６のＶｇ－Ｉｄ特性を示す図である。表６は、比較例４～６のＴＦＴにおける各特性をまとめた表である。
Figure JPOXMLDOC01-appb-T000006
 
　図１２及び表６に示すように、酸化物中間層５０６を設けていない比較例４のＴＦＴに比べて酸化物中間層５０６を設けた比較例５，６のＴＦＴは、オン電流はほぼ変化していないことがわかる。移動度は、酸化物中間層５０６を設けていない比較例４に比べて酸化物中間層５０６を設けた比較例５，６は低下していることがわかる。
　以上により、ＩＧＺＯ膜からなる酸化物半導体層５０８の場合には、ＳＧＺＯ膜からなる酸化物半導体層５０８の場合と異なり、酸化物中間層５０６を設けても、設けない場合に比べてオン電流はほぼ変化せず、移動度はむしろ低下することを見出した。
　なお、上記各実施例および比較例における酸化物半導体層５０８及び酸化物中間層５０６のカチオン組成比は成膜後の膜の組成比を示すものである。成膜後の膜の組成比は、蛍光Ｘ線分析装置（Ｐａｎａｌｙｔｉｃａｌ製Ａｘｉｏｓ）を用いて評価した。また、各例のいずれの酸化物半導体層５０８及び酸化物中間層５０６についても、Ｘ線回折測定の結果、結晶構造を示すピークが確認されず、いずれも非晶質であった。

Claims (13)

  1. 　ゲート絶縁膜と、
    　活性層としてＳｎ,Ｚｎ及びＯ、又はＳｎ,Ｇａ,Ｚｎ及びＯを主たる構成元素とする酸化物半導体層と、
    　前記ゲート絶縁膜と前記酸化物半導体層との間に配置され、前記酸化物半導体層よりも抵抗率が高い酸化物中間層と、
    　を有する電界効果型トランジスタ。
  2. 　前記酸化物中間層は、Ｉｎ,Ｇａ,Ｚｎ及びＯ、又はＳｎ,Ｇａ,Ｚｎ及びＯを主たる構成元素とする、
    　請求項１の電界効果型トランジスタ。
  3. 　前記酸化物中間層は、Ｉｎ,Ｇａ,Ｚｎ及びＯを主たる構成元素とする、
    　請求項２の電界効果型トランジスタ。
  4. 　前記酸化物半導体層は、Ｓｎ,Ｇａ,Ｚｎ及びＯを主たる構成元素とする、
    　請求項１の電界効果型トランジスタ。
  5. 　前記酸化物半導体層の元素組成比をＳｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃとした場合、前記元素組成比が、ａ＋ｂ＝２、且つ１≦ａ≦２、且つ１≦ｃ≦１１／２、且つｃ≧－７ｂ／４＋１１／４を満たす、
    　請求項１の電界効果型トランジスタ。
  6. 　前記酸化物半導体層は、非晶質である、
    　請求項１の電界効果型トランジスタ。
  7. 　前記酸化物半導体層の抵抗率は、１Ωｃｍ以上１×１０６Ωｃｍ以下である、
    　請求項１の電界効果型トランジスタ。
  8. 　前記酸化物中間層の膜厚は、１ｎｍ以上５０ｎｍ以下である、
    　請求項１の電界効果型トランジスタ。
  9. 　請求項１～請求項８の何れか１項の電界効果型トランジスタを備えた表示装置。
  10. 　請求項１～請求項８の何れか１項の電界効果型トランジスタを備えたセンサ。
  11. 　基板上に形成されたゲート絶縁膜上にＩｎ,Ｇａ,Ｚｎ及びＯ、又はＳｎ,Ｇａ,Ｚｎ及びＯを主たる構成元素とする酸化物中間層を成膜する第一の工程と、
    　前記酸化物中間層上にＳｎ,Ｚｎ及びＯ、又はＳｎ,Ｇａ,Ｚｎ及びＯを主たる構成元素とし、前記構成元素の元素組成比をＳｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃとした場合、前記元素組成比が、ａ＋ｂ＝２、且つ１≦ａ≦２、且つ１≦ｃ≦１１／２、且つｃ≧－７ｂ／４＋１１／４を満たす酸化物半導体層を成膜する第二の工程と、
    　１００℃以上３００℃未満の熱処理を施す第三の工程と、
    　をこの順に有する電界効果型トランジスタの製造方法。
  12. 　Ｓｎ,Ｚｎ及びＯ、又はＳｎ,Ｇａ,Ｚｎ及びＯを主たる構成元素とし、前記構成元素の元素組成比をＳｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃとした場合、前記元素組成比が、ａ＋ｂ＝２、且つ１≦ａ≦２、且つ１≦ｃ≦１１／２、且つｃ≧－７ｂ／４＋１１／４を満たす酸化物半導体層を基板上に成膜する第一の工程と、
    　前記酸化物半導体層上にＩｎ,Ｇａ,Ｚｎ及びＯ、又はＳｎ,Ｇａ,Ｚｎ及びＯを主たる構成元素とする酸化物中間層を成膜する第二の工程と、
    　前記酸化物中間層上にゲート絶縁膜を形成する第三の工程と、
    　前記第二の工程後又は前記第三の工程後に、１００℃以上３００℃未満の熱処理を施す第四の工程と、
    　を有する電界効果型トランジスタの製造方法。
  13. 　前記酸化物半導体層及び前記酸化物中間層は、スパッタリングで成膜する、
    　請求項１１又は請求項１２の電界効果型トランジスタの製造方法。
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