KR101623705B1 - Multiple parallel data output circuit using a single serial output - Google Patents

Abstract

본 발명은 데이터 출력 회로에 관한 것으로서, CPU로부터 제공되는 단일의 직렬 출력(serial output)으로 제공되는 데이터를 복수의 병렬 데이터 출력으로 제공하는 단일 직렬 출력을 이용한 다중 병렬 데이터 출력 회로에 관한 기술이다.
본 발명은, 직렬 입력 데이터를 제공받아 병렬로 출력하는 복수의 레지스터를 구비하고, CPU의 직렬 데이터 출력(data out)을 레지스터의 입력 데이터로 제공하며, 상기 레지스터의 직렬 출력을 D-플립플롭의 입력으로 제공하며, 상기 D-플립플롭의 출력을 다음 단 레지스터의 입력 데이터로 제공되도록 구성된 것을 특징으로 하는 단일 직렬 출력을 이용한 다중 병렬 데이터 출력 회로를 제공한다.The present invention relates to a data output circuit, and more particularly, to a multiple parallel data output circuit using a single serial output that provides data provided as a single serial output provided from a CPU as a plurality of parallel data outputs.
The present invention provides a semiconductor memory device having a plurality of registers for receiving serial input data and outputting them in parallel, the serial data output of the CPU being provided as input data of a register, the serial output of the register being connected to a D- And the output of the D-flip-flop is provided as input data of the next stage register. The present invention provides a multiple parallel data output circuit using a single serial output.

Description

단일 직렬 출력을 이용한 다중 병렬 데이터 출력 회로 {Multiple parallel data output circuit using a single serial output}[0001] Multiple parallel data output circuit using a single serial output [

본 발명은 데이터 출력 회로에 관한 것으로서, CPU로부터 제공되는 단일의 직렬 출력(serial output)으로 제공되는 데이터를 복수의 병렬 데이터 출력으로 제공하는 단일 직렬 출력을 이용한 다중 병렬 데이터 출력 회로에 관한 기술이다.
The present invention relates to a data output circuit, and more particularly, to a multiple parallel data output circuit using a single serial output that provides data provided as a single serial output provided from a CPU as a plurality of parallel data outputs.

본 발명에 관한 직병렬 변환 회로 기술로서 도면 제1도에 도시된 대한민국 등록특허 제10-0837585 B1호의 직병렬 변환 회로 및 이를 이용한 반도체 표시 장치 기술이 있다. 이 기술은, 직렬로 입력된 디지털 데이터를 병렬 디지털 데이터로 변환하여 병렬 데이터를 출력하는 디지털 데이터용 직병렬 변환(SPC) 회로로서, 최고로 입력 디지털 데이터의 주파수의 1/2이 되는 주파수의 클럭 신호가 SPC 회로를 작동시키는데 사용되도록 구성된 것을 특징으로 한다.
As a serial-parallel conversion circuit technology related to the present invention, there is a serial-parallel conversion circuit of Korean Patent No. 10-0837585 B1 shown in FIG. 1 and a semiconductor display device using the same. This technique is a serial-to-parallel conversion (SPC) circuit for digital data that converts serial digital data into parallel digital data and outputs parallel data. The serial data is a clock signal having a frequency that is half the frequency of the input digital data Is configured to be used to operate the SPC circuit.

본 발명에 관한 다른 배경 기술로서 도면 제2도에 도시된 대한민국 공개특허 제10-2005-0005634 A호의 통신시스템의 직병렬 인터페이스 장치 및 방법 기술이 있다. 이 기술은, 중앙처리장치로부터의 어드레스 값을 디코딩하여 제어신호를 발생하는 어드레스 디코딩부와, 상기 어드레스 디코딩부로부터의 제어신호에 의해 상기 라인카드에 구비되는 복수의 제어기들중 하나를 인에이블시키는 칩선택신호를 발생하는 칩선택부와, 독출모드시 상기 인에이블된 제어기로부터의 직렬 데이터를 병렬 데이터로 변환하여 데이터 버스를 통해 상기 중앙처리장치로 출력하고, 기록모드시 상기 중앙처리장치로부터의 병렬 데이터를 직렬 데이터로 변환하여 상기 인에이블된 제어기로 출력하는 직병렬 변환부를 포함한다.
Another background art of the present invention is a serial-parallel interface apparatus and method of a communication system of Korean Patent Laid-Open No. 10-2005-0005634 A shown in FIG. 2. The technique includes an address decoding unit decoding an address value from the central processing unit to generate a control signal, and a control unit controlling the enablement of one of a plurality of controllers provided in the line card by a control signal from the address decoding unit A chip selector for converting the serial data from the enabled controller in the read mode into parallel data and outputting the serial data to the central processing unit via a data bus, And a serial-to-parallel converter for converting the parallel data into serial data and outputting the serial data to the enabled controller.

본 발명에 관한 또 다른 배경 기술로서 도면 제3도에 도시된 대한민국 등록특허 제10-0328333 B1호의 직병렬 변환 회로 기술이 있다. 이 기술은, 복수의 데이터 추출 유닛이 직렬 데이터의 다음 비트값을 추출할 때까지 데이터 추출 유닛의 수와 동일한 클록 신호 수에 상응하는 시간 주기동안 상이한 비트값을 개별적으로 유지하며 순차적으로 입력되는 직렬 데이터의 상이한 비트값을 순차적으로 추출하는 복수의 데이터 추출 유닛, 복수의 데이터 추출 유닛으로부터 데이터 신호를 수신하고 데이터 신호를 지연시켜 서로 동기하는 지연 신호를 발생시키는 복수의 데이터 추출 유닛에 연결된 지연 유닛, 및 병렬 데이터와 동시에 지연 신호를 출력하기 위해 지연 신호를 래치하는 지연 유닛으로부터 지연 신호를 수신하는 지연 유닛에 연결된 병렬 레지스터를 포함하는 직병렬 변환기를 특징으로 한다.
As another background art of the present invention, there is a serial-parallel conversion circuit technique of Korean Patent No. 10-0328333 B1 shown in FIG. This technique can be achieved by separately maintaining different bit values during a time period corresponding to the number of clock signals equal to the number of data extraction units until a plurality of data extraction units extract the next bit value of the serial data, A plurality of data extraction units for sequentially extracting different bit values of data, a delay unit connected to a plurality of data extraction units for receiving the data signals from the plurality of data extraction units and delaying the data signals and generating delay signals to be synchronized with each other, And a parallel register coupled to the delay unit for receiving the delay signal from the delay unit for latching the delay signal to output the delay signal simultaneously with the parallel data.

KRKR 10-083758510-0837585 B1B1 KRKR 10-2005-000563410-2005-0005634 AA KRKR 10-032833310-0328333 B1B1 KRKR 10-075052210-0750522 B1B1

본 발명은, 레지스터들 간의 데이터를 시프트 클럭 펄스 SHCP에 동기화시켜 연속적으로 시프트시키는 단일 직렬 출력을 이용한 다중 병렬 데이터 출력 회로를 제공하는 것을 해결하고자 하는 과제로 한다.SUMMARY OF THE INVENTION An object of the present invention is to provide a multiple parallel data output circuit using a single serial output that continuously shifts data between registers to a shift clock pulse SHCP.

또한 본 발명은, CPU가 출력하고자 하는 데이터를 직렬 전송 방식으로 연속적으로 공급하고 직렬 전송이 완료되면 출력 선택 신호(output enable)를 제공하여 각각 레지스터들로 전송된 직렬 데이터를 병렬로 출력할 수 있게 하는 단일 직렬 출력을 이용한 다중 병렬 데이터 출력 회로를 제공하는 것을 또 다른 해결하고자 하는 과제로 한다.
In addition, the present invention provides a serial data transfer method in which a CPU continuously supplies data to be output in a serial transfer mode and provides an output enable signal when serial transfer is completed, thereby outputting serial data sent to the registers in parallel To provide a multiple parallel data output circuit using a single serial output.

상기의 과제를 해결하기 위해 본 발명은, 직렬 입력 데이터를 제공받아 병렬로 출력하는 복수의 레지스터를 구비하고, CPU의 직렬 데이터 출력(data out)을 레지스터의 입력 데이터로 제공하며, 상기 레지스터의 직렬 출력을 D-플립플롭의 입력으로 제공하며, 상기 D-플립플롭의 출력을 다음 단 레지스터의 입력 데이터로 제공되도록 구성된 것을 특징으로 하는 단일 직렬 출력을 이용한 다중 병렬 데이터 출력 회로를 과제의 해결 수단으로 제공한다.
According to an aspect of the present invention, there is provided a semiconductor memory device including a plurality of registers for receiving serial input data and outputting them in parallel, the serial data output of the CPU being provided as input data of the register, Flip-flop, and the output of the D-flip-flop is provided as input data of the next-stage register. The multi-parallel data output circuit using a single serial output to provide.

본 발명에 의하면, 단일 직렬 출력을 이용한 다중 병렬 데이터 출력 회로에서 레지스터들 간의 데이터를 시프트 클럭 펄스 SHCP에 동기화시켜 연속적으로 시프트시킬 수 있도록 하는 기술적 효과를 제공한다.According to the present invention, there is provided a technical effect that data in a register in a multiple parallel data output circuit using a single serial output can be continuously shifted in synchronization with a shift clock pulse SHCP.

또한 본 발명에 의하면, CPU는 출력하고자 하는 데이터를 직렬 전송 방식으로 연속적으로 공급하고 직렬 전송이 완료되면 출력 선택 신호(output enable)를 제공하여 각각 레지스터들로 전송된 직렬 데이터를 병렬로 출력할 수 있게 하는 기술적 효과를 제공한다.
According to the present invention, the CPU continuously supplies the data to be output in a serial transmission manner, and provides an output enable signal when the serial transmission is completed, thereby outputting the serial data transmitted to the respective registers in parallel To provide a technical effect.

도면 제1도는 배경 기술로서, 직병렬 변환 회로 및 이를 이용한 반도체 표시 장치 기술의 구성
도면 제2도는 다른 배경 기술로서, 통신시스템의 직병렬 인터페이스 장치 및 방법 기술의 구성
도면 제3도는 또 다른 배경 기술로서, 직병렬 변환 회로의 구성
도면 제4도는 직렬 입력 데이터를 제공받아 병렬로 출력하는 레지스터 구성의 일례
도면 제5도는 직렬 입력 데이터를 제공받아 병렬로 출력하는 레지스터를 CPU로써 구동하는 회로의 일례
도면 제6도는 직렬 입력 데이터를 제공받아 병렬로 출력하는 레지스터를 CPU로써 구동하는 회로의 타이밍 차트
도면 제7도는 본 발명의 제1 실시예의 회로
도면 제8도는 본 발명의 제1 실시예에 대한 타이밍 차트
도면 제9도는 본 발명의 제2 실시예의 회로FIG. 1 is a circuit diagram of a serial-parallel conversion circuit and a configuration of a semiconductor display device using the serial-parallel conversion circuit.
FIG. 2 is a diagram showing another configuration of a serial-parallel interface device and method of a communication system
FIG. 3 is a diagram illustrating a configuration of a serial-parallel conversion circuit
4 shows an example of a register configuration in which serial input data is received and output in parallel
5 shows an example of a circuit for driving a register for receiving serial input data and outputting it in parallel with a CPU
6 is a timing chart of a circuit which is driven by a CPU for receiving a serial input data and outputting it in parallel;
7 is a circuit diagram of the first embodiment of the present invention.
FIG. 8 is a timing chart for the first embodiment of the present invention; FIG.
9 is a circuit diagram of a second embodiment of the present invention

이하의 내용은 단지 본 발명의 원리를 예시한다. 이에 따라 당업자는 비록 본 명세서에 명확히 설명되거나 도시되지 않았지만 본 발명의 원리를 구현하고 본 발명의 개념과 범위에 포함된 다양한 장치를 발명할 수 있는 것이다. 본 명세서에열거된 모든 조건부 용어 및 실시예들은 원칙적으로, 본 발명의 개념이 이해되도록 하기 위한 목적으로만 명백히 의도되고, 이와 같이 특별히 열거된 실시예 들 및 상태들에 제한적이지 않는 것으로 이해되어야 한다. 또한, 본 발명의 원리, 관점 및 실시예들 뿐만 아니라 특정 실시예를 열거하는 모든 상세한 설명은 이러한 사항의 구조적 및 기능적 균등물을 포함하도록 의도되는 것으로 이해되어야 한다.The following merely illustrates the principles of the invention. Accordingly, those skilled in the art will be able to devise various apparatuses which, although not explicitly described or shown herein, embody the principles of the invention and are included in the concept and scope of the invention. It is to be understood that all of the conditional terms and embodiments recited herein are expressly intended to be purely for purposes of understanding the concepts of the present invention and are not intended to be limiting to such specifically recited embodiments and conditions . It is also to be understood that the detailed description, as well as the principles, aspects and embodiments of the invention, as well as specific embodiments thereof, are intended to cover structural and functional equivalents thereof.

상술한 목적, 특징 및 장점들은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 더욱 분명해 질 것이다. 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명한다.
The above objects, features and advantages will become more apparent from the following detailed description in conjunction with the accompanying drawings. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도면 제4도는 직렬 입력 데이터를 제공받아 병렬로 출력하는 레지스터 구성의 일례를 도시한다. 도면의 시프트 레지스터는 외부에서 제공되는 직렬 데이터 DS를 시프트 클럭 펄스 SHCP로써 래치하는 D-플립플롭으로 구성된 시프트 레지스터;와, 상기 시프트 레지스터의 출력 Q를 데이터로 입력받아 스토어 클럭 펄스 STCP로써 래치하는 스토리지 레지스터;로 구성된다. 상기 시프트 레지스터는 외부로부터 제공되는 마스터 리셋 입력에 의해 초기화되며, 상기 스토리지 레지스터의 출력 Q는 외부로부터 제공되는 출력 선택 신호(output enable)에 의해 버퍼를 거쳐 외부로 출력된다. 상기의 시프트 레지스터와 스토리지 레지스터는 매 비트별로 스테이지 0 ~ 스테이지 7까지 8 비트의 출력을 하나의 단위로 하여 구성된다. 이때 스테이지 0의 시프트 레지스터의 출력 Q는 다음번 스테이지 1의 시프트 레지스터의 입력 D로 제공되며, 각각의 스테이지의 시프트 레지스터 출력은 다음번 스테이지의 입력 D로 공급된다. 또한 가장 마지막 스테이지 7의 시프트 레지스터 출력 Q는 스토리지 레지스터를 거쳐 외부로 출력되고, 동시에 직렬 출력 Q7S로 외부에 제공된다.
FIG. 4 shows an example of a register configuration in which serial input data is received and output in parallel. The shift register includes a shift register configured by a D-flip-flop for latching serial data DS externally provided by a shift clock pulse SHCP, a storage for receiving an output Q of the shift register as data and latching the output Q by a store clock pulse STCP And a register. The shift register is initialized by a master reset input provided from the outside, and the output Q of the storage register is outputted to the outside through a buffer by an output enable signal provided from the outside. The shift register and the storage register are constituted by 8-bit outputs from stage 0 to stage 7 as one unit for every bit. At this time, the output Q of the shift register of the stage 0 is supplied to the input D of the shift register of the next stage 1, and the shift register output of each stage is supplied to the input D of the next stage. In addition, the shift register output Q of the last stage 7 is output to the outside via the storage register and simultaneously supplied to the outside as the serial output Q7S.

도면 제5도는 직렬 입력 데이터를 제공받아 병렬로 출력하는 레지스터 SR0(200)를 CPU(100)로써 구동하는 회로의 일례이다. 도면에서 CPU(100)는, 직렬 데이터 출력(data out)을 레지스터 SR0(200) 내부의 시프트 레지스터의 입력 데이터 D로 제공하며, 동시에 상기 시프트 레지스터의 시프트 클럭 펄스 SHCP를 직렬 클럭 SCLK 1으로 제공한다. 또한 상기 CPU(100)는, 레지스터 SR0(200) 내부의 시프트 레지스터의 출력 Q를 입력으로 하는 스토리지 레지스터의 스토어 클럭 펄스 STCP를 직렬 클럭 SCLK 2로 제공한다. 상기 CPU(100)의 직렬 데이터 출력(data out)은 시프트 클럭 펄스 SHCP(직렬 클럭 SCLK 1)과 동기되어 레지스터 SR0(200)에 공급되고, 상기 레지스터 SR0(200) 내부의 스토리지 레지스터의 출력 Q는 CPU(100)에서 공급되는 출력 선택 신호(output enable) OE0에 의해 레지스터 SR0(200)의 외부로 출력된다. 상기 레지스터 SR0(200)는 각각의 직렬 데이터 비트 단위로 하나의 스테이지를 형성하며 도면의 예에서는 스테이지0 ~ 스테이지7의 8개 스테이지가 하나의 레지스터 SR0(200)에 구성된다. 상기 레지스터 SR0(200)에서 스테이지7의 시프트 레지스터 출력 Q는 스토리지 레지스터를 거쳐 외부로 출력되고, 동시에 시프트 클럭 펄스 SHCP(직렬 클럭 SCLK 1)과 동기되어 직렬 출력 Q7S로 외부에 제공된다.
FIG. 5 is an example of a circuit for driving the register SR0 200, which receives serial input data and outputs it in parallel, with the CPU 100. FIG. In the figure, the CPU 100 provides a serial data output (data out) to the input data D of the shift register in the register SR0 200, and simultaneously provides the shift clock pulse SHCP of the shift register as a serial clock SCLK1 . The CPU 100 also provides a store clock pulse STCP of the storage register which receives the output Q of the shift register in the register SR0 200 as a serial clock SCLK2. The serial data output of the CPU 100 is supplied to the register SR0 200 in synchronization with the shift clock pulse SHCP (serial clock SCLK1), and the output Q of the storage register in the register SR0 200 is And is output to the outside of the register SR0 200 by the output enable signal OE0 supplied from the CPU 100. [ The register SR0 200 forms one stage in each serial data bit unit. In the example of the figure, eight stages of stage 0 to stage 7 are configured in one register SR0 200. The shift register output Q of the stage 7 in the register SR0 200 is output to the outside through the storage register and simultaneously supplied to the outside as a serial output Q7S in synchronization with the shift clock pulse SHCP (serial clock SCLK1).

도면 제6도는 직렬 입력 데이터를 제공받아 병렬로 출력하는 레지스터 SR0(200)를 CPU(100)로써 구동하는 회로의 타이밍 차트를 도시한다. 전술한 바와 같이 직렬 입력 데이터를 제공받아 병렬로 출력하는 레지스터 SR0(200)에 대해 CPU(100)로부터 제공되는 입력 데이터 DS는 시프트 클럭 펄스 SHCP의 상승 에지(rising edge)에서 레지스터 SR0(200) 내부의 시프트 레지스터를 통해 스테이지별로 시프트된다. 또한 상기 스테이지별 시프트 레지스터의 출력 Q는 스토어 클럭 펄스 STCP의 상승 에지(rising edge)에서 스토리지 레지스터에 래치된다. 이때 시프트 클럭 펄스 SHCP와 스토어 클럭 펄스 STCP는 반전된 클럭을 사용하여 시프트 레지스터의 출력 Q가 출력되고, 시프트 클럭 펄스 SHCP의 반주기 이후에 스토어 클럭 펄스 STCP로써 스토리지 레지스터에 래치된다.FIG. 6 shows a timing chart of a circuit for driving the register SR0 200, which receives serial input data and outputs it in parallel, by the CPU 100. FIG. The input data DS provided from the CPU 100 to the register SR0 200 receiving the serial input data in parallel and outputting the serial input data in parallel is outputted from the rising edge of the shift clock pulse SHCP to the internal Lt; RTI ID = 0.0 > shift register. ≪ / RTI > Further, the output Q of the stage-by-stage shift register is latched into the storage register at the rising edge of the store clock pulse STCP. At this time, the shift clock pulse SHCP and the store clock pulse STCP output the output Q of the shift register using the inverted clock, and are latched in the storage register as the store clock pulse STCP after the half cycle of the shift clock pulse SHCP.

이때 상기 레지스터 SR0(200)에서 직렬 출력 Q7S로 외부에 제공되는 스테이지7의 시프트 레지스터 출력 Q7S는, 스테이지7의 시프트 레지스터 출력 Q로서 레지스터 SR0(200)의 병렬 출력 Q7에 대해 시프트 클럭 펄스 SHCP의 반주기만큼 앞선 데이터로 제공된다. 따라서 상기 스테이지7의 시프트 레지스터 출력 Q7S를 다른 레지스터에 제공하여 병렬 출력을 확장하고자 하는 경우 제공되는 시프트 클럭 펄스 SHCP와 동기시키기 위해서는 시프트 클럭 펄스 SHCP의 반주기만큼 지연시키는 회로가 필요하다. At this time, the shift register output Q7S of the stage 7, which is provided externally to the serial output Q7S in the register SR0 200, is the shift register output Q of the stage 7, which is a half of the shift clock pulse SHCP with respect to the parallel output Q7 of the register SR0 200 As shown in FIG. Therefore, in order to provide the shift register output Q7S of the stage 7 to another register to expand the parallel output, a circuit is required to delay the shift register pulse by half a period of the shift clock pulse SHCP in order to synchronize with the provided shift clock pulse SHCP.

본 발명에서는 직렬 입력 데이터를 제공받아 병렬로 출력하는 레지스터를 2개 이상 구비하여 CPU(100)로써 직렬 데이터 및 클럭 펄스를 공급하고, 상기 직렬 데이타를 병렬 출력으로 제공하는 단일 직렬 출력을 이용한 다중 병렬 데이터 출력 회로에 있어서, CPU(100)로부터 공급되는 직렬 입력 데이터를 제공받아 병렬로 출력하는 레지스터의 직렬 출력 데이터를 다음 단의 레지스터의 입력으로 제공하기 위해 시프트 클럭 펄스와 동기화시킴으로써 단일 직렬 출력을 다중 병렬 데이터 출력으로 확장시킬 수 있도록 하는 단일 직렬 출력을 이용한 다중 병렬 데이터 출력 회로를 제공한다.
In the present invention, the CPU 100 is provided with two or more registers for receiving serial input data and outputting them in parallel, and supplies serial data and clock pulses to the CPU 100. In the parallel parallel processing using the single serial output, In the data output circuit, the serial output data supplied from the CPU 100 and supplied in parallel and outputted in parallel is synchronized with the shift clock pulse to provide the input of the next stage register so that a single serial output is multiplexed And provides a multiple parallel data output circuit using a single serial output that can be extended to a parallel data output.

도면 제7도는 본 발명의 제1 실시예로서 직렬 입력 데이터를 제공받아 병렬로 출력하는 레지스터를 CPU(100)로써 구동하는 회로를 도시한다. 도면의 회로는 8비트 레지스터 SR0(200)와 SR1(201)를 직렬로 연결하고 CPU(100)로써 구동하는 회로를 도시한다. FIG. 7 is a circuit diagram of a first embodiment of the present invention in which a CPU 100 receives a serial input data and outputs the serial input data in parallel. The circuit in the figure shows a circuit that connects 8-bit register SR0 200 and SR1 201 in series and is driven by CPU 100. [

도면에서 CPU(100)의 직렬 데이터 출력(data out)을 레지스터 SR0(200)의 입력 데이터 DS로 제공하며, 상기 레지스터 SR0(200)에서 스테이지7의 시프트 레지스터의 직렬 출력 Q7S는 D-플립플롭 DF0(300)의 입력 D에 연결된다. 상기 D-플립플롭 DF0(300)의 출력 Q는 다른 레지스터 SR1(201)의 입력 데이터 DS로 제공된다.In the figure, the serial data output of the CPU 100 is provided as the input data DS of the register SR0 200, and the serial output Q7S of the shift register of the stage 7 in the register SR0 200 is supplied to the D-flip flop DF0 Lt; RTI ID = 0.0 > 300 < / RTI > The output Q of the D-flip flop DF0 300 is provided as the input data DS of the other register SR1 (201).

이때 상기 레지스터 SR0(200)과 레지스터 SR1(201)의 시프트 클럭 펄스 SHCP는 CPU(100)로부터 직렬 클럭 SCLK 1으로 제공되고, 상기 레지스터 SR0(200)과 레지스터 SR1(201)의 스토리지 레지스터의 스토어 클럭 펄스 STCP는 CPU(100)로부터 직렬 클럭 SCLK 2로 각각 공급된다. The shift clock pulse SHCP of the register SR0 200 and the register SR1 201 is provided as a serial clock SCLK1 from the CPU 100 and stored in the storage register of the register SR0 200 and the register SR1 201, The pulse STCP is supplied from the CPU 100 to the serial clock SCLK 2, respectively.

또한 상기 레지스터 SR0(200) 내부의 스토리지 레지스터의 출력 Q0~Q7과, 상기 레지스터 SR1(201) 내부의 스토리지 레지스터의 출력 Q0~Q7은 CPU(100)에서 공급되는 출력 선택 신호(output enable) OE0 및 OE1에 의해 각각 레지스터 SR0(200)과 레지스터 SR1(201)의 외부로 출력된다. The outputs Q0 to Q7 of the storage registers in the register SR0 200 and the outputs Q0 to Q7 of the storage registers in the register SR1 201 are output enable signals OE0 and OE0 supplied from the CPU 100, OE1 to the outside of the register SR0 200 and the register SR1 201, respectively.

상기 D-플립플롭 DF0(300)의 클럭 펄스는 상기 레지스터 SR0(200)과 레지스터 SR1(201)의 시프트 클럭 펄스 SHCP를 반전시켜 공급한다. 아울러 상기 레지스터 SR0(200)과 레지스터 SR1(201) 각각의 초기화 신호 MR(부논리)은 CPU(100)로부터 제공되며, 필요에 따라서는 상기 CPU(100)의 리셋 신호와 공통으로 접속할 수도 있다. The clock pulse of the D-flip flop DF0 300 inverts and supplies the shift clock pulse SHCP of the register SR0 200 and the register SR1 201. The initialization signal MR (negative logic) of each of the registers SR0 200 and SR1 201 is provided from the CPU 100 and may be commonly connected to the reset signal of the CPU 100 if necessary.

도면 제8도는 본 발명의 제1 실시예에 대한 타이밍 차트를 도시한다. 도면 제6도에서 설명한 바와 같이 제1 실시예의 레지스터 SR0(200)에서 직렬 출력으로 외부에 제공되는 스테이지7의 시프트 레지스터 출력 Q7S는, 스테이지7의 시프트 레지스터 출력 Q로서 레지스터 SR0(200)의 병렬 출력 Q7에 대해 시프트 클럭 펄스 SHCP의 반주기만큼 앞선 데이터로 제공된다. 본 발명은, 레지스터 SR0(200)에서 스테이지7의 시프트 레지스터의 직렬 출력 Q7S를 D-플립플롭 DF0(300)의 입력 D에 연결하고, 상기 D-플립플롭 DF0(300)의 클럭 펄스는 상기 레지스터 SR0(200)과 레지스터 SR1(201)의 시프트 클럭 펄스 SHCP를 반전시켜 공급함으로써 시프트 클럭 펄스 SHCP의 반주기만큼 지연된 시프트 레지스터의 직렬 출력 Q7S가 상기 D-플립플롭 DF0(300)의 출력 Q로서 다음 단의 레지스터 SR1(201)의 입력 데이터 DS로 제공된다. 따라서 CPU(100)의 직렬 출력 data out을 레지스터 SR0(200)의 입력 데이터 DS로 제공하고 레지스터 SR0(200)의 직렬 출력 Q7S를 다음 단의 레지스터 SR1(201)의 입력 데이터 DS로 제공하고, 상기 CPU(100)에 의해 레지스터 SR0(200)과 레지스터 SR1(201)의 시프트 클럭 펄스 SHCP 및 스토어 클럭 펄스 STCP를 공급하여 CPU(100)로부터 제공되는 직렬 출력 데이터를 복수의 병렬 데이터로 출력하는 본 발명의 단일 직렬 출력을 이용한 다중 병렬 데이터 출력 회로는, 레지스터 SR0(200)과 다음 단의 레지스터 SR1(201)간의 데이터 시프트를 시프트 클럭 펄스 SHCP에 동기화시켜 연속적으로 수행하므로 상기 CPU(100)는, 출력하고자 하는 데이터를 직렬 전송 방식으로 연속적으로 공급하고 직렬 전송이 완료되면 출력 선택 신호(output enable) OE0 및 OE1를 제공하여 각각 레지스터 SR0(200)과 레지스터 SR1(201)로 전송된 직렬 데이터를 병렬로 출력할 수 있게 된다.
FIG. 8 shows a timing chart for the first embodiment of the present invention. 6, the shift register output Q7S of the stage 7, which is externally supplied as a serial output in the register SR0 200 of the first embodiment, is connected to the parallel output of the register SR0 200 as the shift register output Q of the stage 7 And is provided with data preceding Q7 by half a period of the shift clock pulse SHCP. The present invention connects the serial output Q7S of the shift register of stage 7 to the input D of the D-flip flop DF0 300 in the register SR0 200 and the clock pulse of the D- The serial output Q7S of the shift register delayed by half a period of the shift clock pulse SHCP is supplied as the output Q of the D-flip-flop DF0 300 as the output Q of the D-flip-flop DF0 300 by inverting and supplying the SR0 200 and the shift clock pulse SHCP of the register SR1 201, Is provided as input data DS of the register SR1 (201) of Fig. Accordingly, the serial output data out of the CPU 100 is supplied to the input data DS of the register SR0 200 and the serial output Q7S of the register SR0 200 is provided as the input data DS of the register SR1 201 of the next stage, The CPU 100 supplies the shift clock pulse SHCP and the store clock pulse STCP of the register SR0 200 and the register SR1 201 to output the serial output data supplied from the CPU 100 as a plurality of parallel data, The CPU 100 sequentially performs the data shift between the register SR0 200 and the register SR1 201 in synchronization with the shift clock pulse SHCP so that the output The serial data is sequentially supplied to the registers SR0 200 and SR1 (200) by providing the output enable signals OE0 and OE1 when the serial transmission is completed, It is possible to output the serial data transmitted in parallel to the memory unit 201 in parallel.

도면 제9도는 본 발명의 제2 실시예로서 직렬 입력 데이터를 제공받아 병렬로 출력하는 레지스터를 CPU(100)로써 구동하는 회로를 도시한다. 도면의 회로는 4개의 8비트 레지스터 SR0(200), SR1(201), SR2(202), SR3(203)를 직렬로 연결하고 CPU(100)로써 구동하는 회로를 도시한다. FIG. 9 is a circuit diagram showing a circuit for driving a register for receiving serial input data and outputting the serial input data in parallel, according to a second embodiment of the present invention. The circuit in the figure shows a circuit that connects four 8-bit registers SR0 (200), SR1 (201), SR2 (202), SR3 (203) in series and is driven by the CPU (100).

도면에서 CPU(100)의 직렬 데이터 출력(data out)이 병렬로 출력하는 레지스터 SR0(200)의 입력 데이터 DS로 제공되며, 상기 레지스터 SR0(200)에서 스테이지7의 시프트 레지스터의 직렬 출력 Q7S는 D-플립플롭 DF0(300)의 입력 D에 연결된다. 상기 D-플립플롭 DF0(300)의 출력 Q는 직렬 데이터 출력(data out)을 병렬로 출력하는 다음 단 레지스터 SR1(201)의 입력 데이터 DS로 제공되며, 상기 레지스터 SR1(201)에서 스테이지7의 시프트 레지스터의 직렬 출력 Q7S는 D-플립플롭 DF1(301)의 입력 D에 연결된다. 상기 D-플립플롭 DF1(301)의 출력 Q는 다음 단 레지스터 SR2(202)의 입력 데이터 DS로 제공되며, 상기 레지스터 SR2(202)에서 스테이지7의 시프트 레지스터의 직렬 출력 Q7S는 D-플립플롭 DF2(302)의 입력 D에 연결된다. 상기 D-플립플롭 DF2(302)의 출력 Q는 다음 단 레지스터 SR3(203)의 입력 데이터 DS로 제공된다. 이때 상기 레지스터 SR0(200), 레지스터 SR1(201), 레지스터 SR2(202), 레지스터 SR3(203)의 시프트 클럭 펄스 SHCP는 CPU(100)로부터 직렬 클럭 SCLK 1으로 제공되고, 상기 레지스터 SR0(200), 레지스터 SR1(201), 레지스터 SR2(202), 레지스터 SR3(203)의 스토리지 레지스터의 스토어 클럭 펄스 STCP는 CPU(100)로부터 직렬 클럭 SCLK 2로 각각 공급된다. In the figure, the serial data output of the CPU 100 is provided as input data DS of the register SR0 200 output in parallel, and the serial output Q7S of the shift register of the stage 7 in the register SR0 200 is D - to the input D of the flip flop DF0 (300). The output Q of the D flip-flop DF0 300 is provided as input data DS of the next stage register SR1 201 outputting a serial data output in parallel, and the output Q of the stage 7 The serial output Q7S of the shift register is connected to the input D of the D-flip flop DF1 (301). The output Q of the D-flip flop DF1 301 is provided as input data DS of the next stage register SR2 202 and the serial output Q7S of the shift register of the stage 7 in the register SR2 202 is supplied to the D- Lt; RTI ID = 0.0 > 302 < / RTI > The output Q of the D-flip-flop DF2 302 is provided to the input data DS of the next-stage register SR3 203. The shift clock pulse SHCP of the register SR0 200, the register SR1 201, the register SR2 202 and the register SR3 203 is supplied from the CPU 100 as a serial clock SCLK 1, , The store clock pulse STCP of the storage registers of the register SR1 201, the register SR2 202 and the register SR3 203 is supplied from the CPU 100 to the serial clock SCLK 2, respectively.

또한 상기 레지스터 SR0(200), 레지스터 SR1(201), 레지스터 SR2(202), 레지스터 SR3(203) 내부의 스토리지 레지스터 각각의 출력 Q0~Q7은 CPU(100)에서 공급되는 출력 선택 신호(output enable) OE0, OE1, OE2, OE3 에 의해 각각 레지스터의 외부로 출력된다. The outputs Q0 to Q7 of the storage registers in the register SR0 200, the register SR1 201, the register SR2 202 and the register SR3 203 are supplied to the output enable signal output enable, OE0, OE1, OE2 and OE3, respectively.

상기 D-플립플롭 DF0(300), DF1(301), DF2(302)의 클럭 펄스 CP는 시프트 클럭 펄스 SHCP를 반전시켜 공급한다. 아울러 상기 레지스터 SR0(200), 레지스터 SR1(201), 레지스터 SR2(202), 레지스터 SR3(203) 각각의 초기화 신호 MR(부논리)은 CPU(100)로부터 제공되며, 필요에 따라서는 상기 CPU(100)의 리셋 신호와 공통으로 접속할 수도 있다.
The clock pulses CP of the D flip-flops DF0 300, DF1 301, and DF2 302 inversely supply the shift clock pulse SHCP. The initialization signal MR (negative logic) of each of the register SR0 200, the register SR1 201, the register SR2 202 and the register SR3 203 is provided from the CPU 100, 100 as shown in FIG.

이상과 같이 설명된 본 발명의 단일 직렬 출력을 이용한 다중 병렬 데이터 출력 회로에 의하면, 레지스터들 간의 데이터를 시프트 클럭 펄스 SHCP에 동기화시켜 연속적으로 시프트시키는 특징이 있다. 또한 본 발명의 단일 직렬 출력을 이용한 다중 병렬 데이터 출력 회로에 의하면, CPU는 출력하고자 하는 데이터를 직렬 전송 방식으로 연속적으로 공급하고 직렬 전송이 완료되면 출력 선택 신호(output enable)를 제공하여 각각 레지스터들로 전송된 직렬 데이터를 병렬로 출력할 수 있게 된다.
According to the multiple parallel data output circuit using the single serial output of the present invention described above, the data between the registers is continuously shifted by synchronizing with the shift clock pulse SHCP. According to the multiple parallel data output circuit using the single serial output of the present invention, the CPU continuously supplies the data to be output in a serial transmission manner and provides an output enable signal when the serial transmission is completed, So that the serial data can be output in parallel.

본 발명의 본 발명의 단일 직렬 출력을 이용한 다중 병렬 데이터 출력 회로 는, 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술적 사상과 아래에 기재된 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
Although the multiple parallel data output circuit using the single serial output of the present invention has been described with reference to the limited embodiments and drawings, the present invention is not limited thereto, It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the present invention as defined by the appended claims.

100 : CPU
200 ~ 203 : 직렬 입력 데이터를 제공받아 병렬로 출력하는 레지스터
300 ~ 302 : D-플립플롭100: CPU
200 to 203: A register that receives serial input data and outputs it in parallel
300 to 302: D-flip flop

Claims (10)

직렬 입력 데이터를 제공받아 병렬로 출력하는 레지스터를 CPU로써 구동하는 단일 직렬 출력을 이용한 다중 병렬 데이터 출력 회로에 있어서,

직렬 입력 데이터를 제공받아 병렬로 출력하는 레지스터 SR0(200) 및 SR1(201);을 구비하고,
상기 레지스터 SR0(200) 및 SR1(201)는,
CPU(100)로부터 직렬 클럭 SCLK 1으로 시프트 클럭 펄스 SHCP가 제공되고,
상기 레지스터 SR0(200)과 레지스터 SR1(201)의 스토리지 레지스터의 스토어 클럭 펄스 STCP는 CPU(100)로부터 직렬 클럭 SCLK 2로 각각 공급되도록 접속되며,
CPU(100)의 직렬 데이터 출력(data out)이 레지스터 SR0(200)의 입력 데이터 DS로 제공되고,
상기 레지스터 SR0(200)의 직렬 출력 Q7S가 D-플립플롭 DF0(300)의 입력 D에 연결되며,
상기 D-플립플롭 DF0(300)의 출력 Q는 다른 레지스터 SR1(201)의 입력 데이터 DS로 제공되도록 구성된 것을 특징으로 하는 단일 직렬 출력을 이용한 다중 병렬 데이터 출력 회로
1. A multiple parallel data output circuit using a single serial output for driving a register for receiving serial input data and outputting in parallel,

And SR1 (200) and SR1 (201) for receiving serial input data and outputting them in parallel,
The registers SR0 (200) and SR1 (201)
A shift clock pulse SHCP is supplied from the CPU 100 to the serial clock SCLK 1,
The store clock pulse STCP of the storage registers of the register SR0 200 and the register SR1 201 is connected to be supplied from the CPU 100 to the serial clock SCLK 2,
The serial data output (data out) of the CPU 100 is provided as the input data DS of the register SR0 200,
The serial output Q7S of the register SR0 200 is connected to the input D of the D-flip flop DF0 300,
And the output Q of the D-flip-flop DF0 300 is provided as input data DS of the other register SR1 201. The parallel-
삭제delete 제1항에 있어서 상기 레지스터 SR0(200) 및 SR1(201)는,
상기 레지스터 SR0(200) 내부의 스토리지 레지스터의 출력 Q0~Q7과,
상기 레지스터 SR1(201) 내부의 스토리지 레지스터의 출력 Q0~Q7이
CPU(100)에서 공급되는 출력 선택 신호(output enable) OE0 및 OE1에 의해 각각 레지스터 SR0(200)과 레지스터 SR1(201)의 외부로 출력되도록 구성된 것을 특징으로 하는 단일 직렬 출력을 이용한 다중 병렬 데이터 출력 회로
The apparatus of claim 1, wherein the registers SR0 (200) and SR1 (201)
The outputs Q0 to Q7 of the storage registers in the register SR0 200,
The outputs Q0 through Q7 of the storage registers in the register SR1 201
And output to the outside of the register SR0 (200) and the register SR1 (201) by the output enable signals (OE0 and OE1) supplied from the CPU (100) Circuit
제1항에 있어서 상기 D-플립플롭 DF0(300)은,
CPU(100)의 직렬 클럭 SCLK 1을 반전시켜 상기 D-플립플롭 DF0(300)의 클럭 펄스로 공급되도록 구성된 것을 특징으로 하는 단일 직렬 출력을 이용한 다중 병렬 데이터 출력 회로
The D flip-flop DF0 300 according to claim 1,
And the serial clock SCLK1 of the CPU 100 is inverted and supplied as a clock pulse of the D-flip-flop DF0 300. The parallel / serial data output circuit
직렬 입력 데이터를 제공받아 병렬로 출력하는 레지스터를 CPU로써 구동하는 단일 직렬 출력을 이용한 다중 병렬 데이터 출력 회로에 있어서,
직렬 입력 데이터를 제공받아 병렬로 출력하는 레지스터 SR0(200), SR1(201), SR2(202), SR3(203);을 구비하고,
CPU(100)의 직렬 데이터 출력(data out)이 레지스터 SR0(200)의 입력 데이터 DS로 제공되며,
상기 레지스터 SR0(200)의 직렬 출력 Q7S가 D-플립플롭 DF0(300)의 입력 D에 연결되고,
상기 D-플립플롭 DF0(300)의 출력 Q는 다음 단 레지스터 SR1(201)의 입력 데이터 DS로 제공되며,
상기 레지스터 SR1(201)의 직렬 출력 Q7S가 D-플립플롭 DF1(301)의 입력 D에 연결되고,
상기 D-플립플롭 DF1(301)의 출력 Q는 다음 단 레지스터 SR2(202)의 입력 데이터 DS로 제공되며,
상기 레지스터 SR2(202)의 직렬 출력 Q7S가 D-플립플롭 DF2(302)의 입력 D에 연결되고,
상기 D-플립플롭 DF2(302)의 출력 Q는 다음 단 레지스터 SR3(203)의 입력 데이터 DS로 제공되도록 구성된 것을 특징으로 하는 단일 직렬 출력을 이용한 다중 병렬 데이터 출력 회로
1. A multiple parallel data output circuit using a single serial output for driving a register for receiving serial input data and outputting in parallel,
SR1 200, SR1 201, SR2 202 and SR3 203 for receiving serial input data and outputting them in parallel,
The serial data output of the CPU 100 is provided as the input data DS of the register SR0 200,
The serial output Q7S of the register SR0 200 is connected to the input D of the D-flip flop DF0 300,
The output Q of the D-flip flop DF0 300 is provided as the input data DS of the next stage register SR1 201,
The serial output Q7S of the register SR1 201 is connected to the input D of the D-flip flop DF1 301,
The output Q of the D-flip-flop DF1 301 is provided as the input data DS of the next-stage register SR2 202,
The serial output Q7S of the register SR2 202 is connected to the input D of the D-flip flop DF2 302,
And the output Q of the D flip-flop DF2 302 is provided as the input data DS of the next-stage register SR3 203. The parallel-
제5항에 있어서 상기 레지스터 SR0(200), 레지스터 SR1(201), 레지스터 SR2(202), 레지스터 SR3(203)은,
CPU(100)로부터 제공되는 직렬 클럭 SCLK 1이 시프트 클럭 펄스 SHCP로 제공되며,
CPU(100)로부터 직렬 클럭 SCLK 2가 스토리지 레지스터의 스토어 클럭 펄스 STCP로 공급되도록 구성된 것을 특징으로 하는 단일 직렬 출력을 이용한 다중 병렬 데이터 출력 회로
6. The method according to claim 5, wherein the register SR0 200, the register SR1 201, the register SR2 202, and the register SR3 203,
A serial clock SCLK 1 provided from the CPU 100 is provided as a shift clock pulse SHCP,
And the serial clock SCLK2 is supplied from the CPU 100 to the store clock pulse STCP of the storage register. The multi-parallel data output circuit
제5항에 있어서 상기 레지스터 SR0(200), 레지스터 SR1(201), 레지스터 SR2(202), 레지스터 SR3(203)은,
CPU(100)에서 공급되는 출력 선택 신호(output enable) OE0, OE1, OE2, OE3 에 의해 각각 상기 레지스터 SR0(200), 레지스터 SR1(201), 레지스터 SR2(202), 레지스터 SR3(203) 내부의 스토리지 레지스터 각각의 출력 Q0~Q7이 레지스터의 외부로 제공되도록 구성된 것을 특징으로 하는 단일 직렬 출력을 이용한 다중 병렬 데이터 출력 회로
6. The method according to claim 5, wherein the register SR0 200, the register SR1 201, the register SR2 202, and the register SR3 203,
The register SR1 200, the register SR1 201, the register SR2 202 and the register SR3 203 by the output enable signals OE0, OE1, OE2 and OE3 supplied from the CPU 100, And the outputs Q0 to Q7 of each of the storage registers are provided to the outside of the register. The multi parallel data output circuit
제5항에 있어서 상기 D-플립플롭 DF0(300), DF1(301), DF2(302)은,
반전된 CPU(100)의 직렬 클럭 SCLK 1을 클럭 펄스 CP로 공급하도록 구성된 것을 특징으로 하는 단일 직렬 출력을 이용한 다중 병렬 데이터 출력 회로
6. The method of claim 5, wherein the D flip-flops DF0 300, DF1 301,
And supplies the serial clock SCLK 1 of the inverted CPU 100 as a clock pulse CP. The multi-parallel data output circuit
제5항에 있어서 상기 레지스터 SR0(200), 레지스터 SR1(201), 레지스터 SR2(202), 레지스터 SR3(203)은,
CPU(100)로부터 각각의 초기화 신호 MR을 제공받도록 구성된 것을 특징으로 하는 단일 직렬 출력을 이용한 다중 병렬 데이터 출력 회로
6. The method according to claim 5, wherein the register SR0 200, the register SR1 201, the register SR2 202, and the register SR3 203,
And receives the initialization signals (MR) from the CPU (100). The multi-parallel data output circuit
제5항에 있어서 상기 레지스터 SR0(200), 레지스터 SR1(201), 레지스터 SR2(202), 레지스터 SR3(203)은,
각각의 초기화 신호 MR이 CPU(100)의 리셋 신호와 공통으로 접속되도록 구성된 것을 특징으로 하는 단일 직렬 출력을 이용한 다중 병렬 데이터 출력 회로
6. The method according to claim 5, wherein the register SR0 200, the register SR1 201, the register SR2 202, and the register SR3 203,
Each of the initialization signals MR is connected in common with a reset signal of the CPU 100. The multiple parallel data output circuit

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